JP4236448B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP4236448B2 JP4236448B2 JP2002332085A JP2002332085A JP4236448B2 JP 4236448 B2 JP4236448 B2 JP 4236448B2 JP 2002332085 A JP2002332085 A JP 2002332085A JP 2002332085 A JP2002332085 A JP 2002332085A JP 4236448 B2 JP4236448 B2 JP 4236448B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- capacitor
- pad
- pads
- integrated circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16265—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being a discrete passive component
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73207—Bump and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19102—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device
- H01L2924/19104—Disposition of discrete passive components in a stacked assembly with the semiconductor or solid state device on the semiconductor or solid-state device, i.e. passive-on-chip
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/191—Disposition
- H01L2924/19101—Disposition of discrete passive components
- H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
Landscapes
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、ＩＣチップの電源ノイズ低減等に関する。
【０００２】
【従来の技術】
ＩＣチップ、特にシステムＬＳＩにおいてはその集積度の向上にともない、トランジスタのスイッチングによる電源ノイズが大きくなってきており、その低減がいろいろ図られている。
【０００３】
その一つの方法としてバイパスコンデンサを用いる方法がある。このバイパスコンデンサとは電源と接地の間に接続されるコンデンサであり、電源と接地間に発生するノイズを平滑化することでノイズを低減する静電容量である。
【０００４】
バイパスコンデンサを用いる方法としては、パッケージングされたＩＣチップを半田付けしたプリント基板上に外付けでバイパスコンデンサを半田付けする方法やＩＣチップ内部にあらかじめバイパスコンデンサとしてコンデンサ領域を形成しておく方法がある。
【０００５】
図１８はＩＣチップ内部にあらかじめバイパスコンデンサとしてコンデンサ領域を形成しておく方法を採用したＩＣチップの平面図であり、図１９はそのＸ−Ｘ断面図である。ダイパッド１００上にＩＣチップ３１０が置かれ、ＩＣチップ３１０の内部の一部の領域に一対の電極が絶縁膜を挟んでコンデンサＣを形成する。一対の電極はそれぞれ配線によりパッド３１１Ａ、３１１Ｂに接続され、さらにパッド３１１Ａ、３１１Ｂはワイヤによりそれぞれインナーリード１０１Ａ、１０１Ｂに接続されている。
【０００６】
例えば、パッド３１１Ａが電源用パッド、パッド３１１Ｂが接地用パッドとすると、ＩＣチップ３１０の電源と接地の間にはコンデンサＣがバイパスコンデンサとして接続されることになり、電源用パッド３１１Ａ、接地用パッド３１１Ｂに接続されている回路素子（図示省略）で発生するノイズを低減することができる。
【０００７】
【発明が解決しようとする課題】
ＩＣチップ内部にあらかじめバイパスコンデンサとしてコンデンサ領域を形成しておくと、チップ面積の増加あるいは製造工程の複雑化により製造コストが高くなるという問題がある。また、ＩＣチップの設計段階であらかじめバイパスコンデンサの静電容量値を決定し、コンデンサの占める領域を確保しておく必要があるため、後から静電容量の変更やその占める面積の増減が困難という問題もある。
【０００８】
本発明は上記課題に鑑みなされたものであり、ＩＣチップにおける電源ノイズの低減等を小面積で効率良く実現する手段を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために本発明は、半導体基板上に回路素子及びパッドを有するＩＣチップとコンデンサチップとが同一パッケージ内に納められた半導体集積回路であって、前記コンデンサチップは、半導体基板上に静電容量を形成する少なくとも一対の電極及び一対のパッドが形成され、かつ前記ＩＣチップのパッドと前記コンデンサチップのパッドとが接続されていることを特徴とする半導体集積回路である。
【００１０】
ＩＣチップとコンデンサチップとが同一パッケージ内のきわめて近接したところで接続されていることから、ＩＣチップ内部にバイパスコンデンサとしてコンデンサ領域を形成する場合とほぼ同等にコンデンサの性能を引き出せ、効率良く電源ノイズを低減できる。さらに、バイパスコンデンサの静電容量の大きさをパッケージング時に決定すれば良いという設計上の自由度がある。
【００１１】
【発明の実施の形態】
以下、図面を用いて本発明の好適な実施の形態（以下実施形態という）について説明する。
【００１２】
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図、図２はそのＸ−Ｘ断面図である。リードフレームは図１８に示す従来のリードフレームと同一のものであり、ダイパッド１００及び複数のインナーリード１０１からなり、ダイパッド１００上にＩＣチップ１１０がダイボンドされている。ＩＣチップ１１０のチップの四辺には外部との接続のための複数のパッド１１１が配置され、パッド１１１のうちの１つであるパッド１１１Ａがインナーリード１０１Ａに、パッド１１１Ｂがインナーリード１０１Ｂに、ワイヤ１３０により接続されている。
【００１３】
また、ＩＣチップ１１０の上には、ＩＣチップ１１０のパッド１１１を覆わないような大きさのコンデンサチップ１２０が積層されている。コンデンサチップ１２０には、一対の電極が絶縁膜を挟んでコンデンサＣを形成し、一対の電極はそれぞれ内部配線でパッド１２１Ａと１２１Ｂに接続されている。そして、パッド１２１Ａがインナーリード１０１Ａに、パッド１２１Ｂがインナーリード１０１Ｂに、ワイヤ１３０により接続されている。これによりＩＣチップ１１０のパッド１１１Ａとパッド１１１Ｂの間には、コンデンサチップ１２０のコンデンサＣが接続されることになる。
【００１４】
例えば、ＩＣチップ１１０のパッド１１１Ａを電源用パッドとし、パッド１１１Ｂを接地用パッドとすると、コンデンサチップ１２０をＩＣチップ１１０のバイパスコンデンサとして利用することができる。コンデンサ領域をＩＣチップ１１０から除くことにより、ＩＣチップ１１０のチップ面積を小さくすることができ、またコンデンサチップ１２０は複雑なプロセスで製造されるＩＣチップ１１０とは別に、受動素子であるコンデンサのみ形成する比較的簡易なプロセスで製造できるため、コスト的に安く製造することが可能であり、コンデンサ領域をＩＣチップ１１０の中に取り込むよりもコスト的に有利となる。
【００１５】
本実施形態ではＩＣチップとコンデンサチップは積層されているが、ＩＣチップとコンデンサチップをシリコン等の同一材料の半導体基板から成るようにすれば、両チップの熱膨張の問題を低減できる。
【００１６】
図３は、本発明の第２の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図、図４はそのＸ−Ｘ断面図である。基本的な構成は第１の実施形態と同様であるが、本実施形態においてはダイパッド１００上にＩＣチップ１１０とコンデンサチップ１２０とが並べてダイボンドされている。インナーリード１０１ＡにはＩＣチップ１１０のパッド１１１Ａとコンデンサチップ１２０のパッド１２１Ａの両パッドが、インナーリード１０１ＢにはＩＣチップ１１０のパッド１１１Ｂとコンデンサチップ１２０のパッド１２１Ｂの両パッドが、ワイヤ１３０により接続されている。これによりＩＣチップ１１０のパッド１１１Ａとパッド１１１Ｂの間には、コンデンサチップ１２０のコンデンサＣが接続されることになる。
【００１７】
この場合、第１の実施形態と比較してパッケージ面積は大きくなるが、パッケージの厚みを薄くできる。
【００１８】
図５は、本発明の第３の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図である。基本的な構成は第１の実施形態と同様であるが、本実施形態においてはコンデンサチップ１２０にはコンデンサＣを形成する一対の電極にそれぞれ接続された複数のパッド１２２、１２３があり、一方の電極に接続されたパッド１２２と他方の電極に接続されたパッド１２３とがコンデンサチップ１２０のチップの四辺で１列にそれぞれ交互に配置されていることに特徴がある。
【００１９】
パッド１２２Ａはパッド１２２のうちの１のパッドであり、パッド１２３Ａはパッド１２３のうちの１のパッドである。インナーリード１０１ＡにはＩＣチップ１１０のパッド１１１Ａとコンデンサチップ１２０のパッド１２２Ａの両パッドが、インナーリード１０１ＢにはＩＣチップ１１０のパッド１１１Ｂとコンデンサチップ１２０のパッド１２３Ａの両パッドが、ワイヤ１３０により接続されている。これによりＩＣチップ１１０のパッド１１１Ａとパッド１１１Ｂの間には、コンデンサチップ１２０のコンデンサＣが接続されることになる。
【００２０】
この構成により、コンデンサチップ１２０のコンデンサＣを接続するＩＣチップ１１０のパッド位置を自由に選択できる。
【００２１】
上記のコンデンサチップ１２０の一例の平面図を図６に、そのＸ−Ｘ断面図を図７に示す。
【００２２】
シリコンからなる半導体基板１の上に熱酸化による酸化シリコン絶縁膜２が形成され、その上に多結晶シリコンからなる電極３と電極５とが酸化シリコン、窒化シリコン等からなる層間絶縁膜４を挟んでコンデンサの一対の電極を形成している。下層電極３は長方形であり、上層電極５は四辺に凹凸が設けられている。電極５の上には酸化シリコン、窒化シリコン等からなる絶縁膜が積層されている。電極５の四辺を凹凸形状とすることでコンタクト孔７が１列に配列され、その凹部に下層電極３へのコンタクト孔７が設けられ、凸部に上層電極５へのコンタクト孔７が設けられる。
【００２３】
コンタクト孔７を介して、アルミニウム配線８”により電極３はパッド１２２に、アルミニウム配線８’により電極５はパッド１２３に接続され、パッド１２２とパッド１２３とは、コンデンサチップ１２０の四辺で１列にそれぞれ交互に配置されている。また、アルミニウム配線８’は電極５上で共通に接続され、他方のアルミニウム配線８”はチップの周辺部で共通に接続されている。アルミニウム配線８’、８”の上にはパッド１２２、１２３を残して酸化シリコン、窒化シリコン等からなるパッシベーション絶縁膜９が積層されている。シート抵抗の低い上層のアルミニウム配線により電極とパッドとの接続箇所を増やすことで、コンデンサの寄生抵抗を減らすことができる。
【００２４】
図８は、本発明の第４の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図である。基本的な構成は第３の実施形態と同様であるが、本実施形態においてはコンデンサチップ１２０に独立した２つのコンデンサＣ１とＣ２が形成されていることに特徴がある。コンデンサチップ１２０にはコンデンサＣ１の一対の電極がそれぞれ接続された複数のパッド１２４、１２５があり、一方の電極に接続されたパッド１２４と他方の電極に接続されたパッド１２５がコンデンサチップ１２０のチップの辺部で１列にそれぞれ交互に配置されている。また、コンデンサＣ２の一対の電極がそれぞれ接続された複数のパッド１２６、１２７があり、一方の電極に接続されたパッド１２６と他方の電極に接続されたパッド１２７がコンデンサチップ１２０のチップの辺部で１列にそれぞれ交互に配置されている。
【００２５】
パッド１２４Ａはパッド１２４のうちの１のパッドであり、パッド１２５Ａはパッド１２５のうちの１のパッドである。また、パッド１２６Ａはパッド１２６のうちの１のパッドであり、パッド１２７Ａはパッド１２７のうちの１のパッドである。インナーリード１０１ＡにはＩＣチップ１１０のパッド１１１Ａとコンデンサチップ１２０のパッド１２４Ａの両パッドが、インナーリード１０１ＢにはＩＣチップ１１０のパッド１１１Ｂとコンデンサチップ１２０のパッド１２５Ａの両パッドが、ワイヤ１３０により接続されている。
【００２６】
また、インナーリード１０１ＣにはＩＣチップ１１０のパッド１１１Ｃとコンデンサチップ１２０のパッド１２６Ａの両パッドが、インナーリード１０１ＤにはＩＣチップ１１０のパッド１１１Ｄとコンデンサチップ１２０のパッド１２７Ａの両パッドが、ワイヤ１３０により接続されている。これによりＩＣチップ１１０のパッド１１１Ａとパッド１１１Ｂの間には、コンデンサチップ１２０のコンデンサＣ１が接続され、ＩＣチップ１１０のパッド１１１Ｃとパッド１１１Ｄの間には、コンデンサチップ１２０のコンデンサＣ２が接続される。このようにＩＣチップ１１０に１のコンデンサチップ１２０から複数のコンデンサを接続することができる。
【００２７】
上記のコンデンサチップ１２０の一例の平面図を図９に、その回路図を図１０に示す。コンデンサ自体の形成方法は図６、図７の場合と同様である。コンデンサを形成する一対の電極３、５及び電極とパッドとを接続するアルミニウム配線８’、８”がともに２分割されており、独立したコンデンサＣ１、Ｃ２を形成している。コンデンサＣ１の一対の電極のそれぞれに接続されるパッド１２４とパッド１２５とがチップの辺部で１列にそれぞれ交互に配置され、コンデンサＣ２の一対の電極のそれぞれに接続されるパッド１２６とパッド１２７とがチップの辺部で１列にそれぞれ交互に配置されている。
【００２８】
図１１は、本発明の第５の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図である。基本的な構成は第１の実施形態と同様であるが、本実施形態においてはＩＣチップ１１０にはパッド１１１Ａに接続されているチップの一辺から離間したパッド１１１Ａ’があり、またパッド１１１Ｂに接続されているチップの一辺から離間したパッド１１１Ｂ’があることに特徴がある。そして、ワイヤ１３０により、ＩＣチップ１１０のパッド１１１Ａ’とコンデンサチップ１２０のパッド１２１Ａとが接続され、ＩＣチップ１１０のパッド１１１Ｂ’とコンデンサチップ１２０のパッド１２１Ｂとが接続されている。これにより、ＩＣチップ１１０のパッド１１１Ａとパッド１１１Ｂの間には、コンデンサチップ１２０のコンデンサＣが接続される。
【００２９】
このように、ワイヤで接続するパッド間距離を短くしてワイヤ長などの接続上の制約を緩和でき、ＩＣチップとコンデンサチップの大きさが著しく異なる場合にも対応できる。
【００３０】
図１２は、本発明の第６の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図、図１３はそのＸ−Ｘ断面図である。基本的な構成は第５の実施形態と同様であるが、本実施形態においてはコンデンサチップ１２０が裏向きにＩＣチップ１１０に積層されている。そして、ＩＣチップ１１０にはパッド１１１Ａに接続されているチップの一辺から離間したパッド１１１Ａ’があり、またパッド１１１Ｂに接続されているチップの一辺から離間したパッド１１１Ｂ’があり、かつパッド１１１Ａ’及びパッド１１１Ｂ’はそれぞれコンデンサチップ１２０のパッド１２１Ａ及びパッド１２１Ｂに向かい合って配置されている。
【００３１】
これら、パッド１１１Ａ’と１２１Ａ、１１１Ｂ’と１２１Ｂを半田ボール１３１により接続するいわゆるフリップチップ方式を採用している。フリップチップ方式によるときは、ワイヤによる接続方式よりも、ＩＣチップ１１０とコンデンサチップ１２０が極めて近接して接続されるため、コンデンサの性能を最大限引き出すことができる。
【００３２】
図１４は、本発明の第７の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図及び回路図である。この実施形態では、コンデンサチップ１２０内にコンデンサＣと併せて抵抗Ｒが形成されている。
【００３３】
図１４においては関係するパッド及びインナーリードのみ図示している。ダイパッド１００上にＩＣチップ２１０及びコンデンサチップ２２０が並べてダイボンドされている。コンデンサチップ２２０のパッド２２１Ａとパッド２２２Ａは配線で接続され、パッド２２１Ｂとパッド２２２Ｂは配線で接続されている。コンデンサチップ２２０のパッド２２１Ａとパッド２２３の間には抵抗Ｒが形成され、パッド２２３とパッド２２１Ｂの間にはコンデンサＣが形成されている。
【００３４】
ワイヤ１３０により、インナーリード１０１Ａとコンデンサチップ２２０のパッド２２１Ａとが接続され、インナーリード１０１Ｂとコンデンサチップ２２０のパッド２２１Ｂとが接続されている。さらに、コンデンサチップ２２０のパッド２２２ＡとＩＣチップ２１０のパッド２１１Ａとが接続され、コンデンサチップ２２０のパッド２２２ＢとＩＣチップ２１０のパッド２１１Ｂとが接続され、コンデンサチップ２２０のパッド２２３とＩＣチップ２１０のパッド２１３とが接続されている。
【００３５】
そして、ＩＣチップ２１０のパッド２１１Ａは配線２１５に接続され、パッド２１１Ｂは配線２１６に接続されている。配線２１５をPチャネルトランジスタのソース、配線２１６をNチャネルトランジスタのソースとするＣＭＯＳインバータ２１４の入力信号はパッド２１３に接続され、出力信号は配線２１７に接続されている。なお、本実施形態においては、ダイパッド１００上にＩＣチップ２１０とコンデンサチップ２２０とを積層の構成とすることも可能である。
【００３６】
例えば、図１４においてインナーリード１０１Ａが電源、１０１Ｂが接地、ＩＣチップ２１０の配線２１５が電源、配線２１６が接地とする。このとき、コンデンサチップ２２０のコンデンサＣと抵抗Ｒ及びＩＣチップ２１０のＣＭＯＳインバータ２１４はパワーオンリセット信号発生回路を構成し、ＩＣチップ２１０の配線２１７にはパワーオンリセット信号が発生する。
【００３７】
従来は、パワーオンリセット信号発生回路のためのコンデンサはパッケージングされたＩＣチップとは別に外付けで構成されていた。よって、本実施形態を採用することにより、プリント基板への実装部品を削減できる。
【００３８】
上記のコンデンサチップ２２０の一例の平面図を図１５に、その回路図を図１６に示す。コンデンサ自体の形成方法は図６、図７の場合と同様である。コンデンサチップ２２０には一対の電極３、５によりコンデンサＣが形成され、コンデンサＣの一方の電極３がパッド２２１Ｂ（２２２Ｂ）に接続され、他方の電極５がパッド２２３に接続され、さらに電極５は抵抗Ｒを介してパッド２２１Ａ（２２２Ａ）に接続されている。
【００３９】
また、パッド２２１Ａ（２２２Ａ）、２２１Ｂ（２２２Ｂ）、２２３は、コンデンサチップのチップの四辺で１列にそれぞれ交互に配置されている。抵抗Ｒは電極５を形成する多結晶シリコンのシート抵抗を利用して形成している。
【００４０】
図１７は、本発明の第８の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図及び回路図である。
【００４１】
図１７においては関係するパッド及びインナーリードのみ図示している。ダイパッド１００上にＩＣチップ２１０及びコンデンサチップ２２０が並べてダイボンドされている。コンデンサチップ２２０のパッド２２１Ａとパッド２２２Ａの間には抵抗Ｒ１が形成され、パッド２２１Ａ’とパッド２２２Ａ’の間には抵抗Ｒ２が形成されている。コンデンサチップ２２０のパッド２２２Ａと２２１Ｂの間にはコンデンサＣ１が形成され、パッド２２２Ａ’と２２１Ｂ’の間にはコンデンサＣ２が形成されている。また、コンデンサチップ２２０のパッド２２１Ｂと２２２Ｂは配線で接続され、パッド２２１Ｂ’とパッド２２２Ｂ’は配線で接続されている。
【００４２】
ワイヤ１３０により、インナーリード１０１Ａにはコンデンサチップ２２０のパッド２２１Ａ及びパッド２２１Ａ’の両パッドが接続され、インナーリード１０１Ｂにはコンデンサチップ２２０のパッド２２１Ｂ及びパッド２２１Ｂ’の両パッドが接続されている。
【００４３】
さらに、コンデンサチップ２２０のパッド２２２ＡとＩＣチップ２１０のパッド２１１Ａとが接続され、コンデンサチップ２２０のパッド２２２ＢとＩＣチップ２１０のパッド２１１Ｂとが接続され、コンデンサチップ２２０のパッド２２２Ａ’とＩＣチップ２１０のパッド２１１Ａ’とが接続され、コンデンサチップ２２０のパッド２２２Ｂ’とＩＣチップ２１０のパッド２１１Ｂ’とが接続されている。
【００４４】
そして、ＩＣチップ２１０のパッド２１１Ａは配線２１５に接続され、パッド２１１Ｂは配線２１６に接続され、パッド２１１Ａ’は配線２１５’に接続され、パッド２１１Ｂ’は配線２１６’に接続されている。コンデンサチップ２２０のコンデンサＣ１と抵抗Ｒ１及びコンデンサＣ２と抵抗Ｒ２はそれぞれローパスフィルタを構成している。なお、本実施形態においては、ダイパッド１００上にＩＣチップ２１０とコンデンサチップ２２０とを積層の構成とすることも可能である。
【００４５】
例えば、図１７においてインナーリード１０１Ａが共通電源、１０１Ｂが共通接地、ＩＣチップ２１０の配線２１５が電源１、配線２１６が接地１、配線２１５’が電源２、配線２１６’が接地２とする。
【００４６】
このとき、ＩＣチップ２１０の電源１、接地１及び電源２、接地２にはそれに連なる回路素子により様々なノイズが乗ることとなる。各電源、接地系統に乗るノイズの大きさ、性質はそれに連なる回路素子によるところが大きく、一般に出力バッファのように駆動能力の大きい回路素子の場合にはそれにより発生するノイズも大きい。しかし、図１７のようにＩＣチップ２１０の各電源、接地系統をコンデンサチップ２２０のローパスフィルタを介して共通電源、共通接地に接続することにより、ＩＣチップ２１０の１の電源、接地系統の高周波ノイズをコンデンサで低減するとともに、他の電源、接地系統へ伝達されることを低減することも可能となる。
【００４７】
以上の実施形態においては、ＩＣチップとコンデンサチップとを積層の構成とする場合、コンデンサチップをＩＣチップよりも大きく形成し、コンデンサチップの上にＩＣチップを積層しても良い。
【００４８】
【発明の効果】
以上説明したように、本発明においてはＩＣチップの電源ノイズ低減やＩＣチップの回路素子に大きな静電容量のコンデンサが必要な場合に、ＩＣチップとは別にコンデンサチップを用意し、パッケージング時に同一パッケージに納めることにより、以下に述べる様々な効果がある。
【００４９】
まず、コンデンサ領域をＩＣチップから除くことにより、ＩＣチップのチップ面積を小さくすることができ、またコンデンサチップは複雑なプロセスで製造されるＩＣチップとは別に、受動素子であるコンデンサのみ形成する比較的簡易なプロセスで製造できるため、コスト的に安く製造することが可能であり、コンデンサ領域をＩＣチップの中に取り込むよりもコスト的に有利となる。
【００５０】
さらに、あらかじめコンデンサ領域をＩＣチップの中に取り込んでおく必要がないため、ＩＣチップの設計段階では静電容量の大きさを決定する必要が無く、パッケージング時にＩＣチップと様々なコンデンサチップ（静電容量の大きさの違うコンデンサ）との組み合わせを検討して、最適な性能を実現できるようにＩＣチップとコンデンサチップを組み合わせることができる。
【００５１】
また、パッケージングされたＩＣチップを半田付けしたプリント基板上に外付けでバイパスコンデンサを半田付けする方法と比較して、本発明ではＩＣチップとコンデンサチップが極めて近接して接続されるため、コンデンサとしての性能をより良く引き出すことができ、かつ同一パッケージ内に両チップが納められるためプリント基板への実装部品点数を削減することもできる。
【００５２】
本発明ではＩＣチップとコンデンサチップが積層される場合に、ＩＣチップとコンデンサチップを同一材料の半導体基板から成るようにすることで、両チップの熱膨張係数等の特性を同じにでき両チップの熱膨張の問題を低減できる。ここで、半導体基板とは、ｎ形、ｐ形半導体基板の他にＳＯＩ構造でも良く、また同一材料の半導体基板とは半導体基板を構成する主たる原子組成がほぼ同等であれば良い。
【００５３】
また、本発明では、同一パッケージ内に納めるコンデンサチップのパッド配置を工夫したり、コンデンサチップに独立した複数のコンデンサを形成したりすることで、コンデンサチップのコンデンサを接続するＩＣチップのパッド位置を自由に選択できる。システムＬＳＩなどのＩＣチップにおいては、パッケージの制約から規格により、あらかじめチップの辺部に多くのパッドが配置されている。コンデンサチップをＩＣチップの規格に合わせてパッド配置を施したものとすることで、ＩＣチップの種類が変わることにより、パッドの機能（電源、接地、入力信号、出力信号の位置）が異なっても、同一のコンデンサチップで各種ＩＣチップの任意のパッド間にコンデンサを接続できる。
【００５４】
さらに、コンデンサチップ内に形成されているコンデンサに抵抗を付加し、ローパスフィルタ回路、パワーオンリセット信号発生回路等の機能を、このコンデンサチップとICチップとを接続して同一パッケージに納めることで実現でき、プリント基板への実装部品点数を削減することも可能である。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体集積回路の構成を示す平面図である。
【図２】 図１のＸ−Ｘ断面図である。
【図３】 本発明の第２の実施形態に係る半導体集積回路の構成を示す平面図である。
【図４】 図３のＸ−Ｘ断面図である。
【図５】 本発明の第３の実施形態に係る半導体集積回路の構成を示す平面図及び回路図である。
【図６】 コンデンサチップの一例の平面図である。
【図７】 図６のＸ−Ｘ断面図である。
【図８】 本発明の第４の実施形態に係る半導体集積回路の他の構成を示す平面図及び回路図である。
【図９】 コンデンサチップの一例の平面図である。
【図１０】 図９の回路図である。
【図１１】 本発明の第５の実施形態に係る半導体集積回路の構成を示す平面図及び回路図である。
【図１２】 本発明の第６の実施形態に係る半導体集積回路の構成を示す平面図及び回路図である。
【図１３】 図１２のＸ−Ｘ断面図である。
【図１４】 本発明の第７の実施形態に係る半導体集積回路の構成を示す平面図及び回路図である。
【図１５】 コンデンサチップの一例の平面図である。
【図１６】 図１５の回路図である。
【図１７】 本発明の第８の実施形態に係る半導体集積回路の構成を示す平面図及び回路図である。
【図１８】 従来の半導体集積回路の構成を示す平面図である。
【図１９】 図１８のＸ−Ｘ断面図である。
【符号の説明】
１：シリコン半導体基板
２，４，６，９：絶縁膜
３，５：多結晶シリコン層
７：コンタクト孔
８，８’，８’’：アルミニウム配線層
１００：ダイパッド
１０１，１０１Ａ，１０１Ｂ：インナーリード
１１０，２１０，３１０：ＩＣチップ
１１１，１１１Ａ，１１１Ａ’，１１１Ｂ，１１１Ｂ’，１１１Ｃ，１１１Ｄ，
２１１Ａ，２１１Ａ’，２１１Ｂ，２１１Ｂ’，２１３，
３１１，３１１Ａ，３１１Ｂ：ＩＣチップのパッド
１２０，２２０：コンデンサチップ
１２１Ａ，１２１Ｂ，１２２，１２２Ａ，１２３，１２３Ａ，１２４，
１２４Ａ，１２５，１２５Ａ，１２６，１２６Ａ，１２７，１２７Ａ，
２２１Ａ，２２１Ａ’，２２１Ｂ，２２１Ｂ’，２２２Ａ，２２２Ａ’，
２２２Ｂ，２２２Ｂ’，２２３：コンデンサチップのパッド
１３０：ワイヤ
１３１：半田ボール
２１４：ＣＭＯＳインバータ
２１５，２１５’，２１６，２１６’，２１７：配線
Ｃ，Ｃ１，Ｃ２：コンデンサ
Ｒ，Ｒ１，Ｒ２：抵抗
【発明の属する技術分野】
本発明は、ＩＣチップの電源ノイズ低減等に関する。
【０００２】
【従来の技術】
ＩＣチップ、特にシステムＬＳＩにおいてはその集積度の向上にともない、トランジスタのスイッチングによる電源ノイズが大きくなってきており、その低減がいろいろ図られている。
【０００３】
その一つの方法としてバイパスコンデンサを用いる方法がある。このバイパスコンデンサとは電源と接地の間に接続されるコンデンサであり、電源と接地間に発生するノイズを平滑化することでノイズを低減する静電容量である。
【０００４】
バイパスコンデンサを用いる方法としては、パッケージングされたＩＣチップを半田付けしたプリント基板上に外付けでバイパスコンデンサを半田付けする方法やＩＣチップ内部にあらかじめバイパスコンデンサとしてコンデンサ領域を形成しておく方法がある。
【０００５】
図１８はＩＣチップ内部にあらかじめバイパスコンデンサとしてコンデンサ領域を形成しておく方法を採用したＩＣチップの平面図であり、図１９はそのＸ−Ｘ断面図である。ダイパッド１００上にＩＣチップ３１０が置かれ、ＩＣチップ３１０の内部の一部の領域に一対の電極が絶縁膜を挟んでコンデンサＣを形成する。一対の電極はそれぞれ配線によりパッド３１１Ａ、３１１Ｂに接続され、さらにパッド３１１Ａ、３１１Ｂはワイヤによりそれぞれインナーリード１０１Ａ、１０１Ｂに接続されている。
【０００６】
例えば、パッド３１１Ａが電源用パッド、パッド３１１Ｂが接地用パッドとすると、ＩＣチップ３１０の電源と接地の間にはコンデンサＣがバイパスコンデンサとして接続されることになり、電源用パッド３１１Ａ、接地用パッド３１１Ｂに接続されている回路素子（図示省略）で発生するノイズを低減することができる。
【０００７】
【発明が解決しようとする課題】
ＩＣチップ内部にあらかじめバイパスコンデンサとしてコンデンサ領域を形成しておくと、チップ面積の増加あるいは製造工程の複雑化により製造コストが高くなるという問題がある。また、ＩＣチップの設計段階であらかじめバイパスコンデンサの静電容量値を決定し、コンデンサの占める領域を確保しておく必要があるため、後から静電容量の変更やその占める面積の増減が困難という問題もある。
【０００８】
本発明は上記課題に鑑みなされたものであり、ＩＣチップにおける電源ノイズの低減等を小面積で効率良く実現する手段を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために本発明は、半導体基板上に回路素子及びパッドを有するＩＣチップとコンデンサチップとが同一パッケージ内に納められた半導体集積回路であって、前記コンデンサチップは、半導体基板上に静電容量を形成する少なくとも一対の電極及び一対のパッドが形成され、かつ前記ＩＣチップのパッドと前記コンデンサチップのパッドとが接続されていることを特徴とする半導体集積回路である。
【００１０】
ＩＣチップとコンデンサチップとが同一パッケージ内のきわめて近接したところで接続されていることから、ＩＣチップ内部にバイパスコンデンサとしてコンデンサ領域を形成する場合とほぼ同等にコンデンサの性能を引き出せ、効率良く電源ノイズを低減できる。さらに、バイパスコンデンサの静電容量の大きさをパッケージング時に決定すれば良いという設計上の自由度がある。
【００１１】
【発明の実施の形態】
以下、図面を用いて本発明の好適な実施の形態（以下実施形態という）について説明する。
【００１２】
図１は、本発明の第１の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図、図２はそのＸ−Ｘ断面図である。リードフレームは図１８に示す従来のリードフレームと同一のものであり、ダイパッド１００及び複数のインナーリード１０１からなり、ダイパッド１００上にＩＣチップ１１０がダイボンドされている。ＩＣチップ１１０のチップの四辺には外部との接続のための複数のパッド１１１が配置され、パッド１１１のうちの１つであるパッド１１１Ａがインナーリード１０１Ａに、パッド１１１Ｂがインナーリード１０１Ｂに、ワイヤ１３０により接続されている。
【００１３】
また、ＩＣチップ１１０の上には、ＩＣチップ１１０のパッド１１１を覆わないような大きさのコンデンサチップ１２０が積層されている。コンデンサチップ１２０には、一対の電極が絶縁膜を挟んでコンデンサＣを形成し、一対の電極はそれぞれ内部配線でパッド１２１Ａと１２１Ｂに接続されている。そして、パッド１２１Ａがインナーリード１０１Ａに、パッド１２１Ｂがインナーリード１０１Ｂに、ワイヤ１３０により接続されている。これによりＩＣチップ１１０のパッド１１１Ａとパッド１１１Ｂの間には、コンデンサチップ１２０のコンデンサＣが接続されることになる。
【００１４】
例えば、ＩＣチップ１１０のパッド１１１Ａを電源用パッドとし、パッド１１１Ｂを接地用パッドとすると、コンデンサチップ１２０をＩＣチップ１１０のバイパスコンデンサとして利用することができる。コンデンサ領域をＩＣチップ１１０から除くことにより、ＩＣチップ１１０のチップ面積を小さくすることができ、またコンデンサチップ１２０は複雑なプロセスで製造されるＩＣチップ１１０とは別に、受動素子であるコンデンサのみ形成する比較的簡易なプロセスで製造できるため、コスト的に安く製造することが可能であり、コンデンサ領域をＩＣチップ１１０の中に取り込むよりもコスト的に有利となる。
【００１５】
本実施形態ではＩＣチップとコンデンサチップは積層されているが、ＩＣチップとコンデンサチップをシリコン等の同一材料の半導体基板から成るようにすれば、両チップの熱膨張の問題を低減できる。
【００１６】
図３は、本発明の第２の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図、図４はそのＸ−Ｘ断面図である。基本的な構成は第１の実施形態と同様であるが、本実施形態においてはダイパッド１００上にＩＣチップ１１０とコンデンサチップ１２０とが並べてダイボンドされている。インナーリード１０１ＡにはＩＣチップ１１０のパッド１１１Ａとコンデンサチップ１２０のパッド１２１Ａの両パッドが、インナーリード１０１ＢにはＩＣチップ１１０のパッド１１１Ｂとコンデンサチップ１２０のパッド１２１Ｂの両パッドが、ワイヤ１３０により接続されている。これによりＩＣチップ１１０のパッド１１１Ａとパッド１１１Ｂの間には、コンデンサチップ１２０のコンデンサＣが接続されることになる。
【００１７】
この場合、第１の実施形態と比較してパッケージ面積は大きくなるが、パッケージの厚みを薄くできる。
【００１８】
図５は、本発明の第３の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図である。基本的な構成は第１の実施形態と同様であるが、本実施形態においてはコンデンサチップ１２０にはコンデンサＣを形成する一対の電極にそれぞれ接続された複数のパッド１２２、１２３があり、一方の電極に接続されたパッド１２２と他方の電極に接続されたパッド１２３とがコンデンサチップ１２０のチップの四辺で１列にそれぞれ交互に配置されていることに特徴がある。
【００１９】
パッド１２２Ａはパッド１２２のうちの１のパッドであり、パッド１２３Ａはパッド１２３のうちの１のパッドである。インナーリード１０１ＡにはＩＣチップ１１０のパッド１１１Ａとコンデンサチップ１２０のパッド１２２Ａの両パッドが、インナーリード１０１ＢにはＩＣチップ１１０のパッド１１１Ｂとコンデンサチップ１２０のパッド１２３Ａの両パッドが、ワイヤ１３０により接続されている。これによりＩＣチップ１１０のパッド１１１Ａとパッド１１１Ｂの間には、コンデンサチップ１２０のコンデンサＣが接続されることになる。
【００２０】
この構成により、コンデンサチップ１２０のコンデンサＣを接続するＩＣチップ１１０のパッド位置を自由に選択できる。
【００２１】
上記のコンデンサチップ１２０の一例の平面図を図６に、そのＸ−Ｘ断面図を図７に示す。
【００２２】
シリコンからなる半導体基板１の上に熱酸化による酸化シリコン絶縁膜２が形成され、その上に多結晶シリコンからなる電極３と電極５とが酸化シリコン、窒化シリコン等からなる層間絶縁膜４を挟んでコンデンサの一対の電極を形成している。下層電極３は長方形であり、上層電極５は四辺に凹凸が設けられている。電極５の上には酸化シリコン、窒化シリコン等からなる絶縁膜が積層されている。電極５の四辺を凹凸形状とすることでコンタクト孔７が１列に配列され、その凹部に下層電極３へのコンタクト孔７が設けられ、凸部に上層電極５へのコンタクト孔７が設けられる。
【００２３】
コンタクト孔７を介して、アルミニウム配線８”により電極３はパッド１２２に、アルミニウム配線８’により電極５はパッド１２３に接続され、パッド１２２とパッド１２３とは、コンデンサチップ１２０の四辺で１列にそれぞれ交互に配置されている。また、アルミニウム配線８’は電極５上で共通に接続され、他方のアルミニウム配線８”はチップの周辺部で共通に接続されている。アルミニウム配線８’、８”の上にはパッド１２２、１２３を残して酸化シリコン、窒化シリコン等からなるパッシベーション絶縁膜９が積層されている。シート抵抗の低い上層のアルミニウム配線により電極とパッドとの接続箇所を増やすことで、コンデンサの寄生抵抗を減らすことができる。
【００２４】
図８は、本発明の第４の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図である。基本的な構成は第３の実施形態と同様であるが、本実施形態においてはコンデンサチップ１２０に独立した２つのコンデンサＣ１とＣ２が形成されていることに特徴がある。コンデンサチップ１２０にはコンデンサＣ１の一対の電極がそれぞれ接続された複数のパッド１２４、１２５があり、一方の電極に接続されたパッド１２４と他方の電極に接続されたパッド１２５がコンデンサチップ１２０のチップの辺部で１列にそれぞれ交互に配置されている。また、コンデンサＣ２の一対の電極がそれぞれ接続された複数のパッド１２６、１２７があり、一方の電極に接続されたパッド１２６と他方の電極に接続されたパッド１２７がコンデンサチップ１２０のチップの辺部で１列にそれぞれ交互に配置されている。
【００２５】
パッド１２４Ａはパッド１２４のうちの１のパッドであり、パッド１２５Ａはパッド１２５のうちの１のパッドである。また、パッド１２６Ａはパッド１２６のうちの１のパッドであり、パッド１２７Ａはパッド１２７のうちの１のパッドである。インナーリード１０１ＡにはＩＣチップ１１０のパッド１１１Ａとコンデンサチップ１２０のパッド１２４Ａの両パッドが、インナーリード１０１ＢにはＩＣチップ１１０のパッド１１１Ｂとコンデンサチップ１２０のパッド１２５Ａの両パッドが、ワイヤ１３０により接続されている。
【００２６】
また、インナーリード１０１ＣにはＩＣチップ１１０のパッド１１１Ｃとコンデンサチップ１２０のパッド１２６Ａの両パッドが、インナーリード１０１ＤにはＩＣチップ１１０のパッド１１１Ｄとコンデンサチップ１２０のパッド１２７Ａの両パッドが、ワイヤ１３０により接続されている。これによりＩＣチップ１１０のパッド１１１Ａとパッド１１１Ｂの間には、コンデンサチップ１２０のコンデンサＣ１が接続され、ＩＣチップ１１０のパッド１１１Ｃとパッド１１１Ｄの間には、コンデンサチップ１２０のコンデンサＣ２が接続される。このようにＩＣチップ１１０に１のコンデンサチップ１２０から複数のコンデンサを接続することができる。
【００２７】
上記のコンデンサチップ１２０の一例の平面図を図９に、その回路図を図１０に示す。コンデンサ自体の形成方法は図６、図７の場合と同様である。コンデンサを形成する一対の電極３、５及び電極とパッドとを接続するアルミニウム配線８’、８”がともに２分割されており、独立したコンデンサＣ１、Ｃ２を形成している。コンデンサＣ１の一対の電極のそれぞれに接続されるパッド１２４とパッド１２５とがチップの辺部で１列にそれぞれ交互に配置され、コンデンサＣ２の一対の電極のそれぞれに接続されるパッド１２６とパッド１２７とがチップの辺部で１列にそれぞれ交互に配置されている。
【００２８】
図１１は、本発明の第５の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図である。基本的な構成は第１の実施形態と同様であるが、本実施形態においてはＩＣチップ１１０にはパッド１１１Ａに接続されているチップの一辺から離間したパッド１１１Ａ’があり、またパッド１１１Ｂに接続されているチップの一辺から離間したパッド１１１Ｂ’があることに特徴がある。そして、ワイヤ１３０により、ＩＣチップ１１０のパッド１１１Ａ’とコンデンサチップ１２０のパッド１２１Ａとが接続され、ＩＣチップ１１０のパッド１１１Ｂ’とコンデンサチップ１２０のパッド１２１Ｂとが接続されている。これにより、ＩＣチップ１１０のパッド１１１Ａとパッド１１１Ｂの間には、コンデンサチップ１２０のコンデンサＣが接続される。
【００２９】
このように、ワイヤで接続するパッド間距離を短くしてワイヤ長などの接続上の制約を緩和でき、ＩＣチップとコンデンサチップの大きさが著しく異なる場合にも対応できる。
【００３０】
図１２は、本発明の第６の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図、図１３はそのＸ−Ｘ断面図である。基本的な構成は第５の実施形態と同様であるが、本実施形態においてはコンデンサチップ１２０が裏向きにＩＣチップ１１０に積層されている。そして、ＩＣチップ１１０にはパッド１１１Ａに接続されているチップの一辺から離間したパッド１１１Ａ’があり、またパッド１１１Ｂに接続されているチップの一辺から離間したパッド１１１Ｂ’があり、かつパッド１１１Ａ’及びパッド１１１Ｂ’はそれぞれコンデンサチップ１２０のパッド１２１Ａ及びパッド１２１Ｂに向かい合って配置されている。
【００３１】
これら、パッド１１１Ａ’と１２１Ａ、１１１Ｂ’と１２１Ｂを半田ボール１３１により接続するいわゆるフリップチップ方式を採用している。フリップチップ方式によるときは、ワイヤによる接続方式よりも、ＩＣチップ１１０とコンデンサチップ１２０が極めて近接して接続されるため、コンデンサの性能を最大限引き出すことができる。
【００３２】
図１４は、本発明の第７の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図及び回路図である。この実施形態では、コンデンサチップ１２０内にコンデンサＣと併せて抵抗Ｒが形成されている。
【００３３】
図１４においては関係するパッド及びインナーリードのみ図示している。ダイパッド１００上にＩＣチップ２１０及びコンデンサチップ２２０が並べてダイボンドされている。コンデンサチップ２２０のパッド２２１Ａとパッド２２２Ａは配線で接続され、パッド２２１Ｂとパッド２２２Ｂは配線で接続されている。コンデンサチップ２２０のパッド２２１Ａとパッド２２３の間には抵抗Ｒが形成され、パッド２２３とパッド２２１Ｂの間にはコンデンサＣが形成されている。
【００３４】
ワイヤ１３０により、インナーリード１０１Ａとコンデンサチップ２２０のパッド２２１Ａとが接続され、インナーリード１０１Ｂとコンデンサチップ２２０のパッド２２１Ｂとが接続されている。さらに、コンデンサチップ２２０のパッド２２２ＡとＩＣチップ２１０のパッド２１１Ａとが接続され、コンデンサチップ２２０のパッド２２２ＢとＩＣチップ２１０のパッド２１１Ｂとが接続され、コンデンサチップ２２０のパッド２２３とＩＣチップ２１０のパッド２１３とが接続されている。
【００３５】
そして、ＩＣチップ２１０のパッド２１１Ａは配線２１５に接続され、パッド２１１Ｂは配線２１６に接続されている。配線２１５をPチャネルトランジスタのソース、配線２１６をNチャネルトランジスタのソースとするＣＭＯＳインバータ２１４の入力信号はパッド２１３に接続され、出力信号は配線２１７に接続されている。なお、本実施形態においては、ダイパッド１００上にＩＣチップ２１０とコンデンサチップ２２０とを積層の構成とすることも可能である。
【００３６】
例えば、図１４においてインナーリード１０１Ａが電源、１０１Ｂが接地、ＩＣチップ２１０の配線２１５が電源、配線２１６が接地とする。このとき、コンデンサチップ２２０のコンデンサＣと抵抗Ｒ及びＩＣチップ２１０のＣＭＯＳインバータ２１４はパワーオンリセット信号発生回路を構成し、ＩＣチップ２１０の配線２１７にはパワーオンリセット信号が発生する。
【００３７】
従来は、パワーオンリセット信号発生回路のためのコンデンサはパッケージングされたＩＣチップとは別に外付けで構成されていた。よって、本実施形態を採用することにより、プリント基板への実装部品を削減できる。
【００３８】
上記のコンデンサチップ２２０の一例の平面図を図１５に、その回路図を図１６に示す。コンデンサ自体の形成方法は図６、図７の場合と同様である。コンデンサチップ２２０には一対の電極３、５によりコンデンサＣが形成され、コンデンサＣの一方の電極３がパッド２２１Ｂ（２２２Ｂ）に接続され、他方の電極５がパッド２２３に接続され、さらに電極５は抵抗Ｒを介してパッド２２１Ａ（２２２Ａ）に接続されている。
【００３９】
また、パッド２２１Ａ（２２２Ａ）、２２１Ｂ（２２２Ｂ）、２２３は、コンデンサチップのチップの四辺で１列にそれぞれ交互に配置されている。抵抗Ｒは電極５を形成する多結晶シリコンのシート抵抗を利用して形成している。
【００４０】
図１７は、本発明の第８の実施形態に係る半導体集積回路の構成を示すパッケージ内部の平面図及び回路図である。
【００４１】
図１７においては関係するパッド及びインナーリードのみ図示している。ダイパッド１００上にＩＣチップ２１０及びコンデンサチップ２２０が並べてダイボンドされている。コンデンサチップ２２０のパッド２２１Ａとパッド２２２Ａの間には抵抗Ｒ１が形成され、パッド２２１Ａ’とパッド２２２Ａ’の間には抵抗Ｒ２が形成されている。コンデンサチップ２２０のパッド２２２Ａと２２１Ｂの間にはコンデンサＣ１が形成され、パッド２２２Ａ’と２２１Ｂ’の間にはコンデンサＣ２が形成されている。また、コンデンサチップ２２０のパッド２２１Ｂと２２２Ｂは配線で接続され、パッド２２１Ｂ’とパッド２２２Ｂ’は配線で接続されている。
【００４２】
ワイヤ１３０により、インナーリード１０１Ａにはコンデンサチップ２２０のパッド２２１Ａ及びパッド２２１Ａ’の両パッドが接続され、インナーリード１０１Ｂにはコンデンサチップ２２０のパッド２２１Ｂ及びパッド２２１Ｂ’の両パッドが接続されている。
【００４３】
さらに、コンデンサチップ２２０のパッド２２２ＡとＩＣチップ２１０のパッド２１１Ａとが接続され、コンデンサチップ２２０のパッド２２２ＢとＩＣチップ２１０のパッド２１１Ｂとが接続され、コンデンサチップ２２０のパッド２２２Ａ’とＩＣチップ２１０のパッド２１１Ａ’とが接続され、コンデンサチップ２２０のパッド２２２Ｂ’とＩＣチップ２１０のパッド２１１Ｂ’とが接続されている。
【００４４】
そして、ＩＣチップ２１０のパッド２１１Ａは配線２１５に接続され、パッド２１１Ｂは配線２１６に接続され、パッド２１１Ａ’は配線２１５’に接続され、パッド２１１Ｂ’は配線２１６’に接続されている。コンデンサチップ２２０のコンデンサＣ１と抵抗Ｒ１及びコンデンサＣ２と抵抗Ｒ２はそれぞれローパスフィルタを構成している。なお、本実施形態においては、ダイパッド１００上にＩＣチップ２１０とコンデンサチップ２２０とを積層の構成とすることも可能である。
【００４５】
例えば、図１７においてインナーリード１０１Ａが共通電源、１０１Ｂが共通接地、ＩＣチップ２１０の配線２１５が電源１、配線２１６が接地１、配線２１５’が電源２、配線２１６’が接地２とする。
【００４６】
このとき、ＩＣチップ２１０の電源１、接地１及び電源２、接地２にはそれに連なる回路素子により様々なノイズが乗ることとなる。各電源、接地系統に乗るノイズの大きさ、性質はそれに連なる回路素子によるところが大きく、一般に出力バッファのように駆動能力の大きい回路素子の場合にはそれにより発生するノイズも大きい。しかし、図１７のようにＩＣチップ２１０の各電源、接地系統をコンデンサチップ２２０のローパスフィルタを介して共通電源、共通接地に接続することにより、ＩＣチップ２１０の１の電源、接地系統の高周波ノイズをコンデンサで低減するとともに、他の電源、接地系統へ伝達されることを低減することも可能となる。
【００４７】
以上の実施形態においては、ＩＣチップとコンデンサチップとを積層の構成とする場合、コンデンサチップをＩＣチップよりも大きく形成し、コンデンサチップの上にＩＣチップを積層しても良い。
【００４８】
【発明の効果】
以上説明したように、本発明においてはＩＣチップの電源ノイズ低減やＩＣチップの回路素子に大きな静電容量のコンデンサが必要な場合に、ＩＣチップとは別にコンデンサチップを用意し、パッケージング時に同一パッケージに納めることにより、以下に述べる様々な効果がある。
【００４９】
まず、コンデンサ領域をＩＣチップから除くことにより、ＩＣチップのチップ面積を小さくすることができ、またコンデンサチップは複雑なプロセスで製造されるＩＣチップとは別に、受動素子であるコンデンサのみ形成する比較的簡易なプロセスで製造できるため、コスト的に安く製造することが可能であり、コンデンサ領域をＩＣチップの中に取り込むよりもコスト的に有利となる。
【００５０】
さらに、あらかじめコンデンサ領域をＩＣチップの中に取り込んでおく必要がないため、ＩＣチップの設計段階では静電容量の大きさを決定する必要が無く、パッケージング時にＩＣチップと様々なコンデンサチップ（静電容量の大きさの違うコンデンサ）との組み合わせを検討して、最適な性能を実現できるようにＩＣチップとコンデンサチップを組み合わせることができる。
【００５１】
また、パッケージングされたＩＣチップを半田付けしたプリント基板上に外付けでバイパスコンデンサを半田付けする方法と比較して、本発明ではＩＣチップとコンデンサチップが極めて近接して接続されるため、コンデンサとしての性能をより良く引き出すことができ、かつ同一パッケージ内に両チップが納められるためプリント基板への実装部品点数を削減することもできる。
【００５２】
本発明ではＩＣチップとコンデンサチップが積層される場合に、ＩＣチップとコンデンサチップを同一材料の半導体基板から成るようにすることで、両チップの熱膨張係数等の特性を同じにでき両チップの熱膨張の問題を低減できる。ここで、半導体基板とは、ｎ形、ｐ形半導体基板の他にＳＯＩ構造でも良く、また同一材料の半導体基板とは半導体基板を構成する主たる原子組成がほぼ同等であれば良い。
【００５３】
また、本発明では、同一パッケージ内に納めるコンデンサチップのパッド配置を工夫したり、コンデンサチップに独立した複数のコンデンサを形成したりすることで、コンデンサチップのコンデンサを接続するＩＣチップのパッド位置を自由に選択できる。システムＬＳＩなどのＩＣチップにおいては、パッケージの制約から規格により、あらかじめチップの辺部に多くのパッドが配置されている。コンデンサチップをＩＣチップの規格に合わせてパッド配置を施したものとすることで、ＩＣチップの種類が変わることにより、パッドの機能（電源、接地、入力信号、出力信号の位置）が異なっても、同一のコンデンサチップで各種ＩＣチップの任意のパッド間にコンデンサを接続できる。
【００５４】
さらに、コンデンサチップ内に形成されているコンデンサに抵抗を付加し、ローパスフィルタ回路、パワーオンリセット信号発生回路等の機能を、このコンデンサチップとICチップとを接続して同一パッケージに納めることで実現でき、プリント基板への実装部品点数を削減することも可能である。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る半導体集積回路の構成を示す平面図である。
【図２】 図１のＸ−Ｘ断面図である。
【図３】 本発明の第２の実施形態に係る半導体集積回路の構成を示す平面図である。
【図４】 図３のＸ−Ｘ断面図である。
【図５】 本発明の第３の実施形態に係る半導体集積回路の構成を示す平面図及び回路図である。
【図６】 コンデンサチップの一例の平面図である。
【図７】 図６のＸ−Ｘ断面図である。
【図８】 本発明の第４の実施形態に係る半導体集積回路の他の構成を示す平面図及び回路図である。
【図９】 コンデンサチップの一例の平面図である。
【図１０】 図９の回路図である。
【図１１】 本発明の第５の実施形態に係る半導体集積回路の構成を示す平面図及び回路図である。
【図１２】 本発明の第６の実施形態に係る半導体集積回路の構成を示す平面図及び回路図である。
【図１３】 図１２のＸ−Ｘ断面図である。
【図１４】 本発明の第７の実施形態に係る半導体集積回路の構成を示す平面図及び回路図である。
【図１５】 コンデンサチップの一例の平面図である。
【図１６】 図１５の回路図である。
【図１７】 本発明の第８の実施形態に係る半導体集積回路の構成を示す平面図及び回路図である。
【図１８】 従来の半導体集積回路の構成を示す平面図である。
【図１９】 図１８のＸ−Ｘ断面図である。
【符号の説明】
１：シリコン半導体基板
２，４，６，９：絶縁膜
３，５：多結晶シリコン層
７：コンタクト孔
８，８’，８’’：アルミニウム配線層
１００：ダイパッド
１０１，１０１Ａ，１０１Ｂ：インナーリード
１１０，２１０，３１０：ＩＣチップ
１１１，１１１Ａ，１１１Ａ’，１１１Ｂ，１１１Ｂ’，１１１Ｃ，１１１Ｄ，
２１１Ａ，２１１Ａ’，２１１Ｂ，２１１Ｂ’，２１３，
３１１，３１１Ａ，３１１Ｂ：ＩＣチップのパッド
１２０，２２０：コンデンサチップ
１２１Ａ，１２１Ｂ，１２２，１２２Ａ，１２３，１２３Ａ，１２４，
１２４Ａ，１２５，１２５Ａ，１２６，１２６Ａ，１２７，１２７Ａ，
２２１Ａ，２２１Ａ’，２２１Ｂ，２２１Ｂ’，２２２Ａ，２２２Ａ’，
２２２Ｂ，２２２Ｂ’，２２３：コンデンサチップのパッド
１３０：ワイヤ
１３１：半田ボール
２１４：ＣＭＯＳインバータ
２１５，２１５’，２１６，２１６’，２１７：配線
Ｃ，Ｃ１，Ｃ２：コンデンサ
Ｒ，Ｒ１，Ｒ２：抵抗
Claims (4)
- 半導体基板上に回路素子及びパッドを有するＩＣチップとコンデンサチップとが同一パッケージ内に納められた半導体集積回路であって、
前記コンデンサチップは、半導体基板上に静電容量を形成する少なくとも一対の電極及び一対のパッドが形成され、かつ、前記ＩＣチップのパッドと前記コンデンサチップのパッドとが接続されており、
前記ＩＣチップ及び前記コンデンサチップは同一材料の半導体基板からなり、前記ＩＣチップと前記コンデンサチップは積層されおり、
前記コンデンサチップの前記一対の電極に対応したパッドが四辺で交互に配置されていることを特徴とする半導体集積回路。 - 請求項１に記載の半導体集積回路において、
前記コンデンサチップは、半導体基板上に受動素子のみ形成されたものであることを特徴とする半導体集積回路。 - 請求項１又は２に記載の半導体集積回路において、
前記ＩＣチップまたは前記コンデンサチップのうち、下側に置かれるチップのパッドの少なくとも一部は該チップの一辺から離間して配置されていることを特徴とする半導体集積回路。 - 請求項１乃至３のいずれか１項に記載の半導体集積回路において、
前記コンデンサチップには、抵抗を含んだ複数のローパスフィルタが形成され、
前記コンデンサチップの前記複数のローパスフィルタは、それぞれ前記ＩＣチップの複数の電源、接地系統に接続されていることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002332085A JP4236448B2 (ja) | 2002-11-15 | 2002-11-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002332085A JP4236448B2 (ja) | 2002-11-15 | 2002-11-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2004165558A JP2004165558A (ja) | 2004-06-10 |
| JP4236448B2 true JP4236448B2 (ja) | 2009-03-11 |
Family
ID=32809266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002332085A Expired - Fee Related JP4236448B2 (ja) | 2002-11-15 | 2002-11-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4236448B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101253382B1 (ko) * | 2005-04-28 | 2013-04-11 | 에스티 에릭슨 에스에이 | 집적 회로 어셈블리 |
| JP5405785B2 (ja) | 2008-09-19 | 2014-02-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5710955B2 (ja) * | 2010-12-10 | 2015-04-30 | ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． | 半導体装置 |
| US8269330B1 (en) * | 2011-04-22 | 2012-09-18 | Cyntec Co., Ltd. | MOSFET pair with stack capacitor and manufacturing method thereof |
| JP6414602B2 (ja) * | 2014-11-12 | 2018-10-31 | 株式会社村田製作所 | 複合電子部品およびｄｃｄｃコンバータモジュール |
| JP7377181B2 (ja) * | 2020-09-11 | 2023-11-09 | 株式会社東芝 | 半導体装置 |
-
2002
- 2002-11-15 JP JP2002332085A patent/JP4236448B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004165558A (ja) | 2004-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3727220B2 (ja) | 半導体装置 | |
| JP4240983B2 (ja) | 入力ピン容量の設定方法 | |
| JP4897451B2 (ja) | 半導体装置 | |
| JP3558595B2 (ja) | 半導体チップ，半導体チップ群及びマルチチップモジュール | |
| JP2002033441A (ja) | 半導体装置 | |
| US6611434B1 (en) | Stacked multi-chip package structure with on-chip integration of passive component | |
| EP1280203A2 (en) | 3D-Semiconductor Package | |
| JPH113984A (ja) | 半導体集積回路装置 | |
| JPH11307724A (ja) | 半導体集積回路 | |
| JP4236448B2 (ja) | 半導体集積回路 | |
| JPH1084074A (ja) | 半導体パッケージ | |
| JP5511119B2 (ja) | インターポーザ及び半導体装置 | |
| US6486051B1 (en) | Method for relieving bond stress in an under-bond-pad resistor | |
| JP2749241B2 (ja) | 半導体集積回路 | |
| JPH10321791A (ja) | オペアンプ装置 | |
| JPH04349640A (ja) | アナログ・デジタル混在集積回路装置実装体 | |
| JP2004165557A (ja) | コンデンサチップ | |
| JPH10313095A (ja) | 半導体装置 | |
| JP3075858B2 (ja) | 半導体集積回路装置 | |
| JP3464802B2 (ja) | セミカスタム集積回路 | |
| JPH09307067A (ja) | セミカスタム半導体集積回路装置 | |
| US7541274B2 (en) | Integrated circuit with a reduced pad bump area and the manufacturing method thereof | |
| JP2520225B2 (ja) | 半導体集積回路装置 | |
| JP2960242B2 (ja) | 集積回路装置 | |
| JP2752262B2 (ja) | １チップｌｓｉの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051025 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051226 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060307 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071225 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080225 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080819 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081016 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081118 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081216 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111226 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121226 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131226 Year of fee payment: 5 |
|
| LAPS | Cancellation because of no payment of annual fees |