JP6710096B2 - 半導体装置の製造方法、及び半導体装置 - Google Patents
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Description
プラグ307は、例えばW(タングステン)で形成する。以上の製造工程により、キャパシタ膜である絶縁膜303(SiON膜)を、2つの電極である下層電極302及び上層電極304で挟んだ構造のMIMキャパシタCを含む、半導体装置90が製造される。
図1ないし図3を参照して、本実施の形態に係る半導体装置の製造方法及び半導体装置について説明する。
図4ないし図6を参照して、本実施の形態に係る半導体装置の製造方法及び半導体装置について説明する。
10a、12a、14a、16a Ti膜
10b、12b、14b、16b Al膜
10c、12c、14c、16c TiN/Ti膜
100、200 基板
101、201、301 絶縁膜
102、102A、102B、202、202A、202B 配線
103、203 絶縁膜
104、104A、104B、204、204A、204B ビアコンタクト
105、105A、105B、205 下層電極
106、206 絶縁膜
107、207 上層電極
300 半導体基板
301 絶縁膜
302 下層電極
302a Ti膜
302b Al膜
302c TiN/Ti膜
303 絶縁膜
304 上層電極
305 絶縁膜
306 絶縁膜
307 プラグ
308 上層配線
322 ビア
330 MIMキャパシタ形成領域
C、C1、C2 MIMキャパシタ
Claims (6)
- 基板上に第1の配線領域、及び第2の配線領域を含む配線層を形成する工程と、
前記第1の配線領域に接続される第1のビアコンタクト、及び前記第2の配線領域に接続される第2のビアコンタクトを含むビアコンタクト対を形成する工程と、
前記第1のビアコンタクトに接続される第1の下層電極、及び前記第2のビアコンタクトに接続される第2の下層電極を形成する下層電極形成工程と、
前記第1の下層電極の側面及び上面の少なくとも一方の面に第1の絶縁膜を形成すると共に、前記第2の下層電極の側面の一部に前記第1の絶縁膜を形成する工程と、
前記第1の絶縁膜を覆うと共に前記第2の下層電極を介して前記第2のビアコンタクトに接続される上層電極を形成する工程と、を含む
半導体装置の製造方法。 - 前記配線層を形成する工程は、前記配線層を覆って第2の絶縁膜を形成する工程を含み、
前記ビアコンタクト対を形成する工程は、前記第2の絶縁膜上に第3の絶縁膜を形成した後、前記ビアコンタクト対を前記第3の絶縁膜中に形成する工程を含み、
前記第1の下層電極を形成する工程は、全面に下層電極膜を形成した後、前記下層電極膜をパターニングして前記第1の下層電極を形成する工程を含み、
前記第1の絶縁膜を形成する工程は、全面に第1の絶縁体を形成した後、前記第1の絶縁体をパターニングして、前記第1の絶縁膜を形成する工程を含み、
前記上層電極を形成する工程は、全面に上層電極膜を形成した後、前記上層電極膜をパターンニングして、前記上層電極を形成する工程を含む
請求項1に記載の半導体装置の製造方法。 - 前記配線層の上部及び下部の少なくとも一方に、1つ又は複数の配線層を形成する工程をさらに含む
請求項1又は請求項2に記載の半導体装置の製造方法。 - 基板上に前記第1の配線領域、及び前記第2の配線領域に接続される回路素子を形成する工程をさらに含む
請求項1〜請求項3のいずれか1項に記載の半導体装置の製造方法。 - 前記第1の下層電極は、アルミニウム膜及び窒化チタン膜の少なくとも一方を用いて形成し、
前記ビアコンタクト対は、タングステンで形成する
請求項1〜請求項4のいずれか1項に記載の半導体装置の製造方法。 - 基板上に設けられた第1の配線領域、及び第2の配線領域を含む配線層と、
前記第1の配線領域に接続された第1のビアコンタクト、及び前記第2の配線領域に接続された第2のビアコンタクトを含むビアコンタクト対と、
前記第1のビアコンタクトに接続された第1の下層電極と、
前記第2のビアコンタクトに接続された第2の下層電極と、
前記第1の下層電極の側面及び上面の少なくとも一方の面、及び前記第2の下層電極の側面の一部に形成された絶縁膜と、
前記絶縁膜を覆うと共に前記第2の下層電極を介して前記第2のビアコンタクトに接続された上層電極と、を含む
半導体装置。
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JP2016091026A JP6710096B2 (ja) | 2016-04-28 | 2016-04-28 | 半導体装置の製造方法、及び半導体装置 |
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