KR20220159521A - 금속-절연체-금속 커패시터 - Google Patents

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안정훈
오재희
딩싸오펑
박원지
황제관
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는, 기판의 상면에 접하며 상기 상면의 제1 영역에 배치된 제1 전극; 상기 제1 전극을 덮으며 상기 제1 영역의 외곽을 둘러싸는 제2 영역으로 연장된 제2 전극; 상기 제2 전극을 덮으며 상기 제2 영역의 외곽을 둘러싸는 제3 영역으로 연장된 제3 전극; 상기 제1 전극과 상기 제2 전극 사이에 상기 제1 전극의 상면 및 측면을 덮도록 배치되며 상기 기판의 상기 상면의 상기 제2 영역으로 연장된 제1 유전체층; 및 상기 제2 전극과 상기 제3 전극 사이에 상기 제2 전극의 상면과 측면을 덮도록 배치되며 상기 기판의 상기 상면의 상기 제3 영역으로 연장되어 상기 제1 유전체층과 접하는 제2 유전체층을 포함하는 금속-절연체-금속 커패시터를 제공한다.

Description

금속-절연체-금속 커패시터{METAL-INSULATOR-METAL CAPACITOR AND METHOD OF MANUFACTURING THE SAME}
본 발명은 금속-절연체-금속 커패시터에 관한 것이다.
BIPOLAR, BICMOS 및 CMOS 기술의 반도체 디바이스는 높은 전압 선형성, 정확한 세팅이 가능한 캐패시턴스값 및 낮은 기생 캐패시턴스를 가진 집적 캐패시터를 필요로 한다. 그러나, 종래의 MOS 캐패시터는 전압 유도를 위한 공간 전하 구역으로 인해 전압 선형성이 낮을 뿐만 아니라 많은 기생 캐패시턴스가 존재한다는 문제가 있었다.
이러한 문제를 해소하기 위해, 금속-절연체-금속 캐패시터가 사용되고 있다. 이러한 금속-절연체-금속 캐패시터는 혼합신호 제품 및 아날로그 제품과 같은 다양한 반도체 디바이스에서 전하를 저장하는데 주로 사용되고 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 신뢰성 및 수율이 향상된 금속-절연체-금속 커패시터를 제공하는 것이다.
본 발명의 일 실시예는, 기판의 상면에 접하며 상기 상면의 제1 영역에 배치된 제1 전극; 상기 제1 전극을 덮으며 상기 제1 영역의 외곽을 둘러싸는 제2 영역으로 연장된 제2 전극; 상기 제2 전극을 덮으며 상기 제2 영역의 외곽을 둘러싸는 제3 영역으로 연장된 제3 전극; 상기 제1 전극과 상기 제2 전극 사이에 상기 제1 전극의 상면 및 측면을 덮도록 배치되며 상기 기판의 상기 상면의 상기 제2 영역으로 연장된 제1 유전체층; 및 상기 제2 전극과 상기 제3 전극 사이에 상기 제2 전극의 상면과 측면을 덮도록 배치되며 상기 기판의 상기 상면의 상기 제3 영역으로 연장되어 상기 제1 유전체층과 접하는 제2 유전체층을 포함하는 금속-절연체-금속 커패시터를 제공한다.
본 발명의 일 실시예는, 기판 상에 적층된 제1 내지 제n 전극 - 상기 제n 전극은 하부에 적층된 n-1 전극의 상면 및 측면을 덮음-; 및 상기 제1 내지 제n 전극의 사이에 각각 개재되며, 각각 상기 제1 내지 제n-1 전극의 상면 및 측면을 덮는 제1 내지 제n-1 유전체층을 포함하며, 상기 제1 유전체층은 상기 기판과 접하며, 상기 제2 내지 제n-1 유전체층은 각각 하부에 적층된 제1 내지 제n-2 유전체층과 접하는 영역을 가지며, 상기 제n 전극은 가장자리 영역에 계단 형상의 제1 내지 제n-1 절곡부를 갖는 금속-절연체-금속 커패시터를 제공한다.
본 발명의 실시예들에 따르면, 상부 전극이 하부 전극의 상면 및 측면을 덮어, 제조공정에서 하부 전극상의 손상이 방지되는 솔더의 둘레에 도전성 지지체를 배치하여, 신뢰성 및 수율이 향상된 금속-절연체-금속 커패시터를 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 금속-절연체-금속 커패시터의 단면도이다.
도 2는 본 발명의 일 실시예에 따른 금속-절연체-금속 커패시터의 평면도이다.
도 3은 본 발명의 일 실시예에 따른 금속-절연체-금속 커패시터의 단면도이다.
도 4는 본 발명의 일 실시예에 따른 금속-절연체-금속 커패시터의 단면도이다.
도 5 내지 도 12는 도 1에 도시된 금속-절연체-금속 커패시터의 제조방법을 설명하기 위한 개략적인 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명하기로 한다.
도 1 및 도 2를 참조하여, 일 실시에에 의한 금속-절연체-금속 커패시터(100)에 대해 설명한다. 도 1은 본 발명의 일 실시예에 따른 금속-절연체-금속 커패시터(100)의 단면도이며, 금속-절연체-금속 커패시터(100)가 반도체 소자(1)에 포함된 경우를 도시한 것이다. 도 2는 본 발명의 일 실시예에 따른 금속-절연체-금속 커패시터의 평면도이다.
반도체 소자(1)는 기판(10) 상에 금속-절연체-금속 커패시터(100)가 배치되고, 금속-절연체-금속 커패시터(100)를 덮는 커버층(160)이 배치되며, 금속-절연체-금속 커패시터(100)의 제1 내지 제3 전극(110, 130, 150)은 제1 및 제2 비아 전극(21, 22)에 의해 전기적으로 접속될 수 있다. 제1 및 제2 비아 전극(21, 22) 상에는 패시베이션층(30) 및 보호층(40)이 적층될 수 있으며, 패시베이션층(30) 및 보호층(40)을 관통하여, 제1 및 제2 비아 전극(21, 22)에 연결되는 홀(50)이 형성될 수 있다. 제1 및 제2 비아 전극(21, 22)은 커버층(160), 제1 내지 제3 전극(110, 130, 150) 및 제1 및 제2 유전체층(120, 140)을 관통하는 비아 홀(V)을 통해, 기판(10)과 접속될 수 있다. 제1 및 제2 비아 전극(21, 22)은 제1 내지 제3 전극(110, 130, 150)과 전기적으로 접속될 수 있다. 일 실시예의 경우, 제1 비아 전극(21)이 제1 및 제3 전극(110, 150)과 전기적으로 접속되며, 제2 비아 전극(22)이 제2 전극(130)과 전기적으로 접속된 경우를 예로 들어 설명한다. 또한, 일 실시예는 제1 내지 제3 전극(110, 130, 150)이 배치된 경우를 예로 들어 설명하였으나, 이에 한정하는 것은 아니며, 실시예에 따라서는 4개 이상의 전극이 배치될 수도 있다.
기판(10)은 반도체 기판(11) 상에 배선 영역(12), 제1 절연층(13) 및 제2 절연층(14)이 배치될 수 있다.
반도체 기판(11)은 예를 들어, 실리콘이나 저마늄(Ge)과 같은 반도체 원소를 포함하거나, 실리콘카바이드(SiC), 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 또는 인듐포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(11)은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 반도체 기판(11) 상에는 배선을 형성하기 위한 배선 영역(12)이 배치될 수 있다. 배선 영역(12)에는 전도층(16) 및 장벽층(15)으로 이루어진 배선이 배치될 있다. 전도층(16)은 Ti/TiN/Al-Cu/Ti/TiN과 같은 복합물로 이루어질 수 있다.
반도체 기판(11) 상에는 제1 절연층(13) 및 제2 절연층(14)이 배치될 수 있다. 제1 절연층(13)과 제2 절연층(14)은 서로 다른 절연물질로 이루어질 수 있다. 제1 절연층(13)은 실리콘 질화물(SiN) 및 실리콘 산화질화물(SiON)을 포함할 수 있다. 제2 절연층(14)은 산화 실리콘(SiO2)으로 이루어질 수 있다.
금속-절연체-금속 커패시터(100)는 기판(10) 상에 배치될 수 있으며, 제1 내지 제3 전극(110, 130, 150) 및 제1 및 제2 유전체층(120, 140)을 포함할 수 있다.
제1 내지 제3 전극(110, 130, 150)은 기판(10) 상에 순차적으로 적층될 수 있다. 제1 내지 제3 전극(110, 130, 150)은 서로 동일한 도전성 물질로 이루어질 수 있으나, 실시예에 따라서는, 서로 상이한 도전성 물질로 이루어질 수도 있다. 도전성 물질로는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au)과 같은 금속, 금속 실리사이드, 금속 질화물, 금속 산화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다.
도 2를 참조하면, 제1 전극(110)은 기판(10)의 상면(10U) 중 제1 영역(A1)에 배치될 수 있다. 제1 전극(110)은 측면(110S)과 상면(110U)이 약 90°~ 약 135°의 내각(이하, '제1 내각(θ1)'으로 정의함)을 가지도록 형성될 수 있다.
제2 전극(130)은 제1 영역(A1)에서 제1 전극(110)과 중첩되도록 배치되며, 제1 영역(A1)의 둘레에 배치된 제2 영역(A2)으로 연장되어 기판(10)의 상면(10U)과 접하도록 배치될 수 있다. 따라서, 제2 전극(130)은 제1 전극(110)의 상면(110U)과 측면(110S)을 전체적으로 덮도록 배치될 수 있다. 제2 전극(130)은 제1 영역(A1)에 적어도 하나의 제1 홈부(131)가 형성되고, 제1 비아 전극(21)은 제1 홈부(131)의 내측벽과 이격된 상태로 제1 홈부(131)를 관통하여 제1 및 제3 전극(110, 130)과 접할 수 있다. 따라서, 제1 비아 전극(21)은 제2 전극(130)과 절연되고 제1 및 제3 전극(110, 130)과 접속될 수 있다. 제2 전극(130)은 제1 전극(110) 상에 적층되어, 제1 전극(110)의 측면(110S)과 접하는 영역에서 계단 형상으로 절곡된 영역을 가질 수 있다. 절곡된 영역의 내각(이하, '제2 내각(θ2)'으로 정의함)은 제1 내각(θ1)과 같거나, 약 10°이하의 각도가 더 클 수 있다. 즉, 제2 내각(θ2)과 제1 내각(θ1)의 차(θ2-θ1)는 약 0°~ 약 10°의 범위를 가질 수 있다.
제3 전극(150)은 제1 영역(A1)과 제2 영역(A2)에서 제2 전극(130)과 중첩되도록 배치되며, 제2 영역(A2)의 둘레에 배치된 제3 영역(A3)으로 연장되어 기판(10)과 중첩되도록 배치될 수 있다. 따라서, 제2 전극(130)은 제1 전극(110)을 전체적으로 덮으며, 제3 전극(150)은 제2 전극(130)을 전체적으로 덮도록 배치될 수 있다. 제3 전극(150)은 제2 영역(A2)에 적어도 하나의 제2 홈부(151)가 형성되고, 제2 비아 전극(22)은 제2 홈부(151)의 내측벽과 이격된 상태로 제2 홈부(151)를 관통하여 제2 전극(130)과 접할 수 있다. 제3 전극(150)은 제2 전극(130) 상에 적층되어, 제2 전극(130)의 측면(130S)과 접하는 영역에서 계단 형상으로 절곡된 영역을 가질 수 있다. 절곡된 영역의 내각(이하, '제3 내각(θ3)'으로 정의함)은 제2 내각(θ2)과 같거나, 약 10°이하의 각도가 더 클 수 있다. 즉, 제3 내각(θ3)과 제2 내각(θ2)의 차(θ3-θ2)는 약 0°~ 약 10°의 범위를 가질 수 있다.
제1 및 제2 유전체층(120, 140)은 제1 내지 제3 전극(110, 130, 150)의 사이에 개재될 수 있다. 제1 및 제2 유전체층(120, 140)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합을 포함하는 유전체 물질로 이루어질 수 있다.
제1 유전체층(120)은 제1 및 제2 전극(110, 130)의 사이에 개재될 수 있다. 제1 유전체층(120)은 제1 영역(A1)에서 제1 전극(110)의 상면(110U) 및 측면(110S)을 직접 덮으며, 제2 영역(A2)으로 연장되어 기판(10)의 상면(10U)과 직접 접촉할 수 있다. 제1 유전체층(120)은 제1 전극(110)의 상면(110U) 및 측면(110S)을 균일한 두께로 덮을 수 있다. 따라서, 제1 유전체층(120)은 제1 전극(110)과 제2 전극(130)의 사이를 일정한 간격으로 이격되도록 하므로, 제1 전극(110)의 표면 형상이 제1 전극(110) 상에 적층된 제2 전극(130)에 전사되어, 제1 전극(110)의 측면(110S)과 접하는 영역에서 계단 형상으로 절곡된 영역을 가질 수 있다.
제2 유전체층(140)은 제2 및 제3 전극(130, 150)의 사이에 개재될 수 있다. 제2 유전체층(140)은 제1 영역(A1)과 제2 영역(A2)에서 제2 전극(130)의 상면(130U) 및 측면(130S)을 직접 덮으며, 제3 영역(A3)으로 연장되어, 제1 유전체층(120)과 직접 접촉할 수 있다. 제2 유전체층(140)은 제2 전극(130)의 상면(130U) 및 측면(130S)을 균일한 두께로 직접 덮도록 배치될 수 있다. 따라서, 제2 유전체층(140)은 제2 전극(130)과 제3 전극(150)의 사이를 일정한 간격으로 이격되도록 하므로, 제2 전극(130)의 표면 형상이 제2 전극(130) 상에 적층된 제3 전극(150)에 전사되어, 제2 전극(130)의 측면(130S)과 접하는 영역에서 계단 형상으로 절곡된 영역을 가질 수 있다.
일 실시예에 의한 금속-절연체-금속 커패시터(100)는, 기판(10) 상에 순차적으로 적층된 제1 내지 제3 전극(110, 130, 150)이, 상부 전극이 하부 전극을 덮는 구조로 배치되므로, 상부 전극을 식각하여 패터닝하는 과정에서, 전극 패턴의 오정렬(misalign)로 하부 전극 및/또는 하부 유전체층이 손상되는 것이 방지될 수 있다. 또한, 상부 전극과 하부 전극 사이에 개재된 유전체층이 하부 전극의 측면을 덮으므로, 하부 전극의 측면에 스페이서(spacer)를 배치하고 유전체층이 스페이서의 표면을 덮도록 구성하는 경우에 비해, 공정이 단축되는 효과가 있다.
도 3을 참조하여, 일 실시예에 의한 금속-절연체-금속 커패시터(200)에 대해 설명한다. 도 3은 본 발명의 일 실시예에 따른 금속-절연체-금속 커패시터(200)의 단면도이며, 금속-절연체-금속 커패시터(200)가 반도체 소자(2)에 포함된 경우를 도시한 것이다. 반도체 소자(2)는 기판(10) 상에 금속-절연체-금속 커패시터(200)가 배치되고, 금속-절연체-금속 커패시터(200)를 덮는 커버층(260)이 배치되며, 금속-절연체-금속 커패시터(200)의 제1 내지 제3 전극(210, 230, 250)이 제1 및 제2 비아 전극(21, 22)에 의해 전기적으로 접속될 수 있다.
일 실시예의 금속-절연체-금속 커패시터(200)는 앞서 설명한 실시예의 금속-절연체-금속 커패시터(100)와 비교할 때, 제1 내지 제3 전극(210, 230, 250)의 각 측면(210S, 230S, 250S)이 경사면을 갖는 차이점이 있다. 이러한 점을 제외하고는, 도 1 및 도 2에 금속-절연체-금속 커패시터(100)와 동일하거나 유사한 특징을 가진 것으로 이해될 수 있다. 따라서, 도 1 및 도 2를 참조하여 설명한 내용과 중복되는 설명은 생략한다.
도 3은 일 실시예에 의한 금속-절연체-금속 커패시터(100)가 채용된 반도체 소자(1)를 도시한다.
일 실시예의 금속-절연체-금속 커패시터(200)는 제1 전극(210)의 측면(210S)과 상면(210U)이 만나는 제1 내각(θ1')이 90°를 초과하는 둔각으로 형성되어, 측면(210S)이 경사면을 갖도록 형성된 경우이다. 제1 전극(210)의 제1 내각(θ1')이 둔각으로 형성되므로, 제1 전극(210)의 상부에 적층된 제2 전극(230)의 제2 내각(θ2')도 제1 전극(210)의 제1 내각(θ1')에 대응하여, 둔각으로 형성될 수 있다. 또한, 제2 전극(230)의 제2 내각(θ2')이 둔각으로 형성되므로, 제2 전극(230)의 상부에 적층된 제3 전극(250)의 제3 내각(θ3')도 제2 전극(230)의 제2 내각(θ2')에 대응하여, 둔각으로 형성될 수 있다.
도 4를 참조하여, 일 실시예에 의한 금속-절연체-금속 커패시터(300)에 대해 설명한다. 도 4는 본 발명의 일 실시예에 따른 금속-절연체-금속 커패시터(300)의 단면도이며, 금속-절연체-금속 커패시터(300)가 반도체 소자(3)에 포함된 경우를 도시한 것이다. 반도체 소자(3)는 기판(10) 상에 금속-절연체-금속 커패시터(300)가 배치되고, 금속-절연체-금속 커패시터(300)를 덮는 커버층(360)이 배치되며, 금속-절연체-금속 커패시터(300)의 제1 내지 제3 전극(310, 330, 350)은 제1 및 제2 비아 전극(21, 22)에 의해 전기적으로 접속될 수 있다.
일 실시예의 금속-절연체-금속 커패시터(300)는 앞서 설명한 실시예와 비교할 때, 제1 내지 제3 전극(310, 330, 350) 상부에 제3 유전체층(370) 및 제4 전극(380)이 더 배치된 차이점이 있다. 이러한 점을 제외하고는, 도 1 및 도 2에 금속-절연체-금속 커패시터(100)와 동일하거나 유사한 특징을 가진 것으로 이해될 수 있다. 따라서, 도 1 및 도 2를 참조하여 설명한 내용과 중복되는 설명은 생략한다.
제4 전극(380)은 제3 전극(350)의 상면(350U)과 측면(350S)을 전체적으로 덮도록 배치될 수 있다. 제4 전극(380)은 제3 전극(350) 상에 적층되어, 제3 전극(350)의 측면(350S)과 접하는 영역에서 계단 형상으로 절곡된 영역을 가질 수 있다. 제4 전극(380)은 제1 내지 제3 전극(110, 130, 150)과 동일한 도전성 물질로 이루어질 수 있으나, 실시예에 따라서는, 서로 상이한 도전성 물질로 이루어질 수도 있다. 도전성 물질로는 구리(Cu) 및 텅스텐(W)과 같은 금속, 금속 실리사이드, 금속 질화물, 금속 산화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 제4 전극(380) 중 제2 비아 전극(22)이 관통되는 영역에는 제2 비아 전극(22) 보다 큰 폭의 제3 홈부(381)가 형성되어, 제2 비아 전극(22)과 제4 전극(380)이 서로 접속되지 않도록 할 수 있다. 따라서, 제1 비아 전극(21)은 제1 전극(310) 및 제3 전극(350)과 전기적으로 접속되며, 제2 비아 전극(22)은 제2 전극(320) 및 제4 전극(380)과 전기적으로 접속될 수 있다.
제3 유전체층(370)은 제1 및 제2 유전체층(320, 340)과 유사하게, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 제3 유전체층(370)은 제3 및 제4 전극(350, 380)의 사이에 개재될 수 있다.
도 5 내지 도 12를 참조하여, 도 8에 도시된 패키지 기판의 제조방법에 대해 설명한다. 도 5 내지 도 12는 도 1에 도시된 금속-절연체-금속 커패시터의 제조방법을 설명하기 위한 개략적인 단면도들이다.
도 5를 참조하면, 기판(10)의 상면(10U)에 제1 전극(110)을 형성할 수 있다. 제1 전극(110)은 기판(10)의 상면(10U)에 도전성 물질을 증착하여 형성할 수 있다. 도전성 물질로는 알루미늄(Al), 구리(Cu), 니켈(Ni), 텅스텐(W), 백금(Pt) 및 금(Au)과 같은 금속, 금속 실리사이드, 금속 질화물, 금속 산화물, 폴리실리콘, 도전성 카본, 또는 이들의 조합을 포함할 수 있다. 제1 전극(110)의 측면(110S)은 상면(110U)과 약 90°~ 약 135°의 제1 내각(θ1)을 갖도록 형성될 수 있다.
도 6을 참조하면, 제1 전극(110)을 덮도록 제1 유전체층(120)을 형성할 수 있다. 제1 유전체층(120)은 제1 전극(110)의 상면(110U) 및 측면(110S)을 덮도록 형성할 수 있다. 제1 유전체층(120)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 제1 유전체층(120)은 제1 전극(110) 상에 일정한 두께로 컨포멀(confomal)하게 형성할 수 있다. 따라서, 제2 전극(130)을 형성하는 후속 공정에서 제1 전극(110)의 외형이 제2 전극(130)에 전사될 수 있다.
도 7을 참조하면, 제1 유전체층(120)의 표면에 제2 전극(130)을 형성할 수 있다. 제2 전극(130)은 제1 전극(110) 보다 큰 크기로 형성하여, 제1 전극(110)을 전체적으로 덮도록 형성될 수 있다. 제2 전극(130) 중 제1 전극(110)과 중첩하는 영역을 식각하여, 저면에 제1 유전체층(120)이 노출되는 적어도 하나의 제1 홈부(131)를 형성할 수 있다. 제2 전극(130)은 제1 전극(110)과 동일한 도전성 물질을 증착하여 형성할 수 있으나, 실시예에 따라서, 제1 전극(110)과 상이한 도전성 물질을 증착하여 형성할 수도 있다.
도 8을 참조하면, 제2 전극(130)을 덮도록 제2 유전체층(140)을 형성할 수 있다. 제1 유전체층(120)은 제1 전극(110)의 상면 및 측면을 덮도록 형성할 수 있다. 따라서, 제1 홈부(131)의 측면 및 저면에도 제2 유전체층(140)이 형성될 수 있다. 제2 유전체층(140)은 제1 유전체층(120)과 동일하게, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 제2 유전체층(140)은 제2 전극(130) 상에 일정한 두께로 컨포멀(confomal)하게 형성할 수 있다. 따라서, 제3 전극(150)을 형성하는 후속 공정에서 제2 전극(130)의 외형이 제3 전극(150)에 전사될 수 있다.
도 9를 참조하면, 제2 유전체층(140)의 표면을 덮도록 제3 전극(150)을 형성할 수 있다. 제3 전극(150)은 제2 전극(130) 보다 큰 크기로 형성하여, 제2 전극(130)을 전체적으로 덮도록 할 수 있다.
제3 전극(150) 중 제2 전극(130)과 중첩하는 영역을 식각하여, 저면에 제2 유전체층(140)이 노출되는 적어도 하나의 제2 홈부(151)를 형성할 수 있다. 제3 전극(150)은 제1 및 제2 전극(110, 130)과 동일한 도전성 물질을 증착하여 형성할 수 있으나, 실시예에 따라서, 제1 및 제2 전극(110, 130)과 상이한 도전성 물질을 증착하여 형성할 수도 있다.
도 10을 참조하면, 제3 전극(150)을 전체적으로 덮도록 커버층(160)을 형성할 수 있다. 커버층(160)은 제1 및 제2 유전체층(120, 140)과 유사하게 유전체 물질을 증착하여 형성될 수 있다. 유전체 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 커버층(160)은 제3 전극(150)을 덮도록 유전체 물질을 도포한 후, 표면에 CMP(Chemical Mechanical Polishing) 공정을 수행하여 평탄화될 수 있다.
도 11을 참조하면, 내부로 연장된 비아 홀(V)을 형성할 수 있다. 비아 홀(V)은 커버층(160)의 표면에서 기판(10)의 내부를 향해서 연장되도록 형성할 수 있다.
도 12를 참조하면, 비아 홀(V)을 채워 제1 및 제2 비아 전극(21, 22)을 형성할 수 있다. 제1 및 제2 비아 전극(21, 22)은 비아 홀(V)을 채우는 기둥 형상으로 형성될 수 있다. 제1 비아 전극(21)을 통해 제1 및 제3 전극(150)이 전기적으로 접속되고, 제2 비아 전극(22)을 통해 제2 전극(130)과 전기적으로 접속될 수 있다. 다음으로, 제1 및 제2 비아 전극(21, 22) 및 커버층(160)을 덮도록 패시베이션층(30) 및 보호층(40)을 형성하고, 패시베이션층(30) 및 보호층(40)을 관통하는 홀(50)이 형성될 수 있다(도 1 참조).
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1: 반도체 소자 10: 기판
11: 반도체 기판 12: 배선 영역
15: 장벽층 16: 전도층
30: 패시베이션층 40: 보호층
50: 홀 100: 금속-절연체-금속 커패시터
110: 제1 전극 120: 제1 유전체층
130: 제2 전극 140: 제2 유전체층
150: 제3 전극 160: 커버층

Claims (10)

  1. 기판의 상면에 접하며 상기 상면의 제1 영역에 배치된 제1 전극;
    상기 제1 전극을 덮으며 상기 제1 영역의 외곽을 둘러싸는 제2 영역으로 연장된 제2 전극;
    상기 제2 전극을 덮으며 상기 제2 영역의 외곽을 둘러싸는 제3 영역으로 연장된 제3 전극;
    상기 제1 전극과 상기 제2 전극 사이에 상기 제1 전극의 상면 및 측면을 덮도록 배치되며 상기 기판의 상기 상면의 상기 제2 영역으로 연장된 제1 유전체층; 및
    상기 제2 전극과 상기 제3 전극 사이에 상기 제2 전극의 상면과 측면을 덮도록 배치되며 상기 기판의 상기 상면의 상기 제3 영역으로 연장되어 상기 제1 유전체층과 접하는 제2 유전체층을 포함하는 금속-절연체-금속 커패시터.
  2. 제1항에 있어서,
    상기 제1 유전체층은 상기 제1 전극의 상기 상면과 상기 측면을 균일한 두께로 덮으며,
    상기 제2 유전체층은 상기 제2 전극의 상기 상면과 상기 측면을 균일한 두께로 덮는 금속-절연체-금속 커패시터.
  3. 제1항에 있어서,
    상기 제2 전극은 상기 제1 영역에 상기 제2 전극을 관통하는 적어도 하나의 제1 홈부가 배치된 금속-절연체-금속 커패시터.
  4. 제3항에 있어서,
    상기 제3 전극은 상기 제2 영역에 상기 제3 전극을 관통하는 적어도 하나의 제2 홈부가 배치된 금속-절연체-금속 커패시터.
  5. 제4항에 있어서,
    상기 제1 홈부의 내측벽과 이격되어 상기 제1 홈부를 관통하며 상기 제1 및 제3 전극과 접하는 제1 비아 전극; 및
    상기 제2 홈부의 내측벽과 이격되어 상기 제2 홈부를 관통하며 상기 제2 전극과 접하는 제2 비아 전극을 더 포함하는 금속-절연체-금속 커패시터.
  6. 제1항에 있어서,
    상기 제1 전극의 상기 상면과 상기 측면 사이의 내각은,
    90° 내지 135°의 범위를 갖는 금속-절연체-금속 커패시터.
  7. 제6항에 있어서,
    상기 제2 전극의 상기 상면과 상기 측면 사이의 내각과,
    상기 제1 전극의 상기 상면과 상기 측면 사이의 내각은,
    0° 내지 10°의 각도차를 갖는 금속-절연체-금속 커패시터.
  8. 기판 상에 적층된 제1 내지 제n 전극 - 상기 제n 전극은 하부에 적층된 n-1 전극의 상면 및 측면을 덮음-; 및
    상기 제1 내지 제n 전극의 사이에 각각 개재되며, 각각 상기 제1 내지 제n-1 전극의 상면 및 측면을 덮는 제1 내지 제n-1 유전체층을 포함하며,
    상기 제1 유전체층은 상기 기판과 접하며,
    상기 제2 내지 제n-1 유전체층은 각각 하부에 적층된 제1 내지 제n-2 유전체층과 접하는 영역을 가지며,
    상기 제n 전극은 가장자리 영역에 계단 형상의 제1 내지 제n-1 절곡부를 갖는 금속-절연체-금속 커패시터.
  9. 제8항에 있어서,
    상기 제n 전극의 상기 상면과 상기 측면 사이의 내각은 90° 내지 135°의 범위를 갖는 금속-절연체-금속 커패시터.
  10. 제9항에 있어서,
    상기 제n 전극의 상기 상면과 상기 측면 사이의 내각과,
    상기 제n-1 전극의 상기 상면과 상기 측면 사이의 내각은,
    0° 내지 10°의 각도차를 갖는 금속-절연체-금속 커패시터.
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