CN110660794B - 半导体装置 - Google Patents

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Abstract

本发明提供一种在对电极焊盘施加了冲击时,能够抑制焊盘的正下方的电路元件因冲击而受到损伤的半导体装置。在基板上配置有被保护元件以及突出部。配置在基板上的绝缘膜覆盖突出部的至少侧面以及被保护元件。在绝缘膜上配置有外部连接用的电极焊盘。电极焊盘在俯视时与被保护元件以及突出部至少部分地重叠。从突出部的上表面到电极焊盘的高度方向的最大的间隔比从被保护元件的上表面到电极焊盘的高度方向的最大的间隔窄。

Description

半导体装置
技术领域
本发明涉及半导体装置。
背景技术
公知有一种为了实现半导体晶片的小型化,在晶体管等的元件的正上方配置有焊盘的焊盘在元件上(POE)的构造的半导体装置(例如,专利文献1)。在专利文献1所公开的半导体装置中,在焊盘的下部形成有具有条形状的布线,其结果是焊盘的表面呈现凹凸。在焊盘的表面设置凹凸是为了在粘合时等扩大外部应力的作用面积,从而缓和外部应力。
专利文献1:日本特开2004-311787号公报
即便在焊盘的表面设置凹凸而扩大外部应力的作用面积,若向配置于焊盘的正下方的电路元件传递应力,则也存在给电路元件带来损伤的情况。
发明内容
本发明的目的在于提供一种在对电极焊盘施加了冲击时,能够抑制焊盘的正下方的电路元件因冲击而受到损伤的半导体装置。
基于本发明的一个观点,提供一种半导体装置,具有:
基板;
被保护元件,配置在上述基板上;
突出部,配置在上述基板上;
绝缘膜,配置在上述基板上,覆盖上述突出部的至少侧面以及上述被保护元件;以及
外部连接用的电极焊盘,配置在上述绝缘膜上,在俯视时与上述被保护元件以及上述突出部至少部分地重叠,
对于从上述突出部的上表面到上述电极焊盘的高度方向的最大的间隔而言,其与从上述被保护元件的上表面到上述电极焊盘的高度方向的最大的间隔相等、或者比它窄。
若对电极焊盘施加冲击载荷,则该冲击载荷经由绝缘膜向下方的被保护元件以及突出部传递。由于冲击载荷分散至被保护元件与突出部,因此能够抑制被保护元件受到损伤。
附图说明
图1A是第1实施例所涉及的半导体装置的俯视图,图1B是沿着图1A的点划线1B-1B切开的剖视图。
图2A以及图2B是第1实施例的变形例所涉及的半导体装置的剖视图。
图3A是第2实施例所涉及的半导体装置的剖视图,图3B是设置于基板的电子电路的一部分的等效电路图,图3C是第2实施例的变形例所涉及的半导体装置的剖视图。
图4A以及图4B是第2实施例的另一变形例所涉及的半导体装置的剖视图。
图5是第2实施例的又一变形例所涉及的半导体装置的剖视图。
图6是第3实施例所涉及的半导体装置的剖视图。
图7A是第4实施例所涉及的半导体装置的剖视图,图7B是第4实施例的变形例所涉及的半导体装置的剖视图。
图8A是第5实施例所涉及的半导体装置的剖视图,图8B以及图8C是第5实施例的变形例所涉及的半导体装置的剖视图。
图9A是第6实施例所涉及的半导体装置的剖视图,图9B以及图9C是第6实施例的变形例所涉及的半导体装置的剖视图。
图10A是第7实施例所涉及的半导体装置的俯视图,图10B是沿着图10A的点划线10B-10B切开的剖视图。
图11A、图11B以及图11C是第7实施例的变形例所涉及的半导体装置的俯视图。
图12A以及图12B是第7实施例的变形例所涉及的半导体装置的俯视图。
图13A是第8实施例所涉及的半导体装置的剖视图,图13B是第8实施例的变形例所涉及的半导体装置的剖视图。
附图标记的说明
20...被保护元件20;21...突出部;22...电极焊盘;30...基板;31...绝缘膜;31A...下层绝缘膜;31B...上层绝缘膜;40...电容器;41...下部电极;42...电容器介电膜;42A...包覆介电膜;43...上部电极;45...下部绝缘膜;46...上部绝缘膜;48...镇流电阻器;50...异质结双极晶体管(HBT);51...集电极层;52...基极层;53...发射极层;54...集电极;55...基极电极;56...发射极电极;58...发射极布线;59...第2层的发射极布线;60...二极管;61...n型的半导体层;62...p型的半导体层;63...阴极电极;64...阳极电极;65...阳极布线;71、72、73...半导体层;76、78...金属层;80...布线;81...薄膜电阻元件;82...半导体电阻元件。
具体实施方式
[第1实施例]
参照图1A以及图1B对第1实施例所涉及的半导体装置进行说明。
图1A是第1实施例所涉及的半导体装置的俯视图。在由半导体构成的基板上设置有被保护元件20以及突出部21。覆盖被保护元件20以及突出部21的绝缘膜配置在基板上,在该绝缘膜之上配置有外部连接用的电极焊盘22。电极焊盘22在俯视时与被保护元件20以及突出部21重叠。在图1A中,示出了被保护元件20以及突出部21的整个区域与电极焊盘22重叠的例子,但也可以是被保护元件20以及突出部21的一部分扩至电极焊盘22的外侧。
图1B是沿着图1A的点划线1B-1B切开的剖视图。在由半导体构成的基板30上,设置有被保护元件20以及突出部21。在基板30之上配置有绝缘膜31,绝缘膜31覆盖被保护元件20以及突出部21。在绝缘膜31的上表面,产生有反映了被保护元件20以及突出部21的形状的起伏。在绝缘膜31之上配置有电极焊盘22。在电极焊盘22的正下方,经由绝缘膜31而配置有被保护元件20以及突出部21。这样,使被保护元件20等电路元件与电极焊盘22重叠配置的构造被称为POE构造。
突出部21从基板30的上表面向上方突出。突出部21包括从基板30的上表面立起的侧面和在侧面的上端与侧面连续的上表面。也存在基板30与突出部21由相同的半导体材料形成从而两者的边界不明确的情况。
由G1表示从被保护元件20的上表面到电极焊盘22的高度方向的最大的间隔,由G2表示从突出部21的上表面到电极焊盘22的高度方向的最大的间隔。间隔G2比间隔G1窄。
接下来,对第1实施例的优良的效果进行说明。
若在探测、引线接合时对电极焊盘22施加冲击载荷,则冲击载荷经由绝缘膜31向被保护元件20以及突出部21传递。施加于电极焊盘22的冲击载荷向被保护元件20与突出部21分散,因此减轻施加于被保护元件20的冲击载荷,其结果是减少产生于被保护元件20的应力。通过应力减少,能够抑制被保护元件20的损坏,能够实现半导体装置的成品率提高以及可靠性的提高。
通过使间隔G2在间隔G1以下,从而施加于电极焊盘22的冲击载荷相对容易地向突出部21传递,反过来相对难以向被保护元件20传递。其结果是,提高对被保护元件20进行保护的效果。
为了提高对被保护元件20进行保护的效果,优选使突出部21靠近被保护元件20。例如,优选在突出部21与被保护元件20之间,形成为不配置电子电路的有源元件、无源元件的布局。
为了得到突出部21承接冲击载荷的充分的效果,优选使间隔G1与间隔G2之差变大。并且,优选使突出部21由杨氏模量高的材料构成。若使突出部21由杨氏模量高的材料构成,则受到冲击载荷时的突出部21的变形量变小,因此承接冲击载荷的效果增大。例如,优选使构成突出部21的材料的杨氏模量比构成绝缘膜31的材料的杨氏模量高。在突出部21为由多个材料构成的复合部件的情况下,优选成为突出部21的以体积比进行了加权的杨氏模量的平均值比构成绝缘膜31的材料的杨氏模量高的构造。在绝缘膜31具有将由不同材料构成的多个膜层叠而成的多层构造的情况下,只要将在俯视时与电极焊盘22重叠的区域内以体积比进行了加权的杨氏模量的平均值定义为绝缘膜31的杨氏模量即可。
作为一个例子,被保护元件20以及突出部21包括金属材料、无机电介质材料、半导体材料等。对于绝缘膜31,可以使用苯并环丁烯(BCB)、聚酰亚胺等有机绝缘材料。
接下来,参照图2A以及图2B对第1实施例的变形例所涉及的半导体装置进行说明。
图2A是第1实施例的变形例所涉及的半导体装置的剖视图。在第1实施例中,在绝缘膜31(图1B)的上表面产生有反映了基底的凹凸的起伏。在图2A所示的变形例中,绝缘膜31的上表面大致平坦。例如,以旋涂的方式涂覆BCB树脂,从而能够形成具有大致平坦的上表面的绝缘膜31。另外,也可以在形成绝缘膜31后进行平坦处理。这里,“平坦”并不意味着在几何学上完全是平面,例如也包含如上所述以旋涂的方式涂覆树脂时形成的树脂膜的表面那样被认为是实质平坦的状态。
若使绝缘膜31的上表面以相对于基板30平行的方式平坦化,则与绝缘膜31的上表面具有起伏的情况相比,间隔G2与间隔G1之差变大。其结果是,能够提高对被保护元件20进行保护的功能。
图2B是第1实施例的另一变形例所涉及的半导体装置的剖视图。在第1实施例中,在突出部21与电极焊盘22之间配置有绝缘膜31。在图2B所示的变形例中,突出部21与电极焊盘22不经由绝缘膜31而直接接触。该构造相当于间隔G2(图1B、图2A)为0的情况。
通过形成为突出部21与电极焊盘22直接接触的构造,能够进一步提高对被保护元件20进行保护的功能。
在第1实施例中,使最大的间隔G2(图1B)比最大的间隔G1(图1B)窄。也可以使从突出部21的上表面到电极焊盘22的高度方向的间隔的平均值比从被保护元件20的上表面到电极焊盘22的高度方向的间隔的平均值小。在这种情况下,突出部21也具有对被保护元件20进行保护的功能。
[第2实施例]
接下来,参照图3A以及图3B对第2实施例所涉及的半导体装置进行说明。以下,对于与图1A~图2B的附图所示的第1实施例及其变形例所涉及的半导体装置共用的结构,省略说明。
图3A是第2实施例所涉及的半导体装置的剖视图。在第2实施例中,被保护元件20为电容器40,异质结双极晶体管(HBT)50作为突出部21的一部分而被利用。
电容器40包括从下(从基板30侧)依次层叠的下部电极41、电容器介电膜42、以及上部电极43。HBT50包括从下依次层叠的集电极层51、基极层52、以及发射极层53。集电极层51、基极层52、以及发射极层53由从基板30进行了外延生长的半导体构成。配置于基板30的上表面的集电极54经由基板30的表层部的导电性的区域(省略图示)与集电极层51连接。基板30的表层部的导电性的区域由外延生长膜形成,该外延生长膜例如由与基板30的内深部相同的半导体材料且为与集电极层51相同的导电型的半导体材料构成。在基极层52上配置有基极电极55,在发射极层53上配置有发射极电极56。
通过与电容器介电膜42相同的工序成膜的介电膜(以下,称为包覆介电膜42A)以扩展至突出部21的方式配置,并覆盖突出部21的侧面。例如,包覆介电膜42A覆盖集电极层51、基极层52、以及发射极层53的侧面。在发射极电极56上配置有发射极布线58。发射极布线58经由设置于包覆介电膜42A的开口内与发射极电极56连接。
集电极层51、基极层52、发射极层53、发射极电极56、发射极布线58、以及包覆介电膜42A被用作突出部21。由半导体构成的集电极层51、基极层52以及发射极层53、由金属构成的发射极电极56及发射极布线58、由无机绝缘材料构成的包覆介电膜42A具有比由有机绝缘材料构成的绝缘膜31高的杨氏模量。
下部电极41例如通过与集电极54的形成相同的工序形成。在该情况下,下部电极41使用与集电极54相同的材料,两者的厚度几乎相等。此外,也可以通过与基极电极55或者发射极电极56的形成相同的工序形成下部电极41。上部电极43例如通过与发射极布线58的形成相同的工序形成。在该情况下,上部电极43使用与发射极布线58相同的材料,两者的厚度几乎相等。
图3B是设置于基板30的电子电路的一部分的等效电路图。在HBT50的基极连接有作为直流截止滤波器的电容器40。经由电容器40向HBT50的基极输入高频输入信号。并且,在HBT50的基极连接有镇流电阻器48。经由镇流电阻器48向HBT50供给基极偏压。镇流电阻器48也设置在基板30上。
接下来,对第2实施例的优良的效果进行说明。在第2实施例中,也与第1实施例相同地,能够抑制由施加于电极焊盘22的冲击载荷引起的被保护元件20的损坏。并且,在第2实施例中,突出部21包含构成电子电路的一部分的电路元件、即HBT50。将HBT50作为突出部21的一部分加以利用,因此无需确保用于配置突出部21的专用的区域。因此,能够实现半导体装置的小型化以及低成本化。
接下来,参照图3C对第2实施例的变形例所涉及的半导体装置进行说明。
图3C是本变形例所涉及的半导体装置的剖视图。在本变形例中,覆盖被保护元件20以及突出部21的绝缘膜31具有下层绝缘膜31A与上层绝缘膜31B的双层构造。下层绝缘膜31A由SiN等无机绝缘材料形成,上层绝缘膜31B由有机绝缘材料形成。
在本变形例中,由有机绝缘材料构成的上层绝缘膜31B具有比无机绝缘材料小的杨氏模量,缓和应力的功能较高。另一方面,由无机绝缘材料构成的下层绝缘膜31A具有比上层绝缘膜31B大的杨氏模量,但与膜厚对应地缓和冲击的功能较高。另外,无机绝缘材料与有机绝缘材料相比不容易使水分通过,因此通过配置由无机绝缘材料构成的下层绝缘膜31A,得到改善电容器等的耐湿性的效果。
也可以使绝缘膜31形成为3层以上的多层构造。例如,也可以使上层绝缘膜31B由通过相互不同的有机绝缘材料构成的多个有机绝缘膜构成。并且,也可以向多个有机绝缘膜之间插入由无机绝缘材料构成的无机绝缘膜。
接下来,参照图4A对第2实施例的另一变形例所涉及的半导体装置进行说明。
图4A是第2实施例的变形例所涉及的半导体装置的剖视图。电容器40的结构与第2实施例所涉及的半导体装置的电容器40(图3A)的结构相同。
在本变形例中,将二极管60作为突出部21的一部分加以利用。二极管60包含从下依次层叠的n型的半导体层61以及p型的半导体层62。设置于基板30的上表面的阴极电极63经由基板30的导电性的表层部与n型的半导体层61连接。在p型的半导体层62上配置有阳极电极64。在阳极电极64上配置有阳极布线65。
在基板30设置有HBT50(图3A)的情况下,n型的半导体层61以及p型的半导体层62分别通过与图3A的集电极层51以及基极层52相同的工序形成。并且,阴极电极63、阳极电极64、以及阳极布线65分别通过与图3A的集电极54、基极电极55、以及发射极布线58的形成相同的工序形成。
在图4A所示的变形例中,包含二极管60的突出部21具有保护被保护元件20免受冲击载荷的影响的功能。
接下来,参照图4B对第2实施例的又一变形例所涉及的半导体装置进行说明。
图4B是本变形例所涉及的半导体装置的剖视图。在第2实施例(图3A)以及其变形例(图4A)中,将晶体管、二极管等电路元件作为突出部21的一部分加以利用。在本变形例中,突出部21不与设置于基板30的电子电路电连接。
突出部21具有半导体层71、72、73、金属层76、包覆介电膜42A、以及金属层78依次层叠而成的层叠构造。半导体层71、72、73分别通过与集电极层51、基极层52、发射极层53(图3A)的形成相同的工序形成。金属层76、78分别通过与发射极电极56以及发射极布线58(图3A)的形成相同的工序形成。
在本变形例中,突出部21的平面形状、配置、尺寸不受到基于电子电路的电路元件所要求的性能的制约。因此,能够使突出部21的平面形状、配置、尺寸最佳化,以实现保护被保护元件20的目的。
接下来,参照图5对第2实施例的又一变形例所涉及的半导体装置进行说明。
图5是本变形例所涉及的半导体装置的剖视图。在本变形例中,突出部21包含第2实施例所涉及的HBT50(图3A)以及发射极布线58,并且还包含发射极布线58上的第2层的发射极布线59。第2层的发射极布线59与电极焊盘22直接接触。绝缘膜31覆盖突出部21的侧面。
在作为被保护元件20的电容器40的下部电极41之下,配置有下部绝缘膜45。下部绝缘膜45扩展至配置有HBT50的部位,并配置在发射极电极56与发射极布线58之间。发射极布线58经由设置于下部绝缘膜45的开口内而与发射极电极56连接。电容器40的下部电极41以及上部电极43分别通过与发射极布线58以及第2层的发射极布线59的形成相同的工序形成。因此,通过与电容器介电膜42相同的工序成膜的包覆介电膜42A在突出部21中配置在第1层的发射极布线58与第2层的发射极布线59之间。第2层的发射极布线59经由设置于包覆介电膜42A的开口内而与第1层的发射极布线58连接。
在本变形例中,与图2B所示的第1实施例的变形例相同,突出部21与电极焊盘22直接接触。因此,能够提高保护被保护元件20的效果。
[第3实施例]
接下来,参照图6对第3实施例所涉及的半导体装置进行说明。以下,对于与第1实施例以及第2实施例所涉及的半导体装置共用的结构,省略说明。
图6是第3实施例所涉及的半导体装置的剖视图。第3实施例所涉及的半导体装置包括二极管60以及HBT50。二极管60的结构与第2实施例的变形例所涉及的半导体装置的二极管60(图4A)的结构相同。HBT50的结构与第2实施例所涉及的半导体装置的HBT50(图3A)的结构相同。
二极管60及其上的阳极布线65相当于被保护元件20。HBT50及其上的发射极布线58作为突出部21被加以利用。若对二极管60和HBT50进行比较,则在二极管60未配置有与HBT50的发射极层53对应的半导体层。因此,二极管60比HBT50低。阳极布线65与发射极布线58通过相同的工序形成,因此两者的厚度相等。因此,从突出部21的上表面(发射极布线58的上表面)到电极焊盘22的最大的间隔G2比从被保护元件20的上表面(阳极布线65的上表面)到电极焊盘22的最大的间隔G1窄。其结果是,包含HBT50的突出部21具有对包含二极管60的被保护元件20进行保护的功能。
[第4实施例]
接下来,参照图7A对第4实施例所涉及的半导体装置进行说明。以下,对于与第1实施例~第3实施例的各实施例所涉及的半导体装置共用的结构,省略说明。
图7A是第4实施例所涉及的半导体装置的剖视图。在基板30上配置有布线80以及HBT50。HBT50的结构与第2实施例所涉及的半导体装置的HBT50(图3A)的结构相同。在布线80与基板30之间配置有下部绝缘膜45。下部绝缘膜45扩展至配置有HBT50的部位,并且配置在HBT50的发射极电极56与其上的发射极布线58之间。在下部绝缘膜45,设置有用于将发射极电极56与发射极布线58连接的开口。布线80例如通过与发射极布线58的形成相同的工序形成。
上部绝缘膜46覆盖布线80以及HBT50。下部绝缘膜45以及上部绝缘膜46使用SiN等无机绝缘材料。在上部绝缘膜46上配置有有机绝缘膜。该有机绝缘膜与上部绝缘膜46对应于第1实施例所涉及的半导体装置的绝缘膜31(图1B)。
布线80相当于被保护元件20。HBT50、覆盖它的下部绝缘膜45、以及其上的发射极布线58作为突出部21被加以利用。在图1A所示的第1实施例中,俯视时被保护元件20配置于电极焊盘22的内部,但布线80在俯视时延伸至电极焊盘22的外侧。在该情况下,将布线80中的俯视时与电极焊盘22重叠的部分视作被保护元件20即可。
接下来,对第4实施例的优良的效果进行说明。
在第4实施例中,将包含HBT50的突出部21配置于布线80的附近,从而能够保护布线80免受施加于电极焊盘22的冲击载荷的影响。
接下来,参照图7B对第4实施例的变形例所涉及的半导体装置进行说明。
图7B是本变形例所涉及的半导体装置的剖视图。在本变形例中,突出部21代替HBT50地包含二极管60。二极管60的结构与第2实施例的变形例所涉及的半导体装置的二极管60(图4A)的结构相同。配置于布线80下的下部绝缘膜45沿基板30的面内方向扩展,覆盖二极管60。在二极管60的阳极电极64与其上的阳极布线65之间配置有下部绝缘膜45。阳极布线65经由设置于下部绝缘膜45的开口而与阳极电极64连接。在本变形例中,二极管60、覆盖二极管60的下部绝缘膜45、以及阳极布线65作为突出部21被加以利用。
在图7B所示的变形例中,也与第4实施例的情况相同,能够对相当于被保护元件20的布线80进行保护以使其免受施加于电极焊盘22的冲击载荷的影响。
[第5实施例]
接下来,参照图8A~图8C的附图对第5实施例及其变形例所涉及的半导体装置进行说明。以下,对于与第4实施例所涉及的半导体装置(图7A)共用的结构,省略说明。
图8A是第5实施例所涉及的半导体装置的剖视图。在第5实施例所涉及的半导体装置中,第4实施例所涉及的半导体装置的布线80(图7A)被置换成薄膜电阻元件81。薄膜电阻元件81相当于被保护元件20。薄膜电阻元件81例如作为镇流电阻器48(图3B)来使用。HBT50、下部绝缘膜45、以及发射极布线58作为突出部21被加以利用。
图8B是第5实施例的变形例所涉及的半导体装置的剖视图。在本变形例中,代替第5实施例所涉及的半导体装置的HBT50(图8A)以及发射极布线58地,将二极管60以及阳极布线65作为突出部21加以利用。
图8C是第5实施例的另一变形例所涉及的半导体装置的剖视图。在本变形例中,代替第5实施例所涉及的半导体装置的HBT50(图8A)以及发射极布线58地,将布线80作为突出部21加以利用。
在第5实施例及其变形例中,能够利用突出部21对由薄膜电阻元件81构成的被保护元件20进行保护,以使其免受施加于电极焊盘22的冲击载荷的影响。
[第6实施例]
接下来,参照图9A~图9C的附图对第6实施例及其变形例所涉及的半导体装置进行说明。以下,对于与第4实施例所涉及的半导体装置(图7A)共用的结构,省略说明。
图9A是第6实施例所涉及的半导体装置的剖视图。在第6实施例所涉及的半导体装置中,第4实施例所涉及的半导体装置的布线80(图7A)被置换成半导体电阻元件82。半导体电阻元件82相当于被保护元件20。半导体电阻元件82直接配置在基板30上。配置在发射极电极56与发射极布线58之间的下部绝缘膜45扩展至配置有半导体电阻元件82的部位,覆盖半导体电阻元件82。HBT50、下部绝缘膜45、以及发射极布线58作为突出部21被加以利用。
图9B是第6实施例的变形例所涉及的半导体装置的剖视图。在本变形例中,代替第6实施例所涉及的半导体装置的HBT50(图9A)以及发射极布线58地,将二极管60以及阳极布线65作为突出部21加以利用。
图9C是第6实施例的另一变形例所涉及的半导体装置的剖视图。在本变形例中,代替第6实施例所涉及的半导体装置的HBT50(图9A)以及发射极布线58地,将布线80作为突出部21加以利用。
在第6实施例及其变形例中,利用突出部21对由半导体电阻元件82构成的被保护元件20进行保护,以使其免受施加于电极焊盘22的冲击载荷的影响。
[第7实施例]
接下来,参照图10A以及图10B对第7实施例所涉及的半导体装置进行说明。以下,对于与第1实施例~第6实施例的各实施例所涉及的半导体装置共用的结构,省略说明。
图10A是第7实施例所涉及的半导体装置的俯视图。在图1A所示的第1实施例中,在被保护元件20的旁边配置有一个突出部21。在第7实施例中,在被保护元件20的两侧分别配置有突出部21。换言之,2个突出部21以朝一个方向夹着被保护元件20的方式配置。2个突出部21、以及配置在其间的被保护元件20在俯视时配置于一个电极焊盘22的内部。
图10B是沿着图10A的点划线10B-10B切开的剖视图。在基板30上配置有被保护元件20,在其两侧分别配置有突出部21。由G2表示从一方的突出部21的上表面到电极焊盘22的最大的间隔,由G3表示从另一方的突出部21的上表面到电极焊盘22的最大的间隔。间隔G2以及间隔G3均比间隔G1窄。
一方的突出部21与另一方的突出部21可以具有相同的构造,也可以具有相互不同的构造。例如,可以是两方的突出部21均包含HBT50(图3A),也可以是一方的突出部21包含HBT50(图3A),另一方的突出部21包含二极管60(图4A)。
接下来,对第7实施例的优良的效果进行说明。
在第7实施例中,在被保护元件20的两侧分别配置有突出部21,因此与配置有一个突出部21的结构相比,能够提高保护被保护元件20免受施加于电极焊盘22的冲击载荷的影响的效果。
接下来,参照图11A~图12B的附图对第7实施例的变形例所涉及的半导体装置进行说明。
图11A~图12B的各附图是第7实施例的变形例所涉及的半导体装置的俯视图。在图11A~图12B的各附图中,对突出部21施加有阴影。
在图11A所示的变形例中,在俯视时被保护元件20从两个方向被突出部21包围成L字形。在图11B所示的变形例中,俯视时被保护元件20从三个方向被突出部21包围成U字形。在图11C所示的变形例中,俯视时突出部21连续地将被保护元件20的四周包围。
在图12A以及图12B所示的变形例中,多个突出部21相互隔着间隔地将被保护元件20包围。换言之,多个突出部21配置于被保护元件20的周围。例如,在图12A所示的变形例中,在以被保护元件20的位置为中心的正方形或者长方形的4个顶点的位置,分别配置有突出部21。例如,在图12B所示的变形例中,在以被保护元件20的位置为中心的菱形的4个顶点的位置分别配置有突出部21。
在图11A~图12B的附图所示的任一变形例中,与在被保护元件20的单侧设置一个突出部21的结构相比,均能够提高保护被保护元件20的效果。
从保护被保护元件20的观点出发,优选如图11C所示的变形例那样扩大突出部21的面积。此外,从与突出部21连接的布线的布局的观点出发,优选在使布线从被保护元件20延伸的方向上不配置突出部21。因此,从布线的布局的观点出发,与图11C所示的变形例相比,图11A以及图11B所示的变形例更加优选。
一般地,布线与相互正交的两个方向中的任一方向平行地布局。在图12A以及图12B中,在与横向以及纵向中的任一个平行地对布线进行布局的情况下,在图12B的变形例中,为了避开突出部21地对来自被保护元件20的布线进行布局,必须使布线弯折成曲柄状。在图12B的变形例中,能够从被保护元件20以直线状抽出布线。从布线的布局的观点出发,与图12B所示的变形例相比,图12A所示的变形例更加优选。
图10A、以及图11A~图12B的各附图所示的被保护元件20在俯视时配置于电极焊盘22的大致中央,但被保护元件20的位置并不限定于电极焊盘22的中央。即使被保护元件20配置于电极焊盘22的边缘的附近,只要突出部21配置于被保护元件20的附近,就能够与第7实施例及其变形例相同地得到保护被保护元件20的效果。另外,被保护元件20以及突出部21的一部分也可以扩展至电极焊盘22的外侧。
[第8实施例]
接下来,参照图13A对第8实施例所涉及的半导体装置进行说明。以下,对于与第1实施例所涉及的半导体装置(图1A、图1B)共用的结构,省略说明。
图13A是第8实施例所涉及的半导体装置的剖视图。在第8实施例中,在被保护元件20的两侧配置有突出部21。在图1B所示的第1实施例中,突出部21的侧面相对于基板30的上表面大致垂直。在第8实施例中,突出部21的侧面相对于基板30的上表面倾斜。例如,突出部21的纵剖面的形状为梯形。
图13B是第8实施例的变形例所涉及的半导体装置的剖视图。在本变形例中,突出部21的侧面形成为阶梯状。
如第8实施例那样,即便使突出部21的侧面倾斜、形成为阶梯状,也与第1实施例相同地得到保护被保护元件20的效果。例如,只要突出部21的上表面的面积相同,则在使侧面倾斜、形成为阶梯状的情况下,突出部21的体积变大。若使突出部21的体积增大,则提高耐冲击性,因此得到提高保护被保护元件20的效果。
上述的各实施例为例示,当然能够进行不同的实施例所示的结构的部分置换或者组合。对于由多个实施例的相同的结构产生的相同的作用效果,不在每个实施例中依次提及。并且,本发明并不限定于上述的实施例。例如,对本领域技术人员来说当然能够进行各种变更、改进、组合等。

Claims (10)

1.一种半导体装置,其中,具有:
基板;
被保护元件,配置在所述基板上;
突出部,配置在所述基板上;
绝缘膜,配置在所述基板上,覆盖所述突出部的至少侧面以及所述被保护元件;以及
外部连接用的电极焊盘,配置在所述绝缘膜上,在俯视时与所述被保护元件以及所述突出部的整个区域重叠,
从所述突出部的上表面到所述电极焊盘的高度方向的最大的间隔比从所述被保护元件的上表面到所述电极焊盘的高度方向的最大的间隔窄,
所述基板由半导体形成,所述突出部包括在所述基板上进行了外延生长的半导体层。
2.根据权利要求1所述的半导体装置,其中,
所述突出部不与设置于所述基板的电子电路电连接。
3.根据权利要求1所述的半导体装置,其中,
还具有配置在所述基板上且构成电子电路的一部分的电路元件,
所述突出部在内部包含所述电路元件。
4.根据权利要求1~3中任一项所述的半导体装置,其中,
所述绝缘膜的上表面是平坦的。
5.根据权利要求1~3中任一项所述的半导体装置,其中,
所述突出部与所述电极焊盘不经由所述绝缘膜而直接接触。
6.根据权利要求1~3中任一项所述的半导体装置,其中,
所述突出部在俯视时至少配置于所述被保护元件的两侧。
7.根据权利要求1~3中任一项所述的半导体装置,其中,
所述被保护元件是电容器、晶体管、或者二极管。
8.根据权利要求1~3中任一项所述的半导体装置,其中,
所述被保护元件是具有从下依次层叠有下部电极、电容器介电膜、以及上部电极的构造的电容器,
所述半导体装置还具有包覆介电膜,该包覆介电膜覆盖所述突出部的至少侧面,连续至所述电容器介电膜,由与所述电容器介电膜相同的材料形成。
9.根据权利要求1~3中任一项所述的半导体装置,其中,
所述突出部包括具有比所述绝缘膜的杨氏模量更高的杨氏模量的材料。
10.一种半导体装置,其中,具有:
基板;
配置在所述基板上的布线;
配置在所述基板上的突出部;
配置在所述基板上,覆盖所述突出部的至少侧面以及所述布线的绝缘膜;以及
外部连接用的电极焊盘,配置在所述绝缘膜上,在俯视时与所述布线以及所述突出部的整个区域重叠,
从所述突出部的上表面到所述电极焊盘的高度方向的最大的间隔比从所述布线的上表面到所述电极焊盘的高度方向的最大的间隔窄,
所述基板由半导体形成,所述突出部包括在所述基板上进行了外延生长的半导体层。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005236277A (ja) * 2004-01-22 2005-09-02 Kawasaki Microelectronics Kk 半導体集積回路
CN101238570A (zh) * 2005-08-17 2008-08-06 富士通株式会社 半导体器件及其制造方法
CN102576702A (zh) * 2009-12-10 2012-07-11 国家半导体公司 具有嵌入式衬底及引线框的模块封装
CN104716136A (zh) * 2013-12-17 2015-06-17 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法
CN105679730A (zh) * 2014-12-04 2016-06-15 瑞萨电子株式会社 半导体器件及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001035926A (ja) * 1999-07-19 2001-02-09 Nec Corp 半導体装置及びその製造方法
JP2003243621A (ja) 2002-02-15 2003-08-29 Fujitsu Ltd 半導体装置及びその製造方法
JP2004311787A (ja) 2003-04-08 2004-11-04 Sharp Corp 半導体装置
US7629689B2 (en) 2004-01-22 2009-12-08 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having connection pads over active elements
JP2006013276A (ja) 2004-06-29 2006-01-12 Nec Kansai Ltd 半導体装置及びその製造方法
TWI540722B (zh) * 2013-04-17 2016-07-01 Win Semiconductors Corp 異質接面雙極電晶體佈局結構
US10193504B2 (en) * 2015-10-22 2019-01-29 Skyworks Solutions, Inc. Solder bump placement for thermal management in flip chip amplifiers
JP6613806B2 (ja) * 2015-10-23 2019-12-04 富士電機株式会社 半導体装置
JP2018186144A (ja) * 2017-04-25 2018-11-22 株式会社村田製作所 半導体装置及びパワーアンプモジュール

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005236277A (ja) * 2004-01-22 2005-09-02 Kawasaki Microelectronics Kk 半導体集積回路
CN101238570A (zh) * 2005-08-17 2008-08-06 富士通株式会社 半导体器件及其制造方法
CN102576702A (zh) * 2009-12-10 2012-07-11 国家半导体公司 具有嵌入式衬底及引线框的模块封装
CN104716136A (zh) * 2013-12-17 2015-06-17 中芯国际集成电路制造(上海)有限公司 一种集成电路及其制造方法
CN105679730A (zh) * 2014-12-04 2016-06-15 瑞萨电子株式会社 半导体器件及其制造方法

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