KR20230144617A - 게이트 금속-절연체-필드 플레이트 금속 집적 회로 커패시터 및 그 형성 방법 - Google Patents

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이피션트 파워 컨버젼 코퍼레이션
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Abstract

집적 회로는 GaN FET 및 금속-절연체-금속 커패시터를 포함한다. 커패시터는 측면 GaN 공정 흐름과 완전히 통합되고, 즉 GaN FET의 동일한 게이트 금속층, 필드 플레이트 금속층 및 유전층은 또한 커패시터의 하부 플레이트(1001), 절연체(2001) 및 상부 플레이트(3001)를 형성하는 데 사용된다. 상부 플레이트는 상부 플레이트를 통해 연장되는 전도성 비아(3003)와 접촉된다. 집적 회로의 커패시터의 전압 항복 성능을 증가시키기 위해, 게이트 금속층의 일부가 전도성 비아 주위에 링의 형상으로 형성된다.

Description

게이트 금속-절연체-필드 플레이트 금속 집적 회로 커패시터 및 그 형성 방법
본 발명은 일반적으로 트랜지스터와 커패시터를 포함하는 집적 회로에 관한 것이며, 보다 상세하게는 공통 금속층들과 유전체를 공유하는 트랜지스터와 커패시터를 포함하는 집적 회로에 관한 것이다.
트랜지스터들은 종종 커패시터들 등의 다른 전기 구성요소들과 통합된다. 예를 들어, 미국 특허 제10,153,273호에는 단일 집적 회로로 제조된 FET 트랜지스터와 금속-절연체-금속 커패시터가 개시되어 있다. 그러나 금속-절연체-금속 커패시터는 트랜지스터와 다른 금속층들을 사용하므로 장치를 만드는 데 별도의 공정 흐름이 필요하며, 이는 제조 공정을 복잡하게 만든다.
FET와 금속-절연체-금속 커패시터로 집적 회로를 형성하는 것이 공지되어 있으며, 여기서 커패시터는 FET의 게이트와 동일한 금속층으로 형성된 하부 플레이트, FET를 덮는 필드 플레이트와 동일한 금속층으로 형성된 상부 플레이트를 가지며, 커패시터의 플레이트들 사이의 절연체는 FET를 덮는 동일한 유전층으로 형성된다. 그러나, 이러한 종래 기술의 집적 회로에서, 커패시터의 상부 플레이트 역할도 하는 필드 플레이트 금속은 상대적으로 두꺼운(> 200 nm) 알루미늄계 필름이어야 하므로, 커패시터의 상부 플레이트에 대한 비아 접촉부(via contact)의 화학 선택적 에칭을 위한 에칭 정지부(etch stop) 역할을 할 수 있다. 두꺼운 알루미늄 필드 플레이트는 웨이퍼 표면의 토폴로지를 저하시키며 특히 다중 필드 플레이트를 갖는 장치에서 불리하다.
따라서, 에칭 정지부의 역할을 하는 상부 플레이트 없이 커패시터의 상부 플레이트에 대한 접촉부가 만들어진, 얇은 비알루미늄 금속으로 형성된 필드 플레이트층과 일체화된 게이트 금속층-절연체층-필드 플레이트층 커패시터를 갖는 집적 회로를 형성하는 것이 바람직할 것이다.
본 발명은 측면 GaN 공정 흐름으로 완전히 통합된 GaN 트랜지스터 및 금속-절연체-금속 커패시터를 포함하는 집적 회로, 즉 GaN FET에 사용되는 동일한 게이트 금속층, 필드 플레이트 금속층 및 유전층이 또한 커패시터의 하부 플레이트, 절연체 및 상부 플레이트를 형성하는 데 사용되는 집적 회로를 제공함으로써 위에서 언급한 종래 기술의 단점을 극복한다. 그러나 전술한 종래기술과는 달리, 본 발명의 필드 플레이트층은 상대적으로 얇은(~40 nm) 비알루미늄 금속층(바람직하게는 TiN)으로 형성되므로, 위에서 언급한 종래 기술의 단점을 갖지 않는다.
본 발명에 따르면, 커패시터의 상부 플레이트가 전도성 비아에 의해 바람직하게는 전기적으로 접촉되지만, 종래 기술과는 달리 상부 플레이트가 알루미늄으로 형성되지 않고 에칭 정지부 역할을 하지 않으므로 비아가 커패시터의 상부 플레이트를 관통한다.
본 발명의 제1 실시예에서, 필드 플레이트 금속보다는 게이트 금속층의 세그먼트가 전도성 접촉 비아에 대한 에칭 정지부 역할을 한다.
본 발명의 제2 실시예에서, 커패시터의 하부 플레이트의 적어도 일부를 상부 플레이트에 대한 전도성 접촉 비아를 중심으로 링의 형상으로 형성하여 제1 극성으로 커패시터의 항복 전압(breakdown voltage)을 증가시킨다.
본 발명의 추가 실시예에서, 전도성 접촉 비아에 대한 에칭 정지부는 링의 형상으로 형성되어, 커패시터의 항복 전압이 양쪽 극성 모두에서 증가된다.
본 발명의 또 다른 실시예에서, 커패시터에는 3개의 금속 전극이 제공되며, 여기서 제3 전극은 제1 필드 플레이트 금속층 위의 제2 필드 플레이트 금속층으로 형성되고, GaN FET에 공통인 추가 유전층이 제1 및 제2 필드 플레이트 층 사이에 배치되어 커패시터의 추가 절연체 층을 형성한다.
구성요소들의 구현예 및 조합의 다양한 신규한 세부사항들을 포함하여, 본원에 기술된 상기 및 다른 바람직한 특징들이 이제 첨부된 도면들을 참조하여 더욱 상세하게 기술될 것이고, 청구범위에서 언급될 것이다. 특정 방법들 및 장치들은 단지 예시적인 것으로, 청구범위를 제한하는 것으로 도시되지 않음을 이해해야 한다. 당업자가 이해할 수 있는 바와 같이, 본원의 교시들의 원리들 및 특징들은 청구범위의 범주를 벗어나지 않고 다양한 여러 실시예에서 이용될 수 있다.
본 발명의 특징들, 목적들 및 이점들은 유사한 참조 부호들이 이에 대응하여 전반에 걸쳐 식별되는 도면들과 관련하여 취해질 때 아래에 기재된 상세한 설명으로부터 더욱 명백해질 것이다.
도 1a 및 도 1b는 본 발명의 제1 실시예에 따른 전계 효과 트랜지스터(FET) 및 커패시터를 포함하는 집적 회로의 평면도 및 단면도를 도시하고, 도 1c는 커패시터의 회로도 및 2DEG 영역에 대한 그 연결을 도시한다.
도 2 내지 도 6은 도 1a 및 도 1b의 집적 회로를 형성하기 위한 공정 흐름을 도시하는 구조들을 예시한다.
도 7a 및 도 7b는 본 발명의 제2 실시예에 따른 집적 회로의 평면도 및 단면도를 도시하고, 도 7c는 커패시터의 회로도 및 2DEG 영역에 대한 그 연결을 도시한다.
도 8 내지 도 12는 도 7a 및 도 7b의 집적 회로를 형성하는 여러 단계에서의 구조를 예시한다.
도 13a 및 도 13b는 본 발명의 집적 회로의 다른 실시예의 평면도 및 단면도를 예시한다.
도 14a 및 도 14b는 본 발명의 집적 회로의 또 다른 실시예의 평면도 및 단면도를 예시한다.
도 15a 및 도 15b는 본 발명의 제2 실시예에 따른 집적 회로의 추가 실시예의 평면도 및 단면도를 도시하고, 도 15c는 커패시터의 회로도 및 2DEG 영역에 대한 그 연결을 도시한다.
도 16a 및 도 16b는 본 발명의 집적 회로의 다른 추가 실시예의 평면도 및 단면도를 예시한다.
다음의 상세한 설명에서 특정 실시예들이 참조된다. 이들 실시예는 당업자가 본원에 개시된 교시를 이들을 실시할 수 있도록 충분히 상세하게 설명된다. 다른 실시예가 이용될 수 있으며, 다양한 구조적, 논리적, 및 전기적 변경이 이루어질 수 있는 것이 이해되어야 한다.
도 1a 및 도 1b는 전계 효과 트랜지스터(FET: field effect transistor)(710)와 커패시터(720) 모두를 포함하는 본 발명의 제1 실시예에 따른 집적 회로(700)의 평면도 및 단면도를 예시한다. 전계 효과 트랜지스터(FET)(710)는 바람직하게는 GaN FET이다. 커패시터(720)는 하부 플레이트(1001) 및 상부 플레이트(3001)를 갖는 금속-절연체-금속 커패시터이다. 아래 설명된 바와 같이, 커패시터(720)는 GaN FET(710)의 측면 제조 공정 흐름과 완전히 통합된다.
집적 회로(700)는 기판(4001), 기판(4001) 상의 질화 갈륨(GaN) 층(4002), 및 GaN 층(4002) 위의 질화 알루미늄 갈륨(AlGaN) 전면 장벽층(4003)을 포함한다. GaN 층(4002)과 전면 장벽층(4003) 사이의 계면에 형성된 2차원 전자 가스(2DEG: two-dimensional electron gas) 영역(5004)은 커패시터의 하부 플레이트(1001)를 가로질러 그리고 아래로 측면으로 연장되며, 참조 번호 1004로 식별된다.
집적 회로(700)는 게이트 금속층, 바람직하게는 TiN(500-2000 Å 두께)으로 형성된 GaN 트랜지스터(710)의 게이트 금속(5001)을 더 포함한다. 측면으로 가로질러 동일한 금속층이 커패시터(720)의 하부 플레이트/전극(1001)을 형성한다. 유사하게, 커패시터(710)의 상부 플레이트/전극(3001)은 GaN 트랜지스터(710) 위에 배치되는 필드 플레이트(5005)와 동일한 전도성 금속층(바람직하게는 TiN)으로 형성된다. 유리하게는, 종래 기술과는 달리 필드 플레이트(5005)와 상부 플레이트(3001)를 형성하는 필드 플레이트 금속층은 알루미늄을 포함하지 않고, 두께가 50~1000 Å의 얇은 금속(바람직하게는 TiN)이다. 필드 플레이트 금속(이는 상부 플레이트(3001)를 형성함)은 알루미늄을 포함하지 않기 때문에 에칭 정지부 역할을 할 수 없으며, 상부 플레이트와 접촉하는 비아(3003)는 상부 플레이트(3001)를 통과한다. 도 1b에 도시된 본 발명의 제1 실시예에서, 전도성 비아(3003), 바람직하게는 텅스텐 플러그는 상부 플레이트(3001)를 통해 접촉 및 연장되고, 제1 층간 유전(절연)층(2001)(바람직하게는 Si3N4)을 통해 이어지고 에칭 정지부 역할을 하는 게이트 금속층의 격리된 세그먼트(3006)에서 정지한다. 커패시터의 하부 플레이트(1001)는 하부 플레이트 접촉 비아(1003), 라우팅 금속(1005), 오믹(Ohmic) 접촉 비아(5003) 및 오믹 접촉부(5002)에 의해 아래에 있는 2DEG 영역(1004)에 전기적으로 연결된다.
집적 회로(700)는 또한 금속층들 및 제1 층간 유전체(2001)와 마찬가지로 GaN 트랜지스터(710)와 커패시터(720) 모두에 공통인 제2 층간 유전체(2002), 제3 층간 유전체(2003) 및 제4 층간 유전체(2004)를 포함한다. 제1 층간 유전체(2001)는 커패시터(710)의 절연체층 역할을 한다. 도 1a에 도시된 바와 같이, 커패시터 하부 플레이트(1001)와 상부 플레이트(3001)의 중첩 영역(1006)은 커패시터의 활성 영역이다.
전술한 도 1a 및 도 1b의 실시예는 커패시터(720)의 전압이 약 6 V로 제한되며, 이 전압을 넘어서면 상부 플레이트(3001)에 전도성으로 연결된 에칭 정지부(3006)가 도 1c에 도시된 커패시터(720)의 개략도에서 상시 개방형(normally-open) 퓨즈(3007)에 의해 표시된 바와 같이 2DEG(1004)로 단락된다.
도 2 내지 도 6은 집적 회로(700)를 형성하는 다양한 단계에서의 반도체 층 구조를 예시하며, 이에 따라 집적 회로(700)를 형성하는 방법을 예시한다. 도 2을 참조하면, 공정의 시작 시, 질화 갈륨(GaN) 층(4002)이 기판(4001) 위에 배치되고, 질화 알루미늄 갈륨(AlGaN) 전면 장벽층(4003)이 GaN 층(4002) 위에 배치된다. 게이트 금속층(1007)은 AlGaN 전면 장벽층(4003) 상에 형성되거나 증착된다.
도 3을 참조하면, 공정의 제2 단계에서 게이트 금속층(1007)은 패터닝된 포토레지스트 마스크로 에칭되어, 모두 동일한 게이트 금속층(1007)으로부터 커패시터 하부 플레이트(1001), 에칭 정지부(3006) 및 트랜지스터 게이트 금속(5001)(도 1b)을 형성한다. 다음으로, 제1 층간 유전체(2001)가 커패시터 하부 플레이트(1001), 상부 플레이트 에칭 정지부(3006) 및 트랜지스터 게이트 금속(5001), 및 AlGaN 전면 장벽층(4003) 위에 증착된다.
도 4를 참조하면, 공정의 제3 단계에서 제1 필드 플레이트 금속층(바람직하게는 TiN)이 제1 층간 유전층(2001) 상에 증착되고, 패터닝된 포토레지스트 마스크로 에칭되어 커패시터 상부 플레이트(3001) 및 제1 필드 플레이트(5005)를 형성한다(도 1b). 따라서, 커패시터 상부 플레이트(3001)와 제1 필드 플레이트(5005)는 동일한 금속층으로 형성된다. 다음으로, 제2 층간 유전체(2002)는 커패시터 상부 플레이트(3001), 제1 필드 플레이트(5005) 및 제1 층간 유전층(2001) 위에 증착된다.
도 5를 참조하면, 공정의 제4 단계에서 에칭이 유전체를 통해 수행되어 비아를 형성하고, 금속이 비아 내에 증착되어 오믹 접촉 금속(5002)을 형성한다. 그 다음, 제3 층간 유전체(2003)가 오믹 접촉 금속(5002) 및 제2 층간 유전체(2002) 위에 증착된다.
도 6을 참조하면, 공정의 최종 단계에서, 제4 층간 유전체(2004)가 제3 층간 유전체(2003) 상에 증착되고; 비아 홀들은 패터닝 및 에칭되고; 금속은 비아 홀들에 증착되고 화학 기계적 평탄화(CMP)에 의해 평탄화되어 상부 플레이트 접촉부(3003)(즉, 커패시터 상부 플레이트에 대한 전기 접촉부), 하부 플레이트 접촉부(1003)(즉, 커패시터 하부 플레이트에 대한 전기 접촉부), 및 오믹 금속(5002)에 대한 전기 접촉부(5003)를 형성한다. 하부 플레이트 접촉부(1003), 상부 플레이트 접촉부(3003), 및 오믹 금속 접촉부(5002)에 대한 접촉부(5003)는 바람직하게는 각각 텅스텐 플러그 비아이다.
또한, 금속(예를 들어, AlCu 또는 AlSiCu)이 상부 표면(제4 층간 유전체(2004), 상부 플레이트 접촉부(3003), 하부 플레이트 접촉부(1003) 및 오믹 접촉 금속(5002)에 대한 접촉부(5003) 위에 있음)에 증착된 다음 패터닝 및 에칭되어 하부 플레이트 라우팅 금속(1005) 및 상부 플레이트 라우팅 금속(3005)을 형성한다.
도 7a 및 도 7b는 제1 실시예의 커패시터 항복 전압 제한을 갖지 않는 집적 회로(800)인 본 발명의 제2 실시예의 평면도 및 단면도를 예시한다. 집적 회로(800)의 많은 구성 요소와 집적 회로(800)를 형성하는 공정의 대부분은 전술한 집적 회로(700)(도 1a 및 도 1b) 및 그 형성 방법(도 2 내지 도 6)과 동일하거나 유사하다.
집적 회로(800)는 제1 실시예의 집적 회로(700)와 유사하지만, 에칭 정지부(3006)가 없으며; 따라서 제2 실시예에서, 상부 플레이트 접촉부(상부 플레이트 비아)(3003)는 전면 장벽층(4003)을 통해 연장되어 아래에 있는 2DEG(3004)와 접촉한다. 이제 상부 플레이트(3001)와 하부 플레이트(1001)가 모두 2DEG(3004)에 전기적으로 연결되므로, 이 구조에서 다이오드를 구비하여 2DEG를 통한 전도로 인해 커패시터의 플레이트들이 단락되는 것을 방지할 필요가 있다. 다이오드를 형성하기 위해, 커패시터(720)의 커패시터 하부 플레이트(1001)는 상부 플레이트 접촉부(3003)를 둘러싸거나 에워싸는 링형(ring-shape) 부분(P1001)을 포함하도록 형성되어, 상부 플레이트 접촉부(3003) (이는 상부 플레이트(3001)에 전도성으로 연결됨) 아래의 2DEG 영역(3004)으로부터 오믹 접촉부(5002)(이는 하부 플레이트(1001)에 전도성으로 연결됨) 아래의 2DEG 영역(1004)으로의 전도를 방지하고, 상부 플레이트(3001)가 하부 플레이트(1001)에 단락되는 것을 방지한다. 링형의 부분(P1001)은 임의의 적합한 환형 형상(예를 들어 원형, 직사각형 또는 삼각형)일 수 있다. 도 7c의 회로도에 도시된 바와 같이, 커패시터 하부 플레이트(1001)에 의해 형성된 링은 다이오드 구성에서 FET의 게이트 역할을 한다. 커패시터 상부 플레이트(3001)가 커패시터 하부 플레이트(1001)보다 더 높은 전압에 있을 때, 링형의 부분(P1001)(2DEG(1004)로의 게이트 금속(1001)의 연결에 의해 형성된 FET의 다이오드 구성을 가짐)은 2DEG 영역(3004)에서 2DEG 영역(1004)으로의 전도를 방지하여, 커패시터(720)가 대략 6 볼트 넘게 바이어스되더라도 상부 플레이트(3001)에서 하부 플레이트(1001)로의 전도를 방지한다(즉, 커패시터가 단락되는 것을 방지함).
도 8 내지 도 12는 집적 회로(800)를 형성하는 다양한 단계의 구조를 예시하고, 이에 따라 집적 회로(800)를 형성하는 방법을 예시한다. 도 8, 도 10 및 도 11의 구조 및 공정은 도 2, 도 4 및 도 5의 구조 및 공정과 동일하거나 유사하다. 그러나 도 3과 대조적으로, 도 9에서 게이트 금속층(1007)은 커패시터(720)의 커패시터 하부 플레이트(1001)가 링 형상 또는 링형 부분을 갖도록 형성된다. 또한, 도 9에서 상부 플레이트 에칭 정지부(3006)는 형성되지 않는다. 따라서 도 3과는 대조적으로, 도 12에서 상부 플레이트 접촉부(예를 들어, 상부 플레이트 비아(3003))는 전술한 바와 같이 2DEG 층(3004)으로 연장되어 이에 접촉한다.
도 13a 및 도 13b는 제2 실시예의 하부 플레이트 게이트 금속 링(1001)과 제1 실시예의 에칭 정지부(3006)를 결합한 본 발명의 추가 실시예인 집적 회로(910)의 평면도 및 단면도를 예시한다.
집적 회로(910)의 커패시터(720)는 제2 실시예의 링형의 하부 전극(1001)과 제1 실시예의 에칭 정지부(3006)를 모두 포함한다. 도 7b에 도시된 제2 실시예의 커패시터와 마찬가지로, 집적 회로(910)의 커패시터(720)는, 항복 차단 다이오드를 형성하기 위한 링형의 부분이 결여된 도 1의 커패시터와 비교하여, 하부 플레이트(1001)가 상부 플레이트 에칭 정지부(3006)를 둘러싸는 링형 부분(P1001)을 포함하므로 제1 극성 방향(상단 전극이 하단 전극보다 높은 전압에 있을 때 상부 플레이트에서 하부 플레이트로의 방향)으로 더 높은 전압을 지원할 수 있다.
도 14a 및 도 14b는 도시한 바와 같이 접촉부(3003)가 상부 플레이트 접촉부(3003) 아래의 2DEG(3004)에 연결되는 오믹 금속 접촉부(5002)에 의해 상부 플레이트(3001)에 전도성으로 연결되는 본 발명의 추가 실시예인 집적 회로(920)의 평면도 및 단면도를 예시한다. 전술한 실시예들에서와 같이, 제2 실시예와 마찬가지로 커패시터의 하부 플레이트(1001)의 일부를 링 형상으로 구성함으로써 집적 회로(920)의 커패시터(720)는 고전압(상부 플레이트에서 하부 플레이트로의 일측 방향으로)을 지원한다.
도 15a 및 도 15b는 커패시터의 상부 플레이트 및 하부 플레이트 모두에 대해 아래에 있는 2DEG에 대한 오믹 금속 접촉부(5002)(이전 실시예인 도 14b에서와 같음) 및 상부 플레이트 접촉 비아(3003)에 대한 에칭 정지부(3006)(제1 실시예인 도 1b에서와 같음) 모두를 포함하는 본 발명의 다른 실시예인 집적 회로(930)의 평면도 및 단면도를 예시한다. 중요하게도, 본 발명의 이 실시예는 양쪽 극성 모두에서 커패시터에 대한 증가된 전압 항복을 제공한다. 에칭 정지부(3006)는 상부 플레이트(3001)의 오믹 접촉 금속(5002)을 둘러싸는 링 형상(P3006)으로 형성되어 제2 극성 방향으로 2DEG 층(3004)(상부 플레이트(3001)의 오믹 금속 접촉부(5002) 아래에 있음)과 2DEG 영역(1004)(하부 플레이트(1001)의 오믹 접촉 금속(5002) 아래에 있음) 사이의 전도를 방지하며, 여기서 링형의 부분(P3006)은 다이오드로 구성된 FET의 게이트 역할을 한다. 제2 극성 방향은 커패시터(720)의 상부 전극(3001)보다 더 높은 전압에 있는 하부 전극(1001)에 대응한다; 즉, 제2 극성 방향은 제1 극성 방향과 반대이다. 하부 플레이트(1001)의 링형 부분(P1001)은 상부 플레이트(3001)의 오믹 금속 접촉부(5002)와 에칭 정지부(3006)를 둘러싸서 제1 극성 방향으로 2DEG 층(3004)(상부 플레이트(3001)의 오믹 금속 접촉부(5002) 아래에 있음)과 2DEG 영역(1004)(하부 플레이트(1001)의 오믹 접촉부(5002) 아래에 있음) 사이의 전도를 방지하며, 여기서 링형의 부분(P1001)은 효과적으로 다이오드(도 7a 내지 도 7c의 실시예와 유사함)로 구성된 다른 FET의 게이트 역할을 한다.
도 15c의 개략도는 양 방향으로 커패시터 양단의 전압 항복을 방지하기 위해 링형의 에칭 정지부(3006) 및 링형의 하부 플레이트(1001)가 각각 다이오드 구성으로 각각의 FET를 형성하는 방법을 도시한다. 링형의 하부 플레이트(1001)의 다이오드 및 링형의 에칭 정지부(3006)의 다이오드는 백투백 구성(back-to-back configuration)으로 배열되어, 링형의 에칭 정지부(3006)와 링형의 하부 플레이트(1001) 사이의 링형 갭 영역 아래에서 2DEG 영역(932)에 의해 분리된다. 백투백 다이오드 구성은 양쪽(반대) 방향의 전압 항복으로 인한 전류를 차단한다. 따라서, 커패시터 상부 플레이트(3001)가 커패시터 하부 플레이트(1001)에 대해 양의 전압에 있을 때, 링형의 하부 플레이트(1001)의 차단 다이오드는 2DEG 영역(932)을 통해 제1 극성 방향으로 전류가 흐르는 것을 방지하고(이는 커패시터를 단락시키게 됨); 커패시터 상부 플레이트(3001)가 커패시터 하부 플레이트(1001)에 대해 음의 전압에 있을 때, 링형의 에칭 정지부(3006)의 차단 다이오드는 2DEG 영역(932)을 통해 반대 방향으로 전류가 흐르는 것을 방지한다(이는 커패시터를 단락시키게 됨).
따라서, 도 15a, 15b 및 15c에 도시된 바와 같은 백투백 다이오드 구성의 구현예는 제1 실시예의 커패시터 항복 전압 제한이 없고 제2 실시예의 단일 극성 항복 제한이 없는 구조를 가져옴으로써, 커패시터(720)가 어느 극성에서든 항복 없이 6V 이상의 전압을 처리할 수 있게 한다.
도 15b에 도시된 바와 같이, 상부 플레이트(3001)는 상부 플레이트 접촉 비아(3003), 라우팅 금속(3005), 접촉 비아(5003) 및 오믹 접촉 금속(5002)을 통해 2DEG(3004)에 전도성으로 연결된다. 그러나, 상부 플레이트(3001)는, 대안적으로, 2DEG(3004)와 접촉하는 오믹 접촉부(5002)까지 상부 플레이트(3001)를 연장함으로써(도 14b에 도시됨) 또는 임의의 다른 적절한 방식에 의해 2DEG(3004)에 전도성으로 연결될 수 있다.
도 16a 및 도 16b는 커패시터(720)가 3개의 인터리빙된(interleaved) 전극, 즉 제2 필드 플레이트(5006)와 동일한 금속 층, 바람직하게는 얇은 TiN 층으로 형성된, 커패시터 하부 플레이트(1001), 커패시터 상부 플레이트(3001) 및 제3 전도성 플레이트(1008)로 형성된 본 발명의 다른 추가 실시예인 집적 회로(940)의 평면도 및 단면도를 예시한다. 제3 커패시터 전극/플레이트(1008)는 바람직하게는 텅스텐 플러그 비아(1003)에 의해 접촉되고, 텅스텐 플러그 비아(1003)에 의해 커패시터 하부 전극(1001)에 전도성으로 연결된다. 3개의 인터리빙된 전극, 즉 커패시터 하부 전극(1001), 커패시터 상부 전극(3001) 및 제3 전극(1008)은 커패시터(720)의 면적당 정전 용량을 증가시킨다.
위의 설명 및 도면들은 단지 본원에 설명된 특징들과 이점들을 달성하는 특정 실시예들을 예시하는 것으로 간주되어야 한다. 특정 공정 조건들에 대한 변형들 및 치환들에 대한 변형들 및 치환들이 이루어질 수 있다. 따라서, 본 발명의 실시예들은 전술한 설명 및 도면들에 의해 제한되는 것으로 간주되지 않는다.

Claims (14)

  1. 집적 회로로서,
    게이트 금속층으로 형성된 게이트 메탈을 포함하는 FET(Field Effect Transistor; 전계효과 트랜지스터);
    상기 FET 위에 배치되며 필드 플레이트 금속층으로 형성된 제1 필드 플레이트; 및
    커패시터를 포함하고,
    상기 커패시터는,
    상기 게이트 금속층으로 형성된 하부 전극;
    상기 필드 플레이트 금속층으로 형성된 상부 전극;
    상기 상부 전극을 통해 연장되는 전도성 비아를 포함하는 상기 상부 전극에 대한 접촉부; 및
    상기 게이트 금속과 상기 제1 필드 플레이트 사이에, 그리고 상기 커패시터의 상기 상부 전극과 상기 하부 전극 사이에 배치되는 제1 유전층을 포함하는, 집적 회로.
  2. 제1항에 있어서, 상기 FET는 GaN FET를 포함하고, 상기 집적 회로는,
    기판 위의 GaN 층; 및
    GaN 층 위의 전면 장벽층을 더 포함하고,
    상기 GaN 층과 상기 전면 장벽층 사이의 계면에는 2DEG(Two-Dimensional Electron Gas; 2차원 전자 가스)가 형성되는, 집적 회로.
  3. 제2항에 있어서, 상기 커패시터의 상기 하부 전극은 오믹 접촉부(Ohmic contact)에 의해 상기 2DEG와 전기적으로 연결되는, 집적 회로.
  4. 제3항에 있어서, 상기 제1 필드 플레이트와 상기 커패시터의 상기 상부 전극을 형성하는 상기 필드 플레이트 금속층은 티타늄 질화물을 포함하는, 집적 회로.
  5. 제2항에 있어서, 상기 커패시터의 상기 상부 전극은 오믹 접촉부에 의해 상기 2DEG와 전기적으로 연결되는, 집적 회로.
  6. 제1항에 있어서, 상기 전도성 비아는 상기 집적 회로의 상부 접촉부를 상기 커패시터의 상기 상부 전극에 전도성으로 연결하는, 집적 회로.
  7. 제6항에 있어서, 상기 게이트 금속층의 세그먼트는 상기 전도성 비아에 대한 에칭 정지부 역할을 하는, 집적 회로.
  8. 제1항에 있어서, 상기 커패시터의 상기 하부 전극은 상기 전도성 비아를 둘러싸는 링의 형상으로 형성된 부분을 갖는, 집적 회로.
  9. 제3항에 있어서, 상기 커패시터의 상기 하부 전극은 상기 전도성 비아를 둘러싸는 링의 형상으로 형성된 부분을 갖고, 상기 링은 상기 링 아래에 있는 상기 2DEG의 일부에 대해 다이오드를 형성하여 전류 흐름을 차단하고 상기 상부 전극이 상기 하부 전극보다 더 높은 전압에 있을 때 제1 극성 방향으로 상기 커패시터의 전압 항복 성능을 증가시키는, 집적 회로.
  10. 제9항에 있어서, 상기 커패시터의 상기 상부 전극은 오믹 접촉부에 의해 상기 2DEG와 전기적으로 연결되고, 상기 전도성 비아에 대한 에칭 정지부는 상기 오믹 접촉부를 둘러싸는 링의 형상으로 형성되고, 상기 링은 상기 링 아래에 있는 상기 2DEG의 일부에 대해 다이오드를 형성하여 전류 흐름을 차단하고 상기 하부 전극이 상기 상부 전극보다 더 높은 전압에 있을 때 상기 제1 극성 방향과 반대되는 제2 극성 방향으로 상기 커패시터의 전압 항복 성능을 증가시키는, 집적 회로.
  11. 제1항에 있어서, 상기 커패시터의 상기 상부 전극 위에 배치된 상기 FET에 공통인 제2 유전층, 및 상기 제2 유전층 위에 배치된 상기 FET에 공통인 제2 필드 플레이트를 더 포함하고, 상기 제2 필드 플레이트는 제3 커패시터 전극을 형성하는, 집적 회로.
  12. 게이트 금속층으로 형성된 게이트 금속을 갖는 FET, 상기 FET 위의 필드 플레이트 금속층으로 형성된 필드 플레이트, 및 하부 전극과 상부 전극을 갖는 금속-절연체-금속 커패시터를 포함하는 집적 회로를 형성하는 방법으로서,
    상기 게이트 금속층으로부터 상기 커패시터의 상기 하부 전극을 형성하고, 상기 필드 플레이트 금속층으로부터 상기 커패시터의 상기 상부 전극을 형성하는 단계,
    상기 상부 전극을 통해 에칭 정지부까지 연장되는 전도성 비아를 포함하는 상기 상부 전극에 대한 접촉부를 형성하는 단계, 및
    상기 FET 및 상기 커패시터에 공통인 적어도 하나의 유전층을 형성하는 단계 - 상기 유전층은 상기 커패시터의 상기 상부 전극과 상기 하부 전극 사이에 절연체로서 배치됨 - 를 포함하는, 방법.
  13. 제12항에 있어서, 상기 FET는 2DEG 영역을 갖는 GaN FET를 포함하고, 상기 방법은 상기 커패시터의 상기 하부 전극의 일부를 상기 전도성 비아를 둘러싸는 링의 형상으로 형성하는 단계를 포함하고, 상기 링은 상기 링 아래에 있는 상기 2DEG 영역의 일부에 대해 다이오드를 형성하여 전류 흐름을 차단하고 상기 상부 전극이 상기 하부 전극보다 더 높은 전압에 있을 때 제1 극성 방향으로 상기 커패시터의 전압 항복 성능을 증가시키는, 방법.
  14. 제13항에 있어서, 상기 커패시터의 상기 상부 전극을 상기 2DEG 영역에 연결하는 오믹 접촉부를 형성하고 상기 오믹 접촉부를 둘러싸는 링의 형상의 상기 전도성 비아에 대한 상기 에칭 정지부를 형성하는 단계를 더 포함하고, 상기 링은 상기 링 아래에 있는 상기 2DEG 영역의 제2 부분에 대해 다이오드를 형성하여 전류 흐름을 차단하고 상기 하부 전극이 상기 상부 전극보다 더 높은 전압에 있을 때 제2 극성 방향으로 상기 커패시터의 전압 항복 성능을 증가시키는, 방법.
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