KR19990014419U

KR19990014419U - 입력신호의 지연회로

Info

Publication number: KR19990014419U
Application number: KR2019970027531U
Authority: KR
Inventors: 최경오
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1997-10-02
Filing date: 1997-10-02
Publication date: 1999-05-06

Abstract

본 고안은 입력신호의 지연시간을 사용자가 임의로 조정할 수 있는 입력신호의 지연회로에 관한 것이다.

본 고안의 입력신호의 지연회로(100)는 어드레스 입력신호(AI)에 따라 기저장된 다수의 데이타들 중 하나의 데이타를 선택하여 다수의 비트들로 구성된 선택신호(SEL)를 출력하는 선택신호발생부(10) 및 입력신호(IN) 및 기준클럭(CLK)을 수신하여 선택신호발생부(10)의 출력인 선택신호(SEL)에 따라 입력신호(IN)를 기준클럭(CLK)에 대해 상이하게 지연시키는 지연부(20)로 구성된다.

따라서 사용자가 원하는 대로 입력신호의 지연시간을 탄력적으로 조정할 수 있다.

Description

입력신호의 지연회로

본 고안은 입력신호의 지연회로에 관한 것으로, 특히 입력신호의 지연시간을 사용자가 임의로 조정할 수 있는 입력신호의 지연회로에 관한 것이다.

도1은 종래의 입력신호의 지연회로의 블럭도이다. 도1의 종래의 입력신호의 지연회로(1)는 입력단(D), 클럭단(C), 출력단(Q)을 가진 캐스캐이드(Cascade)로 접속된 다수의 플립플롭들(DFF1∼DFFn)로 구성되며, 다수의 플립플롭들(DFF1∼DFFn)의 각각의 클럭단(C)은 기준클럭(CK)에 공통적으로 연결되어 있고, 다수의 플립플롭들(DFF1∼DFFn) 중 제1플립플롭(DFF1)의 입력단(D)은 입력신호(IN)와 연결되고, 다수의 플립플롭들(DFF1∼DFFn) 중 마지막 플립플롭(DFFn)의 출력단(Q)으로 입력신호(IN)를 소정 시간 지연된 지연신호(OUT)를 출력한다.

도1의 종래의 입력신호의 지연회로(1)는 입력신호(IN)를 기준클럭(CK)에 대해 원하는 일정 시간을 지연시켜 주기 위해서는 사용자는 플립플롭들의 갯수를 조정하여야 한다. 예를들어 사용자가 입력신호(IN)를 기준클럭(CK)에 대해 한 클럭을 지연시키고자 하는 경우 한 개의 플립플롭이 필요하며, 기준클럭(CK)에 대해 N개의 클럭수 만큼 지연시키고자 하는 경우 캐스캐이드로 접속된 N개의 플립플롭들이 필요하다. 즉 종래의 입력신호의 지연회로(1)는 입력신호(IN)를 기준클럭(CK)에 대해 원하는 일정 시간을 지연시켜 주기 위해서 사용자는 플립플롭들 갯수를 확정하여 고정된 수의 플립플롭들로 입력신호의 지연회로를 설계하여야 한다.

따라서 종래의 입력신호의 지연회로는 입력신호를 일정시간 지연시키기 위해 정해진 수 만큼의 플립플롭들만을 가지고 있으므로 사용자가 입력신호의 지연시간을 조정할 필요가 있는 경우 이를 탄력적으로 조정할 수 없고 반드시 지연회로를 재설계하여야 하는 문제점을 가지고 있다.

본 고안의 목적은 사용자가 원하는 대로 입력신호의 지연시간을 탄력적으로 조정할 수 있는 입력신호의 지연회로를 제공하는 데 있다.

도1은 종래의 입력신호의 지연회로의 블럭도,

도2는 본 고안의 입력신호의 지연회로의 블럭도이다.

상기의 목적들을 달성하기 위하여 본 고안의 입력신호의 지연회로는 어드레스 입력신호에 따라 기저장된 다수의 데이타들 중 하나의 데이타를 선택하여 다수의 비트들로 구성된 선택신호를 출력하는 선택신호발생부 및 입력신호 및 기준클럭을 수신하여 선택신호발생부의 출력인 선택신호에 따라 입력신호를 기준클럭에 대해 상이하게 지연시키는 지연부를 구비한 것을 특징으로 한다.

또한 지연부는 입력단, 클럭단 및 출력단을 가진 플립플롭과 제1, 제2입력단, 선택단 및 출력단을 가진 선택부로 구성된 다수의 클럭지연부들로 구성되며, 클럭지연부의 각각의 플립플롭의 클럭단은 기준클럭에 공통적으로 연결되고, 클럭지연부의 각각의 선택부의 선택단은 선택신호발생부의 출력인 선택신호의 한 비트와 연결되고, 클럭지연부는 각각 플립플롭의 출력단과 선택부의 제2입력단이 연결되고 선택부의 제1입력단과 플립플롭의 입력단은 전단의 선택부의 출력단과 연결되며, 다수의 클럭지연부들 중 제1클럭지연부의 플립플롭의 입력단과 선택부의 제1입력단은 공통으로 입력신호와 연결되고, 다수의 클럭지연부들 중 마지막 클럭지연부의 선택부의 출력단은 입력신호를 일정시간 지연된 지연신호를 출력하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 고안의 입력신호의 지연회로를 상세히 설명하고자 한다.

도2는 본 고안의 입력신호의 지연회로의 블록도이다. 본 고안의 입력신호의 지연회로(100)는 어드레스 입력신호(AI)에 따라 기저장된 다수의 데이타들 중 하나의 데이타를 선택하여 다수의 비트들로 구성된 선택신호(SEL)를 출력하는 선택신호발생부(10) 및 입력신호(IN) 및 기준클럭(CLK)을 수신하여 선택신호발생부(10)의 출력인 선택신호(SEL)에 따라 입력신호(IN)를 기준클럭(CLK)에 대해 상이하게 지연시키는 지연부(20)로 구성된다.

지연부(20)는 입력단(D), 클럭단(C) 및 출력단(Q)을 가진 플립플롭(DFFi)과 제1, 제2입력단(I1,I2), 선택단(Si) 및 출력단(O)을 가진 선택부(Mi)로 구성된 다수의 클럭지연부들(21,22,23)로 구성되며, 개개의 클럭지연부의 플립플롭(DFFi)의 클럭단(C)은 기준클럭(CLK)에 공통적으로 연결되고, 개개의 클럭지연부의 선택부(Mi)의 선택단(Si)은 선택신호발생부(10)의 출력인 선택신호(SEL)의 한 비트와 연결되고, 클럭지연부는 각각 플립플롭(DFFi)의 출력단(Q)과 선택부(Mi)의 제2입력단(I2)이 연결되고 선택부(Mi)의 제1입력단(I1)과 플립플롭(DFFi)의 입력단(D)은 전단의 선택부(Mi-1)의 출력단(O)과 연결되며, 다수의 클럭지연부(21,22,23)들 중 제1클럭지연부(11)의 플립플롭(DFF1)의 입력단(D)과 선택부(M1)의 제1입력단(I1)은 공통으로 입력신호(IN)와 연결되고, 다수의 클럭지연부들(21,22,23) 중 마지막 클럭지연부(23)의 선택부(Mn)의 출력단(O)은 입력신호(IN)를 일정시간 지연된 지연신호(OUT)를 출력한다.

상기의 구성에 따른 본 고안인 입력신호의 지연회로의 동작은 다음과 같다.

선택신호발생부(10)는 사용자가 입력신호를 원하는 시간 만큼 지연시키기 위하여 어드레스 입력신호(AI)에 따라 기저장된 다수의 데이타들 중 하나의 데이타를 선택하여 다수의 비트들로 구성된 선택신호(SEL)를 출력한다. 예를들어 선택신호발생부(10)의 기저장된 각각의 데이타가 3비트로 구성되어 있다면 선택신호발생부(10)의 출력인 선택신호(SEL)는 어드레스 입력신호(AI)에 따라 2진수 000에서 111의 데이타를 출력한다.

지연부(20)는 선택신호발생부(10)의 출력인 선택신호(SEL)에 따라 입력신호(IN)를 기준클럭(CLK)에 대해 상이하게 지연시킨다. 상기의 예에서 설명한 바와같이 선택신호발생부(10)의 기저장된 각각의 데이타가 3비트이면 지연부(20)는 3개의 클럭지연부가 필요하다. 예를들어 사용자가 입력신호(IN)를 지연시키기를 원하지 않는다면 사용자는 선택신호발생부(10)의 입력인 어드레스 입력신호(AI)를 조정하여 선택신호발생부(10)의 출력인 선택신호(SEL)가 000의 데이타를 갖도록 하므로서 지연부(20)의 각각의 클럭지연부(21,22,23)의 선택부들(M1,M2,Mn)은 제1입력단(I1)에 입력되는 신호를 선택하여 지연부(20)의 출력인 지연신호(OUT)는 입력신호(IN)와 동일하다.

상기와 같은 방법에 의하여 사용자가 입력신호(IN)를 기준클럭(CLK)에 대해 한 클럭을 지연시키고자 하는 경우 사용자는 선택신호발생부(10)의 어드레스 입력신호(AI)를 조정하여 선택신호발생부(10)의 출력인 선택신호(SEL)가 001의 데이타를 출력하도록 하고 이로인해 지연부(20)의 제1클럭지연부(21)의 선택부(M1)는 입력신호(IN)를 기준클럭(CLK)을 한 클럭 지연시켜 출력하는 제2입력단에 입력된 신호를 선택하고 제2, 제3클럭지연부(22,23)의 선택부들(M2,Mn)은 각각 제1입력단(I1)에 입력된 신호를 선택하므로 제3클럭지연부(23)의 출력인 지연신호(OUT)는 입력신호(IN)를 기준클럭(CLK)에 대해 한 클럭 지연된 신호를 출력한다. 마찬가지로 사용자는 선택신호발생부(10)의 어드레스 입력신호(AI)를 조정하여 선택신호발생부(10)의 출력인 선택신호(SEL)가 십진수로 2에서 7의 데이타를 출력하도록 하므로서 지연부(20)의 출력인 지연신호(OUT)를 기준클럭(CLK)에 대해 2에서 7개의 클럭 만큼 지연된 신호를 출력할 수 있다.

본 고안은 입력신호의 지연회로로 사용자가 원하는 대로 입력신호의 지연시간을 탄력적으로 조정할 수 있다.

Claims

입력신호 및 기준클럭을 수신하여 상기의 입력신호를 상기의 기준클럭에 대해 소정 시간 지연시키기 위한 입력신호의 지연회로에 있어서,

어드레스 입력신호에 따라 기저장된 다수의 데이타들 중 하나의 데이타를 선택하여 다수의 비트들로 구성된 선택신호를 출력하는 선택신호발생수단; 및

상기의 입력신호 및 기준클럭을 수신하여 상기의 선택신호발생수단의 출력인 선택신호에 따라 상기의 입력신호를 상기의 기준클럭에 대해 상이하게 지연시키는 지연수단을 구비한 것을 특징으로 하는 입력신호의 지연회로.
제1항에 있어서, 상기의 지연수단은

입력단, 클럭단 및 출력단을 가진 플립플롭과 제1, 제2입력단, 선택단 및 출력단을 가진 선택부로 구성된 다수의 클럭지연부들로 구성되며, 상기의 클럭지연부의 각각의 플립플롭의 클럭단은 상기의 기준클럭에 공통적으로 연결되고, 상기의 클럭지연부의 각각의 선택부의 선택단은 상기의 선택신호발생수단의 출력인 선택신호의 한 비트와 연결되고, 상기의 클럭지연부는 각각 상기의 플립플롭의 출력단과 상기의 선택부의 제2입력단이 연결되고 상기의 선택부의 제1입력단과 상기의 플립플롭의 입력단은 전단의 선택부의 출력단과 연결되며, 상기의 다수의 클럭지연부들 중 제1클럭지연부의 플립플롭의 입력단과 선택부의 제1입력단은 공통으로 상기의 입력신호와 연결되고, 상기의 다수의 클럭지연부들 중 마지막 클럭지연부의 선택부의 출력단은 상기의 입력신호를 일정시간 지연된 지연신호를 출력하는 것을 특징으로 하는 입력신호의 지연회로.