CN103107808A - 占空比失真校正电路系统 - Google Patents

Abstract

本发明为占空比失真校正电路系统，提供一种具有时钟产生和分配电路系统的集成电路。集成电路可以包括被配置为产生作为彼此延迟版本的多个时钟信号的锁相环。可以使用串联连接的时钟缓冲器块将时钟信号分配到集成电路上的各个区域。每一个缓冲器块可以包括并联耦合的缓冲器电路双向对。每一个缓冲器电路可以具有被配置为接收输入时钟信号的第一输入端，输出端，在所述输出端提供输入时钟信号的校正版本（例如，输出端，在该输出端提供具有期望占空比的输出时钟信号），第二输入端，其接收用于设定针对输出时钟信号的期望占空比的第一延迟时钟信号；以及第三输入端，其接收至少在第一延迟时钟信号升高时处于高的第二延迟时钟信号。

Description

占空比失真校正电路系统

本申请要求2011年11月14日提交的美国专利申请No.13/295,875的优先权，其全部内容通过引用合并于此。

技术领域

本申请一般涉及集成电路，更具体地，涉及具有时钟产生电路系统的集成电路。

背景技术

集成电路通常包括诸如锁相环（PLL）这样的时钟产生电路系统。锁相环通常具有接收基准时钟信号的输入端并且具有提供多个时钟信号的输出端。在锁相环的输出端产生的多个时钟信号可以呈现时钟速率，该时钟速率是输入的基准时钟信号的时钟速率的整倍数。

使用锁相环产生的时钟信号可以使用时钟分配电路系统被分配到其上形成有锁相环的集成电路的不同区域。时钟分配电路系统包括串联连接的时钟缓冲器（即，串联连接为串的时钟缓冲器），时钟信号经过这些缓冲器。这些缓冲器通常被设计用于提供相等的上升时间和下降时间（即，相等的上升和下降转换延迟）。呈现相等的上升/下降时间的缓冲器能够被用于保持经过该缓冲器的时钟信号的占空比。例如，由呈现相等的上升/下降时间的缓冲器接收的具有50%占空比的时钟信号将在该缓冲器的输出端呈现50%占空比。

在实际中，然而，用于传播时钟信号的缓冲器和其它电路可能经受工艺、电压和温度变化，并且因此可能呈现不相等的上升和下降时间（即，不匹配的上升和下降转换延迟）。经过具有不匹配的上升/下降时间的缓冲器的时钟信号将经受占空比失真。例如，由呈现不匹配的上升/下降时间的缓冲器接收的具有50%占空比的时钟信号可能在该缓冲器的输出端呈现60%占空比。

时钟缓冲器通常被设计用于提供更强的上拉驱动强度和相对较弱的下拉驱动强度。经过这种类型的时钟缓冲器的时钟信号可能经历快速的上升转换和相对较慢的下降转换。结果，随着经过每一个连续的时钟缓冲器，时钟信号的占空比趋向于增大。在一些情形下，原始呈现50%占空比的时钟信号（即，在锁相环的输出端呈现50%占空比的时钟信号）随着被传播经过时钟缓冲器串可能逐渐接近100%占空比，并且可能最终被卡在高占空比，因而使得集成电路不能工作。

发明内容

集成电路可以包括诸如锁相环这样的时钟产生电路。锁相环可以被使用以产生相对于彼此相位偏移的多个时钟信号。可以使用时钟缓冲器块的至少一个串将多个时钟信号引导到集成电路的不同部分。

每一个时钟缓冲器块可以包括并联耦合的时钟缓冲器电路双向对。作为示例，时钟缓冲器块可以包括用于支持八时钟相位系统的操作的八个时钟缓冲器电路双向对（例如，其中锁相环被配置为产生作为彼此的延迟版本的八个时钟信号的系统）。

给定的时钟缓冲器块中的每一个时钟缓冲器电路可以具有可操作用于接收输入时钟信号的第一输入端子、输出端子，在所述输出端提供输入时钟信号的校正版本（例如，输出端，在该输出端提供具有期望占空比的输出时钟信号）、可操作用于接收第一延迟时钟信号（例如，输入时钟信号的第一延迟版本）的第二输入端子以及可操作用于接收第二延迟时钟信号（例如，输入时钟信号的第二延迟版本）的第三输入端子。第一延迟时钟信号和第二延迟时钟信号可以从在缓冲器串中的前面的时钟缓冲器块的输出端产生的多个时钟信号选择。

当输入时钟信号的时钟电平高时，输出时钟信号将升高。第一延迟时钟信号的上升时钟沿将造成时钟缓冲器电路将输出时钟信号驱动为低。输入时钟信号和第一延迟时钟信号之间的相位偏移量可以因此用于设定输出时钟信号的高时钟相位。

第二延迟时钟信号可以被选择为使得在第一延迟时钟信号低的第一时间段第二延迟时钟信号升高，以及在输入时钟信号低的第二时间段第二延迟信号降低（例如，在第一延迟时钟信号的上升时钟沿周围第二延迟时钟信号应为高）。当第二延迟时钟信号高时，输出时钟信号的下降转换将被第一延迟时钟信号的上升时钟沿触发而不是被输入时钟信号的下降时钟沿触发，这就有效地使缓冲器电路对输入时钟信号中的任何已有的占空比失真不敏感。

当输入时钟信号再次上升时，输出时钟信号将升高以完成当前时钟周期。按照这种方式缓冲时钟信号可以有效地产生已校正占空比失真的输出时钟信号（例如，产生具有期望占空比的输出时钟信号）。

从所附的附图和以下详细描述中，本发明的其它特征、实质和各种优点将变得更明显。

附图说明

图1是根据本发明的实施方式的具有时钟缓冲器电路系统的示例性集成电路的示意图。

图2是根据本发明的实施方式的占空比-时钟缓冲器数量的曲线图。

图3是根据本发明的实施方式的示例性双向时钟缓冲器电路系统的示意图。

图4是根据本发明实施方式的示例性时钟缓冲器电路的电路图。

图5是例示根据本发明的实施方式的图4的时钟缓冲器电路的操作的时序图。

图6是根据本发明的实施方式的由四时钟相位系统中的时钟产生电路产生的时钟信号的时序图。

图7是根据本发明的实施方式的四时钟相位系统中的示例性双向块缓冲器电路系统的示意图。

图8是示出根据本发明的实施方式的四时钟相位系统中用于提供50%占空比校正的不同时钟缓冲器之间的示例性连接的表。

图9是示出根据本发明的实施方式的六时钟相位系统中用于提供33%占空比校正的不同时钟缓冲器之间的示例性连接的表。

图10是示出根据本发明的实施方式的八时钟相位系统中用于提供62.5%占空比校正的不同时钟缓冲器之间的示例性连接的表。

图11是根据本发明的实施方式的可操作用于使用控制电路系统配置以提供期望的占空比失真校正的示例性时钟缓冲器电路的示意图。

图12是根据本发明的实施方式的使用图11中所示类型的时钟缓冲器电路系统以提供占空比失真校正时涉及的示例性步骤的流程图。

具体实施方式

本发明的实施方式涉及具有时钟产生和分配电路系统的集成电路。这种类型的集成电路可以包括数字信号处理器、微处理器、专用集成电路、诸如可编程逻辑器件这样的可编程集成电路等。

图1是包括控制逻辑电路系统18和诸如锁相环（PLL）这样的时钟产生电路系统12的示例性集成电路器件10的示意图。电路系统18可以包括锁存器、组合逻辑电路、时序逻辑电路和可操作用于控制器件10的其它部分的控制电路系统。可以使用任何适当架构组织电路系统18中的逻辑。作为示例，可以以较更大逻辑区域的一系列行和列组织逻辑，其中每一个区域包含多个更小的逻辑区域。

更小的区域可以是，例如有时称为逻辑元件（LE）的逻辑区域，每一个元件包含查找表、一个或者更多寄存器和可配置的复用器电路。更小的区域还可以是例如有时称为自适应逻辑模块（ALM）的逻辑区域。每一个自适应逻辑模块可以包括一对加法器、一对关联寄存器和查找表或者其它共享的组合逻辑的块（作为示例）。更大的区域例如可以是包含多个LE或者多个ALM的有时称为逻辑阵列块（LAB）的逻辑区域。在典型的集成电路10中，电路系统18可以包括数十或者数百个更大的逻辑区域，每一个区域包括数十或者数百个更小的逻辑区域。如果期望，则可以以更多的级别或者层排列器件10的逻辑，其中多个大区域相互连接以形成更大的逻辑部分。其它器件排列可以使用不按行和列排列的逻辑。

每一个锁相环12可以被配置为产生各具有相应时钟相位的多个时钟信号。在图1的示例中，器件10包括两个锁相环12，每一个锁相环被配置为产生N个各自的时钟信号。一般地，器件10可以包括任意期望数量的锁相环，每一个锁相环被配置为产生任意适当数量的时钟信号。

使用锁相环12产生的时钟信号可以使用时钟缓冲器块14和时钟分配网络16被分配到器件10上的不同逻辑区域。时钟缓冲器块14可以被耦合成串从而时钟信号可以从器件10的一部分被驱动到器件10的另一部分，同时经历最小的信号传播延迟。时钟缓冲器块14可以具有双向驱动能力从而时钟信号可以沿着串在任一方向上被驱动。时钟缓冲串中的每一个缓冲器块14可以具有经路径24从控制电路系统18接收控制设定（即，配置每一个缓冲器块以提供期望的驱动强度的设定）的控制输入端并且可以具有输出端，时钟信号可以通过该输出端经路径13被传送到逻辑电路系统18的对应部分。

时钟分配网络16可以包括串联连接的缓冲器块14的附加分支和以树形构造排列的传导路由路径（作为示例）。时钟分配网络16可以是例如H树型时钟网络，其被配置以确保对电路系统18的不同逻辑区域的延迟良好匹配（例如，使得时钟信号同步到达不同区域）。时钟分配网络16可以通常包括竖直和水平导体。这些导体可以包括基本上在全体器件10上跨越的全局导线、诸如半线或者四分线这样的在器件10的一部分上跨越的部分线、更小的局部线或者其它适当的相互连接资源排列。使用全局导线被路由到电路系统18的不同区域的缓冲的时钟信号被称为全局时钟信号GCLK，而使用更小的局部线被路由到电路系统18的特定区域的时钟信号被称为局部时钟信号LCLK（参见，例如，图1中的导线15）。

集成电路10可以还包括用于驱动信号从器件10离开并且用于经过I/O针脚22从其它器件接收信号的诸如I/O电路20这样的输入-输出（I/O）电路。输入-输出电路20可以包括诸如模数转换（ADC）电路、时钟和数据恢复（CDR）电路、双数据率（DDR）转换电路、动态相位对准（DPA）电路、串并接口（SPI）接口电路和其它输入-输出电路这样的电路。这种类型的输入-输出电路可以使用由相关联的时钟缓冲器块14产生的时钟信号来控制，并且可以对时钟信号的准确性和一致性敏感。例如，如果其接收的时钟信号遭受不希望的占空比失真，则I/O电路20的性能可能退化。

如图1中所示，每一个输入-输出电路20可以被耦合到相关联的缓冲器块14（例如，每一个电路20可以被从相关联的缓冲器块产生的时钟信号控制）并且可以用于经过相关联的路径26和针脚22在电路系统18中的对应逻辑电路和外部器件之间传送数据信号（DQ）。每一个输入-输出电路20可以被耦合到至少一个针脚22、至少四个针脚22、至少八个针脚22等。I/O电路26和相关联的时钟缓冲器块14的每一对可以用于针对相应数据通道进行数据传递。如果期望，则器件10可以被配置为支持针对任意数量通道的数据传递。

呈现相等的上升和下降时间的时钟缓冲器电路可以被用于最小化占空比失真（例如，提供相等上升和下降转换延迟的时钟缓冲器电路可以被用以保持时钟信号占空比）。图2是绘出占空比-时钟缓冲串的长度的曲线图。线32绘出通过遭受不匹配的上升和下降时间的时钟缓冲器串传播的时钟信号的占空比，而线30绘出通过呈现相等的上升/下降时间的时钟缓冲器串传播的时钟信号的占空比。

在图2的示例中，线32描绘通过呈现更短的上升转换和相对较长的下降转换的时钟缓冲器的串传播的、原始呈现50%占空比的时钟信号的占空比。如线32指示的，随着时钟信号传播通过遭受较弱的下降时间的连续时钟缓冲器，占空比可能向100%逐渐失真。相反地，通过呈现相等上升/下降延迟的时钟缓冲器的串的时钟信号的占空比保持恒定在50%（如线30所示）。

然而，提供相等上升/下降时间的时钟缓冲器电路不校正已经遭受占空比失真的时钟信号的占空比，因为能够保持占空比的这些时钟缓冲器电路不能够将占空比向任何目标级别改变。因此可以期望时钟缓冲器电路能够校正任何已有的占空比失真。

例如，考虑其中时钟信号原始呈现不令人满意的70%占空比的情形（例如，假定目标占空比是50%）。时钟信号可以经过被配置为提供50%占空比校正的时钟缓冲器的串。如图2中的线31指示的，在使时钟信号经过被配置为提供50%占空比校正的时钟缓冲器串之后，原始时钟信号的占空比被向目标占空比校正。

考虑其中时钟信号原始呈现不令人满意的40%占空比的另一个情形（例如，假定目标占空比是50%）。时钟信号可以经过被配置为提供50%占空比校正的时钟缓冲器的串。如图2中的线33指示的，在使时钟信号经过被配置为提供50%占空比校正的时钟缓冲器串之后，原始时钟信号的占空比被向目标占空比校正。50%的目标占空比仅仅是示例性的。结合图2描述的类型的每一个时钟缓冲器块14可以被配置为将时钟信号的占空比校正到任何期望的占空比。

图3是具有n比特宽度的输入端口In<n-1:0>和n比特宽度的输出端口Out<n-1:0>的双向时钟缓冲器块14的示意图。缓冲器块14可以包括n对交叉耦合的缓冲器电路40。n对缓冲器电路中的每一个缓冲器对可以被配置为提供相同量的占空比失真校正或者可以被配置为提供不同量的占空比失真校正。交叉耦合的缓冲器电路对中的第一缓冲器电路40可以被用于将来自端口In处的选择端子的时钟信号驱动到端口Out处的对应端子，而交叉耦合的缓冲器电路对中的第二缓冲器电路40可以被用于将来自端口Out处的对应端子的时钟信号驱动到端口In处的选择端子。因为其双向驱动能力，针对时钟缓冲器块14的术语输入和输出可以互换使用，并且有时可以被称为输入-输出端子。

缓冲器块14可以包括第一时钟缓冲器对42-1、第二时钟缓冲器对42-2等等直到第n时钟缓冲器对42-n。第一对缓冲器电路40可以耦合在In<0>和Out<0>之间，第二对缓冲器电路40可以耦合在In<1>和Out<1>之间，……，并且第n对缓冲器电路40可以耦合在In<n-1>和Out<n-1>之间。

在时钟信号从输入端口被驱动到输出端口的情形中，时钟信号可以到达In<n-1:0>并且可以在Out<n-1:0>输出。考虑器件10被用于要求锁相环12产生具有四个各自时钟相位的时钟信号的系统中的第一情形（例如，其中器件10被配置为在四时钟相位系统中操作的情形）。在四相位系统（n=4）中，PLL 12可以被用于产生第一时钟信号、作为第一时钟信号的延迟版本的第二时钟信号（即，第二时钟信号可以相对于第一时钟信号延迟90°相位）、作为第二时钟信号的延迟版本的第三时钟信号（即，第三时钟信号可以相对于第一时钟信号延迟180°相位）和作为第三时钟信号的延迟版本的第四时钟信号（即，第四时钟信号可以相对于第一时钟信号延迟270°相位）。这四个时钟信号的每一个可以在公共频率计时。在n等于4的这个情形下，In<0>可以接收第一时钟信号，In<1>可以接收第二时钟信号，In<2>可以接收第三时钟信号并且In<3>可以接收第四时钟信号。

考虑器件10被用于要求锁相环12产生具有六个各自时钟相位的时钟信号的系统中的第二情形（例如，其中器件10被配置为在六时钟相位系统中操作的情形）。在六相位系统（n=6）中，PLL 12可以用于产生第一时钟信号、作为第一时钟信号的延迟版本的第二时钟信号（即，第二时钟信号可以相对于第一时钟信号延迟60°相位）、作为第二时钟信号的延迟版本的第三时钟信号（即，第三时钟信号可以相对于第一时钟信号延迟120°相位）、作为第三时钟信号的延迟版本的第四时钟信号（即，第四时钟信号可以相对于第一时钟信号延迟180°相位）、作为第四时钟信号的延迟版本的第五时钟信号（即，第五时钟信号可以相对于第一时钟信号延迟240°相位）以及作为第五时钟信号的延迟版本的第六时钟信号（即，第六时钟信号可以相对于第一时钟信号延迟300°相位）。这六个时钟信号的每一个可以在公共频率计时。在n等于6的这个情形下，In<0>可以接收第一时钟信号，In<1>可以接收第二时钟信号，In<2>可以接收第三时钟信号，In<3>可以接收第四时钟信号，In<4>可以接收第五时钟信号并且In<5>可以接收第六时钟信号。一般地，缓冲器块14可以被配置为容纳任意数量的输入时钟信号。

图4是示例性的时钟缓冲器电路40的电路示意图。如图4中所示，时钟缓冲器电路40可以包括输入端子In、Irelease、Iset和EN和输出端子Out。时钟缓冲器电路40可以包括诸如p沟道晶体管72（例如，p沟道金属氧化物半导体器件）和n沟道晶体管74（例如，n沟道金属氧化物半导体器件）这样的晶体管以及诸如反相器50、56、60和66、逻辑NAND（与非）门52、54、62和68、逻辑AND（与）门58和68以及逻辑NOR（或非）门70这样的逻辑电路。

反相器50可以具有耦合到端子In的输入端和耦合到逻辑NAND门52的第一输入端的输出端。反相器56可以具有耦合到端子Iset的输入端和耦合到逻辑NAND门54的第一输入端的输出端。门54可以具有耦合到端子Irelease的第二输入端和耦合到门52的第二输入端的输出端。

逻辑AND门58可以具有耦合到端子Iset的第一输入端、耦合到端子Irelease的第二输入端和耦合到NAND门62的第一输入端的输出端。门62可以具有耦合到门52的输出端的第二输入端，以及输出端。门64可以具有耦合到门52的输出端的第一输入端、耦合到门62的第二输入端、以及输出端。

反相器60可以具有耦合到端子EN的输入端和耦合到逻辑NOR门70的第一输入端的输出端。反相器60的输出端可以经反相器66还耦合到NAND门68的第一输入端。门64的输出端可以耦合到门68的第二输入端和门70的第二输入端。

p沟道晶体管72和n沟道晶体管74可以串联耦合在第一电源线76（例如，正电源线，其上提供正电源电压Vcc）和第二电源线78（例如，地电源线，其上提供地电源电压Vss）之间。电压Vcc可以等于1V、0.85V或者其它适当的正电源电压，而电压Vss可以等于零伏、0.1V、-0,1V或者其它适当的地/负电源电压。晶体管72可以具有耦合到门68的输出端的门，而晶体管74可以具有耦合到门70的输出端的门。晶体管72和晶体管74连接处的节点可以用作时钟缓冲器电路40的端子Out。

输入端子EN可以经路径24从控制电路系统18接收控制信号（参见例如图1）。该控制信号可以用于启用或者禁用电路40（例如，将电路40设置在主动驱动模式或者三态浮动模式）。例如，如果控制信号是低，则高电压信号将在NOR门70的第一输入端存在，而低电压信号将在NAND门68的第一输入端存在。门70的第一输入端处的高电压将迫使门70的输出低，以关断下拉晶体管74。门68的第一输入端处的低电压将迫使门68的输出高，以关断上拉晶体管72。按此方式将晶体管72和晶体管74两者设置在关状态因此导致端子Out不被驱动，因而有效地禁用缓冲器40。

当控制信号是高时，低电压信号将在NOR门70的第一输入端存在，而高电压信号将在NAND门68的第一输入端存在。门70的第一输入端处的低电压将有效地配置门70以将在其第二输入端接收的信号电平反相。类似地，门68的第一输入端处的高电压将有效地配置门68以将在其第二输入端接收的信号电平反相。因为门64的输出端连接到门68的第二输入端和门70的第二输入端，所以门68和70将一起工作为第一反相级，其将它在门64的输出端看到的任何电压反相。因为晶体管72和74用作跟随第一反相级的第二反相级，逻辑门80（即，组成第一反相级和第二反相级的逻辑电路）可以一起操作作为缓冲级，其使它在门64的输出端看到的任何电压电平通过到端子Out，因而启用缓冲器电路40以在正常缓冲模式下操作。

端子In可以用作针对时钟缓冲器40的主输入端，而端子Iset和Irelease可以被用作辅助输入端。时钟缓冲器40可以例如在端子In接收遭受占空比失真的输入时钟信号，并且可以被配置以在端子Out输出呈现期望占空比的对应的输出时钟信号（即，缓冲器40可以被配置为提供期望的占空比失真校正）。

端子Iset和Irelease可以被配置为接收输入时钟信号的不同延迟版本。具体地，基于目标占空比（例如，期望占空比，时钟缓冲器40输出的时钟信号应被校正到该期望占空比），馈送到Iset的时钟信号可以被选择。馈送到Irelease的时钟信号可以基于为Iset选择的时钟信号。

电路40的操作可以在图5的时序图中例示。假定在这个情形中，期望的占空比等于50%。在图5的示例中，端子In接收呈现70%的不令人满意的占空比的输入时钟信号（例如，高时钟相位持续时间Thi等于时钟周期Tcycle的70%，而低时钟纤维持续时间Tlo等于Tcycle的30%）。端子Iset可以被配置为接收输入时钟信号的延迟版本（在此称为第一延迟时钟信号），其中第一延迟时钟信号被策略性地选择从而其上升时钟沿在Tcycle的中心转换，如箭头90所指示的（用于提供50%占空比校正）。一般地，通过将在端子Iset接收的第一延迟时钟信号的上升时钟沿仔细定位，缓冲器电路40可以被配置为输出具有任何期望目标占空比的时钟信号。

端子Irelease还可以被配置为接收输入时钟信号的延迟版本（在此称为第二延迟时钟信号），其中第二延迟时钟信号被定位为使得其在第一延迟时钟信号低的时段中时钟电平高，并且其在输入时钟信号低的时段中时钟电平低。第二延迟时钟信号可以用作释放信号，其允许当第一延迟时钟信号的时钟电平高时输出时钟信号（即，在端子Out处产生的输出信号）下降并且当输入时钟信号升高时输出时钟信号上升。

为了更清楚地例示时钟缓冲器电路40的功能，还在图5中绘出了内部节点X、Y和Z处的信号波形（参见例如图4）。节点X可以指门58的输出路径。节点Y可以指门52的输出路径。节点Z可以指门62的输出路径。节点X处的电压电平可以等于第一延迟时钟信号的当前值和第二延迟时钟信号的当前值进行AND运算后的值。节点Z处的电压电平可以等于节点X处的当前电平和节点Y处的当前电平进行NAND运算后的值。端子Out处的电压电平可以因此等于节点Y处的当前电平和节点Z处的当前电平进行AND运算后的值（假定缓冲器电路40不处于三态模式）。

在时间t0，Irelease处的第二延迟时钟信号的时钟电平低，造成节点X处的电压下降。In处的主输入时钟信号可能随后是时钟电平高（在时间t1），因而造成节点Y处的电压上升，如箭头92指示的。因为此时节点Z的电压高，所以该上升时钟沿将被传播到端子Out以使输出时钟信号的时钟电平高。

在时间t2，在Iset处的第一延迟时钟信号可以是时钟电平低。在时间t3，在Irelease处的第二延迟时钟信号可以是时钟电平高（例如，在第一延迟时钟信号低时第二延迟时钟信号应仅仅是时钟电平高）。在时间t2和t3对第一延迟时钟信号和第二延迟时钟信号的改变不影响输出时钟信号。

在时间t4，Iset处的第一延迟时钟信号的时钟电平高，造成节点X处的电压上升（如箭头94指示）。节点X处的这个上升可以造成节点Z处的电压下降，如箭头96指示的（在时间t4，节点Y处的电压高因此在节点X处的任何转换将被相反反映在节点Z）。因为此时节点Y的电压高，所以节点Z处的该下降时钟沿将被传播到端子Out以使输出时钟信号的时钟电平低。端子Iset处的第一延迟时钟信号的上升时钟沿的位置可以因此设定输出时钟信号的得到的占空比（参见例如箭头90）。

在时间t5，主输入时钟信号可以是时钟电平低的，因而造成节点Y处的电压下降。在时间t5之后的门62的传播延迟Tg之后，节点Z处的电压可以随后转换到高。应注意的是时间t5处的下降时钟沿不传播到端子Out，因为节点Y和节点Z处的电压在紧邻时间t5之前的第一时间点和紧邻时间t5之后的第二时间点不同。

在时间t6，Irelease处的第二延迟时钟信号的时钟电平低，造成节点X处的电压下降。In处的主输入时钟信号可能随后是时钟电平高（在时间t7），因而造成节点Y处的电压上升。因为此时节点Z的电压高，所以该上升时钟沿将被传播到端子Out以使输出时钟信号的时钟电平高。可以因此期望选择第二延迟时钟信号从而仅仅在时间t2的第一延迟时钟信号的下降时钟沿之后和在时间t7的输入时钟信号的上升时钟沿之前，第二延迟时钟信号高（例如，第二延迟时钟信号的高时钟相位应被定位在时间段Twindow内）。

如图5所示，端子Out处的输出时钟信号可以呈现50%的已校正的占空比。通过响应检测到输入时钟信号中的上升时钟沿而将输出时钟信号驱动到高并且通过响应检测到第一延迟时钟信号（即，相对于输入时钟信号延迟了预定量的时钟信号）中的上升时钟沿而将输出时钟信号驱动到低来产生输出时钟信号可以为输出时钟信号有效地提供期望的占空比失真校正。

图6示出可以由四时钟相位系统中的锁相环12产生的不同时钟信号。如图6中所示，锁相环12可以产生第一时钟信号CLK0、第二时钟信号CLK1、第三时钟信号CLK2和第四时钟信号CLK3。第一时钟信号CLK0可以用作基准时钟，有时称为具有零度相位延迟。第二时钟信号CLK1可以相对于CLK0延迟四分之一的Tcycle（例如，呈现相对于CLK0的90°相位延迟（360/4*1）的时钟信号）。第三时钟信号CLK2可以相对于CLK0延迟半个Tcycle（例如，呈现相对于CLK0的180°相位延迟（360/4*2）的时钟信号）。第四时钟信号CLK3可以相对于CLK0延迟四分之三的Tcycle（例如，呈现相对于CLK0的270°相位延迟（360/4*3）的时钟信号）。这四个时钟信号CLK0-CLK3的每一个可以呈现相同的占空比。

在图6的示例中，时钟信号CLK0-3可以呈现约60%占空比。考虑目标占空比是50%的第一情形。为了校正CLK0的占空比失真，第一缓冲器电路40可以被配置为在其输入端子In接收CLK0，在其输入端子Iset接收CLK2（因为CLK2相对于CLK0偏移180°相位）以及在其输入端子Irelease接收CLK1（因为围绕CLK2的上升时钟沿，CLK1高）。为了校正CLK1的占空比失真，第二缓冲器电路40可以被配置为在其输入端子In接收CLK1，在其输入端子Iset接收CLK3（因为CLK3相对于CLK1偏移180°相位）以及在其输入端子Irelease接收CLK2（因为围绕CLK3的上升时钟沿，CLK2高）。为了校正CLK2的占空比失真，第三缓冲器电路40可以被配置为在其输入端子In接收CLK2，在其输入端子Iset接收CLK0（因为CLK0相对于CLK2偏移180°相位）以及在其输入端子Irelease接收CLK3（因为围绕CLK0的上升时钟沿，CLK3高）。为了校正CLK3的占空比失真，第四缓冲器电路40可以被配置为在其输入端子In接收CLK3，在其输入端子Iset接收CLK1（因为CLK1相对于CLK3偏移180°相位）以及在其输入端子Irelease接收CLK0（因为围绕CLK3的上升时钟沿，CLK0高）。

图7是示出在为四时钟相位系统提供50%占空比校正时可以针对缓冲器块14中的四对双向缓冲器电路进行的各种连接的示意电路图。如图7中所示，每一个时钟缓冲器电路40可以包括输入端子In、Is（Iset的缩写）和Ir（Irelease的缩写）和输出端子Out。各个连接点被通常标记为输入-输出节点IO<i>，因为当缓冲器块14被使用以在第一方向使时钟信号通过时任何给定路径可以被认为是输入路径，或者当缓冲器块14被使用以在和第一方向相反的第二方向使时钟信号通过时任何给定路径可以被认为是输出路径。任何给定通道中的时钟缓冲器电路40可以被配置为接收从位于缓冲器串中紧前面的缓冲器块14中的时钟缓冲器电路40的输出端路由的时钟信号（例如，通道#2中的缓冲器电路40可以仅仅被耦合到与通道#1相关联的四个输出端中被选择的一个）。图7中所示的详细连接可以在如图8中所示的表中总结。

考虑缓冲器电路40用于在六时钟相位系统中校正占空比失真的另一个情形。在六时钟相位系统中，锁相环12可以被配置为产生六个时钟信号CLK0-CLK5。第一时钟信号CLK0可以用作基准时钟，有时称为具有零度相位延迟。第二时钟信号CLK1可以相对于CLK0延迟Tcycle/6（例如，呈现相对于CLK0的60°相位延迟（360/6*1）的时钟信号）。第三时钟信号CLK2可以相对于CLK0延迟Tcycle/3（例如，呈现相对于CLK0的120°相位延迟（360/6*2）的时钟信号）。第四时钟信号CLK3可以相对于CLK0延迟Tcycle/2（例如，呈现相对于CLK0的180°相位延迟（360/6*3）的时钟信号）。第五时钟信号CLK4可以相对于CLK0延迟Tcycle*2/3（例如，呈现相对于CLK0的240°相位延迟（360/6*4）的时钟信号）。第六时钟信号CLK5可以相对于CLK0延迟Tcycle*5/6（例如，呈现相对于CLK0的300°相位延迟（360/6*5）的时钟信号）。六个时钟信号CLK0-CLK5的每一个可以呈现相同的占空比。

为了实现33.3%的目标占空比，缓冲器块14中的缓冲器电路40可以使用图9的表中总结的路由配置相互连接（作为示例）。为了校正CLK0的占空比失真，第一缓冲器电路40可以被配置为在其输入端子In接收CLK0，在其输入端子Iset接收CLK2（因为CLK2相对于CLK0偏移120°相位）以及在其输入端子Irelease接收CLK1（参见行200）。为了校正CLK1的占空比失真，第二缓冲器电路40可以被配置为在其输入端子In接收CLK1，在其输入端子Iset接收CLK3（因为CLK3相对于CLK1偏移120°相位）以及在其输入端子Irelease接收CLK2（参见行202）。为了校正CLK2的占空比失真，第三缓冲器电路40可以被配置为在其输入端子In接收CLK2，在其输入端子Iset接收CLK4（因为CLK4相对于CLK2偏移120°相位）以及在其输入端子Irelease接收CLK3（参见行204）。为了校正CLK3的占空比失真，第四缓冲器电路40可以被配置为在其输入端子In接收CLK3，在其输入端子Iset接收CLK5（因为CLK5相对于CLK3偏移120°相位）以及在其输入端子Irelease接收CLK4（参见行206）。为了校正CLK4的占空比失真，第五缓冲器电路40可以被配置为在其输入端子In接收CLK4，在其输入端子Iset接收CLK0（因为CLK0相对于CLK4偏移120°相位）以及在其输入端子Irelease接收CLK5（参见行208）。为了校正CLK5的占空比失真，第六缓冲器电路40可以被配置为在其输入端子In接收CLK5，在其输入端子Iset接收CLK1（因为CLK1相对于CLK5偏移120°相位）以及在其输入端子Irelease接收CLK0（参见行210）。

结合图9描述的配置仅仅是示例性的。如果期望，则这六个缓冲器电路40可以被配置为提供50%占空比校正、66%占空比校正等。

考虑缓冲器电路40用于在八时钟相位系统中校正占空比失真的另一个情形。在八时钟相位系统中，锁相环12可以被配置为产生八个时钟信号CLK0-CLK7。第一时钟信号CLK0可以用作基准时钟，有时称为具有零度相位延迟。第二时钟信号CLK1可以相对于CLK0延迟Tcycle/8（例如，相对于CLK0呈现45°相位延迟（360/8*1）的时钟信号）。第三时钟信号CLK2可以相对于CLK0延迟Tcycle/4（例如，相对于CLK0呈现90°相位延迟（360/8*2）的时钟信号）。第四时钟信号CLK3可以相对于CLK0延迟Tcycle*3/8（例如，相对于CLK0呈现135°相位延迟（360/8*3）的时钟信号）。第五时钟信号CLK4可以相对于CLK0延迟Tcycle/2（例如，相对于CLK0呈现180°相位延迟（360/8*4）的时钟信号）。第六时钟信号CLK5可以相对于CLK0延迟Tcycle*5/8（例如，相对于CLK0呈现225°相位延迟（360/8*5）的时钟信号）。第七时钟信号CLK6可以相对于CLK0延迟Tcycle*3/4（例如，相对于CLK0呈现270°相位延迟（360/8*6）的时钟信号）。第八时钟信号CLK7可以相对于CLK0延迟Tcycle*7/8（例如，相对于CLK0呈现315°相位延迟（360/8*7）的时钟信号）。这八个时钟信号CLK0-CLK7的每一个可以呈现相同的占空比。

为了实现62.5%的目标占空比，缓冲器块14中的缓冲器电路40可以使用图10的表中总结的示例性配置相互连接。为了校正CLK0的占空比失真，第一缓冲器电路40可以被配置为在其输入端子In接收CLK0，在其输入端子Iset接收CLK5（因为CLK5相对于CLK0偏移225°相位）以及在其输入端子Irelease接收CLK3（参见行220）。为了校正CLK1的占空比失真，第二缓冲器电路40可以被配置为在其输入端子In接收CLK1，在其输入端子Iset接收CLK6（因为CLK6相对于CLK1偏移225°相位）以及在其输入端子Irelease接收CLK4（参见行222）。为了校正CLK2的占空比失真，第三缓冲器电路40可以被配置为在其输入端子In接收CLK2，在其输入端子Iset接收CLK7（因为CLK7相对于CLK2偏移225°相位）以及在其输入端子Irelease接收CLK5（参见行224）。为了校正CLK3的占空比失真，第四缓冲器电路40可以被配置为在其输入端子In接收CLK3，在其输入端子Iset接收CLK0（因为CLK0相对于CLK3偏移225°相位）以及在其输入端子Irelease接收CLK6（参见行226）。为了校正CLK4的占空比失真，第五缓冲器电路40可以被配置为在其输入端子In接收CLK4，在其输入端子Iset接收CLK1（因为CLK1相对于CLK4偏移225°相位）以及在其输入端子Irelease接收CLK7（参见行228）。为了校正CLK5的占空比失真，第六缓冲器电路40可以被配置为在其输入端子In接收CLK5，在其输入端子Iset接收CLK2（因为CLK2相对于CLK5偏移225°相位）以及在其输入端子Irelease接收CLK0（参见行230）。为了校正CLK6的占空比失真，第七缓冲器电路40可以被配置为在其输入端子In接收CLK6，在其输入端子Iset接收CLK3（因为CLK3相对于CLK6偏移225°相位）以及在其输入端子Irelease接收CLK1（参见行232）。为了校正CLK7的占空比失真，第八缓冲器电路40可以被配置为在其输入端子In接收CLK7，在其输入端子Iset接收CLK4（因为CLK4相对于CLK7偏移225°相位）以及在其输入端子Irelease接收CLK2（参见行234）。

结合图10描述的配置仅仅是示例性的。如果期望，八个缓冲器电路40可以被配置为提供25%占空比校正、37.5%占空比校正、50%占空比校正、62.5%占空比校正、75%占空比校正等。如图11中所示，八时钟相位系统中的每一个缓冲器电路40可以被配置为在其输入端接收选择的时钟信号，用于期望的占空比校正。具体地，在其主输入端In从端子IO(k)接收第k个时钟信号的缓冲器电路40可以将其输入端子Iset耦合到复用器100以及将其输入端子Irelease耦合到复用器102。复用器100可以接收全部八个时钟信号并且可以被配置为依赖于在其控制输入端接收到的信号Bset_k的值使八个时钟信号中被选择的一个通过。类似地，复用器102可以接收全部八个时钟信号并且可以被配置为依赖于在其控制输入端接收到的信号Brelease_k的值使八个时钟信号中被选择的一个通过。可以使用控制电路系统18设定控制信号Bset_k和Brelease_k以提供期望的占空比校正。

图12是使用时钟缓冲器块14来提供占空比失真校正时所涉及的示例性步骤的流程图。在步骤110，每一个缓冲器块14中的时钟缓冲器电路40可以被配置为使得输入端子Iset和Irelease接收适当的信号（例如，从而控制电路系统18可以配置复用器100和102以提供期望的占空比校正，如结合图11描述的）。如果期望，则向复用器100和102提供的控制比特可以被存储在CRAM单元、熔丝、反熔丝、可编程只读存储器存储单元、掩模编程和激光编程的结构等中。在步骤112，器件10可以被布置在正常操作中。在步骤114，缓冲器块40可以接收使用锁相环12产生的输入时钟信号。

在器件10的正常操作期间，缓冲器块14可以被用于经时钟分配网络16将时钟信号驱动到器件10上的各种区域（步骤116）。在每一个时钟缓冲器块14的输出端产生的时钟信号可以呈现校正的占空比。

在步骤118，缓冲器电路40可以等待输入端子In处的上升沿。作为对在端子In处检测到上升转换的响应，缓冲器电路40可以将其输出驱动到高（步骤120）。可以随后使在端子Irelease处的时钟信号的时钟电平高。在端子Irelease处的时钟信号升高之后，缓冲器电路40可以被配置为等待Iset处的上升转换（步骤122）。

作为对在端子Iset处检测到上升转换的响应，缓冲器电路40可以将其输出驱动到低（步骤124），因而锁定在适当量的高时钟相位。可以随后使端子Irelease处的时钟信号的时钟电平低，并且处理可以循环回到步骤118以检测输入端子In处的下一个上升沿（如路径126指示的）。在步骤120将其输出驱动到高的缓冲器电路40可以用于锁定在适当量的低时钟相位中，因而导致期望量的占空比失真校正。116的示例性步骤可以实时连续进行以确保缓冲器块14适当地将时钟信号在时钟分配网络16中沿每一个时钟缓冲器串传播（参见例如图1）。

附加实施方式

附加实施方式1、一种缓冲器电路，所述缓冲器电路包括：第一输入端，所述第一输入端可操作用于接收第一时钟信号；输出端，在所述输出端产生呈现期望占空比的对应的输出时钟信号；以及第二输入端，所述第二输入端可操作用于接收不同于所述第一时钟信号的第二时钟信号，其中所述第二时钟信号相对于所述第一时钟信号延迟相位偏移量，其中，基于输出时钟信号的期望占空比确定所述相位偏移量。

附加实施方式2、根据附加实施方式1所述的缓冲器电路，其中所述缓冲器电路包括可操作用于从锁相环电路接收第一时钟信号和第二时钟信号的时钟缓冲器电路。

附加实施方式3、根据附加实施方式1所述的缓冲器电路，所述缓冲器电路还包括：第三输入端，其可操作用于接收不同于所述第一时钟信号和所述第二时钟信号的第三时钟信号，其中所述第三时钟信号周期性地被激活以允许所述第二时钟信号中的转换设定所述输出时钟信号的期望占空比。

附加实施方式4、根据附加实施方式3所述的缓冲器电路，其中所述第一时钟信号、第二时钟信号和第三时钟信号包括呈现相等时钟频率的时钟信号。

附加实施方式5、根据附加实施方式3所述的缓冲器电路，所述缓冲器电路还包括：第四输入端，所述第四输入端可操作用于接收控制信号，其中当所述控制信号具有第一值时所述缓冲器电路被置于三态模式，以及其中当所述控制信号具有不同于所述第一值的第二值时所述缓冲器电路被置于主动模式。

附加实施方式6、根据附加实施方式3所述的缓冲器电路，所述缓冲器电路还包括：具有可操作用于接收所述第二时钟信号的第一输入端和可操作用于接收所述第三时钟信号的第二输入端的第一逻辑门，其中所述第一逻辑门可操作用于在所述第三控制信号被激活时使所述第二时钟信号中的转换通过，以及其中所述第一逻辑门可操作用于在所述第三时钟信号被去激活时输出在固定电平的信号。

附加实施方式7、根据附加实施方式6所述的缓冲器电路，所述缓冲器电路还包括：具有耦合到所述缓冲器电路的第一输入端的第一输入端和耦合到所述第一逻辑门的输出端的第二输入端的第二逻辑门。

附加实施方式8、根据附加实施方式7所述的缓冲器电路，所述缓冲器电路还包括：耦合在所述第二逻辑门的输出端和所述缓冲器电路的输出端之间的反相电路。

附加实施方式9、一种集成电路，所述集成电路包括：可操作用于产生多个时钟信号的时钟产生电路系统；以及可操作用于接收所述多个时钟信号的缓冲器电路系统，其中，所述缓冲器电路系统包括可操作用于接收所述多个时钟信号中的至少第一时钟信号和第二时钟信号并且可操作用于至少部分地基于接收到的第一时钟信号和第二时钟信号产生具有预定占空比的对应的输出时钟信号的至少一个缓冲器电路。

附加实施方式10、根据附加实施方式9所述的集成电路，其中所述时钟产生电路系统包括至少一个锁相环电路。

附加实施方式11、根据附加实施方式9所述的集成电路，其中所述缓冲器电路系统包括与所述至少一个缓冲器电路交叉耦合的附加缓冲器电路以提供双向缓冲功能。

附加实施方式12、根据附加实施方式9所述的集成电路，其中所述至少一个缓冲器电路还可操作用于接收所述多个时钟信号中的第三时钟信号，其中所述第二时钟信号和所述第三时钟信号是所述第一时钟信号的相应延迟版本，以及其中所述第三时钟信号周期性地被激活以允许所述第二时钟信号中的转换设定所述输出时钟信号的期望占空比。

附加实施方式13、根据附加实施方式9所述的集成电路，其中所述缓冲器电路系统包括与所述至少一个缓冲器电路并联耦合的附加缓冲器电路。

附加实施方式14、根据附加实施方式9所述的集成电路，其中所述缓冲器电路系统包括与所述至少一个缓冲器电路串联耦合的附加缓冲器电路。

附加实施方式15、一种使用具有输出端和至少第一输入端和第二输入端的缓冲器电路的方法，所述方法包括：用所述缓冲器电路的第一输入端接收第一时钟信号；用所述缓冲器电路的第二输入端接收第二时钟信号，其中，所述第二时钟信号是所述第一时钟信号的延迟版本；以及至少部分地基于接收到的第一时钟信号和第二时钟信号在所述缓冲器电路的输出端产生呈现预定的占空比的输出时钟信号。

附加实施方式16、根据附加实施方式15所述的方法，所述方法还包括：作为对在所述第一时钟信号中检测到上升沿的响应，将所述输出时钟信号驱动到高。

附加实施方式17、根据附加实施方式16所述的方法，所述方法还包括：作为对在所述第二时钟信号中检测到上升沿的响应，将所述输出时钟信号驱动到低。

附加实施方式18、根据附加实施方式15所述的方法，所述方法还包括：作为对在所述第二时钟信号中检测到上升沿的响应，将所述输出时钟信号驱动到低。

附加实施方式19、根据附加实施方式15所述的方法，其中，所述缓冲器电路包括第三输入端，所述方法还包括：用所述缓冲器电路的第三输入端接收第三时钟信号，其中所述第三时钟信号是所述第一时钟信号的延迟版本；其中所述第三时钟信号不同于所述第二时钟信号，以及其中所述第三时钟信号被配置为在所述第二时钟信号低的第一时间段期间转换到高，并且被配置为在所述第一时钟信号低的第二时间段期间转换到低。

附加实施方式20、根据附加实施方式19所述的方法，其中，用所述缓冲器电路的第二输入端接收所述第二时钟信号包括通过第一复用电路接收所述第二时钟信号，以及其中用所述缓冲器电路的第三输入端接收所述第三时钟信号包括通过第二复用电路接收所述第三时钟信号。

附加实施方式21、根据附加实施方式15所述的方法，其中，所述缓冲器电路包括第三输入端，所述方法还包括：用所述缓冲器电路的第三输入端接收控制信号；当所述控制信号具有第一值时将所述缓冲器电路置于三态模式；以及当所述控制信号具有不同于所述第一值的第二值时将所述缓冲器电路置于正常操作中。

以上仅仅是本发明的原理的例示，并且不背离本发明的范围和精神下本领域技术人员可以进行各种修改。上述实施方式可以单独实施或者任意组合实施。

Claims (21)

1.一种缓冲器电路，所述缓冲器电路包括：

第一输入端，所述第一输入端可操作用于接收第一时钟信号；

输出端，在所述输出端产生呈现期望占空比的对应的输出时钟信号；以及

第二输入端，所述第二输入端可操作用于接收不同于所述第一时钟信号的第二时钟信号，其中所述第二时钟信号相对于所述第一时钟信号延迟相位偏移量，其中基于所述输出时钟信号的期望占空比确定所述相位偏移量。

2.根据权利要求1所述的缓冲器电路，其中所述缓冲器电路包括可操作用于从锁相环电路接收所述第一时钟信号和所述第二时钟信号的时钟缓冲器电路。

3.根据权利要求1所述的缓冲器电路，还包括：

第三输入端，其可操作用于接收不同于所述第一时钟信号和所述第二时钟信号的第三时钟信号，其中所述第三时钟信号周期性地被激活以允许所述第二时钟信号中的转换从而设定所述输出时钟信号的期望占空比。

4.根据权利要求3所述的缓冲器电路，其中所述第一时钟信号、第二时钟信号和第三时钟信号包括呈现相等时钟频率的时钟信号。

5.根据权利要求3所述的缓冲器电路，还包括：

第四输入端，所述第四输入端可操作用于接收控制信号，其中当所述控制信号具有第一值时所述缓冲器电路被置于三态模式，以及其中当所述控制信号具有不同于所述第一值的第二值时所述缓冲器电路被置于主动模式。

6.根据权利要求3所述的缓冲器电路，还包括：

第一逻辑门，其具有可操作用于接收所述第二时钟信号的第一输入端和可操作用于接收所述第三时钟信号的第二输入端，其中所述第一逻辑门可操作用于在所述第三时钟信号被激活时使所述第二时钟信号中的转换通过，以及其中所述第一逻辑门可操作用于在所述第三时钟信号被去激活时输出在固定电平的信号。

7.根据权利要求6所述的缓冲器电路，还包括：

具有耦合到所述缓冲器电路的第一输入端的第一输入端和耦合到所述第一逻辑门的输出端的第二输入端的第二逻辑门。

8.根据权利要求7所述的缓冲器电路，还包括：

耦合在所述第二逻辑门的输出端和所述缓冲器电路的所述输出端之间的反相电路。

9.一种集成电路，所述集成电路包括：

可操作用于产生多个时钟信号的时钟产生电路系统；以及

可操作用于接收所述多个时钟信号的缓冲器电路系统，其中所述缓冲器电路系统包括至少一个缓冲器电路，其可操作用于接收所述多个时钟信号中的至少第一时钟信号和第二时钟信号并且可操作用于至少部分地基于接收到的第一时钟信号和第二时钟信号产生具有预定占空比的对应的输出时钟信号。

10.根据权利要求9所述的集成电路，其中，所述时钟产生电路系统包括至少一个锁相环电路。

11.根据权利要求9所述的集成电路，其中，所述缓冲器电路系统包括与所述至少一个缓冲器电路交叉耦合的附加缓冲器电路以提供双向缓冲功能。

12.根据权利要求9所述的集成电路，其中所述至少一个缓冲器电路还可操作用于接收所述多个时钟信号中的第三时钟信号，其中所述第二时钟信号和所述第三时钟信号是所述第一时钟信号的相应延迟版本，以及其中所述第三时钟信号被周期性地激活以允许所述第二时钟信号中的转换从而设定所述输出时钟信号的期望占空比。

13.根据权利要求9所述的集成电路，其中，所述缓冲器电路系统包括与所述至少一个缓冲器电路并联耦合的附加缓冲器电路。

14.根据权利要求9所述的集成电路，其中，所述缓冲器电路系统包括与所述至少一个缓冲器电路串联耦合的附加缓冲器电路。

15.一种使用具有输出端和至少第一输入端和第二输入端的缓冲器电路的方法，所述方法包括：

用所述缓冲器电路的第一输入端接收第一时钟信号；

用所述缓冲器电路的第二输入端接收第二时钟信号，其中所述第二时钟信号是所述第一时钟信号的延迟版本；以及

至少部分地基于接收到的第一时钟信号和第二时钟信号在所述缓冲器电路的输出端产生呈现预定占空比的输出时钟信号。

16.根据权利要求15所述的方法，所述方法还包括：

作为对在所述第一时钟信号中检测到上升沿的响应，将所述输出时钟信号驱动到高。

17.根据权利要求16所述的方法，所述方法还包括：

作为对在所述第二时钟信号中检测到上升沿的响应，将所述输出时钟信号驱动到低。

18.根据权利要求15所述的方法，所述方法还包括：

作为对在所述第二时钟信号中检测到上升沿的响应，将所述输出时钟信号驱动到低。

19.根据权利要求15所述的方法，其中所述缓冲器电路包括第三输入端，所述方法还包括：

用所述缓冲器电路的第三输入端接收第三时钟信号，其中所述第三时钟信号是所述第一时钟信号的延迟版本；其中所述第三时钟信号不同于所述第二时钟信号，以及其中所述第三时钟信号被配置为在所述第二时钟信号低的第一时间段期间转换到高，并且被配置为在所述第一时钟信号低的第二时间段期间转换到低。

20.根据权利要求19所述的方法，其中用所述缓冲器电路的第二输入端接收所述第二时钟信号包括通过第一复用电路接收所述第二时钟信号，以及其中用所述缓冲器电路的第三输入端接收所述第三时钟信号包括通过第二复用电路接收所述第三时钟信号。

21.根据权利要求15所述的方法，其中所述缓冲器电路包括第三输入端，所述方法还包括：

用所述缓冲器电路的所述第三输入端接收控制信号；

当所述控制信号具有第一值时将所述缓冲器电路置于三态模式；以及

当所述控制信号具有不同于所述第一值的第二值时将所述缓冲器电路置于正常操作。

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