KR101743062B1

KR101743062B1 - 버퍼 회로 및 상기 버퍼를 이용한 듀티 보정 방법

Info

Publication number: KR101743062B1
Application number: KR1020100023812A
Authority: KR
Inventors: 강경태
Original assignee: 삼성전자주식회사
Priority date: 2010-03-17
Filing date: 2010-03-17
Publication date: 2017-06-05
Also published as: US8358162B2; KR20110104739A; US20110227622A1

Abstract

버퍼 회로가 개시된다. 상기 버퍼 회로느느 제1 입력 신호 및 제2 입력 신호를 수신하고, 상기 제1 입력 신호 및 제2 입력 신호의 차이를 증폭하여 출력하는 증폭 회로, 상기 제1 입력 신호의 듀티에 기초하여 가변되는 상기 증폭 회로의 브랜치 전류(Branch Current)의 증감에 기초하여 제어 노드에 전하를 충전 또는 방전하는 전하 펌프 회로, 및 상기 증폭 회로의 출력 신호를 수신하고, 상기 제어 노드의 전압에 기초하여 풀 업(Pull Up) 강도(Strength) 및 풀 다운 강도(Pull Down)를 제어함으로써 상기 증폭 회로의 출력 신호의 듀티를 보정하여 출력하는 드라이버 회로를 포함할 수 있다.

Description

버퍼 회로 및 상기 버퍼를 이용한 듀티 보정 방법{Buffer circuit and duty correction method using the same}

본 발명은 버퍼 회로에 관한 것으로, 보다 상세하게는 입력 신호의 왜곡된 듀티를 보정하는 버퍼 및 상기 버퍼를 이용한 듀티 보정 방법에 관한 것이다.

반도체 메모리 장치(예컨대, 디램(DRAM)) 등에 이용되는 버퍼는 기본적으로 고속의 소신호(Small Signal) 입력 신호를 증폭하여 시스템 노이즈에 면역성(Immunity)이 강한 씨모스 레벨(CMOS Level)의 신호로 버퍼링하는데 적합하도록 설계된다.

이렇게 설계된 일반적인 버퍼는 왜곡된 입력 신호의 듀티를 보정하지 않고 버퍼링한다. 버퍼에 의하여 입력 신호의 듀티 오프셋이 보정되지 않을 경우에는 버퍼의 출력 신호를 수신하여 처리하는 장치에 있어서의 셋업 마진(Set Margin) 및 홀드(Hold) 마진은 감소될 수밖에 없으며, 나아가 버퍼의 출력 신호 처리 과정에서 누적되는 듀티 오프셋에 의하여 반도체 장치 자체가 오동작할 수도 있다.

따라서 본 발명이 이루고자 하는 기술적인 과제는 입력 신호의 듀티 오프셋을 보정하여 일정한 듀티를 갖는 출력 신호를 발생할 수 있는 버퍼 및 듀티 보정 방법을 제공하는 것이다.

상기 기술적 과제를 해결하기 위한 버퍼 회로는 증폭 회로, 전하 펌프 회로, 및 드라이버 회로를 포함할 수 있다. 상기 증폭 회로는 제1 입력 신호 및 제2 입력 신호를 수신하고, 상기 제1 입력 신호 및 제2 입력 신호의 차이를 증폭하여 출력할 수 있다.

상기 전하 펌프 회로는 상기 제1 입력 신호의 듀티에 기초하여 가변되는 상기 증폭 회로의 브랜치 전류(Branch Current)의 증감에 기초하여 제어 노드에 전하를 충전 또는 방전할 수 있다. 상기 드라이버 회로는 상기 증폭 회로의 출력 신호를 수신하고, 상기 제어 노드의 전압에 기초하여 풀 업(Pull Up) 강도(Strength) 및 풀 다운 강도(Pull Down)를 제어함으로써 상기 증폭 회로의 출력 신호의 듀티를 보정하여 출력할 수 있다.

상기 기술적 과제를 해결하기 위한 다른 버퍼 회로는 증폭 회로, 듀티 제어 회로, 및 드라이버 회로를 포함할 수 있다. 상기 증폭 회로는 제1 입력 신호 및 제2 입력 신호를 수신하고, 상기 제1 입력 신호 및 제2 입력 신호의 차이를 증폭하여 출력할 수 있다.

상기 듀티 제어 회로는 상기 제1 입력 신호의 듀티에 기초하여 가변되는 상기 증폭 회로의 브랜치 전류의 증감에 기초하여 가변되는 제어 신호를 발생할 수 있다. 상기 드라이버 회로는 상기 증폭 회로의 출력 신호를 수신하고, 상기 제어 신호에 기초하여 상기 증폭 회로의 출력 신호의 상승 기울기 및 하강 기울기를 제어하여 버퍼링함으로써 상기 증폭 회로의 출력 신호의 듀티를 보정하여 출력할 수 있다.

상기 기술적 과제를 해결하기 위한 버퍼 회로를 이용한 듀티 보정 방법은 증폭 회로에서 제1 입력 신호 및 제2 입력 신호를 수신하고, 상기 제1 입력 신호 및 제2 입력 신호의 차이를 증폭하여 출력하는 단계, 상기 제1 입력 신호의 듀티에 기초하여 가변되는 상기 증폭 회로의 브랜치 전류의 증감에 기초하여 제어 노드에 전하를 충전 또는 방전하는 단계, 및 상기 증폭 회로의 출력 신호를 수신하고, 상기 제어 노드의 전압에 기초하여 드라이버 회로의 풀 업(Pull Up) 강도(Strength) 및 풀 다운 강도(Pull Down)를 제어함으로써 상기 증폭 회로의 출력 신호의 듀티를 보정하는 단계를 포함할 수 있다.

본 발명의 실시예에 따른 버퍼 회로를 이용한 듀티 보정 방법은 컴퓨터로 읽을 수 있는 기록 매체에 저장된 상기 버퍼 회로를 이용한 듀티 보정 방법을 실행하기 위한 컴퓨터 프로그램을 실행함으로써 구현될 수 있다.

상술한 바와 같이 본 발명에 따른 버퍼 회로 및 상기 버퍼 회로를 이용한 듀티 보정 방법은 입력 신호의 듀티를 보정하여 일정한 듀티를 갖는 신호를 출력할 수 있는 효과가 있다.

도 1은 본 발명의 실시예에 따른 버퍼 회로의 블락도이다.
도 2는 본 발명의 실시예에 따른 버퍼 회로의 회로도이다.
도 3은 도 2에 도시된 드라이버 회로의 회로도이다.
도 4는 도 2에 도시된 버퍼 회로의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 실시예에 따른 버퍼 회로를 이용한 듀티 보정 방법을 설명하기 위한 흐름도이다.
도 6은 본 발명의 실시예에 따른 버퍼 회로를 구성하는 듀티 제어 회로의 일실시예에다.
도 7은 도 6에 도시된 듀티 제어 회로로부터 출력되는 제어 신호에 응답하여 증폭 회로의 출력 신호의 듀티를 보정하기 위한 드라이버 회로의 회로도이다.
도 8은 본 발명의 다른 실시예에 따른 버퍼 회로를 이용한 듀티 보정 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명의 실시예에 따른 반도체 메모리 시스템의 블락도이다.
도 10은 본 발명의 실시예에 따른 데이터 처리 장치의 블락도이다.

본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니된다.

본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

예컨대, 어느 하나의 구성요소가 다른 구성요소로 데이터 또는 신호를 '전송 또는 출력'하는 경우에는 상기 구성요소는 상기 다른 구성요소로 직접 상기 데이터 또는 신호를 '전송 또는 출력'할 수 있고, 적어도 하나의 또 다른 구성요소를 통하여 상기 데이터 또는 신호를 상기 다른 구성요소로 '전송 또는 출력'할 수 있음을 의미한다.

구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 1은 본 발명의 실시예에 따른 버퍼 회로(100)의 블락도이다. 상기 버퍼 회로(100)는 피드백 루프 없이 입력 신호(Din)의 왜곡된 듀티를 보상하여 일정한 듀티를 갖는 출력 신호(Dout)를 발생하여 출력할 수 있다.

상기 버퍼 회로(100)는 증폭 회로(110), 듀티 제어 회로(120), 및 드라이버 회로(130)를 포함한다. 상기 증폭 회로(110)는 제1 입력 신호(Din) 및 제2 입력 신호(Vref)를 수신하고, 상기 제1 입력 신호(Din) 및 제2 입력 신호(Vref)의 차이를 증폭하여 출력할 수 있다.

상기 듀티 제어 회로(120)는 상기 제1 입력 신호(Din)의 듀티에 기초하여 가변되는 상기 증폭 회로(110)의 브랜치 전류(Branch Current)의 증감에 기초하여 가변되는 제어 신호를 발생할 수 있다. 예컨대, 상기 듀티 제어 회로(120)는 상기 제1 입력 신호(Din)의 듀티에 기초하여 가변되는 상기 증폭 회로의 브랜치 전류(Branch Current)의 증감에 기초하여 제어 노드(미도시)를 충전 또는 방전하는 전하 펌프 회로로 구현될 수 있다. 이때, 상기 제1 입력 신호(Din)의 듀티에 기초하여 가변되는 제어 노드의 전압(V_CS)이 상기 증폭 회로(110)의 출력 신호(Dout')의 듀티를 보정하기 위한 제어 신호(V_CS)가 될 수 있다.

상기 드라이버 회로(130)는 상기 증폭 회로(110)의 출력 신호(Dout')를 수신하고, 상기 제어 신호(V_CS)에 기초하여 상기 증폭 회로(110)의 출력 신호(Dout')의 상승 기울기 또는 하강 기울기를 제어한 다음, 상승 또는 하강 기울기가 제어된 신호를 버퍼링함으로써 상기 증폭 회로(110)의 출력 신호(Dout')의 듀티를 보정할 수 있다. 상술한 바와 같이, 상기 제어 신호(V_CS)는 상기 제어 노드의 전압일 수 있다.

상기 증폭 회로(110)의 출력 신호(Dout')의 상승 기울기는 상기 드라이버 회로(130)의 풀 업(Pull Up) 강도(Strength) 변화에 기초하여 제어될 수 있으며, 상기 증폭 회로(110)의 출력 신호(Dout')의 하강 기울기는 상기 드라이버 회로(130)의 풀 다운 강도(Pull Down) 변화에 기초하여 제어될 수 있다.

도 2는 본 발명의 실시예에 따른 버퍼 회로(100)의 회로도이다. 이하, 상기 버퍼 회로(100)의 구체적 구현예를 살펴본다.

도 2에 도시된 바와 같이, 증폭 회로(110)는 입력 신호(Vref)에 의하여 자체적으로 바이어스 전압(BIAS)을 발생하는 BAZES 형의 증폭 회로일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예컨대, 본 발명의 실시예에 따른 버퍼 회로의 증폭기는 일반적인 차동 증폭 회로일 수도 있다.

도 2를 참조하면, 상기 증폭 회로(110)는 제1 정전류원(114A), 제2 정전류원(114B), 및 증폭부(112)를 포함한다. 상기 제1 정전류원(114A) 및 제2 정전류원(114B)은 제2 입력 신호(Vref)에 기초하여 발생하는 바이어스 전압(BIAS)에 기초하여 일정한 전류를 바이어스 전류(ISS)를 발생한다.

도 2에 도시된 바와 같이, 상기 제1 정전류원(114A)은 상기 바이어스 전압(BIAS)에 응답하여 구동되는 PMOS 트랜지스터(M6)로 구현될 수 있고, 상기 제2 정전류원(114B)은 상기 바이어스 전압(BIAS)에 응답하여 구동되는 NMOS 트랜지스터(M9)로 구현될 수 있다. 상기 제2 입력 신호(Vref)는 일정한 전압 레벨을 갖는 기준 전압일 수 있는바, 이하에서는 상기 제2 입력 신호(Vref)를 기준 전압이라 칭한다.

상기 증폭부(112)는 상기 제1 정전류원(114A) 및 제2 정전류원(114B)에 의하여 발생되는 바이어스 전류(ISS)를 드라이빙 전류로 사용하여, 제1 입력 신호(Din) 및 제2 입력 신호(Vref)의 차이를 증폭하여 출력한다. 즉, 상기 증폭부(112)는 제1 입력 신호(Din) 및 제2 입력 신호(Vref)를 차동 증폭하여 출력한다.

도 2에 도시된 바와 같이, 상기 증폭부(112)는 제1 입력 신호(Din)에 응답하여 구동되는 MOS 트랜지스터 쌍(M7, M8) 및 제2 입력 신호(Vref)에 응답하여 구동되는 MOS 트랜지스터 쌍(M10, M11)로 구현될 수 있다.

상기 버퍼 회로(100)에서 듀티 보정의 대상이 되는 신호는 실질적으로 기준 전압(Vref)이 아니라 제1 입력 신호(Din)이다. 그러므로 이하에서는 상기 제1 입력 신호(Din)만을 입력 신호라 칭한다. 이에 따르면, 상기 증폭부(112)의 증폭 동작을 기준 전압(Vref)과 입력 신호(Din)를 차동 증폭하여 출력한다고 표현할 수 있는 것이다.

상기 전하 펌프 회로(120)는 제1 전하 펌프(M0), 제2 전하 펌프(M1), 제1 커패시터(M3), 및 제2 커패시터(M2)를 포함한다. 상기 제1 전하 펌프(M1)는 상기 제1 정전류원(114A) 및 상기 증폭부(112)의 공통 노드(N_C1)에 연결되며, 상기 기준 전압(Vref)에 응답하여 상기 제어 노드(N_CS)의 전하를 접지 전압 라인(VSS)를 통하여 방전할 수 있다.

상기 제2 전하 펌프(M0)는 제2 정전류원(114B) 및 증폭부(112)의 공통 노드(N_C2)에 연결되며, 상기 기준 전압(Vref)에 응답하여 상기 제어 노드(N_CS)로 전하를 충전할 수 있다. 상기 제1 전하 펌프(M1) 및 제2 전하 펌프(M0)의 전하 펌핑 전햐량은 입력 신호(Din)의 듀티 변동에 의하여 가변될 수 있다.

이하, 상기 전하 펌프 회로(120)의 동작을 좀더 구체적으로 살펴본다. 만약, 제1 입력 신호(Din)의 듀티가 일정(예컨대, 50%)하면, 상기 제1 전하 펌프(M1) 및 제2 전하 펌프(M0)의 상기 기준 전압(Vref)에 기초한 펌핑 동작에 의하여 상기 제어 노드(N_CS)의 전압은 일정하게 유지된다. 참고로, 본 명세서에서 듀티는 신호의 주기에 대한 하이 구간의 비를 의미한다.

그러나 제1 입력 신호(Din)의 듀티가 왜곡되어 증폭부(112)의 브랜치 전류(IB)가 가변되면 상기 제어 노드(N_CS)의 전압(V_CS)은 가변된다. 예컨대, 제1 입력 신호(Din)의 듀티가 50%를 이상이 되면, 증폭부(112)의 제1 브랜치 전류(IB)는 증가하며 제1 전하 펌프(M1)에 의하여 제어 노드(N_CS)로부터 방전되는 전하에 의한 전류(I_M1)은 감소한다.

왜냐하면, 제1 브랜치 전류(IB), 제2 브랜치 전류(IB2), 전하 펌프 회로(120)에 의하여 방전되는 전류의 합은 일정한 값을 갖는 바이어스 전류(ISS)여야 하며, 기준 전압(Vref)에 의한 제2 브랜치 전류(IB2)는 일정하기 때문이다. 그러면, 상기 제어 노드(N_CS)에서 상기 제1 전하 펌프(M1)에 의하여 방전되는 전햐량보다 상기 제2 전하 펌프(M0)에 의하여 충전되는 전하량이 더 많아지기 때문에 상기 제어 노드(N_CS)의 전압은 상승한다.

반대로, 제1 입력 신호(Din)의 듀티가 50%를 이하가 되면, 상기 제1 브랜치 전류(IB)는 감소하며 제1 전하 펌프(M1)에 의하여 제어 노드(N_CS)로부터 방전되는 전하에 의한 전류(I_M1)는 증가한다. 그러면, 상기 제어 노드(N_CS)에서 상기 제1 전하 펌프(M1)에 의하여 방전되는 전햐량보다 상기 제2 전하 펌프(M0)에 의하여 충전되는 전하량이 더 적어지기 때문에 상기 제어 노드(N_CS)의 전압은 하강하게 된다.

참고로, 본 명세서에서 듀티가 왜곡되었다 함은 듀티가 50% 이하이거나 이상인 경우를 의미한다. 또한, 본 명세서는 듀티가 50%가 아닌 입력 신호(Din)를 수신하여 그 듀티를 보정함으로써 듀티가 50%인 출력 신호(Dout)를 발생하는 버퍼 회로(100)를 예로 들어 본 발명의 기술적 사상을 설명한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예컨대, 본 발명의 실시예에 따른 버퍼 회로(100)는 60%의 듀티를 기준으로 듀티가 60% 이상 또는 이하인 입력 신호(Din)의 듀티를 보정하여 듀티가 60%인 출력 신호(Dout)를 발생할 수도 있다.

상기 제1 커패시터(M3) 및 제2 커패시터(M2)는 상기 제어 노드(N_CS)의 전압(V_CS)에서 고주파 성분을 필터링하는 로우 패스 필터링 역할을 한다. 즉, 상기 제1 커패시터(M3) 및 제2 커패시터(M2)는 드라이버 회로(130)에 공급되는 제어 노드(N_CS)의 전압(V_CS)은 보다 직류 전류에 가까워지도록 노이즈를 필터링하는 것이다. 도 2를 참조하면, 상기 제1 커패시터(M3) 및 제2 커패시터(M2)는 CMOS 공정에 의하여 구현될 수 있음을 알 수 있다.

상기 드라이버 회로(130)는 상기 전하 펌프 회로(120)의 전하 펌핑 동작에 의하여 가변되는 상기 제어 노드(N_CS)의 전압(V_CS)에 응답하여 상기 증폭 회로(110)의 증폭 회로(110)의 출력 신호(Dout')의 듀티를 보정할 수 있다. 도 3은 도 2에 도시된 드라이버 회로(130)의 회로도이다. 도 3을 참조하면, 상기 드라이버 회로(130)는 제1 버퍼(132A) 및 제2 버퍼(132B)를 포함한다.

상기 제1 버퍼(132A)는 상기 제어 노드(N_CS)의 전압(V_CS)에 기초하여 상기 증폭 회로(110)의 출력 신호(Dout')의 상승 기울기 및 하강 기울기를 제어할 수 있다. 상기 제1 버퍼(132A)는 풀 업 제어부(M4) 및 풀 다운 제어부(M5)를 포함한다. 참고로, 도 3에서는 상기 제1 버퍼(132A) 및 제2 버퍼(132B)의 기본적인 풀 업 및 풀 다운 회로는 도시되지 않았다.

상기 풀 업 제어부(M4)는 상기 제어 노드(N_CS)의 전압(V_CS)에 응답하여 상기 증폭 회로(110)의 출력 신호(Dout')의 풀 업 강도를 증가시킴으로써 상기 증폭 회로(110)의 출력 신호(Dout')의 상승 기울기를 증가시킬 수 있다. 상기 풀 다운 제어부(M5)는 상기 제어 노드(N_CS)의 전압(V_CS)에 응답하여 상기 증폭 회로(110)의 출력 신호(Dout')의 풀 다운 강도를 증가시킴으로써 상기 증폭 회로(110)의 출력 신호(Dout')의 하강 기울기를 증가시킬 수 있다.

예컨대, 상기 제어 노드(N_CS)의 전압(V_CS)이 높아지면 상기 풀 업 제어부(M4)에 의하여 제1 버퍼(132A)에 공급되는 전하량은 감소하고 상기 풀 다운 제어부(M5)에 의하여 상기 제1 버퍼(132A)로부터 방전되는 전하량은 증가한다. 그러므로 상기 제1 버퍼(132A)의 출력 신호(Dout")의 하강 기울기가 증가한다.

반대로, 상기 제어 노드(N_CS)의 전압(V_CS)이 낮아지면 상기 풀 업 제어부(M4)에 의하여 제1 버퍼(132A)에 공급되는 전하량은 증가하고 상기 풀 다운 제어부(M5)에 의하여 상기 제1 버퍼(132A)로부터 방전되는 전하량은 감소한다. 그러므로 상기 제1 버퍼(132A)의 출력 신호(Dout")의 상승 기울기가 증가한다.

도 2에 도시된 바와 같이, 상기 풀 업 제어부(M4)는 제어 노드(N_CS)의 전압(V_CS)에 응답하여 구동되는 PMOS 트랜지스터로 구현될 수 있고, 상기 풀 다운 제어부(M5)는 제어 노드(N_CS)의 전압(V_CS)에 응답하여 구동되는 NMOS 트랜지스터로 구현될 수 있다.

상기 제2 버퍼(132B)는 상기 제1 버퍼(132A)의 출력 신호(Dout")를 버퍼링함으로써 듀티가 보정된 신호(Dout)를 출력할 수 있다. 상기 제1 버퍼(132A)과 제2 버퍼(132B)에 의한 듀티 제어 동작은 다음과 같다.

상기 제1 버퍼(132A)에 의하여 상기 증폭 회로(110)의 출력 신호(Dout')의 상승 기울기가 증가되면 상기 제2 버퍼(132B)에 의하여 버퍼링된 신호(Dout)의 듀티는 상기 증폭 회로(110)의 출력 신호(Dout')의 듀티보다 증가하며, 상기 제1 버퍼(132A)에 의하여 상기 증폭 회로(110)의 출력 신호(Dout')의 하강 기울기가 증가되면 상기 제2 버퍼(132B)에 의하여 버퍼링된 신호(Dout)의 듀티는 상기 증폭 회로(110)의 출력 신호(Dout')의 듀티보다 감소한다.

도 2에 도시된 바와 같이, 상기 제1 버퍼(132A) 및 제2 버퍼(132B) 각각은 인버터로 구현될 수 있다. 도 2에 도시되지는 않았으나, 상기 드라이버 회로(130)는 상기 제2 버퍼(132B)에 직렬로 연결되어 상기 제1 버퍼(132A)의 출력 신호(Dout")를 순차적으로 출력할 수 있는 인버터를 더 포함할 수도 있다.

상술한 바에 따라서, 입력 신호(Din)의 듀티가 50% 이하인 경우와 50% 이상인 경우에 있어서의 상기 버퍼 회로(100)의 듀티 제어 메커니즘을 간략히 살펴본다.

예컨대, 상기 입력 신호(Din)의 듀티가 35%라고 가정한다. 상기 제어 노드(N_CS)의 전압(V_CS)이 입력 신호의 듀티가 50%인 경우의 제어 노드(N_CS)의 전압(V_CS)에 비하여 낮아진다. 그러면 풀 업 제어부(M4)에 의하여 제1 버퍼(132A)의 출력 신호(Dout")의 상승 기울기가 증가한다. 그러므로 상기 제2 버퍼(132B)에 의하여 버퍼링된 신호(Dout)의 듀티는 35%보다 커진다.

예컨대, 상기 입력 신호(Din)의 듀티가 65%라고 가정한다. 상기 제어 노드(N_CS)의 전압(V_CS)이 입력 신호의 듀티가 50%인 경우의 제어 노드(N_CS)의 전압(V_CS)에 비하여 높아진다. 그러면 풀 다운 제어부(M5)에 의하여 제1 버퍼(132A)의 출력 신호(Dout")의 하강 기울기가 증가한다. 그러므로 상기 제2 버퍼(132B)에 의하여 버퍼링된 신호(Dout)의 듀티는 65%보다 작아진다.

이상에서는 도 2를 참조하여, 자체 바이어스 전압에 기초하여 구동되는 바이어스용 정전류원을 2개 포함하는 증폭 회로(110)에서의 입력 신호(Din)의 듀티 왜곡을 보정하는 과정을 살펴 보았다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예컨대, 본 발명의 다른 실시예에 따른 버퍼 회로는 자체 바이어스 전압에 의한 1개의 정전류원과 증폭부를 포함할 수도 있으며, 듀티 제어 회로는 상기 정전류원고가 상기 증폭부 사이에 연결되어 입력 신호의 듀티 정보를 반영한 제어신호를 발생할 수 있다. 또한, 본 발명의 또 다른 실시예에 따른 버퍼 회로는 외부에서 공급되는 바이어스 전압에 응답하여 구동되는 정전류원을 포함할 수도 있다.

도 4는 도 2에 도시된 버퍼 회로(100)의 동작을 설명하기 위한 타이밍도이며, 도 5는 본 발명의 실시예에 따른 버퍼 회로(100)를 이용한 듀티 보정 방법을 설명하기 위한 흐름도이다. 이하, 도 2 내지 도 5를 참조하여 상기 버퍼 회로(100)의 동작을 순차적으로 살펴본다.

증폭 회로(110)에 기준 전압(Vref)과 입력 신호(Din)가 인가된다(S50). 도 4를 참조하면, 입력 신호(Din)의 듀티는 35% 에서 65% 사이의 듀티를 가질 수 있음을 알 수 있다.

기준 전압(Vref)과 입력 신호(Din)가 인가되면 상기 증폭 회로(110)는 상기 기준 전압(Vref)과 상기 입력 신호(Din)를 차동 증폭하여 출력하고, 듀티 제어 회로(120), 즉, 전하 펌프 회로(120)는 입력 신호(Din)의 듀티에 기초하여 제어 노드(N_CS)를 충전 또는 방전한다(S51). 도 4를 참조하면, 상기 증폭 회로(110)의 출력 신호(Dout')의 듀티 역시 왜곡되어 있으며, 상기 제어 노드(N_CS)의 전압(V_CS)은 상기 입력 신호(Din)의 듀티에 기초하여 레벨이 가변되는 것을 알 수 있다.

드라이버 회로(130)의 제1 버퍼(132A)는 상기 증폭 회로(110)의 출력 신호(Dout') 및 상기 제어 노드(N_CS)의 전압(V_CS)을 수신하고, 상기 제어 노드(N_CS)의 전압(V_CS)에 기초하여 차동 증폭된 신호의 상승 기울기 또는 하강 기울기를 제어한다(S52). 도 4를 참조하면, 상기 제1 버퍼(132A)에 의하여 출력 신호(Dout')의 그 상승 기울기 및 하강 기울기가 가변되었음을 알 수 있다.

그러면, 상기 드라이버 회로(130)의 제2 버퍼(132B)는 상승 기울기 또는 하강 기울기가 제어된 신호(Dout')를 버퍼링함으로써 듀티가 50%로 보정된 출력 신호(Dout)를 발생한다(S53). 도 4를 참조하면, 상기 듀티가 보정된 출력 신호(Dout)의 듀티는 약 51.9%로 50%에 근접함을 알 수 있다.

도 6은 본 발명의 실시예에 따른 버퍼 회로(100)를 구성하는 듀티 제어 회로(120')의 다른 실시예이다. 도 7은 도 6에 도시된 듀티 제어 회로(120')로부터 출력되는 제어 신호(CS[N])에 응답하여 증폭 회로의 출력 신호(Dout')의 듀티를 보정하기 위한 드라이버 회로(130')의 회로도이다.

도 6을 참조하면, 상기 듀티 제어 회로(120)는 제어 노드(N_CS)의 전압(V_CS)을 수신하여 입력 신호(Din)의 듀티 왜곡에 따른 상기 제어 노드(N_CS)의 전압(V_CS)의 변화량을 검출하여 출력하는 전압 검출부(122) 및 상기 제어 노드(N_CS)의 전압(V_CS)의 변화량에 기초하여 상기 입력 신호(Din)의 듀티를 보정하기 위한 제어 신호(CS[N])를 발생하는 제어 신호 발생부(124)를 더 포함할 수 있다.

예컨대, 상기 듀티 제어 회로(120')는 기준 듀티 50%에 대한 입력 신호(Din)의 듀티 왜곡에 기초하여 가변되는 제어 노드(N_CS)의 전압(V_CS)의 변화량을 검출하고, 상기 변화량에 기초하여 다수의 비트들로 구성되는 제어 신호(CS[N])를 발생할 수 있다.

도 7을 참조하면, 상기 드라이버 회로(130')는 상기 제어 신호(CS[N])에 응답하여 구동되는 풀 업 제어부(M4A 내지 M4N)에 의하여 증폭 회로(110)의 출력 신호(Dout')의 상승 기울기를 제어하고, 상기 제어 신호(CS[N])에 응답하여 구동되는 풀 다운 제어부(M5A 내지 M5N)에 응답하여 상기 증폭 회로(110)의 출력 신호(Dout')의 하강 기울기를 제어하여 버퍼링함으로써 상기 입력 신호(Din)의 듀티 왜곡을 보정할 수 있다.

도 7에 도시된 바와 같이, 상기 풀 업 제어부(M4A 내지 M4N)는 각각이 상기 제어 신호(CS[N])를 구성하는 비트들 중에서 대응하는 비트에 응답하여 구동되는 다수의 NMOS 트랜지스터로 구현될 수 있으며, 상기 풀 다운 제어부(M4A 내지 M4N)는 각각이 상기 제어 신호(CS[N])를 구성하는 비트들 중에서 대응하는 비트에 응답하여 구동되는 다수의 PMOS 트랜지스터로 구현될 수 있다.

도 8은 도 6에 도시된 듀티 제어 회로(120') 및 도 7에 도시된 드라이버 회로(130')를 포함하는 버퍼 회로(100)를 이용한 듀티 보정 방법을 설명하기 위한 흐름도이다. 이하, 도 2 및 도 6 내지 도 8을 참조하여 그 과정을 순차적으로 살펴본다.

인가되는 입력 신호(Din) 및 기준 전압(Vref)에 기초한 증폭 회로(110)에 의한 증폭 동작 및 제어 노드(N_CS)의 충전 또는 방전 동작은 도 5를 참조하여 설명한 바와 같다. 그러므로 그에 대한 설명은 생략한다.

듀티 제어 회로(120')는 기준 듀티(예컨대, 듀티 50%)에 대한 입력 신호(Din)의 듀티 왜곡에 기초하여 발생하는 상기 제어 노드(N_CS)의 전압(V_CS)의 전압 변화를 검출하고, 검출된 전압 변화에 기초하여 제어 신호(CS[N])를 발생한다(S82).

다음으로, 상기 버퍼 회로(100)는 상기 제어 신호(CS[N])를 드라이버 회로(130')의 제1 버퍼(132A)의 풀 업 제어부(M4A 내지 M4N) 및 풀 다운 제어부(M4A 내지 M4N)에 인가하여 상기 증폭 회로(110)에 의하여 차동 증폭된 신호(Dout')의 상승 기울기 또는 하강 기울기를 제어한다(S83).

마지막으로, 상기 드라이버 회로(130')의 제2 버퍼(132B)는 상기 제1 버퍼(132A)의 출력 신호(Dout")를 버퍼링함으로써 듀티가 보정된 차동 증폭 신호를 발생한다(S84).

본 발명의 실시예에 따른 듀티 보정 방법들 각각은 또한 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드로서 구현될 수 있다. 본 발명의 실시예에 따른 듀티 보정 방법들 각각은 컴퓨터로 읽을 수 있는 기록 매체에 저장된 상기 듀티 보정 방법들 각각을 실행하기 위한 컴퓨터 프로그램을 실행함으로써 구현될 수 있다.

컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 예컨대, 컴퓨터가 읽을 수 있는 기록매체에는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광 데이터 저장장치 등이 있다.

또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터가 읽을 수 있는 코드가 저장되고 실행될 수 있다. 그리고 본 발명의 실시예에 따른 듀티 보정 방법들 각각을 구현하기 위한 기능적인 (functional) 프로그램, 코드 및 코드 세그먼트들은 본 발명이 속하는 기술분야의 프로그래머들에 의해 용이하게 추론될 수 있다.

이상에서는 도 1 내지 도 8을 참조하여 자체적으로 바이어스 전압(BIAS)을 발생하는 BAZES 형의 증폭 회로에서의 듀티 보정에 대하여 살펴 보았다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다. 예컨대, 입력 신호의 듀티에 기초하여 가변되는 증폭 회로의 브랜치 전류(Branch Current)의 증감에 출력 신호의 듀티를 보정하여 출력하는 것은 일반적인 차동 증폭 회로에도 적용될 수 있다.

도 9는 본 발명의 실시예에 따른 반도체 메모리 시스템(200)의 블락도이다. 도 9를을 참조하면, 상기 반도체 메모리 시스템(200)은 트랜스미터(210) 및 리시버(220)를 포함한다.

여기서, 상기 리시버(220)는 DRAM, 플래쉬 메모리 등과 같은 반도체 메모리 소자이고 상기 트랜스미터(210)는 상기 반도체 메모리 소자 컨트롤러일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.

상기 트랜스미터(210)는 상기 리시버(220)로 클락 신호(CLK) 및 데이터(D0 내지 Dn)를 전송할 수 있으며, 상기 클락 신호(CLK)에 응답하여 상기 트랜스미터(210)로부터 수신되는 데이터(D0 내지 Dn)를 저장하거나, 저장된 데이터를 상기 리시버(220)로 출력할 수 있다.

상기 트랜스미터(210)와 리시버(220) 사이의 데이터 통신의 에러를 방지하기 위해서는 클락 신호(CLK) 및 데이터(D0 내지 Dn)의 듀티가 일정하게 유지되어야 한다. 이를 위하여 상기 리시버(220)는 본 발명의 실시예에 따른 버퍼 회로(100)를 트랜스미터(210)로부터 수신되는 클락 신호(CLK) 및 데이터(D0 내지 Dn)를 수신하는 버퍼로 이용한다. 상기 클락 신호(CLK) 및 데이터(D0 내지 Dn)는 앞서 설명한 버퍼 회로(100)의 입력 신호에 대응한다.

그러므로 본 발명의 실시예에 따른 반도체 메모리 시스템(200)은 트랜스미터(210)와 리시버(220) 사이의 데이터 통신에 있어서 충분한 데이터 셋업 마진 및 홀드 마진을 확보할 수 있다.

본 발명의 실시예에 따른 버퍼 회로(100), 상기 버퍼 회로를 포함하는 반도체 메모리 소자(예컨대, 도 9의 리시버), 및 본 발명의 실시예에 따른 반도체 메모리 시스템(200) 각각의 일부 또는 전부는 다양한 형태들의 패키지를 이용하여 실장될 수 있다.

예를 들면, 본 발명의 실시예에 따른 버퍼 회로(100), 상기 버퍼 회로를 포함하는 반도체 메모리 소자(예컨대, 도 9의 리시버), 및 본 발명의 실시예에 따른 반도체 메모리 시스템(200) 각각의 일부 또는 전부는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

도 10은 본 발명의 실시예에 따른 전자 장치(300)의 구성도이다. 도 10을 참조하면, 상기 전자 장치(300)는 시스템 버스(310)를 통하여 전기적으로 연결된 중앙 처리 장치(CPU: Central Processing Unit, 310), DRAM(200), 하드디스크 드라이브(320), 사용자 인터페이스(340), 및 응용 칩셋(350) 등을 포함한다.

상기 전자 장치(300)는 노트북, PC 등의 컴퓨팅 시스템일 수 있으며, 셀룰러 폰, PDA, 디지털 카메라, 포터블 게임 콘솔, MP3P와 같은 모바일 장치들일 수 있으나 본 발명의 범위가 이에 한정되는 것은 아니다.

상기 전자 장치(300)는 본 발명의 실시예에 따른 메모리 장치인 DRAM(200)을 상기 전자 장치(300)의 동작에 필요한 데이터를 일시적으로 저장하는 메모리 장치로 이용할 수 있다. 상기 DRAM(200)이 일반적인 DRAM에 비하여 에러없이 안정적인 명령 수행 성능을 가질 수 있음은 이상에서 도 1 내지 도 9를 참조하여 살펴보았다. 그러므로 본 발명의 실시예에 따른 전자 장치(300) 역시 일반적인 전자 장치들에 비하여 안정적인 동작 특성을 가질 수 있다.

발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100: 버퍼 회로 110: 증폭 회로
120: 듀티 제어 회로 130: 드라이버 회로
112: 증폭부 114A, 114B: 정전류원
N_CS: 제어 노드 200: 반도체 메모리 장치
210: 트랜스미터 220: 리시버
300: 전자 장치 310: 시스템 버스
320: 중앙 처리 장치 330: 하드디스크 드라이브
340: 인터페이스 350: 어플리케이션 칩

Claims

제1 입력 신호 및 제2 입력 신호를 수신하고, 상기 제1 입력 신호 및 제2 입력 신호의 차이를 증폭하여 출력하는 증폭 회로;
상기 제1 입력 신호의 듀티에 기초하여 가변되는 상기 증폭 회로의 브랜치 전류(Branch Current)의 증감에 기초하여 제어 노드에 전하를 충전 또는 방전하는 전하 펌프 회로; 및
상기 전하 펌프 회로의 제어 노드에 접속되고, 상기 증폭 회로의 출력 신호를 수신하며, 상기 제어 노드의 전압에 기초하여 상기 증폭 회로의 출력 신호의 풀 업(Pull Up) 강도(Strength) 및 풀 다운(Pull Down) 강도를 제어하여 버퍼링함으로써 상기 증폭 회로의 출력 신호의 듀티를 보정하여 출력하는 드라이버 회로를 포함하는 버퍼 회로.
제1항에 있어서, 상기 증폭 회로는
상기 제2 입력 신호에 응답하여 발생하는 자체 바이어스 전압에 기초하여 구동되는 바이어스용 정전류원; 및
상기 제1 입력 신호와 상기 제2 입력 신호의 차이를 증폭하여 출력하는 증폭부를 포함하는 버퍼 회로.
제1항에 있어서, 상기 증폭 회로는
바이어스 전압에 응답하여 구동되는 바이어스용 정전류원; 및
상기 제1 입력 신호와 상기 제2 입력 신호의 차이를 증폭하여 출력하는 증폭부를 포함하는 버퍼 회로.
제2항 또는 제3항에 있어서, 상기 전하 펌프 회로는
상기 정전류원 및 상기 증폭부의 공통 노드에 연결되며, 상기 제1 입력 신호의 듀티에 기초하여 가변되는 상기 증폭부의 브랜치 전류의 증감에 기초하여 상기 제어 노드에 전하를 충전 또는 방전하는 버퍼 회로.
제1항에 있어서, 상기 증폭 회로는
상기 제2 입력 신호에 응답하여 발생하는 자체 바이어스 전압에 기초하여 구동되는 바이어스용 제1 및 제2 정전류원; 및
상기 제1 입력 신호와 상기 제2 입력 신호의 차이를 증폭하여 출력하는 증폭부를 포함하는 버퍼 회로.
제5항에 있어서, 상기 전하 펌프 회로는
상기 제1 정전류원 및 상기 증폭부의 공통 노드에 연결되며, 상기 제2 입력 신호에 응답하여 상기 제어 노드의 전하를 방전하는 제1 전하 펌프; 및
상기 제2 정전류원 및 상기 증폭부의 공통 노드에 연결되며, 상기 제2 입력 신호에 응답하여 상기 제어 노드에 전하를 충전하는 제2 전하 펌프를 포함하는 버퍼 회로.
제1항에 있어서, 상기 드라이버 회로는
상기 제어 노드의 전압에 기초하여 상기 증폭 회로의 출력 신호의 상승 기울기 및 하강 기울기를 제어하는 제1 버퍼;
상기 제어 노드의 전압에 기초하여 상기 제1 버퍼의 풀 업 강도를 증가시킴으로써 상기 증폭 회로의 출력 신호의 상승 기울기를 증가시키기 위한 풀 업 제어부;
상기 제어 노드의 전압에 기초하여 상기 제1 버퍼의 풀 다운 강도를 증가시킴으로써 상기 증폭 회로의 출력 신호의 하강 기울기를 증가시키기 위한 풀 다운 제어부; 및
상기 제1 버퍼의 출력 신호를 버퍼링하는 적어도 하나의 제2 버퍼를 포함하는 버퍼 회로.
삭제
적어도 하나의 버퍼 회로를 포함하고,
상기 적어도 하나의 버퍼 회로는
제1 입력 신호 및 제2 입력 신호를 수신하고, 상기 제1 입력 신호 및 제2 입력 신호의 차이를 증폭하여 출력하는 증폭 회로;
상기 제1 입력 신호의 듀티에 기초하여 가변되는 상기 증폭 회로의 브랜치 전류(Branch Current)의 증감에 기초하여 제어 노드에 전하를 충전 또는 방전하는 전하 펌프 회로; 및
상기 전하 펌프 회로의 제어 노드에 접속되고, 상기 증폭 회로의 출력 신호를 수신하며, 상기 제어 노드의 전압에 기초하여 상기 증폭 회로의 출력 신호의 풀 업(Pull Up) 강도(Strength) 및 풀 다운(Pull Down) 강도를 제어하여 버퍼링함으로써 상기 증폭 회로의 출력 신호의 듀티를 보정하여 출력하는 드라이버 회로를 포함하는 반도체 메모리 장치.
제1 입력 신호 및 제2 입력 신호를 수신하고, 상기 제1 입력 신호 및 제2 입력 신호의 차이를 증폭하여 출력하는 증폭 회로;
상기 제1 입력 신호의 듀티에 기초하여 가변되는 상기 증폭 회로의 브랜치 전류의 증감에 기초하여 가변되는 제어 신호를 발생하는 듀티 제어 회로; 및
상기 증폭 회로의 출력 신호를 수신하고, 상기 제어 신호에 기초하여 상기 증폭 회로의 출력 신호의 상승 기울기 및 하강 기울기를 제어하여 버퍼링함으로써 상기 증폭 회로의 출력 신호의 듀티를 보정하여 출력하는 드라이버 회로를 포함하는 버퍼 회로.