KR20080075415A - 증폭회로, 및 이를 구비하는 반도체 집적회로의 입력 장치 - Google Patents
증폭회로, 및 이를 구비하는 반도체 집적회로의 입력 장치 Download PDFInfo
- Publication number
- KR20080075415A KR20080075415A KR1020070014574A KR20070014574A KR20080075415A KR 20080075415 A KR20080075415 A KR 20080075415A KR 1020070014574 A KR1020070014574 A KR 1020070014574A KR 20070014574 A KR20070014574 A KR 20070014574A KR 20080075415 A KR20080075415 A KR 20080075415A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- input
- amplifier
- duty
- node
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
- H03F3/45183—Long tailed pairs
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/45278—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using BiFET transistors as the active amplifying circuit
- H03F3/45372—Mirror types
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Amplifiers (AREA)
Abstract
본 발명은 증폭회로, 이를 구비한 반도체 집적회로의 입력장치를 개시한다. 개시된 본 발명은 제 1 신호와 제 2 신호를 입력받아 제 1 노드로 출력신호를 출력하는 커런트 미러 구조의 증폭부, 및 상기 제 2 신호의 입력단과 상기 제 1 노드 사이에 구비된 듀티보정부를 포함한다.
증폭 회로, 입력 장치, 듀티비
Description
도 1은 본 발명의 실시예에 따른 반도체 집적회로의 상세 회로도,
도 2는 본 발명의 실시예에 따른 반도체 집적회로의 입력 장치의 상세 회로도,
도 3은 도 2의 상세회로도에서 입력 전압이 1.6V인 경우, 입력 전압에 따른 듀티비를 보여주는 타이밍도.
도 4는 도 2의 상세회로도에서 입력 전압이 1.8V인 경우, 입력 전압에 따른 듀티비를 보여주는 타이밍도, 및
도 5는 도 2의 상세회로도에서 입력 전압이 1.8V인 경우, 입력 전압에 따른 듀티비를 보여주는 타이밍도이다.
<도면의 주요부분에 대한 부호의 설명>
10 :증폭부 20 : 제어부
30 :듀티보정부 40 : 비교부
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 증폭회로, 및 이를 구비하는 반도체 집적회로의 입력 장치에 관한 것이다.
일반적인 반도체 집적 회로는, 두 개의 신호를 비교하기 위한 비교기를 포함한다. 이러한 비교기는 기준 전압과 외부에서 인가되는 전압을 비교하여 외부 인가 전압이 기준 전압 보다 높을 경우 '로우' 레벨을 출력하고, 외부 인가 전압이 기준 전압보다 낮을 때는 '하이'레벨을 출력하도록 설계된다.
이와 같은 비교기는 반도체 메모리 장치에서 입력 버퍼 뿐만 아니라 센스 엠프 및 다양한 회로에 적용되고 있다.
상기 입력 버퍼는 비교기 뿐만 아니라 증폭부를 더 포함할 수 있다. 일반적으로 비교기로는 차동증폭기가 주로 이용되고 있고, 증폭부로는 커런트 미러 증폭기가 주로 이용된다.
상기 차동증폭기는 기준 신호가 입력되는 부분과 비교 신호가 입력되는 부분이 서로 대칭을 이루도록 설계되어, 두 신호의 입출력 패스가 동일하다. 상기 입출력 패스라 함은 신호의 입력으로부터 출력에 이르기까지 거치는 길이 내지는 소자의 수를 의미할 수 있다.
하지만 커런트 미러형 증폭기는 알려진 바와 같이 두 개의 신호가 입력되는 부분이 서로 대칭을 이루지 않음으로 인해 두 신호 사이의 입출력의 패스의 차이가 발생된다. 이러한 입출력 패스의 차이는 커런트 미러형 증폭기 출력 신호의 듀티비 왜곡을 초래할 수 있으며, 상기한 듀티비의 왜곡은 반도체 집적회로의 신뢰성을 크 게 저하시킨다.
더구나, 현재의 반도체 집적 회로는 고가의 보정 회로부를 구비하지 않는 한, 상기 듀티비 왜곡을 방지할 방법이 없다.
본 발명의 목적은 듀티비(duty ratio)의 왜곡을 방지할 수 있는 증폭회로를 제공하는 것이다.
또한, 본 발명의 다른 목적은 상기한 증폭회로를 구비한 반도체 집적회로의 입력 장치를 제공하는 것이다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 따른 증폭회로는 제 1 신호와 제 2 신호를 입력받아 제 1 노드로 출력신호를 출력하는 커런트 미러 구조의 증폭부, 및 상기 제 2 신호의 입력단과 상기 제 1 노드 사이에 구비된 듀티보정부를 포함한다.
또한, 본 발명의 반도체 집적회로의 입력장치는 기준 전압 및 비교 전압을 비교하여, 그 결과를 제 1 및 제 2 신호로서 출력하는 비교부, 제 1 신호와 제 2 신호를 입력받아 제 1 노드로 출력신호를 출력하는 커런트 미러 구조의 증폭부, 및 상기 제 2 신호의 입력단과 상기 제 1 노드 사이에 구비된 듀티보정부를 포함한다.
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면에 의거하여 상세하게 설명하기로 한다.
도 1 을 참조하면, 본 발명의 실시예에 따른 반도체 증폭회로는 증폭부(10), 제어부(20) 및 듀티보정부(30)를 포함한다.
상기 증폭부(10)는 제 1 PMOS 트랜지스터(P1), 제 2 PMOS 트랜지스터(P2), 제 1 NMOS 트랜지스터(N1) 및 제 2 NMOS 트랜지스터(N2)로 구성될 수 있으며, 이들 MOS 트랜지스터들(P1, P2, N1, N2)은 커런트 미러 형태로 연결된다. 보다 구체적으로는 제 1 PMOS 트랜지스터(P1)는 외부 전압(vdd)과 연결된 소오스, 상기 제 2 PMOS 트랜지스터(P2)의 게이트와 연결된 게이트, 및 제 1 NMOS 트랜지스터(N1)와 연결된 드레인을 포함한다. 제 2 PMOS 트랜지스터(P2)는 외부 전압(vdd)과 연결된 드레인, 제 1 PMOS 트랜지스터(P1)의 게이트와 연결된 게이트, 및 소오스를 포함한다. 제 1 NMOS 트랜지스터(N1)는 제 1 입력 신호(a)를 입력으로 받는 게이트, 제 1 PMOS 트랜지스터(P1)의 드레인과 연결된 드레인, 및 소오스를 포함한다. 제 2 NMOS 트랜지스터(N2)는 제 2 입력 신호(az)를 받는 게이트, 상기 듀티보정부(30)와 연결되는 드레인 및 상기 제 1 NMOS 트랜지스터(N1)의 소오스와 연결된 소오스를 포함한다.
상기 제어부(20)는 상기 증폭부(10)의 구동을 제어한다. 이러한 상기 제어부(20)는 제 3 NMOS 트랜지스터(N3), 제 3 PMOS 트랜지스터(P3), 제 4 PMOS 트랜지스터(P4)로 구성된다. 보다 구체적으로는 제 3 NMOS 트랜지스터(N3)는 인에이블 신호(en)를 입력 받는 게이트, 접지 전압(VSS)과 연결된 소오스, 및 증폭부(10)와 연결된 드레인을 포함한다. 제 3 PMOS 트랜지스터(P1)는 인에이블 신호(en)를 입력받는 게이트, 외부 전압(vdd)과 연결된 소오스, 및 드레인을 포함한다. 제 4 PMOS 트랜지스터(P4)는 인에이블 신호(en)를 입력받는 게이트, 외부 전압(vdd)과 연결된 소오스, 및 드레인을 포함한다.
상기 제어부(20)를 구성하는 각 트랜지스터들은 인에이블 신호(en)에 의해 선택적으로 구동되고, 상기 트랜지스터들의 선택적인 구동에 의해 증폭부(10)의 동작 여부가 결정된다.
상기 듀티보정부(30)는 상기 증폭부(10)의 출력단과 상기 제 2 입력 신호(az)가 입력되는 상기 제 2 NMOS 트랜지스터(N2)와 제 1 노드(S1) 사이에 위치된다. 이러한 듀티보정부(30)는 증폭부(10)의 제 2 입력신호(az)의 출력 경로와 제 1 입력 신호(a)의 출력 경로를 지나는 시간을 동일하게 하기 위하여 제공된다. 이러한 듀티보정부(30)로는 NMOS 트랜지스터가 이용될 수 있다. 이러한 듀티보정부(30)를 갖는 증폭회로에 대해 보다 구체적으로 설명하면, 제 1 입력 신호(a)가 '하이' 인 경우, 제 1 NMOS 트랜지스터(N1)이 턴온 되어, 제 1 NMOS 트랜지스터(N1)의 드레인 레벨은 '로우'가 된다. 상기 제 1 NMOS 트랜지스터(N1)의 드레인 레벨이 '로우' 임에 따라 제 2 PMOS 트랜지스터(P2)가 턴온되어, 출력신호(OUT)는 외부 전압(vdd) 레벨이 된다. 그러므로 제 1 입력 신호(a)의 출력 경로는 제 1 NMOS 트랜지스터(N1) 및 제 2 PMOS 트랜지스터(P2)가 된다.
이때 상기 증폭부(10)를 구동하기 위하여 상기 제어부(20)의 인에이블 신호(en)는 항상 '하이' 레벨이어야 한다. 그래야만, 제 3 NMOS 트랜지스터(N3)가 턴온되어 접지 전압(VSS)이 증폭부(10)에 제공될 수 있다. 또한 제어부(20)의 제 3 및 제 4 PMOS 트랜지스터(P3, P4)는 상기 인에이블 신호(en)에 의해 턴 오프 되어 외부 전압(vdd)이 상기 증폭부(10)로 제공될 수 있다.
한편, 인에이블 신호(en) 신호가 '로우' 레벨이 되면, 제 3 NMOS 트랜지스터(N3)가 턴오프 되어, 접지 전압(VSS)이 상기 증폭부(10)에 제공되지 않는다. 또한, 제 3 및 4 PMOS 트랜지스터(P3, P4)는 턴온 되어 외부 전압이 공급되어 항상 출력은 제 1 입력 신호(a)와 제 2 입력 신호(az)에 레벨의 차이에 상관없이 '하이'레벨이 출력된다.
한편, 제 2 입력 신호(az)가 '하이' 인 경우, 제 2 NMOS 트랜지스터(N2) 및 항상 외부전압(vdd)를 입력받는 듀티보정부(30)를 구성하는 제 4 NMOS 트랜지스터(P4)가 턴온 되어, 증폭부(10)는 '로우'를 출력한다. 그러므로 제 2 입력신호(az) 모두 2개의 트랜지스터를 거쳐 출력단에 도달되므로, 출력 패스는 실질적으로 동일해진다.
한편, 도 2 를 참조하면, 본 발명의 실시예에 따른 반도체 집적회로의 입력장치는 증폭부(10), 제어부(20), 듀티보정부(30), 및 비교부(40)를 포함한다.
상기 증폭부(10), 제어부(20), 및 듀티보정부(30)의 구성은 상술한 실시예와 동일하므로 중복 설명은 배제하기로 한다.
상기 비교부(40)는 비교전압(in)을 입력 받아, 제 1 및 제 2입력 신호(a, az)를 생성하는 회로부로서 도 2 에 도시된 바와 같이, 저항(R1, R2), 제 5 NMOS 트랜지스터(N5), 제 6 NMOS 트랜지스터(N6) 및 제 7 NMOS 트랜지스터(N7)로 구성된다. 보다 구체적으로, 상기 저항(R1)은 외부 전압(vdd)과 제 5 NMOS 트랜지스터(N5) 사이에 연결되고, 제 2 저항(R2)은 외부 전압(vdd)과 제 6 NMOS 트랜지스터(N6)사이에 연결되어 있다. 상기 제 5 NMOS 트랜지스터(N5)는 기준전압(vref)의 입력을 받는 게이트, 제 7 NMOS 트랜지스터(N7)와 연결된 소오스, 및 상기 제 1 저항(R1)과 연결된 드레인을 포함한다. 제 6 NMOS 트랜지스터(N6)는 기준전압(vref)와 비교 되어질 비교전압(in)을 입력받는 게이트, 제 2 저항(R2)과 연결된 드레인 및 제 7 NMOS 트랜지스터(N7)와 연결된 소오스로 구성된다. 제 7 NMOS 트랜지스터(N7)는 인에이블 신호(en)를 입력받는 게이트, 접지 전압(VSS)과 연결된 소오스 및 제 5 NMOS 트랜지스터(N5)의 소오스 및 제 6 NMOS 트랜지스터(N6)의 드레인과 연결된 드레인을 포함한다.
비교부(40)는 제 7 NMOS 트랜지스터(N7)이 인에이블 된 상태에서 기준 전압(vref)이 비교 전압(in)보다 큰 경우, 제 5 NMOS 트랜지스터(N5)는 턴온되고, 제 6 NMOS 트랜지스터(N6)가 턴 오프 되어, 제 1 입력 신호(a)는 '로우'가 되고, 제 2 입력 신호(az)는 '하이'가 된다. 반대의 경우, 즉 기준전압(vref)이 비교전압(in)보다 작을경우 제 1 입력 신호(a)는 '하이'가 되고, 제 2 입력 신호(az)는 '로우'가 된다.
이러한 비교부(40)에서 생성된 제 1 및 제 2 입력신호(a, az)는 상기와 같이 듀티보정부(30)를 갖는 증폭 회로에 입력되어 듀티비를 변형시키지 않고, 증폭을 이루게 된다.
도 3은 입력전압(a 또는 az)이 1.6V인 경우, 듀티비(duty ratio)를 보여주기 위한 타이밍도(timing chart)이다. (a)는 듀티보정부(30)를 구비하지 않은 경우이고, (b)는 본 발명과 같이 듀티보정부(30)를 구비한 경우이다. 상기 도면에 의하면 듀티보정부(30)를 구비하지 않았을 때, 46.3%, 듀티보정부(30)를 구비하였을 때, 47.7%의 듀티비를 갖는 것을 알 수 있다.
도 4는 입력 전압(a 또는 az)이 1.8V인 경우, 듀티비를 비교한 것이다. 도면의 (a)는 듀티보정부(30)을 구비하지 않았을 때, 듀티비가 48.3%를 나타냈고, 듀티보정부(30)을 구비했을 때, (b)와 같이 49.0%정도의 듀티비를 나타냈다.
도 5는 입력 전압(a 또는 az)이 2.0V인 경우의 듀티비를 나타낸 것이다. 도면 (a)와 같이 듀티보정부(30)를 구비하지 않았을 때, 49.2%의 듀티비를 나타냈고, 듀티보정부(30)을 구비하였을 때, (b)와 같이 49.6%의 듀티비를 나타냈다.
상기 결과 그래프를 통하여 본 발명과 같이 듀티보정부(30)를 구비하고 입력 전압을 높여주면 듀티비는 한층 더 개선됨을 알 수 있다.
이와 같이, 실시예에 의하면 커런트 미러의 증폭회로의 제 2 입력부에 추가의 듀티보정부(30)를 설치함으로써 출력패스를 지나는 시간을 동일하게 만들 수 있다. 이에 따라 듀티비가 5:5 에 근접시킬 수 있다.
본 발명은 상기한 실시예에 한정되지 않는다. 예를 들어 상기 실시예에서는 듀티보정부(30)로 NMOS 트랜지스터(N4)를 사용하였다. 하지만, 이것에 국한 되지 않고 PMOS 트랜지스터나 제 1 입력 신호(a)의 전달 패스와 동일한 패스를 제공하는 지연부재라면 모두 본 발명에 포함됨은 물론이다.
또한, 본 실시예에서는 제 2 입력 신호(az)의 출력패스가 상대적으로 짧다고 가정하여 설명하였지만, 여기에 국한되지 않고 제 1 입력 신호(a)의 출력패스가 상대적으로 짧다면 상기 듀티보정부(30)는 제 1 입력 신호(a)의 입력부에 설치될 수 있음은 물론이다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 바와 같이, 본 발명에 의하면 서로 다른 레벨을 갖는 두 입력신호의 출력패스(동작패스)를 지나는 시간을 동일해지도록 상대적으로 짧은 패스에 듀티보정부를 설치한다.
이에 따라, 상기 듀티보정부에 의해 두 신호의 출력패스를 지나는 시간이 동일하게 되어 듀티비의 왜곡을 방지할 수 있는 효과가 있다.
Claims (12)
- 제 1 신호와 제 2 신호를 입력받아 제 1 노드로 출력신호를 출력하는 커런트 미러 구조의 증폭부; 및상기 제 2 신호의 입력단과 상기 제 1 노드 사이에 구비된 듀티보정부를 포함하는 증폭회로.
- 제 1항에 있어서,상기 증폭부는 상기 제 1 입력 신호가 입력되는 제 1 소자, 상기 제 2 입력 신호가 입력되는 제 2 소자를 포함하고,상기 듀티보정부는 상기 제 1 소자와 제 1 노드 사이 또는 제 2 소자와 제 1 노드 사이에 연결되는 증폭회로.
- 제 2 항에 있어서,상기 듀티보정부는 MOS 트랜지스터인 증폭회로.
- 제 1 항에 있어서,상기 증폭회로는 상기 증폭부의 구동을 제어하는 제어부를 더 포함함을 특징으로 하는 증폭회로.
- 제 1 항에 있어서,상기 제 1 신호와 상기 제 2 신호는 서로 반대의 위상을 갖는 증폭회로.
- 제 1 항에 있어서,상기 듀티보정부는 상기 제 1 신호의 입출력 패스와 상기 제 2 신호의 입출력 패스를 지나는 시간을 동일하게 하는 증폭회로.
- 기준 전압 및 비교 전압을 비교하여, 그 결과를 제 1 및 제 2 신호로서 출력하는 비교부;제 1 신호와 제 2 신호를 입력받아 제 1 노드로 출력신호를 출력하는 커런트 미러 구조의 증폭부; 및상기 제 2 신호의 입력단과 상기 제 1 노드 사이에 구비된 듀티보정부를 포함하는 반도체 집적회로의 입력장치.
- 제 7 항에 있어서,상기 증폭부는 상기 제 1 신호가 입력되는 제 1 소자, 상기 제 2 신호가 입력되는 제 2 소자를 포함하고,상기 듀티보정부는 상기 제 1 소자와 제 1 노드 사이 또는 제 2 소자와 제 1 노드 사이에 연결되는 반도체 집적회로의 입력장치.
- 제 8 항에 있어서,상기 듀티보정부는 MOS 트랜지스터인 반도체 집적회로의 입력장치.
- 제 7 항에 있어서,상기 제어부는 상기 증폭부의 구동을 제어하는 제어부를 더 포함함을 특징으로 하는 반도체 집적회로의 입력장치.
- 제 7 항에 있어서,상기 제 1 신호와 상기 제 2 신호는 서로 반대의 위상을 갖는 증폭회로를 갖는 입력 장치.
- 제 7 항에 있어서,상기 듀티보정부는 상기 제 1 신호의 입출력 패스와 제 2 신호의 입출력 패스를 지나는 시간을 동일하게 하는 반도체 집적회로의 입력장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070014574A KR20080075415A (ko) | 2007-02-12 | 2007-02-12 | 증폭회로, 및 이를 구비하는 반도체 집적회로의 입력 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070014574A KR20080075415A (ko) | 2007-02-12 | 2007-02-12 | 증폭회로, 및 이를 구비하는 반도체 집적회로의 입력 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080075415A true KR20080075415A (ko) | 2008-08-18 |
Family
ID=39879060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070014574A KR20080075415A (ko) | 2007-02-12 | 2007-02-12 | 증폭회로, 및 이를 구비하는 반도체 집적회로의 입력 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080075415A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8358162B2 (en) | 2010-03-17 | 2013-01-22 | Samsung Electronics Co., Ltd. | Buffer circuit and duty cycle correction method using same |
-
2007
- 2007-02-12 KR KR1020070014574A patent/KR20080075415A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8358162B2 (en) | 2010-03-17 | 2013-01-22 | Samsung Electronics Co., Ltd. | Buffer circuit and duty cycle correction method using same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3920236B2 (ja) | 差動増幅器 | |
| US7825699B2 (en) | Receiver circuit having compensated offset voltage | |
| US10454466B1 (en) | Biasing cascode transistors of an output buffer circuit for operation over a wide range of supply voltages | |
| JP4008459B2 (ja) | 制御信号供給回路及び信号出力回路 | |
| JP4727294B2 (ja) | 電源回路 | |
| US20030030482A1 (en) | Semiconductor integrated circuit and reference voltage generating circuit employing it | |
| US7750723B2 (en) | Voltage generation circuit provided in a semiconductor integrated device | |
| US6777985B2 (en) | Input/output buffer having reduced skew and methods of operation | |
| JP4465283B2 (ja) | 差動増幅回路 | |
| US8130034B2 (en) | Rail-to-rail amplifier | |
| US7088152B2 (en) | Data driving circuit and semiconductor memory device having the same | |
| US7888993B2 (en) | Bias current generator for multiple supply voltage circuit | |
| US7034598B2 (en) | Switching point detection circuit and semiconductor device using the same | |
| US20080211537A1 (en) | Open drain output circuit | |
| US8067963B2 (en) | Sense-amplifier control circuit and controlling method of sense amplifier | |
| US8446163B2 (en) | Test circuit and test method for testing differential input circuit | |
| KR20080075415A (ko) | 증폭회로, 및 이를 구비하는 반도체 집적회로의 입력 장치 | |
| US7944247B2 (en) | Operating circuit | |
| JP2008289066A (ja) | 低電圧ボルテージフォロワ回路 | |
| US6940329B2 (en) | Hysteresis circuit used in comparator | |
| US7652530B2 (en) | Amplifier circuit and method of generating bias voltage in amplifier circuit | |
| KR20080024411A (ko) | 반도체 메모리 장치의 데이터 출력 드라이버 | |
| KR100574498B1 (ko) | 반도체 장치의 초기화 회로 | |
| KR100863127B1 (ko) | 차동 전류 구동 방식의 데이터 전송 시스템 | |
| US7759981B2 (en) | Amplifying circuit of semiconductor integrated circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |