CN110058637A - 时钟分配 - Google Patents

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Abstract

本发明涉及时钟分配。时钟分配电路包括：多个第一缓冲器和多个第二缓冲器，第一缓冲器和第二缓冲器是反相缓冲器；以及控制电路，被配置成生成第一、第二、第三和第四控制信号，其中：第一缓冲器均包括上拉电路和下拉电路；第二缓冲器均包括上拉电路和下拉电路；第一缓冲器中的一个和第二缓冲器中的一个串联连接作为第一缓冲器对，以形成用于沿传播方向传播时钟信号的第一时钟路径；第一缓冲器中的另一个和第二缓冲器中的另一个串联连接作为第二缓冲器对，以形成用于沿传播方向传播时钟信号的第二时钟路径；并且控制电路被配置成将第一控制信号至第四控制信号中的至少一个控制为可变信号。

Description

时钟分配
技术领域
本发明涉及时钟分配电路和相关联的方法。
具体地，本发明涉及例如用于在对时钟信号的特性要求非常精确的电路中使用的时钟分配(或传输)电路。这样的电路可以实现为例如在IC芯片上的集成电路。
背景技术
在这样的电路中，一个或更多个时钟信号可以从一个电路级(例如时钟源)分配或传输至另一电路级(例如，时钟电路，如ADC或DAC电路)。这样的时钟电路可以例如要求一个或更多个时钟信号非常准确，使得其操作也可以非常准确。
随着这样的时钟电路的速度增加，并且因此它们采用的时钟信号的速度增加，加上半导体器件尺寸的相应小型化，以及对减少能耗的关注增加，在准确地并且以低电力操作这样的时钟电路方面存在不断增长的压力。这给为时钟电路提供其时钟信号的时钟分配电路带来了很大的负担。
发明内容
根据上述内容，期望提供改进的时钟分配电路。
根据本发明的第一方面的实施方式，提供了一种时钟分配电路，包括：多个第一缓冲器和多个第二缓冲器，第一缓冲器和第二缓冲器是反相缓冲器；以及控制电路，被配置成生成第一、第二、第三和第四控制信号，其中：第一缓冲器均包括上拉电路和下拉电路，该上拉电路包括用于通过第一控制信号进行体电压控制而连接的一个或更多个上拉晶体管，该下拉电路包括用于通过第二控制信号进行体电压控制而连接的一个或更多个下拉晶体管；第二缓冲器均包括上拉电路和下拉电路，该上拉电路包括用于通过第三控制信号进行体电压控制而连接的一个或更多个上拉晶体管，该下拉电路包括用于通过第四控制信号进行体电压控制而连接的一个或更多个下拉晶体管；第一缓冲器中的一个和第二缓冲器中的一个串联连接作为第一缓冲器对，以形成用于沿传播方向传播时钟信号的第一时钟路径；第一缓冲器中的另一个和第二缓冲器中的另一个串联连接作为第二缓冲器对，以形成用于沿传播方向传播时钟信号的第二时钟路径；并且控制电路被配置成将第一控制信号至第四控制信号中的至少一个控制为可变信号。
这样的电路能够例如动态地调整所述时钟信号的占空比。这样的电路还能够调整所述时钟信号的转换。这样的电路还能够调整所述时钟信号的延迟。这样的电路还能够调整两个所述时钟信号之间的交叉点。这样的电路可以仅利用四个独立地可控制的控制信号来执行以上所有的调整。由于可以减少电路上的处理负担，并且还可以减小电路的尺寸，因此期望少量的控制信号。这样的调整可以随着时间的推移而执行，例如，用于利用所述时钟信号的系统的校准，并且也可以用于补偿例如电压或温度变化。控制缓冲器的晶体管的体电压而不是控制缓冲器的输入的DC电平具有以下优点：控制信号中的任何噪声通过Gmb而不是通过Gm传输，(例如，其导致输入参考噪声减少大约十倍)，从而导致了缓冲器的输出处的抖动减少。
控制电路可以被配置成独立于第三控制信号来控制第一控制信号，或者独立于第四控制信号来控制第二控制信号，或者独立于第三控制信号控制第一控制信号并且独立于第四控制信号控制第二控制信号，在该意义上两个所述控制信号不必相同。例如，一个所述控制信号可以被控制为是可变的，而另一所述控制信号可以被控制成具有非可变的电压电平，或者两个所述控制信号可以被控制为是可变的，但是它们可以独立于彼此而变化。
控制电路可以被配置成将第一控制信号至第四控制信号中的至少两个控制为可变信号，或者将第一控制信号至第四控制信号中的至少三个控制为可变信号，或者将第一控制信号至第四控制信号中的每一个控制为可变信号，在该意义上控制电路可以被配置成改变所述控制信号的值，以执行时钟信号的占空比、转换、延迟和/或交叉点的调整。
在第一缓冲器对和第二缓冲器对中，第二缓冲器可以在传播方向上串联连接在第一缓冲器之后，并且第一缓冲器对可以与第二缓冲器对串联连接，使得第一时钟路径和第二时钟路径是同一组合时钟路径的一部分。换言之，第一缓冲器对和第二缓冲器对可以串联连接，以形成为四个缓冲器长度的单个缓冲器链(其构成组合时钟路径)，该单个缓冲器链包括作为第一级缓冲器的第一缓冲器、作为第二级缓冲器的第二缓冲器、作为第三级缓冲器的另一第一缓冲器以及作为第四级缓冲器的另一第二缓冲器。
控制电路可以被配置成：将第一控制信号至第四控制信号中的任何单独一个控制为可变信号，来以第一量控制沿组合时钟路径传播的时钟信号的占空比；或者一起控制第一控制信号和第四控制信号，或者一起控制第二控制信号和第三控制信号，来以大于第一量的第二量控制沿组合时钟路径传播的时钟信号的占空比；或者一起控制对第一控制信号和第二控制信号，或者一起控制第三控制信号和第四控制信号，来控制沿组合时钟路径以第三量传播的时钟信号的转换速率。
这样的电路使得能够仅利用四个独立地可控制的控制信号来执行以上所有的调整。
在第一缓冲器对中，第二缓冲器可以在传播方向上串联连接在第一缓冲器之后。在第二缓冲器对中，第一缓冲器可以在传播方向上串联连接在第二缓冲器之后。第一时钟路径和第二时钟路径可以彼此并行地布置，并且被连接成在传播方向上并行地传播互补时钟信号。换言之，第一对缓冲器可以串联连接在一起，并且第二对缓冲器可以串联连接在一起，以形成两个缓冲器链(其分别构成第一时钟路径和第二时钟路径)，每个缓冲器链包括两个缓冲器，其中，缓冲器链中的一个包括作为第一级缓冲器的第一缓冲器和作为第二级缓冲器的第二缓冲器，并且另一缓冲器链包括作为第一级缓冲器的第二缓冲器和作为第二级缓冲器的第一缓冲器。
第一缓冲器中的另一个和第二缓冲器中的另一个可以串联连接作为第三缓冲器对，以形成用于沿传播方向传播时钟信号的第三时钟路径，并且第一缓冲器中的另一个和第二缓冲器中的另一个可以串联连接作为第四缓冲器对，以形成用于沿传播方向传播时钟信号的第四时钟路径。
在第三缓冲器对中，第二缓冲器可以在传播方向上串联连接在第一缓冲器之后。在第四缓冲器对中，第一缓冲器可以在传播方向上串联连接在第二缓冲器之后。第三缓冲器对可以与第一缓冲器对串联连接，使得第一时钟路径和第三时钟路径是第一组合时钟路径的一部分，并且第四缓冲器对可以与第二缓冲器对串联连接，使得第二时钟路径和第四时钟路径是与第一组合时钟路径并行的第二组合时钟路径的一部分。
换言之，时钟分配电路可以包括两个缓冲器链(构成第一组合时钟路径和第二组合时钟路径)，每个缓冲链为四个缓冲器长度，其中，缓冲器链中的一个包括作为第一级缓冲器的第一缓冲器、作为第二级缓冲器的第二缓冲器、作为第三级缓冲器的另一第一缓冲器以及作为第四级缓冲器的另一第二缓冲器，并且其中，另一缓冲器链包括作为第一级缓冲器的第二缓冲器、作为第二级缓冲器的第一缓冲器、作为第三级缓冲器的另一第二缓冲器以及作为第四级缓冲器的另一第一缓冲器。
第一组合时钟路径和第二组合时钟路径可以彼此并行地布置，并且被连接成在传播方向上并行地传播互补时钟信号。换言之，可以连接第一组合时钟路径以传播第一时钟信号，并且可以连接第二组合时钟路径以传播第二时钟信号，并且第一时钟信号和第二时钟信号可以彼此互补。时钟信号可以彼此互补，因为它们可以具有基本相同的频率，并且它们之间可以存在180度相位差。换言之，第一时钟信号和第二时钟信号可以彼此反相。
交叉耦合的反相器可以沿着并行时钟路径连接在类似位置(相应位置)之间。这样的交叉耦合的反相器对沿着第一组合时钟路径和第二组合时钟路径的相应位置之间的占空比或转换中的任何变化至少部分地发生作用。
与缓冲器链的缓冲器相比，交叉耦合的反相器中的缓冲器可以足够小(在晶体管尺寸方面)，并且使得交叉耦合的反相器中的缓冲器不会抵消由于控制信号引起的缓冲器链中的缓冲器的影响。
交叉耦合的反相器对可以包括第一缓冲器中的另一个和第二缓冲器中的另一个；并且交叉耦合的反相器对中的第一缓冲器可以被连接成接收从并行时钟路径中的一个的第二缓冲器输出的时钟信号(并且以向并行时钟路径中的另一个的第二缓冲器输出时钟信号)，并且交叉耦合的反相器对中的第二缓冲器可以被连接成接收从所述另一并行时钟路径的第一缓冲器输出的时钟信号(并且向所述一个并行时钟路径的第一缓冲器输出时钟信号)。
控制电路可以被配置成：将第一控制信号至第四控制信号中的任何单独一个控制为可变信号，来以第一量控制沿每个时钟路径传播的时钟信号的占空比；或者一起控制第一控制信号和第四控制信号，或者一起控制第二控制信号和第三控制信号，来以大于第一量的第二量控制沿每个时钟路径传播的时钟信号的占空比；或者一起控制第一控制信号和第三控制信号，或者一起控制第二控制信号和第四控制信号，以控制互补时钟信号的交叉点；或者一起控制第一控制信号和第二控制信号，或者一起控制第三控制信号和第四控制信号，或者一起控制第一控制信号至第四控制信号中作为可变信号的所有信号，以控制沿时钟路径中的至少一个传播的时钟信号的转换速率。
这样的电路使得能够仅利用四个独立地可控制的控制信号来执行以上所有的调整。
沿着传播方向上的每个时钟路径，缓冲器晶体管尺寸可以逐个增大。
这样的电路意味着将第一控制信号和第三控制信号一起控制，或者第二控制信号和第四控制信号一起控制，以调整两个所述时钟信号的交叉点。
控制电路可以被配置成获得从所述时钟路径输出的时钟信号的占空比的测量，并且控制至少一个所述可变控制信号，以使占空比达到目标占空比。目标占空比可以是可变的，以及/或者目标占空比可以由时钟分配电路的操作者输入。
控制电路可以被配置成通过对所涉及的时钟信号进行低通滤波来获得占空比的测量。这样的低通滤波生成指示所述时钟信号的DC电平的信号，该信号指示所述时钟信号的占空比。
控制电路可以被配置成获得从所述时钟路径输出的时钟信号的特性的值的测量，并且基于该测量来控制至少一个所述可变控制信号，以使特性的值达到目标值。该特性可以是占空比或转换速率或交叉点或延迟。该特性可以是占空比，并且控制电路可以被配置成通过对所涉及的时钟信号进行低通滤波来获得占空比的测量。
控制电路可以包括模数转换器和数模转换器，并且控制电路可以被配置成：利用模数转换器来将测量(例如占空比的)转换成输入数字信号，根据输入数字信号生成输出数字信号来控制至少一个所述可变控制信号，并且利用数模转换器来根据输出数字信号生成至少一个所述可变控制信号。
控制电路可以被配置成：控制未被控制为可变信号的任何所述控制信号以具有相应的非可变电压电平。
缓冲器可以连接在高压和低压源之间，并且控制电路可以被配置成从(例如，通过直接连接至)高压或低压源获得每个非可变电压电平。
时钟分配电路可以实现为可选地在IC芯片上的集成电路。
根据本发明的第二方面的实施方式，提供了包括本发明的前述第一方面的时钟分配电路的集成电路。
根据本发明的第三方面的实施方式，提供了一种控制本发明的前述第一方面的时钟分配电路的方法，该方法包括：将第一控制信号至第四控制信号中的任何单独一个控制为可变信号，来控制沿组合时钟路径以第一量传播的时钟信号的占空比；或者一起控制第一控制信号和第四控制信号，或者一起控制第二控制信号和第三控制信号，来控制沿组合时钟路径以大于第一量的第二量传播的时钟信号的占空比；或者一起控制第一控制信号和第三控制信号，或者一起控制第二控制信号和第四控制信号，来控制沿组合时钟路径以第三量传播的时钟信号的转换速率。
根据本发明的第四方面的实施方式，提供了一种控制本发明的前述第一方面的时钟分配电路的方法，该方法包括：将第一控制信号至第四控制信号中的任何单独一个控制为可变信号，来控制沿每个时钟路径以第一量传播的时钟信号的占空比；或者一起控制第一控制信号和第四控制信号，或者一起控制第二控制信号和第三控制信号，来控制沿每个时钟路径以大于第一量的第二量传播的时钟信号的占空比；或者一起控制第一控制信号和第三控制信号，或者一起控制第二控制信号和第四控制信号，以控制互补时钟信号的交叉点；或者一起控制第一控制信号和第三控制信号，或者一起控制第二控制信号和第四控制信号，或者将第一控制信号至第四控制信号中的所有控制为可变信号，以控制沿时钟路径中的至少一个传播的时钟信号的转换速率。
根据本发明的第五方面的实施方式，提供了一种计算机程序，该计算机程序被配置成当在本发明的前述第一方面的时钟分配电路的处理器上执行该计算机程序时，执行本发明的前述第三方面或第四方面的方法。
根据本发明的第六方面的实施方式，提供了一种计算机可读介质，具有在其上存储的本发明的前述第五方面的计算机程序。
附图说明
现在仅通过示例的方式参照附图，其中：
图1是时钟分配电路的示意图；
图2A是第一缓冲器的示意图；
图2B是第二缓冲器的示意图；
图3是缓冲器电路的示意图；
图4是控制电路的示意图；
图5是有助于理解图1的电路的信号时序图；
图6是有助于理解图1的电路的表；以及
图7是可以包括图1的时钟分配电路的数模转换器(DAC)电路或模数转换器(ADC)电路的示意图。
具体实施方式
在考虑详细的电路布置之前，作为概述，采用从时钟分配电路输出的时钟信号的时钟电路可能例如需要一个或更多个非常准确的时钟信号，在这个意义上占空比必须在给定(小)范围内。另外，时钟信号的转换和/或两个互补时钟信号之间的交叉点可能需要在特定范围内。还可能期望控制由时钟信号所经历的延迟。因此，期望能够对占空比进行精调，并且还能够对时钟信号的那些其他特性进行精调。
以下公开内容中的主要焦点在于调整一个或更多个时钟信号的占空比。其他焦点包括调整一个或更多个时钟信号的转换，并且调整两个时钟信号之间的交叉点。另一焦点在于，调整施加到一个或更多个时钟信号的延迟。
图1是时钟分配电路10的示意图。时钟分配电路10包括：第一组缓冲器200、300、400、500、600、700和800；第二组缓冲器250、350、450、550、650、750和850；以及控制电路100。
缓冲器是反相缓冲器，并且可以实现为如稍后将结合图3描述的CMOS反相器。缓冲器布置在缓冲器链20和缓冲器链40以及交联单元30中，交联单元30包括布置在缓冲器链20与缓冲器链40之间的交叉耦合的反相器对。缓冲器链20包括串联连接在一起(按此顺序)的缓冲器200、250、300和350。缓冲器链40包括串联连接在一起(按此顺序)的缓冲器450、400、550和500。缓冲器链20被连接成接收时钟信号CLKIN1并且输出时钟信号CLK1。缓冲器链40被连接成接收时钟信号CLKIN2并且输出时钟信号CLK2。
连接缓冲器以形成缓冲器链20和缓冲器链40的顺序使得在每个链中，第一组缓冲器200、300、400、500、600、700和800中的缓冲器与第二组缓冲器250、350、450、550、650、750和850中的一个或更多个缓冲器串联连接，并且使得第二组缓冲器250、350、450、550、650、750和850中的缓冲器与第一组缓冲器200、300、400、500、600、700和800中的一个或更多个缓冲器串联连接。换言之，在每个缓冲器链20和缓冲器链40中从缓冲器到缓冲器，第一组的缓冲器与第二组的缓冲器交替。这种布置的示例呈现在图1中。
第一交叉耦合的缓冲器对(第一交叉耦合的反相器对)包括连接在缓冲器链20的缓冲器200和缓冲器250与缓冲器链40的缓冲器450和缓冲器400之间的缓冲器600和缓冲器650。第二交叉耦合的缓冲器对(第二交叉耦合的反相器对)包括连接在缓冲器链20的缓冲器250和缓冲器300与缓冲器链40的缓冲器400和缓冲器550之间的缓冲器700和缓冲器750。第三交叉耦合的缓冲器对(第三交叉耦合的反相器对)包括连接在缓冲器链20的缓冲器300和缓冲器350与缓冲器链40的缓冲器550和缓冲器500之间的缓冲器800和缓冲器850。
缓冲器600被连接成接收从缓冲器链40的缓冲器450输出的时钟信号和从缓冲器650输出的时钟信号作为其输入。缓冲器600被连接成向缓冲器链20的缓冲器250和缓冲器650输出时钟信号。缓冲器650被连接成接收从缓冲器链20的缓冲器200输出的时钟信号和从缓冲器600输出的时钟信号作为其输入。缓冲器650被连接成向缓冲器链40的缓冲器400和缓冲器600输出时钟信号。第二交叉耦合的反相器对和第三交叉耦合的反相器对以相同的方式与他们所连接的缓冲器链20的相应的缓冲器和缓冲器链40的相应的缓冲器连接，如图1中所示。
控制电路100被连接成分别接收从缓冲器链20和缓冲器链40输出的时钟信号CLK1和CLK2。控制电路100被连接成输出控制信号AP、BP、AN和BN。控制电路100被配置成将控制信号中的一个或更多个作为可变信号输出(可以将其中的任何其他信号输出为非可变信号)。
缓冲器链20和/或缓冲器链40可以包括仅两个缓冲器。例如，缓冲器链20和/或缓冲器链40可以包括仅缓冲器200和250、缓冲器300和350、缓冲器450和400、或缓冲器550和500或来自第一组缓冲器的缓冲器和来自第二组缓冲器的缓冲器的任意其他组合。可替选地，缓冲器链20和/或缓冲器链40可以包括多于四个缓冲器。时钟分配电路10可以包括仅单个缓冲器链，并且因此被配置成传输单个(例如，单端)时钟信号。例如，时钟分配电路10可以包括仅缓冲器链20或仅缓冲器链40。
时钟分配电路10可以包括仅一个交叉耦合的反相器对、或者两个交叉耦合的反相器对，或者不包括交叉耦合的反相器对。此外，如果缓冲器链20和缓冲器链40包括较多的缓冲器，则时钟分配电路10可以包括布置成继续如图1中的交叉耦合的反相器对的模式的较多的交叉耦合的反相器对。
控制电路100可以接收时钟信号CLK1或CLK2中的仅一个。控制电路100输出控制信号AP、BP、AN和BN。可以使用控制信号中的仅一个、或仅两个、或仅三个或所有四个控制信号。
时钟信号CLKIN1和CLKIN2是互补时钟信号，并且因此具有相同的频率并且彼此相差180度(在一些限定的公差内)。换言之，时钟信号CLKIN1与CLKIN2之间的相位差是180度。换言之，时钟信号CLKIN1和CLKIN2彼此反相。类似地，时钟信号CLK1和CLK2是互补时钟信号。
缓冲器200至850均包括上拉电路和下拉电路。上拉电路包括一个或更多个上拉晶体管，并且下拉电路包括一个或更多个下拉晶体管。在此，晶体管是场效应晶体管(FET)，特别是MOSFET。连接每个路径的一个或更多个晶体管中的一个或更多个用于体电压控制。在图1中，用于每个缓冲器的上拉电路的体电压控制的连接被标记为PB，并且用于每个缓冲器的下拉电路的体电压控制的连接被标记为NB。
尽管在图1中未示出，但是沿着每个缓冲器链，缓冲器的晶体管尺寸逐个增加。具体地，并且在每个缓冲器包括的晶体管的尺寸方面，缓冲器350大于缓冲器300，缓冲器300又大于缓冲器250，缓冲器250又大于缓冲器200。这同样适用于缓冲器链40的缓冲器。此外，为了缓冲器链20与缓冲器链40之间的匹配，缓冲器200和450具有彼此相同的尺寸，缓冲器250和400具有彼此相同的尺寸，缓冲器300和550具有彼此相同的尺寸，并且缓冲器350和500具有彼此相同的尺寸。
交叉耦合对的缓冲器小于构成缓冲器链20和缓冲器链40的缓冲器，使得构成缓冲器链20和缓冲器链40的缓冲器占主导地位。在这种布置中，交叉耦合对的缓冲器的尺寸彼此相同。然而，在另一布置中，交叉耦合对的缓冲器不必是彼此相同的尺寸。交叉耦合对的缓冲器可以小于初始缓冲器200、450。
图2A是表示第一组缓冲器的缓冲器200的示意图。然而，图2A表示第一组缓冲器中的任意缓冲器，即，缓冲器200、300、400、500、600、700和800中的任意缓冲器。
缓冲器200包括上拉电路和下拉电路。如上所述，上拉电路的体电压和下拉电路的体电压可以分别经由标记为PB和NB的连接来控制。缓冲器200被连接成接收到其PB连接的第一控制信号和到其NB连接的第二控制信号。第一控制信号是从控制电路100输出的控制信号AP，并且第二控制信号是从控制电路100输出的控制信号BN。其他缓冲器300、400、500、600、700和800分别接收到它们的PB和NB连接的相同的控制信号。
图2B是表示第二组缓冲器的缓冲器250的示意图。然而，图2B表示第二组缓冲器中的任意缓冲器，即，缓冲器250、350、450、550、650、750和850中的任意缓冲器。
缓冲器250包括上拉电路和下拉电路。如上所述，上拉电路的体电压和下拉电路的体电压可以分别经由标记为PB和NB的连接来控制。缓冲器250被连接成接收到其PB连接的第三控制信号和到其NB连接的第四控制信号。第三控制信号是从控制电路100输出的控制信号BP，并且第四控制信号是从控制电路100输出的控制信号AN。其他缓冲器350、450、550、650、750和850分别接收到它们的PB和NB连接的相同的控制信号。
总之，第一组缓冲器200、300、400、500、600、700和800中的每个缓冲器接收到其PB连接的第一控制信号AP和到其NB连接的第二控制信号BN，并且第二组缓冲器250、350、450、550、650、750和850中的每个缓冲器接收到其PB连接的第三控制信号BP和到其NB连接的第四控制信号AN。
考虑到本文后面的图3，PB、NB和AP、BN、BP和AN的意义将变得更加明显。现在，通过以这种方式控制缓冲器的上拉和下拉电路，可以控制所述时钟信号的占空比，如下所述。此外，如下所述，可以控制所述时钟信号的转换速率和/或在两个互补时钟信号CLK1与CLK2之间的交叉点。此外，如下所述，可以控制所述时钟信号的延迟。
图3是表示缓冲器200至800中的任意缓冲器的缓冲器电路201的示意图。
缓冲器电路201可以容易地描述为CMOS反相器。将理解，CMOS反相器是具有仅一个上拉PMOS晶体管和仅一个下拉NMOS晶体管的简单CMOS电路的示例。然而，还将理解，具有反相功能的更复杂的CMOS电路是可能的，例如具有两个或更多个上拉和/或下拉晶体管。
缓冲器电路201包括PMOS晶体管212和NMOS晶体管214。PMOS晶体管212是上拉晶体管的示例，并且NMOS晶体管214是下拉晶体管的示例。晶体管212和晶体管214一起连接在第一参考电压源(在AVD的情况下)与第二参考电压源(在GND(地)的情况下)之间。PMOS晶体管212被连接成接收到其标记为PB的体连接(即PMOS体)的控制信号(作为控制信号AP或BP的第一控制信号或第三控制信号)。因此，PMOS晶体管212的体电压可以例如由影响阈值电压并且使缓冲器200较早地切换为高的控制信号控制。NMOS晶体管214被连接成接收到其标记为NB的体连接(即NMOS体)的控制信号(作为BN或AN的第二控制信号或第四控制信号)。因此，NMOS晶体管的体电压可以例如由影响阈值电压并且使缓冲器200较早地切换为低的控制信号控制。
如上所述，控制电路100被配置成将控制信号中的一个或更多个作为可变信号输出，即，主动地或动态地控制那些控制信号的值，以控制所涉及的时钟信号的特性(例如占空比)。
因此，未由控制电路100控制为可变信号的任何控制信号可以被控制成具有非可变的电压电平，即，未被主动地或动态地控制以控制所涉及的时钟信号的特性(例如占空比)的固定的电压电平。参照图2和图3，该固定的电压电平可以是高电压电平(AVD，为了示例的目的，被认为是PMOS“标准”电平)或者一些其他电压电平(用于第一控制信号AP或第三控制信号BP，如果AP或BP是非可变信号)。类似地，该固定的电压电平可以是低电压电平(GND，为了示例的目的，被认为是NMOS“标准”电平)或者一些其他电压电平(用于第二控制信号BN或第四控制信号AN，如果BN或AN是非可变信号)。例如，对于这样的非可变信号，控制电路可以简单地将信号“硬连线”至相关电压电平(例如，通过到相关参考电压源的连接)，或者可以控制信号(例如，利用DAC的输出)，以具有固定的电压电平(例如，通过不动态地或主动地变化到该DAC的输入来控制所涉及的时钟信号的特性)。
图4是表示控制电路100的示意图。控制电路100包括相位检测器电路110、占空比测量电路120、交叉点测量电路130、处理器140以及数模转换器(DAC)150、160、170和180。已经提供了四个数模转换器(DAC)150、160、170和180，以允许如下可能性：控制信号AP、BP、AN和BN中的每一个是可变控制信号，然而，如上所述，AP、BP、AN和BN中的所有不必都是可变控制信号。相位检测器电路110可以用于测量时钟信号CLK1和CLK2中的一个或两个的延迟。
取决于正在使用时钟分配电路10的应用，控制电路100可以包括相位检测器电路110、占空比测量电路120和交叉点测量电路130中的仅一个或两个，或者控制电路100可以包括如图4中所示的所有三个。
相位检测器电路110、占空比测量电路120和/或交叉点测量电路130可以接收时钟信号CLK1和CLK2中的仅一个，而不是时钟信号CLK1和CLK2两者。相位检测器电路110可以接收时钟信号CLKIN1和CLKIN2中的仅一个，而不是时钟信号CLKIN1和CLKIN2两者。此外，相位检测器电路110、占空比测量电路120和/或交叉点测量电路130可以接收从缓冲器链20或缓冲器链40的除了在所述缓冲器链的输出级处布置的缓冲器以外的缓冲器输出的时钟信号。
占空比测量电路120可以包括低通滤波器电路，其被配置成输出指示时钟信号CLK1和CLK2中的一个或两个的DC电平的信号。交叉点测量电路130可以类似地被包括在内。
处理器140被连接成接收指示时钟信号CLK1和CLK2中的一个或两个的一个或更多个特性(即，相位、占空比、交叉点)的一个或更多个信号，并且分别经由DAC 150、160、170和180输出控制信号AP、BP、AN和BN。处理器140输出控制信号，以控制时钟信号CLK1和CLK2中的一个或两个的占空比、延迟和/或相位。将理解，处理器可以通过执行计算机程序来执行其控制，该程序可以存储在计算机可读介质(未示出)上
将理解，控制电路100可以具有其他配置。控制电路100可以被配置成测量一个或更多个时钟信号的转换，并且输出调整转换的控制信号。可以通过分析输出的时钟信号(例如通过分析输出的时钟信号中的抖动)来执行这样的测量。
控制电路100可以仅包括被配置成被控制以便输出控制信号的处理器。
图5是有助于理解时钟分配电路10的操作的信号时序图。
图5示出了两个时钟信号分别沿第一缓冲器链和第二缓冲器链传输的演变。在图5中所示的示例中，缓冲器链20包括第一组缓冲器的缓冲器(第一缓冲器)，接着是串联连接的第二组缓冲器的缓冲器(第二缓冲器)，并且缓冲器链40包括第二组的缓冲器(第二缓冲器)，接着是串联连接的第一组的缓冲器(第一缓冲器)。换言之，为简单起见，在图5的情况下，缓冲器链20和缓冲器链40可以采取图1中所示的缓冲器链20和缓冲器链40中的每一个的一半(即缓冲器200和250以及缓冲器450和400)。
在该示例中，控制电路100经由第一控制信号AP修改第一缓冲器200和400的上拉电路的体电压(从诸如AVD的“标准”值)，并且经由第四控制信号AN修改第二缓冲器250和450的下拉电路的体电压(从诸如GND的“标准”值)。第二控制信号BN和第三控制信号BP被控制成具有非可变的电压电平(在这种情况下，分别为“标准”值GND和AVD)。
在下文中，修改体电压将被理解为动态地或主动地控制体电压，例如，从体电压标准值(用于NMOS或下拉的GND，以及用于PMOS或上拉的AVD)改变体电压。类似地，将控制信号之一控制为是可变的或修改控制信号将被假定为对应于动态地或主动地控制控制信号，以控制相应的体电压，例如，从控制信号标准值(用于NMOS或下拉的GND，以及用于PMOS或上拉的AVD)改变控制信号。
时钟信号CLKIN1和CLKIN2分别在(a)和(e)中示出。为简单起见，时钟信号CLKIN1和CLKIN2示出为理想的方波。然而，在实践中，边沿将会转换，并且该转换将随着控制信号变化而改变。然而，出于该示例的目的，为简单起见，将忽略转换中的任何改变。此外，将夸大占空比改变。
从第一缓冲器200输出的时钟信号在(b)中示出，并且从第二缓冲器250输出的时钟信号在(c)中示出。
图5中所示的时钟信号的脉冲被标记为A和B。时钟信号CLKIN1的正脉冲被标记为A，并且时钟信号CLKIN1的负脉冲被标记为B。与时钟信号CLKIN1的正脉冲一起出现的时钟信号CLKIN2的负脉冲被标记为A，并且与时钟信号CLKIN1的负脉冲一起出现的时钟信号CLKIN2的正脉冲被标记为B。因此，A脉冲一起出现在两个缓冲器链之间，并且B脉冲一起出现在两个缓冲器链之间，并且总体上脉冲在A与B之间交替。
时钟信号穿过缓冲器时的脉冲被类似地标记。例如，在(b)中，其中示出了从第一缓冲器200输出的时钟信号，负脉冲被标记为A，而正脉冲被标记为B，使得可以跟随脉冲(例如A)通过缓冲器链。
还标记了每个时钟信号的边沿。时钟信号CLKIN1的上升沿被标记为bP(P用于由于PMOS而上升，而b用于在边沿之前的脉冲的标记)。时钟信号CLKIN1的下降沿被标记为aN(N用于由于NMOS而下降，而a用于在边沿之前的脉冲的标记)。类似地，时钟信号CLKIN2的上升沿被标记为aP(P用于上升，而a用于在边沿之前的脉冲的标记)，并且时钟信号CLKIN2的下降沿被标记为bN(N用于下降，而b用于在边沿之前的脉冲的标记)。
时钟信号CLKIN1由第一缓冲器200接收。从第一缓冲器200输出的时钟信号在(b)中示出。通过第一控制信号AP修改体电压具有使标记为aP的边沿提前的效果。这由(b)中的虚线示出。体电压的修改还具有增加标记为aP的边沿的转换的效果，但是在该示例中忽略了这样的效果，并且这样的效果未在图5中示出。从第一缓冲器200输出的时钟信号由第二缓冲器250接收。从第二缓冲器250输出的时钟信号在(c)和(d)中示出。由第四控制信号AN对体电压的修改具有使标记为aN的边沿提前的效果。这在(c)中用虚线示出。从缓冲器链20输出的时钟信号CLK1在(d)中示出。(c)中标记为aN的边沿与(b)中标记为aP的边沿相对应，即，第一控制信号AP和第四控制信号AN控制时钟信号CLK1的相同的边沿。
时钟信号CLKIN2由第二缓冲器450(即第二组缓冲器的缓冲器)接收。从第二缓冲器450输出的时钟信号在(f)中示出。由第四控制信号AN对体电压的修改具有使标记为aN的边沿提前的效果。这由(f)中的虚线示出。从第二缓冲器450输出的时钟信号由第一缓冲器400接收。从第一缓冲器400输出的时钟信号在(g)和(h)中示出。由第一控制信号AP对体电压的修改具有使标记为aP的边沿提前的效果。这在(g)中由虚线示出。从缓冲器链40输出的时钟信号CLK2在(h)中示出。(g)中标记为aP的边沿与(f)中标记为aN的边沿相对应，即，第一控制信号AP和第四控制信号AN控制时钟信号CLK2的相同的边沿。
从(d)和(h)可以看出，时钟信号CLK1和CLK2中的每一个的占空比已经改变。在CLK1和CLK2两者中，占空比已被改变成使得A脉冲的脉冲宽度已经减小(并且因此B脉冲的脉冲宽度已增加)。
从(d)和(h)中分别示出的时钟信号CLK1和CLK2可以看出，两个时钟信号已被控制成使得，尽管每个时钟信号的占空比已经改变，但它们仍然彼此互补。
明显的是，如果每个缓冲器链被延伸到图1中描绘的缓冲器链20和缓冲器链40，则获得相同的效果(尽管效果会更大)。
将理解，第一控制信号AP和第四控制信号AN不必具有相同的幅度(即，它们可以使所述边沿提前不同的量)来获得以上效果。
图6是示出将不同的控制信号控制为可变的时钟信号的效果的表。
例如，第一条目“减小A脉冲宽度(较少)”描述了控制电路100将第一控制信号AP控制为可变的效果。在这种情况下，第一组缓冲器的缓冲器中的上拉路径的体电压被修改，并且因此由这样的缓冲器传输的时钟信号的“aP”边沿将被提前，从而改变占空比，使得A脉冲的脉冲宽度减小。该效果与在控制电路将第一控制信号AP和第四控制信号AN控制为可变时的效果相同。然而，在这种情况下，由于相关边沿仅在时钟信号由第一组缓冲器的缓冲器传输时改变，因此效果较小，而在控制电路100将第一控制信号AP和第四控制信号AN两者控制为可变时，在时钟信号由第一组的缓冲器和第二组的缓冲器传输时相关边沿被提前。
类似地，控制电路100将第三控制信号BP控制为可变的效果是改变占空比，使得A脉冲的脉冲宽度增加。可以容易地看出，遵循图5中的逻辑，控制电路100将第三控制信号BP和第二控制信号BN控制为可变的效果是改变占空比，使得A脉冲的脉冲宽度增加，并且还使得这种情况下的效果大于在仅将第三控制信号BP控制为可变时的效果。
遵循图5中的逻辑，控制电路100仅控制第四控制信号AN或仅控制第二控制信号BN的效果也是很明显的。
如上所述，当通过修改体电压来使时钟信号的边沿提前时，(从体电压已经被修改的缓冲器输出的时钟信号的)边沿的转换增加，即，为了改变时钟信号CLK1或CLK2的转换，应修改所述缓冲器链20或缓冲器链40中的末级缓冲器的体电压。换言之，修改除了所述缓冲器链20或缓冲器链40中的最后一个缓冲器以外的缓冲器的体电压通常不会影响所述时钟信号CLK1或CLK2的转换。在示例中，控制电路100将第一控制信号AP和第二控制信号BN控制成是可变的，因此修改第一组缓冲器中的缓冲器的上拉电路和第一组缓冲器中的缓冲器的下拉电路的体电压，从而使所述时钟信号的两个边沿提前。在这种情况下，并且如果边沿以相同的量提前，则所述时钟信号的占空比不改变。然而，时钟信号CLK2的转换增加。这种增加的转换伴随着增加的功耗的成本。因此，时钟分配电路10使得能够控制转换(和延迟)与功耗之间的平衡。另外，在该示例中，所述时钟信号的延迟减小(即，与CLKIN1相比，时钟信号CLK1的延迟减小，并且与CLKIN2相比，时钟信号CLK2的延迟减小)。
当控制电路100将第三控制信号BP和第四控制信号AN控制为可变时，如图6所示时钟信号CLK1的转换增加。另外，分别与CLKIN1和CLKIN2相比，时钟信号CLK1和CLK2两者的延迟减小。
如上所述，沿着每个缓冲器链，缓冲器的晶体管尺寸逐个增加。因此，体电压的改变对特定边沿在时间上提前量的影响在缓冲器链的较早级比在较后级大(尽管这同样适用于由于体电压控制引起的边沿的转换的改变，但是仅对缓冲器链20或缓冲器链40中的最后一个缓冲器的转换的影响基本上是在时钟信号CLK1或CLK2中看到的)。这是因为，由于它们减小的晶体管尺寸，因此较早级的缓冲器比在较后级的缓冲器切换得慢(即，从较早级缓冲器输出的时钟信号具有比从较后级的缓冲器输出的时钟信号更低的转换)。由于较早级缓冲器比较后级缓冲器慢，因此体电压范围对应于从较早级缓冲器输出的时钟信号中的比从较后级缓冲器输出的时钟信号中的时间范围更大的时间范围，并且因此，体电压中的相同改变对较早级缓冲器的影响大于对较后级缓冲器的影响。具体地，与较后级缓冲器相比，边沿在较早级缓冲器处以较大量提前。
因此，在控制电路100将第一控制信号AP控制为可变的上述示例中，修改第一组缓冲器中的缓冲器的上拉路径的体电压，时钟信号CLK1的占空比将比时钟信号CLK2的占空比变化更大(在这种情况下，两个时钟路径之间的效果差异约为25％)。这是因为，体电压被修改的缓冲器在缓冲器链20中的第一级和第三级处以及在缓冲器链40中的第二级和第四级处。因此，在这种情况下有利的是，将第一控制信号AP和第四控制信号AN均控制为是可变的，使得缓冲器链20和缓冲器链40两者中的每一个缓冲器有助于时钟信号CLK1和CLK2两者的占空比的改变，并且因此两个时钟信号的占空比以相同的量改变。
在控制电路100将第一控制信号AP和第二控制信号BN控制为可变的上述示例中，修改第一组缓冲器中的缓冲器的上拉电路和第一组缓冲器中的缓冲器的下拉电路的体电压，如果使用图1的时钟分配电路10的配置，则与时钟信号CLK1相比，对时钟信号CLK2的效果较小。由此，并且由于时钟信号CLK2的转换的改变，分别与时钟信号CLKIN1和CLKIN2相比，每个时钟信号CLK1和CLK2的延迟可以不同。
根据以上描述并且根据图1明显的是，控制第三信号BP和第四信号AN的控制电路100的效果是增加时钟信号CLK1的转换，并且可能以不同的量减小时钟信号CLK1和CLK2两者的延迟。
在另一示例中，控制电路100将第一控制信号AP和第三控制信号BP控制为是可变的。在单端情况下(即，当时钟分配电路100包括单个缓冲器链时)，通过控制电路100的这样的控制的效果是正转换速率(即上升沿的转换速率)的增加，并且与所述输入时钟信号相比，输出的时钟信号(即与CLKIN1相比的CLK1，或与CLKIN2相比的CLK2)的延迟的减小。根据以上描述，这可以容易地理解。
在控制电路100在双端情况下(即，当时钟分配电路100包括两个缓冲器链时)将第一控制信号AP和第三控制信号BP控制为可变的示例中，效果是时钟信号CLK1和CLK2两者具有增加的正转换(和减小的延迟)。此外，提升了时钟信号CLK1与CLK2之间的交叉点。这是因为，如上所述，修改较早级缓冲器的体电压具有比修改较后级缓冲器中的体电压更大的效果。在该示例的情况下，从缓冲器200输出的时钟信号的将被标记为aP的上升沿被提前，并且从缓冲器250输出的时钟信号的将被标记为bP的上升沿也被提前。此外，从缓冲器450输出的时钟信号的将被标记为bP的上升沿被提前，并且从缓冲器400输出的时钟信号的将被标记为aP的上升沿被提前。在最终输出信号中，从缓冲器200输出的时钟信号的上升沿aP与从缓冲器400输出的时钟信号的上升沿aP相对应。类似地，从缓冲器250输出的时钟信号的上升沿bP与从缓冲器450输出的时钟信号的上升沿bP相对应。假定出于该示例的目的，第一控制信号AP和第三控制信号BP基本相等，则从缓冲器200输出的时钟信号的上升沿aP比从缓冲器400输出的时钟信号的上升沿aP被提前更大的量(并且其转换以更大的量增加)，因为缓冲器200是第一级缓冲器，而缓冲器400是第二级缓冲器，并且因此缓冲器200(在晶体管尺寸方面)小于缓冲器400。类似地，从缓冲器450输出的时钟信号的上升沿bP比从缓冲器250输出的时钟信号的上升沿bP被提前更大的量(并且其转换以更大的量增加)，因为缓冲器450是第一级缓冲器，而缓冲器250是第二级缓冲器，并且因此缓冲器450(在晶体管尺寸方面)小于缓冲器250。该差异具有提升时钟信号CLK1与CLK2之间的交叉点的效果(在每个缓冲器链包括四个缓冲器的情况下，在缓冲器300、350、550和500中如何重复该效果是很明显的)。
类似地，在控制电路100将第二控制信号BN和第四控制信号AN控制为可变的示例中，时钟信号CLK1与CLK2之间的交叉点降低。同样在该示例中，由于该体电压控制，时钟信号CLK1和CLK2将具有增加的负转换速率(即，下降沿的转换速率)。
尽管未在图6中示出，但是将容易理解的是，在控制电路100将第一控制信号AP、第二控制信号BN、第三控制信号BP和第四控制信号AN控制为可变的示例中，时钟信号CLK1和CLK2中的两个的转换将增加。另外，时钟信号CLK1和CLK2两者的延迟将减小。在单端时钟分配电路10的情况下，将第一控制信号AP、第二控制信号BN、第三控制信号BP和第四控制信号AN控制为可变将导致从缓冲器链输出的时钟信号的转换增加，并且时钟信号的延迟减小。该增加的转换(和减小的延迟)伴随着增加的功耗的成本。因此，如上所述，时钟分配电路10使得能够控制转换(和延迟)与功耗之间的平衡。
在上述示例中，假定当多个控制信号AP、BN、BP或AN由控制电路100控制为可变时，它们被控制(即，主动地控制)成使得它们具有彼此相同的幅度，或者换言之，使得它们影响具有彼此相同的幅度的边沿(暂时忽略某些缓冲器之间晶体管尺寸的差异)。然而，控制信号不必具有相同的幅度。
时钟分配电路不必包括交联单元30。在时钟分配电路确实包括交联单元30的示例中，与缓冲器链20和缓冲器链40中的缓冲器相比，交联单元30的缓冲器可以足够小(在晶体管尺寸方面)，使得交联单元30不会在很大程度上抵消或超过上述缓冲器链20和缓冲器链40中的缓冲器的效果。
通过时钟分配电路10的以上配置，可以测量和调整一个或更多个时钟信号的占空比。可以调整占空比以便使其达到目标值。此外，可以调整一个或更多个时钟信号的转换和/或两个时钟信号之间的交叉点。此外，可以调整一个或更多个时钟信号的延迟。在时钟分配电路10中，即使在时钟分配电路10包括两个缓冲器链的示例中，这样的功能也仅需要四个独立地可控制的控制信号。
无论缓冲器链有多长(在缓冲器的数量方面)，这样的电路可以能够仅利用四个独立地可控制的控制信号来执行所有以上调整。由于可以减少电路上的处理负担，并且还可以减小电路的尺寸，因此期望少量的控制信号。这样的调整可以随着时间的推移(诸如在使用中)执行，例如，用于利用所述时钟信号的系统的校准和控制，并且也可以用于补偿例如电压或温度变化。控制缓冲器的晶体管的体电压而不是控制缓冲器的输入的DC电平具有以下优点：控制信号中的任何噪声通过Gmb而不是通过Gm传输，(例如，其导致输入参考噪声减少大约十倍)，从而导致缓冲器的输出处的抖动减少。
将理解，可以与诸如DAC或ADC电路的混合信号电路一起提供实施本发明的时钟分配电路10。例如，本文公开的与DAC或ADC电路一起提供的时钟分配电路10可以被描述为DAC或ADC 11，如图7中所示。时钟分配电路10还可以设置为采用时钟信号的其他电路的一部分，或与采用时钟信号的其他电路耦合，诸如时间数字转换器(TDC)、锁相环(PLL)或压控振荡器(VCO)。
本发明的电路可以实现为集成电路，例如在诸如倒装芯片的IC芯片上。本发明扩展到如上所述的集成电路和IC芯片、包括这样的IC芯片的电路板以及包括这样的电路板的通信网络(例如，互联网光纤网络和无线网络)和这样的网络的网络设备。
在以上方面中的任何方面中，各种特征可以在硬件中实现，或者实现为在一个或更多个处理器上运行的软件模块。一个方面的特征可以应用于其他方面中的任何方面。
本发明还提供了用于执行本文描述的方法中的任何方法的计算机程序或计算机程序产品以及计算机可读介质，其上有存储用于执行本文描述的方法中的任何方法的程序。实施本发明的计算机程序可以存储在计算机可读介质上，或者计算机程序可以例如是以信号的形式，如从因特网网站提供的可下载的数据信号，或者计算机程序可以是以任何其他形式。
可以在如本文公开的本发明的精神和范围内提供另外的实施方式。

Claims (15)

1.一种时钟分配电路，包括：
多个第一缓冲器和多个第二缓冲器，所述第一缓冲器和所述第二缓冲器是反相缓冲器；以及
控制电路，其被配置成生成第一控制信号、第二控制信号、第三控制信号和第四控制信号，
其中：
所述第一缓冲器均包括上拉电路和下拉电路，所述上拉电路包括用于通过所述第一控制信号进行体电压控制而连接的一个或更多个上拉晶体管，所述下拉电路包括用于通过所述第二控制信号进行体电压控制而连接的一个或更多个下拉晶体管；
所述第二缓冲器均包括上拉电路和下拉电路，所述上拉电路包括用于通过所述第三控制信号进行体电压控制而连接的一个或更多个上拉晶体管，所述下拉电路包括用于通过所述第四控制信号进行体电压控制而连接的一个或更多个下拉晶体管；
所述第一缓冲器中的一个和所述第二缓冲器中的一个串联连接作为第一缓冲器对，以形成用于沿传播方向传播时钟信号的第一时钟路径；
所述第一缓冲器中的另一个和所述第二缓冲器中的另一个串联连接作为第二缓冲器对，以形成用于沿所述传播方向传播时钟信号的第二时钟路径；并且
所述控制电路被配置成将所述第一控制信号至所述第四控制信号中的至少一个控制为可变信号。
2.根据权利要求1所述的时钟分配电路，其中，所述控制电路被配置成独立于所述第三控制信号来控制所述第一控制信号，或者独立于所述第四控制信号来控制所述第二控制信号，或者独立于所述第三控制信号来控制所述第一控制信号并且独立于所述第四控制信号来控制所述第二控制信号。
3.根据权利要求1或2所述的时钟分配电路，其中，所述控制电路被配置成将所述第一控制信号至所述第四控制信号中的至少两个控制为可变信号，或者将所述第一控制信号至所述第四控制信号中的至少三个控制为可变信号，或者将所述第一控制信号至所述第四控制信号中的每一个控制为可变信号。
4.根据前述权利要求中任一项所述的时钟分配电路，其中：
在所述第一缓冲器对和所述第二缓冲器对中，所述第二缓冲器在所述传播方向上串联连接在所述第一缓冲器之后；并且
所述第一缓冲器对与所述第二缓冲器对串联连接，使得所述第一时钟路径和所述第二时钟路径是同一组合时钟路径的一部分。
5.根据权利要求4所述的时钟分配电路，其中，所述控制电路被配置成：
将所述第一控制信号至所述第四控制信号中的任意单独一个控制为可变信号，来以第一量控制沿所述组合时钟路径传播的时钟信号的占空比；或者
一起控制所述第一控制信号和所述第四控制信号，或者一起控制所述第二控制信号和所述第三控制信号，来以大于所述第一量的第二量控制沿所述组合时钟路径传播的时钟信号的占空比；或者
一起控制所述第一控制信号和所述第二控制信号，或者一起控制所述第三控制信号和所述第四控制信号，来以第三量控制沿所述组合时钟路径传播的时钟信号的转换速率。
6.根据权利要求1至3中任一项所述的时钟分配电路，其中：
在所述第一缓冲器对中，所述第二缓冲器在所述传播方向上串联连接在所述第一缓冲器之后；
在所述第二缓冲器对中，所述第一缓冲器在所述传播方向上串联连接在所述第二缓冲器之后；并且
所述第一时钟路径和所述第二时钟路径彼此并行地布置，并且被连接成在所述传播方向上并行地传播互补时钟信号。
7.根据权利要求6所述的时钟分配电路，其中：
所述第一缓冲器中的另一个和所述第二缓冲器中的另一个串联连接作为第三缓冲器对，以形成用于沿所述传播方向传播时钟信号的第三时钟路径；
所述第一缓冲器中的另一个和所述第二缓冲器中的另一个串联连接作为第四缓冲器对，以形成用于沿所述传播方向传播时钟信号的第四时钟路径；
在所述第三缓冲器对中，所述第二缓冲器在所述传播方向上串联连接在所述第一缓冲器之后；
在所述第四缓冲器对中，所述第一缓冲器在所述传播方向上串联连接在所述第二缓冲器之后；并且
所述第三缓冲器对与所述第一缓冲器对串联连接，使得所述第一时钟路径和所述第三时钟路径是第一组合时钟路径的一部分；并且
所述第四缓冲器对与所述第二缓冲器对串联连接，使得所述第二时钟路径和所述第四时钟路径是与所述第一组合时钟路径并行的第二组合时钟路径的一部分。
8.根据权利要求6或7所述的时钟分配电路，其中，交叉耦合的反相器沿着并行时钟路径连接在相应或类似位置之间。
9.根据权利要求8所述的时钟分配电路，其中：
每个交叉耦合的反相器对包括所述第一缓冲器中的另一个和所述第二缓冲器中的另一个；并且
对于每个交叉耦合的反相器对，所述交叉耦合的反相器对中的第一缓冲器被连接成接收从所述并行时钟路径中的一个的第二缓冲器输出的时钟信号，并且所述交叉耦合的反相器对中的第二缓冲器被连接成接收从所述并行时钟路径中的另一个的第一缓冲器输出的时钟信号。
10.根据权利要求6至9中任一项所述的时钟分配电路，其中，所述控制电路被配置成：
将所述第一控制信号至所述第四控制信号中的任意单独一个控制为可变信号，来以第一量控制沿每个时钟路径传播的时钟信号的占空比；或者
一起控制所述第一控制信号和所述第四控制信号，或者一起控制所述第二控制信号和所述第三控制信号，来以大于所述第一量的第二量控制沿每个时钟路径传播的时钟信号的占空比；或者
一起控制所述第一控制信号和所述第三控制信号，或者一起控制所述第二控制信号和所述第四控制信号，来控制所述互补时钟信号的交叉点；或者
一起控制所述第一控制信号和所述第二控制信号，或者一起控制所述第三控制信号和所述第四控制信号，或者一起控制所述第一控制信号至所述第四控制信号中作为可变信号的所有信号，来控制沿着时钟路径中的至少一个传播的时钟信号的转换速率。
11.根据前述权利要求中任一项所述的时钟分配电路，其中，沿着所述传播方向上的每个时钟路径，缓冲器的晶体管尺寸逐个增大。
12.根据前述权利要求中任一项所述的时钟分配电路，其中，所述控制电路被配置成获得从所述时钟路径输出的时钟信号的特性的值的测量结果，并且基于所述测量结果来控制至少一个可变控制信号，以使所述特性的值达到目标值。
13.根据权利要求12所述的时钟分配电路，其中，所述特性是占空比或转换速率或交叉点或延迟，
可选地，其中，所述特性是占空比，并且所述控制电路被配置成通过对所涉及的时钟信号进行低通滤波来获得所述占空比的测量结果。
14.根据权利要求12或13所述的时钟分配电路，其中：
所述控制电路包括模数转换器和数模转换器；并且
所述控制电路被配置成：利用所述模数转换器来将所述测量结果转换成输入数字信号，根据所述输入数字信号生成输出数字信号，以用于控制至少一个所述可变控制信号，并且利用所述数模转换器根据所述输出数字信号生成至少一个所述可变控制信号。
15.根据前述权利要求中任一项所述的时钟分配电路，其中，所述控制电路被配置成：控制未被控制为可变信号的任何所述控制信号，以具有相应的非可变电压电平。
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