CN1346151A - 半导体集成电路 - Google Patents

Abstract

即使动作频率和读时间变化,也总是在一定等待时间进行数据传送。时钟非同步型电路1,根据读控制信号READ进行数据读动作。经过延迟时间td后,读数据RD从时钟非同步型电路1中读出,被锁存在从N个锁存电路(R1,R2,……,RN)3中选择出的1个锁存电路内。锁存电路的选择,不用时钟信号Clock,而根据控制信号RLPLS进行。控制信号RLPLS,因为是表示从时钟非同步型电路1输出读数据RD的信号,所以总是在读数据RD被输出后进行锁存电路的选择。

Description

半导体集成电路

技术领域

本发明涉及与时钟信号同步动作的时钟同步型电路和与时钟非同步动作的时钟非同步型电路被形成在单个芯片上的半导体集成电路。

背景技术

近年，由于工艺技术的进步半导体元件的微细化以及高集成化不断进展，随之，可以在单个芯片上形成多个功能块，在单个芯片上形成系统的全部。

以这种现状为背景，已经可以实现把与时钟信号同步动作的时钟同步型电路和与时钟信号非同步动作的时钟非同步电路形成在单个芯片上的半导体集成电路。

在混合形成有时钟同步型电路和时钟非同步电路的半导体集成电路中，在时钟同步型电路和时钟非同步型电路之间，因为不能直接进行数据交换，所以在两电路之间，配置可以设定所谓的等待时间的存储电路(等待控制电路)。

即，时钟同步型电路和时钟非同步型电路之间的数据交换，可以通过存储电路进行。

在此，所谓等待时间，是指数据在从时钟非同步型电路输出后，直至输入到时钟同步电路之前的数据潜伏期间，通常，用时钟数(把时钟信号的1周期作为1时钟)表示。

以下，说明有关设定该等待时间的存储电路。

图17是展示设定等待时间的现有技术的存储电路的第1例。

在本例子中，以把等待时间设定成“3”为前提。一般，为了用存储电路实现等待时间“N(N是自然数)”，存储电路必须具有(N-1)个锁存电路。因而，在本例子中，确定等待时间的存储电路11，具有2个锁存电路(L1，L2)3。 0

具体地说，2个锁存电路3，被串联连接在时钟非同步型电路1的数据输出节点和时钟同步型电路2的数据输入节点之间。在时钟非同步型电路1的数据输出节点和锁存电路(L1)3之间，连接开关电路(S1)4。另外，在锁存电路(L1)3和锁存电路(L2)3之间，连接开关电路(S2)4，在锁存电路(L2)3和时钟同步型电路2的数据输入节点之间，连接开关电路(S3)4。

传送定时确定电路(G1，G2，G3)5，与开关电路(S1，S2，S3)4对应地设置。传送定时确定电路(G1)5，根据时钟信号Clock，生成控制开关电路(S1)4的控制信号PSi。另外，传送定时确定电路(G2)5，根据时钟信号Clock，生成控制开关电路(S2)4的控制信号PSo，传送定时确定电路(G3)，根据时钟信号Clock，生成控制开关电路(S3)4的控制信号PO。

控制用于从时钟非同步电路1中读出数据的读出动作的读控制信号READ，被输入到时钟非同步型电路1。该读控制信号READ，例如，是从时钟信号Clock中生成的，与时钟信号Clock同步。

在上述存储电路中，例如，在从读控制信号READ的上升边开始，经过根据时钟非同步型电路1的性能确定的一定的延迟时间td时，从时钟非同步型电路1的数据输出节点输出读数据RD。该延迟时间td，和时钟信号Clock的周期tclk或者频率fclk(＝1/tclk)没有关系，有不能根据两者的大小关系来确实进行数据传送的情况。

参照时序图，说明延迟时间td和时钟信号Clock的周期tclk的关系。

(1)当td＜tclk的情况下

这种情况下的时序图如图18所示。

当时钟信号Clock的周期tclk比延迟时间td还长的情况下，通常，在从时钟非同步型电路1中输出读数据RD(D0，D1，D2)之后，用根据第1时钟制作的控制信号PSi，把读数据RD取入存储电路11内(QRi)。

然后，因为根据第2时钟制作的PSo在根据第1时钟制作的控制信号PSi之后上升(“L”→“H”)，所以正常情况下，可以把读数据RD(＝D0，D1，D2)传送到QRo。因此，可以一边正确确保一定的等待时间(在本例子中是“3”)，一边把读数据RD传送到时钟同步型电路2中。

(2)在td＞tclk的情况下

这种情况下的时序图如图19所示。

当时钟信号Clock的周期tclk比延迟时间td还短的情况下，即，当提高了动作频率的情况下，最初的读数据RD(＝D0)，在用根据第1时钟制作的PSi取入到节点QRi之前，根据第2时钟制作的PSo上升(“L”→“H”)。

这种情况下，在节点QRi上，因为存在取入节点数据RD(＝D0)之前的状态(不确定)，所以用根据第2时钟制作的控制信号PSo把该不确定状态传送到节点QRo。即，在这种情况下，可以一边正确确保一定的等待时间(在本例子中是“3”)，一边把读数据RD传送到时钟同步型电路2。

进而，读数据RD，从控制信号READ上升边开始在经过一定的延迟时间td后被从时钟非同步电路1输出。另外，开关电路S1、S2、S3，分别对应控制信号PSi、PSo、PO的上升边，把读数据RD从输入侧传送到输出侧。

可是，为了解决在td＞tclk的情况下的问题，只要预先求延迟时间td和时钟信号Clock的周期tclk的比(td/tclk)，对应该比，确定传送的定时而不使用PSo即可。

这时，因为知道预先不使用PSo，所以需要把存储电路11内的锁存电路数据减少1个，把图17所示的存储电路改变为图20所示的存储电路。

可是，在具有图20所示的构成的存储电路中，当在从读控制信号READ的上升边A开始经过其后的1个时钟后使控制信号PS上升的情况下，在td＜tc1的情况下(动作频率低的情况下)产生新的问题。

在此，说明图20的存储电路中的延迟时间td和时钟信号Clock的周期tclk的关系。

(1)在td＞tclk的情况下

这种情况下的时序图如图21所示。

在时钟信号Clock的周期tclk比延迟时间td还短的情况下(1＜td/tclk＜2)，经过读控制信号READ被输入之后的1个时钟Clock，用于把读数据RD取入存储电路11的控制信号PS的电平上升(“L”→“H”)。

然后，因为经过了读控制信号READ被输入之后的1个时钟Clock，所以，通常在从时钟非同步型电路1中输出读数据RD(＝D0，D1，D2)之后，把数据取入存储电路11。因此，可以一边正确确保一定的等待时间(在本例子中是“3”)，一边把读数据RD传送到时钟同步型电路2中。

(2)在td＜tclk的情况下

这种情况下的时序图如图22所示。

当时钟Clock的周期tclk比延迟时间td还长的情况下，即，当降低动作频率的情况下，如果从时钟非同步型电路1输出最初的读数据RD(＝D0)时，因为用于把读数据RD取入存储电路11内的控制信号PS的电平上升(“L”→“H”)，所以，数据正常情况下被取入存储电路11内。

但是，用于从存储电路11取读数据RD到其外部的控制信号PO，因为经过读控制信号READ输入之后的1个时钟Clock，所以在读数据RD被输出到存储电路11的外部之前，在存储电路11内的读数据RD(D＝0)，变化为以下的读数据RD(＝D1)。

即，因为在读数据RD被输出到存储电路11的外部之前，通过控制信号PS，把下面的读数据RD(＝D1)取入存储电路11的节点QR，对以前取入到节点QR中的读数据RD(＝D0)上写，所以其结果，在节点Q上，并不输出最初的读数据RD(＝D0)。

这样，从时钟非同步电路1最初输出的读数据RD(＝D0)，被取入到存储电路11内，但在存储电路11的内部因为在读数据RD(＝D1)上写，所以并不被输出到存储电路11的外部。即，这种情况下，不能一边正确确保一定的等待时间(本例子中是“3”)，一边把读数据RD传送到时钟同步型电路2。

这样，在以往技术中，当从与时钟信号Clock同步的读控制信号READ的上升边开始经过了一定的延迟时间td后，从时钟非同步型电路输出读数据RD的情况下，存储电路，除非采用是否把根据时钟信号Clock制作的PSi，和确定传送定时的控制信号PSo的定时保持一定，或者不使用PSo的方法，不能在正确地保持一定的等待时间的状态下传送读数据。

发明内容

本发明就是为了解决上述的问题而提出的，其目的在于提供一种：无论在怎样的动作频率范围中，都可以正确地把数据从时钟非同步型电路中传送到时钟同步型电路的存储电路(等待控制电路)。

为了实现上述目的，本发明的半导体集成电路具备：时钟非同步型电路，它根据读控制信号进行数据读动作，在与时钟信号非同步时，从数据输出节点输出读数据；时钟同步型电路。它与上述时钟信号同步，从数据输入节点取入上述读数据；多个数据存储电路，被并联连接在上述数据输出节点和上述数据输入节点之间；第1传送定时确定电路，它选择上述多个数据存储电路中的1个，把从上述时钟非同步型电路输出的上述读数据传送到被选择出的1个数据存储电路中；第2传送定时确定电路，它选择上述多个数据存储电路中的1个，把存储在选择出的1个数据存储电路中的上述读数据传送到上述时钟同步型电路，上述第1传送定时确定电路，根据表示上述读数据已从上述时钟非同步型电路输出的状态的第1控制信号进行上述读数据的传送，上述第2传送定时确定电路，根据与上述时钟信号同步的第2控制信号进行上述读数据的传送。

上述多个数据存储电路的各自，由锁存上述读数据的锁存电路、被连接在上述数据输出节点和上述锁存电路之间的第1开关电路、被连接在上述锁存电路和上述数据输入节点之间的第2开关电路构成。

上述第1传送定时确定电路控制上述第1开关电路，上述第2传送定时确定电路控制上述第2开关电路。

上述多个数据存储电路的各自，由被串联连接在上述数据输出节点和上述数据输入节点之间的具有开关功能的第1以及第2锁存电路构成。

上述第1传送定时确定电路控制上述第1锁存电路，上述第2传送定时确定电路控制上述第2锁存电路。

上述多个数据存储电路的各自，由被串联连接在上述数据输出节点和上述数据输入节点之间的第1以及第2触发电路构成。

上述第1传送定时确定电路控制上述第1触发电路，上述第2传送定时确定电路控制上述第2触发电路。

本发明的半导体集成电路具备：时钟非同步型电路，它根据上述读控制信号进行读数据动作，与时钟非同步地，从数据输出节点输出读数据；时钟同步型电路，与上述时钟信号同步，从数据输入节点取入上述读数据；选择电路；多个第1数据存储电路，被并联连接在上述数据输出节点和上述选择电路之间；第2数据存储电路，被连接在上述选择电路和上述数据输入节点之间；第1传送定时确定电路，把从上述时钟非同步型电路中输出的上述读数据传送到被选择出的1个第1数据存储电路；第2传送定时确定电路，确定把被存储在上述第2数据存储电路中的上述读数据传送到上述时钟同步型电路的定时，上述第1传送定时确定电路，根据表示上述读数据已从上述时钟非同步型电路输出的状态的第1控制信号进行上述读数据的传送，上述第2传送定时确定电路，根据与上述时钟信号同步的第2控制信号进行上述读数据的传送。

上述选择电路，具有用根据上述第2控制信号生成的第3控制信号，把被存储在上述多个第1数据存储电路中的1个中的上述读数据传送到上述第2数据存储电路中的功能。

上述选择电路，是多路复用器(multiplexer)。

上述多个第1数据存储电路以及上述第2数据存储电路的各自，由具有开关功能的锁存电路构成。

上述多个第1数据存储电路以及上述第2数据存储电路的各自，由触发电路构成。

上述第1控制信号，是从上述时钟非同步型电路输出的，与上述时钟信号非同步的信号。

上述第1控制信号，根据上述读控制信号生成，在从上述数据读动作开始经过相当于到上述读数据被输出到上述时钟非同步型电路外的时间的延迟时间后，从上述时钟非同步型电路输出。

上述第2控制信号，根据上述读控制信号确定把上述读数据传送到上述时钟同步型电路的定时。

上述时钟非同步型电路，具有在与上述时钟信号非同步动作的DRAM的功能。

附图说明

图1是有关本发明的实施方案1的存储电路的图。

图2是展示生成控制信号RLPLS的电路的图。

图3是展示图1的存储电路的动作波形的第1例的图。

图4是展示图1的存储电路的动作波形的第2例的图。

图5是展示有关本发明的实施方案2的存储电路的图。

图6是展示图5的存储电路的动作波形的第1例的图。

图7是展示图5的存储电路的动作波形的第2例的图。

图8是展示有关本发明的实施方案3的存储电路的图。

图9是展示图8的存储电路的动作波形的第1例的图。

图10是展示图8的存储电路的动作波形的第2例的图。

图11是展示有关本发明的实施方案4的存储电路的图。

图12是展示图11的存储电路的动作波形的第1例的图。

图13是展示图11的存储电路的动作波形的第2例的图。

图14是展示有关本发明的实施方案3的存储电路的图。

图15是展示图14的存储电路的动作波形的第1例的图。

图16是展示图14的存储电路的动作波形的第2例的图。

图17是展示现有技术的存储电路的图。

图18是展示图17的存储电路的动作波形的第1例的图。

图19是展示图17的存储电路的动作波形的第2例的图。

图20是展示现有技术的存储电路的图。

图21是展示图20的存储电路的动作波形的第1例的图。

图22是展示图20的存储电路的动作波形的第2例的图。

具体实施方式

以下，参照附图，详细说明关于本发明的半导体集成电路。

(实施方案1)

图1展示有关本发明的实施方案1的存储电路(等待控制电路)。

在本例子中，以把等待时间设定为“N”(N是自然数)为前提。然后，本发明的存储电路，为了实现等待时间“N”，具有N个锁存电路(R1，R2，……RN)3。但是，等待时间的“N”和锁存电路数“N”没有关系，通常，在存储电路具有N个锁存电路的情况下，等待时间，可以设定在N+1以下的任意值。

N个锁存电路(R1，R2，……RN)3，被并联连接在时钟非同步型电路(例如，具有DRAM功能的块)1的数据输出节点和时钟同步型电路2的数据输入节点之间。然后，在时钟非同步型电路1的数据输出节点和锁存电路(R1)3之间，连接开关电路(S11)4，在锁存电路(R1)3和时钟同步型电路2的数据输入节点之间，连接开关电路(S12)4。

同样地，在时钟非同步电路1的数据输出节点和锁存电路(RN)3之间，连接开关电路(SN1)4，在锁存电路(RN)3和时钟同步型电路2的数据输入节点之间，连接开关电路(SN2)4。

传送定时确定电路6，与开关电路(S11，S21，……SN1)4对应设置，传送定时确定电路7，与开关电路(S12，S22，……SN2)4对应设置。

传送定时确定电路6，根据从时钟非同步型电路1输出的控制信号RLPLS，生成控制开关电路(S11，S21，……SN1)4的动作的控制信号PI<1>，PI<2>，……PI<N>。

在此，控制信号RLPLS，是表示从时钟非同步型电路1输出了读数据RD的信号，是本发明特有的。即，在现有技术(图17以及图20)中，是用时钟信号Clock控制开关电路的动作，但在本发明中，是用控制信号RLPLS控制开关电路(S11，S12，……，SN1)4的动作。

然后，控制信号PI<1>，PI<2>，……PI<N>，因为与控制信号RLPLS同步地顺序上升(“L”→“H”)，所以对应控制信号PI<1>，PI<2>，……PI<N>的上升边，开关电路(S11，S21，……SN1)4把读数据RD从输入侧传送到输出侧。

控制信号RLPLS，因为是表示已从时钟非同步型电路1输出了读数据RD的信号，所以，在读数据RD输出的同时，或者其之后，必须从时钟非同步型电路1输出读数据RD。

因此，例如如图2所示，只要在时钟非同步电路1内，设置根据读控制信号READ生成控制信号RLPLS的RLPLS生成电路8和把控制信号RLPLS只延迟一定时间的延迟电路9即可。然后，延迟电路9的延迟时间，被设定为用外围电路10B选择存储单元阵列10A的存储单元，并且和被选择出的存储单元的读数据RD被输出到时钟非同步型电路1外的时间相等，或者比其只延迟少许的值。

另外，传送定时确定电路7，根据与时钟信号Clock同步的控制信号PO，生成控制开关电路(S12，S22，……SN2)4的动作的控制信号PO<1)，PO<2>，……PO<N>。然后，控制信号PO<1>，PO<2>，……PO<N>，因为与时钟信号Clock同步地顺序上升(“L”→“H”)，所以对应控制信号PO<1>，PO<2>，……PO<N>的上升边，开关电路(S12，S22，……SN2)4，把读数据RD从输入侧传送到输出侧。

在上述的存储电路(等待控制电路)中，锁存电路(R1，R2，……，RN)3，被并联连接在时钟非同步型电路1和时钟同步型电路2之间。另外，用开关电路(S11，S21，……，SN1)4，把读数据(D0，D1，……，Dn)RD分配在锁存电路(R1，R2，……，RN)3中。

在此，在本发明的存储电路中，关于把读数据(D0，D1，……，Dn)RD分配在锁存电路(R1，R2，……，RN)3中的动作，用控制信号RLPLS控制其动作。该控制信号RLPLS，是表示从时钟非同步型电路1输出了读数据RD的信号，并不是如以往那样始终与时钟信号Clock的定时一致。

由此，不管时钟信号的周期(或者频率)和从读动作的开始(读控制信号的上升)到读数据被输出的时间关系如何，都可以始终把时钟非同步型电路的读数据正确地分配在存储电路内的锁存电路中，并且，可以与时钟同步信号同步地把该读数据取入到时钟同步型电路内。

即，如果采用本发明的存储电路(等待控制电路)，别无论在什么样的动作频率范围中，都可以把数据正确地从时钟非同步型电路中传送到时钟同步型电路中。

以下，说明有关图1的存储电路(等待控制电路)的动作。

为了说明简单，说明把等待时间设定为“3”的情况，即，N＝3的情况下的动作。

(1)当td＞tclk的情况下

这种情况下的时序图如图3所示。

①读数据的取入动作

首先，根据时钟信号Clock，生成与时钟信号Clock同步的读控制信号READ。

然后，读数据RD(D0，D1，D2，D3，D4)，在从读控制信号READ的最初的上升边A开始经过了延迟时间td之后，从时钟非同步型电路1输出。该读数据RD(D0，D1，D2，D3，D4)，顺序被取入到存储电路11内的锁存电路(R1，R2，R3)3中。

这时，在本发明的存储电路11中，与时钟信号Clock没有关系，根据控制信号RLPLS把读数据RD(D0，D1，D2，D3，D4)取入存储电路11内的锁存电路(R1，R2，R3)3中。

例如，如果输出读数据RD(D0)，其后，表示输出了读数据RD的控制信号RLPLS的电平立刻上升。接着，通过传送定时确定电路6控制信号PI<1>的电平上升，读数据RD(D0)经由开关电路(S11)4，被取入锁存电路(R1)3内。

同样地，读数据RD(D1，D2)，被取入锁存电路(R2，R3)3。在此，在本例子中，锁存电路3的个数是3个。因而，读数据RD(D3，D4)，被取入锁存电路(R1，R2)。

进而，在本例子的情况下，读数据RD，在控制信号RLPLS的3周期(3个时钟)期间，被锁存在1个锁存电路内。即，读数据RD，考虑等待时间、td和tclk的关系等，在该期间内，可以与时钟信号Clock同步地从存储电路11中取出。

如果采用这样的读数据RD(D0，D1，D2，D3，D4)的取入动作，则即使在时钟信号Clock的周期tclk比延迟时间td还短的情况下(动作频率被高速化的情况下)，通常，在从时钟非同步型电路1输出读数据RD(D0，D1，D2，D3，D4)后，用于把读数据RD取入存储电路11内的控制信号PI<1>，PI<2>，PI<3>的电平上升(“L”→“H”)。

因而，当时钟信号Clock的周期tclk比延迟时间td还短的情况下，不会有把读数据RD(D0，D1，D2，D3，D4)输出前的时钟非同步型电路的输出节点的状态(不确定)取入到存储电路11内的事态发生。

②读数据的取出动作

首先，用PO生成电路7A，根据时钟信号Clock生成与时钟信号Clock同步的控制信号PO。传送定时确定电路7，根据该控制信号PO，使控制信号PO<1>，PO<2>，PO<3>的电平顺序上升。

例如，如果通过传送定时确定电路7控制信号PO<1>的电平上升，则锁存在锁存电路(R1)3内的读数据RD(D0)，经由开关电路(S12)4被取出到存储电路11外。

同样地，读数据RD(D1，D2)，在控制信号PO<2>、PO<3>的电平上升时，被取出到存储电路11外。在此，在本例子中，因为锁存电路数是3个，所以读数据RD(D3，D4)，被从锁存电路(R1，R2)中取到存储电路11外部。

进而，在本例子中，读数据RD，在控制信号RLPLS的3周期(3时钟)期间，被锁存在1个锁存电路内。即，读数据RD，考虑等待时间、td和tclk的关系等，在该期间内，与时钟信号Clock同步地被取出存储电路11。

这样，如果采用本发明，则即使在时钟信号Clock的频率tclk比延迟时间还短的情况下，也可以一边正确确保一定的等待时间(本例子中是“3”)，一边把读数据RD从时钟非同步型电路1传送到时钟同步型电路2中。

(2)当td＜tclk的情况下

这种情况下的时序图如图4所示。

①读数据的取入动作

首先，根据时钟信号Clock，生成与时钟信号Clock同步的读控制信号READ。

而后，读数据RD(D0，D1，D2)，在从读控制信号READ的最初的上升边A开始经过了延迟时间td后，从时钟非同步型电路1输出。该读数据RD(D0，D1，D2)，顺序被取入存储电路11内的锁存电路(R1，R2，R3)。

这时，在本发明的存储电路11中，与时钟信号Clock没有关系，根据控制信号RLPLS把读数据RD(D0，D1，D2)取入存储电路11内的锁存电路(R1，R2，R3)3。

例如，如果读数据RD(D0)被输出，此后，表示读数据RD已输出的控制信号RLPLS的电平立即上升。接着，通过传送定时确定电路6控制信号PI<1>的电平上升，读数据RD(D0)，经由开关电路(S11)4被取入到锁存电路(R1)3。

同样地，读数据RD(D1，D2)，被取入锁存电路(R2，R3)3。

如果采用这种读数据RD(D0，D1，D2)的取入动作，则即使在时钟信号Clock的周期tclk比延迟时间td还长的情况下(动作周期被低速化的情况下)，通常，也可以在从时钟非同步型电路1中取出读数据RD(D0，D1，D2)之后，用于把读数据RD取入存储电路11内的控制信号PI<1>，PI<2>，PI<3>的电平上升(“L”→“H”)。

因而，在时钟信号Clock的周期tclk比延迟时间td还长的情况下，也可以防止不把最初的读数据RD(D0)取入存储电路11内，而把第2个读数据RD(D1)最初取入到存储电路11内的这种情况。

另外，同时，不会发生把全部的读数据RD输出后的时钟非同步型电路的输出节点的状态(不确定)取入到存储电路11内的这种情况。

②读数据的取出动作

首先，用PO生成电路7A，根据时钟信号Clock，生成与时钟信号Clock同步的控制信号PO。传送定时确定电路7，根据该控制信号PO，顺序使控制信号PO<1>，PO<2>，PO<3>的电平上升。

例如，如果通过传送定时确定电路7控制信号PO<1>上升，则被锁存在锁存电路(R1)3内的读数据RD(D0)，经由开关电路(S12)4被取出到存储电路11外。

同样地，读数据RD(D1，D2)，在控制信号PO<2>，PO<3>的电平上升时，被取出到存储电路11外。

这样，如果采用本发明，则即使在时钟信号Clock的频率tclk比延迟时间td还长的情况下，也可以一边正确确保一定的等待时间(在本例子中是“3”)，一边把读数据RD从时钟非同步电路1传送到时钟同步型电路2。

(实施方案2)

涉及本实施方案的存储电路(等待时间控制电路)，是图1的存储电路的应用例，其特征在于：新设置了用于在一定的等待时间从存储电路中取出读数据的读状态保持电路。

以下，说明本实施方案的存储电路。

图5展示本发明的实施方案2的存储电路(等待控制电路)。

在本例子中，以把等待时间设定成“N”(N是自然数)为前提。然后，本发明的存储电路，为了实现等待时间“N”，具备具有(2×N)个开关功能的锁存电路(L11，L21，……LN1，L12，L22，……LN2)13。

在此，在本例子中，也和上述实施方案1一样，等待时间的“N”和锁存电路的个数“2×N”没有关系，通常，在存储电路有(2×N)个锁存电路的情况下，等待时间可以设定为N+1以下的任意值。

进而，在本例子中，使用了具有开关功能的锁存电路(L11，L21，……LN1、L12，L22，……LN2)13，但也可以代之使用例如具备和具有触发电路等的开关功能的锁存电路同样功能的电路。

另外，组合锁存电路(L11，L21，……LN1、L12，L22，……LN2)13中的2个制成1对，成为一对的2个锁存电路，分别被串联连接在时钟非同步型电路(例如，具有DRAM功能的块)1的输出节点和时钟同步型电路2的输入节点之间。

由2个锁存电路构成的串联电路存在N个，这些N个串联电路，分别被并联连接在时钟非同步型电路1的输出节点和时钟同步型电路2的输入节点之间。

在本例子中，因为锁存电路(L11，L21，……LN1、L12，L22，……LN2)13具有开关功能，所以不具有图1的存储电路那样的开关电路。但是，即使在本例子中，也可以代替锁存电路(L11，L21，……LN1、L12，L22，……LN2)13，使用如图1所示的锁存电路和开关电路。

传送定时确定电路6，对应于具有开关功能的锁存电路(L11，L21，……LN1)13设置，传送定时确定电路7，对应具有开关功能的锁存电路(L12，L22，……LN2)13设置。

传送定时确定电路6，根据从时钟非同步型电路1输出的控制信号RLPLS，生成控制具有开关功能的锁存电路(L11，L21，……，LN1)13的动作的控制信号PI<1>，PI<2>，……PI<N>。

在此，控制信号RLPLS，是表示已从时钟非同步型电路1输出了读数据RD的信号，是本发明特有的信号。即，在现有技术(图17以及图20)中，是用时钟信号Clock控制开关电路的动作，但在本发明中，是用控制信号RLPLS控制具有开关功能的锁存电路(L11，L21，……LN1)13的动作。

并且，因为控制信号PI<1>，PI<2>，……PI<N>，与控制信号RLPLS同步地顺序上升(“L”→“H”)，所以对应控制信号PI<1>，PI<2>，……PI<N>的上升边，具有开关功能的锁存电路(L11，L21，……，LN1)13顺序取入读数据RD。

控制信号RLPLS，因为是表示已从时钟非同步型电路1输出读数据RD的信号，当然，在读数据信号RD被输出的同时或者之后，必须从时钟非同步型电路1中输出读数据RD。作为用于此的电路，和上述实施方案1一样，例如，只要在时钟非同步型电路1内设置如图2所示的RLPLS生成电路8和延迟电路9即可。

读状态保持电路12，根据读控制信号READ和时钟信号Clock，生成在进行读动作期间成为“H”的控制信号RDST。该控制信号RDST，是考虑等待时间、td和tclk的关系等而生成的。即，从存储电路11输出读数据的定时，由控制信号RDST确定。

控制信号RDST，被输入PO生成电路7A。PO生成电路7A，根据时钟Clock和控制信号RDST，生成控制信号PO。

另外，传送定时确定电路7，根据与时钟信号Clock同步的控制信号PO，生成控制锁存电路(L12，L22，……，LN2)13的动作的控制信号PO<1>，PO<2>，……PO<N>。

然后，因为控制信号PO<1>，PO<2>，……PO<N>，与时钟信号Clock同步地顺序上升(“L”→“H”)，所以对应控制信号PO<1>，PO<2>，……PO<N>的上升边，锁存电路(L12，L22，……LN2)13，顺序取入读数据RD。

同时，锁存电路(L12，L22，……LN2)13，顺序把读数据RD输出到存储电路11外。

在上述的存储电路(等待控制电路)中，和上述实施方案1一样，关于把读数据分配在锁存电路中的动作，用控制信号RLPLS控制其动作。该控制信号RLPLS，是表示已从时钟非同步型电路1输出了读数据RD的信号，并不是如以往那样始终和时钟信号Clock一致。

由此，不管时钟信号的周期(或者频率)和从读动作的开始(读控制信号的上升)至读数据被输出的时间关系如何，都可以始终正确地把时钟非同步型电路的读数据分配到存储电路内的锁存电路中，并且，可以与时钟同步地把该读数据取入时钟同步型电路内。

另外，本例子的存储电路，具有读状态保持电路，该读状态保持电路，生成在进行读动作期间变成“H”的控制信号RDST。即，因为可以确认从时钟非同步型电路中读出的读数据的个数，所以可以根据该控制信号RDST，生成与控制信号RLPLS的时钟数(与读控制信号READ的时钟数相等)相等的时钟数的控制信号PO，用该控制信号PO，可以正确地把数据从时钟非同步型电路传送到时钟同步型电路。

另外，因为用控制信号RDST，可以确定从存储电路输出读数据的定时，所以该控制信号RDST，对等待时间有影响。因而，控制信号RDST，可以考虑等待时间、td和tclk的关系等生成。

这样，如果采用本发明的存储电路(等待控制电路)，则在所有的动作频带中，都可以正确地把数据从时钟非同步型电路传送到时钟同步型电路。

以下，说明图5的存储电路(等待控制电路)的动作。

为了简单说明，把等待时间设定为“3”，即，说明N＝3情况下的动作。

(1)当td＞tclk的情况下，

这种情况下的时序图如图6所示。

①读数据的取入动作

首先，根据时钟信号Clock，生成与时钟信号Clock同步的读控制信号READ。在时钟非同步型电路1内，根据读控制信号READ进行数据的读出动作。

然后，读数据RD(D0，D1，D2，D3，D4)，在从控制信号READ的最初的上升边A开始经过了延迟时间td之后，从时钟非同步型电路1输出。该读数据RD(D0，D1，D2，D3，D4)，顺序被取入存储电路11内的锁存电路(L11，L21，L31)13。

这时，在本发明的存储电路11中，与时钟信号Clock没有关系，根据控制信号RLPLS，把读数据RD(D0，D1，D2，D3，D4)取入到存储电路11内的锁存电路(L11，L21，L31)13。

例如，如果输出读数据RD(D0)，则其后，表示已输出了读数据RD的控制信号RLPLS的电平立即上升。接着，如果通过传送定时确定电路6控制信号PI<1>的电平上升，则锁存电路(L11)13，成为可以取入数据的状态。其结果，读数据RD(D0)，被取入锁存电路(L11)13内。

同样，读数据RD(D1，D2)，被取入锁存电路(L21，L31)13。在此，在本例子中，被并联连接的串联电路的数是3个。因而，读数据RD(D3，D4)，被取入锁存电路(L11，L21)13。

进而，在本例子中，读数据RD，在控制信号RLPLS的3周期(3时钟)期间，被锁存在1个锁存电路内。即，读数据RD，考虑等待时间、td和tclk的关系等，在该期间，只要与时钟信号Clock同步地从存储电路11中取出即可。

如果采用这种读数据RD(D0，D1，D2，D3，D4)的取入动作，则即使在时钟信号Clock的周期tclk比延迟时间td还短的情况下(动作频率被高速化的情况下)，也可以始终在从时钟非同步型电路1中输出读数据RD(D0，D1，D2，D3，D4)之后，用于把读数据RD取入存储电路11内的控制信号PI<1>，PI<2>，PI<3>的电平上升(“L”→“H”)。

因而，当时钟信号Clock的周期比延迟时间td还短的情况下，不会发生把在读数据RD(D0，D1，D23，D3，D4)被输出前的时钟非同步型电路的输出节点的状态(不确定)取入到存储电路11内的状态发生。

②读数据的取出动作

首先，用读状态保持电路12，确认在时钟非同步型电路1中的读动作，生成只在相当于进行读动作期间的期间成为“H”的控制信号RDST。然后，例如，通过用PO生成电路7A，取控制信号RDST和时钟信号Clock的“与”(AND)，生成控制信号PO。

即，通过使控制信号RDST的“H”电平的期间偏移就可以控制等待时间(“H”电平的期间的长度，依赖读数据数)。在本例子，因为以等待时间是“3”为前提，所以在从读控制信号READ的电平的最初上升(A点)的下一个上升时刻开始，到再下一个上升时刻之间，把控制信号RDST的电平设置为“H”。

传送定时确定电路7，根据该控制信号PO，使控制信号PO<1>，PO<2>，PO<3>的电平顺序上升。

例如，当通过传送定时确定电路7控制信号PO<1>的电平上升时，锁存电路(L12)13，因为成为可以取入读数据RD(D0)的状态，所以把锁存电路(L11)13的读数据RD(D0)传送到锁存电路(L12)13，并且，读数据RD(D0)，作为输出数据Q被传送到时钟同步型电路2。

同样地，读数据RD(D1，D2)，在控制信号PO<2>，PO<3>的电平上升时，被取出存储电路11外。在此，在本例子中，因为被并联连接的串联电路的数被设定为3，所以读数据RD(D3，D4)，被从锁存电路(L12，L22)取出到存储电路11外。

进而，在本例子中，读数据RD，在控制信号RLPLS的3周期(3时钟)期间，被锁存在1个锁存电路内。即，读数据RD，考虑等待时间、td和tclk的关系等，在该期间内，只要与时钟信号Clock同步地从存储电路11取出即可。

这样，如果采用本发明，则即使在时钟Clock的频率tclk比延迟时间td还短的情况下，也可以一边正确地确保一定的等待时间(在本例子中是“3”)，一边把读数据RD从时钟非同步型电路1传送到时钟同步型电路2。

(2)在td＜tclk的情况下

这种情况下的时序图如图7所示。

①读数据的取入动作

首先，根据时钟信号Clock，生成与时钟信号Clock同步的读控制信号READ。

然后，读数据RD(D0，D1，D2)，在从读控制信号READ的最初的上升边A开始经过了延迟时间td之后，从时钟非同步型电路1输出。该读数据RD(D0，D1，D2)，顺序被取入存储电路11内的锁存电路(L11，21，L31)13。

这时，在本发明的存储电路11中，与时钟信号Clock没有关系，根据控制信号RLPLS把读数据RD(D0，D1，D2)取入到存储电路11内的锁存电路(L11，L21，L31)13。

例如，如果输出读数据RD(D0)，则在其后，表示已输出读数据RD的控制信号RLPLS的电平立即上升。接着，如果通过传送定时确定电路6控制信号PI<1>的电平上升，则锁存电路(L11)13，成为可以读入读数据RD(D0)的状态。其结果，读数据RD(D0)，被取入到锁存电路(L11)13内。

同样地，读数据RD(D1，D2)，被取入到锁存电路(L21，L31)13内。

如果采用这样的读数据RD(D0，D1，D2)的取入动作，则即使时钟信号Clock的周期tclk比延迟时间td还长的情况下(动作频率被低速化的情况下)，也始终在从时钟非同步型电路1输出读数据RD(D0，D1，D2)之后，用于把读数据RD取入到存储电路11内的控制信号PI<1>，PI<2>，PI<3>的电平上升(“L”→“H”)。

因而，当时钟信号Clock的周期tclk比延迟时间td还长的情况下，可以防止不把最初的读数据RD(D0)取入存储电路11内，而把第2个读数据RD(D1)最初取入到存储电路11内的这种事态。

另外，同时，不会发生把输出全部的读数据RD后的时钟非同步型电路的输出节点的状态(不确定)取入到存储电路11内的事态的发生。

②读数据的取出动作

首先，用读状态保持电路12，生成只在相当于读动作期间的期间成为“H”电平的控制信号RDST。

另外，用PO生成电路7A，根据控制信号RDST以及时钟信号Clock，生成控制信号PO。传送定时确定电路7，根据该控制信号PO，使控制信号PO<1>，PO<2>，PO<3>的电平顺序上升。

例如，如果通过传送定时电路7控制信号PO<1>上升，则锁存电路(L12)变为可以取入读数据的状态。其结果，锁存电路(L11)13内的读数据RD(D0)被传送到锁存电路(L12)13，并且，读数据RD(D0)，作为输出数据Q被传送到时钟同步型电路2。

同样，读数据RD(D1，D2)，在控制信号PO<2>，PO<3>的电平上升时，被取到存储电路11外。

这样，如果采用本发明，则即使在时钟信号Clock的频率tclk比延迟时间td还长的情况下，也可以一边正确保持一定的等待时间(在本例子中是“3”)，一边把读数据RD从时钟非同步电路1传送到时钟同步电路2。

(实施方案3)

本实施方案的存储电路(等待控制电路)，是图5的存储电路的变形例，具有减少具有开关功能的锁存电路(或者触发电路)的个数，使存储电路的面积小的特征。

以下，说明涉及本实施方案的存储电路。

图8展示本发明的实施方案3的存储电路(等待控制电路)。

在本例子中，等待时间被设定为“N”(但是，N是3以下的自然数)。并且，本发明的存储电路，为了实现等待时间“N”，在前段部分具备具有2个开关功能的锁存电路(L1e，L1o)13e，13o。在后段具备具有1个开关功能的锁存电路(L2)13d。

进而，在本例子中，使用具有开关功能的锁存电路(L1e，L1o，L2)13e，13o，13q，但代替它，例如，也可以使用具备和具有触发电路等的开关功能的锁存电路同样功能的电路。

上述前段部分的2个锁存电路(Le1，Lo1)13e、13o，交替锁存从时钟非同步型电路(例如，具有DRAM功能的块)1输出的读数据RD。锁存电路(L1e，L1o)13e、13o的输出节点，经由选择电路(例如，多路复用器)14，与后段部分的锁存电路(L2)13q的输入节点连接。

选择电路14，具有根据控制信号PS，把锁存电路(L1e)13e的数据QRe以及锁存电路(L1o)13o的数据QRo的一方传送到锁存电路(L2)13q的功能。

进而，在图8的记号中的下标“e”以及“o”，分别表示包含0的偶数(even)以及奇数(odd)。

另外，在本例子中，代替具有开关功能的锁存电路(L1e，L1o，L2)13e，13o，13q，可以使用如图1所示的锁存电路和开关电路。

传送定时确定电路6，对应前段部分的2个具有开关功能的锁存电路(L1e，L1o)13e，13o设置，传送定时确定电路7，对应后段部分的1个具有开关功能的锁存电路(L2)13q设置。

传送定时确定电路6，根据从时钟非同步型电路1输出的控制信号RLPLS，生成控制具有开关功能的锁存电路(L1e，L1o)13e、13o的动作的控制信号PIe，PIo。

在此，控制信号RLPLS，是表示从时钟非同步型电路1输出读数据RD的状态的信号，是本发明特有的信号。即，在现有技术(图17以及图20)中，是用时钟信号Clock控制开关电路的动作，但在本发明中，是用控制信号RLPLS控制具有开关功能的锁存电路(L1e，L1o)13e，13o的动作。

然后，控制信号PIe，PIo，因为与控制信号RLPLS同步地顺序交替上升(“L”→“H”)，所以对应控制信号PIe，PIo的上升边，读数据RD交替被取入具有开关功能的锁存电路(L1e，L1o)13e，13o。

控制信号RLPLS，因为是表示已从时钟非同步型电路1输出读数据RD的状态的信号，当然，在输出读数据RD的同时，或者其后，必须从时钟非同步型电路1中输出读数据RD。作为此电路，和上述实施方案1一样，例如，只要在时钟非同步型电路1内设置图2所示的RLPLS生成电路8和延迟电路9即可。

读状态保持电路12，根据读控制信号READ和时钟信号Clock，生成在读动作进行期间成为“H”的控制信号RDST。该控制信号RDST，考虑等待时间、td和tclk的关系等生成。即，读数据从存储电路11输出的定时，由控制信号RDST确定。

控制信号RDST被输入PO生成电路(传送定时确定电路)7A。PO生成电路7A，根据时钟信号Clock和控制信号RDST生成控制信号PO。

例如，控制信号PO，可以通过取得时钟信号Clock和控制信号RDST的“与”获得。即，控制信号PO，与时钟信号Clock同步，并且，只由与在时钟非同步型电路1中的数据读次数相当的时钟数构成。

然后，后段部分的锁存电路(L2)13q，对应控制信号PO的上升边，顺序取入从选择电路14输出的读数据RD。另外，同时锁存电路(L2)13q，顺序把读数据RD输出到时钟同步型电路2。

PS生成电路15，根据控制信号PO，生成控制选择电路14的动作的控制信号PS。例如，PS生成电路15，对应控制信号PO的上升边，把控制信号PS的电平从“L”变化为“H”或者从“H”变化为“L”。

选择电路14，例如，在控制信号PS的电平是“L”时，选择被锁存在锁存电路(L1e)13e上的读数据QRe(D0，D2，D4)，把其传送到锁存电路(L2)13q。另外，选择电路14，例如，在控制信号PS的电平是“H”时，选择被锁存在锁存电路(L1o)13o上的读数据QRo(D1，D3)，把它传送到锁存电路(L2)13q。

进而，在本例子中，在存储电路13的前段部分，设置2个锁存电路(L1e，L1o)13e，13o，但也可以配置3个以上，一般是配置多个。这种情况下，在可以设定等待时间超过“3”的值的同时，后段的锁存电路(L2)13q，因为只用1个即可，所以电路面积也可以小。

在上述的存储电路(等待时间控制电路)中，和与上述的第1以及第2实施方案有关的存储电路一样，关于把读数据分配在锁存电路中的动作，可以用控制信号RLPLS控制其动作。该控制信号RLPLS，是表示从时钟非同步电路1输出了读数据RD的信号，不一定如以往那样始终和时钟信号Clock的定时一致。

由此，不管时钟信号的周期(或者频率)和从读动作开始(读控制信号的上升)到读数据被输出的时间的关系如何，都始终可以正确地把时钟非同步型电路的读数据分配到存储电路内的锁存电路中，并且，把该读数据和时钟信号同步地取入时钟同步型电路内。

另外，本例子的存储电路，具有读状态保持电路，该读状态保持电路，生成在进行读动作期间变为“H”的控制信号RDST。即，因为可以确认在时钟非同步型电路中的数据读次数，所以根据该控制信号RDST，生成与控制信号RLPLS的时钟数(读控制信号READ的时钟数相等)相等的时钟数的控制信号PO，用该控制信号PO，就可以正确地把数据从时钟非同步型电路传送到时钟同步型电路。

进而，在本例子中，在存储电路的前段部分设置2个具有开关功能的锁存电路，把从时钟非同步型电路顺序输出的读数据，交替分配在该2个锁存电路中。这种情况下，等待时间，被限制在3以下，但因为可以减少锁存电路的个数，所以可以使存储电路的面积小。

这样，如果采用本发明的存储电路(等待控制电路)，则即使在任何动作频率范围中，都可以正确地把数据从时钟非同步型电路传送到时钟同步型电路。

以下，说明图8的存储电路(等待控制电路)的动作。

为了简单地说明，把等待时间设定在“3”，即，说明N＝3的情况下的动作。

(1)当td＞tclk的情况

这种情况下的时序图如图9所示。

①读数据的取入动作

首先，根据时钟信号Clock，生成与时钟信号Clock同步的读控制信号READ。在时钟非同步型电路1内，根据读控制信号READ进行数据的读出动作。

然后，读数据RD(D0，D1，D2，D3，D4)，在从读控制信号READ的最初的上升边开始经过了延迟时间td后，从时钟非同步型电路1顺序输出。然后，该读数据RD(D0，D1，D2，D3，D4)，被交替取入存储电路11内的2个锁存电路(L1e，L1o)13e，13o。

这时，在本发明的存储电路11中，与时钟信号Clock没有关系，根据控制信号RLPLS，把读数据RD(D0，D1，D2，D3，D4)取入存储电路11内的锁存电路(L1e，L1o)13e，13o。

例如，如果读数据RD(D0)被输出，则此后，表示输出了读数据RD的控制信号RLPLS的电平立即上升。接着，如果根据传送定时确定电路6控制信号PIe的电平上升，则锁存电路(L1e)13e，变为可以取入数据的状态。其结果，读数据RD(D0)，被取入锁存电路(L1e)13e内。

同样，读数据RD(D2，D4)，被取入锁存电路(L1e)13e内，读数据RD(D1，D3)，被取入锁存电路(L1o)13o内。

进而，在本例子中，读数据RD，在控制信号RLPLS的2周期(2时钟)期间，被锁存在1个锁存电路内。即，读数据RD，只要在此期间内，与时钟信号Clock同步地从存储电路11中取出即可。

如果采用这样的读数据RD(D0，D1，D2，D3，D4)的取入动作，则即使在时钟信号Clock的周期tclk比延迟时间td还短的情况下(动作频率被高速化的情况下)，也总是在从时钟非同步型电路1输出读数据RD(D0，D1，D2，D3，D4)后，用于把读数据RD取入到存储电路11内的控制信号PIe、PIo的电平上升(“L”→“H”)。

因而，当时钟信号Clock的周期tclk比延迟时间td还短的情况下，不会发生把输出读数据RD(D0，D1，D2，D3，D4)前的时钟非同步型电路的输出节点的状态(不确定)取入到存储电路11内的事态的发生。

②读数据的取出动作

首先，用读状态保持电路12，确认时钟非同步型电路1中的读动作，生成只在相当于进行读动作期间的期间成为“H”的控制信号RDST。然后，例如，用PO生成电路7A，通过取控制信号RDST和时钟信号Clock的“与”(逻辑积)生成控制信号PO。

即，通过使控制信号RDST的“H”电平期间偏移就可以控制等待时间(“H”电平期间的长度，依赖于读数据数)。在本例子中，因为以等待时间是“3”为前提，所以在从读控制信号READ的电平的最初的上升(A点)的下一个上升时刻开始，到再下一个上升时刻之间，把控制信号RDST的电平设置为“H”。

PO生成电路(传送定时确定电路)7，输出具有相当于数据读次数的时钟数的控制信号PO，根据该控制信号PO，读数据顺序从存储电路11输出。

例如，如果控制信号PO上升，则后段部分的锁存电路(L2)13q变为可以取入数据的状态。另外，在控制信号PO最初上升的时刻，因为控制信号PS是“L”，所以前段部分的锁存电路(L1e)13e的数据QRe被传送到后段部分的锁存电路(L2)13q。另外，在控制信号PO的第2上升时刻，控制信号PS因为是“H”，所以前段部分的锁存电路(L1o)13o的数据QRo被传送到后段部分的锁存电路(L2)13q。

这样，前段部分的锁存电路(L1e)13e的数据QRe(D0，D2，D4)和前段部分的锁存电路(L1o)13e的数据QRo(D1，D3)，被顺序传送到后段锁存电路(L2)13q。

进而，在本例子中，读数据RD，在控制信号RLPLS的2周期(2时钟)期间，被锁存在1个锁存电路内。即，读数据RD，只要在此期间，与时钟信号Clock同步地被从存储电路11取出即可。

这样，如果采用本发明，则即使在时钟信号Clock的频率tclk比延迟时间td还短的情况下，就可以一边正确地保持一定的等待时间(在本例子中是“3”)，一边把读数据RD从时钟非同步型电路1中传送到时钟同步型电路2中。

(2)当td＜tclk的情况下

这种情况下的定时如图10所示。

①读数据的取入动作

首先，根据时钟信号Clock，生成与时钟信号Clock同步的读控制信号READ。

然后，读数据RD(D0，D1，D2)，在从读控制信号READ的最初上升边A开始经过了延迟时间td后，从时钟非同步型电路1输出。即，读数据RD(D0，D2)，被取入锁存电路(L1e)13e，读数据(D1)，被取入锁存电路(L2)13o内。

这时，在本发明的存储电路11中，与时钟信号Clock没有关系，根据控制信号RLPLS把读数据RD(D0，D1，D2)取入存储电路11内的锁存电路(L1e，L1o)13e，13o。

例如，如果输出读数据RD(D0)，则其后，表示输出了读数据RD的控制信号RLPLS的电平立即上升。接着，如果根据传送定时确定电路6控制信号PIe的电平上升，则锁存电路(L1e)13e，变为可以取入读数据RD(D0)的状态。其结果，读数据RD(D0)，被取入锁存电路(L1e)13e内。

同样地，读数据RD(D2)，被取入锁存电路(L1e)13e内，读数据RD(D1)，被取入锁存电路(L1o)13o。

如果采用这样的读数据RD(D0，D1，D2)的取入动作，则即使在时钟信号Clock的周期tclk比延迟时间td还长的情况下(动作频率被低速化的情况下)，也总是在从时钟非同步型电路1输出读数据RD(D0，D1，D2)之后，用于把读数据RD取入存储电路11内的控制信号PIe、PIo的电平上升(“L”→“H”)。

因而，当时钟信号ClocK的周期tclk比延迟时间td还长的情况下，也可以防止最初的读数据RD(D0)不被取入存储电路11内，而把第2读数据RD(D1)取入存储电路11内的情况发生。

另外，同时，不会发生把全部的读数据RD被输出后的时钟非同步型电路的输出节点的状态(不确定)取入到存储电路11内的情况发生。

②读数据的取出动作

首先，用读状态保持电路12，生成只在相当于读动作期间的期间变为“H”电平的控制信号RDST。

另外，用PO生成电路(传送定时确定电路)7A，根据控制信号RDST以及时钟信号Clock，生成控制信号PO，根据该控制信号PO，从存储电路11输出读数据RD。

例如，如果控制信号PO的电平上升，则后段部分的锁存电路(L2)13q变为可以取入数据的状态。另外，根据控制信号PO生成控制信号PS。控制信号PS，被输入选择电路14内。当控制信号PS在“L”时，选择电路14，因为选择锁存电路(L1e)13e的数据QRe，所以锁存电路(L1e)13e的数据QRe被传送到后段部分的锁存电路(L2)13q。

另外，在控制信号PS是“H”时，选择电路14，因为选择锁存电路(L1o)13o的数据QRo，所以锁存电路(L1o)13o的数据QRo被传送到后段部分的锁存电路(L2)13q。

这样，前段部分的锁存电路(L1e)13e的数据QRe(D0，D2，D4)和前段部分的锁存电路(L1o)13o的数据QRo(D1，D3)被顺序传送到后段的锁存电路(L2)13q。

这样，如果采用本发明，则即使在时钟信号Clock的频率tclk比延迟时间td还长的情况下，也可以一边正确地保持一定的等待时间(在本例子中是“3”)，一边把读数据RD从时钟非同步型电路1传送到时钟同步型电路2。

(实施方案4)

以下，说明上述实施方案3的存储电路(等待控制电路)变形的实施方案4的存储电路。

图11是展示本发明的实施方案4的存储电路(等待控制电路)。

本例子的存储电路的特征，在上述实施方案3的存储电路中，除了作为其特征之一的由控制信号RLPLS确定读数据的取入定时这一点外，如以往那样，用时钟信号确定读数据的取入定时。

在本例子中，等待时间被设定为“N(但是，N是3以下的自然数)”。然后，本发明的存储电路，为了实现等待时间“N”，在前段具备具有2个开关功能的锁存电路(L1e，L1o)13e、13o，在后段部分具备1个具有锁存功能的锁存电路(L2)13q。

进而，在本例子中，使用具有开关功能的锁存电路(L1e，L1o，L2)13e、13o、13q，但也可以代替使用具有和具有触发电路等的开关功能的锁存电路同样功能的电路。

前段部分的2个锁存电路(L1e，L1o)13e、13o，交替锁存从时钟非同步型电路(例如，具有DRAM功能的块)1输出的读数据RD。锁存电路(L1e，L1o)13e，13o的输出节点，经由选择电路(例如，多路复用器)14，被连接在后段部分的锁存电路(L2)13q的输入节点。

选择电路14，具有根据控制信号PS，把锁存电路(L1e)13e的数据QRe以及锁存电路(L1o)13o的数据QRo的某一方传送到锁存电路(L2)13q的功能。

另外，在本例子中，代替具有开关功能的锁存电路(L1e，L1o，L2)13e、13o、13q，也可以使用如图1所示那样的锁存电路和开关电路。

传送定时确定电路6，与前段部分的2个具有开关功能的锁存电路(L1e，L1o)13e，13o对应设置，传送定时确定电路7，对应后段部分的1个具有锁存功能的锁存电路(L2)13q设置。

传送定时确定电路6，根据时钟信号Clock，生成控制具有开关功能的锁存电路(L1e，L1o)13e，13o的动作的控制信号PIe，PIo。

而后，控制信号PIe，PIo，因为与时钟信号Clock同步地顺序交替上升(“L”→“H”)，所以对应控制信号PIe，PIo的上升边，读数据RD被交替取入具有开关功能的锁存电路(L1e，L1o)13e，13o。

进而，读数据RD，因为并不是与时钟信号Clock同步地从时钟非同步型电路1读出，所以不能判断被取入到存储电路11内的数据是否正确。

读状态保持电路12，根据读控制信号READ和时钟信号Clock，生成在进行读动作期间成为“H”的控制信号RDST。该控制信号RDST，考虑等待时间，td和tclk的关系等生成。即，读数据被从存储电路11输出的定时，由控制信号RDST确定。

控制信号RDST，被输入PO生成电路(传送定时确定电路)7A。PO生成电路7A，根据时钟信号Clock和控制信号RDST生成控制信号PO。

例如，控制信号PO，可以通过取时钟信号Clock和控制信号RDST的“与”获得。即，控制信号PO，与时钟信号Clock同步，并且，只由与在时钟非同步型电路1中的数据读次数相当的时钟数构成。

然后，后段部分的锁存电路(L2)13q，对应控制信号PO的上升边，顺序取入从选择电路14输出的读数据RD。另外，同时，锁存电路(L2)13q，把读数据RD输出到时钟同步型电路2。

PS生成电路15，根据控制信号PO，生成控制选择电路14的动作的控制信号PS。例如，PS生成电路15，对应控制信号PO下降边，把控制信号PS的电平从“L”改变为“H”或者从“H”改变为“L”。

选择电路14，例如，在控制信号PS的电平是“L”时，选择被锁存在锁存电路(L1e)13e中的读数据QRe(D0，D2，D4)，把它传送到锁存电路(L2)13q。另外，选择电路14，例如，在控制信号PS的电平是“H”时，选择被锁存在锁存电路(L1o)13o上的读数据QRo(D1，D3)，把它传送到锁存电路(L2)13q。

(其他)

以下，比较实施方案1至实施方案3的存储电路和实施方案4的存储电路。

在上述实施方案4的存储电路(等待控制电路)中，和上述实施方案1至3的存储电路不同，有关把读数据分配到锁存电路的动作，并不是用控制信号RLPLS而是用时钟信号Clock控制其动作。

这种情况下，读数据RD，例如，在把促使数据读出的读控制信号READ，从时钟同步型电路2给予时钟非同步型电路(具有DRAM功能的块)1之后经过一定期间td后，从时钟非同步型电路1输出。另一方面，从时钟非同步型电路1读出的读数据RD，因为不与时钟信号Clock同步，所以时钟同步型电路2，不能确定取入读数据RD的定时。

因而，在实施方案4的存储电路中，详细估算从读控制信号READ被给予时钟非同步型电路1后(READ上升后)到读数据RD从时钟非同步型电路1输出的时间td，时钟同步型电路2，根据该td，确定取入读数据RD的定时。

但是，该时间td，不总是一定的，根据在信号线上产生的寄生电容等的各种原因变动。因此，例如，如图12所示，在控制信号PIe上升前从时钟非同步型电路1输出读数据RD(D0)不是问题，但如图13所示，如果在从时钟非同步型电路1输出读数据RD(D0)前控制信号PIe上升，则存在把错误的数据(不确定)取入存储电路11内的问题。

与此相反，在上述实施例1至实施例3的存储电路(等待时间控制电路)中，用控制信号RLPLS确定读数据的取入定时。例如，图14展示实施方案3的存储电路。

由此，不管时钟信号Clock的周期(或者频率)和从读动作开始(读控制信号READ上升)到输出读数据的时间的关系如何，都总是正确地把时钟非同步型电路1的读数据分配到存储电路内的锁存电路中，并且，可以与时钟信号Clock同步把该读数据取入时钟同步型电路2。

即，控制信号RLPLS，是表示读数据RD被输出的信号，例如，如图15所示，数据读出时间td短，或者如图16所示，数据读出时间td长，总是在读数据RD被输出后，控制信号RLPLS从“L”上升到“H”。

因而，如果不是用时钟信号Clock，而是根据控制信号RLPLS生成控制信号PIe、PIo，则在动作频率tclk是一定的情况下，即使数据的读出时间td变化，也总是可以正确地把数据从时钟非同步电路传送到时钟同步型电路。

这样，在上述实施例1至实施例3中，除了数据读出时间td一定，动作频率数tclk变化，td＞tclk，或者td＜tclk的情况以外，即使在动作频率一定，因某种原因数据读出时间td变化的情况下，也可以得到能够正确进行数据的传送的效果。

如上所述，如果采用本发明，则关于把读数据分配到锁存电路的动作，是用控制信号RLPLS控制其动作。该控制信号RLPLS，表示已从时钟非同步型电路输出读数据的信号，如以往那样并不总是和时钟信号的定时一致。

由此，不管时钟信号的周期(或者频率)和从读动作的开始(读控制信号的上升)到读数据的输出的时间的关系如何，都可以始终正确地把时钟非同步型电路的读数据分配到存储电路内的锁存电路，并且，可以与时钟信号同步地把该读数据取入时钟同步型电路内。

另外，本例子的存储电路，具有读状态保持电路，该读状态保持电路，生成在进行读动作期间成为“H”的控制信号RDST。即，因为可以确认在时钟非同步型电路中的数据读次数，所以根据该控制信号RDST生成与控制信号RLPLS的时钟数(与读控制信号READ的时钟数相等)相等的时钟数的控制信号PO，用该控制信号PO，可以正确地把数据从时钟非同步型电路传送到时钟同步型电路。

进而，因为用控制信号RDST，确定从存储电路输出读数据的定时，所以该控制信号RDST对等待时间有影响。因而，控制信号RDST，考虑等待时间，td和tclk的关系等生成。

这样，如果采用本发明的存储电路(等待控制电路)，则无论在这样的动作频率范围中(即使时钟信号的周期tclk变化)，另外，无论由于什么原因数据读出时间td发生变化，都可以正确地把数据从时钟非同步型电路传送到时钟同步型电路。

Claims (16)

1.一种半导体集成电路，其特征在于：

具备：时钟非同步型电路，它根据读控制信号进行数据读动作，与时钟信号非同步地从数据输出节点输出读数据；

时钟同步型电路，与上述时钟信号同步地从数据输入节点取入上述读数据；

多个数据存储电路，被并联连接在上述数据输出节点和上述数据输入节点之间；

第1传送定时确定电路，它选择上述多个数据存储电路中的1个，把从上述时钟非同步型电路输出的上述读数据传送到被选择出的1个数据存储电路；

第2传送定时确定电路，它选择上述多个数据存储电路中的1个，把存储在被选择出的1个数据存储电路中的上述读数据传送到上述时钟同步型电路，

上述第1传送定时确定电路，根据表示上述读数据已从上述时钟非同步型电路输出的第1控制信号进行上述读数据的传送，上述第2传送定时确定电路，根据与上述时钟信号同步的第2控制信号进行上述读数据的传送。

2.权利要求1所述的半导体集成电路，其特征在于：上述多个数据存储电路的各自由以下部分构成：锁存上述读数据的锁存电路；被连接在上述数据输出节点和上述锁存电路之间的第1开关电路；被连接在上述锁存电路和上述数据输入节点之间的第2开关电路。

3.权利要求2所述的半导体集成电路，其特征在于：上述第1传送定时确定电路，控制上述第1开关电路，上述第2传送定时确定电路，控制上述第2开关电路。

4.权利要求1所述的半导体集成电路，其特征在于：上述多个数据存储电路的各自，由被串联连接在上述数据输出节点和上述数据输入节点之间的具有开关功能的第1以及第2锁存电路构成。

5.权利要求4所述的半导体集成电路，其特征在于：上述第1传送定时确定电路，控制上述第1锁存电路，上述第2传送定时确定电路，控制上述第2锁存电路。

6.权利要求1所述的半导体集成电路，其特征在于：上述多个数据存储电路的各自，由被串联连接在上述数据输出节点和上述数据输入节点之间的第1以及第2触发电路构成。

7.权利要求6所述的半导体集成电路，其特征在于：上述第1传送定时确定电路，控制上述第1触发电路，上述第2传送定时确定电路，控制上述第2触发电路。

8.一种半导体集成电路，其特征在于：

包括：时钟非同步型电路，它根据读控制信号进行数据读动作，与时钟非同步地从数据输出节点输出读数据；

时钟同步型电路，与上述时钟信号同步地从数据输入节点取入上述读数据；

选择电路；

多个第1数据存储电路，被并联连接在上述数据输出节点和上述选择电路之间；

第2数据存储电路，被连接在上述选择电路和上述数据输入节点之间；

第1传送定时确定电路，它选择上述多个第1数据存储电路中的1个，把从上述时钟非同步型电路输出的上述读数据传送到被选择出的1个第1数据存储电路；

第2传送定时确定电路，确定把被存储在上述第2数据存储电路中的上述读数据传送到上述时钟同步型电路的定时，

上述第1传送定时确定电路，根据表示上述读数据已从上述时钟非同步型电路输出的第1控制信号进行上述读数据的传送，上述第2传送定时确定电路，根据与上述时钟信号同步的第2控制信号进行上述读数据的传送。

9.权利要求8所述的半导体集成电路，其特征在于：上述选择电路，具有用根据上述第2控制信号生成的第3控制信号，把存储在上述多个第1数据存储电路中的1个中的上述读数据传送到上述的2数据存储电路中的功能。

10.权利要求9所述的半导体集成电路，其特征在于：上述选择电路，是多路复用器。

11.权利要求8所述的半导体集成电路，其特征在于：上述多个第1数据存储电路以及上述第2数据存储电路的各自，由具有开关功能的锁存电路构成。

12.权利要求8所述的半导体集成电路，其特征在于：上述多个第1数据存储电路以及上述第2数据存储电路的各自，由触发电路构成。

13.权利要求1或者8所述的半导体集成电路，其特征在于：上述第1控制信号，是从上述时钟非同步型电路输出的与上述时钟信号非同步的信号。

14.权利要求1或者8所述的半导体集成电路，其特征在于：上述第1控制信号，根据上述读控制信号生成，在经过相当于从上述读数据动作的开始到上述读数据被输出到上述时钟非同步型电路外的时间的延迟时间后，从上述时钟非同步型电路输出。

15.权利要求1或者8所述的半导体集成电路，其特征在于：上述第2控制信号，根据上述读控制信号确定把上述读数据传送到上述时钟同步型电路的定时。

16.权利要求1或者8所述的半导体集成电路，其特征在于：上述时钟非同步型电路，具有与上述时钟信号非同步动作的DRAM功能。

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