CN1474507A - 输出和输入电路、电子电路、多路复用器和去多路复用器 - Google Patents

输出和输入电路、电子电路、多路复用器和去多路复用器 Download PDF

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Abstract

在布线长度不同的情况下，不使用低电阻处理(process)也可使得各信号路径的传播延迟时间大致一致。在发射栅极(transmission gate)TG2、TG4、TG6、TG8的输出侧上分别设置输出节点a～d，把这些输出节点a～d连接成布线长度相等，同时，在两端的输出节点a、d上设置反相器IV11、IV12，在距各反相器IV11、IV12的布线长度相等的位置上设置公共栅极e。

Description

输出和输入电路、电子电路、 多路复用器和去多路复用器
技术领域
本发明涉及输出电路、输入电路、电子电路、多路复用器、去多路复用器、布线OR电路、脉冲处理电路、多相时钟处理电路、和时钟倍增电路，尤其适合用于降低信号路径的传播延迟时间偏离的情况。
背景技术
在以往的LSI工艺中，进行细微化，减少LSI的布线宽度，同时也进行LSI的高速化。
为此，在以往的LSI中，布线延迟的影响增大了，为抑制信号的传播时间偏离，进行电路配置等设计，以使得信号路径的长度尽可能变得相同。
图17是表示以往的4输入多路复用器的构成的电路图。
图17中，各发射栅极TG21～TG28上分别设置输入端子、输出端子、选择信号输入端子和反转信号输入端子。
并且，串联连接发射栅极TG21和发射栅极TG22，串联连接发射栅极TG23和发射栅极TG24，串联连接发射栅极TG25和发射栅极TG26，串联连接发射栅极TG27和发射栅极TG28。
发射栅极TG21上输入输入信号A，发射栅极TG23上输入输入信号B，发射栅极TG25上输入输入信号C，发射栅极TG27上输入输入信号D，发射栅极TG22、TG24、TG26、TG28的输出端子连接一起，从那里输出输出信号OUT。
在发射栅极TG21的选择信号输入端子上输入选择输入信号S1，同时在发射栅极TG21的反转信号输入端子上输入选择输入信号S1的反转信号S1B，在发射栅极TG22的选择信号输入端子上输入选择输入信号S2，同时在发射栅极TG22的反转信号输入端子上输入选择输入信号S2的反转信号S2B，在发射栅极TG23的选择信号输入端子上输入选择输入信号S1，同时在发射栅极TG23的反转信号输入端子上输入选择输入信号S1的反转信号S1B，在发射栅极TG24的选择信号输入端子上输入选择输入信号S2的反转信号S2B，同时在发射栅极TG24的反转信号输入端子上输入选择输入信号S2，在发射栅极TG25的选择信号输入端子上输入选择输入信号S1的反转信号S1B，同时在发射栅极TG25的反转信号输入端子上输入选择输入信号S1，在发射栅极TG26的选择信号输入端子上输入选择输入信号S2，同时在发射栅极TG26的反转信号输入端子上输入选择输入信号S2的反转信号S2B，在发射栅极TG27的选择信号输入端子上输入选择输入信号S1的反转信号S1B，同时在发射栅极TG27的反转信号输入端子上输入选择输入信号S1，在发射栅极TG28的选择信号输入端子上输入选择输入信号S2的反转信号S2B，同时在发射栅极TG28的反转信号输入端子上输入选择输入信号S2。
而且，2比特的选择输入信号(S1，S2)＝(1，1)的情况下，发射栅极TG21、TG22接通，作为输出信号OUT输出输入信号A，2比特的选择输入信号(S1，S2)＝(1，0)的情况下，发射栅极TG23、TG24接通，作为输出信号OUT输出输入信号B，2比特的选择输入信号(S1，S2)＝(0，1)的情况下，发射栅极TG25、TG26接通，作为输出信号OUT输出输入信号C，2比特的选择输入信号(S1，S2)＝(0，0)的情况下，发射栅极TG27、TG28接通，作为输出信号OUT输出输入信号D。
图18是表示以往的4输出去多路复用器的构成的电路图。
图18中，各发射栅极TG31～TG38上分别设置输入端子、输出端子、选择信号输入端子和反转信号输入端子。
并且，串联连接发射栅极TG31和发射栅极TG32，串联连接发射栅极TG33和发射栅极TG34，串联连接发射栅极TG35和发射栅极TG36，串联连接发射栅极TG37和发射栅极TG38。
把发射栅极TG31、TG33、TG35、TG37的输入端子连接一起，输入信号IN输入到发射栅极TG31、TG33、TG35、TG37的输入端子上，同时，从发射栅极TG32输出输出信号A，从发射栅极TG34上输出输出信号B，从发射栅极TG36上输出输出信号C，从发射栅极TG38上输出输出信号D。
在发射栅极TG31的选择信号输入端子上输入选择输入信号S1，同时在发射栅极TG31的反转信号输入端子上输入选择输入信号S1的反转信号S1B，在发射栅极TG32的选择信号输入端子上输入选择输入信号S2，同时在发射栅极TG32的反转信号输入端子上输入选择输入信号S2的反转信号S2B，在发射栅极TG33的选择信号输入端子上输入选择输入信号S1，同时在发射栅极TG33的反转信号输入端子上输入选择输入信号S1的反转信号S1B，在发射栅极TG34的选择信号输入端子上输入选择输入信号S2的反转信号S2B，同时在发射栅极TG34的反转信号输入端子上输入选择输入信号S2，在发射栅极TG35的选择信号输入端子上输入选择输入信号S1的反转信号S1B，同时在发射栅极TG35的反转信号输入端子上输入选择输入信号S1，在发射栅极TG36的选择信号输入端子上输入选择输入信号S2，同时在发射栅极TG36的反转信号输入端子上输入选择输入信号S2的反转信号S2B，在发射栅极TG37的选择信号输入端子上输入选择输入信号S1的反转信号S1B，同时在发射栅极TG37的反转信号输入端子上输入选择输入信号S1，在发射栅极TG38的选择信号输入端子上输入选择输入信号S2的反转信号S2B，同时在发射栅极TG38的反转信号输入端子上输入选择输入信号S2。
而且，2比特的选择输入信号(S1，S2)＝(1，1)的情况下，发射栅极TG31、TG32接通，输入信号IN作为输出信号A输出，2比特的选择输入信号(S1，S2)＝(1，0)的情况下，发射栅极TG33、TG34接通，输入信号IN作为输出信号B输出，2比特的选择输入信号(S1，S2)＝(0，1)的情况下，发射栅极TG35、TG36接通，输入信号IN作为输出信号C输出，2比特的选择输入信号(S1，S2)＝(0，0)的情况下，发射栅极TG37、TG38接通，输入信号IN作为输出信号D输出。
然而，在图17的多路复用器中，将发射栅极TG21～TG28配置在硅衬底上，从发射栅极TG22、TG24、TG26、TG28的输出节点中央取出输出信号OUT时，将输入信号A、D作为输出信号OUT取出情况下的布线长与将输入信号B、C作为输出信号OUT取出情况下的布线长相比变长了。
因此，输入信号A、D的传播延迟大于输入信号B、C的传播延迟，每当根据选择输入信号(S1，S2)切换输出信号OUT时，出现产生与输入信号A～D的传播时间差相当的抖动(边缘的摇动)的问题。
另一方面，为使将输入信号A～D作为输出信号OUT取出情况下的布线长相等而变更电路配置设计时，设计工作麻烦，尤其是信号输入数目多的情况下，出现实际不能实现的问题。
在为降低传播延迟而使用铜布线等的低电阻处理的方法中，不仅带来成本上升，而且布线长度差别过大时，还存在不能消除传播时间差的问题。
此外，图18的去多路复用器也有同样的问题。
发明内容
因此，本发明的目的是提供不用进行电路配置的设计就可使布线长度相同、或者不用使用低电阻处理，从而使得各信号路径的传播延迟时间大致一致的输出电路、输入电路、电子电路、多路复用器、去多路复用器、布线OR电路、脉冲处理电路、多相时钟处理电路、和时钟倍增电路。
为解决上述问题，根据本发明的第一方面，提供一种输出电路，其特征在于包括：将输出信号分配给多个路径的分配部件；合成上述分配了的信号并向外部输出的合成部件。
由此，可经布线长度不同的多个路径取出输出信号，可使输出信号的传播延迟时间平均化。
从而，不用进行电路配置的设计、或者不用使用低电阻处理就可使取出输出信号的布线长度相同，从而使得各信号路径的传播延迟时间大致一致，可减轻设计作业的负担，同时可降低制造成本。
此外，根据本发明的第二方面，提供一种输出电路，其特征在于包括：按等间隔配置的信号输出端子；把相邻的信号输出端子彼此连接起来的第一连接线；把两端的信号输出端子连接起来的第二连接线；在上述第二连接线的中间点上设置的公共输出端子。
由此，在设置多个信号输出端子的情况下，也可使得从各信号输出端子到公共输出端子的距离的平均值时常一致。
从而，通过向信号输出端子上附加简单的构成，可使得各信号路径的传播延迟时间大致一致，可减轻设计作业的负担，同时由于使得各信号路径的传播延迟时间大致一致，不需要使用低电阻处理，所以可降低制造成本。
本发明的第三方面的输出电路，其特征在于在从上述信号输出端子到上述公共输出端子的上述第二连接线上，在上述信号输出端子附近设置缓冲电路。
由此，不仅在设置多个输出信号端子的情况下，可使得从各信号输出端子到公共输出端子的距离的平均值时常一致，而且可进一步降低从各信号输出端子到公共输出端子的各信号路径的传播延迟时间差。
另外，根据本发明的第四方面，提供一种输入电路，其特征在于包括：将输入信号分配给多个路径的分配部件；合成上述分配了的信号并向内部输入的合成部件。
由此，可经布线长度不同的多个路径取出输入信号，可使输入信号的传播延迟时间平均化。
从而，不用进行电路配置的设计、就可使取出输入信号的布线长度相同或者不用使用低电阻处理，从而使得各信号路径的传播延迟时间大致一致，可减轻设计作业的负担，同时可降低制造成本。
此外，根据本发明的第五方面，输入电路，其特征在于包括：按等间隔配置的信号输入端子；把相邻的信号输入端子彼此连接起来的第一连接线；把两端的信号输入端子连接起来的第二连接线；在上述第二连接线的中间点上设置的公共输入端子。
由此，在设置多个信号输入端子的情况下，也可使得从公共输入输出端子到各信号输入端子的距离的平均值时常一致。
从而，通过向信号输入端子上附加简单的构成，可使得各信号路径的传播延迟时间大致一致，可减轻设计作业的负担，同时由于使得各信号路径的传播延迟时间大致一致，不需要使用低电阻处理，所以可降低制造成本。
此外，根据本发明的第六方面的输入电路，其特征在于在从上述公共输入端子到上述信号输入端子的上述第二连接线上，在上述信号输入端子附近设置缓冲电路。
由此，不仅在设置多个信号输出入端子的情况下，可使得从公共输入端子到各信号输入端子的距离的平均值时常一致，而且可进一步降低从公共输入端子到各信号输入端子的各信号路径的传播延迟时间差。
还有，根据本发明的第七方面，提供一种电子电路，其特征在于包括：输出端子等间隔的配置地多个栅极电路；将来自上述栅极电路的各输出信号分配给多个路径的分配部件；合成上述分配了的信号并向外部输出的合成部件。
由此，在电路配置中不用特别考虑使用于从栅极电路取出输出信号的布线长度相同，可把输出信号的传播延迟时间平均化，从而在包含栅极电路的各种电子电路中，可使各信号路径的传播延迟时间大致一致，同时不用采用低电阻处理，可降低制造成本。
此外，根据本发明的第八方面，提供一种子电路，其特征在于包括：输出端子等间隔地配置地多个栅极电路；把上述栅极电路的相邻的输出端子彼此连接起来的第一连接线；把上述栅极电路的两端的输出端子连接起来的第二连接线；在上述第二连接线的中间点上设置的公共输出端子。
由此，在包含栅极电路的各种电子电路中，即便在设置多个信号输出端子的情况下，可通过向所述信号输出端子附加简单的构成，使得从各信号输出端子到公共输出端子的距离平均值常常一致。
从而，对各种电子电路具有通用性，使各信号路径的传播延迟时间大致一致，同时不需要使用低电阻处理，所以可降低制造成本。
另外，根据本发明的第九方面的电子电路，其特征在于在从上述信号输出端子到上述公共输出端子的上述第二连接线上，在上述信号输出端子附近设置缓冲电路。
由此，在包含栅极电路的各种电子电路中，不仅使从各信号输出端子到公共输出端子的距离平均值常常一致，而且可进一步降低从各信号输出端子到公共输出端子的各信号路径的传播延迟时间差。
另外，根据本发明的第十方面，提供一种电子电路，其特征在于包括：输入端子等间隔地配置地多个栅极电路；将到上述栅极电路的各输入信号分配给多个路径的分配部件；合成上述分配了的信号并向上述栅极电路的输入端子输出的合成部件。
由此，在电路配置中不用特别考虑使用于向栅极电路中取入输入信号的布线长度相同，可把输入信号的传播延迟时间平均化，从而在包含栅极电路的各种电子电路中，可使各信号路径的传播延迟时间大致一致，同时不用采用低电阻处理，可降低制造成本。
此外，根据本发明的第十一方面，提供一种电子电路，其特征在于包括：输入端子等间隔的配置地多个栅极电路；把上述栅极电路的相邻的输入端子彼此连接起来的第一连接线；把上述栅极电路的两端的输入端子连接起来的第二连接线；在上述第二连接线的中间点上设置的公共输入端子。
由此，在包含栅极电路的各种电子电路中，即便在设置多个信号输入端子的情况下，可通过向所述信号输入端子附加简单的构成，使得从公共输入端子到各信号输入端子的距离平均值常常一致。
从而，对各种电子电路具有通用性，使各信号路径的传播延迟时间大致一致，同时不需要使用低电阻处理，所以可降低制造成本。
此外，在根据本发明的第十二方面的电子电路，其特征在于在从上述公共输入端子到上述信号输入端子的上述第二连接线上，在上述信号输入端子附近设置缓冲电路。
由此，在包含栅极电路的各种电子电路中，不仅使从公共输入端子到各信号输入端子的距离平均值常常一致，而且可进一步降低从公共输入端子到各信号输入端子的各信号路径的传播延迟时间差。
此外，根据本发明的第十三方面，提供一种多路复用器，其特征在于包括：输出端子等间隔的配置地多个发射栅极；把上述发射栅极的相邻的输出端子用相等长度的布线彼此连接起来的第一布线；在上述栅极电路的两端的各输出端子附近设置的缓冲电路；经上述缓冲电路把上述栅极电路的两端的输出端子连接起来的第二布线；在上述第二布线的中间点上设置的公共输出端子。
由此，在多输入多路复用器中，可使从多个输出端子输出的输出信号的传播延迟时间平均化。
从而，可使从各信号输出端子的传播延迟时间大致一致，可减轻设计作业负担，同时不用低电阻处理，可降低制造成本。
根据本发明的第十四方面，提供一种的去多路复用器，其特征在于包括：输入端子等间隔的配置地多个发射栅极；把上述发射栅极的相邻的输入端子用相等长度的布线彼此连接起来的第一布线；在上述栅极电路的两端的各输入端子附近设置的缓冲电路；经上述缓冲电路把上述栅极电路的两端的输入端子连接起来的第二布线；在上述第二布线的中间点上设置的公共输入端子。
由此，在多输出去多路复用器中，可使经多个输入端子输入的输入信号的传播延迟时间平均化。
从而，可使到各信号输入端子的传播延迟时间大致一致，可减轻设计作业负担，同时不用低电阻处理，可降低制造成本。
还有，根据本发明的第十五方面，提供一种布线OR电路，其特征在于包括：连接在高电平电位和低电平电位之间、输出端子等间隔的配置地多个CMOS晶体管；把上述CMOS晶体管的相邻的输出端子用相等长度的布线彼此连接起来的第一布线；在上述CMOS晶体管的两端的各输出端子附近设置的缓冲电路；经上述缓冲电路把上述CMOS晶体管的两端的输出端子连接起来的第二布线；在上述第二布线的中间点上设置的公共输出端子；把构成上述CMOS晶体管的P沟道MOS晶体管的各栅极连接于低电平电位的第三布线；对应构成上述CMOS晶体管的N沟道MOS晶体管的各栅极来等间隔地配置的输入端子。
由此，在布线OR电路中，可把输出信号的传播延迟时间平均化。
从而，可使从各信号输出端子的传播延迟时间大致一致，可减轻设计作业负担，同时不用低电阻处理，可降低制造成本。
此外，根据本发明的第十六方面，提供一种布线AND电路，其特征在于包括：连接在高电平电位和低电平电位之间、输出端子等间隔的配置地多个CMOS晶体管；把上述CMOS晶体管的相邻的输出端子用相等长度的布线彼此连接起来的第一布线；在上述CMOS晶体管的两端的各输出端子附近设置的缓冲电路；经上述缓冲电路把上述CMOS晶体管的两端的输出端子连接起来的第二布线；在上述第二布线的中间点上设置的公共输出端子；把构成上述CMOS晶体管的N沟道MOS晶体管的各栅极连接于高电平电位的第三布线；对应构成上述CMOS晶体管的P沟道MOS晶体管的各栅极来等间隔地配置的输入端子。
由此，在布线AND电路中，可把输出信号的传播延迟时间平均化。
从而，可使从各信号输出端子的传播延迟时间大致一致，可减轻设计作业负担，同时不用低电阻处理，可降低制造成本。
此外，根据本发明的第十七方面，提供一种脉冲处理电路，其特征在于包括：与输入的上升沿或下降沿同步地将输出变化为高电平或低电平后，把其输出保持在漂移状态，输出端子等间隔地配置的多个栅极电路；把上述栅极电路的相邻的输出端子用相等长度的布线彼此连接起来的第一布线；在上述栅极电路的两端的各输出端子附近设置的缓冲电路；经上述缓冲电路把上述栅极电路的两端的输出端子之间连接起来的第二布线；在上述第二布线的中间点上设置的公共输出端子。
由此，在多个输入的任何一个输入的输入电平变化的情况下也可对应该电平变化改变输出电平的脉冲处理电路中，可将输出信号的传播延迟时间平均化。
从而，可使从各信号输出端子的传播延迟时间大致一致，可减轻设计作业负担，同时不用低电阻处理，可降低制造成本。
此外，根据根据本发明第十八方面的脉冲处理电路，其特征在于上述栅极电路包括：在输出端子上设置的电荷储存部；与输入的上升沿或下降沿同步地将电荷供给上述电荷储存部的切换元件；从上述输入的上升沿或下降沿开始经过规定的延迟时间后，从上述电荷储存部切断上述切换元件的切断部件。
因此，可把输出信号的传播延迟时间平均化，同时对应输入的电平变化改变输出电平后，可将输出端子置于漂移状态，在将多个输出端子连接一起的情况下，也可使传播延迟时间大致一致，使整体的输出电平跟随任何一个输出电平。
此外，根据本发明的第十九方面的脉冲处理电路，其特征在于上述栅极电路包括：串联连接在高电平电位和输出端子之间的第一和第二P沟道型场效应晶体管；以及串联连接在上述输出端子和低电平电位之间的第一和第二N沟道型场效应晶体管，上述第一P沟道型场效应晶体管和上述第一N沟道型场效应晶体管的各自的栅极连接输入端子，上述第二P沟道型场效应晶体管和上述第二N沟道型场效应晶体管的各自的栅极经反相器连接上述输入端子。
因此，通过在电源端子和接地端子之间串联连接4个晶体管，可对应输入电平的变化来改变输出电平，使输出端子置于漂移状态。
借助串联连接4个晶体管改变输入电平的情况下，可防止高电平电位和低电平电位之间流过贯通电流，可实现低功耗。
此外，根据本发明第二十方面，提供一种多相时钟处理电路，其特征在于包括：与多相时钟的上升沿或下降沿同步地切换输出电平后，把其输出电平保持在漂移状态，所述电路包括：输出端子等间隔地配置的多个栅极电路；把上述栅极电路的相邻的输出端子用相等长度的布线彼此连接起来的第一布线；在上述栅极电路的两端的各输出端子附近设置的缓冲电路；经上述缓冲电路把上述栅极电路的两端的输出端子连接起来的第二布线；在上述第二布线的中间点上设置的公共输出端子。
因此，使用多相时钟的上升沿或下降沿生成脉冲信号的多相时钟处理电路中，可把输出信号的传播延迟时间平均化。
从而，可使从各信号输出端子的传播延迟时间大致一致，可减轻设计作业负担，同时不用低电阻处理，可降低制造成本。
此外，根据本发明第二十一方面的的多相时钟处理电路，其特征在于上述栅极电路包括：在输出端子上设置的电荷储存部；与多相时钟的任何一个时钟的上升沿或下降沿同步地把上述输出端子导通到高电平电位且仅导通规定时间的第一切换元件；与多相时钟的另外一个时钟的上升沿或下降沿同步地把上述输出端子导通到低电平电位且仅导通规定时间的第二切换元件。
从而，可把输出信号的传播延迟时间平均化，可根据多相时钟的上升沿或下降沿生成脉冲信号，将该脉冲信号的输出电平设在漂移状态，可原样维持该输出电平。
此外，根据本发明第二十二方面的多相时钟处理电路，其特征在于上述规定时间比多相时钟的相位偏差量短。
从而分别并联连接多个第一切换元件或第二切换元件的情况下，可仅将各切换元件中的任何一个设为导通状态，使剩余的切换元件为漂移状态，防止同时把多个切换元件置于导通状态，防止多个切换元件的输出电平相互干扰。
此外，根据本发明第二十三方面的多相时钟处理电路中，其特征在于并联连接多个上述第一切换元件和上述第二切换元件，使它们分别等间隔地配置，与上述多相时钟的各相的上升沿或下降沿同步地交互导通上述第一切换元件和上述第二切换元件。
因此，每当多相时钟的各相上升或下降时，可交互地把输出端子的输出电平切换为高电平和低电平。
此外，仅根据上升沿或下降沿中的任何一方的输入定时，就可规定倍增时钟的占空比，在多相时钟的占空比偏离的情况下，通过将上升沿或下降沿中的任何一方的输入定时对齐可使倍增时钟的占空比对齐。
还有，根据本发明的第二十四方面的多相时钟处理电路，其特征在于上述第一切换元件和上述第二切换元件分别每N个地来并联连接，与2N个多相时钟的第(2n-1)相的上升沿或下降沿同步地导通第n(n＝1～N)个第一切换元件，与2N个多相时钟的第(2n)相的上升沿或下降沿同步地导通第n(n＝1～N)个第二切换元件。
因此，仅通过分别每N个地并联连接第一切换元件和第二切换元件，就可生成多相时钟的N倍频率的倍增时钟。
在根据本发明的第二十五方面的多相时钟处理电路，其特征在于上述第一切换元件包括：串联连接在上述高电平电位和输出端子之间的第一和第二P沟道型场效应晶体管；以及把上述第一和第二P沟道型场效应晶体管的任一方的栅极端子上输入的任一多相时钟的反转信号延迟上述规定时间后输出到另一方的栅极端子上的第一反相器，上述第二切换元件包括：串联连接在上述低电平电位和输出端子之间的第一和第二N沟道型场效应晶体管；以及把上述第一和第二N沟道型场效应晶体管的任一方的栅极端子上输入的任一多相时钟的反转信号延迟上述规定时间后输出到另一方的栅极端子上的第二反相器。
因此，通过串联连接4个晶体管，每当多相时钟的各相上升或下降时，把输出端子的输出电平交互地切换为高电平和低电平后，可把该输出电平设为漂移状态。
此外，根据本发明的第二十六方面，提供一种的时钟倍增电路，其特征在于包括：生成多相时钟的多相时钟生成电路；根据上述多相时钟生成非重叠脉冲的脉冲生成电路；输出上述非重叠脉冲的逻辑或的脉冲处理电路，上述脉冲处理电路包括：与输入的上升沿或下降沿同步地将输出变化为高电平或低电平后，把其输出保持在漂移状态，同时输出端子等间隔地配置的多个栅极电路；把上述栅极电路的相邻的输出端子用相等长度的布线彼此连接起来的第一布线；在上述栅极电路的两端的各输出端子附近设置的缓冲电路；经上述缓冲电路把上述栅极电路的两端的输出端子连接起来的第二布线；在上述第二布线的中间点上设置的公共输出端子。
因此，不管非重叠脉冲的输入数目如何，可维持输入的对称结构，并且可把输出信号的传播延迟时间平均化，抑制抖动的增大，防止时钟品质的恶化，同时，可实现低功耗和低成本。
还有，根据本发明的第二十七方面，提供一种时钟倍增电路，其特征在于包括：生成多相时钟的多相时钟生成电路；从上述多相时钟直接生成倍增时钟的多相时钟处理电路；上述多相时钟处理电路包括：与多相时钟的上升沿或下降沿同步地切换输出电平后，把其输出电平保持在漂移状态，同时输出端子等间隔地配置的多个栅极电路；把上述栅极电路的相邻的输出端子用相等长度的布线彼此连接起来的第一布线；在上述栅极电路的两端的各输出端子附近设置的缓冲电路；经上述缓冲电路把上述栅极电路的两端的输出端子彼此连接起来的第二布线；在上述第二布线的中间点上设置的公共输出端子。
从而，由于从多相时钟生成倍增时钟，不需要生成非重叠时钟，所以不需要使用RS触发器，同时可把输出信号的传播延迟时间平均化，使传播延迟时间大致一致。
因此，可以容易地采用微型化处理，避免电路尺寸增大，制止芯片面积及功耗增大，限制抖动，并达到更高的时钟频率。
此外，根据本发明的第二十八方面的时钟倍增电路，其特征在于上述多相时钟生成电路是PLL电路或DLL电路。
这里，通过使用PLL电路或DLL电路，可容易地生成多相时钟。
尤其，通过使用PLL电路，可容易地生成相位偏差量均匀的多相时钟。
另一方面，通过使用DLL电路，不用使用振荡器，可生成N倍频率的时钟，可防止振荡器中固有的低频率噪声的产生。
附图说明
图1是表示根据本发明的第一实施例的4输入多路复用器的构成的电路图；
图2是说明根据本发明的第一实施例的4输入多路复用器的信号路径的距离的图；
图3是说明根据本发明的第二实施例的4输入多路复用器的信号路径的距离的图；
图4是说明根据本发明的第三实施例的4输入多路复用器的布线电阻的图；
图5(a)是表示图2的4输入多路复用器的信号路径的距离计算结果的图，图5(b)是表示图3的4输入多路复用器的信号路径的距离计算结果的图，图5(c)是表示图4的4输入多路复用器的布线电阻计算结果的图；
图6是表示根据本发明的第四实施例的4输出去多路复用器的构成的电路图；
图7是表示根据本发明的第五实施例的4输入布线OR电路的构成的电路图；
图8是表示根据本发明的第六实施例的4输入布线AND电路的构成的电路图；
图9是表示根据本发明的第七实施例的4输入脉冲处理电路的构成的电路图；
图10是表示根据本发明的第七实施例的4输入脉冲处理电路的动作的定时图；
图11是表示根据本发明的第八实施例的时钟倍增电路的构成的框图；
图12是表示从图11的多相时钟发生电路输出的多相时钟的一例的图；
图13是表示图11的时钟倍增电路中使用的多相时钟发生电路的构成的框图；
图14是表示根据本发明的第九实施例的多相时钟处理电路的构成的电路图；
图15是表示根据本发明的第九实施例的多相时钟处理电路的动作的定时图；
图16是表示根据本发明的第十实施例的时钟倍增电路的构成的框图；
图17是表示以往的4输入多路复用器的构成的电路图；
图18是表示以往的4输入去多路复用器的构成的电路图。
具体实施方式
下面参考附图说明根据本发明的实施例的输出电路和输入电路的适用例。
图1是表示根据本发明的第一实施例的4输入多路复用器的构成的电路图。
图1中，各发射栅极TG1～TG8上分别设置输入端子、输出端子、选择信号输入端子和反转信号输入端子。
这里，等间隔配置发射栅极TG1、TG3、TG5、TG7，同时，等间隔配置发射栅极TG2、TG4、TG6、TG8，发射栅极TG1和发射栅极TG2、发射栅极TG3和发射栅极TG4、发射栅极TG5和发射栅极TG6、发射栅极TG7和发射栅极TG8彼此等间隔配置。
并且，串联连接发射栅极TG1和发射栅极TG2，串联连接发射栅极TG3和发射栅极TG4，串联连接发射栅极TG5和发射栅极TG6，串联连接发射栅极TG7和发射栅极TG8。
此外，发射栅极TG1上输入输入信号A，发射栅极TG3上输入输入信号B，发射栅极TG5上输入输入信号C，发射栅极TG7上输入输入信号D。
还有，发射栅极TG2、TG4、TG6、TG8的输出侧上分别设置输出节点a～d，这些输出节点a～d连接成相邻的节点间的布线长度相等。
两端的输出节点a、d上分别设置反相器IV11、IV12，IV11、IV12的各输出连接公共节点e，从公共节点e经反相器IV13输出输出信号OUT。
这里，公共节点e设置在距自各反相器IV11、IV12的布线长度相等的位置上。
在发射栅极TG1的选择信号输入端子上输入选择输入信号S1，同时在发射栅极TG1的反转信号输入端子上输入选择输入信号S1的反转信号S1B，在发射栅极TG2的选择信号输入端子上输入选择输入信号S2，同时在发射栅极TG2的反转信号输入端子上输入选择输入信号S2的反转信号S2B，在发射栅极TG3的选择信号输入端子上输入选择输入信号S1，同时在发射栅极TG3的反转信号输入端子上输入选择输入信号S1的反转信号S1B，在发射栅极TG4的选择信号输入端子上输入选择输入信号S2的反转信号S2B，同时在发射栅极TG4的反转信号输入端子上输入选择输入信号S2，在发射栅极TG5的选择信号输入端子上输入选择输入信号S1的反转信号S1B，同时在发射栅极TG5的反转信号输入端子上输入选择输入信号S1，在发射栅极TG6的选择信号输入端子上输入选择输入信号S2，同时在发射栅极TG6的反转信号输入端子上输入选择输入信号S2的反转信号S2B，在发射栅极TG7的选择信号输入端子上输入选择输入信号S1的反转信号S1B，同时在发射栅极TG7的反转信号输入端子上输入选择输入信号S1，在发射栅极TG8的选择信号输入端子上输入选择输入信号S2的反转信号S2B，同时在发射栅极TG8的反转信号输入端子上输入选择输入信号S2。
而且，2比特的选择输入信号(S1，S2)＝(1，1)的情况下，发射栅极TG1、TG2接通，作为输出信号OUT输出输入信号A，2比特的选择输入信号(S1，S2)＝(1，0)的情况下，发射栅极TG3、TG4接通，作为输出信号OUT输出输入信号B，2比特的选择输入信号(S1，S2)＝(0，1)的情况下，发射栅极TG5、TG6接通，作为输出信号OUT输出输入信号C，2比特的选择输入信号(S1，S2)＝(0，0)的情况下，发射栅极TG7、TG8接通，作为输出信号OUT输出输入信号D。
这里，作为输出信号OUT输出输入信号A的情况下，输出节点a到公共节点e的信号分给两个路径：通过输出节点a→反相器IV11→公共节点e的路径和通过输出节点a→输出节点b→输出节点c→输出节点d→反相器IV12→公共节点e的路径。
然后，通过了这两个路径的输入信号A在公共节点e合成，经反相器IV13，作为输出信号OUT输出。
作为输出信号OUT输出输入信号B的情况下，输出节点b到公共节点e的信号分给两个路径：通过输出节点b→输出节点a→反相器IV11→公共节点e的路径和通过输出节点b→输出节点c→输出节点d→反相器IV12→公共节点e的路径。
然后，通过了这两个路径的输入信号B在公共节点e合成，经反相器IV13，作为输出信号OUT输出。
作为输出信号OUT输出输入信号C的情况下，输出节点c到公共节点e的信号分给两个路径：通过输出节点c→输出节点b→输出节点a→反相器IV11→公共节点e的路径和通过输出节点c→输出节点d→反相器IV12→公共节点e的路径。
然后，通过了这两个路径的输入信号C在公共节点e合成，经反相器IV13，作为输出信号OUT输出。
作为输出信号OUT输出输入信号D的情况下，输出节点d到公共节点e的信号分给两个路径：通过输出节点d→输出节点c→输出节点b→输出节点a→反相器IV11→公共节点e的路径和通过输出节点d→反相器IV12→公共节点e的路径。
然后，通过了这两个路径的输入信号D在公共节点e合成，经反相器IV13，作为输出信号OUT输出。
图2是说明根据本发明的第一实施例的4输入多路复用器的信号路径的距离的图，图5(a)是表示图2的4输入多路复用器的信号路径的距离计算结果的图。
图2中，输出节点a和输出节点b之间的距离、输出节点b和输出节点c之间的距离、输出节点c和输出节点d之间的距离分别设为D。
那么，从各输出节点a～d取出输出信号OUT的情况下，成为传播延迟不同的原因的充放电的时间常数与布线电阻成比例，如果线宽相同，布线电阻与布线距离成比例，因此可尝试用布线距离的差来估计传播延迟的差。
这里，由于从各反相器IV11、IV12到反相器IV13的距离相等，为估计布线距离的差，求出从各输出节点a～d到各反相器IV11、IV12的距离时，从输出节点a到反相器IV11的距离为0D，从输出节点a到反相器IV12的距离为OD位3D。
并且，从输出节点a送出的信号分为通过反相器IV11的信号和通过反相器IV12的信号后，在公共节点e合成，经反相器IV13作为输出信号OUT输出。
因此，从输出节点a送出的信号的传播延迟在公共节点e合成时为平均化通过反相器IV11的路径的传播延迟和通过反相器IV12的路径的传播延迟的结果，与经过距离为1.5D的路径时的传播延迟相等。
另外，由于从输出节点b到反相器IV11的距离为1D，从输出节点b到反相器IV12的距离为2D，从输出节点b送出的信号的传播延迟与把这些距离平均化、经过距离为1.5D的路径时的传播延迟相等。
由于从输出节点c到反相器IV11的距离为2D，从输出节点c到反相器IV12的距离为1D，从输出节点c送出的信号的传播延迟与把这些距离平均化、经过距离为1.5D的路径时的传播延迟相等。
由于从输出节点d到反相器IV11的距离为3D，从输出节点d到反相器IV12的距离为0D，从输出节点d送出的信号的传播延迟与把这些距离平均化、经过距离为1.5D的路径时的传播延迟相等。
其结果如图5(a)所示，从任一输出节点a～d取出输出信号OUT的情况下，都与经过距离为1.5D的路径时的传播延迟一致。
图3是说明根据本发明的第二实施例的4输入多路复用器的信号路径的距离的图，图5(b)是表示图3的4输入多路复用器的信号路径的距离计算结果的图。
该第二实施例对应输出节点b、c的位置来设计反相器IV11、12的位置。
图3中，对应输出节点b、c的位置来设计反相器IV11、12的位置时，从输出节点a到公共节点e的信号分为两个路径：通过输出节点a→输出节点b反相器IV11→公共节点e的路径和通过输出节点a→输出节点b→输出节点c→反相器IV12→公共节点e的路径，通过了这两个路径的信号在公共节点e合成。
从输出节点b到公共节点e的信号分给两个路径：通过输出节点b→反相器IV11→公共节点e的路径和通过输出节点b→输出节点c→反相器IV12→公共节点e的路径，通过了这两个路径的信号在公共节点e合成。
从输出节点c到公共节点e的信号分给两个路径：通过输出节点c→输出节点b→反相器IV11→公共节点e的路径和通过输出节点c→反相器IV12→公共节点e的路径，通过了这两个路径的信号在公共节点e合成。
从输出节点d到公共节点e的信号分给两个路径：通过输出节点d→输出节点c→输出节点b→反相器IV11→公共节点e的路径和通过输出节点d→输出节点c→反相器IV12→公共节点e的路径，通过了这两个路径的信号D在公共节点e合成。
因此，由于从输出节点a到反相器IV11的距离为1D，从输出节点a到反相器IV12的距离为2D，从输出节点a送出的信号的传播延迟与把这些距离平均化、经过距离为1.5D的路径时的传播延迟相等。
由于从输出节点b到反相器IV11的距离为0D，从输出节点b到反相器IV12的距离为1D，从输出节点b送出的信号的传播延迟与把这些距离平均化、经过距离为0.5D的路径时的传播延迟相等。
由于从输出节点c到反相器IV11的距离为1D，从输出节点c到反相器IV12的距离为0D，从输出节点c送出的信号的传播延迟与把这些距离平均化、经过距离为0.5D的路径时的传播延迟相等。
由于从输出节点d到反相器IV11的距离为2D，从输出节点d到反相器IV12的距离为1D，从输出节点d送出的信号的传播延迟与把这些距离平均化、经过距离为1.5D的路径时的传播延迟相等。
其结果，如图5(b)所示，对应输出节点b、c的位置设计反相器IV11、12的位置的情况下，从输出节点a～d取出输出信号OUT时的传播延迟不一致。
因此，反相器IV11、12的位置离两端的输出节点a、d越远，传播延迟的不一致增大，为使从输出节点a～d取出输出信号OUT时的传播延迟一致，最好对应两端的输出节点a、d的位置来设置反相器IV11、12。
图4是说明根据本发明的第三实施例的4输入多路复用器的布线电阻的图，图5(c)是表示图4的4输入多路复用器的布线电阻计算结果的图；
该第三实施例按图1的布线原样布置，去除反相器IV11、12，同时为反转从反相器IV13输出的信号设置反相器IV14。
图4中，从图1的构成去除反相器IV11、12的情况下的输出节点a和输出节点b之间的距离、输出节点b和输出节点c之间的距离、输出节点c和输出节点d之间的距离分别为D，同时，输出节点a和输出节点e之间的距离、输出节点d和输出节点e之间的距离分别为E。
这里，从图1的构成去除反相器IV11、12时，从输出节点a到输出节点e的信号分为两个路径：通过输出节点a→公共节点e的路径I和通过输出节点a→输出节点b→输出节点c→输出节点d→公共节点e的路径II，通过了这两个路径I、II的信号在公共节点e合成。
从输出节点b到公共节点e的信号分给两个路径：通过输出节点b→输出节点a→公共节点e的路径I和通过输出节点b→输出节点c→输出节点d→公共节点e的路径II，通过了这两个路径I、II的信号在公共节点e合成。
从输出节点c到公共节点e的信号分给两个路径：通过输出节点c→输出节点b→输出节点a→公共节点e的路径I和通过输出节点c→输出节点d→公共节点e的路径II，通过了这两个路径I、II的信号在公共节点e合成。
从输出节点d到公共节点e的信号分给两个路径：通过输出节点d→输出节点c→输出节点b→输出节点a→公共节点e的路径I和通过输出节点d→公共节点e的路径II，通过了这两个路径I、II的信号在公共节点e合成。
因此，从各输出节点a～d到公共节点e的距离与图1的构成同样，但从各输出节点a～d到公共节点e的各布线电阻为传播路径I、II的布线电阻的并联电阻。
其结果是，假设每单位布线距离的电阻值为1，如图5(c)所示，从输出节点a到公共节点e的布线电阻为(E2+3DE)/(3D+2E)、从输出节点b到公共节点e的布线电阻为(2D2+E2+3DE)/(3D+2E)、从输出节点c到公共节点e的布线电阻为(2D2+E2+3DE)/(3D+2E)、从输出节点d到公共节点e的布线电阻为(+E2+3DE)/(3D+2E)。
因此，从图1的构成去除反相器IV11、12时，从各输出节点a～d到公共节点e的布线电阻不一致，但与图17的已有例相比，可缩小布线电阻差，从两端的输出节点a、d引出布线，简单地连接于公共节点e，就可降低传播延迟差。
图6是表示根据本发明的第四实施例的4输出去多路复用器的构成的电路图。
图6中，各发射栅极TG11～TG18上分别设置输入端子、输出端子、选择信号输入端子和反转信号输入端子。
这里等间隔配置发射栅极TG11、TG13、TG15、TG17，同时等间隔配置发射栅极TG12、TG14、TG16、TG18，发射栅极TG11和发射栅极TG12、发射栅极TG13和发射栅极TG14、发射栅极TG15和发射栅极TG16、发射栅极TG17和发射栅极TG18彼此按等间隔配置。
并且，串联连接发射栅极TG11和发射栅极TG12，串联连接发射栅极TG13和发射栅极TG14，串联连接发射栅极TG15和发射栅极TG16，串联连接发射栅极TG17和发射栅极TG18。
发射栅极TG11、TG13、TG15、TG17的输入侧上分别设置输入节点a’～d’，这些输入节点a’～d’按相邻节点之间的布线长度相等地方式连接。
两端的输入节点a’、d’上分别设置反相器IV21、IV22，IV21、IV22的各输入连接公共节点e’，公共节点e’上经反相器IV23输入输入信号IN。
这里，公共节点e’设置在自各反相器IV21、IV22的布线长度相等的位置上。
从发射栅极TG12上输出输出信号A，从发射栅极TG14上输出输出信号B，从发射栅极TG16上输出输出信号C，从发射栅极TG18上输出输出信号D。
在发射栅极TG11的选择信号输入端子上输入选择输入信号S1，同时在发射栅极TG11的反转信号输入端子上输入选择输入信号S1的反转信号S1B，在发射栅极TG12的选择信号输入端子上输入选择输入信号S2，同时在发射栅极TG12的反转信号输入端子上输入选择输入信号S2的反转信号S2B，在发射栅极TG13的选择信号输入端子上输入选择输入信号S1，同时在发射栅极TG13的反转信号输入端子上输入选择输入信号S1的反转信号S1B，在发射栅极TG14的选择信号输入端子上输入选择输入信号S2的反转信号S2B，同时在发射栅极TG14的反转信号输入端子上输入选择输入信号S2，在发射栅极TG15的选择信号输入端子上输入选择输入信号S1的反转信号S1B，同时在发射栅极TG15的反转信号输入端子上输入选择输入信号S1，在发射栅极TG16的选择信号输入端子上输入选择输入信号S2，同时在发射栅极TG16的反转信号输入端子上输入选择输入信号S2的反转信号S2B，在发射栅极TG17的选择信号输入端子上输入选择输入信号S1的反转信号S1B，同时在发射栅极TG17的反转信号输入端子上输入选择输入信号S1，在发射栅极TG18的选择信号输入端子上输入选择输入信号S2的反转信号S2B，同时在发射栅极TG18的反转信号输入端子上输入选择输入信号S2。
而且，2比特的选择输入信号(S1，S2)＝(1，1)的情况下，发射栅极TG11、TG12接通，输入信号IN作为输出信号A输出，2比特的选择输入信号(S1，S2)＝(1，0)的情况下，发射栅极TG13、TG14接通，输入信号IN作为输出信号B输出，2比特的选择输入信号(S1，S2)＝(0，1)的情况下，发射栅极TG15、TG16接通，输入信号IN作为输出信号C输出，2比特的选择输入信号(S1，S2)＝(0，0)的情况下，发射栅极TG17、TG18接通，输入信号IN作为输出信号D输出。
这里，作为输出信号A输出输入信号IN的情况下，公共节点e’到输入节点a’的信号分给两个路径：通过公共节点e’→反相器IV21→输入节点a’的路径和通过公共节点e’→反相器IV22→输入节点d’→输入节点c’→输入节点b’→输入节点a’的路径。
然后，通过了这两个路径的输入信号IN在输入节点a’合成，经发射栅极TG11、TG12，作为输出信号A输出。
作为输出信号B输出输入信号IN的情况下，公共节点e’到输入节点b’的信号分给两个路径：通过公共节点e’→反相器IV21→输入节点a’→输入节点b’的路径和通过公共节点e’→反相器IV22→输入节点d’→输入节点c’→输入节点b’的路径。
然后，通过了这两个路径的输入信号IN在输入节点b’合成，经发射栅极TG13、TG14，作为输出信号B输出。
作为输出信号C输出输入信号IN的情况下，公共节点e’到输入节点c’的信号分给两个路径：通过公共节点e’→反相器IV21→输入节点a’→输入节点b’→输入节点c’的路径和通过公共节点e’→反相器IV22→输入节点d’→输入节点c’的路径。
然后，通过了这两个路径的输入信号IN在输入节点c’合成，经发射栅极TG15、TG16，作为输出信号C输出。
作为输出信号D输出输入信号IN的情况下，公共节点e’到输入节点d’的信号分给两个路径：通过公共节点e’→反相器IV21→输入节点a’→输入节点b’→输入节点c’→输入节点d’的路径和通过公共节点e’→反相器IV22→输入节点d’的路径。
然后，通过了这两个路径的输入信号IN在输入节点d’合成，经发射栅极TG17、TG18，作为输出信号D输出。
因此，可使从公共节点e’到输入节点a’～d’的距离平均值彼此一致，向任一输入节点a’～d’输入输入信号IN的情况下，可使传播延迟平均化，使传播延迟彼此一致。
图7是表示根据本发明的第五实施例的4输入布线OR电路的构成的电路图。
图7中，在高电平电位和低电平电位之间并联连接分别串联连接的P沟道MOS晶体管P1～P4和N沟道MOS晶体管N1～N4构成的4个CMOS晶体管，并且这4个CMOS晶体管被等间隔配置。
然后，P沟道MOS晶体管P1～P4的各栅极连接低电平电位，构成P沟道MOS晶体管P1～P4作为常通负载(normally-on)的布线OR电路，同时N沟道MOS晶体管N1的栅极上输入输入信号A，N沟道MOS晶体管N2的栅极上输入输入信号B，N沟道MOS晶体管N3的栅极上输入输入信号C，N沟道MOS晶体管N4的栅极上输入输入信号D。
另外，在距P沟道MOS晶体管P1～P4和N沟道MOS晶体管N1～N4之间的连接点等距离的位置上分别设置输出节点a2～d2，这些输出节点a2～d2按相邻节点间的布线长度相等来设置。
两端的输出节点a2、d2上分别设置反相器IV31、IV32，IV31、IV32的各输出连接公共节点e2，从公共节点e2输出输出信号OUT。
这里，公共节点e2设置在距各反相器IV31、IV32的布线长度相等的位置上。
并且，输入信号A～D之一为高电平时，N沟道MOS晶体管N1～N4的某一个接通，与该N沟道MOS晶体管N1～N4对应的输出节点a2～d2的其中一个变为低电平。
然后，经该输出节点a2～d2输出的信号分给通过反相器IV31的路径和通过反相器IV32的路径，通过反相器IV31的信号和通过反相器IV32的信号在公共节点e2合成，作为输出信号OUT输出。
因此，可使从各输出节点a2～d2到公共节点e2的距离平均值彼此一致，从任一输出节点a2～d2取出输出信号OUT时，可使传播延迟平均化，使传播延迟彼此一致。
图8是表示根据本发明的第六实施例的4输入布线AND电路的构成的电路图。
图8中，在高电平电位和低电平电位之间并联连接分别串联连接的P沟道MOS晶体管P1’～P4’和N沟道MOS晶体管N1’～N4’构成的4个CMOS晶体管，并且这4个CMOS晶体管被等间隔配置。
然后，N沟道MOS晶体管N1’～N4’的各栅极连接高电平电位，N沟道MOS晶体管N1’～N4’作为常通负载(normally-on)的布线AND电路，同时P沟道MOS晶体管P1’的栅极上输入输入信号A，P沟道MOS晶体管P2’的栅极上输入输入信号B，P沟道MOS晶体管P3’的栅极上输入输入信号C，P沟道MOS晶体管P4’的栅极上输入输入信号D。
另外，在距P沟道MOS晶体管P1’～P4’和N沟道MOS晶体管N1’～N4’之间的各连接点等距离的位置上分别设置输出节点a2’～d2’，这些输出节点a2’～d2’按相邻节点间的布线长度相等来设置。
两端的输出节点a2’、d2’上分别设置反相器IV31’、IV32’，IV31’、IV32’的各输出连接公共节点e2’，从公共节点e2’输出输出信号OUT。
这里，公共节点e2’设置在距各反相器IV31’、IV32’的布线长度相等的位置上。
并且，输入信号A～D之一为低电平时，P沟道MOS晶体管P1’～P4’的某一个接通，与该P沟道MOS晶体管P1’～P4’对应的输出节点a2’～d2’之一变为高电平。
然后，经该输出节点a2’～d2’输出的信号分给通过反相器IV31’的路径和通过反相器IV32’的路径，通过反相器IV31’的信号和通过反相器IV32’的信号在公共节点e2’合成，作为输出信号OUT输出。
因此，可使从各输出节点a2’～d2’到公共节点e2’的距离平均值彼此一致，从任一输出节点a2’～d2’取出输出信号OUT时，可使传播延迟平均化，使传播延迟彼此一致。
图9是表示根据本发明的第七实施例的4输入脉冲处理电路的构成的电路图。
图9中，该脉冲处理电路对应N＝4个的非重叠脉冲S1～S4，由N＝4个的电路块BL1～BL4构成，同时这些电路块BL1～BL4等间隔配置，各电路块BL1～BL4上设置彼此串联连接的2个P沟道MOS晶体管，同时，设置彼此串联连接的2个N沟道MOS晶体管。
即，在各电路块BL1～BL4中，在高电平电位和各输出端子之间分别串联连接P沟道MOS晶体管P11～P14和P沟道MOS晶体管P11’～P14’，在各输出端子和低电平电位之间分别串联连接N沟道MOS晶体管N11～N14和N沟道MOS晶体管N11’～N14’。
另外，P沟道MOS晶体管P11～P14和N沟道MOS晶体管N11～N14的栅极上分别输入非重叠脉冲S1～S4，同时P沟道MOS晶体管P11’～P14’和N沟道MOS晶体管N11’～N14’的栅极上分别经反相器IV41～IV44输入非重叠脉冲S1～S4。
这里，各反相器IV41～IV44使非重叠脉冲S1～S4反转，同时确保最低限度需要的非重叠脉冲S1～S4的延迟时间，为确保必要的延迟时间，反相器IV41～IV44可故意降低驱动能力来设计。
图9的例子中，说明了P沟道MOS晶体管P11’～P14’的栅极和N沟道MOS晶体管N11’～N14’的栅极的前级上一级一级地分开设置反相器IV41～IV44的方法，但为调整非重叠脉冲S1～S4的延迟量，P沟道MOS晶体管P11’～P14’的栅极和N沟道MOS晶体管N11’～N14’的栅极的前级上可多级连接奇数个反相器。
距各电路块BL1～BL4的输出端子等距离的位置上分别设置输出节点a3～d3，这些输出节点a3～d3按相邻节点间的布线长度相等来设置。
两端的输出节点a3、d3上分别设置反相器IV51、IV52，IV51、IV52的各输出连接公共节点e3，从公共节点e3输出输出信号OUT。
这里，公共节点e3设置在距各反相器IV51、IV52的布线长度相等的位置上。
图10是表示根据本发明的第七实施例的4输入脉冲处理电路的动作的定时图。
在图10的时刻T1，非重叠脉冲S1从低电平变化为高电平时，P沟道MOS晶体管P11断开，同时N沟道MOS晶体管N11接通。
另一方面，P沟道MOS晶体管P11’和N沟道MOS晶体管N11’的栅极上经反相器IV41输入非重叠脉冲S1，延迟反相器IV41的延迟时间t，由于进行非重叠脉冲S1的反转信号S1B的电平变化，在时刻T1，P沟道MOS晶体管P11’和N沟道MOS晶体管N11’的栅极仍保持高电平。
其结果是P沟道MOS晶体管P11’维持断开，N沟道MOS晶体管N11’维持接通。
因此，高电平电位和电路块BL1的输出端子之间的路径变为非导通状态，同时，电路块BL1的输出端子和低电平电位之间的路径变为导通状态，电路块BL1的输出信号OUTB1从高电平变化为低电平。
另一方面，在时刻T1，输入其他电路块BL2～BL4的非重叠脉冲S2～S4维持低电平，同时非重叠脉冲S2～S4的反转信号S2B～S4B维持高电平。P沟道MOS晶体管P12’～P14’和N沟道MOS晶体管N12～N14断开。
因此，电路块BL2～BL4的输出端子都由于低电平电位和高电平电位而截断，电路块BL2～BL4的输出端子维持漂移状态。
其结果是在时刻T1，全部电路块BL1～BL4的输出信号OUTB1～OUTB4的电平用电路块BL1的输出信号OUTB1的电平规定，电路块BL1的输出信号OUTB1从高电平变为低电平时，其他电路块BL2～BL4的输出信号OUTB2～OUTB4的电平也从高电平变为低电平。
这里，电路块BL1的输出信号OUTB1在输出节点a3上分给通过反相器IV51的路径和通过反相器IV52的路径，通过反相器IV51的信号和通过反相器IV52的信号在公共节点e3合成，作为输出信号OUT输出。
并且，从电路块BL1输出的输出信号OUTB1由反相器IV51、IV52反转，输出信号OUT从低电平变化为高电平。
接着，在时刻T2，从时刻T1经过反相器IV41的延迟时间t后，非重叠脉冲S1的反转信号S1B的电平变化传递到P沟道MOS晶体管P11’和N沟道MOS晶体管N11’的栅极，P沟道MOS晶体管P11’和N沟道MOS晶体管N11’的栅极从高电平变化为低电平。
其结果是P沟道MOS晶体管P11’接通，同时N沟道MOS晶体管N11’断开，高电平电位和电路块BL1的输出端子之间的路径保持非导通状态，电路块BL1的输出端子和低电平电位之间的路径也变为非导通状态。
因此，电路块BL1的输出端子为漂移状态，由于电路块BL1的输出端子上存在的寄生电容的电荷保持作用，电路块BL1的输出信号OUTB1维持低电平，输出信号OUT维持高电平。
接着，在时刻T3，非重叠脉冲S1从高电平变化为低电平时，P沟道MOS晶体管P11为接通，同时N沟道MOS晶体管N11断开。
另一方面，P沟道MOS晶体管P11’和N沟道MOS晶体管N11’的栅极上经反相器IV41输入非重叠脉冲S1，延迟反相器IV41的延迟时间t，由于进行非重叠脉冲S1的反转信号S1B的电平变化，在时刻T3，P沟道MOS晶体管P11’和N沟道MOS晶体管N11’的栅极仍保持低电平。
其结果是P沟道MOS晶体管P11’维持接通，N沟道MOS晶体管N11’维持断开。
因此，高电平电位和电路块BL1的输出端子之间的路径变为导通状态，同时，电路块BL1的输出端子和低电平电位之间的路径变为非导通状态，电路块BL1的输出信号OUTB1从低电平变化为高电平。
另一方面，在时刻T3，输入其他电路块BL2～BL4的非重叠脉冲S2～S4维持低电平，同时非重叠脉冲S2～S4的反转信号S2B～S4B维持高电平。P沟道MOS晶体管P12’～P14’和N沟道MOS晶体管N12～N14断开。
因此，电路块BL2～BL4的输出端子都由于低电平电位和高电平电位而截断，电路块BL2～BL4的输出端子维持漂移状态。
其结果是在时刻T3，全部电路块BL1～BL4的输出信号OUTB1～OUTB4的电平用电路块BL1的输出信号OUTB1的电平规定，电路块BL1的输出信号OUTB1从低电平变为高电平时，其他电路块BL2～BL4的输出信号OUTB2～OUTB4的电平也从低电平变为高电平。
这里，电路块BL1的输出信号OUTB1在输出节点a3上分给通过反相器IV51的路径和通过反相器IV52的路径，通过反相器IV51的信号和通过反相器IV52的信号在公共节点e3合成，作为输出信号OUT输出。
并且，从电路块BL1输出的输出信号OUTB1由反相器IV51、IV52反转，输出信号OUT从高电平变化为低电平。
接着，在时刻T4，从时刻T3经过延迟时间t后，非重叠脉冲S1的电平变化传递到P沟道MOS晶体管P11’和N沟道MOS晶体管N11’的栅极，P沟道MOS晶体管P11’和N沟道MOS晶体管N11’的栅极从低电平变化为高电平。
其结果是P沟道MOS晶体管P11’断开，同时N沟道MOS晶体管N11’接通，电路块BL1的输出端子和低电平电位之间的路径保持非导通状态，电路块BL1的输出端子和高电平电位之间的路径也变为非导通状态。
因此，电路块BL1的输出端子为漂移状态，由于电路块BL1的输出端子上存在的寄生电容的电荷保持作用，电路块BL1的输出信号OUTB1维持高电平，输出信号OUT维持低电平。
其他的非重叠脉冲S2～S4，也和电路块BL1的动作同样，由电路块BL2～BL4处理(时刻T5～T16)。
因此，图9的脉冲处理电路中，非重叠脉冲S1～S4之一的电平变为高电平时，电路块BL1～BL4之一使对应的输出节点a3～d3变为低电平，非重叠脉冲S1～S4之一的电平变为低电平时，电路块BL1～BL4之一可使对应的输出节点a3～d3变为高电平。
并且，输出到该输出节点a3～d3的信号分给通过反相器IV51的路径和通过反相器IV52的路径，通过反相器IV51的信号和通过反相器IV52的信号在公共节点e3合成，作为输出信号OUT输出。
因此，即便是距各电路块BL1～BL4的输出端子的布线长度不同的情况下，也可抑制抖动，取非重叠脉冲S1～S4的逻辑和。
图9的脉冲处理电路在增加非重叠脉冲数的情况下，也可不增加高电平电位和低电平电位之间串联的晶体管数，取非重叠脉冲的逻辑和，容易使用低电压IC处理。
通过串联连接4个晶体管，在非重叠脉冲S1～S4的电平变化时，可防止高电平电位和低电平电位之间流过贯通电流，可实现低功耗。
另外，仅并联连接4个与各非重叠脉冲S1～S4对应的块，所述电路就可用作4输入脉冲处理电路，可维持输入非重叠脉冲S1～S4时的对称结构。
因此，在将图9的脉冲处理电路用于时钟倍增电路的情况下，在电路配置中不用特别考虑，就可抑制抖动的增加，同时可不增大电源电压，使非重叠脉冲的输入端子数增加，能够容易地得到N倍频率的时钟。
图11是表示根据本发明的第八实施例的时钟倍增电路的构成的框图。
图11中，时钟倍增电路中，设置多相时钟发生电路CG、RS触发器FF1～FF4和图9的脉冲处理电路PS。
这里，在多项时钟发生电路CG中，如图12所示，输入基准信号Sref，可输出每一个的相位都偏离1/8周期的8个相的多相时钟Ck1～Ck8。
并且，多相时钟Ck1、Ck2输入RS触发器FF1，多相时钟Ck3、Ck4输入RS触发器FF2，多相时钟Ck5、Ck6输入RS触发器FF3，多相时钟Ck7、Ck8输入RS触发器FF4。
然后，在各RS触发器FF1～FF4中，检测出各多相时钟Ck1～Ck8的上升沿，输出与各多相时钟Ck1～Ck8的相位偏离对应的非重叠脉冲S1～S4。
该非重叠脉冲S1～S4分别输出到脉冲处理电路PS，在该脉冲处理电路PS中，取这些非重叠脉冲S1～S4的逻辑和。
其结果如图10所示，作为输出信号OUT输出基准信号Sref的4倍的频率的时钟信号。
此外，对于多相时钟发生电路CG，可使用DLL电路或PLL电路。
这里，通过使用DLL电路，可不使用振荡器就生成4倍频率的倍增时钟，可防止振荡器固有的低频噪声的产生。
图13是表示图11的时钟倍增电路中使用的多相时钟发生电路的构成的框图。
图13中，在图11的多相时钟发生电路CG上设置相位比较器PD、充电泵(charge pump)电路CP、电容C和延迟电路H1～H8，构成DLL电路。
这里，串联连接延迟电路H1～H8，从各延迟电路H1～H8输出多相时钟Ck1 ～Ck8，同时在延迟电路H1～H8的初级上输入基准信号Sref，延迟电路H1～H8的最终级的信号Ck8反馈回相位比较器PD。
然后，反馈回到相位比较器PD的信号Ck8在相位比较器PD中与基准信号Sref进行比较，对应信号Ck8与基准信号Sref的相位偏离，将Up信号或Down信号输出到充电泵电路CP。
在充电泵电路CP中，接收到Up信号输出时，向电容C充电，接收到Down信号输出时释放电容C上储存的电荷。并且，把电容C上储存的电荷规定的电压作为控制电压Vc输出到各延迟电路H1～H8。
各延迟电路H1～H8根据控制电压Vc变化延迟量，从各延迟电路H1～H8输出的多相时钟Ck1～Ck8控制延迟量，使得信号Ck8与基准信号Sref的相位一致。
其结果如图12所示，可生成每一个的相位都偏离1/8周期的8个相的多相时钟Ck1～Ck8。
图14是表示根据本发明的第九实施例的多相时钟处理电路的构成的电路图。
图14中，该多相时钟处理电路对应2N＝2×4＝8个多相时钟信号Ck1～Ck8，由N＝4个电路块BL11～BL14构成，同时这些电路块BL11～BL14等间隔配置，各电路块BL11～BL14上设置彼此串联连接的2个P沟道MOS晶体管，同时，设置彼此串联连接的2个N沟道MOS晶体管。
即，在各电路块BL11～BL14中，在高电平电位和各输出端子之间分别串联连接P沟道MOS晶体管P21～P24和P沟道MOS晶体管P21’～P24’，在各输出端子和低电平电位之间分别串联连接N沟道MOS晶体管N21～N24和N沟道MOS晶体管N21’～N24’。
这里，P沟道MOS晶体管P21的栅极上输入时钟信号Ck1的反转信号Ck1B，同时P沟道MOS晶体管P21’的栅极上经反相器IV61输入时钟信号Ck1的反转信号Ck1B，
N沟道MOS晶体管N21的栅极上输入时钟信号Ck2，同时N沟道MOS晶体管N21’的栅极上经反相器IV62输入时钟信号Ck2。
P沟道MOS晶体管P22的栅极上输入时钟信号Ck3的反转信号Ck3B，同时P沟道MOS晶体管P22’的栅极上经反相器IV63输入时钟信号Ck3的反转信号Ck3B，
N沟道MOS晶体管N22的栅极上输入时钟信号Ck4，同时N沟道MOS晶体管N22’的栅极上经反相器IV64输入时钟信号Ck4。
P沟道MOS晶体管P23的栅极上输入时钟信号Ck5的反转信号Ck5B，同时P沟道MOS晶体管P23’的栅极上经反相器IV65输入时钟信号Ck5的反转信号Ck5B，
N沟道MOS晶体管N23的栅极上输入时钟信号Ck6，同时N沟道MOS晶体管N23’的栅极上经反相器IV66输入时钟信号Ck6。
P沟道MOS晶体管P24的栅极上输入时钟信号Ck7的反转信号Ck7B，同时P沟道MOS晶体管P24’的栅极上经反相器IV67输入时钟信号Ck7的反转信号Ck7B，
N沟道MOS晶体管N24的栅极上输入时钟信号Ck8，同时N沟道MOS晶体管N24’的栅极上经反相器IV68输入时钟信号Ck8。
这里，反相器IV61～IV68使时钟信号Ck2、Ck4、Ck6、Ck8和反转信号Ck1B、Ck3B、Ck5B、Ck7B反转，同时确保最低限度需要的输入信号的延迟时间，为确保必要的延迟时间，反相器IV61～IV68可故意降低驱动能力来设计。
图14的例子中，说明了分别经一级的反相器IV61～IV68把输入信号输入P沟道MOS晶体管P21’～P24’和N沟道MOS晶体管N21’～N24’的各栅极的方法，但为调整这些输入信号的延迟量，可分别经奇数个反相器把输入信号输入P沟道MOS晶体管P21’～P24’和N沟道MOS晶体管N21’～N24’的各栅极。
图14的例子中，说明了在P沟道MOS晶体管P21’～P24’和N沟道MOS晶体管N21’～N24’的各栅极上分别设置反相器IV61～IV68的方法，但可在P沟道MOS晶体管P21～P24和N沟道MOS晶体管N21～N24的各栅极上分别设置反相器IV61～IV68。
此外，距各电路块BL11～BL14的输出端子等距离的位置上分别设置输出节点a4～d4，这些输出节点a4～d4按相邻节点间的布线长度相等来设置。
两端的输出节点a4、d4上分别设置反相器IV71、IV72，IV71、IV72的各输出连接公共节点e4，从公共节点e4输出输出信号OUT。
这里，公共节点e4设置在距各反相器IV71、IV72的布线长度相等的位置上。
图15是表示根据本发明的第九实施例的多相时钟处理电路的动作的定时图。下面的说明中，各反相器IV61～IV68的延迟时间设为t。
在图15的时刻t1，时钟信号Ck1上升时(即从低电平变化为高电平时)，其反转信号Ck1B下降(即从高电平变化为低电平)。
并且由于该反转信号Ck1B输入P沟道MOS晶体管P21的栅极，P沟道MOS晶体管P21接通。
另一方面，P沟道MOS晶体管P21’的栅极上连接反相器IV61，反转信号Ck1B经反相器IV61输入P沟道MOS晶体管P21’的栅极。
因此输入P沟道MOS晶体管P21’的栅极的时钟信号Ck1’从反转信号Ck1B的下降时刻t1延迟过延迟时间t1后上升(即从低电平变化为高电平)，在时刻t1，P沟道MOS晶体管P21’的栅极仍维持低电平。
其结果是在时刻t1，P沟道MOS晶体管P21接通，同时P沟道MOS晶体管P21’的接通状态原样维持，电路块BL11的输出端子导通到高电平电位。
另一方面，在时刻t1，时钟信号Ck2的电平处于恒定状态，N沟道MOS晶体管N21、N21’至少之一断开，因此电路块BL11的输出端子因低电平电位而截断。
在时刻t1，其他电路块BL12～BL14的时钟信号Ck3～Ck8除时钟信号Ck5外处于恒定状态，在时刻t1，输入P沟道MOS晶体管P23’的栅极的时钟信号Ck5’为高电平，因此P沟道MOS晶体管P23’断开。
因此，在时刻t1，其他电路块BL12～BL14的各输出端子都由于低电平电位和高电平电位的电位而截断，成为漂移状态。
其结果是电路块BL11～BL14的输出端子连接一起的情况下，在时刻t1，可防止电路块BL11的输出端子的输出与其他电路块BL12～BL14的输出干涉，根据来自电路块BL11的输出端子的输出信号，可规定全部电路块BL11～BL14的输出OUTB。
这里，电路块BL11的输出信号在输出节点a4上分给通过反相器IV71的路径和通过反相器IV72的路径，通过反相器IV71的信号和通过反相器IV72的信号在公共节点e4合成，作为输出信号OUT输出。
并且，从电路块BL11输出的输出信号OUTB由反相器IV71、IV72反转，输出信号OUT从高电平变化为低电平。
接着，到达从时刻t1开始经过延迟时间t的时刻t2时，经过反相器IV61延迟的时钟信号Ck1’上升，P沟道MOS晶体管P21’变化为高电平，因此P沟道MOS晶体管P21’断开。
其结果是，电路块BL11的输出端子由于高电平电位而截断，电路块BL11的输出端子为漂移状态。
这里，电路块BL11的输出端子上存在寄生电容，电路块BL11的输出端子为漂移状态的情况下，由于该寄生电容的电荷保持作用，整体电路块BL11～BL14的输出OUTB维持高电平，倍增时钟OUT维持低电平。
接着，到达时刻T3，时钟信号Ck2上升(即从低电平变化为高电平)，其时钟信号Ck2输入到N沟道MOS晶体管N21的栅极，因此N沟道MOS晶体管N21接通。
另一方面，N沟道MOS晶体管N21’的栅极上连接反相器IV62，该时钟信号Ck2经反相器IV62输入N沟道MOS晶体管N21’的栅极。
因此输入N沟道MOS晶体管N21’的栅极的时钟信号Ck2B’从时钟信号Ck2上升的时刻t3延迟过延迟时间t后下降(即从高电平变化为低电平)，在时刻t3，N沟道MOS晶体管N21’的栅极仍维持高电平。
其结果是在时刻t3，N沟道MOS晶体管N21接通，同时N沟道MOS晶体管N21’的接通状态原样维持，电路块BL11的输出端子导通到低电平电位。
另一方面，在时刻t3，时钟信号Ck1的电平处于恒定状态，P沟道MOS晶体管P21、P21’至少之一断开，因此电路块BL11的输出端子因高电平电位而截断。
在时刻t3，其他电路块BL12～BL14的时钟信号Ck3～Ck8除时钟信号Ck6外处于恒定状态，在时刻t3，输入N沟道MOS晶体管P23’的栅极的反转信号Ck6B’的电平为低电平，因此N沟道MOS晶体管P23’断开。
因此，在时刻t3，其他电路块BL12～BL14的各输出端子都由于低电平电位和高电平电位的电位而截断，成为漂移状态。
其结果是电路块BL12～BL14的输出端子连接一起的情况下，在时刻t3，可防止电路块BL11的输出端子的输出与其他电路块BL12～BL14的输出干涉，在时刻t3根据来自电路块BL11的输出端子的输出信号，可规定全部电路块BL12～BL14的输出OUTB。
这里，电路块BL11的输出信号在输出节点a4上分给通过反相器IV71的路径和通过反相器IV72的路径，通过反相器IV71的信号和通过反相器IV72的信号在公共节点e4合成，作为输出信号OUT输出。
并且，从电路块BL11输出的输出信号由反相器IV71、IV72反转，输出信号OUT从低电平变化为高电平。
接着，到达从时刻t3开始经过延迟时间t的时刻t4时，经过反相器IV62延迟的时钟信号Ck2B’下降，N沟道MOS晶体管N21’的栅极变化为低电平，因此N沟道MOS晶体管N21’断开。
其结果是，电路块BL11的输出端子由于低电平电位而截断，电路块BL11的输出端子为漂移状态。
这里，电路块BL11的输出端子上存在寄生电容，电路块BL11的输出端子为漂移状态的情况下，由于该寄生电容的电荷保持作用，整体电路块BL11～BL14的输出OUTB维持低电平，倍增时钟OUT维持高电平。
下面对于其他的时钟信号Ck3～Ck8，由电路块BL12～BL14反复同样动作。
因此，图14的多相时钟处理电路中，多相时钟Ck1～Ck8顺序上升时，顺序将信号从电路块BL11～BL14输出到对应的输出节点a4～d4。
并且，输出到该输出节点a4～d4的信号分给通过反相器IV71的路径和通过反相器IV72的路径，通过反相器IV71的信号和通过反相器IV72的信号在公共节点e4合成，作为输出信号OUT输出。
因此，即便是距各电路块BL11～BL14的输出端子的布线长度不同的情况下，也可抑制抖动，生成多相时钟Ck1～Ck8的4倍频率的倍增时钟。
这样，各电路块BL11～BL14的各输出端子的电平变化后，将其输出端子设在漂移状态，同时实现传播延迟的平均化，将布线长度不同的电路块BL11～BL14的输出端子连接一起，在这种情况下，防止了各电路块BL11～BL14的输出干涉，还可将各电路块BL11～BL14的输出作为所有电路块BL11～BL14的输出，而且可抑制抖动。
图14的多相时钟处理电路中，在增加多相时钟的相数的情况下，也不需要增加串联的晶体管数，容易使用低电压IC处理。
增加多相时钟的相数的情况下，可简单地并联连接电路块BL11～BL14，可维持各输入端子的对称结构，因此可抑制抖动增加，并实现更高的时钟频率。
仅使用多相时钟Ck1～Ck8的上升沿就可直接生成倍增时钟OUT，因此不需要从多相时钟Ck1～Ck8生成非重叠脉冲的RS触发器。
从而增加多相时钟Ck1～Ck8的输入端子数的情况下，可抑制电路规模增大，抑制芯片面积和功耗的增加，同时降低多相时钟Ck1～Ck8的各相之间的各电路块BL11～BL14的不匹配，抑制抖动。
此外，仅使用多相时钟Ck1～Ck8的上升沿就可生成倍增时钟OUT，在多相时钟Ck1～Ck8的占空比偏离50％时，可将倍增时钟OUT的占空比维持50％，同时可以防止倍增时钟OUT的占空比下降到0％或上升到100％时，以防止脉冲消失。
在把电路块BL11～BL14的输出端子连接一起时，为防止电路块BL11～BL14之间的输出干涉，需要将反相器IV61～IV68的各延迟量t设定得比多相时钟的相位偏离量(π/N)小。
图16是表示根据本发明的第十实施例的时钟倍增电路的构成的框图。
图16中，该时钟倍增电路上设置多相时钟发生电路CG、反相器IV81～IV84和图14的多相时钟处理电路CS。
这里，对于多相时钟发生电路CG，可使用DLL电路或PLL电路，例如可使用图13的构成。
并且，多相时钟发生电路CG中输入基准信号Sref，可输出每一个的相位都偏开1/8周期的8个相的多相时钟Ck1～Ck8。
并且，多相时钟发生电路CG输出的多相时钟Ck2、Ck4、Ck6、Ck8原样输入多相时钟处理电路CS，多相时钟发生电路CG输出的多相时钟Ck1、Ck3、Ck5、Ck7分别经反相器IV81～IV84输入多相时钟处理电路CS。
其结果如图15所示，作为输出信号OUT输出基准信号Sref的4倍的频率的时钟信号。
发明效果
如以上说明，根据本发明，在包含栅极电路的各种电子电路中，可不变更电子电路的内部设计，使各信号路径的传播延迟时间大致一致，对各种电子电路具有通用性，且使各信号路径的传播延迟时间大致一致，同时不需要使用低电阻处理，可降低制造成本。

Claims (28)

1.一种输出电路，其特征在于包括：
将输出信号分配给多个路径的分配部件；和
合成上述分配了的信号并向外部输出的合成部件。
2.一种输出电路，其特征在于包括：
按等间隔配置的信号输出端子；
把相邻的信号输出端子彼此连接起来的第一连接线；
把两端的信号输出端子连接起来的第二连接线；和
在上述第二连接线的中间点设置的公共输出端子。
3.根据权利要求2所述的输出电路，其特征在于，在从上述信号输出端子到上述公共输出端子的上述第二连接线上，在上述信号输出端子附近设置缓冲电路。
4.一种输入电路，其特征在于包括：
将输入信号分配给多个路径的分配部件；和
合成上述分配了的信号并向内部输入的合成部件。
5.一种输入电路，其特征在于包括：
按等间隔配置的信号输入端子；
把相邻的信号输入端子彼此连接起来的第一连接线；
把两端的信号输入端子连接起来的第二连接线；和
在上述第二连接线的中间点设置的公共输入端子。
6.根据权利要求5所述的输入电路，其特征在于，在从上述公共输入端子到上述信号输入端子的上述第二连接线上，在上述信号输入端子附近设置缓冲电路。
7.一种电子电路，其特征在于包括：
输出端子等间隔地配置的多个栅极电路；
将来自上述栅极电路的各输出信号分配给多个路径的分配部件；和
合成上述分配了的信号并向外部输出的合成部件。
8.一种电子电路，其特征在于包括：
输出端子等间隔地配置的多个栅极电路；
把上述栅极电路的相邻的信号输出端子彼此连接起来的第一连接线；
把上述栅极电路的两端的输出端子连接起来的第二连接线；和
在上述第二连接线的中间点设置的公共输出端子。
9.根据权利要求8所述的电子电路，其特征在于，在从上述信号输出端子到上述公共输出端子的上述第二连接线上，在上述信号输出端子附近设置缓冲电路。
10.一种电子电路，其特征在于包括：
输入端子等间隔地配置的多个栅极电路；
将到上述栅极电路的输入信号分配给多个路径的分配部件；和
合成上述分配了的信号并向上述栅极电路的输入端子输出的合成部件。
11.一种电子电路，其特征在于包括：
输入端子等间隔地配置的多个栅极电路；
把上述栅极电路的相邻的信号输入端子彼此连接起来的第一连接线；
把上述栅极电路的两端的输入端子连接起来的第二连接线；和
在上述第二连接线的中间点设置的公共输入端子。
12.根据权利要求11所述的电子电路，其特征在于，在从上述公共输入端子到上述信号输入端子的上述第二连接线上，在上述信号输入端子附近设置缓冲电路。
13.一种多路复用器，其特征在于包括：
输出端子等间隔地配置的多个发射栅极；
把上述发射栅极的相邻的输出端子用相等长度的布线彼此连接起来的第一布线；
在上述发射栅极的两端的各输出端子附近设置的缓冲电路；
经上述缓冲电路把上述发射栅极的两端的输出端子连接起来的第二布线；和
在上述第二布线的中间点设置的公共输出端子。
14.一种去多路复用器，其特征在于包括：
输入端子等间隔地配置的多个发射栅极；
把上述发射栅极的相邻的输入端子用相等长度的布线彼此连接起来的第一布线；
在上述发射栅极的两端的各输入端子附近设置的缓冲电路；
经上述缓冲电路把上述发射栅极的两端的输入端子连接起来的第二布线；和
在上述第二布线的中间点设置的公共输入端子。
15.一种布线OR电路，其特征在于包括：
连接在高电平电位和低电平电位之间、输出端子等间隔地配置的多个CMOS晶体管；
把上述CMOS晶体管的相邻的输出端子用相等长度的布线彼此连接起来的第一布线；
在上述CMOS晶体管的两端的各输出端子附近设置的缓冲电路；
经上述缓冲电路把上述CMOS晶体管的两端的输出端子连接起来的第二布线；
在上述第二布线的中间点设置的公共输出端子；
把构成上述CMOS晶体管的P沟道MOS晶体管的各栅极连接于低电平电位的第三布线；和
对应构成上述CMOS晶体管的N沟道MOS晶体管的各栅极来等间隔的配置的输入端子。
16.一种布线AND电路，其特征在于包括：
连接在高电平电位和低电平电位之间、输出端子等间隔地配置的多个CMOS晶体管；
把上述CMOS晶体管的相邻的输出端子用相等长度的布线彼此连接起来的第一布线；
在上述CMOS晶体管的两端的各输出端子附近设置的缓冲电路；
经上述缓冲电路把上述CMOS晶体管的两端的输出端子连接起来的第二布线；
在上述第二布线的中间点设置的公共输出端子；
把构成上述CMOS晶体管的N沟道MOS晶体管的各栅极连接于高电平电位的第三布线；和
对应构成上述CMOS晶体管的P沟道MOS晶体管的各栅极来等间隔地配置的输入端子。
17.一种脉冲处理电路，其特征在于包括：
与输入的上升沿或下降沿同步地将输出变化为高电平或低电平后，把所述输出保持在漂移状态，所述脉冲处理电路包括：
输出端子等间隔地配置的多个栅极电路；
把上述栅极电路的相邻的输出端子用相等长度的布线彼此连接起来的第一布线；
在上述栅极电路的两端的各输出端子附近设置的缓冲电路；
经上述缓冲电路把上述栅极电路的两端的输出端子连接起来的第二布线；和
在上述第二布线的中间点设置的公共输出端子。
18.根据权利要求17所述的脉冲处理电路，其特征在于上述栅极电路包括：
在所述输出端子上设置的电荷储存部；
与输入的上升沿或下降沿同步地将电荷供给上述电荷储存部的切换元件；和
从上述输入的上升沿或下降沿开始经过规定的延迟时间后，从上述电荷储存部切断上述切换元件的切断部件。
19.根据权利要求17或18所述的脉冲处理电路，其特征在于上述栅极电路包括：串联连接在高电平电位和输出端子之间的第一和第二P沟道型场效应晶体管；以及串联连接在上述输出端子和低电平电位之间的第一和第二N沟道型场效应晶体管，
上述第一P沟道型场效应晶体管和上述第一N沟道型场效应晶体管的各自的栅极连接输入端子，
上述第二P沟道型场效应晶体管和上述第二N沟道型场效应晶体管的各自的栅极经反相器连接上述输入端子。
20.一种多相时钟处理电路，其特征在于包括：
与多相时钟的输入上升沿或下降沿同步地切换输出电平后，把所述输出电平保持在漂移状态，所述多相时钟处理电路包括：
输出端子等间隔地配置的多个栅极电路；
把上述栅极电路的相邻的输出端子用相等长度的布线彼此连接起来的第一布线；
在上述栅极电路的两端的各输出端子附近设置的缓冲电路；
经上述缓冲电路把上述栅极电路的两端的输出端子连接起来的第二布线；和
在上述第二布线的中间点设置的公共输出端子。
21.根据权利要求20所述的多相时钟处理电路，其特征在于上述栅极电路包括：
在所述输出端子上设置的电荷储存部；
与多相时钟的任何一个时钟的输入上升沿或下降沿同步地把上述输出端子导通到高电平电位且仅导通规定时间的第一切换元件；和
与多相时钟的另外一个时钟的输入上升沿或下降沿同步地把上述输出端子导通到低电平电位且仅导通规定时间的第二切换元件。
22.根据权利要求21所述的多相时钟处理电路，其特征在于上述规定时间比多相时钟的相位偏差量短。
23.根据权利要求20或21所述的多相时钟处理电路，其特征在于并联连接多个上述第一切换元件和上述第二切换元件，使它们分别等间隔地配置，
与上述多相时钟的各相的上升沿或下降沿同步地交互导通上述第一切换元件和上述第二切换元件。
24.根据权利要求22所述的多相时钟处理电路，其特征在于并联连接N个上述第一切换元件和N个上述第二切换元件，
与多相时钟的2N个相的第(2n-1)相的上升沿或下降沿同步地导通第n(n＝1～N)个第一切换元件，和
与多相时钟的2N个相的第(2n)相的上升沿或下降沿同步地导通第n(n＝1～N)个第二切换元件。
25.根据权利要求20～23之一所述的多相时钟处理电路，其特征在于上述第一切换元件包括：串联连接在高电平电位和输出端子之间的第一和第二P沟道型场效应晶体管；以及把上述第一和第二P沟道型场效应晶体管的任一方的栅极端子上输入的任一多相时钟的反转信号延迟上述规定时间后输出到另一方的栅极端子上的第一反相器，
上述第二切换元件包括：串联连接在低电平电位和输出端子之间的第一和第二N沟道型场效应晶体管；以及把上述第一和第二N沟道型场效应晶体管的任一方的栅极端子上输入的任一多相时钟的反转信号延迟上述规定时间后输出到另一方的栅极端子上的第二反相器。
26.一种时钟倍增电路，其特征在于包括：
生成多相时钟的多相时钟生成电路；
根据上述多相时钟生成非重叠脉冲的脉冲生成电路；
输出上述非重叠脉冲的逻辑和的脉冲处理电路，
上述脉冲处理电路包括：
与输入的上升沿或下降沿同步地将输出变化为高电平或低电平后，把所述输出保持在漂移状态，同时输出端子等间隔地配置的多个栅极电路；
把上述栅极电路的相邻的输出端子用相等长度的布线彼此连接起来的第一布线；
在上述栅极电路的两端的各输出端子附近设置的缓冲电路；
经上述缓冲电路把上述栅极电路的两端的输出端子连接起来的第二布线；和
在上述第二布线的中间点设置的公共输出端子。
27.一种时钟倍增电路，其特征在于包括：
生成多相时钟的多相时钟生成电路；
从上述多相时钟直接生成倍增时钟的多相时钟处理电路；
上述多相时钟处理电路包括：
与上述多相时钟的上升沿或下降沿同步地切换输出电平后，把所述输出电平保持在漂移状态，同时输出端子等间隔地配置的多个栅极电路；
把上述栅极电路的相邻的输出端子用相等长度的布线彼此连接起来的第一布线；
在上述栅极电路的两端的各输出端子附近设置的缓冲电路；
经上述缓冲电路把上述栅极电路的两端的输出端子连接起来的第二布线；和
在上述第二布线的中间点设置的公共输出端子。
28.根据权利要求26或27所述的时钟倍增电路，其特征在于上述多相时钟生成电路是PLL电路或DLL电路。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101533629B (zh) * 2008-03-13 2012-12-05 奇美电子股份有限公司 解复用器、使用解复用器的电子装置、液晶显示装置
CN104160623A (zh) * 2012-03-06 2014-11-19 索泰克公司 复用器、查找表及fpga

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060176096A1 (en) * 2005-02-10 2006-08-10 International Business Machines Corporation Power supply insensitive delay element
US7212062B2 (en) * 2005-02-10 2007-05-01 International Business Machines Corporation Power supply noise insensitive multiplexer
US7355435B2 (en) * 2005-02-10 2008-04-08 International Business Machines Corporation On-chip detection of power supply vulnerabilities
JP4958434B2 (ja) * 2005-12-22 2012-06-20 オンセミコンダクター・トレーディング・リミテッド 電圧選択回路
US7612595B2 (en) * 2006-09-19 2009-11-03 Melexis Tessenderlo Nv Sequence independent non-overlapping digital signal generator with programmable delay
JP5474315B2 (ja) * 2008-05-16 2014-04-16 ピーエスフォー ルクスコ エスエイアールエル レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム
US8482314B2 (en) * 2011-11-08 2013-07-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method and apparatus for improved multiplexing using tri-state inverter
CN114241733B (zh) * 2021-12-21 2023-05-12 傲普(上海)新能源有限公司 一种用于bms的变频率寻访报警方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125502A (ja) * 1994-10-28 1996-05-17 Canon Inc 半導体装置とこれを用いた半導体回路、相関演算装置、ａ／ｄ変換器、ｄ／ａ変換器、及び信号処理システム
US5835045A (en) * 1994-10-28 1998-11-10 Canon Kabushiki Kaisha Semiconductor device, and operating device, signal converter, and signal processing system using the semiconductor device.
US5955912A (en) * 1995-10-25 1999-09-21 Texas Instruments Incorporated Multiplexer circuits
US5789966A (en) * 1996-09-18 1998-08-04 International Business Machines Corporation Distributed multiplexer
US6094086A (en) * 1997-05-12 2000-07-25 Industrial Technology Research Institute High drive CMOS output buffer with fast and slow speed controls
KR100278984B1 (ko) * 1998-01-08 2001-01-15 김영환 멀티레벨 출력신호를 갖는 멀티플렉서
US6452423B1 (en) * 2000-07-24 2002-09-17 Sun Microsystems, Inc. Circuit for avoiding contention in one-hot or one-cold multiplexer designs
US6489825B1 (en) * 2001-09-07 2002-12-03 National Semiconductor Corporation High speed, low power, minimal area double edge triggered flip flop

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101533629B (zh) * 2008-03-13 2012-12-05 奇美电子股份有限公司 解复用器、使用解复用器的电子装置、液晶显示装置
CN104160623A (zh) * 2012-03-06 2014-11-19 索泰克公司 复用器、查找表及fpga

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