CN1581861A - 断线与短路检测电路 - Google Patents

断线与短路检测电路 Download PDF

Info

Publication number
CN1581861A
CN1581861A CNA2004100564208A CN200410056420A CN1581861A CN 1581861 A CN1581861 A CN 1581861A CN A2004100564208 A CNA2004100564208 A CN A2004100564208A CN 200410056420 A CN200410056420 A CN 200410056420A CN 1581861 A CN1581861 A CN 1581861A
Authority
CN
China
Prior art keywords
signal
circuit
output
input
flip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2004100564208A
Other languages
English (en)
Other versions
CN100469066C (zh
Inventor
石桥敦彦
藤野康弘
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Publication of CN1581861A publication Critical patent/CN1581861A/zh
Application granted granted Critical
Publication of CN100469066C publication Critical patent/CN100469066C/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/50—Testing of electric apparatus, lines, cables or components for short-circuits, continuity, leakage current or incorrect line connections
    • G01R31/52—Testing for short-circuits, leakage current or ground faults
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Manipulation Of Pulses (AREA)
  • Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Dc Digital Transmission (AREA)

Abstract

本发明提供可检测出传送差动时钟信号的信号线的断线与短路的断线与短路检测电路。差动缓冲部(DB1)中设有：对从输入端(PADI)输入的非反相时钟信号和从输入端(PADR)输入的反相时钟信号进行比较的第一比较器，对非反相时钟信号和参考电位(Vref)进行比较的第二比较器，以及对反相时钟信号和参考电位(Vref)进行比较的第三比较器，其各自的输出分别设为Y、YI、YR。非反相时钟信号或反相时钟信号的任一信号线断线或与逻辑值Low的接地电位(VSS)短路时，第二与第三比较器输出的逻辑值在非反相时钟信号或反相时钟信号的一周期内会长时间相等。从而，在第二D－触发器电路(F2a)求反了输出信号[CD]时，可判断为发生了断线或短路。

Description

断线与短路检测电路
技术领域
本发明涉及装入半导体集成电路装置内的断线与短路检测电路。
背景技术
例如，在专利文献特开2003-143239号公报中，相位相反的非反相时钟信号与反相时钟信号，经由终端电阻21分别被输入到非反相输入端子24与反相输入端子25。然后，非反相/反相时钟信号分别被输入到比较器23的+端子与-端子。还有，比较器23可用作由非反相时钟信号和反相时钟信号构成的差动时钟信号的接收机。而比较器23的输出可用于半导体装置内的工作时钟等。
除了专利文献特开2003-143239号公报以外，与差动时钟信号的接收相关联的现有技术文献信息还有专利文献特开平6-85717号公报。
近年来，半导体集成电路装置大多采用QFP(Quad Flat Package：四线扁平封装)或SOP(Small Outline Package：小尺寸封装)等表面安装型封装。因此，引脚(pin)间变窄，难以进行传统的探针检查。
因此，在半导体集成电路装置中开始采用基于JTAG(Joint TestAction Group：联合测试行动组)等的标准的边界扫描功能。这里边界扫描功能指的是如下的测试功能。就是说，在半导体集成电路装置的各端子和磁心电路之间配置具有与测试探针等效功能的称为单元(cell)的寄存器，结合各单元构成移位寄存器。然后，通过控制该移位寄存器，进行测试码的对磁心电路的输入和与之对应的来自磁心电路的响应的检测，实现测试功能。
但是，用边界扫描功能不能检出传送差动时钟信号的信号线的断线与短路。
发明内容
本发明鉴于上述课题构思而成，旨在提供可检测传送差动时钟信号的信号线的断线与短路的断线与短路检测电路。
为了解决上述课题，本发明的断线与短路检测电路中设有：被输入非反相时钟信号的第一时钟输入端；被输入其相位与所述非反相时钟相反的反相时钟信号的第二时钟输入端；包含与所述第一时钟输入端相连的一端和被供给第一电位的另一端的第一终端电阻；包含与所述第二时钟输入端相连的一端和被供给所述第一电位的另一端的第二终端电阻；包含与所述第一时钟输入端相连的第一信号输入端和与所述第二时钟输入端相连的第二信号输入端，对所述第一与第二信号输入端上的电位进行比较，然后按照该比较结果输出第一逻辑值或与所述第一逻辑值不同的第二逻辑值的第一比较器；包含与所述第一时钟输入端相连的第一信号输入端和被供给第二电位的第二信号输入端，对所述第一与第二信号输入端上的电位进行比较，然后按照该比较结果输出所述第一或第二逻辑值的第二比较器；包含与所述第二时钟输入端相连的第一信号输入端和被供给第三电位的第二信号输入端，对所述第一与第二信号输入端上的电位进行比较，然后按照该比较结果输出所述第一或第二逻辑值的第三比较器；在所述第二与第三比较器输出的逻辑值在预定期间以上的期间相等时输出第一信号的第一信号输出电路；以及包含接受所述第一比较器的输出的时钟输入端、被供给与所述第一或第二逻辑值的任一值对应的电压信号的输入端、接受所述第一信号的另一输入端以及将输出信号输出的输出端，在所述时钟输入端接受的所述第一比较器的输出上存在预定方向的转变时输出与所述电压信号对应的信号作为所述输出信号，而在接受了所述第一信号时，将所述输出信号无效化的第一触发器电路。
依据本发明，第一信号输出电路在第二与第三比较器输出的逻辑值在预定期间以上的期间相等时输出第一信号，而在接受了第一信号时，第一触发器电路将输出信号无效化。在非反相时钟信号或反相时钟信号的信号线上发生断线或者发生与第一或第二逻辑值的电位上短路时，第二与第三比较器的输出逻辑值在非反相时钟信号或反相时钟信号的一个周期内长时间相等，因此，当第一触发器电路将输出信号无效化时，可判断发生了断线或短路。因而，能够更可靠地检出只用非反相时钟信号与反相时钟信号的电位比较未能进行的、差动时钟信号的信号线的断线与短路。
附图说明
图1是实施例1的断线与短路检测电路的示图。
图2是图1中的差动缓冲部DB1的详细结构的示图。
图3是表示实施例1的断线与短路检测电路在正常工作时各部分信号变化的时序图。
图4是表示实施例1的断线与短路检测电路在反相时钟信号线断线时各部分信号变化的时序图。
图5是表示实施例1的断线与短路检测电路在反相时钟信号线与接地电位VSS短路时各部分信号变化的时序图。
图6是实施例2的断线与短路检测电路的示图。
图7是实施例3的断线与短路检测电路的示图。
图8是表示实施例3的断线与短路检测电路在反相时钟信号线断线时各部分信号变化的时序图。
图9是实施例4的断线与短路检测电路的示图。
图10是由二输入NAND电路LND1～LND4构成的闩锁电路的逻辑值表。
图11是表示实施例4的断线与短路检测电路在正常工作时各部分信号变化的时序图。
图12是表示实施例4的断线与短路检测电路在反相时钟信号线断线时各部分信号变化的时序图。
图13是表示实施例4的断线与短路检测电路在反相时钟信号线与接地电位VSS短路时各部分信号变化的时序图。
图14是带复位功能的D-触发器(Low→Hi边缘触发器)的结构的示图。
图15是带复位功能的D-触发器(Hi→Low边缘触发器)的结构的示图。
图16是带置位功能的D-触发器(Low→Hi边缘触发器)的结构的示图。
图17是带置位功能的D-触发器(Hi→Low边缘触发器)的结构的示图。
图18是实施例5的断线与短路检测电路的示图。
图19是表示实施例5的断线与短路检测电路在正常工作时各部分信号变化的时序图。
图20是表示实施例5的断线与短路检测电路在反相时钟信号线断线时各部分信号变化的时序图。
图21是表示实施例5的断线与短路检测电路在非反相时钟信号线和反相时钟信号线与接地电位VSS短路时各部分信号变化的时序图。
图22是表示实施例5的断线与短路检测电路在非反相时钟信号线和反相时钟信号线与电源电位VDD短路时各部分信号变化的时序图。
图23是实施例6的断线与短路检测电路的示图。
图24是表示实施例6的断线与短路检测电路在正常工作时各部分信号变化的时序图。
图25是表示实施例6的断线与短路检测电路在反相时钟信号线断线时各部分信号变化的时序图。
图26是表示实施例6的断线与短路检测电路在反相时钟信号线与接地电位VSS短路时各部分信号变化的时序图。
图27是表示实施例6的断线与短路检测电路在反相时钟信号线与电源电位VDD短路时各部分信号变化的时序图。
图28是实施例7的断线与短路检测电路的示图。
图29是表示实施例7的断线与短路检测电路在短周期时钟下正常工作时各部分信号变化的时序图。
图30是表示实施例7的断线与短路检测电路在长周期时钟下正常工作时各部分信号变化的时序图。
图31是实施例8的断线与短路检测电路的示图。
图32是表示实施例8的断线与短路检测电路在短周期时钟下正常工作时各部分信号变化的时序图。
图33是表示实施例8的断线与短路检测电路在长周期时钟下正常工作时各部分信号变化的时序图。
图34是实施例9的断线与短路检测电路的示图。
图35是图34中的差动缓冲部DB2的详细结构的示图。
图36是表示实施例9的断线与短路检测电路在非反相时钟信号与反相时钟信号一起断线时各部分信号变化的时序图。
图37是实施例10的断线与短路检测电路的示图。
图38是表示实施例10的断线与短路检测电路在非反相时钟信号与反相时钟信号一起断线时各部分信号变化的时序图。
图39是实施例11的断线与短路检测电路中的差动缓冲部DB3的详细结构的示图。
图40是表示实施例11的断线与短路检测电路在非反相时钟信号与反相时钟信号一起断线时各部分信号变化的时序图。
图41是实施例12的断线与短路检测电路中的差动缓冲部DB4的详细结构的示图。
图42是表示实施例12的断线与短路检测电路在非反相时钟信号与反相时钟信号一起断线时各部分信号变化的时序图。
图43是实施例13的断线与短路检测电路的示图。
图44是实施例13的断线与短路检测电路中的差动缓冲部DB5的详细结构的示图。
图45是表示实施例13的断线与短路检测电路在正常工作时各部分信号变化的时序图。
图46是表示实施例13的断线与短路检测电路在反相时钟信号线断线时各部分信号变化的时序图。
图47是表示实施例13的断线与短路检测电路在非反相时钟信号与反相时钟信号衰减时各部分信号变化的时序图。
图48是表示实施例13的断线与短路检测电路在反相时钟信号线与接地电位VSS短路时各部分信号变化的时序图。
图49是表示实施例13的断线与短路检测电路在反相时钟信号线与电源电位VDD短路时各部分信号变化的时序图。
图50是实施例14的断线与短路检测电路的示图。
图51是表示实施例14的断线与短路检测电路在正常工作时各部分信号变化的时序图。
图52是表示实施例14的断线与短路检测电路在反相时钟信号线断线时各部分信号变化的时序图。
图53是表示实施例14的断线与短路检测电路在非反相时钟信号与反相时钟信号衰减时各部分信号变化的时序图。
图54是表示实施例14的断线与短路检测电路在反相时钟信号线与接地电位VSS短路时各部分信号变化的时序图。
(符号说明)
DB1～DB5 差动缓冲部；ROI、ROR 终端电阻；C1～C5  比较器；NR1、NR2 二输入NOR电路；ND1、ND2、LND1～LND4二输入NAND电路；AD1～AD5 二输入AND电路；MX1 选择电路；PLC PLL电路；F1a、F1b、F2a、F2b、F3b、F4b D-触发器电路；D1～D7延迟电路；R  电阻；C  电容；P1、N1  晶体管。
具体实施方式
实施例1
本实施例是设有多个比较器的、通过将非反相/反相时钟信号与不受终端电阻影响的电位进行比较来更可靠地检测出传送差动时钟信号的信号线的断线与短路的断线与短路检测电路。
图1是本实施例的断线与短路检测电路的示图。如图1所示，该电路设有差动缓冲部DB1。
图2是差动缓冲部DB1的详细结构的示图。如图2所示，差动缓冲部DB1中设有：被输入非反相时钟信号的第一时钟输入端PADI和被输入其相位与非反相时钟相反的反相时钟信号的第二时钟输入端PADR。
第一时钟输入端PADI与第一终端电阻ROI的一端相连。而第二时钟输入端PADR与第二终端电阻ROR的一端相连。另外，第一终端电阻ROI的另一端与第二终端电阻ROR的另一端共同被供给在电源电位VDD和接地电位VSS之间由电阻R1a、R2a分压而生成的电位Vterm。
还有，电阻R1a、R2a的值根据非反相时钟信号与反相时钟信号可取得的电压值适当设定，例如非反相时钟信号与反相时钟信号一起在电源电位VDD和接地电位VSS之间转变，且两时钟信号的上升沿和下降沿有大致相同的斜度时，可设电阻R1a、R2a为同值，取电位Vterm为电源电位VDD和接地电位VSS的中间值。
差动缓冲部DB1还设有：包括与第一时钟输入端PADI相连的+输入端和与第二时钟输入端PADR相连的-输入端，比较+/-输入端上的电位，按照该比较结果将第一逻辑值即Hi(高电平)或第二逻辑值即Low(低电平)作为信号Y输出的第一比较器C1。还有，信号Y用作半导体装置内的工作时钟等。
另外，差动缓冲部DB1还设有：包括与第一时钟输入端PADI相连的+输入端和被供给在电源电位VDD和接地电位VSS之间由电阻R1b、R2b电阻分压生成的电位Vref的-输入端，比较+/-输入端上的电位，按照该比较结果以Hi或Low作为信号YI输出的第二比较器C2；以及包括与第二时钟输入端PADR相连的+输入端和接受电位Vref的-输入端，比较+/-输入端上的电位，按照该比较结果以Hi或Low作为信号YR输出的第三比较器C3。
这里，电阻R1b、R2b的值也根据非反相时钟信号与反相时钟信号可取得的电压值适当设定，例如将电阻R1b、R2b的值设定成使电位Vref的值与未发生断线或短路时的电位Vterm的值相同。
回到图1，第二比较器C2的输出即信号YI与第三比较器C3的输出即信号YR均被输入到逻辑门电路的一种即二输入NOR电路NR1。然后，二输入NOR电路NR1的输出[A]经串联的多个延迟级D1～D3构成的延迟电路被延迟预定期间。来自延迟级D3的输出[AD]和二输入NOR电路NR1的输出[A]被输入到二输入NAND电路ND1。二输入NAND电路ND1输出信号[B]。
还有，二输入NOR电路NR1、多个延迟级D1～D3以及二输入NAND电路ND1，在第二与第三比较器C2、C3输出的逻辑值在预定期间以上的期间相等时，用作将信号[B]断定(有效化)后输出的第一信号输出电路。
第一比较器C1的输出即信号Y被输入到第一与第二D-触发器电路F1a、F2a的各时钟输入端T。第一D-触发器电路F1a的输入端D被供给与第一逻辑值即Hi对应的电源电位VDD。
从第一D-触发器电路F1a的输出端Q输出信号[F]，信号[F]经延迟电路D4延迟，作为信号[G]输入到第二D-触发器电路F2a的输入端D。从第二D-触发器电路F2a的输出端Q输出信号[CD]，该信号[CD]具有检测信号线上的断线与短路是否发生的检测信号的功能。
还有，第一与第二D-触发器电路F1a、F2a均为带复位功能的D-触发器电路，有Low激活的复位端子R。来自二输入NAND电路ND1的信号[B]被供给第一与第二D-触发器电路F1a、F2a的各复位端子R上。
接着，用图3～图5的时序图说明该断线与短路检测电路的动作。图3的时序图表示在非反相时钟信号与反相时钟信号的各信号线上未发生断线/短路而正常工作时各部分的信号变化。而图4的时序图表示在反相时钟信号的信号线上发生断线时各部分的信号变化。另外，图5的时序图表示发生反相时钟信号的信号线与接地电位VSS的短路时各部分的信号变化。
首先，如图3所示，正常工作时第一时钟输入端PADI上的非反相时钟信号和第二时钟输入端PADR上的反相时钟信号的相位相反，且在HiLow之间重复。
第一比较器C1对非反相时钟信号的电位和反相时钟信号的电位进行比较，并将比较结果作为信号Y伴随若干延迟输出。若非反相时钟信号的电位高于反相时钟信号的电位则信号Y成为Hi，若非反相时钟信号的电位低于反相时钟信号的电位则信号Y成为Low。
同样地，第二比较器C2也对非反相时钟信号的电位和电位Vref进行比较，并将比较结果作为信号YI伴随若干延迟输出。若非反相时钟信号的电位高于电位Vref则信号YI成为Hi，若非反相时钟信号的电位低于电位Vref则信号YI成为Low。
同样地，第三比较器C3也对反相时钟信号的电位和电位Vref进行比较，并将比较结果作为信号YR伴随若干延迟输出。若反相时钟信号的电位高于电位Vref则信号YR成为Hi，若反相时钟信号的电位低于电位Vrer则信号YR成为Low。
从二输入NOR电路NR1输出的信号[A]在信号YI与YR均为Low时成为Hi，除此以外的情况下成为Low。图3中示出在信号YI的变化和信号YR的变化上存在若干相位偏移的情况。因而，在信号YI与YR均为Low时信号[A]中出现短时间的脉冲形状的Hi。
信号[A]被输入到二输入NAND电路ND1的一个输入端上，同时经多个延迟级D1～D3延迟预定期间后输入到二输入NAND电路ND1的另一输入端上。从二输入NAND电路ND1输出的信号[B]在信号[A]与[AD]均为Hi时成为Low，除此以外的情况下成为Hi。因而，短时间的脉冲形状的Hi出现的图3的信号[A]不会与经多个延迟级D1～D3后的信号[AD]同时成为Hi(其中，设延迟级D1～D3的延迟量大于信号[A]的脉冲形状的Hi的期间)。即，如图3所示，正常工作时信号[B]持续输出Hi。
第一D-触发器电路F1a用时钟输入端T上接受的信号Y的例如Hi→Low的下降沿转变将已输入的电源电位VDD断定后作为信号[F]输出。另外，第二D-触发器电路F2a也用时钟输入端T上接受的信号Y的例如Hi→Low的下降沿转变将从第一D-触发器电路F1a经延迟电路D4输入的信号[G]断定后作为信号[CD]输出。
信号Y的信号变化被同时传送到第一与第二D-触发器电路F1a、F2a。因而，若在时钟输入端T上存在信号Y的下降沿转变，则第一与第二D-触发器电路F1a、F2a均将输入端D上的信号输出到输出端Q。但是，在两者间存在延迟电路D4，因此，即使因某一信号Y的下降沿转变使第一D-触发器电路F1a的输出端Q上出现与输入端D上的电源电位VDD对应的Hi，直到信号Y的例如出现下一下降沿转变为止，在第二D-触发器电路F2a的输出端Q上也不会出现来自第一D-触发器电路F1a的Hi。
来自二输入NAND电路ND1的信号[B]被供给第一与第二D-触发器电路F1a、F2a的各复位端子R上。但是，如上所述，在正常工作时信号[B]持续输出Hi。由于各复位端子R均为Low激活，第一与第二D-触发器电路F1a、F2a不会被复位。就是说，来自第一与第二D-触发器电路F1a、F2a的输出端Q的断定的信号不会被求反(无效化)。
在图3的场合，刚接通电源后信号[CD]是Low，若出现信号Y的第一次下降沿转变，则在第一D-触发器电路F1a的输出端Q上出现与输入端D上的电源电位VDD对应的Hi，在出现信号Y的第二次下降沿转变时第二D-触发器电路F2a的输出端Q的信号[CD]成为Hi。若该信号[CD]为Hi则说明在信号线上未发生断线与短路，判断为正常。
另一方面，如图4所示，在反相时钟信号的信号线上发生了断线时，第一时钟输入端PADI的非反相时钟信号经终端电阻ROI、ROR传送到第二时钟输入端PADR，在第二时钟输入端PADR上出现与非反相时钟信号同相位变化的信号。但在第二时钟输入端PADR上出现的信号会受电位Vterm的影响或终端电阻ROI、ROR的电压降的影响，因此，其信号的强度不一定与非反相时钟信号相同。图4中在第二时钟输入端PADR上出现的信号的振幅小就是这个原因。
第一比较器C1对非反相时钟信号的电位和反相时钟信号的电位进行比较，并将比较结果作为信号Y伴随若干延迟输出。例如，在第一时钟输入端PADI的非反相时钟信号和在第二时钟输入端PADR上出现的信号中，若前者的电位低则信号Y成为Low。若设第二时钟输入端PADR上出现的信号的振幅小，其Hi电平比第一时钟输入端PADI的非反相时钟信号的Hi电平低，则信号Y成为Hi。由于非反相时钟信号重复HiLow，如图4所示，信号Y也相应地重复HiLow。
第二比较器C2对非反相时钟信号的电位和电位Vref进行比较，并将比较结果作为信号YI伴随若干延迟输出。这时与图3相同。
第三比较器C3对在第二时钟输入端PADR上出现的信号的电位和电位Vref进行比较，并将比较结果作为信号YR伴随若干延迟输出。虽然这时在第二时钟输入端PADR上出现的信号的振幅较低，但由于与电位Vref进行比较，结果，在信号YR上出现与信号YI同样的信号变化。
从二输入NOR电路NR1输出的信号[A]在信号YI与YR均为Low时成为Hi，除此以外的情况下成为Low。在图4的情况下信号YI与YR的信号变化大致相同。因此，在信号YI与YR均为Low时信号[A]上出现比图3的情况更长时间的脉冲形状的Hi。
信号[A]被输入到二输入NAND电路ND1的一个输入端上，同时经多个延迟级D1～D3延迟预定期间后被输入到二输入NAND电路ND1的另一输入端上。从二输入NAND电路ND1输出的信号[B]在信号[A]与[AD]均为Hi时成为Low，除此以外的情况下成为Hi。
图4的情况与只出现短时间的脉冲形状的Hi的图3的情况不同，在信号[A]上出现长时间的脉冲形状的Hi(其中，设延迟级D1～D3的延迟量小于信号[A]的脉冲形状的Hi的期间)。因此，在信号[A]上存在与经多个延迟级D1～D3后的信号[AD]同时成为Hi的期间。因而，从二输入NAND电路ND1输出的信号[B]上出现脉冲形状的Low，信号[B]重复HiLow。
第一D-触发器电路F1a用时钟输入端T上接受的信号Y的例如Hi→Low的下降沿转变将输入的电源电位VDD断定后作为信号[F]输出。另外，第二D-触发器电路F2a也用时钟输入端T上接受的信号Y的例如Hi→Low的下降沿转变将从第一D-触发器电路F1a经延迟电路D4输入的信号[G]断定后作为信号[CD]输出。
信号Y的信号变化被同时传送到第一与第二D-触发器电路F1a、F2a。因而，若在时钟输入端T上出现信号Y的下降沿转变，则第一与第二D-触发器电路F1a、F2a均将输入端D上的信号输出到输出端Q。
但是，在图4的场合，来自二输入NAND电路ND1的信号[B]上出现脉冲形状的Low。由于各复位端子R均为Low激活，在信号[B]上出现脉冲形状的Low时，第一与第二D-触发器电路F1a、F2a会被复位。就是说，来自第一与第二D-触发器电路F1a、F2a的输出端Q的已断定的信号被求反。
在图4的情况下，若存在信号Y的某一下降沿转变，则在第一D-触发器电路F1a的输出端Q上出现与输入端D上的电源电位VDD对应的Hi。但是，随后即在信号[B]上出现脉冲形状的Low，因此第一与第二D-触发器电路F1a、F2a会被复位。由于该动作被重复，第二D-触发器电路F2a的输出端Q的信号[CD]一直为Low。在该信号[CD]为Low时说明信号线上发生断线或短路，判断为异常。
另外，如图5所示，反相时钟信号的信号线与接地电位VSS短路时，在第二时钟输入端PADR上出现与接地电位VSS对应的Low。
第一比较器C1对非反相时钟信号的电位和反相时钟信号的电位进行比较，并将比较结果作为信号Y伴随若干延迟输出。例如，第一时钟输入端PADI上的非反相时钟信号的Low电平与接地电位VSS的Low电平大致同值，两者间几乎无差别时信号Y成为Low。并且，第一时钟输入端PADI上的非反相时钟信号的Hi电平高于在第二时钟输入端PADR上出现的Low，因此信号Y成为Hi。由于非反相时钟信号重复HiLow，因此，如图5所示，信号Y也按照该变化重复HiLow。
第二比较器C2对非反相时钟信号的电位和电位Vref进行比较，并将比较结果作为信号YI伴随若干延迟输出。这时与图3相同。
第三比较器C3对在第二时钟输入端PADR上出现的Low和电位Vref进行比较，并将比较结果作为信号YR伴随若干延迟输出。这时，电位Vref高于在第二时钟输入端PADR上出现的Low(即，接地电位VSS)，因此在信号YR上出现Low。
从二输入NOR电路NR1输出的信号[A]在信号YI与YR均为Low时成为Hi，除此以外的情况下成为Low。在图5的情况下，信号YR一直为Low，因此，在信号YI成为Low时信号[A]上出现脉冲形状的Hi。就是说，成为与图4的情况相同的信号变化。
由于信号[A]的变化与图4的情况相同，信号[B]与信号[CD]也与图4的情况相同，在信号[CD]上输出Low，判断为在信号线上发生断线或短路而出现异常。
还有，在图3～图5中示出了在反相时钟信号的信号线上发生断线或短路的情况，然而非反相时钟信号的信号线上发生断线或短路的情况也仅仅在信号YI、YR上的信号变化上不同，对信号[A]、[B]、[CD]来说，其信号变化相同而能够检测出异常。
本实施例中，二输入NOR电路NR1、延迟级D1～D3与二输入NAND电路ND1成为一体，具有信号输出电路的功能。该信号输出电路具有这样的功能：在第二与第三比较器C2、C3输出的信号YI、YR的逻辑值在预定期间(即在延迟级D1～D3上的延迟量)以上的期间均为Low而相等时，断定信号[B]后输出。
另外，本实施例中，第一与第二D-触发器电路F1a、F2a与延迟电路D4成为一体，具有触发器电路的功能。该触发器电路中设有：接受从第一比较器C1输出的信号Y的时钟输入端，被供给与逻辑值Hi对应的电压信号(即电源电位VDD)的输入端，以及将输出信号输出的输出端(即第二D-触发器电路F2a的输出端Q)。该触发器电路具有这样的功能：在时钟输入端接受的信号Y上存在预定方向的转变时，作为已断定的输出信号[CD]输出该电压信号，从上述信号输出电路接受了已断定的信号[B]时将输出信号[CD]求反。
依据本实施例的断线与短路检测电路，在非反相时钟信号或反相时钟信号的任一信号线断线或者与逻辑值Low的接地电位VSS短路时，第二与第三比较器C2、C3的输出逻辑值在非反相时钟信号或反相时钟信号的一周期内长期相等。
由此，第二D-触发器电路F2a已将输出信号求反时，可判断为发生了断线或短路。因而，能够更可靠地检出仅仅比较非反相时钟信号与反相时钟信号的电位所不能进行的、差动时钟信号的信号线的断线与短路。
另外，本实施例的断线与短路检测电路中包含接受第二与第三比较器C2、C3的输出的二输入NOR电路NR1，作为逻辑门电路。因此，第二与第三比较器C2、C3输出的逻辑值均为Low时可断定信号[A]。
本实施例的断线与短路检测电路中包含由多个延迟级D1～D3构成的延迟电路和二输入NAND电路ND1。在非反相时钟信号与反相时钟信号的信号线并未断线等而正常时，第二与第三比较器C2、C3输出的逻辑值必会不同，但由于第二与第三比较器C2、C3之间的信号延迟等的影响，会出现短时间的两输出的逻辑值相等的情况。这样的话，如图3所示，二输入NOR电路NR1会将信号[A]断定。
在这种情况下，二输入NOR电路NR1的输出被延迟级D1～D3延迟，二输入NAND电路ND1将二输入NOR电路NR1的输出和延迟级D1～D3的输出的反相逻辑积输出，因此可消除从二输入NOR电路NR1输出的短时间的脉冲形状的信号。因而，不会出现这样的情况，即尽管正常，触发器电路却错误地断定输出信号，如非反相时钟信号或反相时钟信号的任一信号线断线或短路。
并且，本实施例的断线与短路检测电路包含第一与第二D-触发器电路F1a、F2a与延迟电路D4，在接受已断定的信号[B]时第一与第二D-触发器电路F1a、F2a均将其输出求反。因而，在第二D-触发器电路F2a接受已断定的信号[B]并将其输出求反后，由于第一D-触发器电路F1a的输出被求反，即使在时钟输入端T上接受的信号Y上一时出现预定方向的转变，第二D-触发器电路F2a也不会错误地断定输出信号。
还有，由于存在延迟电路D4，在第一与第二D-触发器电路F1a、F2a接受已断定的信号[B]并将其输出求反后，在时钟输入端上接受的信号Y上一时出现预定方向的转变时，第一D-触发器电路F1a的输出不会马上传送到第二D-触发器电路F2a，能够可靠地防止第二D-触发器电路F2a的误断定。
实施例2
本实施例是实施例1的断线与短路检测电路的变形例，它采用带置位功能的第一与第二D-触发器电路，以取代实施例1的带复位功能的第一与第二D-触发器电路F1a、F2a。
图6是本实施例的断线与短路检测电路的示图。还有，图6与图1的不同点在于：将带复位功能的第一与第二D-触发器电路F1a，F2a变更为带置位功能的第一与第二D-触发器电路F1b、F2b；来自二输入NAND电路ND1的信号[B]被输入到第一与第二D-触发器电路F1b、F2b的置位端子S；对第一D-触发器电路F1b的输入端D输入的不是电源电位VDD而是接地电位VSS；以及信号[CD]采用的不是来自第二D-触发器电路F2b的输出端Q而是来自反相输出端QC(输出其逻辑值与输出端Q反相的信号)的输出等方面，除此以外，其余装置结构与图1和图2相同。
在带置位功能的第一与第二D-触发器电路F1b、F2b中，各置位端子S均为Low激活。因而，在信号[B]上出现脉冲形状的Low时第一与第二D-触发器电路F1b、F2b被置位。就是说，来自第一与第二D-触发器电路F1b、F2b的反相输出端QC的已断定的信号(Hi)被求反(成为Low)。
这说明：本实施例的断线与短路检测电路进行与图3～图5的时序图完全一样的动作。因而，在本实施例的情况下，也得到与实施例1的断线与短路检测电路一样的效果。
实施例3
本实施例也是实施例1的断线与短路检测电路的变形例，它省略了在实施例1的第一与第二D-触发器电路F1a、F2a之间的延迟电路D4，代之以将对第二D-触发器电路F2a的信号Y反相输入的元件。
图7是本实施例的断线与短路检测电路的示图。还有，图7中除了省略延迟电路D4，并作了设置反相器IV1使对第二D-触发器电路F2a的信号Y反相输入的变更以外，其余装置结构与图1和图2相同。
由此，第一D-触发器电路F1a用时钟输入端T接受的信号Y的例如Low→Hi的上升沿转变断定电源电压VDD后作为信号[G]输出。
另一方面，由于设有反相器IV1，第二D-触发器电路F2a在出现与信号Y的Low→Hi的上升沿转变相反方向的Hi→Low的下降沿转变时，将来自第一D-触发器电路F1a的输出[G]作为已断定的输出信号[CD]加以输出。
接着，用图8的时序图说明该断线与短路检测电路的动作。图8的时序图表示在反相时钟信号的信号线上发生了断线时各部分的信号变化。
如图8所示，信号Y、信号[A]、信号[B]与信号[CD]进行与图4的情况一样的信号变化。第一D-触发器电路F1a用时钟输入端T接受的信号Y的例如Low→Hi的上升沿转变将输入的电源电位VDD断定后作为信号[G]加以输出。但这时信号[B]成为Low，第一D-触发器电路F1a被复位。因而，尽管有信号Y的上升沿转变，信号[G]上不出现Hi而出现Low。
另一方面，第二D-触发器电路F2a用信号Y的Hi→Low的下降沿转变将信号[G]断定后作为信号[CD]加以输出。这时信号[B]成为Hi，第二D-触发器电路F2a不会被复位。因此，第二D-触发器电路F2a将输入端D上的信号[G]传送到输出端Q。但是，出现时钟的半周期前的信号Y的Low→Hi的上升沿转变时，第一D-触发器电路F1a被复位，在信号[G]上出现Low，因此信号[CD]上不会出现Hi而出现Low。因此，由于信号[CD]为Low，说明在信号线上发生断线或短路，判断为异常。
依据本实施例的断线与短路检测电路，第一D-触发器电路F1a用信号Y向预定方向的转变进行断定，而第二D-触发器电路F2a用与预定方向相反方向的信号Y的转变进行断定。因此能够在非反相时钟信号与反相时钟信号的周期内将第一与第二D-触发器电路F1a、F2a各自在定时上错开一些后进行断定。
这时，在第一D-触发器电路F1a接受了已断定的信号[B]的期间内，若设定各部分的延迟量以产生信号Y的预定方向的转变，则由于第一D-触发器电路F1a的输出被求反，发生了断线或短路时第二D-触发器电路F2a不会错误地将输出信号[CD]断定。
还有，由于不需要如实施例1那样的延迟电路D4，可缩小电路的规模。为构成延迟电路D4至少要用两组CMOS(Complementary MetalOxide Semiconductor)晶体管构成，而反相器IV1只需一组CMOS晶体管即可构成。
实施例4
本实施例是实施例1的断线与短路检测电路的变形例，它省略了实施例1的第一D-触发器电路F1a，而采用由二输入NAND电路构成的闩锁电路。
图9是本实施例的断线与短路检测电路的示图。还有，图9中省略了第一D-触发器电路F1a，代之以如下结构：设置了二输入NAND电路LND1～LND4、反相器IV2以及二输入AND电路AD1，且对第二D-触发器电路F2a的输入端D直接供给电源电位VDD，以及对第二D-触发器电路F2a的复位端子R供给的不是信号[B]而是二输入AND电路AD1输出的信号[E]，除如上各点以外的装置结构与图1和图2相同。
对反相器IV2输入信号Y，反相器IV2的输出被供给二输入NAND电路LND1的一个输入端。二输入NAND电路LND1的输出被供给二输入NAND电路LND2的一个输入端与二输入AND电路AD1的一个输入端，二输入NAND电路LND2的输出被供给二输入NAND电路LND1的另一输入端。
来自二输入NAND电路ND1的信号[B]被供给二输入NAND电路LND2的另一输入端，二输入NAND电路LND3的一个输入端被输入信号Y。二输入NAND电路LND3的输出被供给二输入NAND电路LND4的一个输入端与二输入AND电路AD1的另一输入端，二输入NAND电路LND4的输出被供给二输入NAND电路LND3的另一输入端。另外，信号[B]也被供给二输入NAND电路LND4的另一输入端。
在二输入AND电路AD1将其输出[E]设成Low后断定时，第二D-触发器电路F2a被复位。还有，二输入NAND电路LND1与LND2构成闩锁电路LT1，二输入NAND电路LND3与LND4构成闩锁电路LT2。
接着，用图10的逻辑值表以及图11～图13的时序图说明该断线与短路检测电路的动作。
图10的逻辑值表表示了对应于闩锁电路LT1、LT2的置位输入S即信号[B]与复位输入R(其反相输入RL)即信号Y的Hi、Low的、闩锁电路LT2的输出QC1即二输入NAND电路LND3输出的信号[C]以及闩锁电路LT1的输出QC2即二输入NAND电路LND1输出的信号[D]中的信号保持或Hi、Low。
图11的时序图表示在非反相时钟信号与反相时钟信号的各信号线上未发生断线/短路的正常工作时各部分的信号变化。而图12的时序图表示在反相时钟信号的信号线上发生断线时各部分的信号变化。另外，图13的时序图表示发生了反相时钟信号的信号线与接地电位VSS短路时各部分的信号变化。
首先，正常工作时与图3的情况一样，第一时钟输入端PADI的非反相时钟信号和第二时钟输入端PADR的反相时钟信号的相位相反，且重复HiLow。从而，如图11所示，信号YI、YR也以相反的相位重复HiLow。
从二输入NOR电路NR1输出的信号[A]在信号YI与YR均为Low时成为Hi，除此以外的情况下成为Low。图11中也与图3一样，示出在信号YI的变化和信号YR的变化上存在若干相位偏移的情况。因而，在信号YI与YR均为Low时在信号[A]上出现短时间的脉冲形状的Hi。然后，与图3一样，信号[B]持续输出Hi。
由于信号[B]即闩锁电路LT1、LT2的置位输入S持续输出Hi，如图10的逻辑值表所示，闩锁电路LT2的输出QC1与闩锁电路LT1的输出QC2均会持续Hi输出或信号保持。因而，信号[C]与[D]均如图11所示，持续输出Hi。结果，从二输入AND电路AD1输出的信号[E]不会成为Low，第二D-触发器电路F2a不会被复位。因而，第二D-触发器电路F2a例如用信号Y的Hi→Low的下降沿转变将输入的电源电位VDD断定后作为信号[CD]输出。
由于该信号[CD]持续输出Hi，说明在信号线上未发生断线与短路，判断为正常。
另一方面，在反相时钟信号的信号线上发生断线时则与图4的情况相同，在第二时钟输入端PADR上出现以与非反相时钟信号同相位变化的信号。从而，如图12所示，在信号YR上出现与信号YI一样的信号变化。
从二输入NOR电路NR1输出的信号[A]在信号YI与YR均为Low时成为Hi，除此以外的情况下成为Low。图12中也与图4一样，在信号YI与YR均为Low时，在信号[A]上出现比图11的情况更长时间的脉冲形状的Hi。然后，与图4的情况一样，在信号[B]上出现脉冲形状的Low，信号[B]重复HiLow。
由于信号[B]即闩锁电路LT1、LT2中的置位输入S重复HiLow，如图12所示，闩锁电路LT2的输出QC1刚好成为与信号Y的反相波形，闩锁电路LT1的输出QC2成为在Hi输出中包含一部分Low输出的波形。这时，在信号[C]与[D]中的任一个上发生成为Low期间。结果，从二输入AND电路AD1输出的信号[E]成为Low，第二D-触发器电路F2a被复位。因而，第二D-触发器电路F2a不断定输入的电源电位VDD，信号[CD]持续输出Low。
由于该信号[CD]持续输出Low，说明在信号线上发生断线或短路，判断为异常。
另外，发生了反相时钟信号的信号线与接地电位VSS的短路时则与图5的情况相同，在第二时钟输入端PADR上出现与接地电位VSS对应的Low。从而，如图13所示，在信号YR上出现Low。
从二输入NOR电路NR1输出的信号[A]在信号YI与YR均为Low时成为Hi，除此以外的情况下成为Low。图13也与图5一样，在信号YI与YR均为Low时，在信号[A]上出现比图11的情况更长时间的脉冲形状的Hi。然后，与图5的情况一样，在信号[B]上出现脉冲形状的Low，信号[B]重复HiLow。
由于信号[B]即闩锁电路LT1、LT2中的置位输入S重复HiLow，如图13所示，闩锁电路LT1的输出QC2刚好成为与信号Y相同的波形，闩锁电路LT2的输出QC1成为在Hi输出中包含一部分Low输出的波形。这时，产生信号[C]与[D]中的一个成为Low的期间。结果，从二输入AND电路AD1输出的信号[E]成为Low，第二D-触发器电路F2a被复位。因而，第二D-触发器电路F2a不断定输入的电源电位VDD，在信号[CD]上持续输出Low。
由于该信号[CD]持续输出Low，说明在信号线上发生断线或短路，判断为异常。
还有，图11～图13中示出了在反相时钟信号的信号线上发生断线或短路的情况，但在非反相时钟信号的信号线上发生断线或短路时，也仅为信号YI、YR上的信号变化不同，对信号[A]、[B]、[CD]来说，其信号变化相同而能够检测出异常。
本实施例中，第二D-触发器电路F2a、反相器IV2、二输入NAND电路LND1～LND4以及二输入AND电路AD1成为一体，具有触发器电路的功能。该触发器电路中设有：接受从第一比较器C1输出的信号Y的时钟输入端、被供给与逻辑值Hi对应的电压信号(即电源电位VDD)的输入端(即第二D-触发器电路F2a的输入端D)以及将输出信号输出的输出端(即第二D-触发器电路F2a的输出端Q)。该触发器电路具有这样的功能：在时钟输入端接受的信号Y上存在预定方向的转变时，输出该电压信号作为已断定的输出信号[CD]，在接受了已断定的信号[B]时，将输出信号[CD]求反。
因而，依据本实施例的断线与短路检测电路，得到与实施例1一样的效果。而且，与实施例1的情况相比，不需要带复位功能的第一D-触发器电路F1a，且仅仅采用反相器IV2、二输入NAND电路LND1～LND4和二输入AND电路AD1来完成，因此可缩小电路规模。
这里，图14～图17中示出带复位功能的D-触发器与带置位功能的D-触发器的结构例。图14是带复位功能的D-触发器F1a1(Low→Hi边缘触发器)的结构的示图。而图15是带复位功能的D-触发器F1a2(Hi→Low边缘触发器)的结构的示图。另外，图16是带置位功能的D-触发器F1b1(Low→Hi边缘触发器)的结构的示图。而图17是带置位功能的D-触发器F1b2(Hi→Low边缘触发器)的构成的示图。
图14～图17所示的任意电路均由5个反相器IVa～IVe、4个传输门TGa～TGd、2个二输入NAND电路NDa、NDb构成。还有，图中φ0、φ1上分别被供给反相器IVa或IVb的输出φ0与反相器IVa或IVb的输出φ1。
反相器与传输门可分别用一组CMOS构成。另外，二输入NAND电路可用二组CMOS构成。因此，图14～图17所示的任一电路均可用13组的CMOS构成。
另一方面，要构成图9的断线与短路检测电路所示的反相器IV2、二输入NAND电路LND1～LND4、二输入AND电路AD1等，分别用一组CMOS、八组CMOS、三组CMOS即可。因此，只需用12组的CMOS即可，可缩小电路规模。
实施例5
本实施例是实施例1的断线与短路检测电路的变形例，不仅设有检出信号YI、YR均输出Low的情况的二输入NOR电路NR1的路径，还设有检出信号YI、YR均输出Hi的情况的二输入AND电路AD2的路径，以作为信号输出电路。
图18是本实施例的断线与短路检测电路的示图。本实施例中，信号YI与信号YR也都被输入到逻辑门电路的一种即二输入AND电路AD2。然后，二输入AND电路AD2的输出[C]通过由串联的多个延迟级D5～D7构成的延迟电路被延迟预定期间。来自延迟级D7的输出[CC]和二输入AND电路AD2的输出[C]被输入到二输入NAND电路ND2。从二输ANAND电路ND2输出信号[D]。然后，来自二输入NAND电路ND1的信号[B]和来自二输入NAND电路ND2的信号[D]被输入到二输入AND电路AD3。从二输入AND电路AD3输出的信号[E]被输入到第一与第二D-触发器电路F1a、F2a的各复位端子R。
还有，除了二输入NOR电路NR1、多个延迟级D1～D3、二输入NAND电路ND1以外，二输入AND电路AD2、多个延迟级D5～D7以及二输入NAND电路ND2也具有作为第一信号输出电路的如下功能：在第二与第三比较器C2、C3输出的逻辑值在预定期间以上的D期间相等时断定信号[E]并加以输出。
接着，用图19～图22的时序图说明该断线与短路检测电路的动作。
图19的时序图表示在非反相时钟信号与反相时钟信号的各信号线上未发生断线/短路的正常工作时各部分的信号变化。而图20的时序图表示在反相时钟信号的信号线上发生断线时各部分的信号变化。另外，图21的时序图表示发生非反相时钟信号与反相时钟信号的信号线与接地电位VSS短路时各部分的信号变化。而图22的时序图表示发生非反相时钟信号与反相时钟信号的信号线与电源电位VDD短路时各部分的信号变化。
首先，正常工作时与图3的情况相同，第一时钟输入端PADI上的非反相时钟信号和第二时钟输入端PADR上的反相时钟信号的相位相反，并重复HiLow。从而，如图19所示，信号YI、YR也以相反的相位重复HiLow。
从二输入NOR电路NR1输出的信号[A]在信号YI与YR均为Low时成为Hi，除此以外的情况下成为Low。与图3一样，图19中示出在信号YI的变化和信号YR的变化上存在若干相位偏移的情况。因此，在信号YI与YR均为Low时，在信号[A]上出现短时间的脉冲形状的Hi。然后，与图3一样，信号[B]持续输出Hi。
另外，从二输入AND电路AD2输出的信号[C]在信号YI与YR均为Hi时成为Hi，除此以外的情况下成为Low。与图3一样，图19中示出在信号YI的变化和信号YR的变化上存在若干相位偏移的情况。因此，在信号YI与YR均为Hi时，在信号[C]上出现短时间的脉冲形状的Hi。然后，与信号[B]的情况一样，信号[D]持续输出Hi。
如图19所示，信号[B]与[D]均会持续输出Hi。结果，从二输入AND电路AD3输出的信号[E]不会成为Low，第二D-触发器电路F2a不会被复位。因此，第二D-触发器电路F2a将在第一D-触发器电路F1a断定的电源电位VDD作为信号[G]例如以信号Y的Hi→Low的下降沿转变断定后作为信号[CD]加以输出。
由于该信号[CD]持续输出Hi，说明信号线上未发生断线与短路，判断为正常。
另一方面，与图4的情况一样，在反相时钟信号的信号线上发生断线时，在第二时钟输入端PADR上出现与非反相时钟信号相同相位变化的信号。从而，如图20所示，在信号YR上出现与信号YI一样的信号变化。
从二输入NOR电路NR1输出的信号[A]在信号YI与YR均为Low时成为Hi，除此以外的情况下成为Low。图20中也与图4一样，在信号YI与YR均为Low时，在信号[A]上出现比图19的情况更长时间的脉冲形状的Hi。然后，与图4的情况一样，在信号[B]上出现脉冲形状的Low，且信号[B]重复HiLow。
另外，从二输入AND电路AD2输出的信号[C]在信号YI与YR均为Hi时成为Hi，除此以外的情况下成为Low。在信号[C]中也与信号[A]一样，在信号YI与YR均为Hi时出现比图19的情况更长时间的脉冲形状的Hi。然后，与信号[B]的情况一样，在信号[D]上出现脉冲形状的Low，且信号[D]重复HiLow。
这时，会在信号[B]与[D]的任一个上出现较长的成为Low的期间。结果，从二输入AND电路AD3输出的信号[E]成为Low，第二D-触发器电路F2a被复位。因此，第二D-触发器电路F2a不断定信号[G]，信号[CD]持续输出Low。
由于该信号[CD]持续输出Low，说明在信号线上发生断线或短路，判断为异常。
另外，发生了非反相时钟信号与反相时钟信号的信号线均与接地电位VSS的短路时，在第一与第二时钟输入端PADI、PADR上出现与接地电位VSS对应的Low。从而，如图21所示，在信号YI、YR上出现Low。
由于信号YI与YR均为Low，所以从二输入NOR电路NR1输出的信号[A]持续输出Hi。因此，信号[B]将持续输出Low。
另外，由于信号YI与YR均为Low，所以从二输入AND电路AD2输出的信号[C]持续输出Low。因而，信号[D]将会持续输出Hi。
结果，从二输入AND电路AD3输出的信号[E]成为Low，第二D-触发器电路F2a被复位。因而，第二D-触发器电路F2a不断定信号[CD]，信号[CD]持续输出Low。
由于该信号[CD]持续输出Low，说明在信号线上发生断线或短路，判断为异常。
另外，发生了非反相时钟信号与反相时钟信号的信号线均与电源电位VDD的短路时，在第一与第二时钟输入端PADI、PADR上出现与电源电位VDD对应的Hi。从而，如图22所示，在信号YI、YR上出现Hi。
由于信号YI与YR均为Hi，所以从二输入NOR电路NR1输出的信号[A]持续输出Low。因此，信号[B]将会持续输出Hi。
另外，由于信号YI与YR均为Hi，所以从二输入AND电路AD2输出的信号[C]持续输出Hi。因而，信号[D]将会持续输出Low。
结果，从二输入AND电路AD3输出的信号[E]成为Low，第二D-触发器电路F2a被复位。因此，第二D-触发器电路F2a不断定信号[CD]，信号[CD]持续输出Low。
由于该信号[CD]持续输出Low，说明在信号线上发生断线或短路，判断为异常。
依据本实施例的断线与短路检测电路，作为逻辑门电路包含接受第二与第三比较器C2、C3的输出的二输入AND电路AD2。因而，第二与第三比较器C2、C3输出的逻辑值均为Hi时，能够断定信号[A]与[C]。
实施例6
本实施例也是实施例1的断线与短路检测电路的变形例，它采用二输入EXNOR电路来取代实施例1的二输入NOR电路NR1。
图23是本实施例的断线与短路检测电路的示图。还有，图23中除了二输入NOR电路NR1变更为二输入EXNOR电路ER1以外，其装置结构与图1相同。
还有，EXNOR电路ER1、多个延迟级D1～D3以及二输入NAND电路ND1作为第一信号输出电路具有在第二与第三比较器C2、C3输出的逻辑值在预定期间以上的期间相等时将信号[B]断定后加以输出的功能。
接着，用图24～图27的时序图说明该断线与短路检测电路的动作。
图24的时序图表示在非反相时钟信号与反相时钟信号的各信号线上未发生断线/短路的正常工作时各部分的信号变化。而图25的时序图表示在反相时钟信号的信号线上发生断线时各部分的信号变化。另外，图26的时序图表示发生非反相时钟信号与反相时钟信号的信号线与接地电位VSS短路时各部分的信号变化。而图27的时序图表示发生非反相时钟信号与反相时钟信号的信号线与电源电位VDD短路时各部分的信号变化。
首先，正常工作时与图3的情况一样，第一时钟输入端PADI的非反相时钟信号和第二时钟输入端PADR的反相时钟信号的相位相反，并重复HiLow。从而，如图24所示，信号YI、YR也以相反的相位重复HiLow。
从二输入EXNOR电路ER1输出的信号[A]在信号YI与YR均为Low以及均为Hi时成为Hi，除此以外的情况下成为Low。与图3一样，在图24中也示出在信号YI的变化和信号YR的变化上存在若干相位偏移的情况。因此，在信号YI与YR均为Low或Hi时，信号[A]上出现短时间的脉冲形状的Hi。然后，与图3一样，信号[B]持续输出Hi。
如图24所示，信号[B]持续输出Hi。结果，信号[B]不会成为Low，第二D-触发器电路F2a不会被复位。因而，第二D-触发器电路F2a将第一D-触发器电路F1a断定的电源电位VDD作为信号[G]例如以信号Y的Hi→Low的下降沿转变断定后作为信号[CD]加以输出。
由于该信号[CD]持续输出Hi，说明在信号线上未发生断线与短路，判断为正常。
另一方面，在反相时钟信号的信号线上发生断线时与图4的情况一样，在第二时钟输入端PADR上出现以与非反相时钟信号同样相位变化的信号。从而，如图25所示，在信号YR上会出现与信号YI同样的信号变化。
从二输入EXNOR电路ER1输出的信号[A]在信号YI与YR均为Low或Hi时成为Hi，除此以外的情况下成为Low。图25中，在信号YI与YR均为Low或Hi时，在信号[A]上出现比图24的情况更长时间的脉冲形状的Hi。结果，从二输入NAND电路ND1输出的信号[B]成为Low，第二D-触发器电路F2a被复位。因此，第二D-触发器电路F2a不断定信号[CD]，信号[CD]持续输出Low。
由于该信号[CD]持续输出Low，说明在信号线上发生断线或短路，判断为异常。
另外，发生非反相时钟信号与反相时钟信号的信号线均与接地电位VSS的短路时，在第一与第二时钟输入端PADI、PADR上出现与接地电位VSS对应的Low。从而，如图26所示，在信号YI、YR上会出现Low。
由于信号YI与YR均为Low，所以从二输入EXNOR电路ER1输出的信号[A]持续输出Hi。因而，信号[B]将会持续输出Low。
结果，从二输入NAND电路ND1输出的信号[B]成为Low，第二D-触发器电路F2a被复位。因此，第二D-触发器电路F2a不断定信号[CD]，信号[CD]持续输出Low。
由于该信号[CD]持续输出Low，说明在信号线上发生断线或短路，判断为异常。
另外，发生非反相时钟信号与反相时钟信号的信号线均与电源电位VDD的短路时，在第一与第二时钟输入端PADI、PADR上出现与电源电位VDD对应的Hi。从而，如图27所示，在信号YI、YR上将会出现Hi。
由于信号YI与YR均为Hi，所以从二输入EXNOR电路ER1输出的信号[A]持续输出Hi。因此，信号[B]将会持续输出Low。
结果，从二输入NAND电路ND1输出的信号[B]成为Low，第二D-触发器电路F2a被复位。因而，第二D-触发器电路F2a不断定信号[CD]，信号[CD]持续输出Low。
由于该信号[CD]持续输出Low，说明在信号线上发生断线或短路，判断为异常。
依据本实施例的断线与短路检测电路，作为逻辑门电路包含接受第二与第三比较器C2、C3的输出的二输入EXNOR电路ER1。因此，在第二与第三比较器C2、C3的输出逻辑值均为Hi或Low时，可断定信号[A]。这时，通过将二输入NOR电路NR1变更为二输入EXNOR电路ER1，以比实施例5少的元件数能得到与实施例5同样的效果。由于二输入EXNOR电路ER1可由10个MOS晶体管元件构成，其元件数可比实施例5中的设置延迟级D5～D7、二输入NAND电路ND2以及AND电路AD2、AD3的情况更少。
实施例7
本实施例是实施例1的断线与短路检测电路的变形例，它还设有可选择实施例1的多个延迟级D1～D3的各输出中的任一个作为延迟电路的输出向二输入NAND电路ND1输出的选择电路。
图28是本实施例的断线与短路检测电路的示图。还有，图28中除了还设有可选择多个延迟级D1～D3的各输出中的任一个作为延迟电路的输出[AD]向二输入NAND电路ND1输出的选择电路MX1以外，其装置结构与图1相同。
接着，用图29与图30的时序图说明该断线与短路检测电路的动作。
图29的时序图表示在非反相时钟信号与反相时钟信号为短周期时钟时在各信号线上未发生断线/短路的正常工作时各部分的信号变化。另外，图30的时序图表示在非反相时钟信号与反相时钟信号为长周期时钟时在各信号线未发生断线/短路的正常工作时各部分的信号变化。
即使在正常工作时也会在从二输入NOR电路NR1输出的信号[A]上出现与时滞(skew)相当的短时间的Hi脉冲，若非反相时钟信号与反相时钟信号成为长周期，则其脉宽增大。这时，在多个延迟级D1～D3的延迟量只能得到与短周期相配合的值时，从二输入NAND电路ND1输出的输出[B]上就可能出现错误地输出Low的情况。
因此，在本实施例中，非反相时钟信号与反相时钟信号为短周期时钟时将延迟电路的延迟量设得较少，在长周期时钟时将延迟电路的延迟量设得较多。
图29中与信号[A]的时滞相当的短时间的Hi脉冲的脉宽充分小。因此，通过从外部供给切换信号来控制选择电路MX1，选择第一级的延迟级D1的输出作为延迟电路的输出向二输入NAND电路ND1输出即可。由此，能够以较少的延迟量在二输入NAND电路ND1中得到反相逻辑积，不会出现在输出[B]上错误地输出Low的情况。
另一方面，图30中与信号[A]的时滞相当的短时间的Hi脉冲的脉宽较大。因此，只根据第一级的延迟级D1的延迟量，存在输出[B]上错误地输出Low的可能性。因此，通过从外部供给切换信号来控制选择电路MX1，例如可选择最后一级的延迟级D3的输出作为延迟电路的输出向二输入NAND电路ND1输出。由此，能够以较大的延迟量能够在二输入NAND电路ND1中得到反相逻辑积，在输出[B]上不会出现错误地输出Low的情况。
依据本实施例的断线与短路检测电路，另外设有可选择多个延迟级D1～D3的各输出的任一个作为延迟电路的输出向二输入NAND电路ND1输出的选择电路MX1。因此，能够按照非反相时钟信号与反相时钟信号的频率，适当地设定延迟电路的延迟量。
实施例8
本实施例是实施例1的断线与短路检测电路的变形例，将实施例1的多个延迟级D1～D3变更为可变延迟级，并将PLL(Phase LockedLoop：锁相环电路)电路的控制信号用于可变延迟级的控制。
将检测出差动时钟信号的差分的信号Y输入到设于半导体装置内的PLL电路是经常进行的。因此，这里将PLL电路的延迟控制信号用于可变延迟级的延迟量控制。
图31是本实施例的断线与短路检测电路的示图。还有，图31中，除了设置反相器IV3、IV4来取代延迟级D1～D3以及设有PLL电路PL1以外，其装置结构与图1相同。
反相器IV4具有可使其信号的延迟量改变的可变延迟级的功能。PLL电路PL1中包含相位检测器PD1以及由环状串联的反相器IV5～IV7构成的振荡器VC1，从相位检测器PD1输出的延迟控制信号经由控制线L1传输到反相器IV5～IV7。相位检测器PD1通过对振荡器VC1输出的PLL时钟信号PLC和信号Y进行比较，向控制线L1输出延迟控制信号，以使PLL时钟信号PLC与信号Y的周期同步。
输出到控制线L1的延迟控制信号也供给代替延迟级D1～D3设置的反相器IV4，反相器IV4的延迟量也受该延迟控制信号的控制。
接着，用图32与图33的时序图说明该断线与短路检测电路的动作。
图32的时序图表示在非反相时钟信号与反相时钟信号为短周期时钟时在各信号线上未发生断线/短路的正常工作时各部分的信号变化。而图33的时序图表示在非反相时钟信号与反相时钟信号为长周期时钟时在各信号线上未发生断线/短路的正常工作时各部分的信号变化。
即使正常工作时在从二输入NOR电路NR1输出的信号[A]上也出现与时滞相当的短时间的Hi脉冲，若非反相时钟信号与反相时钟信号为长周期，则该脉宽增大。这时，若代替多个延迟级D1～D3设置的反相器IV3、IV4的延迟量只能得到与短周期配合的值，则从二输入NAND电路ND1输出的输出[B]上存在错误地输出Low的可能性。
因此，本实施例中，通过来自相位检测器PD1的延迟控制信号来自动控制反相器IV4的延迟量，使非反相时钟信号与反相时钟信号为短周期时钟时延迟量较少，为长周期时钟时延迟量较多。
图32中，由于非反相时钟信号与反相时钟信号为短周期时钟，信号[A]的与时滞相当的短时间的Hi脉冲的脉宽充分小。例如在构成反相器IV4的CMOS晶体管设计成使反相器IV4的延迟量成为非反相时钟信号的1/6周期时，通过将来自相位检测器PD1的延迟控制信号供给反相器IV4，能够将延迟量设定为该值。这时，能够以较少的延迟量在二输入NAND电路ND1得到反相逻辑积，不会出现在输出[B]上错误地输出Low的情况。
另一方面，图33中，由于非反相时钟信号与反相时钟信号为长周期时钟，在信号[A]的与时滞相当的短时间的Hi脉冲的脉宽较大。因此，若用较少的延迟量，存在输出[B]上错误地输出Low的可能性。如上述那样将构成反相器IV4的CMOS晶体管设计成使反相器IV4的延迟量成为非反相时钟信号的1/6周期时，通过将来自相位检测器PD1的延迟控制信号供给反相器IV4，能够将延迟量设定成该值。这时，能够以较大的延迟量在二输入NAND电路ND1中得到反相逻辑积，不会出现在输出[B]上错误地输出Low的情况。
依据本实施例的断线与短路检测电路，可变延迟级即反相器IV4的延迟量受PLL电路PL1中生成的延迟控制信号的控制。因此，能够按照非反相时钟信号与反相时钟信号的频率，自动调整延迟电路的延迟量。
而且，在PLL电路的情况下，由于能够不依赖制造偏差或工作温度/工作电压而调制成常时与差动时钟信号的周期成比例的延迟量，反相器IV4的延迟量也不受这些因素的影响能够进行可靠地调整。另外，本实施例中，也不需要实施例7所需的来自外部的切换信号。
实施例9
本实施例是实施例1的断线与短路检测电路的变形例，它设置了初始复位电路，使第二与第三比较器C2、C3的比较对象即电位Vref与电位Vterm的值不同，且在接通电源时及该时附近，即使信号[B]未被断定的场合，也将第二D-触发器电路F2a设成复位状态。
图34是本实施例的断线与短路检测电路的示图。还有，图34中除了差动缓冲部DB1变更为差动缓冲部DB2以及还设有电阻R、电容C和二输入AND电路AD4以外，其装置结构与图1相同。
电阻R的一端被供给电源电位VDD，电容C的一端与电阻R的另一端相连。另外，电容C的另一端被供给接地电位VSS，二输入AND电路AD4的一个输入端上被供给来自二输入NAND电路ND1的信号[B]。而二输入AND电路AD4的另一输入端与电容C的一端相连，二输入AND电路AD4的输出即信号[E]取代信号[B]，供给第二D-触发器电路F2a的复位端子R。还有，电阻R、电容C和二输入AND电路AD4成为一体，构成上述初始复位电路。
另外，图35是差动缓冲部DB2的详细结构的示图。如图35所示，差动缓冲部DB2中，在电源电位VDD和接地电位VSS之间设置串联的电阻R3～R5，以取代图2的差动缓冲部DB1的电阻R1b、R2b。另外，向第二比较器C2输入电阻R3、R4的连接点的电位Vref1以取代电位Vref，向第三比较器C3输入电阻R3、R5的连接点的电位Vref2以取代电位Vref。还有，设定各电阻R3～R5的值，使各电位的大小成为：非反相时钟信号与反相时钟信号振幅的最大值＞Vref1＞Vterm＞Vref2＞非反相时钟信号与反相时钟信号振幅的最小值。
在第二与第三比较器C2、C3中分别用与电位Vterm不同的电位Vref1、Vref2取代电位Vterm，进行与非反相时钟信号和反相时钟信号的电位的比较。在非反相时钟信号与反相时钟信号的信号线上都发生断线时，第一与第二时钟输入端PADI、PADR上分别经由终端电阻ROI、ROR出现电位Vterm。因此，第二与第三比较器C2、C3分别对电位Vterm和电位Vref1以及电位Vterm和电位Vref2进行比较，第二与第三比较器C2、C3输出的逻辑值不会不确定。从而能够更可靠地检测出差动时钟信号的信号线的断线。
接着，用图36的时序图说明该断线与短路检测电路的动作。
图36的时序图表示非反相时钟信号与反相时钟信号均断线时各部分的信号变化。
在非反相时钟信号与反相时钟信号的信号线上发生断线时，在第一与第二时钟输入端PADI、PADR上均出现电位Vterm。从而，如图36所示，在信号YI上出现Low，在信号YR上出现Hi(依据Vref1＞Vterm＞Vref2)。
结果，从二输入NOR电路NR1输出的信号[A]会持续输出Low。另外，从二输入NAND电路ND1输出的信号[B]会持续输出Hi。
若将该信号[B]直接供给第二D-触发器电路F2a的复位端子R，则尽管发生断线也不会被复位，第二D-触发器电路F2a错误地在信号[CD]上表示正常的情况。
初始复位电路为防止这种现象而设置。在接通电源时及该时附近，电容C上经由电阻R蓄积电荷。如图36所示，对应于该电荷的蓄积，电阻R与电容C的连接端的信号[H]的电位上升。
刚接通电源后，即使信号[B]成为Hi，信号[H]也一直为Low，因此二输入AND电路AD4输出Low作为信号[E]。因而，在该时刻第二D-触发器电路F2a被复位。
其后，若在电容C上电荷蓄积预定量，则如图36所示，信号[E]从Low转变到Hi。由此，以后第二D-触发器电路F2a不会被复位。但是，在非反相时钟信号与反相时钟信号的信号线上发生断线时，由于时钟输入端T上不输入信号Y的转变，从第二D-触发器电路F2a的输出端Q依然会持续输出因接通电源时的复位产生的Low。
就是说，依据本实施例的断线与短路检测电路，通过设置初始复位电路可以实现：尽管非反相时钟信号与反相时钟信号的信号线上均发生断线，但是即使第二与第三比较器C2、C3输出的逻辑值不相等时，初始复位电路也强制地断定信号[E]并供给第二D-触发器电路F2a。因此，可更可靠地检测出差动时钟信号的信号线的断线。
另外，采用电阻R、电容C和二输入AND电路AD4构成初始复位电路，在接通电源时及该时附近，在电容C上电荷蓄积到预定量之间，二输入AND电路AD4的输出不具有活性。从而，容易构成初始复位电路。
还有，图36中示出信号Y被持续输出Hi，但由于第一比较器C1的两输入端上被供给Vterm，严密地说信号Y并不确定，也会有持续输出Low的情况。
实施例10
本实施例是实施例4的断线与短路检测电路的变形例，与图34同样地设置了初始复位电路，使第二与第三比较器C2、C3的比较对象即电位Vref与电位Vterm的值不同，且即使在接通电源时及该时附近信号[B]未被断定的场合，也将第二D-触发器电路F2a设成复位状态。
图37是本实施例的断线与短路检测电路的示图。还有，图37中除了差动缓冲部DB1变更为差动缓冲部DB2以及还设置电阻R、电容C和二输入AND电路AD4以外，其装置结构与图9相同。
差动缓冲部DB2的结构以及初始复位电路的结构与实施例9完全相同，因此这里省略其说明。
接着，用图38的时序图说明该断线与短路检测电路的动作。
图38的时序图也与图36一样示出非反相时钟信号与反相时钟信号均断线时各部分的信号变化。还有，信号YI、 YR、[A]、[B]、Y、[H]均与图36的情况一样，因此省略其说明。
由于信号[B]持续输出Hi，如图10的逻辑值表所示，闩锁电路LT2的输出QC1与闩锁电路LT1的输出QC2均成为持续输出Hi或保持信号。因此，信号[C]与[D]均为如图38所示，持续输出Hi。结果，从二输入AND电路AD1输出的信号不会成为Low。
但是，即使刚接通电源后从二输入AND电路AD1输出的信号成为Hi，信号[H]也一直为Low，因此二输入AND电路AD4输出Low作为信号[E]。因而，在该时刻第二D-触发器电路F2被复位。
因此，在本实施例的情况下也可得到与实施例9相同的效果。
实施例11
本实施例是实施例1的断线与短路检测电路的变形例，其中使实施例1的第二与第三比较器C2、C3的比较对象即电位Vref与电位Vterm的值不同。
本实施例的断线与短路检测电路采用图39的差动缓冲部DB3取代图1的差动缓冲部DB1。
图39是差动缓冲部DB3的详细结构的示图。如图39所示，差动缓冲部DB3中，与图35的差动缓冲部DB2一样，在电源电位VDD和接地电位VSS之间设置串联的电阻R3～R5。但与图35的情况不同的是在电阻R3、R4的连接点上的电位Vref1被输入到第二与第三比较器C2、C3这两个比较器。还有，设定电阻R3～R5的各自的值，使各电位的大小成为：非反相时钟信号与反相时钟信号振幅的最大值＞Vref1＞Vterm＞非反相时钟信号与反相时钟信号振幅的最小值。
在差动缓冲部DB1的情况下，第二与第三比较器C2、C3对与电位Vterm同值的电位Vref和非反相时钟信号与反相时钟信号进行比较。在非反相时钟信号与反相时钟信号的信号线均断线时，在第一与第二时钟输入端PADI、PADR上出现电位Vterm，因此第二与第三比较器C2、C3对电位Vref和电位Vterm进行比较，其输出即信号YI、YR成为Hi或Low不确定。
在图39所示的差动缓冲部DB3的情况下，第二与第三比较器C2、C3对大于电位Vterm值的电位Vref1和非反相时钟信号以及反相时钟信号进行比较。因此，在非反相时钟信号与反相时钟信号的信号线均断线时，在第一与第二时钟输入端PADI、PADR上出现电位Vterm，因此第二与第三比较器C2、C3对电位Vref1和电位Vterm进行比较，其输出即信号YI、YR均成为图40所示的Low。
在本实施例的情况下，在第二与第三比较器C2、C3中分别用不同于电位Vterm的电位Vref1，以取代电位Vterm，进行非反相时钟信号与反相时钟信号之间的电位比较。在非反相时钟信号与反相时钟信号的信号线均断线时，第二与第三比较器C2、C3分别对电位Vterm和电位Vref1进行比较，第二与第三比较器C2、C3输出的逻辑值不会出现不确定的情况。从而，可更可靠地检测出差动时钟信号的信号线的断线。
实施例12
本实施例也是实施例1的断线与短路检测电路的变形例，其中使实施例1的第二与第三比较器C2、C3的比较对象即电位Vref与电位Vterm的值不同。
本实施例的断线与短路检测电路采用图41的差动缓冲部DB4取代图1中的差动缓冲部DB1。
图41是差动缓冲部DB4的详细结构的示图。如图41所示，与图35的差动缓冲部DB2一样，差动缓冲部DB4中在电源电位VDD和接地电位VSS之间设置了串联的电阻R3～R5。但与图35的情况不同的是在电阻R3、R5的连接点上的电位Vref2都被输入到第二与第三比较器C2、C3的+端子。另外，非反相时钟信号被输入到第二比较器C2的-端子，反相时钟信号被输入到第三比较器C3的-端子。
还有，设定电阻R3～R5的各自的值，使各电位的大小成为：非反相时钟信号与反相时钟信号振幅的最大值＞Vterm＞Vref2＞非反相时钟信号与反相时钟信号振幅的最小值。
在图41所示的差动缓冲部DB4的情况下，第二与第三比较器C2、C3对小于电位Vterm值的电位Vref2和非反相时钟信号与反相时钟信号进行比较。因此，在非反相时钟信号与反相时钟信号的信号线均断线时，在第一与第二时钟输入端PADI、PADR上出现电位Vterm，因此第二与第三比较器C2、C3对电位Vref2和电位Vterm进行比较，其输出即信号YI、YR均成为如图42所示的Low(由于与图39不同，在图41中非反相时钟信号与反相时钟信号被输入到-端子而不是+端子)。
在本实施例的情况下，第二与第三比较器C2、C3中分别用与电位Vterm不同的电位Vref2取代电位Vterm，进行非反相时钟信号与反相时钟信号的电位比较。在非反相时钟信号与反相时钟信号的信号线均断线时，第二与第三比较器C2、C3分别会电位Vterm和电位Vref2进行比较，第二与第三比较器C2、C3输出的逻辑值不会成为不确定。从而，可更可靠地检测出差动时钟信号的信号线的断线。
实施例13
本实施例是实施例6的断线与短路检测电路的变形例，比实施例6增加了比较器，能够检测非反相时钟信号与反相时钟信号的强度衰减。
图43是本实施例的断线与短路检测电路的示图。还有，图43中除了采用图44的差动缓冲部DB5来取代差动缓冲部DB1以及还设有反相器IV8、二输入NOR电路NR2、带置位功能的第三与第四D-触发器电路F3b、F4b、延迟电路D7和二输入AND电路AD5以外，其装置结构与图23相同。
本实施例中，反相器IV8与二输入NOR电路NR2成为一体而用作第二信号输出电路。该第二信号输出电路具有这样的功能：在第四比较器C4输出的信号YBI的逻辑值为Low且第五比较器C5输出的信号YBR的逻辑值为Hi时以外，断定信号[F](即设为Low)并加以输出。
图44是差动缓冲部DB5的详细结构的示图。如图44所示，差动缓冲部DB5中，在电源电位VDD和接地电位VSS之间设置串联的电阻R3～R6，以取代图2的差动缓冲部DB1的电阻R1b、R2b。还有，例如可将电阻R3～R6的各电阻值都设成同值。另外，代替图2的电位Vref，第二与第三比较器C2、C3上输入电阻R5、R6的连接点的电位Vref0。
差动缓冲部DB5中还设有第四、第五比较器C4、C5。第四比较器C4有与第一时钟输入端PADI相连的+输入端和接受电阻R3、R5的连接点的电位Vref1的-输入端，它比较+/-输入端上的电位，然后按照该比较结果输出第一逻辑值即Hi或第二逻辑值即Low作为信号YBI。第五比较器C5有与第二时钟输入端PADR相连的+输入端和接受电阻R4、R6的连接点的电位Vref2的-输入端，它比较+/-输入端上的电位，然后按照该比较结果输出第一逻辑值即Hi或第二逻辑值即Low作为信号YBR。
还有，设定电阻R3～R6的各自的值，使各电位的大小成为：非反相时钟信号与反相时钟信号振幅的最大值＞Vrefl＞Vterm＝Vref0＞Vref2＞非反相时钟信号与反相时钟信号振幅的最小值。
信号YBR经反相器IV8作为信号[E]被输入到二输入NOR电路NR2的一个输入端。另外，信号YBI被供给二输入NOR电路NR2的另一输入端。二输入NOR电路NR2的输出作为信号[F]被供给第三与第四D-触发器电路F3b、F4b的置位端子S。还有，第三与第四D-触发器电路F3b、F4b的各时钟输入端T被供给信号Y。
第三D-触发器电路F3b的输入端D被输入接地电位VSS，来自该输出端Q的信号[G]经由延迟电路D7作为信号[H]被供给第四D-触发器电路F4b的输入端D。而来自第四D-触发器电路F4b的输出端Q的信号[CD2]和来自第二D-触发器电路F2a的信号[CD1]被输入到二输入AND电路AD5。然后，从二输入AND电路AD5输出的信号[CD]成为断线或短路的检测信号。
接着，用图45～图49的时序图说明该断线与短路检测电路的动作。图45的时序图表示在非反相时钟信号与反相时钟信号的各信号线上未发生断线/短路的、正常工作时各部分的信号变化。而图46的时序图表示在反相时钟信号的信号线上发生断线时各部分的信号变化。另外，图47的时序图表示在非反相时钟信号与反相时钟信号衰减时各部分的信号变化。而图48的时序图表示发生了反相时钟信号的信号线与接地电位VSS短路时各部分的信号变化。另外，图49的时序图表示发生了反相时钟信号的信号线与电源电位VDD短路时各部分的信号变化。
首先，正常工作时，第一时钟输入端PADI的非反相时钟信号和第二时钟输入端PADR的反相时钟信号的相位相反，重复HiLow。从而，如图45所示，信号YI、YR也以相反的相位重复HiLow。而信号YBI、YBR也以相反的相位重复HiLow。
从二输入EXNOR电路ER1输出的信号[A]在信号YI与YR均为Low以及均为Hi时成为Hi，除此以外的情况下成为Low。与图24一样，图45中示出在信号YI的变化和信号YR的变化上存在若干相位偏移的情况。因此，在信号YI与YR均为Low或Hi时信号[A]上出现短时间的脉冲形状的Hi。然后，与图24一样，信号[B]持续输出Hi。结果，信号[B]不会成为Low，第二D-触发器电路F2a不会被复位。因而，从第二D-触发器电路F2a输出的信号[CD1]被断定为Hi。
另一方面，从二输入NOR电路NR2输出的信号[F]在信号YBI为Low、信号YBR为Hi时成为Hi，除此以外的情况下成为Low。然后，图45中信号YBI成为Hi、信号YBR成为Low的期间较长，因此在信号[F]上出现长时间的脉冲形状的Low。结果，第三与第四D-触发器电路F3b、F4b被置位。因此，第四D-触发器电路F4b断定信号[CD2]，信号[CD2]输出Hi。
如图45所示，二输入AND电路AD5接受信号[CD1]与[CD2]的Hi，将信号[CD]断定为Hi并加以输出。由于该信号[CD]持续输出Hi，说明在信号线上未发生断线与短路，判断为正常。
另一方面，在反相时钟信号的信号线上发生断线时，第二时钟输入端PADR上出现以与非反相时钟信号相同相位变化的信号。从而，如图46所示，在信号YR上出现与信号YI相同的信号变化。另外，在信号YBR上也出现与信号YBI相同的信号变化。
从二输入EXNOR电路ER1输出的信号[A]在信号YI与YR均为Low或Hi时成为Hi，除此以外的情况下成为Low。图46中，在信号YI与YR均为Low或Hi时，在信号[A]上出现比图45的情况更长时间的脉冲形状的Hi。结果，从二输入NAND电路ND1输出的信号[B]成为Low，第二D-触发器电路F2a被复位。因此，第二D-触发器电路F2a不会接受信号[D]并断定输出，信号[CD1]持续输出Low。
另一方面，从二输入NOR电路NR2输出的信号[F]在信号YBI为Low、信号YBR为Hi时成为Hi，除此以外的情况下成为Low。而且，图46中，由于信号YBI成为Low、信号YBR成为Hi的期间较短，因此在信号[F]上出现长时间的脉冲形状的Low。结果，第三与第四D-触发器电路F3b、F4b被置位。因此，第四D-触发器电路F4b断定信号[CD2]，信号[CD2]输出Hi。
如图46所示，二输入AND电路AD5接受信号[CD1]的Low与[CD2]的Hi，将信号[CD]求反为Low后输出。由于该信号[CD]持续输出Low，说明在信号线上发生断线或短路，判断为异常。
另外，非反相时钟信号与反相时钟信号均衰减时，如图47所示，信号YI、YR以相反的相位重复HiLow。但是，对信号YBI、YBR来说，由于非反相时钟信号与反相时钟信号的振幅达不到Vref1与Vref2的电平，在信号YBI上会出现Low，在信号YBR上会出现Hi。
这时，信号[A]、[B]与[CD1]进行与图45一样的信号变化，但从二输入NOR电路NR2输出的信号[F]一直为Hi。结果，第三与第四D-触发器电路F3b、F4b不会被置位。因此，第四D-触发器电路F4b不断定信号[CD2]，信号[CD2]输出Low。
如图47所示，二输入AND电路AD5接受信号[CD1]的Hi与[CD2]的Low，然后将信号[CD]求反为Low后输出。由于该信号[CD]持续输出Low，说明发生信号的衰减，判断为异常。
另外，发生反相时钟信号的信号线与接地电位VSS的短路时，在第二时钟输入端PADR上出现与接地电位VSS对应的Low。从而，如图48所示，在信号YR、YBR上会出现Low。
由于信号YR为Low且信号YI转变在HiLow，从二输入EXNOR电路ER1输出的信号[A]重复HiLow的转变。因此，在信号[B]上出现长时间的脉冲形状的Low。结果，第二D-触发器电路F2a被复位。因此，第二D-触发器电路F2a不会接受信号[D]而断定输出，信号[CD1]持续输出Low。
另一方面，从二输入NOR电路NR2输出的信号[F]在信号YBI为Low、信号YBR为Hi时成为Hi，除此以外的情况下成为Low。图48中，由于信号YBR一直为Low，信号[F]也一直为Low。结果，第三与第四D-触发器电路F3b、F4b被置位。因此，第四D-触发器电路F4b断定信号[CD2]，输出Hi。
如图48所示，二输入AND电路AD5接受信号[CD1]的Low与[CD2]的Hi，将信号[CD]求反为Low后输出。由于该信号[CD]持续输出Low，说明在信号线上发生断线或短路，判断为异常。
另外，发生反相时钟信号的信号线与电源电位VDD的短路时，在第二时钟输入端PADR上出现与电源电位VDD对应的Hi。从而，如图49所示，在信号YR、YBR上会出现Hi。
由于信号YR为Hi且信号YI在HiLow转变，从二输入EXNOR电路ER1输出的信号[A]重复HiLow的转变。因此，在信号[B]上出现长时间的脉冲形状的Low。结果，第二D-触发器电路F2a被复位。因此，第二D-触发器电路F2a不会接受信号[D]并断定输出，信号[CD1]持续输出Low。
另一方面，从二输入NOR电路NR2输出的信号[F]在信号YBI为Low、信号YBR为Hi时成为Hi，除此以外的情况下成为Low。图49中，由于信号YBI成为Hi、信号YBR成为Low的期间较长，在信号[F]上出现长时间的脉冲形状的Low。结果，第三与第四D-触发器电路F3b、F4b被置位。因此，第四D-触发器电路F4b断定信号[CD2]，信号[CD2]输出Hi。
如图49所示，二输入AND电路AD5接受信号[CD1]的Low与[CD2]的Hi，并将信号[CD]求反为Low后输出。由于该信号[CD]持续输出Low，说明在信号线上发生断线或短路，判断为异常。
本实施例中，第三与第四D-触发器电路F3b、F4b以及延迟电路D7成为一体而用作第二触发器电路。该第二触发器电路中有：接受从第一比较器C1输出的信号Y的时钟输入端、被供给与逻辑值Low对应的电压信号(即接地电位VSS)的输入端和将输出信号输出的输出端(即第四D-触发器电路F4b的输出端Q)。该第二触发器电路具有如下功能：在时钟输入端接受的信号Y上存在预定方向的转变时，输出该电压信号作为已求反的输出信号[CD2]，在从上述第二信号输出电路接受了已断定的(Low电平的)信号[F]时，断定输出信号[CD2]。
依据本实施例，在非反相时钟信号与反相时钟信号的振幅已衰减时，第二触发器电路将输出信号[CD2]求反，二输入AND电路AD5的输出也被求反，可判断发生了非反相时钟信号与反相时钟信号的振幅的衰减。因此，不仅能检测出差动时钟信号的信号线的断线与短路，还可检测出非反相时钟信号与反相时钟信号的振幅的衰减。
另外，第四D-触发器电路F4b在信号Y上存在预定方向的转变时将第三D-触发器电路F3b的输出作为已求反的输出信号加以输出，并接受已断定的(Low电平的)信号[F]时，第三与第四D-触发器电路F3b、F4b一起断定该输出。因此，在第四D-触发器电路F4b接受已断定的信号[F]并将该输出断定(设成Hi电平)后，即使在信号Y上暂时出现预定方向的转变，因第三D-触发器电路F3b的输出[G]已被断定，第四D-触发器电路F4b也不会错误地将输出信号求反。
还有，由于存在延迟电路D7，第三与第四D-触发器电路F3b、F4b接受已断定的信号[F]并将该输出断定后，在信号Y上暂时出现预定方向的转变时，第三D-触发器电路F3b的输出[G]不会马上传输到第四D-触发器电路F4b，能够可靠地防止第四D-触发器电路F4b的误求反。
第二信号输出电路中包含：接受第五比较器C5的输出的反相器IV8以及作为逻辑门电路接受第四比较器C4的输出与反相器IV8的输出的二输入NOR电路NR2。因此，在第四比较器C4输出的逻辑值为Low，且第五比较器C5输出的逻辑值为Hi以外的情况下，第二信号输出电路可断定信号[F]。
实施例14
本实施例是实施例13的断线与短路检测电路的变形例，它设有电阻R与电容C，以取代实施例13的第三与第四D-触发器电路F3b、F4b与延迟电路D7，与实施例13一样，也能检测出非反相时钟信号与反相时钟信号的强度的衰减。
图50是本实施例的断线与短路检测电路的示图。还有，图50中除了设置电阻R、电容C、PMOS晶体管P1、NMOS晶体管N1与反相器IV9、IV10来取代第三与第四D-触发器电路F3b、F4b与延迟电路D7以外，其装置结构与图43相同。
反相器IV9被输入来自二输入NOR电路NR2的信号[F]。PMOS晶体管P1的源极上被供给电源电位VDD。PMOS晶体管P1的漏极与电阻R的一端相连。电阻R的另一端与NMOS晶体管N1的漏极相连。NMOS晶体管N1的源极被供给接地电位VSS。还有，PMOS晶体管P1与NMOS晶体管N1的栅极共同被供给反相器IV9的输出。
NMOS晶体管N1的漏极也与电容C的一端相连。电容C的另一端被供给接地电位VSS。而电容C的一端的电位被输入到反相器IV10，反相器IV10的输出作为信号[CD2]被输入到二输入AND电路AD5。
接着，用图51～图54的时序图说明该断线与短路检测电路的动作。图51的时序图表示在非反相时钟信号与反相时钟信号的各信号线上未发生断线/短路的正常工作时各部分的信号变化。而图52的时序图表示在反相时钟信号的信号线上发生了断线时各部分的信号变化。另外，图53的时序图表示非反相时钟信号与反相时钟信号衰减时各部分的信号变化。而图54的时序图表示发生了反相时钟信号的信号线与接地电位VSS的短路时各部分的信号变化。
首先，正常工作时，第一时钟输入端PADI的非反相时钟信号和第二时钟输入端PADR的反相时钟信号的相位相反，并重复HiLow。从而，如图51所示，信号YI、YR也以相反的相位重复HiLow。另外，信号YBI、YBR也以相反的相位重复HiLow。
从二输入EXNOR电路ER1输出的信号[A]在信号YI与YR均为Low以及均为Hi时成为Hi，除此以外的情况下成为Low。与图24一样，图5 1中示出在信号YI的变化和信号YR的变化上存在若干相位偏移的情况。因此，在信号YI与YR均为Low或Hi时，在信号[A]上出现短时间的脉冲形状的Hi。然后，与图24一样，信号[B]持续输出Hi。结果，信号[B]不成为Low，第二D-触发器电路F2a不会被复位。因而，从第二D-触发器电路F2a输出的信号[CD1]被断定为Hi。
另一方面，从二输入NOR电路NR2输出的信号[F]在信号YBI为Low、信号YBR为Hi时成为Hi，除此以外的情况下成为Low。图51中，由于信号YBI成为Low且信号YBR成为Hi的期间较长，在信号[F]上出现长时间的脉冲形状的Hi。
若信号[F]成为Hi则经由反相器IV9向PMOS晶体管P1的栅极传送Low电平。从而，PMOS晶体管P1导通(ON)，在电容C上电荷蓄积。从而，电容C一端的信号[G]上升。
但是，图51中信号[F]的Hi电平成为脉冲形状，因此，若信号[F]的电平返回到Low，则信号[G]的上升将停止。反相器IV10使信号[G]反相后作为Hi电平的信号[CD2]输入到二输入AND电路，因此，信号[CD]依赖于来自第二D-触发器电路F2a的信号[CD1]的信号变化。因而，如图51所示，二输入AND电路AD5接受信号[CD1]与[CD2]的Hi，将信号[CD]断定为Hi并加以输出。由于该信号[CD]持续输出Hi，说明在信号线上未发生断线与短路，判断为正常。
另一方面，在反相时钟信号的信号线上发生断线时，第二时钟输入端PADR上出现以与非反相时钟信号同相位变化的信号。从而，如图52所示，在信号YR上出现与信号YI相同的信号变化。另外，在信号YBR也出现与信号YBI相同的信号变化。
从二输入EXNOR电路ER1输出的信号[A]在信号YI与YR均为Low或Hi时成为Hi，除此以外的情况下成为Low。图52中，在信号YI与YR均为Low或Hi时，信号[A]上出现比图51的情况更长时间的脉冲形状的Hi。结果，从二输入NAND电路ND1输出的信号[B]成为Low，第二D-触发器电路F2a被复位。因此，第二D-触发器电路F2a不会接受信号[D]并断定输出，信号[CD1]持续输出Low。
另一方面，从二输入NOR电路NR2输出的信号[F]在信号YBI为Low、信号YBR为Hi时成为Hi，除此以外的情况下成为Low。图52中，由于信号YBI成为Low且信号YBR成为Hi的期间较短，在信号[F]上出现短时间的脉冲形状的Hi。
由于信号[F]的大部分的期间为Low，经由反相器IV9向NMOS晶体管N1的栅极传送Hi电平。从而，NMOS晶体管N1导通(ON)，电容C的电荷成为放电状态。在电容C的一端的信号[G]上看不到上升。
由于反相器IV10将信号[G]反相后作为Hi电平的信号[CD2]输入到二输入AND电路，信号[CD]依赖于来自第二D-触发器电路F2a的信号[CD1]的信号变化。结果，二输入AND电路AD5接受信号[CD1]的Low与[CD2]的Hi，将信号[CD]求反为Low并加以输出。由于该信号[CD]持续输出Low，说明在信号线上发生断线或短路，判断为异常。
另外，非反相时钟信号与反相时钟信号均在衰减时，如图53所示，信号YI、YR以相反的相位重复HiLow。但对信号YBI、YBR来说，由于非反相时钟信号与反相时钟信号的振幅未达到Vref1与Vref2的电平，在信号YBI上出现Low，在信号YBR上出现Hi。
这时，信号[A]、[B]与[CD1]成为与图51一样的信号变化，但从二输入NOR电路NR2输出的信号[F]一直为Hi。信号[F]成为Hi时，经由反相器IV9向PMOS晶体管P1的栅极传送Low电平。从而，PMOS晶体管P1导通(ON)，在电容C上电荷蓄积。使电容C的一端的信号[G]上升。
由于图53中信号[F]的Hi电平恒定，信号[G]持续上升，直到在电容C上蓄积预定量的电荷为止。反相器IV10将上升结束后的信号[G]反相后作为Low电平的信号[CD2]输入到二输入AND电路。结果，二输入AND电路AD5接受信号[CD1]的Hi与[CD2]的Low，将信号[CD]求反为Low加以输出。由于该信号[CD]持续输出Low，说明发生了信号的衰减，判断为异常。
另外，发生了反相时钟信号的信号线与接地电位VSS的短路时，在第二时钟输入端PADR上出现与接地电位VSS对应的Low。从而，如图54所示，在信号YR、YBR上出现Low。
由于信号YR为Low且信号YI在HiLow之间转变，从二输入EXNOR电路ER1输出的信号[A]重复HiLow的转变。因此，在信号[B]上出现长时间的脉冲形状的Low。结果，第二D-触发器电路F2a被复位。因而，第二D-触发器电路F2a不会接受信号[D]并断定输出，信号[CD1]持续输出Low。
另一方面，从二输入NOR电路NR2输出的信号[F]在信号YBI为Low、信号YBR为Hi时成为Hi，除此以外的情况下成为Low。图54中，由于信号YBR一直为Low，所以信号[F]也一直为Low。
由于信号[F]为Low电平，经由反相器IV9向NMOS晶体管N1的栅极传送Hi电平。从而，NMOS晶体管N1导通(ON)，电容C的电荷成为放电状态。因而，在电容C的一端的信号[G]上看不到上升。
由于反相器IV10将信号[G]反相后作为Hi电平的信号[CD2]输入到二输入AND电路，信号[CD]依赖于来自第二D-触发器电路F2a的信号[CD1]的信号变化。结果，二输入AND电路AD5接受信号[CD1]的Low与[CD2]的Hi，将信号[CD]求反为Low后输出。由于该信号[CD]持续输出Low，说明在信号线上发生断线或短路，判断为异常。
依据本实施例的断线与短路检测电路，除了第四比较器C4输出的逻辑值为Low且第五比较器C5输出的逻辑值为Hi的情况以外，二输入NOR电路NR1断定信号[F]，已断定的信号[F]经由反相器IV9传送到PMOS晶体管P1。因此，若PMOS晶体管P1导通(ON)，则经由电阻R在电容C上蓄积电荷。由此，非反相时钟信号与反相时钟信号的振幅在衰减时，在电容C上蓄积电荷且二输入AND电路AD5的输出被求反，可判断发生了非反相时钟信号与反相时钟信号的振幅的衰减。因此，不仅能检测出差动时钟信号的信号线的断线与短路，还可检测出非反相时钟信号与反相时钟信号的振幅的衰减。

Claims (15)

1.一种断线与短路检测电路，其特征在于设有：
被输入非反相时钟信号的第一时钟输入端；
被输入其相位与所述非反相时钟相反的反相时钟信号的第二时钟输入端；
包含与所述第一时钟输入端相连的一端和被供给第一电位的另一端的第一终端电阻；
包含与所述第二时钟输入端相连的一端和被供给所述第一电位的另一端的第二终端电阻；
包含与所述第一时钟输入端相连的第一信号输入端和与所述第二时钟输入端相连的第二信号输入端，对所述第一与第二信号输入端上的电位进行比较，然后按照该比较结果输出第一逻辑值或与所述第一逻辑值不同的第二逻辑值的第一比较器；
包含与所述第一时钟输入端相连的第一信号输入端和被供给第二电位的第二信号输入端，对所述第一与第二信号输入端上的电位进行比较，然后按照该比较结果输出所述第一或第二逻辑值的第二比较器；
包含与所述第二时钟输入端相连的第一信号输入端和被供给第三电位的第二信号输入端，对所述第一与第二信号输入端上的电位进行比较，然后按照该比较结果输出所述第一或第二逻辑值的第三比较器；
在所述第二与第三比较器输出的逻辑值在预定期间以上的期间相等时输出第一信号的第一信号输出电路；以及
包含接受所述第一比较器的输出的时钟输入端、被供给与所述第一或第二逻辑值的任一值对应的电压信号的输入端、接受所述第一信号的另一输入端以及将输出信号输出的输出端，在所述时钟输入端接受的所述第一比较器的输出上存在预定方向的转变时输出与所述电压信号对应的信号作为所述输出信号，而在接受了所述第一信号时，将所述输出信号无效化的第一触发器电路。
2.如权利要求1所述的断线与短路检测电路，其特征在于：
所述第一信号输出电路至少包含接受所述第二与第三比较器的输出的二输入NOR电路、二输入AND电路和二输入EXNOR电路中的一个电路作为逻辑门电路。
3.如权利要求2所述的断线与短路检测电路，其特征在于：
所述第一信号输出电路中还包含接受所述逻辑门电路的输出后使之延迟所述预定期间而输出的延迟电路以及接受所述延迟电路的输出和所述逻辑门电路的输出的二输入NAND电路。
4.如权利要求3所述的断线与短路检测电路，其特征在于：
所述延迟电路中包含多个延迟级；
所述第一信号输出电路还包含可选择所述多个延迟级的各输出的任一个作为所述延迟电路的输出，向所述NAND电路输出的选择电路。
5.如权利要求3所述的断线与短路检测电路，其特征在于：
还设有包含振荡器的、向所述振荡器供给延迟控制信号并生成与所述第一比较器的输出的周期同步的信号后加以输出的锁相环电路；
所述延迟电路中包含可使延迟量改变的至少一个可变延迟级；
所述可变延迟级的延迟量由所述锁相环电路生成的所述延迟控制信号控制。
6.如权利要求1所述的断线与短路检测电路，其特征在于：
所述第一触发器电路包含第一与第二D-触发器电路以及延迟电路；
所述第一D-触发器电路上被输入所述电压信号，所述第一D-触发器电路在所述时钟输入端接受的所述第一比较器的输出上存在所述预定方向的转变时输出所述电压信号；
所述第一D-触发器电路的输出经所述延迟电路延迟后输入到所述第二D-触发器电路，所述第二D-触发器电路在所述时钟输入端接受的所述第一比较器的输出上存在所述预定方向的转变时将与所述第一D-触发器电路的输出对应的信号作为所述输出信号加以输出；
在接受了所述第一信号时，所述第一与第二D-触发器电路均将该输出无效化。
7.如权利要求1所述的断线与短路检测电路，其特征在于：
所述第一触发器电路包含第一与第二D-触发器电路；
所述第一D-触发器电路上被输入所述电压信号，所述第一D-触发器电路在所述时钟输入端接受的所述第一比较器的输出上存在所述预定方向的转变时输出所述电压信号；
所述第一D-触发器电路的输出被输入到所述第二D-触发器电路，所述第二D-触发器电路在所述时钟输入端接受的所述第一比较器的输出上存在与所述预定方向相反的转变时将与所述第一D-触发器电路的输出对应的信号作为所述输出信号加以输出；
在接受了所述第一信号时，所述第一与第二D-触发器电路均将该输出无效化。
8.如权利要求1所述的断线与短路检测电路，其特征在于：
所述第一触发器电路包含D-触发器电路以及多个闩锁电路；
所述D-触发器电路上被输入所述电压信号，所述D-触发器电路在所述时钟输入端接受的所述第一比较器的输出上存在所述预定方向的转变时输出与所述电压信号对应的信号作为所述输出信号；
所述多个闩锁电路上各自被输入所述第一比较器的输出与所述第一信号；
在所述多个闩锁电路的任一个输出了被有效化的信号时，所述D-触发器电路将所述输出信号的输出无效化。
9.如权利要求1所述的断线与短路检测电路，其特征在于：
所述第一电位的值和所述第二与第三电位的值不同。
10.如权利要求1所述的断线与短路检测电路，其特征在于：
还设有即使在接通电源时及该时附近所述第一信号输出电路未输出所述第一信号，也将所述第一信号供给所述第一触发器电路的初始复位电路。
11.如权利要求10所述的断线与短路检测电路，其特征在于：
所述初始复位电路中设有电阻、电容、二输入AND电路；
所述电阻的一端上被供给第四电位；
所述电容的一端与所述电阻的另一端相连；
所述电容的另一端上被供给第五电位；
所述二输入AND电路的一个输入端上被供给所述第一信号，所述二输入AND电路的另一端与所述电容的所述一端相连，所述二输入AND电路的输出取代所述第一信号，被供给到所述第一触发器电路。
12.如权利要求1所述的断线与短路检测电路，其特征在于设有：
包含与所述第一时钟输入端相连的第一信号输入端和被供给第六电位的第二信号输入端，对所述第一与第二信号输入端上的电位进行比较，然后按照该比较结果输出所述第一或第二逻辑值的第四比较器；
包含与所述第二时钟输入端相连的第一信号输入端和被供给第七电位的第二信号输入端，对所述第一与第二信号输入端上的电位进行比较，然后按照该比较结果输出所述第一或第二逻辑值的第五比较器；
除了所述第四比较器输出的逻辑值为所述第二逻辑值、所述第五比较器输出的逻辑值为所述第一逻辑值时以外，输出第二信号的第二信号输出电路；
包含接受所述第一比较器输出的所述第一或第二逻辑值的时钟输入端、被供给与所述第一或第二逻辑值对应的电压信号的输入端、接受所述第二信号的另一输入端以及将输出信号输出的输出端，在所述时钟输入端接受的所述第一比较器的输出上存在预定方向的转变时输出所述电压信号作为所述输出信号，而在接受了所述第二信号时，将所述输出信号有效化的第二触发器电路；以及
其输入端上被供给来自所述第一与第二触发器电路的输出的二输入AND电路。
13.如权利要求12所述的断线与短路检测电路，其特征在于：
所述第二触发器电路包含第三与第四D-触发器电路以及延迟电路；
所述第三D-触发器电路上被输入所述电压信号，所述第三D-触发器电路在所述时钟输入端接受的所述第一比较器的输出上存在所述预定方向的转变时输出所述电压信号；
所述第三D-触发器电路的输出经所述延迟电路延迟后输入到所述第四D-触发器电路，所述第四D-触发器电路在所述时钟输入端接受的所述第一比较器的输出上存在所述预定方向的转变时将所述第三D-触发器电路的输出作为所述输出信号加以输出；
在接受了所述第二信号时，所述第三与第四D-触发器电路均将该输出有效化。
14.如权利要求1所述的断线与短路检测电路，其特征在于设有：
包含与所述第一时钟输入端相连的第一信号输入端和被供给第六电位的第二信号输入端，对所述第一与第二信号输入端上的电位进行比较，然后按照该比较结果输出所述第一或第二逻辑值的第四比较器；
包含与所述第二时钟输入端相连的第一信号输入端和被供给第七电位的第二信号输入端，对所述第一与第二信号输入端上的电位进行比较，然后按照该比较结果输出所述第一或第二逻辑值的第五比较器；
除了所述第四比较器输出的逻辑值为第二逻辑值、所述第五比较器输出的逻辑值为第一逻辑值时以外，输出第二信号的第二信号输出电路；
将所述第二信号反相的第一反相器；
包含被供给第八电位的第一电流电极、被供给所述第一反相器的输出的控制电极以及第二电流电极的第一晶体管；
包含与所述第一晶体管的所述第二电流电极相连的一端和另一端的电阻；
包含被供给第九电位的第一电流电极、被供给所述第一反相器的输出的控制电极以及与所述电阻的所述另一端相连的第二电流电极的第二晶体管；
包含与所述第二晶体管的所述第二电流电极相连的一端和被供给第十电位的另一端的电容；
被输入所述电容的所述一端上的电位的第二反相器；以及
其输入端接受来自所述第一触发器电路的输出与来自所述第二反相器的输出的二输入AND电路。
15.如权利要求12或权利要求14所述的断线与短路检测电路，其特征在于：
所述第二信号输出电路包含接受第五比较器的输出的第三反相器以及作为逻辑门电路接受所述第四比较器的输出与所述第三反相器的输出的二输入NOR电路。
CNB2004100564208A 2003-08-07 2004-08-06 断线与短路检测电路 Expired - Fee Related CN100469066C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2003289118A JP4190976B2 (ja) 2003-08-07 2003-08-07 断線及び短絡検出回路
JP289118/03 2003-08-07
JP289118/2003 2003-08-07

Publications (2)

Publication Number Publication Date
CN1581861A true CN1581861A (zh) 2005-02-16
CN100469066C CN100469066C (zh) 2009-03-11

Family

ID=34367553

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2004100564208A Expired - Fee Related CN100469066C (zh) 2003-08-07 2004-08-06 断线与短路检测电路

Country Status (3)

Country Link
US (2) US7212027B2 (zh)
JP (1) JP4190976B2 (zh)
CN (1) CN100469066C (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104732947A (zh) * 2015-04-16 2015-06-24 京东方科技集团股份有限公司 一种驱动芯片、驱动板及其测试方法、显示装置
CN104769829A (zh) * 2012-10-31 2015-07-08 松下知识产权经营株式会社 电源装置和使用该电源装置的车辆用照明装置
CN109425803A (zh) * 2017-08-24 2019-03-05 许继集团有限公司 一种模拟量断线故障检测方法、系统及采集装置
CN110031742A (zh) * 2018-01-12 2019-07-19 神讯电脑(昆山)有限公司 线路板连锡检测电路

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4673652B2 (ja) * 2005-03-29 2011-04-20 富士通セミコンダクター株式会社 半導体装置の試験方法及び半導体装置
JP4708867B2 (ja) * 2005-06-02 2011-06-22 ルネサスエレクトロニクス株式会社 半導体集積回路並びにその試験装置及び試験方法
US7567100B2 (en) * 2007-03-30 2009-07-28 Integrated Device Technology, Inc. Input clock detection circuit for powering down a PLL-based system
US7646224B2 (en) * 2007-05-04 2010-01-12 Exar Corporation Means to detect a missing pulse and reduce the associated PLL phase bump
US7816958B2 (en) * 2007-05-04 2010-10-19 Exar Corporation Means to reduce the PLL phase bump caused by a missing clock pulse
US7868664B2 (en) * 2009-01-16 2011-01-11 Tektronix, Inc. Generating a trigger from a differential signal
JP5206571B2 (ja) 2009-04-22 2013-06-12 富士通セミコンダクター株式会社 グランドオープン検出回路を有する集積回路装置
US8493072B2 (en) * 2010-03-09 2013-07-23 Koninklijke Philips N.V. Method and apparatus for detecting a short circuit
US9557354B2 (en) * 2012-01-31 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Switched capacitor comparator circuit
JP2013247437A (ja) 2012-05-24 2013-12-09 Fujitsu Ltd 試験信号の受信装置、電子装置、信号受信方法
FR2992485B1 (fr) * 2012-06-21 2014-09-12 Sagem Defense Securite Circuit electrique de coupure d'une alimentation electrique a relais et fusibles
US8829943B2 (en) * 2012-10-19 2014-09-09 Stmicroelectronics International N.V. Low supply voltage analog disconnection envelope detector
JP6204812B2 (ja) * 2013-12-10 2017-09-27 株式会社メガチップス 入力電圧レンジモニタ回路
US10917129B2 (en) * 2017-11-14 2021-02-09 Stmicroelectronics International N.V. Circuit for determining whether an actual transmission was received in a low-voltage differential sensing receiver
WO2020043014A1 (en) * 2018-08-28 2020-03-05 Changxin Memory Technologies, Inc. Boundary test circuit, memory and boundary test method
JP7040480B2 (ja) * 2019-02-28 2022-03-23 株式会社デンソー 電圧検出装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03222552A (ja) 1990-01-29 1991-10-01 Fujitsu Ltd 平衡伝送インターフェイスの障害検出回路
JP3036991B2 (ja) 1992-08-31 2000-04-24 埼玉日本電気株式会社 平衡伝送路断線検出回路
JP2003143239A (ja) 2001-11-01 2003-05-16 Mitsubishi Electric Corp インタフェース回路
US6650149B1 (en) * 2002-08-15 2003-11-18 Pericom Semiconductor Corp. Latched active fail-safe circuit for protecting a differential receiver

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104769829A (zh) * 2012-10-31 2015-07-08 松下知识产权经营株式会社 电源装置和使用该电源装置的车辆用照明装置
CN104732947A (zh) * 2015-04-16 2015-06-24 京东方科技集团股份有限公司 一种驱动芯片、驱动板及其测试方法、显示装置
CN104732947B (zh) * 2015-04-16 2017-02-22 京东方科技集团股份有限公司 一种驱动芯片、驱动板及其测试方法、显示装置
US9810932B2 (en) 2015-04-16 2017-11-07 Boe Technology Group Co., Ltd. Driver chip, driver board and test method thereof, and display device
CN109425803A (zh) * 2017-08-24 2019-03-05 许继集团有限公司 一种模拟量断线故障检测方法、系统及采集装置
CN109425803B (zh) * 2017-08-24 2021-06-04 许继集团有限公司 一种模拟量断线故障检测方法、系统及采集装置
CN110031742A (zh) * 2018-01-12 2019-07-19 神讯电脑(昆山)有限公司 线路板连锡检测电路

Also Published As

Publication number Publication date
JP4190976B2 (ja) 2008-12-03
CN100469066C (zh) 2009-03-11
US20050110526A1 (en) 2005-05-26
US7212027B2 (en) 2007-05-01
JP2005057677A (ja) 2005-03-03
US20070296455A1 (en) 2007-12-27
US7397269B2 (en) 2008-07-08

Similar Documents

Publication Publication Date Title
CN1581861A (zh) 断线与短路检测电路
CN1154903C (zh) 接收时钟作为输入信号并提供电压作为输出信号的频压转换电路
CN1311618C (zh) 开关电源装置
CN1251080C (zh) 半导体试验装置的校准方法
CN1766658A (zh) 电压检测电路、过电流检测电路、充电电流控制系统及电压检测方法
CN1277351C (zh) D类放大器
CN1225703C (zh) 信号接收电路、数据传送控制装置及电子设备
CN1175421C (zh) 逻辑电路
CN1976229A (zh) 半导体集成电路及泄漏电流降低方法
CN1790912A (zh) 半导体集成电路装置
CN1677570A (zh) 写入多值数据的非易失性半导体存储装置
CN1525187A (zh) 半导体集成电路测试装置及半导体集成电路制造方法
CN1826691A (zh) 多电源电压半导体器件
CN1213484A (zh) 高频换流器及应用该高频换流器的感应加热烹调器
CN1446402A (zh) 定时电路以及内设该定时电路的半导体存储装置
CN1263042C (zh) 读取电路、参考电路和半导体存储装置
CN1568569A (zh) 电压检测电路和使用它的内部电压发生电路
CN1905075A (zh) 半导体存储器件
CN1595807A (zh) 能以数字量观测降压转换器输出的半导体集成电路
CN1215480C (zh) 半导体存储部件及其控制方法
CN1181615C (zh) 信号检测电路、数据传送控制装置和电子设备
CN1099761C (zh) 输出电路和应用了输出电路的电子机器
CN1213434C (zh) 差动读出放大器电路和使用该电路的动态逻辑电路
CN1474507A (zh) 输出和输入电路、电子电路、多路复用器和去多路复用器
CN1138279C (zh) 扫描路径形成电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
ASS Succession or assignment of patent right

Owner name: RENESAS ELECTRONICS CO., LTD.

Free format text: FORMER OWNER: RENESAS TECHNOLOGY CORP.

Effective date: 20100925

C41 Transfer of patent application or patent right or utility model
TR01 Transfer of patent right

Effective date of registration: 20100925

Address after: Kawasaki, Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Tokyo, Japan, Japan

Patentee before: Renesas Technology Corp.

CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20090311

Termination date: 20140806

EXPY Termination of patent right or utility model