CN113992484A - 用于高速串行接口的自适应均衡器及SerDes收发机 - Google Patents

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Abstract

本发明公开了一种用于高速串行接口的自适应均衡器及SerDes收发机，本发明的自适应均衡器包括判决器Slicer和均衡器参数调节模块LMS，判决器Slicer用于根据接收数据y(n)进行判决得到判决结果作为所期望的响应d(n)，所述均衡器参数调节模块LMS用于每间隔指定数量个UI根据接收数据y(n)和所期望的响应d(n)基于最小均方算法来动态迭代调整均衡器的参数；本发明的SerDes收发机包括前述自适应均衡器。本发明在自适应均衡器中提出一种协同自适应均衡技术，采用判决器Slicer的判决值进行盲自适应均衡，能有效简化均衡器的结构，减小收敛时间，提高自适应均衡器的性能。

Description

用于高速串行接口的自适应均衡器及SerDes收发机
技术领域
本发明涉及芯片、背板间电通信和光通信领域的有线数据传输技术，具体涉及一种用于高速串行接口的自适应均衡器及SerDes收发机。
背景技术
串行器/解串器(Serializer/Deserializer，SerDes)是目前高速串行数据通信的主流技术之一，因其成本低、速率高、抗干扰能力强等特点，被广泛应用于以太网、光纤通信和无线通信等应用领域。均衡器是SerDes中的重要组成部分，它的主要功能是消除或者减弱高速信号传输时由于信道的高频衰减和多径时延等非理想因素带来的码间干扰(InterSymbol Interference，ISI)，降低信号传输的误码率。常见的均衡器有连续时间线性均衡器(Continuous Time Linear Equalizer，CTLE)，前向反馈均衡器(Forward FeedbackEqualizer，FFE)和判决反馈均衡器(Decision Feedback Equalizer，DFE)。典型SerDes收发机的结构框图如图1所示：①发送端的多路复用器(Multiplexer，MUX)将并行信号转换为串行信号，经过FFE进行预加重或者去加重后，由驱动器(DRV)驱动后输出给信道(Channel)。锁相环(PLL)为MUX和DRV提供参考时钟。②接收端通常同时采用CTLE和DFE等多种均衡器，首先使用CTLE对信号进行初步的补偿，再利用DFE进一步改善信号质量。均衡后的信号由解复用器(Demultiplexer，DeMUX)分解成多路并行信号输出。时钟数据恢复电路(clock and data recovery circuit，CDR)从输入带有幅度噪声和相位噪声的数据中提取时钟信息，然后对数据进行重定时。随着数据传输速率的提升，信道特性受外界环境如温度、湿度等的变化也越来越明显，自适应均衡器可以根据某种算法不断调整增益，因而能适应信道的随机变化，使均衡器总是保持最佳的状态，从而有更好的失真补偿性能。
自适应均衡器通常使用最小均方(Least Mean Square，LMS)算法来调整均衡器的参数。如图2所示为自适应均衡器的结构，其方程可表示为：
Figure BDA0003311243030000011
上式中，y(n)为第n个输出，Wi(n)为N阶自适应均衡器的抽头系数，x(n-i)为第n-i个输入；令d(n)代表所期望的响应，并定义误差信号e(n)：
e(n)＝d(n)-y(n)
根据最速下降法，抽头系数的更新公式为：
W(n+1)＝W(n)+2μe(n)x(n)
其中μ称为收敛因子，控制着LMS算法的收敛速度和剩余误差，收敛因子μ越大，收敛速度越快，但是剩余误差也越大。
然而，随着信号速率的增加，需要用到多种均衡器协同工作，以满足对信号完整性的要求。此时自适应均衡器面临着结构复杂、需要额外的理想信号和自适应算法收敛慢、收敛不稳定等问题。因此，如何实现简化均衡器的结构，优化收敛因子的选取，以有效改善均衡器的效果、减少收敛时间，已经成为一项亟待解决的关键技术问题。
发明内容
本发明要解决的技术问题：为了解决传统自适应均衡器结构复杂、收敛时间长和均衡效果差的问题，提供一种用于高速串行接口的自适应均衡器及SerDes收发机，本发明在自适应均衡器中提出一种协同自适应均衡技术，采用判决器Slicer的判决值进行盲自适应均衡，能有效简化均衡器的结构，减小收敛时间，提高自适应均衡器的性能。
为了解决上述技术问题，本发明采用的技术方案为：
一种用于高速串行接口的自适应均衡器，包括均衡器和用于调节均衡器的参数的自适应调节单元，所述自适应调节单元包括判决器Slicer和均衡器参数调节模块LMS，所述判决器Slicer用于根据接收数据y(n)进行判决得到判决结果作为所期望的响应d(n)，所述均衡器参数调节模块LMS用于每间隔指定数量个UI根据接收数据y(n)和所期望的响应d(n)基于最小均方算法来动态迭代调整均衡器的参数。
可选地，所述均衡器的参数是指均衡器的抽头系数。
可选地，所述基于最小均方算法来动态迭代调整均衡器的参数时，最小均方算法的收敛因子μ的函数表达式为：
Figure BDA0003311243030000021
上式中，M为失调量，
Figure BDA0003311243030000022
为输入信号的平均功率。
此外，本发明还提供一种SerDes收发机，包括发送端和接收端，所述接收端中包括接收数据处理单元、锁相环PPL以及时钟恢复电路CDR，所述接收数据处理单元中包括至少一个所述的用于高速串行接口的自适应均衡器，所述锁相环PPL输入端与参考时钟信号相连、输出端与时钟恢复电路CDR的时钟信号输入端相连，所述时钟恢复电路CDR的时钟信号输出端与接收数据处理单元的时钟信号输入端相连。
可选地，所述接收数据处理单元包括依次相连的连续时间线性均衡器CTLE、可变增益放大器VGA、模数转换器ADC、前向反馈均衡器FFE以及判决反馈均衡器DFE，其中连续时间线性均衡器CTLE、前向反馈均衡器FFE以及判决反馈均衡器DFE三者均为所述用于高速串行接口的自适应均衡器，且连续时间线性均衡器CTLE、前向反馈均衡器FFE以及判决反馈均衡器DFE三者具有共用自适应调节单元或部分或全部具有独立的自适应调节单元。
可选地，所述连续时间线性均衡器CTLE、前向反馈均衡器FFE以及判决反馈均衡器DFE三者对应的自适应调节单元基于最小均方算法来动态迭代调整均衡器的参数时，所采用最小均方算法的收敛因子满足：
uCTLE≥10uFFE≥100uDFE
上式中，μCTLE为连续时间线性均衡器CTLE所采用最小均方算法的收敛因子，μFFE为前向反馈均衡器FFE所采用最小均方算法的收敛因子，μDFE为判决反馈均衡器DFE所采用最小均方算法的收敛因子。
可选地，所述前向反馈均衡器FFE为16个抽头的前向反馈均衡器。
可选地，所述判决反馈均衡器DFE为1个抽头的判决反馈均衡器。
可选地，所述接收端中还包括码型检测模块PRBS Check，所述码型检测模块PRBSCheck与判决器Slicer的输出端相连以用于检测判决器Slicer得到的判决结果d(n)是否误码，所述时钟恢复电路CDR的时钟信号输出端与码型检测模块PRBS Check的时钟信号输入端相连。
可选地，所述发送端包括依次相连的码型发生器PRBS Gen、并/串转换模块MUX、发送端前向反馈均衡器FFE以及驱动器DRV，所述码型发生器PRBS Gen用于产生并行数据，所述并行数据首先经过并/串转换模块MUX转换成串行数据，然后通过前向反馈均衡器FFE对数据进行预加重增加高频分量的强度、减小低频分量的强度，最后由驱动器DRV将最终得到的输出数据Data Out输出，所述发送端前向反馈均衡器FFE为所述用于高速串行接口的自适应均衡器，且所述发送端前向反馈均衡器FFE具有与接收端共用的自适应调节单元或独立的自适应调节单元。
和现有技术相比，本发明具有下述优点：针对传统自适应均衡器存在的结构复杂、收敛时间长和均衡效果差的技术问题，本发明用于高速串行接口的自适应均衡器包括判决器Slicer和均衡器参数调节模块LMS，判决器Slicer用于根据接收数据y(n)进行判决得到判决结果作为所期望的响应d(n)，所述均衡器参数调节模块LMS用于每间隔指定数量个UI根据接收数据y(n)和所期望的响应d(n)基于最小均方算法来动态迭代调整均衡器的参数，在自适应均衡器中提出一种协同自适应均衡技术，采用判决器Slicer的判决值作为理想信号进行盲自适应均衡，可避免外部额外输入的参考信号，能有效简化均衡器的结构，减小收敛时间，提高自适应均衡器的性能。
附图说明
图1为现有技术中典型SerDes收发机的结构框图。
图2为现有技术中自适应均衡器的原理图。
图3为本发明实施例中的自适应均衡器结构示意图。
图4为本发明实施例中的SerDes收发机结构示意图。
图5为本发明实施例中预加重的原理示意图。
图6为本发明实施例中信道的幅频特性曲线。
图7为本发明实施例中经过信道后和CTLE均衡后的眼图。
图8为本发明实施例中FFE均衡后的眼图和DFE均衡后的眼图。
图9为本发明实施例中CTLE和DFE的系数收敛曲线。
图10为本发明实施例中均衡后系统的误差。
具体实施方式
如图3所示，本实施例用于高速串行接口的自适应均衡器包括均衡器和用于调节均衡器的参数的自适应调节单元，所述自适应调节单元包括判决器Slicer和均衡器参数调节模块LMS，所述判决器Slicer用于根据接收数据y(n)进行判决得到判决结果作为所期望的响应d(n)，所述均衡器参数调节模块LMS用于每间隔指定数量个UI根据接收数据y(n)和所期望的响应d(n)基于最小均方算法来动态迭代调整均衡器的参数。需要说明的是，判决器Slicer也叫切片器，为现有的公知功能部件，故在此不再详细描述其具体实现过程的细节。
本实施例中，均衡器的参数是指均衡器的抽头系数。
最小均方算法的收敛因子μ控制着算法的收敛速度和剩余误差，收敛因子μ越大，收敛速度越快，剩余误差也越大。当发送端和接收端的连续时间线性均衡器CTLE、前向反馈均衡器FFE以及判决反馈均衡器DFE等均衡器同时利用最小均方算法进行自适应迭代参数时，收敛因子μ的选取是算法设计的关键，收敛因子μ过大就会使算法发散。由最小均方算法的原理可知，要使算法收敛，收敛因子μ必须满足：
0<μ<1/λmax
上式中，λmax为均衡器输入矢量自相关矩阵统计平均所得矩阵的最大特征值。
在实际应用中发现，这一条件难以保证一定的稳态失调，从减小方差的角度，需要进一步将收敛因子μ限制为0<μ<1/(2λmax)或0<μ<1/(3λmax)，而在采用多电平调制时，对信号的摆幅有着更严格的限制，收敛因子μ的选取范围应该更小。本实施例中，基于最小均方算法来动态迭代调整均衡器的参数时，最小均方算法的收敛因子μ的函数表达式为：
Figure BDA0003311243030000041
上式中，M为失调量，
Figure BDA0003311243030000042
为输入信号的平均功率，可有效保证一定的稳态失调，从减小方差的角度，能减小收敛时间，提高自适应均衡器的性能。
如图4所示，本实施例还提供一种SerDes收发机，包括发送端和接收端，所述接收端中包括接收数据处理单元、锁相环PPL以及时钟恢复电路CDR，所述接收数据处理单元中包括至少一个前述用于高速串行接口的自适应均衡器，所述锁相环PPL输入端与参考时钟信号相连、输出端与时钟恢复电路CDR的时钟信号输入端相连，所述时钟恢复电路CDR的时钟信号输出端与接收数据处理单元的时钟信号输入端相连。
如图4所示，所述接收数据处理单元包括依次相连的连续时间线性均衡器CTLE、可变增益放大器VGA(Variable Gain Amplifier)、模数转换器ADC(Analog-digitalConverter)、前向反馈均衡器FFE以及判决反馈均衡器DFE，其中连续时间线性均衡器CTLE、前向反馈均衡器FFE以及判决反馈均衡器DFE三者均为所述用于高速串行接口的自适应均衡器，且连续时间线性均衡器CTLE、前向反馈均衡器FFE以及判决反馈均衡器DFE三者具有共用自适应调节单元或部分或全部具有独立的自适应调节单元。接收端接收到数据后，首先采用连续时间线性均衡器CTLE进行初步均衡，使信号眼图能张开一部分，保证判决反馈均衡器DFE判决值的正确性。可变增益放大器VGA将信号放大并调整到适当的幅度，以满足模数转换器ADC采样对信号摆幅的要求。模数转换器ADC将初步均衡的信号转换为数字信号后，采用前向反馈均衡器FFE以及判决反馈均衡器DFE进行进一步的均衡，然后通过判决器Slicer判决输出。接收端同时采用连续时间线性均衡器CTLE、前向反馈均衡器FFE以及判决反馈均衡器DFE进行均衡，并使用协同自适应均衡算法调整它们的参数。连续时间线性均衡器CTLE首先初步补偿信道的高频衰减，并且收敛速度最快，保证经过判决其Slicer判决后能为前向反馈均衡器FFE以及判决反馈均衡器DFE提供正确的理想信号。前向反馈均衡器FFE的收敛速度次之，在几个均衡器当中发挥主要作用，补偿大部分的衰减。判决反馈均衡器DFE的收敛速度最慢，用于消除码间干扰的长尾分量，并抑制噪声和串扰。包括连续时间线性均衡器CTLE、前向反馈均衡器FFE以及判决反馈均衡器DFE在内的几种均衡器协同工作，能结合各自的优点，保证均衡器能稳定工作，快速调整到最佳的状态，更好地消除信道带来的码间干扰。
本实施例中，前向反馈均衡器FFE选用16个抽头的前向反馈均衡器(16-tap FFE)。本实施例中，判决反馈均衡器DFE选用1个抽头的判决反馈均衡器(1-tap DFE)。
如图4所示，本实施例接收端中还包括码型检测模块PRBS Check，码型检测模块PRBS Check与判决器Slicer的输出端相连以用于检测判决器Slicer得到的判决结果d(n)是否误码，时钟恢复电路CDR的时钟信号输出端与码型检测模块PRBS Check的时钟信号输入端相连。
如图4所示，本实施例的发送端包括依次相连的码型发生器PRBS Gen、并/串转换模块MUX、发送端前向反馈均衡器FFE以及驱动器DRV，所述码型发生器PRBS Gen用于产生并行数据，所述并行数据首先经过并/串转换模块MUX转换成串行数据，然后通过前向反馈均衡器FFE对数据进行预加重增加高频分量的强度、减小低频分量的强度，最后由驱动器DRV将最终得到的输出数据Data Out输出，所述发送端前向反馈均衡器FFE为所述用于高速串行接口的自适应均衡器，且所述发送端前向反馈均衡器FFE具有与接收端共用的自适应调节单元或独立的自适应调节单元。本实施例中，均衡器的抽头系数由协同最小均方算法(Cooperative Least Mean Square，Co-LMS)模块自动调节，发送端的前向反馈均衡器FFE的抽头系数信息由对应的接收端更新后通过信道传送回来，由于信道的特性变化速率不快，而且发送端的前向反馈均衡器FFE的抽头系数传输回来会降低信号传输效率，因此发送端的前向反馈均衡器FFE的抽头系数采用低速信号进行调整，每间隔100个UI调整一次。
在实际应用中，为了保证最小均方算法能够收敛，收敛因子μ应该尽量取得小一些。考虑到连续时间线性均衡器CTLE在均衡的过程中会放大噪声，而且判决反馈均衡器DFE对于误差比较敏感，因此在自适应收敛过程中，判决反馈均衡器DFE的收敛因子要设置得比连续时间线性均衡器CTLE和前向反馈均衡器FFE更小一些，本实施例中，所述连续时间线性均衡器CTLE、前向反馈均衡器FFE以及判决反馈均衡器DFE三者对应的自适应调节单元基于最小均方算法来动态迭代调整均衡器的参数时，所采用最小均方算法的收敛因子满足：
uCTLE≥10uFFE≥100uDFE
上式中，μCTLE为连续时间线性均衡器CTLE所采用最小均方算法的收敛因子，μFFE为前向反馈均衡器FFE所采用最小均方算法的收敛因子，μDFE为判决反馈均衡器DFE所采用最小均方算法的收敛因子，即：连续时间线性均衡器CTLE、前向反馈均衡器FFE以及判决反馈均衡器DFE的收敛因子要分别相差10倍，能减小收敛时间，提高自适应均衡器的性能。
本实施例中发送端发送56Gb/s PAM4数据，发送端采用4个抽头的前向反馈均衡器FFE进行预加重，预加重的原理如图5所示。然后经过图6所示的17.32dB@16Hz的信道衰减送给接收机。接收机首先采用连续时间线性均衡器CTLE进行初步均衡，然后通过ADC采样，把模拟信号转换为数字信号，再利用前向反馈均衡器FFE以及判决反馈均衡器DFE进一步补偿信道的高频衰减。图7中(a)为经过信道后的眼图，图7中(b)为连续时间线性均衡器CTLE均衡后的眼图；图8中(a)为前向反馈均衡器FFE均衡后的眼图，图8中(b)为判决反馈均衡器DFE均衡后的眼图。经过几个均衡器的补偿，能够消除码间干扰，使信号眼图张开。图9中(a)为连续时间线性均衡器CTLE，图9中(b)为判决反馈均衡器DFE的系数收敛曲线，为了保证自适应均衡器的稳定，连续时间线性均衡器CTLE、前向反馈均衡器FFE以及判决反馈均衡器DFE的迭代因子分别设置为0.5、0.05和0.005。图10给出了均衡后系统的剩余误差，从图中可以看出，经过不到50ns的自适应迭代后，均衡器达到稳定，并且稳定后的误差小于40mV。综上所述，为了解决传统自适应均衡器结构复杂、收敛时间长和均衡效果差的问题。本实施例提供了了一种于高速串行接口的自适应均衡器和SerDes收发机，采用判断期Slicer的判决值进行盲自适应均衡，并提出多种自适应均衡器协同工作时收敛因子μ的约束条件，能有效简化均衡器的结构，减小收敛时间，提高自适应均衡器的性能，可应用于芯片间、背板间的电通信和光通信领域的高速SerDes自适应均衡。
以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种用于高速串行接口的自适应均衡器，其特征在于，包括均衡器和用于调节均衡器的参数的自适应调节单元，所述自适应调节单元包括判决器Slicer和均衡器参数调节模块LMS，所述判决器Slicer用于根据接收数据y(n)进行判决得到判决结果作为所期望的响应d(n)，所述均衡器参数调节模块LMS用于每间隔指定数量个UI根据接收数据y(n)和所期望的响应d(n)基于最小均方算法来动态迭代调整均衡器的参数。
2.根据权利要求1所述的用于高速串行接口的自适应均衡器，其特征在于，所述均衡器的参数是指均衡器的抽头系数。
3.根据权利要求2所述的用于高速串行接口的自适应均衡器，其特征在于，所述基于最小均方算法来动态迭代调整均衡器的参数时，最小均方算法的收敛因子μ的函数表达式为：
Figure FDA0003311243020000011
上式中，M为失调量，
Figure FDA0003311243020000012
为输入信号的平均功率。
4.一种SerDes收发机，包括发送端和接收端，其特征在于，所述接收端中包括接收数据处理单元、锁相环PPL以及时钟恢复电路CDR，所述接收数据处理单元中包括至少一个权利要求1～3中任意一项所述的用于高速串行接口的自适应均衡器，所述锁相环PPL输入端与参考时钟信号相连、输出端与时钟恢复电路CDR的时钟信号输入端相连，所述时钟恢复电路CDR的时钟信号输出端与接收数据处理单元的时钟信号输入端相连。
5.根据权利要求4所述的SerDes收发机，其特征在于，所述接收数据处理单元包括依次相连的连续时间线性均衡器CTLE、可变增益放大器VGA、模数转换器ADC、前向反馈均衡器FFE以及判决反馈均衡器DFE，其中连续时间线性均衡器CTLE、前向反馈均衡器FFE以及判决反馈均衡器DFE三者均为所述用于高速串行接口的自适应均衡器，且连续时间线性均衡器CTLE、前向反馈均衡器FFE以及判决反馈均衡器DFE三者具有共用自适应调节单元或部分或全部具有独立的自适应调节单元。
6.根据权利要求5所述的SerDes收发机，其特征在于，所述连续时间线性均衡器CTLE、前向反馈均衡器FFE以及判决反馈均衡器DFE三者对应的自适应调节单元基于最小均方算法来动态迭代调整均衡器的参数时，所采用最小均方算法的收敛因子满足：
uCTLE≥10uFFE≥100uDFE
上式中，μCTLE为连续时间线性均衡器CTLE所采用最小均方算法的收敛因子，μFFE为前向反馈均衡器FFE所采用最小均方算法的收敛因子，μDFE为判决反馈均衡器DFE所采用最小均方算法的收敛因子。
7.根据权利要求5所述的SerDes收发机，其特征在于，所述前向反馈均衡器FFE为16个抽头的前向反馈均衡器。
8.根据权利要求5所述的SerDes收发机，其特征在于，所述判决反馈均衡器DFE为1个抽头的判决反馈均衡器。
9.根据权利要求4所述的SerDes收发机，其特征在于，所述接收端中还包括码型检测模块PRBS Check，所述码型检测模块PRBS Check与判决器Slicer的输出端相连以用于检测判决器Slicer得到的判决结果d(n)是否误码，所述时钟恢复电路CDR的时钟信号输出端与码型检测模块PRBS Check的时钟信号输入端相连。
10.根据权利要求4所述的SerDes收发机，其特征在于，所述发送端包括依次相连的码型发生器PRBS Gen、并/串转换模块MUX、发送端前向反馈均衡器FFE以及驱动器DRV，所述码型发生器PRBS Gen用于产生并行数据，所述并行数据首先经过并/串转换模块MUX转换成串行数据，然后通过前向反馈均衡器FFE对数据进行预加重增加高频分量的强度、减小低频分量的强度，最后由驱动器DRV将最终得到的输出数据Data Out输出，所述发送端前向反馈均衡器FFE为所述用于高速串行接口的自适应均衡器，且所述发送端前向反馈均衡器FFE具有与接收端共用的自适应调节单元或独立的自适应调节单元。
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