CN116776803B - 高速串行接口的自适应均衡算法的仿真验证方法及系统 - Google Patents

高速串行接口的自适应均衡算法的仿真验证方法及系统 Download PDF

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Abstract

本申请的实施例揭示了高速串行接口的自适应均衡算法的仿真验证方法及系统。该方法包括：模拟生成高速串行总线信号，并将所述高速串行总线信号输入仿真平台，所述仿真平台用于仿真所述自适应均衡算法的模拟器件；在所述仿真平台上对所述高速串行总线信号进行仿真，得到所述高速串行总线信号对应的数字信号，以及基于所述数字信号恢复出的时钟信号；利用所述自适应均衡算法的数字逻辑，在所述时钟信号下对所述数字信号进行计算，得到输出参数，并将所述输出参数反馈至所述仿真平台，使所述仿真平台基于所述输出参数对所述接收到的高速串行总线信号进行仿真。本申请能够实现对于自适应均衡算法快速仿真验证。

Description

高速串行接口的自适应均衡算法的仿真验证方法及系统
技术领域
本申请涉及通信技术领域，具体涉及一种高速串行接口的自适应均衡算法的仿真验证方法及系统。
背景技术
Serdes是一种高速串行接口，Serdes IP是常用的高速串行接口协议。Serdes IP的自适应均衡算法是整个协议的核心单元，是由模拟器件和数字电路共同构成的，也即，Serdes IP的自适应均衡算法是模数混合实现的。由于模数混合仿真需花费的时间较长，因此有必要提出一种对自适应均衡算法进行快速仿真验证的方案。
发明内容
为解决上述技术问题，本申请的实施例提供了高速串行接口的自适应均衡算法的仿真验证方法，以及提供了高速串行接口的自适应均衡算法的仿真验证系统。
在一示例性的实施例中，高速串行接口的自适应均衡算法的仿真验证方法包括：模拟生成高速串行总线信号，并将所述高速串行总线信号输入仿真平台，所述仿真平台用于仿真所述自适应均衡算法的模拟器件；在所述仿真平台上对所述高速串行总线信号进行仿真，得到所述高速串行总线信号对应的数字信号，以及基于所述数字信号恢复出的时钟信号；利用所述自适应均衡算法的数字逻辑，在所述时钟信号下对所述数字信号进行计算，得到输出参数，并将所述输出参数反馈至所述仿真平台，使所述仿真平台基于所述输出参数对所述接收到的高速串行总线信号进行仿真。
在一示例性的实施例中，所述在所述仿真平台上对所述高速串行总线信号进行仿真，包括：在所述仿真平台上建模所述自适应均衡算法的模拟器件，得到仿真电路，所述仿真电路包括依次连接的滤波器、判决反馈均衡器、模数转换器和时钟恢复单元；将所述高速串行总线信号输入所述仿真电路，得到所述模数转换器输出的所述数字信号，以及所述时钟恢复单元输出的所述时钟信号。
在一示例性的实施例中，所述方法还包括：获取所述滤波器的输出信号，并对所述滤波器的输出信号进行数据分析处理和/或画眼图处理。
在一示例性的实施例中，所述滤波器包括依次连接的衰减器、连续时间线性均衡器和电压增益放大器，以对输入的高速串行总线信号进行多层级滤波处理。
在一示例性的实施例中，所述判决反馈均衡器还与所述模数转换器的信号输出端连接，用于对所述模数转换器输出的数字信号的预设比特位进行最小均方运算后得到的运算结果进行数模转换后相加，得到运算结果信号，并将所述滤波器的输出信号减去所述运算结果信号后的信号输出。
在一示例性的实施例中，所述时钟恢复单元包括依次连接的鉴相器、数字滤波器、数模转换器和压控振荡器，所述压控振荡器的信号输出端还与所述鉴相器的信号输入端连接，用于将输出的时钟信号作为反馈信号输入至所述鉴相器。
在一示例性的实施例中，所述模拟生成高速串行总线信号，包括：模拟生成高速串行总线的测试码，并使所述测试码经过前馈均衡器，以得到所述测试码对应的调节信号；在所述调节信号上增加信号高速串行总线对应的信道干扰信号，以得到所述高速串行总线信号。
在一示例性的实施例中，所述高速串行总线信号为real型的信号。
在一示例性的实施例中，高速串行接口的自适应均衡算法的仿真验证系统包括：数据分析程序、仿真平台和数字逻辑模块，所述仿真平台用于仿真所述自适应均衡算法的模拟器件，所述数字逻辑模块用于存放所述自适应均衡算法的数字逻辑，其中：所述数据分析程序模拟生成高速串行总线信号，并将所述高速串行总线信号输入所述仿真平台；所述仿真平台对所述高速串行总线信号进行仿真，得到所述高速串行总线信号对应的数字信号，以及基于所述数字信号恢复出的时钟信号，并将所述数字信号和所述时钟信号输出给所述数字逻辑模块；所述数字逻辑模块利用所述自适应均衡算法的数字逻辑，在所述时钟信号下对所述数字信号进行计算，得到输出参数，并将所述输出参数反馈至所述仿真平台，使所述仿真平台基于所述输出参数对所述接收到的高速串行总线信号进行仿真。
在一示例性的实施例中，所述仿真平台通过建模所述自适应均衡算法的模拟器件，得到仿真电路，所述仿真电路包括依次连接的滤波器、判决反馈均衡器、模数转换器和时钟恢复单元，并且所述判决反馈均衡器的信号输入端还与所述模数转换器的信号输出端连接，其中：所述滤波器根据接收到的所述数字逻辑模块的输出参数，对接收到的高速串行总线信号进行滤波处理；所述判决反馈均衡器根据接收到的所述数字逻辑模块的输出参数，和所述模数转换器输出的数字信号，对所述滤波器的输出信号进行干扰消除；所述模数转换器输出所述高速串行总线信号对应的数字信号；所述时钟恢复单元输出所述时钟信号。
在本申请的实施例提供的技术方案中，是将自适应均衡算法解耦为模拟器件和数字逻辑两个部分，针对模拟器件部分搭建独立的仿真平台，通过仿真平台对模拟生成的高速串行总线信号进行仿真，数字逻辑部分也作为独立模块，利用仿真平台输出的数字信号和时钟信号计算输出参数，并将输出参数反馈给仿真平台中的模拟器件。如此，通过将自适应均衡算法的模拟器件和数字逻辑解耦，能够提升自适应均衡算法的仿真验证速度；而当仿真平台中的模拟器件的输入参数发生变化后，输出信号也会相应变化，从而实现自适应均衡算法的调节过程。由此可见，本实施例提供的技术方案能够实现对于自适应均衡算法快速仿真验证。
应理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本申请。
附图说明
图1是本申请提出的一示例性的高速串行接口的自适应均衡算法的仿真验证系统的框架示意图。
图2是图1所示的仿真平台120中建模得到的仿真电路的结构示意图。
图3是图1所示的仿真平台120中时钟恢复单元的结构示意图。
图4是本申请提出的一示例性的高速串行接口的自适应均衡算法的仿真验证方法的流程图。
图5是本申请的一示例性实施例示出的高速串行接口的自适应均衡算法的仿真验证装置的框图。
具体实施方式
这里将详细地对示例性实施例执行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
附图中所示的方框图仅仅是功能实体，不一定必须与物理上独立的实体相对应。即，可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。
在本申请中提及的“多个”是指两个或者两个以上。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。字符“/”一般表示前后关联对象是一种“或”的关系。
本申请的说明书和权利要求书及所述附图中的术语“第一”、“第二”、“第三”和“第四”等是用于区别不同对象，而不是用于描述特定顺序。术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
首先需说明的是，Serdes是一种高速串行接口，由于通信信道上有干扰，需要在接收端对接收到的信号进行滤波后，恢复数字信号。信道有长有短，同时干扰的不确定因素也比较多，接收端需要实现自适应均衡算法来满足不同信道的需求。自适应均衡算法是模数混合实现的，由于模数混合仿真的时间较长，因此有必要对自适应均衡算法的数字逻辑搭建快速独立的仿真平台进行验证，从而实现对自适应均衡算法的快速仿真验证。
请参阅图1，图1是本申请提出的一示例性的高速串行接口的自适应均衡算法的仿真验证系统的框架示意图。该仿真验证系统包括数据分析程序110、仿真平台120和数字逻辑模块130，其中每个部分都可以理解为是运行在计算机设备的应用程序。
数据分析程序110模拟生成高速串行总线信号，并将高速串行总线信号输入仿真平台120。数据分析程序110例如可以是matlab程序，也可以是其它具有相似功能的应用程序，在此不进行限制。
仿真平台120用于仿真自适应均衡算法的模拟器件，也可以理解为，仿真平台120是对自适应均衡算法的模拟器件的功能的建模。仿真平台120对高速串行总线信号进行仿真，得到高速串行总线信号对应的数字信号，以及基于数字信号恢复出的时钟信号，并将数字信号和时钟信号输出给数字逻辑模块130。仿真平台120例如是testbench程序，也可以是其它具有相似功能的应用程序，在此也不进行限制。
数字逻辑模块130存放有自适应均衡算法的数字逻辑，因此，数字逻辑模块130利用自适应均衡算法的数字逻辑，在时钟信号下对数字信号进行计算，得到输出参数，并将输出参数反馈至仿真平台120，使仿真平台120基于该输出参数对接收到的高速串行总线信号进行仿真。由于数字逻辑模块130的输出参数是具体输出给仿真平台120所建模的模拟器件，数字逻辑模块130将输出参数反馈给仿真平台120中的模拟器件后，仿真平台120中的模拟器件的输入参数会发生变化，仿真平台120中的模拟器件的输出信号也会相应变化,这样即实现了自适应均衡算法的调节过程。
由上可以看出，相比于现有的模数混合仿真验证方式，图1所示系统是将自适应均衡算法解耦为模拟器件和数字逻辑两个部分，模拟器件部分通过独立的仿真平台120进行建模，数字逻辑部分也存放在独立的数字逻辑模块130中，也即是对自适应均衡算法的数字逻辑搭建快速独立的仿真平台进行验证，这样能够避免进行模数混合仿真，从而实现对于自适应均衡算法的快速验证。
仍请参见图1，示例性的，数据分析程序110模拟生成高速串行总线的测试码，并使测试码经过发送端的前馈均衡器(FFE)，再加上高速串行总线对应的信道干扰信号，得到高速串行总线信号。高速串行总线的测试码可以是任意prbs码型的随机数，如prbs31，在此也不进行限制。
高速串行总线信号具体是real型的信号，以使模拟信号的幅值可以精确为小数，也即使模拟信号更加精确，因此可作用于提升数据分析程序110模拟生成的高速串行总线信号的精确性，最终作用于提升对自适应均衡算法的验证效果。
仿真平台120通过建模自适应均衡算法的模拟器件，得到仿真电路，如图1所示，仿真电路包括依次连接的滤波器(Filters)121、判决反馈均衡器(DFE)122、模数转换器(A/D)123和时钟恢复单元(CDR)124，判决反馈均衡器122的信号输入端还与模数转换器123的信号输出端连接。滤波器121根据接收到的数字逻辑模块130的输出参数，对接收到的高速串行总线信号进行滤波。判决反馈均衡器122根据接收到的数字逻辑模块130的输出参数，和模数转换器123输出的数字信号，对滤波器121的输出信号进行干扰消除。模数转换器123输出高速串行总线信号对应的数字信号，该数字信号具体由数据rx_data、相位rx_phase和数据错误的标记位rx_error组成，判决反馈均衡器122和时钟恢复单元124可以仅接收rx_data和rx_phase。时钟恢复单元124输出的时钟信号是从模数转换器输出的数字信号中恢复得到的。
由上可以看出，经由自适应均衡算法的数字逻辑计算后的输出参数反馈给滤波器121和判决反馈均衡器122，使滤波器121和判决反馈均衡器122的输入参数发生变化后，滤波器121和判决反馈均衡器122的输出信号也会发生相应的变化，这样即实现了自适应均衡算法的调节过程。
另外，在图1所示的系统中，滤波器121的输出信号还送回数据分析程序110，使数据分析程序110对滤波器121的输出信号进行数据分析和/或画眼图处理。由此，通过数据分析程序110得到的数据分析结果和/或数据分析程序110绘制得到的数字信号图形，可以快速地判断出自适应均衡算法的验证效果。
仿真平台120还可以对数字逻辑模块130和时钟恢复单元124的寄存器进行相应的配置，以实现对于数字逻辑模块130和时钟恢复单元124的具体参数的配置。
请继续参见图2，图2是图1所示的仿真平台120中建模得到的仿真电路的结构示意图，滤波器121具体包括依次连接的衰减器(ATT)、连续时间线性均衡器(CTLE)和电压增益放大器(VGA)，其中，衰减器用于对输入信号的幅度进行衰减，连续时间线性均衡器用于衰减输入信号的低频分量，放大输入信号的奈奎斯特附近的高频分量，电压增益放大器用于放大输入信号。可以理解，衰减器、连续时间线性均衡器和电压增益放大器从功能上来讲都是滤波器，也即衰减器、连续时间线性均衡器和电压增益放大器均用以实现对输入信号进行一级一级的滤波，因此滤波器121能够实现对输入的高速串行总线信号的多层级滤波处理。
基于如上示例的滤波器121的多层级滤波架构，可将滤波器121的计算公式表示如下：，其中，a(n)和b(n)表示滤波器121的参数，由实际的仿真电路提供，x(n)表示输入信号，y(n)表示输出信号，a(1)的值为1。
由图2还可以看出，判决反馈均衡器122主要由加法器、减法器和数模转换器(D/A)构成。判决反馈均衡器122的功能是消除输入信号的采样干扰，减少码间干扰。具体地，判决反馈均衡器122利用最小均方算法(lms算法)计算出对输入信号的采样干扰进行调节的调节代码，例如表示为c1、c2、c3，然后利用这些调节代码对模数转换器123输出的数字信号的预设比特位进行计算，然后将得到的运算结果进行数模转换后相加，得到运算结果信号，最后将滤波器121的输出信号减去该运算结果信号后的信号作为判决反馈均衡器122的输出信号。最小均方算法可由数字逻辑模块130提供，也即，可将最小均方算法作为是判决反馈均衡器122的数字部分。
判决反馈均衡器122对模数转换器123输出的数字信号的预设比特位进行计算的过程可表示为：。需要理解的是，由于模数转换器123输出的数字信号为数字信号，也即是比特数据，将rx_data[0]作为判决反馈均衡器122当前接收的比特位，rx_data[1]、rx_data[2]、rx_data[3]则表示当前接收的前一、前二、前三比特位。
时钟恢复单元124根据输入数据实时地恢复时钟，并输出时钟信号。请参见图3，图3是图1所示的仿真平台120中时钟恢复单元的结构示意图，时钟恢复单元124包括依次连接的鉴相器、数字滤波器、数模转换器和压控振荡器(VCO)，压控振荡器的信号输出端还与鉴相器的信号输入端连接，用于将输出的时钟信号作为反馈信号输入至鉴相器。鉴相器通过比较rx_data和rx_phase，输出指示需要增加还是减少频率的控制信号。数字滤波器根据鉴相器输出的控制信号和内部寄存器的值，转换成相应的数字增益，这个数字增益经过数模转换器后转换成模拟增益，控制压控振荡器的频率发生变化。压控振荡器输出的即是时钟信号。
鉴相器的具体原理为，当信号rx_data[1:0]是上升沿01时，同时rx_phase=1，或者当信号rx_data[1:0]是下降沿10时，同时rx_phase=0，则表明信号延迟，需要增加压控振荡器的输出频率，因此输出控制信号late。当信号rx_data[1:0]是上升沿01时，同时rx_phase=0，或者当信号rx_data[1:0]是下降沿10时，同时rx_phase=1，则表明信号提前，需要减小压控振荡器的输出频率，因此输出控制信号early。
数字滤波器根据late或early，输出要调整的幅度的数字值。数模转换器则将要调整的数字值转换成模拟值输出给压控振荡器。
压控振荡器根据接收到的模拟值进行信号调整后恢复时钟，输出时钟信号。若假设模拟生成的高速串行总线信号是对频率为12.5G的信号进行8倍采样后的信号，也即100G的信号，仿真平台120提供频率为100G的参考时钟信号，压控振荡器则生成12.5G+/-要调整的模拟值的频率的时钟信号时钟。
可以理解的，图1至图3中示出的在仿真平台120中建模的各个模拟器件，均理解为是在仿真平台120上链接的功能模块。举例来说，若仿真平台120实现为是testbench程序，滤波器121则是使用verilog语言按照如上示意的滤波器公式编写了实现滤波器功能的模块，并链接至testbench程序中。同理，鉴相器也是使用verilog语言根据鉴相器的原理编写的实现鉴相器功能的模块，也即根据rx_data和rx_phase，判断需要增加还是减少频率，并链接进testbench程序中。其它各个模拟器件的建模原理同理，在此不进行赘述。
基于如上示例的高速串行接口的自适应均衡算法的仿真验证系统，本申请的实施例还提出一种高速串行接口的自适应均衡算法的仿真验证方法。该方法可以由计算机、笔记本电脑等设备具体执行，在此不进行限制。请参阅图4，该方法包括S410-S430，详细介绍如下：
S410，模拟生成高速串行总线信号，并将高速串行总线信号输入仿真平台。
如前所述，在高速串行总线数据传输场景下，由于通信信道上有干扰，需要在接收端对接收到的信号进行滤波后，恢复数字信号。信道有长有短，同时干扰的不确定因素也比较多，接收端需要实现自适应均衡算法来满足不同信道的需求。基于此，为对自适应均衡算法实现仿真验证，需要模拟发送端的高速串行总线信号，并将模拟生成的高速串行总线信号输入给接收端。
示例性的，可通过模拟生成高速串行总线的测试码，并使测试码经过前馈均衡器，以得到测试码对应的调节信号，然后在调节信号上增加信号高速串行总线对应的信道干扰信号，以得到高速串行总线信号。高速串行总线的测试码可以是任意prbs码型的随机数，如prbs31，在此也不进行限制。高速串行总线信号具体是real型的信号，以使模拟信号的幅值更加精确，因此可作用于提升模拟生成的高速串行总线信号的精确性，最终作用于提升对自适应均衡算法的验证效果。
S420，在仿真平台上对高速串行总线信号进行仿真，得到高速串行总线信号对应的数字信号，以及基于数字信号恢复出的时钟信号。
通过在仿真平台上建模自适应均衡算法的模拟器件，得到仿真电路，然后将高速串行总线信号输入仿真电路，即可得到模数转换器输出的数字信号，以及时钟恢复单元输出的时钟信号。
如图1-图3所示，仿真电路包括依次连接的滤波器、判决反馈均衡器、模数转换器和时钟恢复单元。滤波器根据接收到的利用自适应均衡算法的数字逻辑计算得到的输出参数，对输入的高速串行总线信号进行滤波。判决反馈均衡器根据接收到的利用自适应均衡算法的数字逻辑计算得到的输出参数，以及模数转换器输出的数字信号，对滤波器的输出信号进行干扰消除。模数转换器输出高速串行总线信号对应的数字信号。时钟恢复单元输出的时钟信号是从模数转换器输出的数字信号中恢复得到的。
示例性的，滤波器包括依次连接的衰减器、连续时间线性均衡器和电压增益放大器。衰减器用于对输入信号的幅度进行衰减。连续时间线性均衡器用于衰减输入信号的低频分量，放大输入信号的奈奎斯特附近的高频分量。电压增益放大器用于放大输入信号。可以理解，衰减器、连续时间线性均衡器和电压增益放大器从功能上来讲都是滤波器，也即衰减器、连续时间线性均衡器和电压增益放大器均用以实现对输入信号进行一级一级的滤波，因此滤波器能够实现对输入的高速串行总线信号的多层级滤波处理。
判决反馈均衡器由加法器、减法器和数模转换器组成。判决反馈均衡器还与模数转换器的信号输出端连接，用于对模数转换器输出的数字信号的预设比特位进行最小均方运算后得到的运算结果进行数模转换后相加，得到运算结果信号，并将滤波器的输出信号减去运算结果信号后的信号输出。
时钟恢复单元包括依次连接的鉴相器、数字滤波器、数模转换器和压控振荡器，压控振荡器的信号输出端还与鉴相器的信号输入端连接，用于将输出的时钟信号作为反馈信号输入至鉴相器。鉴相器通过比较数字信号包含的信号和相位，输出指示需要增加还是减少频率的控制信号。数字滤波器根据鉴相器输出的控制信号和内部寄存器的值，转换成相应的数字增益，这个数字增益经过数模转换器后转换成模拟增益，控制压控振荡器的频率发生变化。压控振荡器输出的即是时钟信号。
S430，利用自适应均衡算法的数字逻辑，在时钟信号下对数字信号进行计算，得到输出参数，并将输出参数反馈至仿真平台，使仿真平台基于输出参数对接收到的高速串行总线信号进行仿真。
可以看出，本实施例是将自适应均衡算法解耦为模拟器件和数字逻辑两个部分，针对模拟器件部分搭建独立的仿真平台，通过仿真平台对模拟生成的高速串行总线信号进行仿真，数字逻辑部分也作为独立模块，利用仿真平台输出的数字信号和时钟信号计算输出参数，并将输出参数反馈给仿真平台中的模拟器件。经由自适应均衡算法的数字逻辑计算后的输出参数反馈给滤波器和判决反馈均衡器，使滤波器和判决反馈均衡器的输入参数发生变化后，滤波器和判决反馈均衡器的输出信号也会发生相应的变化，这样即实现了自适应均衡算法的调节过程。并且，相比于现有技术中直接对自适应均衡算法进行模数混合仿真，本实施例通过将自适应均衡算法的模拟器件和数字逻辑解耦，也能够提升自适应均衡算法的仿真验证速度。因此，本实施例实现了对自适应均衡算法的数字逻辑的快速独立的仿真验证。
并且在另外的示例性实施例中，该方法还可以获取滤波器的输出信号，并对滤波器的输出信号进行数据分析处理和/或画眼图处理，由此，通过得到的数据分析结果和/或绘制得到的数字信号图形，可以快速地判断出自适应均衡算法的验证效果。
需要说明的是，上述实施例所提供的高速串行接口的自适应均衡算法的仿真验证方法与上述实施例所提供的高速串行接口的自适应均衡算法的仿真验证系统属于同一构思，方法所涉及的细节内容均已在系统实施例中进行了详细介绍，此处不再赘述。
图5是本申请的一示例性实施例示出的高速串行接口的自适应均衡算法的仿真验证装置的框图。如图5所示，该示例性的装置500包括：
信号模拟模块510，用于模拟生成高速串行总线信号，并将高速串行总线信号输入仿真平台；
模拟器件仿真模块520，用于在仿真平台上对高速串行总线信号进行仿真，得到高速串行总线信号对应的数字信号，以及基于数字信号恢复出的时钟信号；
数字逻辑计算模块530，用于利用自适应均衡算法的数字逻辑，在时钟信号下对数字信号进行计算，得到输出参数，并将输出参数反馈至仿真平台，使仿真平台基于输出参数对接收到的高速串行总线信号进行仿真。
在另一示例性的实施例中，信号模拟模块510包括：
信号生成单元，用于模拟生成高速串行总线的测试码，并使测试码经过前馈均衡器，以得到测试码对应的调节信号；
干扰单元，用于在调节信号上增加信号高速串行总线对应的信道干扰信号，以得到高速串行总线信号。
在另一示例性的实施例中，模拟器件仿真模块520包括：
建模单元，用于在仿真平台上建模自适应均衡算法的模拟器件，得到仿真电路，仿真电路包括依次连接的滤波器、判决反馈均衡器、模数转换器和时钟恢复单元；
处理单元，用于将高速串行总线信号输入仿真电路，得到模数转换器输出的数字信号，以及时钟恢复单元输出的时钟信号。
在另一示例性的实施例中，滤波器包括依次连接的衰减器、连续时间线性均衡器和电压增益放大器，以对输入的高速串行总线信号进行多层级滤波。
在另一示例性的实施例中，反馈均衡器还与模数转换器的信号输出端连接，用于对模数转换器输出的数字信号的预设比特位进行最小均方运算后得到的运算结果进行数模转换后相加，得到运算结果信号，并将滤波器的输出信号减去运算结果信号后的信号输出。
在另一示例性的实施例中，时钟恢复单元包括依次连接的鉴相器、数字滤波器、数模转换器和压控振荡器，压控振荡器的信号输出端还与鉴相器的信号输入端连接，用于将输出的时钟信号作为反馈信号输入至鉴相器。
同样需要说明的是，上述实施例所提供的高速串行接口的自适应均衡算法的仿真验证装置与上述实施例所提供的高速串行接口的自适应均衡算法的仿真验证方法属于同一构思，各模块的细节内容均已在方法实施例和系统实施例中进行了详细介绍，此处也不再赘述。上述实施例所提供的高速串行接口的自适应均衡算法的仿真验证装置在实际应用中，可以根据需要而将上述功能分配由不同的功能模块完成，即将装置的内部结构划分成不同的功能模块，以完成以上描述的全部或者部分功能，本处也不对此进行限制。
本申请的实施例还提供了一种电子设备，包括：一个或多个处理器；存储器，用于存储一个或多个程序，当所述一个或多个程序被所述一个或多个处理器执行时，使得所述电子设备实现上述各个实施例中提供的高速串行接口的自适应均衡算法的仿真验证方法。
本申请的实施例还提供了一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时实现如前所述的高速串行接口的自适应均衡算法的仿真验证方法。该计算机可读存储介质可以是上述实施例中描述的电子设备中所包含的，也可以是单独存在，而未装配入该电子设备中。
本申请实施例所示的计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质或者是上述两者的任意组合。计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器（RAM）、只读存储器（ROM）、可擦式可编程只读存储器（Erasable Programmable Read OnlyMemory，EPROM）、闪存、光纤、便携式紧凑磁盘只读存储器（Compact Disc Read-OnlyMemory，CD-ROM）、光存储器件、磁存储器件、或者上述的任意合适的组合。计算机可读介质上包含的计算机程序可以用任何适当的介质传输，包括但不限于：无线、有线等等，或者上述的任意合适的组合。
本申请的另一方面还提供了一种计算机程序产品或计算机程序，该计算机程序产品或计算机程序包括计算机指令，该计算机指令存储在计算机可读存储介质中。计算机设备的处理器从计算机可读存储介质读取该计算机指令，处理器执行该计算机指令，使得该计算机设备执行上述各个实施例中提供的网络设备引流控制方法。
上述内容，仅为本申请的较佳示例性实施例，并非用于限制本申请的实施方案，本领域普通技术人员根据本申请的主要构思和精神，可以十分方便地进行相应的变通或修改，故本申请的保护范围应以权利要求书所要求的保护范围为准。

Claims (10)

1.一种高速串行接口的自适应均衡算法的仿真验证方法，其特征在于，所述自适应均衡算法解耦为模拟器件和数字逻辑，针对所述模拟器件搭建独立的仿真平台，所述方法包括：
模拟生成高速串行总线信号，并将所述高速串行总线信号输入所述仿真平台，所述仿真平台用于仿真所述自适应均衡算法的模拟器件；
在所述仿真平台上对所述高速串行总线信号进行仿真，得到所述高速串行总线信号对应的数字信号，以及基于所述数字信号恢复出的时钟信号；
利用所述自适应均衡算法的数字逻辑，在所述时钟信号下对所述数字信号进行计算，得到输出参数，并将所述输出参数反馈至所述仿真平台，使所述仿真平台基于所述输出参数对接收到的高速串行总线信号进行仿真。
2.根据权利要求1所述的方法，其特征在于，所述在所述仿真平台上对所述高速串行总线信号进行仿真，包括：
在所述仿真平台上建模所述自适应均衡算法的模拟器件，得到仿真电路，所述仿真电路包括依次连接的滤波器、判决反馈均衡器、模数转换器和时钟恢复单元；
将所述高速串行总线信号输入所述仿真电路，得到所述模数转换器输出的所述数字信号，以及所述时钟恢复单元输出的所述时钟信号。
3.根据权利要求2所述的方法，其特征在于，所述方法还包括：
获取所述滤波器的输出信号，并对所述滤波器的输出信号进行数据分析处理和/或画眼图处理。
4.根据权利要求2所述的方法，其特征在于，所述滤波器包括依次连接的衰减器、连续时间线性均衡器和电压增益放大器，以对输入的高速串行总线信号进行多层级滤波。
5.根据权利要求2所述的方法，其特征在于，所述判决反馈均衡器还与所述模数转换器的信号输出端连接，用于对所述模数转换器输出的数字信号的预设比特位进行最小均方运算后得到的运算结果进行数模转换后相加，得到运算结果信号，并将所述滤波器的输出信号减去所述运算结果信号后的信号输出。
6.根据权利要求2所述的方法，其特征在于，所述时钟恢复单元包括依次连接的鉴相器、数字滤波器、数模转换器和压控振荡器，所述压控振荡器的信号输出端还与所述鉴相器的信号输入端连接，用于将输出的时钟信号作为反馈信号输入至所述鉴相器。
7.根据权利要求1-6任一项所述的方法，其特征在于，所述模拟生成高速串行总线信号，包括：
模拟生成高速串行总线的测试码，并使所述测试码经过前馈均衡器，以得到所述测试码对应的调节信号；
在所述调节信号上增加信号高速串行总线对应的信道干扰信号，以得到所述高速串行总线信号。
8.根据权利要求7所述的方法，其特征在于，所述高速串行总线信号为real型的信号。
9.一种高速串行接口的自适应均衡算法的仿真验证系统，其特征在于，所述自适应均衡算法解耦为模拟器件和数字逻辑，所述系统包括数据分析程序、仿真平台和数字逻辑模块，所述仿真平台用于仿真所述自适应均衡算法的模拟器件，所述数字逻辑模块用于存放所述自适应均衡算法的数字逻辑，其中：
所述数据分析程序模拟生成高速串行总线信号，并将所述高速串行总线信号输入所述仿真平台；
所述仿真平台对所述高速串行总线信号进行仿真，得到所述高速串行总线信号对应的数字信号，以及基于所述数字信号恢复出的时钟信号，并将所述数字信号和所述时钟信号输出给所述数字逻辑模块；
所述数字逻辑模块利用所述自适应均衡算法的数字逻辑，在所述时钟信号下对所述数字信号进行计算，得到输出参数，并将所述输出参数反馈至所述仿真平台，使所述仿真平台基于所述输出参数对接收到的高速串行总线信号进行仿真。
10.根据权利要求9所述的系统，其特征在于，所述仿真平台通过建模所述自适应均衡算法的模拟器件，得到仿真电路，所述仿真电路包括依次连接的滤波器、判决反馈均衡器、模数转换器和时钟恢复单元，并且所述判决反馈均衡器的信号输入端还与所述模数转换器的信号输出端连接，其中：
所述滤波器根据接收到的所述数字逻辑模块的输出参数，对接收到的高速串行总线信号进行滤波；
所述判决反馈均衡器根据接收到的所述数字逻辑模块的输出参数，和所述模数转换器输出的数字信号，对所述滤波器的输出信号进行干扰消除；
所述模数转换器输出所述高速串行总线信号对应的数字信号；
所述时钟恢复单元输出所述时钟信号。
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