KR20080049762A - 신호 에뮬레이션용 방법 및 시스템 - Google Patents

신호 에뮬레이션용 방법 및 시스템

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KR20080049762A
KR20080049762A KR1020087007089A KR20087007089A KR20080049762A KR 20080049762 A KR20080049762 A KR 20080049762A KR 1020087007089 A KR1020087007089 A KR 1020087007089A KR 20087007089 A KR20087007089 A KR 20087007089A KR 20080049762 A KR20080049762 A KR 20080049762A
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아르빈드 라그하반
지바 나미
지요시 엠마누엘 페디
앤드류 주 킴
마이클 지. 브라젤
찰스 이. 섬머스
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Abstract

회로는 신호의 샘플을 처리하여 신호상의 효과를 에뮬레이팅, 시뮬레이팅, 또는 모델링할 수 있다. 따라서, 에뮬레이션 회로는 실제 신호 변환을 특징으로 하는 하나이상의 신호 처리 변수에 따라 신호를 처리하므로써 실제 신호 변화의 표현을 생성할 수 있다. 에뮬레이션 회로는 신호에 아날로그 신호 처리과정 및/또는 혼합신호 처리과정을 인가할 수 있다. 신호 처리과정은 상이한 딜레이를 각갖 갖는 두개의 신호 경로를 통해 신호를 공급하는 단계와, 두개의 신호 경로의 출력의 웨이팅 총합을 생성하는 단계를 포함할 수 있다. 신호 처리과정은 딜레이 소자의 네트웍을 통해 신호를 루팅하는 단계를 (선택적으로) 포함할 수 있으며, 절환 또는 루팅 소자의 뱅크는 루트 및 이에 따른 최종 딜레이를 결정한다.

Description

신호 에뮬레이션용 방법 및 시스템{METHOD AND SYSTEM FOR SIGNAL EMULATION}
본 발명은 2006년 1월 19일자 출원되고 발명의 명칭이 "누화 삭제용 방법 및 시스템"인 미국 특허출원 제11/334.864호의 일부연속출원으로서 이에 대한 우선권을 청구하며, 이러한 특허출원은 본 발명에 참조인용되었다.
미국 특허출원 제11/334.864호는 2004년 8월 5일자 출원되고 발명의 명칭이 "누화 삭제용 방법 및 시스템"인 미국 특허출원 제10/911.915호의 일부연속출원으로서, 2006년 5월 23일자로 미국특허 제7.050.388호로 특허허여되었으며, 본 발명에 참조인용되었다.
미국 특허출원 제10/911.915는 2003년 8월 7일자 출원되고 발명의 명칭이 "고속 통신 시스템에서의 누화 삭제용 방법"인 미국 가특허출원 제60/494.072호에 대한 우선권을 청구한다. 상기 미국 가특허출원 제60/494.072호는 본 발명에 참조인용되었다.
본 발명은 2005년 8월 23일자 출원되고 발명의 명칭이 "고속 혼합신호 조정가능한 필터 및 에뮬레이션 채널"인 미국 가특허출원 제60/710.573호에 대한 우선권을 청구하며, 상기 미국 가특허출원 제60/710.573호는 본 발명에 참조인용되었다.
본 발명은 2002년 3월 28일자 출원되고 발명의 명칭이 "멀티레벨 신호 디코딩용 방법 및 시스템"인 미국 특허출원 제10/108.598호와, 2003년 7월 15일자 출원되고 발명의 명칭이 "최적의 고속 멀티레벨 신호 디코딩을 위한 적응 노이즈 필터링 및 균등화"인 미국 특허출원 제10/620.477호와 연관되어 있다. 미국 특허출원 제10/108.598호와 미국 특허출원 제10/620.477호는 본 발명에 참조인용되었다.
본 발명은 통신 분야에 관한 것으로서; 특히 두개이상의 고속 통신 채널 사이에서 발생될 수 있는 누화 간섭 등과 같은 신호 및 신호 효과를 모델링, 에뮬레이팅, 또는 시뮬레이팅하는 것에 관한 것이다.
증가되고 있는 통신 서비스의 소비는 통신 시스템에서 증가된 테이터 이송능력이나 대역폭에 대한 요구사항을 더욱 필요로 한다. 이러한 통신 시스템에서는 누화로 알려져 있는 현상이 발생되어, 고속 신호 전송을 악화시키고 이에 따라 통신 대역폭을 불필요하게 낮은 수준으로 한정시킨다.
누화는 다른 채널로 통신된 상이한 신호로부터 하나의 통신 채널에서의 신호가 간섭[또는 블리드 오버(bleed-over)]에 의해 타락되는 통신 시스템에서 발생되는 상태이다. 간섭은 다양한 효과로 인해 발생된다. 예를 들어, 회로 보드, 전기 커넥터, 쌍을 이룬 케이블 번들 등과 같은 전기 시스템에서 각각의 전기 경로는 채널로서 작용한다. 통신 속도가 높을 때, 이러한 도전성 경로는 전자기 에너지를 방출 및 수신하는 안테나처럼 사용된다. 하나의 채널(본 발명에서는 "침입(aggressing) 채널"로서 언급된다)로부터 방출된 에너지는 불필요하게 결합되거나 또는 다른 채널(본 발명에서는 "피해 채널"로서 언급된다)에 의해 수신된다. "누화"로서 알려져 있는 신호 에너지의 불필요한 전송은 수신 채널에서 데이타 집적을 포함할 수 있다. 단일 채널이 에너지를 하나이상의 다른 채널로 방출할 수 있고 하나이상의 다른 채널로부터 에너지를 수신할 수 있다는 점에서, 누화는 전형적으로 쌍방향이다.
누화는 용량결합된 누화, 유도결합된 누화, 또는 방출된 누화 등과 같이 여러가지 방식으로 발생될 수 있다. 누화는 백플레인(backplane) 또는 케이블 환경에서 주요한 문제점으로 되고 있다. 누화 링크의 전송 단부 또는 중앙 단부에서 커플링이 발생되었을 때는 일반적으로 근단(近端) 누화 또는 "NEXT"로 언급된다. 수신측 또는 말단측에서 발생되었을 때, 커플링은 원단(遠端) 누화 또는 "FEXT"로 언급된다. 일반적으로 상기 NEXT가 FEXT 보다 더 심각하다.
백플레인 시스템에서, NEXT는 통상적으로 수신 신호와 간섭되는 전송 신호에 의해 발생된다. 이러한 전송 신호는 집적된 회로인 직렬화기/비-직렬화기("SERDES")에서 발생될 수 있다. 수신 신호는 일반적으로 SERDES 장치에 도달하였을 때 희석되어, 전송 신호를 수신 신호 보다 크게 한다. 전송 신호로부터 오는 NEXT는 수신 신호의 품질을 비트 에러가 발생될 정도로 심각하게 손상시킬 수 있다.
누화는 통신 시스템의 출력율의 증가에 상당한 장벽으로 나타나고 있다. 특정하게 어드레스되지 않았을 때, 누화는 자신을 노이즈로 명백하게 나타낸다. 특히, 누화는 수신 신호값의 불확실성을 증가시켜 신뢰성있는 통신을 더욱 어렵게 하므로써, 즉 개연성의 증가에 의해 데이타 에러가 발생되게 하므로써 신호 품질을 악화시킨다. 달리 말하면, 누화는 전형적으로 데이타 비율의 증가에 있어서 더욱 문제가 되고 있다. 누화는 신호 일체성을 감소시킬뿐만 아니라 누화의 양은 침입 신호의 대역폭으로 증가되므로, 데이타 비율 통신을 더욱 어렵게 한다. 이것은 2레벨 또는 멀티레벨 시그널링을 사용하는 전기 시스템에서 특별한 경우인데, 그 이유는 이러한 신호가 흐르는 도전성 경로는 통상적으로 이러한 신호에서 레벨 변이와 연관된 고주파에서 에너지를 더욱 효과적으로 방출 및 수신하기 때문이다. 달리 말하면, 2레벨 또는 멀티레벨 통신 신호에서 각각의 신호는 저주파 성분에 비해 누화 악화되기 쉬운 고주파 신호 성분으로 구성되어 있다.
증가하는 데이타 출력율에 대한 누화 방해는 긴 신호 전송 경로(예를 들어, 초당 멀티기가 비트 데이타 비율에 대해 길이가 수인치인 회로 궤적)에 대해 심하게 희석시키는 피해 신호의 고주파 콘텐트의 경향에 의해 혼합된다. 즉, 통신 신호의 고주파 성분은 매우 고레벨인 누화 간섭을 수신할 뿐만 아니라, 전송 손실로 인해 미약해지기 때문에 간섭되기도 쉽다.
이러한 희석된 고주파 성분이 채널 균등화로 알려진 기법을 통해 증폭될 수 있는 반면에, 이러한 채널 균등화는 데이타를 이송하는 고주파 신호의 증폭에 대한 부산물로서 노이즈와 누화를 자주 증가시킨다. 통신 링크에 존재하는 누화의 양은 일반적으로 신호 일체성을 회복시키는데 사용될 수 있는 균등화의 레벨을 한정한다. 예를 들어, 차세대 백플레인 시스템에 필요한 초당 멀티기가 비트데이타 비율에서, 통신 채널상의 누화 에너지 레벨은 이러한 고속 통신에 내재된 피해 신호 에너지의 레벨을 초과할 수 있다. 이 상태에서, 이질적인 또는 이탈된 신호 에너지는 바람직한 데이타 이송 신호의 에너지를 지배할 수 있으므로, 대부분의 종래 시스템 아키텍쳐에서는 비현실적인 데이타 비율로 통신하게 한다.
"노이즈" 라는 용어는 독특한 누화이며, 완전히 랜덤화된 현상으로 언급된다. 이와는 달리, 누화는 결정론적이지만 알려지지 않은 변수이다. 종래기술은 누화를 완화시키기 위해 시스템을 이론적으로 변형시킬 수 있는 기법을 포함한다. 특히, 다음과 같은 한정에 의해, 즉 (ⅰ)간섭형 채널 또는 침입 채널에 대해 통신된 데이타의 한정에 의해, (ⅱ)커플링시 침입 채널로부터 피해 채널로 발생되는 신호 전송의 한정에 의해, 누화는 이론적으로 결정 및 삭제될 수 있다. 즉, 본 기술분야의 숙련자라면 만일 통신 채널에 입력된 통신 신호에 의해 이송된 데이타가 알려지고 또한 누화에 의해 통신 신호상에 부여된 신호 변환이 알려져 있을 경우, 누화 신호 악화는 삭제될 수 있음을 인식할 수 있을 것이다. 그러나, 종래 기법으로는 누화를 적절히 삭제하는 시스템의 실질적 실행을 지지하기에 충분한 정밀도 및 정확도를 갖는 이러한 신호 변환의 레벨을 달성하는 것이 어렵다. 따라서, 누화를 어드레스하는 종래 기법은 일반적으로 고속(예를 들어 초당 멀티기가 비트) 통신 시스템에서는 불충분하다. 따라서, 종래기술에서는 피해 신호 충실도를 개선하고 또한 증가하는 데이타 출력률로 누화가 제안하는 장벽을 제거하기 위하여 누화를 삭제할 것이 요망된다.
누화(예를 들어, 전기 시스템에서의 전자기 커플링 또는 광학 시스템에서 4웨이브 혼합)를 일으키는 물리학이 일반적으로 널리 인식되고 있지만, 인식만으로는 누화 전달 기능을 위한 직접적이고 간단한 모델을 제공하지 않는다. 종래 모델링 어려움에 대한 공통적인 한가지 이유는 피해 및 침입 신호 경로의 상대적 형상이 누화 효과의 전달 기능에 심각하게 영향을 끼치고 상기 경로가 매우 얽힐 수 있기 때문이다. 달리 말하면, 신호 경로 복잡성은 신호 도관의 분석에 기초한 종래 모델링 방법을 사용하여, 전형적으로 모델 누화에 대한 효과를 체크한다. 또한, 일반적으로는 설정의 특정 누화 응답을 위한 누화 삭제기를 설계하는 것이 바람직한데, 그 이유는 (ⅰ)시스템은 상이한 피해-침입 쌍(특정 디자인을 각각 요구하는)에 대해 상이한 응답을 갖기 때문에, (ⅱ)상이한 시스템은 상이한 디자인 세트를 갖기 때문이다. 따라서, 본 기술분야에서는 (ⅰ)주어진 시스템의 통상의 작동으로부터 차단될 수 있는 누화 전달 기능의 다양성을 수용할 수 있고, (ⅱ)각각의 피해-침입 쌍을 특정화 및 조정하는 복잡한 수동 과업을 피하기 위하기 위해 자체조정될 수 있는 유연성을 구비한, 누화 삭제 시스템 및 방법이 요망되고 있다.
누화 삭제를 위한 종래 기법의 또 다른 한계점으로는 속도인데, 이러한 기법은 전형적으로 멀티기가 보드 비율을 지지하는 채널 등과 같은 고속 환경에서는 적합하지 않기 때문이다. 즉, 종래 데이타 처리 기법에 기초한 누화 삭제장치는 예를 들어 초당 1 기가비트, 또는 초당 2 기가비트, 또는 초당 10 기가비트를 초과하는 데이타 전송율을 충분히 수용할 수 있는 속도로 작동되지 않는다. 더욱 광범위하게, 신호 또는 신호 효과를 에뮬레이트하는 종래 기법은 광범위한 어플리케이션에 대해 적절한 신호 처리 속도가 자주 결여되어 있다.
이러한 대표적인 결점에 접근하기 위하여, 본 기술분야에서 필요로 하는 것은 고속 환경에 필적할 수 있지만 파워 소비가 낮고 제조 경비가 합리적인 누화 삭제를 위한 용량이다. 또 다른 요구사항은 신호, 신호 변환, 또는 신호 효과를 에뮬레이트하거나 모델링할 수 있는 고속 회로 이다. 다른 요구사항은 신호, 신호 변환, 또는 신호 효과를 정밀하고 정확하게 에뮬레이트하거나 모델링하거나 또는 시뮬레이팅할 수 있는 아날로그 또는 혼합신호 회로이다. 또 다른 요구사항은 초당 1 기가비트, 또는 초당 2기가비트, 또는 초당 10 기가비트 또는 이 이상에서 작동하는 데이타 전송 채널에서 발생되는 누화를 보상할 수 있는 시스템이다. 이러한 능력은 개선된 신호 처리를 촉진시키거나 및/또는 높은 데이타 비율을 지지하고 별도의 통신 어플리케이션에서의 대역폭을 개선시킨다.
도1은 백플레인에서 통신되고 누화를 유발시키는 두개의 라인카드를 갖는 통신 시스템의 기능적 블록도.
도2는 도1에 도시된 시스템에 대한 누화 모델의 기능적 블록도.
도3은 본 발명의 예시적인 실시예에 따른 백플레인-라인카드 커넥터에 대한 누화 응답을 도시한 도면.
도4는 본 발명의 예시적인 실시예에 따른 누화 삭제 시스템의 기능적 블록도.
도5는 본 발명의 예시적인 실시예에 따른 누화 삭제장치의 기능적 블록도를 포함하는 누화 삭제 시스템의 기능적 블록도.
도6은 본 발명의 예시적인 실시예에 따른 태핑된 딜레이 라인의 기능적 블록도.
도7은 본 발명의 예시적인 실시예에 따른 조정가능한 딜레이를 갖는 누화 삭제장치의 누화 모델링 필터의 기능적 블록도.
도8은 본 발명의 예시적인 실시예에 따른 하이패스 필터를 갖는 누화 삭제장치의 누화 모델링 필터의 기능적 블록도.
도9는 본 발명의 예시적인 실시예에 따른 누화 삭제장치의 제어 모듈의 기능적 블록도.
도10은 본 발명의 예시적인 실시예에 따른 누화 삭제용 처리를 도시한 흐름도.
도11은 본 발명의 예시적인 실시예에 따른 누화 삭제장치를 조정하기 위한 처리를 도시한 흐름도.
도12A 및 도12B는 본 발명의 예시적인 실시예에 따른 누화 삭제장치의 실행 전후 통신 시스템의 테스팅 데이타를 도시한 도면.
도13은 본 발명의 예시적인 실시예에 따른 태핑된 딜레이 라인 필터에 기초한 신호 딜레이 장치의 기능적 블록도.
도14는 본 발명의 예시적인 실시예에 따른 전송 라인을 시뮬레이팅하는 수동 회로를 개략적으로 도시한 도면.
도15는 본 발명의 예시적인 실시예에 따라 신호, 신호 효과, 또는 신호 변환을 에뮬레이팅, 시뮬레이팅, 모델링하기 위한 회로의 기능적 블록도.
도16은 본 발명의 예시적인 실시예에 따른 함게 캐스케이드된 수동 필터링 스테이지의 선형 회로를 위한 주파수의 함수로서 희석을 도시한 도면.
도17은 본 발명의 예시적인 실시예에 따라 직렬로 연결된 능동 스테이지에 기초한 회로를 위한 시간의 함수로서 신호 진폭을 도시한 도면.
도18은 본 발명의 예시적인 실시예에 따라 입력 신호를 제어가능하게 지연시키기 위한 기능적 블록도.
도19A 내지 도19C는 본 발명의 예시적인 실시예에 따라 입력 신호를 제어가능하게 지연시키기 위한 회로를 개략적으로 도시한 도면.
도20은 본 발명의 예시적인 실시예에 따라 신호 딜레이를 제어하기 위한 회로의 기능적 블록도.
도21은 본 발명의 예시적인 실시예에 따라 신호 딜레이를 제어하기 위한 회로를 개략적으로 도시한 도면.
도22는 본 발명의 예시적인 실시예에 따른 미세 임펄스 응답(FIR) 필터를 개략적으로 도시한 도면.
도23은 본 발명의 예시적인 실시예에 따라 에뮬레이션 회로로부터 출력 펄스를 위한 시간의 함수로서 전압을 도시한 도면.
도24는 본 발명의 예시적인 실시예에 따라 에뮬레이션 회로로부터 출력 펄스를 위한 시간의 함수로서 전압을 도시한 도면.
도25는 본 발명의 예시적인 실시예에 따라 에뮬레이션 회로로부터 딜레이 그래프의 집합을 도시한 도면.
도26은 본 발명의 예시적인 실시예에 따라 에뮬레이션 회로를 위해 세팅된 딜레이의 함수로서 측정된 딜레이를 도시한 도면.
도27은 본 발명의 예시적인 실시예에 따른 에뮬레이션 회로를 위한 상승 시간을 도시한 도면.
도28은 본 발명의 예시적인 실시예에 따른 에뮬레이션 회로를 위한 아이 다이아그램.
도29는 본 발명의 예시적인 실시예에 따라 신호상의 효과의 에뮬레이트와 함께 신호를 딜레이하기 위한 처리 흐름도.
도30은 본 발명의 예시적인 실시예에 따라 신호 변환의 에뮬레이트와 함께 딜레이된 신호를 조합하기 위한 처리 흐름도.
본 발명은 신호상의 효과를 에뮬레이트하거나 모델링하거나 또는 제공하기 위해 신호 샘플을 처리하는 단계를 지지한다. 상기 효과는 예를 들어 신호 전송, 신호 딜레이, 다른 신호 또는 이벤트와의 신호의 동기화, 신호의 재형성 또는 왜곡, 누화 효과, 다른 신호, 또는 샘플링된 신호를 다른 신호로 에너지의 전환을 포함한다.
본 발명의 한가지 특징에 있어서, 회로는 신호 전환의 특징인 하나이상의 신호 처리 변수에 따라 신호의 샘플을 처리하므로써 신호 전환의 제공을 생성할 수 있다. 따라서, 상기 회로는 실제 신호 전환 또는 이론적 신호 효과의 제공을 생성하기 위해, 디지탈 신호의 샘플을 처리할 수 있다. 상기 디지탈 신호는 예를 들어 2진 신호(binary signal)를 위한 두개의 레벨 등과 같이 별도의 디지탈화된 레벨을 포함한다. 디지탈 신호의 샘플을 처리하는 단계는 아난로그 신호 처리과정을 적용하는 단계를 포함하므로, 다양한 처리 단계에서 샘플은 디지탈화된 레벨의 동일한 수치를 디지탈 신호 자체로서 유지할 수 있다. 달리 말하면, 샘플의 처리는 미리 샘플링된 디지탈 신호에 이미 제공된 그 어떤 디지탈화를 초과하여 샘플을 디지탈화하는 단계를 필연적으로 포함하지 않는다. 그럼에도 불구하고, 처리는 예를 들어 하나이상의 처리 변수를 세팅하는 디지탈 제어기로부터 피드백을 통해 지지털 제어하에 처리될 수 있다. 따라서, 회호는 예를 들어 신호에 아날로그 신호 처리, 혼합 신호 처리, 또는 아날로그 및 디지탈 처리의 조합을 적용할 수 있다.
샘플의 처리는 샘츨을 딜레이 및/또는 성형하는 단계를 포함할 수 있다. 샘플의 성형을 위하여, 미세한 임펄스 필터가 샘플을 처리하여 원하는 파형 형태를 생성한다. 상기 미세한 임펄스 필터는 태핑된 딜레이 라인의 아날로그 실행을 포함할 수 있다. 샘플은 고주파 희석 또는 롤오프를 완화하기 위해 샘플에 에너지를 부가할 수 있는 능력을 각각 갖고 있는 일련의 딜레이 스테이지를 통해 전송될 수 있다. 즉, 태핑된 딜레이 라인은 능동 소자를 포함할 수 있다.
상기 회로는 상이한 딜레이의 두개의 신호 경로를 통해 샘플의 부품, 또는 기본적으로 샘플 전체를 공급할 수 있다. 따라서, 상기 두개의 신호 경로는 두개의 신호, 즉 하나는 앞서가고 다른 하나는 정시간인 신호를 출력할 수 있다. 회로는 두개의 신호에 각각의 웨이트, 스케일링 요소, 또는 이득을 적용할 수 있다. 웨이트는 상호보완적일 수 있으며 또는 서로 호혜적이므로, 하나가 증가할 때 다른 하나는 감소된다. 회로는 두개의 웨이팅된 신호를 부가, 추출, 덧셈, 또는 신호 조합의 다른 형태로 조합할 수 있다.
회로는 딜레이 소자의 네트웍을 통해 샘플을 선택적으로 루팅시킬 수 있으며, 하나이상의 절환 장치, 루팅 소자 또는 트랜지스터가 루트 및 최종 딜레이를 결정한다. 따라서, 회로는 두개(또는 두개 이상의) 딜레이 소자를 포함할 수 있다. 선택된 딜레이 양을 샘플에 부여하기 위하여, 회로는 두개의 딜레이 소자를 통해 샘플을 루팅할 수 있다. 딜레이가 적게 요구될 때, 회로는 다른 딜레이 신호를 바이패스할동안 딜레이 소자중 하나를 통해 신호를 루팅할 수 있다. 이러한 방식으로, 회로는 구성가능한 딜레이 레벨을 제공할 수 있다.
이러한 발명의 개요에 제공된 신호 효과의 에뮬레이팅에 관한 논의는 단지 예시적인 것이다. 본 발명의 다양한 특징은 양호한 실시예의 상세한 설명과 도면 및 이에 따른 청구범위에 의해 명확하게 이해될 것이다. 또한, 본 기술분야의 숙련자라면 본 발명의 기타 다른 특징, 시스템, 방법, 특징, 장점, 및 목적은 하기의 도면 및 설명의 검토에 의해 명확하게 될 것이다. 설명에 포함되어 있는 이러한 특징, 시스템, 방법, 특징, 장점, 및 목적은 본 발명의 범주에 속하며 첨부의 청구범위에 의해 보호될 것이다.
본 발명의 여러 특징은 첨부의 도면을 참조하여 양호하게 이해될 수 있다. 도면에 도시된 부품은 크기대로 도시되지 않았으며, 본 발명의 예시적인 실시예의 원리를 나타내기 위한 명확한 도시가 강조되었다. 또한, 도면에서 유사한 구성요소에는 동일한 도면부호가 부여되었다.
본 발명은 신호 샘플에 선택적 시간 딜레이 레벨 및 주파수 의존형 이득을 인가하므로써, 다른 신호의 채널에 제1신호의 불필요한 커플링 등과 같은 신호 변화의 모델링을 지지할 수 있다.
본 발명의 예시적인 실시예는 고속 디지탈 데이타 통신 시스템 등과 같은 통신 시스템에서 하나이상의 통신 경로상의 누화 삭제를 지지할 수 있다. 즉, 본 발명의 예시적인 실시예는 두개 이상의 통신 채널 사이에서 발생되는 누화 등과 같은 신호 간섭의 보상을 지지할 수 있다. 누화의 보상은 신호 품질을 개선시킬 수 있으며, 통신 대역폭 또는 정보 이송능력을 강화시킬 수 있다.
누화 효과의 융통적인 그리고 적용가능한 모델은 누화 간섭을 정확하게 제공하는 삭제 신호를 출력할 수 있다. 누화를 갖는 신호 경로상에 이러한 삭제 신호의 커플링은 누화를 삭제할 수 있으며, 이에 따라 누화가 대역폭에 부여할 수 있는 손상을 무효화할 수 있다.
하나의 통신 채널에 전송된 통신 신호는 누화 등과 같은 불필요한 신호를 다른 통신 채널과 결합하여 그 채널에서 전송되는 통신 신호를 간섭할 수 있다. 두개의 채널 사이에서의 발생과 함께, 이러한 누화 효과는 복합 통신 채널 사이에서 두개 이상의 채널에 누화를 부여하여 두개 이상의 채널로부터 누화를 수신하는 각각의 채널과 결합할 수 있다. 채널은 신호 경로를 제공하는 광파이버 또는 도전체 등의 매체일 수도 있다. 신호 광파이버 또는 와이어는 디지탈 정보 또는 아날로그 정보를 각각 통신하는 두개 이상의 채널을 위한 전송 매체를 제공할 수 있다. 선택적으로, 각각의 채널은 전용의 전송 매체를 가질 수 있다. 예를 들어, 회로판은 회로 트레이스의 형태로 다수의 도전체를 가질 수 있으며, 상기 각각의 트레이스는 전용의 통신 채널을 제공한다.
본 발명의 일실시예에서, 누화 삭제장치는 수신된 누화를 삭제하거나 보상하기 위해, 누화 간섭을 수용하는 채널에 누화 삭제신호를 입력할 수 있다. 누화 삭제신호는 다른 채널에서 증식되어 누화를 발생시키는 신호로부터 유도되거나 생성될 수 있다. 누화 삭제장치는 누화를 발생시키는 채널과 누화를 수신하는 채널 사이에서 결합될 수 있다. 이러한 형태에 있어서, 누화 삭제장치는 누화를 발생시키는 신호의 일부를 샘플링하거나 수신하여 불필요한 누화를 수신하는 채널에 적용하기 위한 누화 삭제신호를 구성할 수 있다. 달리 말하면, 누화 삭제장치는 누화 삭제 또는 교정을 제공하기 위해 누화를 유발시키고 있는 채널에 태핑되어, 누화 삭제신호를 발생시키고, 누화 간섭을 수용하는 채널에 누화 삭제신호를 적용할 수 있다.
본 발명의 일실시예에서, 누화 삭제장치는 누화 효과의 모델을 통해 누화 삭제신호를 발생시킨다. 상기 모델은 누화 신호를 평가, 추정, 에뮬레이팅, 또는 리셈블링하는 신호의 형태로 누화 삭제신호를 발생할 수 있다. 누화 삭제신호는 실제 누화 신호를 매칭시키는 파형 또는 형태를 가질 수 있다. 모델링 변수의 세트 등과 같이 모델을 조정하는 세팅 또는 조정은 이러한 파형의 특징을 한정한다.
누화 삭제신호는 실제 누화 신호와 동기될 수 있다. 즉, 누화 삭제신호의 타이밍은 실제 누화 신호의 타이밍과 매칭되도록 조정될 수 있다. 타이밍 딜레이 또는 기타 다른 타이밍 변수는 누화 삭제신호와 실제 누화 신호 사이의 상대적 타이밍 또는 일시적 응답을 한정할 수 있다.
본 발명의 예시적인 일실시예에서, 누화 삭제장치는 모델링, 딜레이, 타이밍, 및/또는 신호 성형 조정을 실행할 수 있으므로, 누화 삭제신호는 실제 누화와 밀접하게 매치될 수 있어서 효과적인 누화 삭제를 생성한다. 누화 삭제장치의 제어기는 누화 삭제장치의 출력을 관찰 및 분석할 수 있다. 즉, 제어기는 누화삭제된 신호를 처리할 수 있으며, 이러한 누화삭제된 신호는 누화 간섭을 갖는 채널에 누화 삭제신호의 적용에 따른 결과인 개선된 통신 신호이다. 상기 제어기는 누화 삭제후 남아있는 잔류 누화를 최소화하기 위해, 모델링 변수 및 타이밍 딜레이를 개별적으로 또는 함께 변화시킬 수 있다. 누화 삭제장치의 작동 조절은 누화 효과의 상태 및/또는 변화에 대한 동요를 보상할 수 있다.
본 발명의 예시적인 일실시예에서, 누화 삭제장치는 내부적으로 또는 외부적으로 시작되는 교정 또는 셋업 처리절차를 받을 수 있다. 누화 삭제장치 또는 교정 처리를 실행하는 기타 다른 장치는 통신 채널상에서 공지의 또는 설정된 테스트 신호의 전송을 시작할 수 있다. 테스트 신호는 누화를 유발시키는 채널이나 누화 간섭을 수신하는 채널상에 전송될 수 있다. 또한, 하나의 테스트 신호는 누화를 발생하는 채널상에 전송될 수 있으며, 상이한 테스트 신호는 발생된 누화 간섭을 수신하는 채널상에 전송된다. 예를 들어 랜덤화된 통신 신호는 누화발생 채널상에 증식될 수 있는 반면에, 누화 수신채널은 기본적으로 데이타 전송이 없음을 나타내는 균일한 전압 또는 전류 신호를 가질 수 있다. 누화 삭제장치는 누화 간섭을 효과적으로 보상하는 누화 삭제신호의 타이밍 및 성형을 한정하기 위해, 이러한 공지의 조건을 이용할 수 있다. 달리 말하면, 누화 삭제장치는 누화발생 및 누화수신 통신 채널상에 전송하는 테스트 신호로 누화 삭제장치의 작동에 기초하여 누화 효과의 그 모델을 한정하거나 새롭게할 수 있다.
유사한 구성요소에 동일한 도면부호가 부여된 도1 내지 도30을 참조하여 본 발명의 예시적인 실시예가 상세히 서술될 것이다. 도1 내지 도12는 일반적으로 통신 누화의 교정, 삭제, 또는 보상을 위한 방법 및 시스템에 관한 것이다. 도13 내지 도30은 누화와 연관되어(또는 기타 다른 현상과 연관되어) 발생될 수 있는 신호, 신호 변환, 및 신호 효과의 모델링, 시뮬레이팅, 또는 에뮬레이팅에 관한 것이다. 따라서, 도13 내지 도30은 누화의 어드레싱에 관련하여 신호를 처리하는 예시적인 방법 및 시스템을 제공한다. 따라서, 도1 내지 도12를 참조하여 설명되는 누화 삭제장치는 도13 내지 도30을 참조하여 서술된 기법을 포함할 수 있다.
도1에는 누화(150, 151)를 나타내는 백플레인 신호 경로(120, 130)에서 통신하는 두개의 라인카트(101a, 101b)가 구비된 통신 시스템(100)의 기능적 블록도가 도시되어 있다. 특히, 도1은 백플레인 누화(150)의 발생과, 백플레인 통신 시스템(100)의 예시적인 경우에서의 커넥터 누화(151)를 도시하고 있다.
라인카드(101a, 101b)는 모듈로서, 전형적으로는 섀시 슬롯의 내외로 미끄러지는 회로판이며, 통신 채널과 연관된 통신 능력을 제공한다. 백플레인(103)은 상기 섀시의 후방에서 회로 트레이스 등과 같은 신호 경로의 세트로서, 각각 설치된 라인카드(101a, 101b)와 다른 라인카드(101a, 101b) 또는 랙장착된 디지탈 통신 시스템에서의 데이타 처리 부품 등과 같은 다른 통신 장치 사이로 신호를 전송한다.
도1에 도시된 시스템(100)에서 각각의 라인카드(101a, 101b)는 도시되는 두개의 채널(120, 130) 등과 같이 복합 채널의 데이타를 전송 및 수신한다. 예시적인 채널(130)은 (ⅰ)라인카드(101a)의 송신기(Tx)(104a)에서 시작되어, (ⅱ)커넥터(102a)를 통해 백플레인(103)으로 라인카드(101a)를 전송하고, (ⅲ)백플레인(103)을 횡단하여 다른 커넥터(120b) 및 라인카드(101b)로 계속하고, (ⅳ)수신기(Rx)(105b)에 의해 수신된다. 도1은 "피해"[피해 송신기(104a)로부터 피해 수신기(105b)로]와, "침입"[침입 송신기(104b)로부터 침입 수신기(105a)로]으로 명명된 이러한 두개의 채널을 도시하고 있다.
신호 경로(120, 130)가 서로 근접하게 될 때, 신호 에너지는 침입 채널(120)로부터 발산되어, 피해 채널(130)에 연합된다. 즉, 제1신호 경로가 제2신호 경로에 인접하여 배치되는 백플레인(103) 및 커넥터(102a, 102b)의 영역에서, 제1신호 경로에서 증식되는 신호 에너지의 일부는 제1신호 경로에 결합되어, 이러한 제2신호 경로에서 증식되는 신호를 오염시키거나 악화시킨다. 이러한 누화 커플링(150)은 백플레인(103)의 커넥터(102a, 102b)에서 라인카드(101a, 101b)에 발생되거나, 또는 예를 들어 이들의 조합체에서 발생될 수 있다.
도1에 도시되지는 않았지만, 누화는 역방향으로 발생될 수도 있다. 특히, "피해" 패널(130)은 "침입" 채널(120)을 오염시키는 에너지를 자주 방출한다. 즉, 누화가 쌍방향으로 빈번하게 발생되어, 제1신호 경로에서 제2신호 경로로 전송될 뿐만 아니라 제2신호 경로에서 제1신호 경로로 전송된다. 또한, 서로 밀접한 상태로 존재하는 3개 이상의 신호 경로를 갖는 시스템에서, 누화는 3개 이상의 신호 경로 사이에서 전송될 수 있다. 즉, 단일 신호는 2개 이상의 다른 신호에 누화를 부여할 수 없을 뿐만 아니라 두개 이상의 다른 신호로부터 누화 간섭을 수신할 수도 없다.
도1에 도시 및 서술된 물리적 다상 경로의 경우와 마찬가지로, 누화는 단일 전송 매체(예를 들어 단일 케이블 또는 트레이스)에서 증식되는 침입 또는 피해 채널에서 발생될 수 있다. 이 경우, 각각의 채널은 특정의 신호 대역(예를 들어, 주파수 분할 멀티플렉싱 시스템, 옵티칼 파장 분할 멀티플렉싱 시스템에서의 스펙트럼 대역, 또는 시분할 멀티플렉싱 시스템에서의 일시적 윈도우)에 대응한다. 달리 말하면, 2개의 통신 채널, 하나의 발생 누화, 하나의 수신 누화는 광 도파관 또는 와이어 등과 같은 통신 매체에 공존할 수 있으며, 각각의 통신 채널은 전용 통신 신호의 전송을 지지할 수 있다.
명확성을 기하기 위하여, 도1에는 분리된 물리적 경로상에서의 두개의 채널 사이에 발생되는 누화에 기초한 본 발명의 예시적인 실시예가 도시되어 있다. 본 발명의 다른 예시적인 실시예에서, 방법 및 시스템은 단일 통신 매체에 공존하는 채널들 사이에서 발생되는 누화를 삭제한다. 본 기술분야의 숙련자라면 하기의 설명, 흐름도, 도면, 및 이에 포함된 기능적 블록도에 따른 단일 통신 매체상에서의 누화를 나타내는 두개 이상의 채널을 갖는 본 발명을 이용할 수 있을 것이다.
도2는 도1에 도시된 시스템(100)의 누화 모델(210)의 기능적 블록도(200)를 도시하고 있다. 특히, 도2는 예시적인 단일의 이송 기능부(210)에 기초하여 커넥터(102b)에서 누화 효과(151)의 모델(210)을 도시하고 있다.
침입 송신기(104b)는 침입 채널(120)에서 침입 통신 신호[u(t)](215)를 출력한다. 이러한 침입 통신 신호[u(t)](215)로부터의 에너지는 커넥터(102b)의 누화(151)를 거쳐 피해 채널(130)과 결합된다. 상기 침입 통신 신호[u(t)](215)는 주파수의 스프레드로 구성되어 있다. 누와(151)가 주파수의존형 현상이기 때문에, 침입 통신 신호[u(t)](215)의 주파수는 변화하는 효율로 피해 채널과 결합된다. 누화 효과(151)의 주파수 모델[H(f)](210)은 이러한 각각의 주파수 성분이 신호[n(t)](230)의 형태로 피해 채널(130)과 결합되는 정도를 나타낸다. 이러한 누화 신호[n(t)](230)는 피해 송신기(104a)로부터 피해 채널(130)상에 증식되는 순수한 통신 신호[x(t)](214)와 조합된다. 상기 피해 채널은 최종적으로 조합된 신호[y(t)](260)를 피해 수신기(105b)에 송신한다.
누화 전달 기능부(210)는 주파수 응답[H(f)](210){또는 그 시간지배형 등가 임펄스 응답[h(t)]}을 특징으로 한다. 도2에 도시된 바와 같이, 응답[H(f)](210)은 침입 데이타 신호[u(t)](215)가 그 루트의 커넥터 부분에서 경험하는 전환을 침입 송신기(104b)로부터 피해 수신기(105b)로 이송한다. 이러한 응답(210)의 스펙은 통상적으로 특정의 피해-침입 채널쌍 사이에 변화된다. 그럼에도 불구하고, 일반적인 응답 특성은 기하학적 강제사항 및 잠재적인 물리적 현상에 기초한다. 예를 들어, 백플레인 커넥터의 누화 응답(151)은 물리적 시스템 변수에 의존할 수 있다. 백플레인 누화(150)는 전송 기능부와 모델링될 수 있으며, 백플레인 및 커넥터 누화(150, 151)는 단일의(상이하기는 하지만) 전송 기능부와 캡쳐될 수 있다.
도3 내지 도12B를 참조하여 누화 삭제장치가 라인카드-백플레인 연결부에서 발생되는 누화를 보상하는 본 발명의 예시적인 비제한적 실시예가 설명될 것이다. 설명된 실시예가 제공되며, 이러한 설명은 철저하고 완벽한 것이며, 본 발명의 범주를 본 기술분야의 숙련자에게 인식시킬 것이다. 본 기술분야의 숙련자라면 본 발명은 백플레인이나 통신 시스템의 기타 다른 위치에서 발생되는 누화에 접근하기 위해 본 발명이 적용될 수 있으며 또한 본 발명은 다양한 형태의 누화를 보상할 수 있다는 것을 인식할 수 있을 것이다.
도3에는 본 발명의 예시적인 실시예에 따라 백플레인-라인카드 커넥터(102b)를 위한 누화 응답(210)을 도시한 그래프(300)이다. 이러한 그래프는 누화 신호(151)의 파워, 특히 주파수의 함수로서 커넥터(102b)에서 침입 채널(120)로부터 피해 채널(130)로 전달된 파워에 대한 실험 측정값을 도시하고 있다. 수평축은 기가헤르츠(GHz)의 단위로 측정된 주파수를 나타낸다. 수직축은 데시벨(dB)로 도시된, 특히 누화 주파수 응답(210)의 자승의 log10 의 10배의 신호 파워를 나타낸다. 따라서, 이러한 그래프(300)는 침입 신호[u(t)](215)의 각각의 주파수 성분을 위해 한쪽 채널(120)로부터 다른쪽 채널(130)로 전송된 누화 파워의 레벨을 도시한다.
커넥터(102a, 102b)에서, 누화(151)를 위한 지배적인 메카니즘은 전형적으로 커넥터의 핀 사이에서의 용량성 결합이다. 이러한 메카니즘은 그래프(300)의 응답의 일반적인 하이패스 특성으로서 도3에 명백하게 도시되어 있다. 달리 말하면, 그래프(300)는 에너지를 1GHz 이하의 낮은 주파수 보다 명백한 누화 메카니즘(151)를 통해 전달하는 약 1GHz 이상의 높은 신호 주파수의 트렌드를 도시하고 있다. 약 1 GHz 이하인 그래프(300)의 좌측은 약 -25dB 이하의 파워를 갖는 희석된 누화 신호를 나타낸다. 따라서, 이러한 그래프(300)는 약 1GHz 이하인 통신 신호[u(t)]의 주파수 성분이 그 이송된 파워의 매우 적은 부분을 커넥터 누화(151)를 통해 피해 채널(130)에 전달하는 것을 도시하고 있다. 누화(151)의 크기는 0.25 GHz 내지 1 GHz 사이에서 증가된다. 따라서, 이러한 그래프(300)에 기초하여, 약 1GHz 내지 4.25 GHz 사이의 주파수를 갖는 피해 통신 신호[x(t)](214)의 성분은 유사한 신호 주파수를 갖는 침입 통신 신호[u(t)](215)로부터 누화 효과(151)를 받기 쉽다.
또한, 약 2 GHz 이상의 주파수에서 주파수 응답 그래프(300)의 요동은 한쌍의 핀 사이에서의 간단한 용량성 결합 보다 기타 다른 효과에 의해 심하게 영향을 받는다. 달리 말하면, 2 GHz 이상에서 상기 그래프(300)는 전형적인 용량성 결합 응답으로부터 이탈되며, 주파수의 증가에 따라 전형적으로 점근적으로(및 단조롭게) 증가된다. 이와는 달리, 도시된 그래프(300)는 약 4.6 GHz 에서 로컬 최소값 등과 같은 고주파에서 정점 및 계곡의 패턴을 나타낸다.
상술한 바와 같이, 적절한 누화 삭제는 정밀한 모델링 시스템의 누화 응답에 심하게 의존한다. 누화 삭제 실행은 누화 효과가 강한 주파수에 대해, 즉 약 1 GHz 이상의 주파수에 대해 모델 정밀도에 특히 의존하게 된다.
그래프(300)에서 상술한 정점 및 계곡의 높은 차수 효과는 피해 신호 경로(130)와 침입 신호 경로(120) 사이의 특정한 상대적 기하학적 관계에 심하게 의존하지만, 이것은 일반적으로 경험적으로 알려져 있지 않다. 달리 말하면, 통신 경로의 기하학적 또는 물리적 분석에 기초한 정밀하면서도 충분한 누화 모델은 경험적 데이타없이 또는 신호에 대한 실제 누화 충격에 관한 테스트 측정값없이 문제가 될 수 있다.
다른 방식으로 설명한다면, 도3의 그래프(300)는 통신 신호(214, 215)의 고주파 성분이 특히 누화(151)되기 쉬우며 이러한 고주파 성분에 대한 누화 응답(210)의 모델링은 이러한 고주파 응답의 고유의 에러 특성에 접근하는 단계를 포함한다. 시스템의 누화 응답(210)의 정밀한 모델이 적절한 누화 삭제에 대한 기본을 제공할 수 있기 때문에, 이러한 모델은 상기 고차수의 에러 응답 특성을 정밀하게 제공할 것이 요망된다. 능동 회로 분석은 필수불가결한 정밀도로 모델을 용이하게 유도하지 않지만, 실제 신호 응답은 적절한 모델을 구성하기 위한 기본으로서 작용할 수 있다.
본 발명의 예시적인 일실시예에서, 누화 삭제장치에서 누화 모델은 도3의 그래프(300)에 제공된 측정 데이타 등과 같은 누화 측정 데이타에 기초하여 한정될 수 있다. 실험실에서 이러한 측정 데이타를 얻는 대신에, 데이타는 도9 및 도11을 참조하여 하기에 서술되는 바와 같이 예를 들어 누화 삭제장치를 교정 모드로 절환하므로써 필드 동작중에 얻을 수 있다.
도4는 본 발명의 예시적인 실시예에 따른 누화 삭제 시스템(400)의 기능적 블록도를 도시하고 있다. 상술한 바와 같이, 본 발명은 도1 및 도2에 도시된 통신 시스템(100) 등과 같은 고속 디지탈 통신 시스템에서 누화 삭제를 제공할 수 있다. 특히, 도4는 도1 내지 도4를 참조하여 설명한 바와 같이 백플레인-라인카드 커넥터(101b)에서 발생하는 누화(151)를 삭제하도록 배치된 누화 삭제장치 또는 누화 삭제기(XTC)(401)를 도시하고 있다.
디지탈 데이타[x(t)](214)는 피해 수신기(105b)에 의한 수신을 위하여 피해 채널(130)에서 증식된다. 상기 피해 채널(130)은 침입 송신기(104b)에 의해 출력된 디지탈 데이타[u(t)](215)로부터 유도되고 피해 수신기(105b)에서의 수신을 위해서는 의도되지 않은 불필요한 누화 신호[n(t)](230)를 이송한다. 의도된 데이타 스트림 신호[x(t)](214) 및 누화 신호[n(t)](230)는 부가적으로 복합 신호[y(t)](260)를 형성한다. 누화 삭제기(401)는 복합 신호[y(t)](260)를 수신하고, 삭제를 통해 이러한 신호(260)로부터 누화 간섭[n(t)](230)을 교정하고, 피해 수신기(105b)에 의한 수신을 위하여 교정된 신호[z(t)](420)를 출력한다. 즉, 누화 삭제기(401)는 원하는 데이타 신호(214)를 기본적으로 온전하게 유지하면서 누화 신호 소자(230)를 효과적으로 삭제하기 위해, 피해 채널(130)에서 증식되는 신호(260)에 실제 누화(230)의 추정값을 인가한다.
누화 삭제기(401)가 실행하는 단계는 다음과 같다.
(ⅰ)별도의 입력값[y(t)](260)[누화(151)에 의해 오염된 피해 신호]과 [u(t)](215)의 대표적인 부분[누화 신호(230)를 유발하는 침입 채널(120)에서 증식되는 침입 신호]으로서 받아들이는 단계
(ⅱ)전송된 침입 신호[u(t)](215)를 누화 효과(151)를 통해 시스템(200)에서 실제 발생되는 신호 전환(210)을 추정하는 누화 추정값으로 전환하는 단계.
(ⅲ)그 누화 신호[n(t)](230) 성분을 삭제하기 위해 피해[y(t)](260)으로부터 모델링된 누화를 추출하는 단계.
(ⅳ)누화 보상을 위한 특정한 기법이 없는 종래 수신기일 수도 있는 피해 수신기(105b)에 보상된 신호[z(t)](420)를 출력하는 단계.
도5는 본 발명의 예시적인 실시예에 따른 누화 삭제 시스템(500)의 기능적 블록도를 도시하고 있다. 특히, 도5는 3개의 기능 소자(501, 502, 503), 즉 누화 모델(501), 덧셈 노드(502), 전자 제어 "메카니즘" 또는 제어 모듈인 제어기(503)를 갖는 예시적인 누화 삭제기(401)의 블록도를 도시하고 있다. 상기 모델(501)은 누화 추정 신호[w(t)](520)를 발생시키며, 덧셈 노드(502)는 이러한 누화 추정값(520)을 피해 채널(130)에 인가한다. 제어기(503)는 덧셈 노드(502)의 출력[z(t)](420)에 기초하여 모델(501)에서의 변수를 조정한다.
모델(501)은 조정가능한 주파수 응답 기능부[G(f)](501)의 형태로 침입 전달 기능부[H(f)](210)를 에뮬레이트한다. 즉, 모델(501)은 침입 채널(120)과 피해 채널(130) 사이에서 커넥터(102b)에서 전자기 결합에 의해 유발된 실제 간섭 누화 신호[n(t)](230)의 모델, 시뮬레이션, 추정, 또는 에뮬레이션일 수 있는 인위적인 누화 신호[w(t)](520)를 발생한다. 모델 주파수 응답[G(f)](501)은 도3에 도시된 그래프(300)와 유사한 주파수의존형 응답을 인가하는 방식으로 침입 데이타 신호[u(t)](215)를 효과적으로 여과한다.
동일한 침입 데이타 스트림[u(t)](215)는 실제 누화 응답[H(f)](210) 및 누화 삭제기의 모델(501)을 구동하기 때문에, 모델(510)의 출력[w(t)](520)은 이상적인 경우 침입 신호 성분[n(t)](230)과 동일하다. 즉, [G(f)](501)은 소음이 없고 모든 시스템 변수가 알려져 있고 완전하게 모델링된 환경인 이론적인 경우 또는 이상적인 경우에 [H(f)](210)와 동일하다. 또한, 이러한 이상적인 경우, [H(f)](210) 및 [G(f)](501)의 각각의 출력 신호 [n(t)](230) 및 [w(t)](520)은 서로 동일하다. 알려지지 않은 여러 영향 및 불확실한 요소를 갖는 실제 상황에서, 기본적으로 에러가 없는 고속 데이타 비율의 통신을 지지하기 위하여 [G(f)](501)은 충분한 정밀도 및 정확도로 [H(f)](210)와 유사하다.
편차 노드(502)는 복합 신호[y(t)](260)로부터 에뮬레이트된 침입 신호[w(t)](520) 또는 에뮬레이션 신호(520)를 추출하므로써, 수신된 피해 신호[y(t)](260)으로부터 누화 간섭을 제거하거나 감소시킨다. 실제 작동 환경에서 작용하는 물리적 실행에 있어서, 모델[G(f)](501)은 진정한 응답[H(f)](210)과 정확하게 매칭되지 않는다. 제어기(503)는 실제 누화 효과[H(f)](210)와 에뮬레이트된 또는 모델링된 누화 효과[G(f)](501) 사이의 부정확과 연관된 이러한 에러를 최소화하기 위해 모델(501)을 조정한다.
덧셈 노드(502)의 실행은 통상적으로 본 기술분야의 숙련자에게는 수월하다. 그러나, 고감도를 유지하기 위해 두개의 입력에 특별한 주의가 제공되어야 한다. 유발되어 모델링된 누화 신호(230, 520)가 고주파에서 진폭이 작은 것이 일반적이지는 않다. 얼핏 보았을 경우 무시할 수도 있을 것으로 보이지만, 이러한 고주파는 균등화 장치(도시않음)를 통해 자주 증폭된다. 따라서, 무시된 고주파 누화는 균등화 이전에 작아지는 반면에 균등화 이후에 매우 상당하게 된다. 덧셈 노드는 이러한 고주파 응답을 수용하기 위해 실행된다.
보상된 신호[z(t)](420)[즉, 편차 노드(502)의 출력]은 태핑되어 제어기(503)에 공급되므로써, 피해 수신기(105b)가 수신하는 기본적으로 동일한 신호(420)를 제어기에 제공한다. 제어기는 실제 응답[H(f)](210)에 대한 양호한 적합성을 최대로 하기 위해 응답[G(f)](501)을 특징으로 하는, 모델링 필터(501)의 변수를 조정한다. 특히, 제어기(503)는 누화 보상된 신호[z(t)](420)를 입력값으로 취하고, 신호 충실도를 결정하기 위해 상기 신호(420)를 처리하거나 관찰하거나 또는 분석한다. 달리 말하면, 제어기(503)는 모델의 출력(520)이 누화 신호(230)를 삭제한 정도를 분석하므로써 모델의 성능을 평가한다. 또한, 제어기(503)는 누화 삭제를 강화하기 위하여 그리고 변화하는 조건에 대한 동적 응답을 제공하기 위해 모델(501)을 조정한다.
제어기(503)의 출력이 모델링 필터(501)의 변수를 포함하기 때문에, 제어기는 모델링된 응답[G(f)](420)을 조정할 수 있다. 따라서, 제어기(503)는 [z(t)](420)에서의 누설을 최소하므로써 보상된 신호(420)의 충실도, 즉 [G(f)](420)와 [H(f)](210) 사이의 매치를 최대화하기 위해 모델링 필터(501)를 조작할 수 있다. 다른 방식으로 설명한다면, 제어기(503)는 누화 삭제를 개선하고 신호 품질을 향상시키기 위하여, 교정된 누화삭제된 신호[z(t)](420)를 관찰하고 누화 모델[G(f)](420)을 동적으로 조정한다. 따라서, 본 발명의 예시적인 일실시예에서, 누화 삭제장치(401)는 모델링 에러, 요동하는 동적 조건, 및 기타 다른 효과를 보상하기 위하여 누화 삭제를 적용하거나 자체교정하거나 자체형성한다.
도5에 도시된 시스템은 상대적으로 낮은 복잡도와 파워 소비 및 비용을 제공하기 위하여, 주로 아날로그 집적회로를 사용하여 실행될 수 있다. 일실시예에서, 모델(501) 및 편차 노드(502)는 모두 아날로그이다. 다른 실시예에서, 모델(501)의 특징은 침입 데이타 소스(104b)의 디지탈 특성을 활용내기 위하여 디지탈로 실행된다.
제어기(503)는 전형적으로 아날로그 및 디지탈 회로를 포함한다. 제어기(503)에서 아날로그 선처리의 특정한 특징으로 한해, 이러한 디지탈 회로는 통신 데이타 비율에 비해 저속으로 작동될 수 있으며, 이에 따라 실질적인 실행을 촉진시킬 수 있다. 특히, 디지탈 회로는 채널 보드(baud) 비율 보다 낮은 크기인 속도로 작동될 수 있다. 본 발명의 예시적인 일실시예에서, 제어기(503)의 디지탈 회로는 채널 보드 비율 이하의 크기의 적어도 1차수로 작동된다. 본 발명의 예시적인 일실시예에서, 제어기(503)의 디지탈 회로는 채널 보드 비율 이하의 크기의 적어도 2차수로 작동된다. 본 발명의 예시적인 일실시예에서, 제어기(503)의 디지탈 회로는 채널 보드 비율 이하의 크기의 적어도 3차수로 작동된다. 저속 및 저비용 누화 삭제 솔루션을 함께 생성하는 모델(501)과 삭제기(503)의 예시적인 실시예에 대한 상세한 설명이 하기에 서술될 것이다.
도6은 본 발명의 예시적인 실시예에 따라 태핑된 딜레이 라인 필터(600)의 기능적 블록도이다. 태핑된 딜레이 라인 필터(600)는 일련의 딜레이 스테이지(601a, 601b, 601c)를 통해 입력 신호(215)를 딜레이하고, 전형적으로 증폭기(602a, 602b, 602c, 602d)로 각각의 딜레이 스테이지(601a, 601b, 601c)의 출력을 스케일링하고, 이러한 스케일링된 출력값을 부가하거나 조합하므로써, 입력 신호(215)로부터 출력 신호(620)를 생성하는 장치이다. 태핑된 딜레이 라인 필터(600)는 부여된 누화 신호[n(t)](230)의 형상이나 파형에 접근하는 형상 또는 파형을 갖는 신호[v(t)](620)를 발생하는 모델(501)의 아날로그 성분일 수 있다. 즉, 태핑된 딜레이 라인 필터(600)는 아날로그 성분을 통해 실행되는 예시적인 파형 성형기일 수 있다.
상술한 바와 같이, 실제 누화 응답(210)을 정확하게 모델링하면 누화 삭제를 통해 누화 간섭(230)의 적절한 제거를 촉진시킨다. 만일 누화 삭제장치(도시않음)가 부정확한 누화 모델(도시않음)에 기초한다면, 이러한 장치는 신호 품질을 개선시키는 것이 아니라 악화시킨다. 예를 들어, 잘못된 모델로 인해, 누화를 삭제하는 "교정" 신호는 수신된 피해 신호에 간섭을 부가하게 되어, 기본적으로 온전한 삭제를 목표로 하는 누화 신호를 남기게 된다. 따라서, 필터링 메카니즘에 기초한 누화 모델은 어플리케이이션에서 경험하게 되는 다양한 누화 전달 기능의 모델링을 충분히 지지할 수 있는 유연성을 가져야 한다. 즉, 예를 들어 다양한 어플리케이션, 작동 조건, 및 환경에 용이하게 적응할 수 없는 단단한 모델 보다는 유연한 누화 모델이 바람직하다.
본 발명의 예시적인 일실시예에서, 도6에 도시된 바와 같이 전기적으로 제어가능한 이득상수(602a, 602b, 602c, 602d)를 갖는 아날로그 태핑된 딜레이 라인 필터(600)("횡단 필터"로도 알려져 있다)는 침입 누화 전달 기능부(210)를 모델링한다. 이러한 필터(600)는 바람직스러운 유연성 레벨과 광범위한 작동 조건 및 상황을 지지하는 적응성을 제공할 수 있다.
도시된 필터(600)는 N 딜레이 소자(601a, 601b, 601c)[시간 딜레이δ(delta)를 각각 제공하는]를 갖는 예시적인 태핑된 딜레이 라인 필터와, n=0,...,N에 대해 상수 αn(alphan)를 갖는 대응의 가변상수 증폭기(602a, 602b, 602c, 602d) 이다. 태핑된 딜레이 필터(600)의 출력[v(t)](620)은 다음과 같다.
v(t) = α0 v(t) + α1 v(t-δ)+ ... αN v(t-Nδ)
이득 상수(α0 , α1 , α2 ..... αn )의 값을 변화시키면 이에 대응하여 필터(600)의 응답 변화를 유발시킬 수 있다. 태핑된 딜레이 라인 필터(600)는 Nδ(델타의 N배 )까지, 즉 필터(600)의 일시적 스팬까지 침입 임펄스 응답을 모델링할 수 있다. 또한, 침입 응답(210)의 주파수 성분(도3에 도시 및 상술한 바와 같이)은 f = 1/(2δ) 의 주파수까지 모델링될 수 있다(주파수는 델타의 두배의 역과 동일하다). 따라서, δ(델타)는 피해 신호[x(t)](210)에서 간섭의 가장 높은 신호주파수가 f = 1/(2δ) 이하가 되도록 선택되어야 한다(주파수는 델타의 두배의 역과 동일하다). 또한, N은 침입 임펄스 응답의 대부분이 Nδ(N배 델타)의 일시적 스팬내에 포함되도록 선택되어야 한다. 이와 마찬가지로, 침입 주파수 응답(210)은 f = 1/(2δ)(주파수는 N배 델타의 역과 동일하다) 이하의 주파수에서 많은 요동을 나타내지 않는다. N 및 δ를 선택하기 위한 이러한 조건은 침입 신호의 조건과는 대조된다. 만일 침입 노이즈가 특정화된 주파수 위로 존재한다면 중요하지 않은데, 그 이유는 양호하게 설계된 수신기는 피해 신호 품질을 악화시키지 않고 이러한 고주파수를 용이하게 억제할 수 있기 때문이다.
태핑된 딜레이 라인 필터(600)가 침입 응답(210)에 의해 유발된 펄스 성형을 평가, 추정, 또는 흉내내는 반면에, 상기 필터(600)는 전형적으로 거추장스러운 다수의 탭 또는 딜레이 스테이지없이 상당한 가변의 일시적 딜레이를 적절히 어드레스할 수 없다. 일시적 딜레이는 도5에 도시 및 설명된 바와 같이 (ⅰ)침입 데이타 신호[u(t)](215)의 일부를 누화 삭제기(401)로 지향시키는 회로 탭과, (ⅱ)누화 삭제기(401)에서 덧셈 노드(502) 사이에 걸쳐있는 신호 경로의 길이와 직접적으로 연관되어 있다. 특히, 모델링된 일시적 딜레이는 실제 누화 신호[n(t)](230)의 일시적 딜레이와 매우 유사하므로, 모델링된 실제 신호(230, 520)는 효과적인 상호 삭제를 위하여 서로에 대해 적절히 동기화되거나 타이밍된다. 태핑된 딜레이 라인 필터(600)의 출력(620)이 모델(501)의 출력[w(t)](520)으로 직접 사용될 수 있는 반면에, 피해 채널(130)에서 누화 신호(230)를 갖는 태핑된 딜레이 라인 필터의 출력(620)을 동기화하는 것은 누화 삭제를 강화시킬 수 있으며, 피해 수신기(105b)에 높아진 신호 충실도를 제공할 수 있어서, 전체적인 모델링 유연성을 개선시킨다.
도9를 참조하고 데이타의 채널 공극상에 누화를 부여하는 실시예를 일반화하였을 때, 이러한 에러 신호[z(t)](420)는 다른 주파수에 대한 이러한 주파수의 중요성을 강조하기 위해 그 응답이 P(f)로 도시되는 선택적 필터(901)로 스펙트럼-웨이팅된다. 예를 들어, 하이패스 필터에는 상기 에러 신호[z(t)](420)가 피해 수신기(105b)에서 균등화의 효과를 에뮬레이트하는 것이 바람직하다. (잠재적으로 스펙트럼-웨이팅된)에러 신호[z(t)](420)는 스퀘어되거나 파워검출되며, 즉 스퀘어링 장치(902)의 출력은 신호 파워이다. 그후, 파워 신호는 집적된 파워, 즉 에러 신호[z(t)](420)의 에너지를 얻기 위하여 상대적으로 낮은 컷오프 주파수를 갖는 로우패스 필터(903)(또는 집적기)를 통과한다. 따라서, 이러한 포인트에서의 신호는 에러 신호[z(t)](420)의 통계적 가변성(즉, 표준 이탈의 스퀘어)의 아날로그 추정값에 대응한다.
본 기술분야의 숙련자에게 익숙한 바와 같이, 에러 가변성은 충실도를 측정하는데 유용한 계량법이다. 로우패스 필터(903)의 컷오프 주파수가 매우 낮은 주파수이기 때문에(심볼 전송율 이하 크기의 전형적인 차수), 가변성 신호는 모델링 필터의 과도 효과가 붕괴를 변화시킨 후에도 거의 일정하다. 따라서, 아날로그 가변성 신호는 간단한 저속 고해상도 아날로그-디지탈 변환기(904)로 샘플링될 수 있다. 아날로그-디지탈 변환기(904)에 의해 출력된 디지탈화된 신호는 간단한 마이크로프로세서, 상태 장치, 미세한 상태 장치, 디지탈 제어기, 또는 이와 유사한 장치[이하, "디지탈 제어기"(905)로 언급한다]에 에러 가변성 정보를 제공한다. 현재의 응답 모델링 변수 세트를 위한 에러-가변성을 기록한 후, 디지탈 제어기(905)는 침입 에뮬레이션 모듈(501)에 대응의 아날로그 신호를 제공하는 DAC(906)의 세트에 새로운 변수를 디지탈형태로 출력하므로써, 새로운 필터 형태를 특정화한다.
디지탈 제어기(905)가 (ⅰ)누화 모델링 필터(501)의 변수를 세팅할 수 있고, (ⅱ)모델링 에러 가변성에 현재 변수의 효과를 직접 관찰할 수 있기 때문에, 디지탈 제어기(905)는 실제 응답(210)에 침입 응답 모델(501)의 삽입을 최대화하는 변수 세트를 찾을 수 있다. 시행착오 처리과정이 지나치게 복잡하지 않기 때문에, 모델 변수들의 모든 조합이 많은 경우에서 테스트될 수 있다. 그러나, 본 기술분야의 숙련자에게 알려진 기타 다른 경험적 연구/최적화 방법이 선택적으로 사용될 수도 있다. 본 발명의 예시적인 실시예에서, 미국 특허출원 제10/620.477호에 개시된 바와 같이 좌표하강적 접근은 허용가능한 모델 변수를 인식하기 위한 연구 및 최적화를 제공한다.
상술한 바와 같이, 제어 모듈(900)은 실제 제어 실행을 제공하기 위해 아날로그 및 디지탈 회로의 조합을 포함할 수 있다. 필터(901) 및 파워 검출장치(902)는 고속 아날로그 신호를 함께 입력 및 출력한다. 로우패스 필터(903)는 입력값으로서 고속 아날로그 신호를 취하고, 로우패스 아날로그 신호를 출력한다. 필터(901), 파워 검출장치(902), 로우패스 필터(903)는 고속 신호로부터 관련의 통계 정보를 추출하고 이를 간결한 형태로 제공하므로써, 로우패스 신호상에 고속 신호의 프로젝션을 취한다. ADC(904)는 이러한 저속 신호를 입력값으로 취하고, 대응의 디지탈화된 근사치를 출력한다. 따라서, 제어기(905)는 이러한 저속 디지탈 신호를 수신 및 처리한다. 디지탈 신호가 저속이기 때문에, 만일 신호가 고속일 경우라면 관련의 처리 회로는 필요로 하는 것보다 복잡하지 않다. 디지탈 제어기(905)는 저속 디지탈 제어 신호를 디지탈-아날로그 변환기(906a, 906b)에 출력하고, 이러한 변환기는 저속 아날로그 신호를 출력한다. 직렬의 간단한 고속 아날로그 선처리 및 저속 디지탈 처리에 의해, 제어 모듈(900)은 강력한 통계적 특징화에 기초한 신호 분석을 제공하고, 상대적으로 회로가 그다지 복잡하지 않은 강건한 제어 방법을 실행하며, 이것은 고속 통신 시스템에서 실제 누화 삭제를 촉진시킬 수 있는 요소가 된다.
도9는 에러-가변성을 발생하기 위해 파워 검출(또는 신호 스퀘어링) 장치(902)를 사용하고 있지만, 전파 정류기(신호의 절대값을 취하는)가 대안으로 사용될 수 있다. 전파 정류기에 기초한 실행에 있어서, 로우패스 필터(903)의 출력은 더 이상 에러 가변성과 연관되지 않지만, 그럼에도 불구하고 유효한 충실도 기준이 된다. 특히, 이것은 에러 신호(420)의 1-norm 이므로, 충실도 측정은 적절한 수학적 특성을 갖는다. 본 기술분야의 숙련자라면 신호의 "1-norm"의 결정은 제어 신호의 절대값을 집적하는 단계를 포함하는 것을 인식할 수 있을 것이다. 이러한 치환은 다음과 같은 이유로 인해, 즉 (ⅰ)1-norm 신호는 감소된 동적 범위를 갖고[이에 따라 아날로그-디지탈 변환기(904)에 해상도 제한을 느슨하게 하고], (ⅱ)전파 정류기는 파워 검출기 보다 실행이 용이하기 때문에, 이러한 어플리케이션에서 유리하다. 이러한 변경은 본 발명의 범주내에 속하는 것으로 간주된다.
이와 마찬가지로, 파워 검출기(902)는 반파 정류기나 또는 신호 크기를 평가하는데 사용될 수 있는 기타 다른 장치로 대체될 수도 있다. 본 기술분야의 숙련자라면 도5 내지 도9에 도시된 바와 같이 누화 삭제기(401)를 기능적 블록, 모듈, 및 각각의 서브 모듈로 분할하는 것은 개념적이며 기능성 및 부품들의 물리적 집단화를 필연적으로 나타내는 것이 아님을 인식할 수 있을 것이다. 오히려, 기능적 블록도에 기초한 예시적인 실시예의 제공은 본 발명의 예시적인 실시예의 설명을 촉진시킬 것이다. 실제로, 이러한 모듈은 본 발명의 범주로부터의 일탈없이 조합되고, 분할되고, 다른 모듈로 재구분된다.
본 발명의 예시적인 일실시예에서, 누화 삭제 시스템은 모놀리식 IC 등과 같은 단일의 집적 회로(IC) 이다. 누화 삭제장치, 제어 모듈, 누화 모델링 필터는 단일의 IC일 수도 있다. 이러한 IC는 CMOS IC 일수도 있으며, 예를 들어 0.18 마이크론 처리로 제조될 수도 있다.
도10 및 도11을 참조하여 누화를 삭제하기 위한 처리와 누화 삭제기를 교정하기 위한 처리가 서술될 것이다. 본 발명에 설명된 처리에서의 단계는 상술한 바와 같이 작동되는 본 발명을 위하여 다른 사항을 자연스럽게 처리해야만 한다. 그러나, 본 발명은 단계수나 시컨스가 본 발명의 기능도를 변경하지 않는한 서술한 단계수에 대한 제한이 없다. 즉, 본 발명의 정신 및 범주로부터의 일탈없이 일부 단계는 다른 단계의 전후에 또는 다른 단계와 함께 실행될 수 있음을 인식해야 한다.
도10은 본 발명의 예시적인 실시예에 따라 누화(151)를 삭제하기 위하여, 누화 삭제로 명명된 처리(1000)를 도시한 흐름도이다. 처리(1000)의 첫번째 단계인 단계(1010)에서, 침입 송신기(104b)는 침입 채널(120)에서 침입 통신 신호[u(t)](215)를 전송한다. 이러한 통신 신호(215)는 데이타를 이송하는 아날로그 신호이거나 디지탈 신호일 수 있다.
단계(1015)에서, 누화 효과(151)는 침입 통신 신호[u(t)](215)로부터 에너지를 누화[n(t)](230)로서 피해 채널(130)에 결합한다. 결합 메카니즘은 백플레인(103) 또는 기타 다른 광학 또는 전기 누화 메카니즘에서 증식되는 전기 데이타 신호인 경우 전자기 결합이다. 누화 효과(151)의 에너지 전달은 피해 수신기(105b)를 향해 신호 증식으로 귀결되는 방식으로 피해 채널(130)에 누화 신호[n(t)](215)를 발생한다.
단계(1020)에서, 피해 송신기(104a)는 피해 채널(130)에 피해 통신 신호[x(t)](214)를 전송한다. 피해 통신 신호(214)는 아날로그 또는 디지탈 신호일 수 있다. 단계(1025)에서, 누화 신호[n(t)](230)는 피해 채널(130)의 피해 통신 신호[x(t)](214)와 공존하거나 이와 혼합된다. 복합 신호[y(t)](260)는 이러한 신호들(214, 230)의 조합에 의한 것이다.
단계(1030)에서, 누화 모델(501)은 침입 통신 신호[u(t)](215)의 샘플을 얻는다. 달리 말하면, 탭 또는 기타 다른 노드는 누화 모델(501)에 의한 수신 및 처리를 위해 침입 통신 신호(215)의 대표적인 부분을 누화 삭제기(401)로 지향시킨다.
단계(1035)에서, 누화 모델(501)은 태핑된 딜레이 라인 필터(600)를 통해 침입 통신 신호[u(t)](215)의 샘플링된 부분을 처리한다. 태핑된 딜레이 라인 필터(600)의 이득 또는 스케일링 상수 등과 같은 모델링 변수는 누화 신호[u(t)](215)의 파형 추정값[v(t)](620)을 발생하기 위한 토대를 제공한다. 특히, 태핑된 딜레이 라인 필터에서 가변 상수 증폭기(602a, 602b, 602c, 602d)의 상수(α0 , α1 , α2 ..... αn )는 누화 신호(215)와 유사한 파형[v(t)](620)을 한정한다.
예시적인 일실시예에서, 도15에 도시되고 하기에 서술될 미세한 임펄스 응답(FIR) 필터(1560)는 단계(1035)에서 누화의 파형 추정값을 발생한다. 따라서, 시스템(1510)은 처리(1000)의 하나이상의 단계를 실행하거나 이러한 단계에 포함될 수 있다.
단계(1040)에서, 누화 모델(501)의 조정가능한 딜레이(701)는 이러한 파형(620)을 피해 채널(130)에서 증식하는 간섭 누화 신호[n(t)](230)로 동기화하기 위해, 파형 추정값 [v(t)](620)에 시간 딜레이를 인가한다. 단계(1045)에서, 누화 삭제기(401)의 덧셈 노드(502)는 최종 누화 삭제 신호[w(t)](520)를 피해 채널(130) 및 이에 증식하고 있는 조합된 누화 및 통신 신호[y(t)](260)에 인가한다. 누화 삭제 신호[w(t)](520)는 피해 채널(130)에 증식하고 있는 누화 신호 성분[w(t)](520)의 적어도 일부를 삭제한다. 이러한 누화 간섭(520)의 감소는 피해 수신기(105b)로의 분배를 위해 누화 삭제기(410)에 의해 출력되는 통신 신호[z(t)](420)에서의 신호 충실도를 개선시킨다.
본 발명의 예시적인 일실시예에서, 도15에 도시된 일시적 정렬 모듈(1535)은 단계(1040)의 가변형 딜레이를 인가한다. 따라서, 처리(1000)의 예시적인 일실시예에서, 시스템(1510)은 누화 삭제를 위한 누화 추정값을 제공한다.
단계(1050)에서, 제어기(503)는 누화 삭제의 효과를 결정하기 위해 누화보상된 신호[z(t)](420)를 처리하거나 분석한다. 달리 말하면, 제어기(503)는 누화 삭제기가 실제 누화[n(t)](230)를 파형 및 타이밍에 정확하게 매칭하는 누화 삭제 신호[w(t)](520)를 인가하고 있는중인지의 여부를 결정하기 위해 신호 충실도를 평가한다.
단계(1055)에서, 제어기(503)는 누화 삭제 신호[w(t)](520) 및 실제 누화 신호[n(t)](230) 사이에서의 파형 매치를 최적화하기 위하여, 태핑된 딜레이 라인 필터(600)에서 모델링 변수, 특히 가변 상수 증폭기(602a, 602b, 602c, 602d)의 상수를 조정한다. 또한, 제어기(503)는 누화 삭제 신호[w(t)](520)를 실제 누화 신호[n(t)](230)와 동기화하기 위하여, 조정가능한 딜레이(701)의 가변형 또는 조정가능한 시간 딜레이를 부가로 조정한다. 즉, 제어기(503)는 피해 수신기(105b)에 분배된 실제 통신 신호[z(t)](420)의 충실도를 강화하기 위하여, 누화 모델링 필터(501)에 변수 조정을 실행하므로써 누화 삭제기(401)의 작동을 조정한다.
이어서 단계(1055)에서, 처리(1000)는 단계(1010 내지 1055)를 반복한다. 누화 삭제기(401)는 누화(230)의 삭제를 계속하며, 동적 조건에 적용하는 응답을 실행하므로써, 통신 신호 충실도의 진행중인 높은 레벨을 제공한다.
도11은 본 발명의 예시적인 일실시예에 따라 누화 삭제 장치(401)를 교정하기 위해, 누화 삭제기 교정으로 명명된 처리(1100)을 도시한 흐름도이다. 처리(1100)에서의 첫번째 단계인 단계(1110)에서, 제어기(503)는 교정 시컨스를 시작한다. 제어기(900)는 침입 송신기(104b)에 명령을 내려 공지의 또는 한정된 테스트 패턴, 예를 들어 랜덤 또는 의사 데이타 비트 패턴을 갖는 신호를 침입 채널(120)에 출력한다. 이러한 테스트 또는 교정 신호는 침입 통신 신호[u(t)](215)의 포맷을 갖거나 또는 누화 응답[H(f)](210)을 특징화하기 위해 독특하게 포맷될 수 있다. 즉, 제어기(900)는 침입 채널(120)에 설정의 전압 패턴을 갖는 신호의 전송을 제어할 수 있다.
단계(1115)에서, 제어기(9000는 피해 송신기(104b)에 명령을 내려 공지의 피해 테스트 또는 기준 신호를 피해 채널(130)에 출력한다. 테스트 신호는 설정의 통신 신호 또는 단순히 일정한 전압, 빈 데이타일 수 있다. 공지의 테스트 신호를 피해 채널(130)에 전송하면 피해 채널(130)에 신호 왜곡을 발생하는 기타 다른 효과로부터 누화 응답[H(f)](210)의 절연 단계를 포함한다. 즉, 제어기(900)는 피해 채널(130)에 설정의 전압 패턴을 갖는 신호의 전송을 제어할 수 있다.
단계(1120)에서, 공지의 침입 신호[u(t)](215)로부터의 누화[n(t)](230)는 피해 채널(130)에 결합된다. 일정한 전압을 피해 신호[x(t)](214)로서 이송하는 피해 채널(130)에 의해, 피해 채널(130)의 복합 통신 및 누화 신호[y(t)](260)는 기본적으로 누화 신호[n(t)](230) 이다.
단계(1125)에서, 누화 삭제기(401)는 누화 삭제를 위해 누화 신호[n(t)](230)의 추정값[w(t)](520)을 발생한다. 누화 삭제기(401)는 누화 신호[n(t)](230)와 누화 삭제 신호[w(t)](520) 사이에서 파형 및 타이밍 매치로 귀결되는 모델링 및 딜레이 변수를 사용하여, 상기 추정값(520)을 발생시킨다. 누화 보상기(401)는 누화 추정값(520)을 피해 채널(130)에 인가하고, 이에 증식되는 누화(230)의 적어도 일부를 삭제한다. 최종적인 누화삭제된 신호[z(t)](420)는 피해 수신기(105b)에 증식된다.
단계(1130)에서, 제어기(503)는 누화 삭제기(401)에 의해 출력된 누화삭제된 신호[z(t)](420)를 처리 및 분석한다. 이러한 분석에 기초하여, 제어기(503)는 누화삭제된 신호[z(t)](420)에서의 에너지를 최소화하기 위하여, 모델링 및 딜레이 변수를 조정한다. 즉, 제어기(503)는 잔류 누화의 감소를 향하여 누화삭제기(401)의 작동 변수를 변화시킨다. 이러한 제어 동작은 누화 보상 신호[w(t)](520)와 피해 채널(130)에 부여된 실제 누화[n(t)](230)를 매칭시킨다.
단계(1140)에서, 제어기(503)는 교정 사이클을 완료하고, 라이브 데이타를 처리하기 위해 누화 삭제기(401)가 세팅되는 침입 및 피해 송신기(104a, 104b)에게 통지한다. 이러한 통지에 응답하여, 단계(1145)에서 피해 송신기(104a) 및 침입 송신기(104b)는 라이브 데이타를 그 각각의 채널(130, 120)에 각각 전송한다.
단계(1150)에서, 침입 채널(120)에 전송된 라이브 데이타(215)로부터의 누화(230)는 피해 채널(130)과 결합된다. 단계(1155)에서, 누화 삭제기(401)는 침입 채널(120)에 전송되는 라이브 데이타(215)의 샘플을 처리하고, 교정중 한정되거나 업데이트된 모델링 및 딜레이 변수를 사용하여 누화(230)의 에뮬레이션 또는 추정값(520)을 발생시킨다.
단계(1160)에서, 누화 삭제기(401)는 누화 삭제를 위해 누화 추정값(520)을 피해 채널(130)에 인가하고, 피해 수신기(105)에 충실도가 높은 신호를 제공한다. 처리(1100)는 하기의 단계(1160)에서 종료된다. 제어기(503)는 제어기의 관찰 능력이 신호 충실도가 손상되거나 임계값 이하로 하락하였을 때 한정된 또는 정기적인 시간 간격으로 교정 처리를 반복할 수 있다.
도12A 및 도12B는 본 발명의 예시적인 실시예에 따른 누화 삭제장치의 실행 전후 통신 시스템의 테스팅 데이타를 도시하고 있다. 이러한 도면들은 실험실 조건하에서 포획된 측정 데이타의 아이 다이아그램(1200, 1250)을 제공한다. 본 기술분야의 숙련자라면 인식할 수 있는 바와 같이, 아이 다이아그램(1200, 1250)은 신호 품질의 시각적 표시를 제공한다. 아이 다이아그램(1200, 1250)에서 "아이"(1225, 1275)의 개방도는 신호 품질도와 연관되어 있다. 즉, 아이 다이아그램에서 시끄러운 왜곡된 또는 폐쇄된 아이는 전형적으로 신호 장애를 나타낸다.
도12A는 필드 상태를 나타내는 것으로 여겨지는 실험실 조건하에서 작동되는 초당 5기가비트 2진 통신 시스템으로부터의 아이 다이아그램(1200)이다. 피해 신호(130)는 800 밀리볼트의 크기를 가지며, 침입 신호(120)는 1200 밀리볼트의 크기를 갖는다. 도12A는 누화 보상없이 균등화 및 증폭한정후 수신된 신호(260)의 아이 다이아그램(1200)을 도시하고 있다. 도12b는 균등화 및 증폭 한정에 의해 이어지는 본 발명의 예시적인 실시예에 따라 누화 삭제의 어플리케이션후 수신된 신호(420)의 아이 다이아그램(1250)을 도시하고 있다. 도12A의 아이 다이아그램에 의해 피해 신호(130)는 800 밀리볼트의 크기를 가지며, 침입 신호(120)는 1200 밀리볼트의 크기를 갖는다.
신호 경로가 누화 보상없이 누화교정된 아이 다이아그램(1250)과 아이 다이아그램(1200)에서 한정 증폭기를 갖기 때문에, 각각의 아이 다이아그램(1200, 1250)의 상부 및 바닥에서 수평 "아이 리드(eye-lid)"의 두께는 신호 품질의 유용한 게이지를 제공하지 않는다. 오히려, 누화 교정없이 아이 다이아그램(1225)의 좁고 시끄러운 아이(1225)에 비해 누화교정된 아이 다이아그램(1250)에서는 넓고 개방된 아이(1275)가 누화 삭제에 의해 제공된 신호 성능 강화가 명백하다.
본 발명의 예시적인 실시예에 따른 누화 삭제에 의해 달성된 통신 성능 개선을 더욱 특징화하기 위하여, 누화 삭제 전후로 동일한 테스트 조건하에서 이러한 시스템으로부터 비트 에러율 측정이 실행되었다. 통신 시스템은 누화 삭제없이, 전송된 100,000 비트마다 하나의 비트 에러의 평균을 나타냈다. 누화 삭제에 의해, 통신 시스템은 전송된 100,000,000,000,000 비트마다 하나의 비트 에러의 평균을 나타냈다.
요약하면, 도1 내지 도12을 참조하여 예시적인 누화 삭제 시스템이 서술되었다. 누화 삭제 시스템은 침입 신호를 샘플링할 수 있고, 딜레이를 에뮬레이트할 수 있으며, 커넥터에서 자주 발생하는 누화 커플링에 응답할 수 있다. 이러한 에률레이트된 침입 응답은 교정된 피해 신호를 생성하여 누화 간섭의 레벨을 낮추고, 개선된 지터를 달성하고, 비트 에러율을 낮추기 위해, 수신된 피해 신호로부터 추출될 수 있다. 강건한 결과를 얻기 위하여, 누화 효과(에뮬레이트된 채널 응답)의 모델은 누화에 매칭되어 이를 제거하거나 삭제하도록 전자적으로 프로그램가능하다.
멀티기가 비트율에서 프로그램가능한 에뮬레이션/모델링 채널 응답의 생성은 표준 디지탈 신호 처리(DSP) 기법을 사용에 비해 최적인 것은 아니다. 전통적인 DSP 기법은 충분한 속도가 결여되어 있으며, 상당한 파워를 소비한다. 따라서, 누화 삭제 시스템은 종래의 DSP 처리과정, 예를 들어 아날로그 신호 처리과정, 혼합신호 처리과정, 또는 하이브리드 접근방식에 대해 성능상의 장점을 제공하는 프로그램가능한 에뮬레이션 채널 또는 모델을 포함할 수 있다. 이러한 프로그램가능한 고속 에뮬레이션 채널은 아날로그 신호 처리과정을 통해 및/또는 예를 들어 멀티기가 데이타 전송율을 지지하는 처리율로 아날로그 도메인으로 신호를 처리할 수 있다.
달리 말하면, 아날로그 신호 처리과정(또는 아날로그 및 디지탈 신호 처리과정의 하이브리드 조합)은 완전한 디지탈 환경에서 실행된 누화 삭제에 대해 성능상의 장점을 제공할 수 있다. 상술한 바와 같이, 디지탈 실행에 있어서 억세스가능한 침입 데이타 신호 및 수신된 피해 신호는 디지탈화되며(침입 신호의 본래의 디지탈화를 넘어), 마이크로프로세서는 삭제 처리과정을 실행할 수 있다. 전형적으로 고속환경에서 디지탈 누화 삭제와 연관된 아날로그-디지탈변환기 및 마이크로프로세서는 복잡성, 비용, 또는 파워 소비 등과 같은 일부 어플리케이션에 관한 결점을 가질 수 있다.
누화 삭제의 지지를 넘어, 신호와 신호 변환과 신호 효과를 모델링, 시뮬레이팅, 평가, 또는 에뮬레이팅할 수 있는 고속 장치는 광범위한 어플리케이션을 가질 수 있다. 일부 어플리케이션에서, 이러한 장치는 균등화를 위해 임의적 파형을 발생시키기 위해 사용되거나, 또는 광범위한 사용 FIR 필터 로서 사용될 수 있다. 따라서, 신호 또는 신호 효과를 에뮬레이트하는 컴팩트 또는 집적 회로는 펄스 성형 필터로서, 이퀄라이저 등으로서 고속 임의 파형 발생기로 사용될 수 있다(예를 들어, 테스트 환경이나 통신 장치에서).
누화 삭제 어플리케이션의 내용에서 도13 내지 도30을 참조하여 하기에 예시적인 고속 에뮬레이션 회로 또는 채널이 서술될 것이다. 그러나, 이러한 누화 삭제는 여러 잠재적인 어플리케이션중 하나로서, 단지 예시적인 용도로만 제공될 것이며, 본 발명을 한정하지는 않는다. 따라서, 설명된 바에 따른 에뮬레이션 회로 또는 채널은 다수의 통신 또는 신호 처리 어플리케션 및 사용을 가질 수 있다.
예를 들어, 매우 고속인 기능 발생기를 생성하기 위해 또는 집적회로나 통신 하드웨어를 테스팅하기 위해, 멀티기가 비트 신호를 펄스성형 및/또는 필터링하는 능력이 테스트 설비에서 유리하게 사용된다. 다른 실시예로서, 전송된 신호의 프리엠퍼시스, 디엠퍼시스, 또는 이퀄라이저 응답을 에뮬레이트하면 수신기 성능의 정확한 특징화를 지지할 수 있다. 마찬가지로, 에뮬레이션 회로 또는 채널은 간섭의 존재하에 수신기 성능을 확인하기 위해 잠재 간섭자를 에뮬레이트한다.
"에뮬레이션 회로" 또는 "에뮬레이션 채널" 등의 용어는 일반적으로 신호나 신호 변환 또는 신호상의 효과를 모델링, 시뮬레이팅, 평가, 에뮬레이팅, 제공, 설명, 또는 재생하는 시스템을 언급한다. 에뮬레이션 회로 또는 에뮬레이션 채널은 누화를 유발시키는 신호의 처리를 통해 시뮬레이트된 누화 신호를 생성할 수 있다. 에뮬레이션 회로 또는 에뮬레이션 채널은 펄스 등과 같은 단주기의 신호를 수신하고, 이렇게 수신된 신호를 특정화되거나 선택되는 형상 또는 주기를 갖는 파형으로 변환한다.
도13 내지 도28에 있어서, 도13은 본 발명의 실시예에 따른 태핑된 딜레이 라인 필터(600)에 기초하는 예시적인 신호 딜레이 장치(1300)의 기능적 블록도를 도시하고 있다. 도6을 참조하여 설명한 바와 같이, 태핑된 딜레이 라인 필터(600)는 원하는 형태를 갖는 출력 신호(1305)를 생성하기 위하여, 입력 신호를 처리할 수 있다. 도시된 바와 같이, 태핑된 딜레이 라인 필터(600)는 DSP 를 통해 입력 신호(1310)의 디지탈화된 버전으로 작동된다.
따라서, 도13의 시스템은 FIR 필터의 DSP 실행을 제공할 수 있다. 이러한 DSP 실행에 있어서, 입력 신호는 아날로그-디지탈 변환기(ADC)(1315)를 사용하여 양자화되며, 클록된 저항기를 사용하여 딜레이된다. 수학적 처리과정은 딜레이된 샘플로부터 FIR 필터(600)의 실행과 연관된 곱셈 및 덧셈을 실행한다. 만일 입력 신호가 디지탈 통신 신호일 경우, ADC(1315)는 정보를 디지탈식으로 이송하기 위해 본래 제공되었던 것보다 상당한 디지탈 레벨로 상기 입력 신호를 디지탈화한다.
적절한 여러 상황에 있어서, 시스템(1300)은 멀티기가 비트 신호 처리과정을 포함하는 기타 다른 상황에 바람직한 것보다 느린 속도 레벨을 제공한다. 만일 입력 신호(1310)가 높은 데이타 비율을 이송하도록 변조된다면, ADC(1315)는 전형적으로 데이타 비율 보다 빨리 샘플링되며, 의미있는 데이타를 제공하기에 충분한 해상도를 가져야 한다. 이러한 샘플링 비율 및 해상도는 입력(1310)의 데이타 비율이 멀티기가 비트 범위일 때 도전받는다. 또한, 태핑된 딜레이 라인 필터(600)의 수학적 작동은 멀티기가 비트 신호에 대한 실용성이 결여되어 있다.
하기에 상세히 서술되는 바와 같이, 매우 고속인 신호에 대해 아날로그 신호 처리과정에 기초한 실행은 속도 및 파워 소비에 관해 도13의 DSP기반 실행을 자주 능가할 수 있다. 즉, 시스템(1300)은 에뮬레이션 회로 또는 누화 삭제 시스템의 부품일 수도 있는 반면에, 여러 어플리케이션에 대해 개선된 성능을 제공하는 기타 다른 실시예가 하기에 서술될 것이다.
도14는 본 발명의 실시예에 따라 전송 라인을 시뮬레이트하는 예시적인 수동 회로(1400)를 개략적으로 도시하고 있다. 특히, 도14는 삽성 전송 라인의 섹션(144)을 도시하고 있다. 딜레이 소자로서 전송 라인 및/또는 이러한 합성 전송 라인(144)을 사용하므로써 순수 아날로그 FIR 필터가 실행될 수 있다. 합성 전송 라인(1400)에 있어서, 럼핑된 인덕터(1405) 및 커패시터(1410)는 특징적 임피던스(Zo)를 갖는 통상의 전송 라인을 에뮬레이트한다. 하기의 식은 특징적 임피던스를 나타내고 있다.
Zo = (L/C)1/2
합성 전송 라인(1400)은 통상의 전송 라인 보다 공간을 적게 점유한다. 그러나, 도시된 바와 같이 딜레이는 고정되어 있고 안정성이 결여되어 있다. 집적된 전송 라인 및 합성 전송 라인(1400)의 고주파 손실은 고주파에서는 실질적이므로 신호 악화, 즉 신호의 불필요한 전환을 초래하므로써 신호 품질을 감소시킬 수 있다. 이러한 실행에 관한 또 다른 문제점은 딜레이 및 필터가 점유하는 상당한 물리적 공간이다.
따라서, 상기 시스템(1400)은 누화 삭제 시스템 또는 에뮬레이션 회로의 부품이지만, 하기에는 여러 어플리케이션에 대해 일반적으로 개선된 성능개선을 제공하는 실시예가 서술될 것이다.
도15는 본 발명의 실시예에 따라 신호나 신호 효과 또는 신호 전환을 에뮬레이팅, 시뮬레이팅, 또는 모델링하기 위한 예시적인 회로(1500/1510)의 기능적 블록도이다. 에뮬레이션 채널 또는 에뮬레이션 회로를 특징으로 할 수 있는 도시된 시스템(1510)은 도1 내지 도12을 참조로 서술한 누화 모델(501) 또는 누화 모델링 필터(501)의 예시적인 실시예이다. 달리 말하면, 도15의 시스템(1500) 또는 시스템(1510)의 예시적인 어플리케이션은 통신 시스템에서 발생되는 누화 삭제와 함께 누화를 모델링한다.
도15에 있어서, 시스템(1500)은 탭 인터페이스(1503)와, 에뮬레이션 채널(1510)과, 제어 버스(1595)와, 에뮬레이션 출력(1590)을 포함한다. 에뮬레이션 채널(1510)로의 입력은 탭(1503)으로부터의 디지탈 신호이다. 상기 탭(1503)은 전형적으로 물리적 통신 매체 위로 전송되는 디지탈 통신 신호를 가로채거나 샘플링하여, 에뮬레이션 채널 입력(1520)에 견본을 전송한다. 탭(1503)은 탭 출력(1506)에 대표적인 신호를 전송한다. 따라서, 탭 입력(1501), 탭 출력(1506), 에뮬레이션 채널 입력(1520)은 동일한 디지탈 신호의 복제를 전송한다.
달리 말하면, 탭(1503)은 랙장착된 통신 시스템의 백플레인이나 또는 기타 다른 도전체 등과 같은 경로나 채널을 통해 흐르는 신호의 샘플을 추출하는 장치이다. 상술한 바와 같이, 탭(1503)이 샘플링하는 신호는 피해 통신 신호에 누화를 유발시키는 침입 통신 신호일 수 있다. 선택적으로, 샘플링된 신호는 기타 다른 통신 신호이거나 또는 일부 목적을 위하여 다른 통신 정보에 유용한 신호일 수도 있다. 일부 실시예에서 전형적으로 디지탈인 침입 신호는 아날로그 통신 신호 또는 심지어 단펄스를 선택적으로 포함할 수도 있다.
에뮬레이션 채널(1510)은 에뮬레이션 채널 입력(1520)을 딜레이 및 필터링하여, 제어 버스 입력(1595)로부터의 제어 명령에 기초하여 샘플 신호를 이송한다. 도5, 도8 및 도9를 참조하여 서술한 바와 같이, 제어기 또는 제어 모듈(503, 900, 905)은 제어 버스에 대해 제어 신호를 에뮬레이션 채널(1510)에 전송할 수 있다. 달리 말하면, 제어 버스(1570)는 제어 신호를 발생하는 상술한 장치(503, 900, 905)중 어느 하나(또는 일부 기타 다른 시스템)와 에뮬레이션 채널(1510) 사이에 신호 연결부 또는 경로를 포함할 수 있다.
하기에 상세히 서술되는 바와 같이, 제어 버스(1570)에 대해 흐르는 제어 신호는 에뮬레이션 채널(1510)의 신호 처리 변수를 한정한다. 이러한 신호 처리 변수는 에뮬레이션 채널 입력(1520)과 에뮬레이션 채널 출력(1590) 사이에서 입력 신호가 받게 되는 변환을 특정화한다. 특히, 제어 신호는 FIR 필터(1560)의 딜레이 및 크기 변수와 일시적 정렬 모듈(1535)을 특정화한다.
한정 증폭기(1525)는 통신 채널로부터의 에뮬레이션 채널 입력(1520)을 버퍼링하며, 에뮬레이션 채널(1510)의 동작에 영향을 끼치지 않고 채널 입력 크기가 변화될 수 있게 한다. 달리 말하면, 상기 한정 증폭기(1525)는 샘플링된 통신 채널과 에뮬레이션 채널(1510) 사이에 절연을 제공하는 것을 도와준다.
한정 증폭기(1525)는 가변형 시간 딜레이 레벨을 제공하는 일시적 정렬 모듈(1535)을 공급한다. 인가된 딜레이는 사양에 따라 에뮬레이션 채널(1510)의 출력을 타이밍하거나 동기화할 수 있다. 예를 들어, 일시적 정렬 모듈(1535)은 시뮬레이트된 누화 신호를 딜레이할 수 있으므로, 시뮬레이트된 누화는 일시적으로 실제 누화와 정렬된다. 이렇게 정렬된 시뮬레이트된 누화는 상술한 바와 같이 다른 하나로부터 하나가 추출될 때 실제 누화를 삭제할 수 있다.
일시적 정렬 모듈(1535)은 거친 일시적 정렬 모듈(1530A), 미세한 일시적 정렬 모듈(1530B), 가변성 일시적 정렬 모듈(1530C)을 포함한다. 하기에 상세히 서술되는 바와 같이, 거친, 미세한, 가변형 일시적 정렬 모듈(1530A, 1530B, 1530C)은 IC 칩 등과 같은 집적 회로의 부분, 분기부, 또는 섹션일 수 있다. 3개의 모듈(1530A, 1530B, 1530C)을 포함하는 것으로 도시되었지만, 기타 다른 실시예서는 이 보다 많거나 적은 타이밍 부품이 포함될 수도 있다.
거친 일시적 정렬 모듈(1530A)은 유니트 간격내에서 선택가능한 딜레이를 제공한다. 미세한 일시적 정렬 모듈(1530B)은 유니트 간격 이하로 선택가능한 딜레이를 제공하므로써 전체적으로 조정가능한 딜레이를 재분할한다. 가변형 딜레이 모듈(1530C)은 가변형 딜레이 모듈(1530C)을 제어하는 DAC(1584)의 해상도의 지배를 받는 실제로 연속적인 딜리에 조정을 제공한다. 가변형 딜레이 모듈(1530C)은 전형적으로 미세 딜레이 모듈(1530B) 보다 적어도 큰 딜레이 조정 레벨을 제공한다.
"유니트 간격"이라는 용어는 데이타 전송 신호의 조건 변화 사이에 시간 스팬을 언급한다. 따라서, 유니트 간격은 비트 스트림에서 단일 비트가 점유하는 시간 주기 또는 두개의 신호 조건 사이의 최소 시간 간격일 수 있다. 예를 들어, 초당 2.5 기가비트의 보드 비율을 갖는 직렬 라인은 0.4 나노초의 유니트 간격을 갖는다[1/(2.5 Gb/s)].
일시적 정렬 모듈(1535)은 FIR 필터(1560)에, 제어 버스(1595)에 대해 전송중인 제어 신호에 의해 특정화될 때 딜레이되거나 정시에 시프팅되는 신호를 공급한다. FIR 필터(1560)는 수신된 신호를 필터링 및 펄스성형한다.
넓은 의미로, FIR 필터는 임펄스 신호에 대한 응답이 궁극적으로 0 으로 설정되는 신호 처리장치이다. 따라서, FIR 필터는 전형적으로 피드백없이 작동될 수 있는 안정한 장치이다. FIR 필터는 입력 신호의 딜레이된 버전의 증량 평균에 기초하여 출력 신호를 생성하는 장치이다.
FIR 필터(1560)의 신호 처리는 주파수의존형 신호 크기를 제공하므로, 신호의 다야안 주파수 성분은 상이한 크기를 가질 수 있다. 따라서, 출력 신호는 주파수의존형 이득에 기초한 파형을 가정할 수 있다. 즉, FIR 필터(1560)는 하기에 상세히 서술되는 바와 같이 조정가능한 신호 처리변수에 기초하여 입력 신호를 출격 신호를 전환하거나 성형한다.
FIR 필터(1560)의 출력은 원하는 에뮬레이션 채널 출력(1590)이다. 제어 버스(1570)는 디지탈 신호를 수신하고, 스위치를 통해 일시적 정렬 모듈(1535) 및 FIR 필터(1560) 및 DAC(1580, 1582, 1584, 1586, 1588)를 제어한다. 도22를 참조하여 하기에 상세히 서술되는 바와 같이, DAC 모듈(1586)은 FIR 필터(1586)에서 각각의 FIR 탭(또는 신호 처리 레그)를 위한 멀티플 DAC를 포함한다.
일시적 정렬 모듈(1535) 및 FIR 필터(1560)는 정해진 시간량에 의해 전송된 신호를 딜레이하는 딜레이 소자를 각각 포함한다. 일시적 정렬 모듈(1535)은 0.05 유니트 간격의 스텝 크기를 갖는, 전형적으로 매우 작고 전자적으로 제어가능한 딜레이를 포함한다. 따라서, 일시적 정렬 모듈(1535)은 미세한 시간 해상도 레벨을 갖는 딜레이를 제공한다.
일시적 정렬 모듈(1535)의 미세한 시간 해상도는 실제 누화에 에뮬레이트된 누화 신호를 정밀하게 정렬시키는 것을 촉진시킨다. 상술한 바와 같이, 이러한 정밀한 정렬은 누화 삭제 시스템이 유리한 누화 보상 레벨의 달성하는 것을 도와준다. 이와는 달리, 부적절한 일시적 정렬은 노이즈를 양호하게 감소시키는 대신에 노이즈를 부주의하게 부가시킨다.
도15의 예시적인 실시예는 일시적 정렬 모듈(1535) 및 FIR 필터(1560)에서 차별적인 조정가능한 혼합신호 딜레이를 연합하므로써 고속 동작, 신호 충실도, 양호한 성능, 컴팩트한 크기를 제공한다.
예시적인 시스템(1500)은 수학적 동작으로 신호 및 일련의 처리의 양자화를 피할 수 있다는 점에서, DSP기반 접근방식에 대해 장점을 제공할수 있다. 시스템(1500)과 비교하였을 때, 디지탈 신호 처리를 통해 신호 또는 신호 전환의 에뮬레이팅은 느린 속도와 높은 파워 소비를 제공한다. 달리 말하면, 시스템(1500)에 의해, 특히 시스템(1510)에 의해 제공된 아날로그 신호 처리는 기본적으로 디지탈 대응부와 등가인 수학적 작동을 파워를 적게 사용하여 고속으로 실행할 수 있다.
또한, 도15의 도시된 실시예는 딜레이 모듈(1530A, 1530B, 1530C)가 비동기식 혼합신호 딜레이라는 점에서 전송 라인 접근방식에 대해 장점을 제공하며, 따라서 전송 라인 또는 합성 전송 라인없이 구성될 수 있다. 반면에 고정된 전송 라인 딜레이는 전형적으로 조정성이 결여되어 있으며, 시스템(1500)의 비동기신 혼합신호 딜레이는 전자적으로 조정될 수 있다.
또한, 시스템(1500)의 비동기식 혼합신호 딜레이는 입력 포트(1520)과 출력 포트(1590) 사이에서 일시적 정렬 모듈(1535) 및 FIR 필터(1560)를 통해 접근할 때 신호를 재생성시키거나 능동적으로 부스트한다. 즉, 에뮬레이션 채널(1510)은 신호가 강건한 주파 콘텐트를 갖는 상태로 강하게 존재할 수 있도록 처리된 신호에 에너지를 부가할 수 있는 능동 딜레이를 포함한다.
이와는 달리, 전송 라인은 도14을 참조하여 서술한 바와 같이 캐스케이드 손실에 신호를 노출시켜, 궁극적으로 신호를 사용할 수 없게 한다. 긴 딜레이에서, 실제의 또는 시뮬레이트된 전송 라인(1400)에 대한 손실은 허용할 수 없는 레벨로 축적된다. 또한, 손실은 저주파 보다는 고주파에서 더욱 심각할 수 있다. 대부분의 누화 삭제 환경에서 고주파 신호 성분은 누화를 최상으로 에뮬레이트한다.
요약하면, 시스템(1510)은 아날로그 실행의 장점을 디지탈 신호 처리 접근방식의 장점과 조합한 것으로 여겨진다. 시간 딜레이 및 FIR 필터 응답은 전자 수단에 의해 제어될 수 있으며, 컴팩트한 형태로 집적될 수 있다. 예시적인 시스템(1510)은 파워를 과도하게 소비하지 않고서도 빠른 속도로 작동될 수 있다는 점에서 전송 라인 접근방식에 비해 장점을 부가로 제공한다.
에뮬레이션 채널(1510) 및 그 부품을 설명하기 위한 준비에 있어서, 신호 처리장치에서 주파수의존형 신호 희석을 간단히 살펴보는 것이 유용할 것이다. 도16에는 본 발명의 실시예에 따라 함께 캐스케이드되는 능동 필터링 스테이지의 선형 회로를 위한 주파수의 함수로서 예시적인 희석의 그래프(1600)가 도시되어 있다.
선형 시스템에서는 손실이 캐스케이드되거나 축적된다. 능동 필터링 또는 딜레이 회로에서, RC 시간상수에 의해 생성된 각각의 포올은 캐스케이드될 것이며, 이에 따라 회로를 통해 전송되는 신호의 유용한 대역폭을 감소시킨다. 시간상수 RC 를 갖는 제1차 포올을 각각 갖는 N 회로의 캐스케이드를 위한 주파수 응답의 크기는 하기의 식에 의해 주어진다.
H(ω) = [{1+(ωRC)2}]-N/2
도16의 주파수 응답 곡선(1605, 1610, 1615)은 딜레이 스테이지의 넘버로서 나빠진 고주파 신호 악화 또는 롤오프(roll-off)가 어떻게 증가되는지를 보여주고 있다. "롤오프"라는 용어는 신호에서 고주파 에너지의 손실을 언급한다.
즉, 회로를 통과하는 신호는 전형적으로 필터링 회로를 통과할 때 에너지를 느슨하게 하거나 크기를 감소시키는 복합 주파수 성분을 포함한다. 필터링 또는 딜레이 회로의 복잡성(딜레이 스테이징 또는 "포올"의 갯수나 나타나는 바와 같이)이 증가함에 따라, 고주파 신호 성분은 저주파 신호 성분 보다 더 신속하게 에너지를 느슨하게 한다. 따라서, 단일 스테이지 회로의 주파수 응답 그래프(1605)는 상대적으로 평탄해져서, 고주파 신호 성분이 매우 높은 레벨의 에너지를 함유하고 있다는 것을 나타낸다. 그래프(1610)에 의해 도시된 바와 같이, 3스테이지 회로는 신호로부터 상당한 양의 고주파 에너지를 억제한다. 마지막으로, 그래프(1615)는 5스테이지 회로가 더 많은 양의 고주파 신호 강도를 느슨하게 하는 것을 나타내고 있다. 5GHz에서, 1스테이지는 1dB의 손실을 가지며, 3스테이지는 3dB의 손실을 가지며, 5스테이지는 5dB의 손실을 갖는다.
일반적으로, 주어진 주파수에서 dB, RdB의 롤오프는 하기의 식에 따라 스테이지 N의 수치에 따라 선형으로 증가된다.
Rdb = -20log[H(ω)] = Nlog{[1+(ωRC)2]1/2}
딜레이 라인에서, 스테이지 N의 수치는 딜레이의 양에 대응한다. 상술한 바와 같이, 롤오프는 딜레이의 추가에 따라 증가된다. 그 결과, 선형 딜레이 라인의 유용한 주파수는 원하는 딜레이 양에 비례하여 반비례한다. 달리 말하면, 시간 딜레이의 추가를 통해 능동 딜레이 라인의 복잡화의 증가는 고주파 신호 성분의 바람직하지 못한 희석으로 나타날 수 있다. 이러한 고주파 희석은 고속 신호를 처리하거나 또는 고주파 신호 성분을 포함하는 누화 등과 같은 신호 효과의 희석을 위한 회로 능력을 제한할 수 있다.
상술한 바와 같은 고주파 악화는 전송 라인 및 합성 전송 라인이 매우 손실이 많은 집적 회로에 문제를 초래할 수 있다. 그 결과, 이러한 전송 라인은 예를 들어 초당 5 기가비트(Gbs) 신호에 대해 1 나노초(ns)의 칫수로 상당한 딜레이를 제공하는데 적합하지 않다.
그러나, 능동 회로 기법은 이러한 롤오프 문제점을 극복할 수 있다. 하기에 상세히 서술되는 바와 같이, 에뮬레이션 채널(1510)은 고주파 신호 강도를 올리기 위해 능동 회로 기법을 양호하게 포함할 수 있다.
도17은 본 발명의 실시예에 따라 직렬연결된 능동 스테이지에 기초하여 회로를 위한 시간의 함수로서, 신호 크기의 예시적인 그래프(1700)를 도시하고 있다. 도17은 한정된 형태로 작동되는 능동 회로가 도16을 참조로 서술된 주파수 롤오프 문제를 어떻게 극복할 수 있는지를 도시하고 있다. 특히, 이러한 능동 회로는 주파수 대역폭의 악화 또는 고주파 크기의 상당한 손실없이 신호를 재발생시킨다.
도17에 있어서, 그래프(1700)는 일련의 한정된 증폭기를 통한 신호의 증식을 도시하고 있다. 각각의 스테이지에서, 신호는 약 1.2볼트로부터 약 0.75볼트로 감소된 후, 다시 약 1.2볼트로 증폭된다. 따라서, 제6증폭기의 출력에서 신호 크기는 제7증폭기로부터 출력된 신호 크기와 동일하다. 입력 크기가 출력 응답을 한정하기에 충분하다면, 신호는 기본적으로 일련의 증폭기를 통해 증식될 때 재발생된다.
예시적인 실시예에서, 에뮬레이션 채널(1510)의 FIR 필터(1560)와 일시적 정렬 모듈(1535)은 각각 전자적으로 조정될 수 있으며, 능동 딜레이 라인을 포함한다. 이러한 원리는 입력 신호가 혼합신호 딜레이가 한계를 유발시키는 펄스일 때 효과적이다.
에뮬레이션 채널(1510)은 출력(1590)을 향해, 신호 처리과정의 나중 스테이지에서 선형 회로를 포함하는 아날로그 처리과정을 인가한다. 특히, 롤오프를 나타내는 소자는 도22를 참조하게 하기에 상세히 서술되는 FIR 필터(1560)의 덧셈 노드(2240) 및 탭 웨이팅 증폭기(2210A-E)이다. 한계를 사용하므로써, 전방 단부[입력(1520)을 향한]에서의 혼합신호 딜레이와, 후방단부[출력(1590)을 향한]에서의 선형 아날로그 처리과정과, 고속의 조정가능한 딜레이(1530A, 1530B, 1530C)와, FIR 필터(1560)는 컴팩트한 집적회로 형태를 가질 수 있다. 더구나, 에뮬레이션 채널(1510)은 바람직한 주파수 응답을 나타낼 수 있으며, 고주파 신호를 분배할 수 있다.
도18은 본 발명의 실시예에 따라 입력 신호를 제어가능하게 딜레이하기 위한 예시적인 회로(1800)의 기능적 블록도를 도시하고 있다. 즉, 도18에는 전자적으로 제어가능한 혼합 신호 딜레이의 블록도가 도시되어 있다. 예시적인 실시예에서, 도15의 일시적 정렬 모듈(1530A, 1530B, 1530C)은 적어도 하나의 회로(1800)를 각각 포함한다. 각각의 일시적 정렬 모듈(1530A, 1530B, 1530C)이 두개 이상의 회로(1800)를 포함할 때, 이러한 회로(1800)는 전형적으로 직렬 정렬에서 서로 결합되므로, 딜레이가 부가될 수 있다.
예시적인 실시예에서, 회로(1800)는 하기에 서술되는 바와 같이 신호 성형을 위한 능력을 제공한다. 회로(1800)는 예를 들어 도30에 도시된 바와 같은 처리과정(3000)을 통해 신호 처리방법과 연관되어 작용된다.
입력 신호(1801)는 두개의 분기부로 나뉘며, 이중 하나의 분기부는 관통 경로(1805)에 대응하고, 다른 분기부는 최대 딜레이 경로(1810)에 대응한다. 조정가능한 선택 회로(1820)는 관통 경로(1805)로부터 최대 딜레이 경로(1810)로부터의 딜레이된 신호에 신호를 부가한다. 조정가능한 선택 회로(1820)는 제어 라인(1822)의 제어 신호로부터 유도된 상보적 웨이팅을 통해 이러한 부가를 실행한다.
제어 신호(1822)는 최대 딜레이 경로(1810)의 웨이팅을 증가시킬동안 동시에 관통 경로(1805)의 웨이팅을 감소시킬 수 있으며, 또한 그 역도 가능하다. 선택적으로, 조정가능한 선택 회로(1820)는 제어 신호(1822)의 제어하에서 관통 경로(1805)의 기여를 증가시킬동안 최대 딜레이 경로(1810)의 기여를 감소시킬 수 있다. 즉, 조정가능한 선택 회로(1820)는 조화된 방식으로 증폭기(1824, 1826)의 이득을 변화시키고, 만일 다른 것이 증가된다면 하나의 이득을 감소시킬 수 있으며; 또한 그 역도 가능하다. 따라서, 시스템(1800)은 두개의 신호의 웨이팅 부가를 실행하기 위해 편차 증폭기(1824, 1826) 및 전류 스티어링을 사용하며, 상기 두개의 신호중 하나는 다른 하나에 비해 딜레이되었다.
적절히 스케일되고 딜레이된 관통 신호의 부가는 관통 딜레이와 최대 딜레이 사이의 딜레이를 갖는 출력 신호를 생성한다. 달리 말하면, 조정가능한 선택 회로(1820)가 출력하는 신호는 관통 경로(1805)의 딜레이 보다 크거나 동일한 그리고 딜레이 경로(1810)의 딜레이 보다 작거나 동일한 딜레이를 갖는다.
최종적인 부가 신호는 최대 딜레이 경로(1810)을 통한 증식중 유발된 롤오프를 보상하기 위해, 최적의 균등기 부분(1830)을 통과한다. 도17을 참조하여 서술한 바와 같이, 롤오프의 보상은 복합 딜레이 스테이지를 통한 고주파 손실을 축적한다.
드라이버 스테이지(1840)는 신호를 스퀘어하고, 상승시간을 보존한다. 상기 스테이지(1840)는 차후 스테이지를 한계 상태로 구동하기에 충분한 출력 레벨을 생성하는 증폭기를 포함한다. 달리 말하면, 균등기 스테이지(1830) 및 드라이버 스테이지(1840)는 하류의 미세한 일시적 정렬 모듈(1530B)에 의한 일련의 처리를 위해 거친 일시적 정렬 모듈(1530A)의 출력 신호를 준비할 수 있다.
거친 일시적 정렬(1530A), 미세한 일시적 정렬(1530B), 가변형 딜레이(1530C)의 딜레이는 도18의 블록도에 각각 기초될 수 있다. 차이점은 최대 딜레이 경로(1810)의 딜레이를 결정하는데 사용된 딜레이 스테이지(1815A, 1815B, 1815C,...1815N)의 수치가다. 달리 말하면, 거친 일시적 정렬 모듈(1530A)은 전형적으로 미세한 일시적 정렬 모듈(1530B) 보다 더 많은 딜레이 스테이지(1815A, 1815B, 1815C,...1815N)를 갖는다.
도19는 본 발명의 실시예에 따라 입력신호를 제어가능하게 딜레이하기 위한 예시적인 회로(1800)를 개략적으로 도시하고 있다. 특히, 도19는 상술한 바와 같이 도18에 블록도 포맷으로 도시된 회로(1800)의 예시적인 트랜지스터 레벨 실행을 도시하고 있다.
도19A는 회로(1800)의 고레벨을 제공한다. 상기 회로는 단지 도시를 위하여 두개의 임의적인 부분(1900A, 1900B)으로 나뉘었다. 도19B 및 도19C는 두개의 관찰 부분(1900A, 1900B)을 각각 도시하고 있다.
편차 입력(1801)은 "IN+" 및 "IN-"로 명명되었다. 편차 증폭기(1815A, 1815B, 1815C)는 최대 딜레이 경로(1810)를 제공하기 위해 트랜지스터(1901, 1902, 1903, 1904, 1905, 1906)를 사용하여 생성되었다. 도19는 도18에 도시된 바와 같은 소자(1815A, 1815B, 1815C)로서 각각 작용하는 3개의 증폭기를 도시하고 있다. 그러나, 상술한 바와 같이, 증폭기의 갯수는 변경될 수 있으며, 1개 내지 5개, 8개, 10개, 15개, 20개, 또는 이 이상으로 변화될 수 있다. 특히, 도18의 딜레이소자(1815A)는 트랜지스터(1901, 1902)를 포함한다. 반면에, 딜레이 소자(1815B)는 트랜지스터(1903, 1904)를 포함한다.
딜레이를 증가시키기 위하여 각각의 딜레이 증폭기의 부하에 선택적 커패시터가 부가될 수도 있다. 고속에서, 자연적인 기생 커패시턴스가 일반적으로 충분하며, 이러한 보조 커패시터를 생략하므로써 영역으로부터 장점이 실현될 수 있다.
트랜지스터(1911, 1912, 1913, 1914, 1915, 1916)는 트랜지스터(1937) 및 저항기(1938)에서 출력을 갖는 조정가능한 선택 회로(1820)를 형성한다. 즉, 예시적인 실시예에서, 도18의 소자(1820)는 트랜지스터(1911, 1912, 1913, 1914, 1915, 1916)를 포함한다.
조정가능한 선택을 제공하는 전류 스티어링 장치[조정가능한 선택 회로(1820)의]는 트랜지스터(1907, 1908, 1909, 1910)를 포함하는 편차 증폭기이다. 즉, 트랜지스터(1907, 1908, 1909, 1910)는 증폭기(1824)와 증폭기(1826) 사이의 보조 이득을 구분한다.
"Vcntrl+" 및 "Vcntrl-"로 명명된 제어 라인(1950, 1951)은 두개의 DAC, 즉 기준 DAC(1588)와 버니어 DAC(1580)에 연결된다. 예시적인 실시예에서, 기준 DAC(1588) 및 버니어 DAC(1580)는 기본적으로 다른 하나의 카피와 동일하다. 버니어 DAC의 1580 으로의 명명은 도19의 회로(1530)가 상술한 거친 일시적 정렬 모듈(1530A)의 일부의 실행이다. 예시적인 실시예에서 미세한 일시적 정렬 모듈(1530B)에 인터페이스되면, 버니어 DAC 라벨은 "1582"가 된다.
선택적 균등기 부분(1830)은 트랜지스터(1917, 1918, 1919, 1920, 1921)와 저항(1941)과 부하 저항기(1939, 1940)으로 구성된 편차 증폭기이다. 소자(1941)는 축퇴 저항기로서, 균등 기능을 생성하는 주파수 응답 성형의 일부인 것으로 간주된다.
균등기 부분(1830)은 하기의 식에 의해 설정된 바와 같이 부스트 기능에 제로를 제공한다[여기서, "Cz"는 트랜지스터(1918, 1919)와 관련된 기생 커패시턴스이고, "Rz"는 저항(1941) 이다].
ω = 2/(Rz*Cz)
도19C에 점선으로 도시된 바와 같이, 필요할 경우 트랜지스터(1918, 1919)를 횡단하여 분기 커패시턴스가 부가될 수 있다. 고속에서, 기생 커패시턴스는 전형적으로 충분하며, 부가된 커패시턴스는 통상적으로 회로로부터 제거될 수 있다.
예시적인 실시예에서, 출력 드라이버(1840)는 트랜지스터(1922, 1923)를 포함한다. 상술한 바와 같이, 출력 드라이버(1840) 및 균등기(1830)는 출력 신호가 충분한 크기 및 허용가능한 상승 시간을 갖는 보장하는데 도움을 준다. 만일 조정가능한 선택 회로(1820)를 벗어난 크기 및 상승 시간이 충분하다면,출력 드라이버(1840) 및 균등기(1830)는 회로(1800)로부터 제거될 수 있다.
도19의 예시적인 회로 실시예(1800)는 전형적으로 MOS/CMOS 트랜지스터를 사용한다. 그러나, 다른 실시예서는 쌍극 트랜지스터가 사용될 수도 있다. 도시된 실시예는 로딩 저항을 포함하지만, 다른 예시적인 회로 실시예는 능동 부하 또는 능동 및 수동 부하의 평행 조합을 포함할 수도 있다.
상술한 바와 같이, 전류 스티어링 장치를 특징으로 하는 조정가능한 선택 회로(1820)는 동일한 기준 전압에 연결된 두개의 DAC(1580, 1588)에 의해 제어된다. 공통의 기준 전압을 사용하면 높은 노이즈 면역도를 제공하고, 제어 회로에 대한 공차를 처리한다.
편차 DAC 토폴로지에 결합된 전류 스티어링 장치(1820)의 큰 공통모드 거절은 전압 공급선 또는 기준 라인에 제공된 공통모드 노이즈를 거절한다. 회로 시뮬레이션은 이러한 노이즈 거절을 입증하거나 또는 분석하는 것을 도와준다. 또한, 편차 DAC 토폴로지는 딜레이에 대해 전자적으로 프로그램가능한 버니어를 제공한다.
동일한 기준 DAC(1588)는 거친 일시적 정렬 모듈(1530A), 미세한 일시적 정렬 모듈(1530B), 가변형 딜레이 모듈(1530C), FIR 필터(1560)의 딜레이에 입력을 제공할 수 있다. 반면에, 이러한 딜레이 장치(1530A, 1530B, 1530C, 1560)의 각각의 세트는 상이한 어플리케이션을 위한 최적의 성능을 위하여 또는 처리, 전압, 또는 온도 변화를 보상하기 위하여 딜레이를 전자적으로 트림하기 위해 전용의 버니어 DAC(1580, 1582, 1584, 1586)를 가질 수 있다. 달리 말하면, 버니어 DAC(1580, 1582, 1584, 1586)는 노이즈 변화 등과 같은 변화하는 상태에 응답하여 동적 타이밍 조정을 제공한다. FIR 딜레이 버니어(1586)는 상이한 데이타 비율을 수용하는데 특히 유용한데, 그 이유는 FIR 딜레이가 전형적으로 누화 삭제 시스템에서 유니트 간격의 정수 부분(예를 들어, 1 또는 1/2)로 튜닝되기 때문이다.
도20은 본 발명의 실시예에 따라 신호 딜레이를 제어하기 위한 예시적인 회로(1530)의 기능적 블록도이다. 예시적인 실행에 있어서, 도15의 거친 일시적 정렬 모듈(1530A), 미세한 일시적 정렬 모듈(1530B), 가변형 딜레이 모듈(1530C)은 도20에 블록도 형태로 도시된 회로(1530)를 각각 포함할 수 있다.
하기에 서술되는 바와 같이, 회로(1530)는 거친 일시적 정렬 모듈(1530A), 미세한 일시적 정렬 모듈(1530B)에서 주어진 시간에 신호 딜레이를 제공하는 작동가능한 딜레이 소자(1800A, 1800B, 1800C)의 갯수를 선택한다. 도20은 3개의 능동 딜레이 소자(1800A, 1800B, 1800C)를 도시하고 있는 반면에, 실제 갯수는 두개일 수도 있고 또는 5개, 10개, 15개 등과 같이 많을 수도 있다. 도18 및 도19는 도20에 도시된 3개의 능동 딜레이 소자(1800A, 1800B, 1800C)의 각각의 예시적인 실시예를 블록도 및 회로도로서 도시하고 있다.
따라서 예시적인 실시예에서, 도20의 블록도는 도15의 미세한 일시적 정렬 모듈(1530B)을 도시한다. 반면에, 도18의 블록도(1800)는 도20의 3개의 딜레이(1800A, 1800B, 1800C)중 하나에 대한 예시적인 실시예를 도시하고 있다.
도20의 블록도는 에뮬레이션 채널(1510)의 딜레이 작동 또는 타이밍 능력을 도시한 것이다. 도20의 시스템(1530)과 연관된 처리(2900)는 도29을 참조하여 하기에 상세히 서술될 것이다.
입력 신호(2005)는 바이패스 증폭기(2020A, 2020B, 2020C, 2020D)를 병렬로 공급한다. 스위치(2030A, 2030B)는 딜레이 소자(1800B, 1800C)가 이전의 딜레이 소자(1800A, 1800B) 또는 관련의 바이패스 증폭기(2020B, 2020C)로부터의 입력을 수신하는지의 여부를 결정한다.
예를 들어, 스위치(2030B)는 바이패스 증폭기(2020B)의 출력 또는 딜레이 소자(1800A)의 출력을 선택한다. 예시적인 실시예에서, 바이패스 증폭기(2020A, 2020B, 2020C, 2020D)중 하나는 언제라도 가능하다. 따라서, 전형적으로 고형상태의 트랜지스터 소자인 증폭기(2020A, 2020B, 2020C, 2020D) 및 관련의 절환 장치(2030A, 2030B, 2030C)는 신호 루팅 소자의 세트 또는 뱅크로서 관찰될 수 있다.
에뮬레이션 채널은 입력 신호의 딜레이 상태에서 능동적이지 않은 딜레이 소자(1800A, 1800B, 1800C)로부터 파워를 끄거나, 작동정지시키거나, 제거한다. 이러한 상태에서 딜레이 소자(1800A, 1800B, 1800C)를 끄면 파워 소비를 감소시킬뿐만 아니라, 스위치(2030A, 2030B, 2030C, 2030D)를 생성하는데 도움을 준다.
하기의 표는 타임 딜레이의 레벨에 대한 선택 및 제어를 위한 예시적인 계획을 제공한다. 특히, 이러한 표는 딜레이 소자(1800A, 1800B)가 특정한 바이패스 증폭기 및 딜레이 세팅을 위해 사용될 수 있는 것을 나타낸다.
바이패스 상태
온 오프 딜레이1 딜레이2 딜레이3
0 1, 2, 3 온 온 온
1 0, 2, 3 오프 온 온
2 0, 1, 3 오프 오프 온
3 0, 1, 2 오프 오프 오프
최대 딜레이에 있어서, 모든 딜레이 소자(1800A, 1800B, 1800C)는 능동이며, 바이패스 증폭기(2020B, 2020C, 2020D)는 능동이 아니며, 증폭기(2020A)는 딜레이(2010A)를 제공한다. 이러한 상태에서, 신호는 각각의 딜레이 소자(1800A, 1800B, 1800C)를 통해 직렬로 증식된다.
최소 딜레이에 있어서, 바이패스 증폭기3(2020D)이 선택되고, 모든 딜레이 소자(1800A, 1800B, 1800C)는 꺼진다. 이러한 상태에서, 신호는 바이패스되거나, 3개의 모든 딜레이 소자(1800A, 1800B, 1800C) 주위로 흐른다.
예시적인 일실시예에서, 입력(2005)과 제1딜레이 소자(2010) 사이의 바이패스 증폭기(2020A)는 제거될 수 있다. 그러나, 이러한 제거는 시간 딜레이가 일정하지 않은 점증된 신호 딜레이로 나타난다. 상기 점증된 신호 딜레이는 전형적으로 바이패스 증폭기 및 그 관련의 딜레이 소자의 복합 딜레이 이다.
도21은 본 발명의 실시예에 따라 신호 딜레이를 제어하기 위한 예시적인 회로(2050)를 개략적으로 도시하고 있다. 특히, 도21은 딜레이 소자(1800A, 1800B, 1800C)중 하나와 바이패스 증폭기(2020A, 2020B, 2020C)의 관련된 하나에 대해 도20을 참조로 서술한 절환 능력의 예시적인 트랜지스터-레벨 실행을 도시하고 있다.
설명을 위하여, 회로(2050)는 딜레이1 소자(1800A)와 관련의 바이패스1 증폭기(2020B)를 참조로 서술될 것이다. 바이패스 증폭기(2020B)는 딜레이 소자(1800A)를 선택하거나 바이패스하기 위하여 딜레이 소자(1800A)와 함께 작동된다.
회로 포트(2100A, 2100B)는 딜레이 소자(1800A)에 인터페이스를 제공한다. 회로 포트(2110A, 2110B)는 바이패스 증폭기(2020B)에 인터페이스를 제공한다. 반면에, 포트(2165, 2175)는 딜레이 소자(1800A) 및 바이패스 증폭기(2020B)를 위하여 가능한 신호를 수신한다. 트랜지스터(2100A, 2100B)는 딜레이 소자(1800A)의 편차 출력을 제공한다.
트랜지스터(2120, 2130)는 전류원(2135)를 위한 전류 미러를 형성한다. 트랜지스터(2110A, 2110B)는 편차 바이패스 증폭기(2020B)의 기능을 제공한다. 트랜지(2140, 2150)는 전류원(2155)를 위한 전류 미러 이다.
딜레이(1800A)를 작동시키고 바이패스 증폭기(2020B)를 정지시키기 위하여, 트랜지스터(2125)는 포트(2170)에서 낮은 전압에 의해 꺼져야 하며, 트랜지스터(2145)는 포트(2165)에서 높은 전압에 의해 커져야 한다. 포트(2170)상에서 낮은 전압을 끄면 전류는 트랜지스터(2100A, 2100B)를 통해 흐르게 된다. 포트(2165)에 높은 전압을 인가하면 트랜지스터(2140)에 전류 미러 전압을 낮춘다.
바이패스 증폭기(2020B)를 작동시키고, 딜레이 소자(1800A)를 정지시키기 위하여, 포트(2170)에는 높은 전압이 인가되고, 포트(2165)에는 낮은 전압이 인가된다. 딜레이 경로를 선택하기 위해 전류모드 절환을 사용하는 이러한 방법은 바이패스 소자로서 MOS 스위치를 사용하는 방법에 비해 우수한 성능 및 대역폭을 제공한다.
도22는 본 발명의 예시적인 실시예에 따라 예시적인 미세 임펄스 응답(FIR) 필터(1560)를 개략적으로 도시하고 있다. 특히, 도22는 상술한 바와 같이 혼합신호 딜레이에 기초하여 FIR 필터(1560)의 예시적인 실시예를 제공한다.
5탭 FIR 필터(1560)이 도시되었지만, 탭의 갯수는 어플리케이션 변수에 따라 변화될 수 있다. 혼합신호 딜레이 소자(1530a, 1530b, 1530c, 1530d, 1530e)는 5개의 탭 상수 증폭기(2210A, 2210B, 2210C, 2210D, 2210F)에 연결된다.
딜레이 소자(1530e)는 탭 딜레이의 균일성을 보존하기 위하여 단부에 배치되지만, 엄격하게 요구되지는 않는다. 탭 웨이트 증폭기(2210)는 전류 스티어링에 의해 작동되는 편차 가변형 이득 증폭기이다. 예시적인 실시예에서, 탭 웨이트 증폭기(2210)는 길버트 전지(Gilbert cell)의 변화량으로 관찰될 수 있다.
탭 상수(2210A, 2210B, 2210C, 2210D, 2210E)는 각각의 DAC(2220) 및 공통의 기준 DAC(1588)에 의해 각각 제어된다. 각각의 탭 상수(2210A, 2210B, 2210C, 2210D, 2210E)는 대응의 탭 상수 DAC(2220A-F) 및 기준 DAC(1588)의 편차 전압의 함수이다. 탭 상수는 포지티브일수도 있고 네거티브일수도 있다.
상수 DAC(2220A-E) 및 기준 DAC(1588)는 기본적으로 동일한 회로의 동일한 카피이며, 기본적으로 동일한 기준 전압을 가질 수 있다. 공통의 아키텍처를 공유하면 공통 모드 노이즈 및 파워 공급 노이즈에 면역을 제공한다.
기준 DAC(2230)는 필요할 경우 딜레이 소자(1530a, 1530b, 1530c, 1530d, 1530e)와 공유될 수 있다. 모든 탭 상수 증폭기의 출력은 덧셈 노드(2240)에서 조합된다. 덧셈 처리과정은 모든 탭 상수 증폭기(2210A-E)에 의해 공통으로 공유되는 편차 부하에서 탭 상수 증폭기(2210A-E)의 출력 전류를 총합하므로써 발생된다. 덧셈 노드(2240)로부터의 FIR 필터(1560)의 출력(2250)은 에뮬레이션 채널(1510)의 출력을 제공한다.
도15 내지 도22는 일반적으로 CMOS 실행을 도시하였지만, 기타 다른 회로 및/또는 제조 기법이 사용될 수도 있다. 예를 들어, CMOS 트랜지스터는 쌍극 트랜지스터로 대체될 수 있다. 저항기로 도시된 부하는 능동 부하 이거나 또는 수동 및 능동 부하의 병렬 조합일 수도 있다. 또한, 도시된 DAC(1580, 1582, 1584, 1586)중 하나이상은 아날로그 전압 제어로 대체될 수 있다.
예시적인 일실시예에서, 누화 삭제장치는 도15에 도시되고 이를 참조하여 서술된 거친, 미세한, 및 가변형 일시적 정렬 블럭(1530A, 1530B, 1530C) 보다 많거나 적은 일시적 정렬 장치를 포함한다. 또한, 일시적 정렬 블럭(1530A, 1530B, 1530C)의 차수는 변화될 수 있다. 예를 들어, 예시적인 실시예에서, 가변형 딜레이(1530C)는 거친 일시적 정렬(1530A)을 공급하는, 미세한 일시적 정렬(1530B)을 공급한다.
변형예에서, FIR 필터(1560)의 갯수는 상술한 예시적인 갯수 보다 많거나 적을 수 있다. 또 다른 변형예에서, 선택적 가변형 이득 증폭기는 FIR 덧셈 노드(2240)로 대체될 수 있다. 이러한 증폭기는 탭 상수(2210A, 2210B, 2210C, 2210D, 2210E)를 변화시키지 않고, 에뮬레이션 채널 출력크기의 제어를 촉진시킬 수 있다. 그러나, 덧셈 노드(2240) 이후에 가변형 이득 증폭기를 부가하면 일반적으로 유용 대역폭을 낮춘다.
도15의 시스템(1510)의 실시예는 0.18 미크론 및 0.13 미크론 CMOS 기법을 사용하여 제조되었다. 제조 및 테스트된 바와 같이, 0.18 미크론 집적 회로는 일반적으로 도시된 소자(1530A, 1530B, 1530C, 1560)에 대응하는, 약 155 피코초(ps)의 3개의 거친 선택가능한 딜레이와, 약 45 ps의 3개의 미세한 선택가능한 딜레이와, 약 80 ps의 5탭 FIR 필터로 구성되었다. 도23 내지 도28은 이렇게 제조된 장치의 실험실 테스트 결과를 나타낸다.
도23은 본 발명의 실시예에 따라 에뮬레이션 채널 회로(1510)로부터의 출력 임펄스에 대한 시간의 함수로서 예시적인 전압 그래프(2300)을 도시하고 있다. 특히, 그래프(2300)는 0.18 미크론 CMOS에 기초한 에뮬레이션 채널 회로(1510)의 실시예를 통해 단일 입력 펄스에 대한 5Gbs에서의 출력 펄스를 도시하고 있다. 테스트를 위하여, FIR 필터 상수(2220A, 2220B, 2220C, 2220D, 2220E)는 펄스 성형없이 신호를 통과시키기 위하여 표준화(1 0 0 0 0)로 각각 설정되었다.
도24는 본 발명의 실시예에 따라 에뮬레이션 채널 회로(1510)으로부터 출력 펄스에 대한 시간의 함수로서 예시적인 전압 그래프(2400)를 도시하고 있다. 특히, 도24는 펄스 성형에 대해 FIR 필터(1560)의 능력을 도시하고 있다. 도시를 위하여, 에뮬레이션 채널 회로(1510)의 실시예는 0.18 미크론 CMOS 를 사용하여 제조되었다.
FIR 필터 상수(2220A, 2220B, 2220C, 2220D, 2220E)는 각각 표준화(1 0 0 0 -1)로 각각 설정되었다. 이러한 값에 의해, 회로(1510)는 두개의 출력 펄스를 생성하기 위해 단일의 5Gbs 입력 펄스를 처리한다. 두개의 입력 펄스는 제1펄스(2410)와 역전된 제2펄스(2420)을 포함하며, 이들 각각은 도24에 도시된 바와 같이 베이스라인(2430) 아래로 상승하고 낙하된다.
이러한 상황에서, FIR 필터(1560)는 하이패스 필터로서 효과적으로 작용한다. 일반적으로, 가변형 탭 상수(2210A, 2210B, 2210C, 2210D, 2210E)는 FIR 필터(1560)가 광범위한 상이한 필터 응답을 제공하므로써 유연성을 제공하고 어플리케이션 범위를 지지하도록 설정될 수 있다.
일실시예에서, 도18의 회로(1530)는 파형(2400)과 유사한 신호를 출력할 수 있다.
에뮬레이션 회로(1510)의 실시예는 0.13 미크론 CMOS에서 집적 회로로서 제조되었다. 이러한 버전은 도15에 도시되고 이를 참조로 서술된 바와 같이 소자(1530A, 1530B, 1530C, 1560)에 각각 대응하는, 약 160 ps의 6개의 거친 선택가능한 딜레이와, 약 85 ps의 두개의 미세한 선택가능한 딜레이와, 약 95 ps의 딜레이를 갖는 5탭 FIR 필터를 갖는다. 가변형 딜레이 섹션(1530C)은 처리과정, 전압, 온도에 대해 전체적인 유니트 간격을 통한 적용범위를 보장하기 위하여, 약 2개의 미세 딜레이를 커버하도록 설계된다. 0.13 미크론 CMOS 실행은 DAC 세팅을 통해 프로그램가능한 딜레이 버니어를 갖는다.
도25는 본 발명의 실시예에 따른 에뮬레이션 채널 회로(1510)를 위한 딜레이 패밀리의 예시적인 그래프(2500)를 도시하고 있다. 특히, 도25는 5Gbs의 데이타 비율에서 x축에서 딜레이 인덱스에 의해 도시된 바와 같이 거친 딜레이 세팅 및 미세한 딜레이 세팅의 함수로서, 에뮬레이션 채널 회로(1510)를 통해 측정된 상대적인 딜레이를 도시하고 있다. 도시된 데이타는 제조된 장치의 실험실 테스팅을 통해 수집되었다. 딜레이 소자를 트리밍하는 버니어의 능력을 나타내므로써 신호 딜레이의 선택가능한 레벨을 제공하는 다양한 딜레이 버니어 세팅을 위해 상대적 딜레이도 도시되었다.
도26은 본 발명의 실시예에 따른 에뮬레이션 채널 회로(1510)를 위한 딜레이의 함수로서 측정된 딜레이의 예시적인 그래프를 도시하고 있다. 데이타는 상기 결정을 유지하도록 구성된 장치의 실험실 테스팅으로 수집되었다. 가변형 딜레이는 5Gbs에서 16진법 DAC 세팅의 함수를 특징으로 한다. 그래프(2600)는 거친 딜레이와, 미세 딜레이와, 반형 딜레이의 조합이 여러개의 유니트 간격에 대한 딜레이의 적용범위 제공을 도시하고 있다. 또한, 데이타는 실제 딜레이가 넓은 범위에 대해 세팅될 수 있으며 딜레이는 기본적으로 이러한 범위의 상당한 부분에 대해 선형임을 나타내고 있다.
도27은 본 발명의 실시예에 따른 에뮬레이션 채널 회로(1510)를 위한 상승 시간의 예시적인 그래프(2700)를 도시하고 있다. 특히, 그래프(2700)는 에뮬레이션 채널(1510)의 물리적인 0.13 미크론 집적 회로 실행의 실험 테스팅에서 얻어진 데이타를 제공한다. 펄스의 20% 내지 80% 상승 시간은 에뮬레이션 채널을 통과한 후 127 ps 이다. 즉, 펄스는 약 127 ps 이후 그 안정된 상태값의 20%로부터 80%까지 상승한다.
도28은 본 발명의 실시예에 따른 에뮬레이션 채널 회로(1510)를 위한 예시적인 아이 다이아그램(2700)을 도시하고 있다. 도시된 아이 다이아그램(2700)은 PRBS31에 기초한 의사 랜덤 비트 시컨스(PRBS)를 포함하는 5Gbs 통신 신호가 구비된 에뮬레이션 채널의 실험실 테스트에서 수집되었다.
상술한 바와 같이, 아이 다이아그램은 신호 품질의 시각적 표시를 제공한다. 아이 다이아그램에서 "아이(eye)"의 개방도는 신호 품질 또는 일체성의 레벨과 연관되어 있다. 즉, 아이 다이아그램에서 노이즈가 있는, 왜곡된, 또는 폐쇄된 아이는 전형적으로 신호 장애를 나타낸다. 아이 다이아그램은 지터, 타이밍 문제, 노이즈 등과 같은 장애를 폭로한다.
도시된 테스트에 있어서, FIR 필터 상수(2220A, 2220B, 2220C, 2220D, 2220E)는 표준화(0 0 1 0 0)으로 설정되었다. 이러한 개방된 아이 다이아그램(2800)은 신호가 에뮬레이션 채널(1510)을 통해 증식되었을 때, 신호 일체성이 바람직하게 보존되었음을 나타낸다.
도29는 본 발명의 실시예에 따라 신호 효과의 에뮬레이션과 함께 신호를 딜레이하기 위한 예시적인 처리과정(2900)의 흐름도를 도시하고 있다. "딜레이 신호"로 명명된 처리과정(2900)은 상술한 바와 같이 도20을 참조하여 서술될 것이다.
예시적인 실시예에서, 처리과정(2900) 또는 선택된 단계는 도18의 시스템(1800), 도15의 시스템(1535), 거친 일시적 정렬 모듈(1530A), 미세한 일시적 정렬 모듈(1530B), 가변형 딜레이 모듈(1530C), FIR 필터(1560)에서 발생된다. 처리과정(2900)은 네트웍을 통해 신호가 흐르는 루트에 기초하여 조정가능한 딜레이 양을 제공하기 위해, 딜레이의 네트웍을 통해 신호를 루팅시키는 방법의 실시예로서 관찰될 수 있다.
단계(2910)에서, 예를 들어 회로(1530) 등과 같은 신호 딜레이 장치는 원하는 신호 딜레이 레벨을 특정화하는 제어 라인(2005)에 제어 신호를 수신한다. 제어 신호는 절대 딜레이, 목표 딜레이, 상대 딜레이, 시간, 시간 딜레이에서의 증가된 변화, 또는 시간 딜레이를 증가 또는 감소시키기 위한 지시를 특정화하거나 한정한다. 제어 버스(1570)는 제어 라인(2005)을 공급할 수 있거나 또는 제어 라인(2005)을 포함할 수 있다.
단계(2920)에서, 절환 소자(2030A, 2030B, 2030C)의 세트 또는 뱅크는 제어 신호에 따른 상태를 가정한다. 즉, 루팅 소자로서 관찰될 수 있는 각각의 절환 소자(2030A, 2030B, 2030C)는 두개 이상의 경로중 하나의 경로를 통해 전기의 흐름을 지향하도록 설정된다. 예를 들어, 스위치(2030A, 2030B, 2030C)는 상기 표에 설정된 바와 같은 상태를 가질 수 있다.
단계(2930)에서, 만일 절환 소자(2030A, 2030B, 2030C)가 한가지 상태로 설정된다면, 신호는 모든 딜레이 소자(1800A, 1800B, 1800C)를 통해 흐른다. 이러한 상태에서, 각각의 딜레이 소자(1800A, 1800B, 1800C)의 딜레이는 축적되며, 전송된 신호는 상대적으로 많은 시간의 양으로 딜레이된다. 이 상태에서, 스위치(2030A, 2030B, 2030C)(전형적으로 고체 상태이며, 트랜지스터를 포함하는)는 직렬로 연결된다. 이러한 형태에 있어서, 스위치(2030A)는 도20에 도시된 바와는 반대인 상태를 가지며, 스위치(2030B)는 도시된 형태를 갖는다.
단계(2940)에서, 만일 제어 신호가 스위치(2030A, 2030B, 2030C)를 제2상태로 설정하였다면, 신호를 주위로 루팅되거나 또는 적어도 하나의 딜레이 소자(1800A)를 바이패스하며, 적어도 하나의 다른 딜레이 소자(1800B, 1800C)를 통해 루팅된다. 도20은 이러한 예시적인 형태에서의 스위치(2030A, 2030B, 2030C)를 도시하고 있다.
단계(2950)에서, 도5와 도7 및/또는 도8의 모듈(505) 또는 도9의 모듈(900) 등과 같은 제어기는 딜레이를 순수하게 하는 상태를 조정, 변화, 또는 업데이트한다. 즉, 에뮬레이션 채널(1510)은 분배된 딜레이와 에뮬레이트된 신호 효과 사이의 매칭을 제공하기 위해 상술한 바와 같은 동적 피드백을 사용한다. 처리과정(2900)은 에뮬레이션 처리과정과 함께 신호에 인가된 딜레이 레벨을 계속 새롭게 하기 위하여, 하기의 단계(2950)를 반복한다.
도30은 본 발명의 실시예에 따른 신호 변환의 에뮬레이팅과 함께 딜레이된 신호를 조합하기 위한 예시적인 처리과정(3000)의 흐름도를 도시하고 있다. "딜레이된 그리고 웨이팅된 신호 부가"로 명명된 처리과정(3000)이 도18을 참조하여 설명될 것이다.
예시적인 실시예에서, 처리과정(3000) 또는 선택된 단계는 도18의 시스템(1800), 도15의 시스템(1535), 거친 일시적 정렬 모듈(1530A), 미세한 일시적 정렬 모듈(1530B), 가변형 딜레이 모듈(1530C), FIR 필터(1560)에서 발생된다.
또한, 처리과정(3000) 및 처리과정(2900)은 서로 병렬로 실행될 수 있으며, 처리과정(3000)은 처리과정(2900)을 공급할 수 있으며, 또는 처리과정(2900)은 처리과정(3000)을 공급할 수 있다. 처리과정(3000)은 두개의 신호 경로를 통해 신호를 공급하는 방법의 실시예로서 관찰될 수 있으며; 상기 두개의 신호 각각은 상이한 딜레이를 가지며, 두개의 신호 경로의 출력의 웨이팅 총합을 생성할 수 있다.
단계(3010)에서, 에뮬레이션 채널(1510)은 관통 라인(1805)에 대한 전송을 위해 제2부분을 지향시킬동안, 관통 라인(1810)을 통해 샘플 신호의 제1부분을 지향시킨다. 달리 말하면, 일부 또는 전부의 샘플 신호는 상이한 딜레이 양을 제공하는 두개의 신호 경로(1805, 1810)를 통해 전송된다. 딜레이 라인으로 관찰될 수 있는 딜레이 경로(1810)는 적어도 하나의 딜레이 소자(1815A, 1815B, 1815C, 1815N)를 갖는다. 따라서, 신호가 딜레이 경로(1810)를 통해 증식되는 전송 시간은 신호가 관통 경로(1805)를 통해 증식되는 전송 시간 보다 크다.
단계(3020)에서, 조정가능한 선택 회로(1820)는 딜레이 경로(1810) 및 관통 경로(1805)로부터 각각의 신호를 수신하며, 관통 경로의 신호는 딜레이 경로 신호에 앞서 도달된다.
단계(3030)에서, 조정가능한 선택 회로(1820)는 딜레이된 신호 관통 경로 신호에 보완적인 웨이팅 요소를 인가하며, 그 결과를 조합한다. 따라서, 조정가능한 선택 회로(1830)는 관통 경로(1805)로부터의 신호에 제1이득을 인가하고, 딜레이 경로(1810)으로부터의 신호에 제2이득을 인가한다. 도18을 참조하여 서술한 바와 같이, 두개의 이득은 전형적으로 서로에 대해 상호보완적이다. 웨이팅된 또는 상호보완적인 증폭된 신호의 조합은 전형적으로 두개의 신호를 함께 부가하거나 총합하는 단계를 포함한다.
단계(3040)에서, 조정가능한 선택 회로(1820)는 제어 라인(1822)을 통해 웨이팅 사양을 포함하는 제어 신호를 수신한다. 제어 신호는 조정가능한 선택 회로(1820)가 딜레이 경로(1810) 및 관통 경로(1805)의 출력에 인가하는 이득 또는 상대 웨이트를 설정한다.
도5와 도7 및/또는 도8의 모듈(505) 또는 도9의 모듈(900) 등과 같은 제어기는 제어 신호 및 그 웨이팅 사양을 조정, 변화, 또는 업데이트한다. 시스템(1530)은 상술한 바와 같이 동적 피드백을 사용하여, 다른 신호와 유사한 신호 또는 신호 효과를 제공한다. 처리과정(3000)은 에뮬레이션 처리과정과 함께 신호 샘플에 인가된 신호 처리과정의 레벨을 계속 새롭게 하기 위하여, 하기의 단계(3040)를 반복한다.
요약하면, 본 발명의 예시적인 실시예는 아날로그 디지탈 신호 처리과정(또는 디지탈 제어하에서의 아날로그 신호 처리과정)을 디지탈 신호(또는 신호 펄스 또는 일부다른 신호)의 샘플에 인가한다. 신호 처리과정은 신호 효과의 표현을 생성하기 위하여 샘플을 성형 및 딜레이할 수 있다. 표현된 신호 효과는 예를 들어 누화 또는 기타 다른 현상일 수도 있다.
본 발명에 따른 시스템은 다른 신호에 의해 하나의 통신 신호에 부여된 누화를 삭제, 교정, 또는 보상하는 회로를 포함하지만, 본 기술분야의 숙련자라면 본 발명은 이러한 어플리케이션에 한정되지 않으며 설명된 실시예는 단지 예시적이면 한정되지 않음을 인식할 수 있을 것이다. 또한, 본 발명을 실행함에 있어서 설명된 본 발명의 실시예 대신에 기타 다른 실시예가 사용될 수도 있음을 인식해야 한다. 본 발명의 범주는 하기의 청구범위에 의해서만 한정되는 것으로 간주된다.

Claims (31)

  1. 디지탈 신호의 변환을 에뮬레이팅하는 시스템에 있어서,
    신호 채널로부터 디지탈 신호의 샘플을 얻도록 작동되는 샘플링 장치와,
    신호 채널에 버퍼를 제공하기 위해 상기 샘플링 장치의 출력에 전기적으로 결합되는 한정 증폭기와,
    상기 한정 증폭기의 출력에 전기적으로 결합되며 디지탈 신호의 샘플을 수신하고 상기 샘플에 선택가능한 딜레이 레벨을 인가하도록 작동되는 딜레이 모듈과,
    딜레이 모듈에 직렬로 전기적으로 결합되고 적어도 하나의 조정가능한 필터링 변수에 따라 디지탈 신호의 샘플을 성형하도록 작동되는 프로그램가능한 필터와,
    디지탈 신호의 성형된 그리고 딜레이된 샘플을 포함하는 변환의 에뮬레이션을 출력하기 위해, 상기 프로그램가능한 필터에 전기적으로 결합되는 포트를 포함하는 것을 특징으로 하는 에뮬레이션 시스템.
  2. 제1항에 있어서, 딜레이 모듈은 능동의 혼합신호 딜레이 라인을 포함하는 것을 특징으로 하는 에뮬레이션 시스템.
  3. 제1항에 있어서, 상기 딜레이 모듈은 샘플링된 디지탈 신호에 주파수의존형 이득 레벨을 인가하기 위해 롤오프를 보상하도록 작동되는 비동기식 딜레이 모듈을 포함하는 것을 특징으로 하는 에뮬레이션 시스템.
  4. 제1항에 있어서, 상기 딜레이 모듈은 적어도 3개의 딜레이 소자를 포함하며, 이들 각각의 딜레이 소자는 딜레이 모듈에 전송된 적어도 하나의 타이밍 변수에 기초하여 디지탈 버스에 대해 딜레이의 독특한 범위를 제공하는 것을 특징으로 하는 에뮬레이션 시스템.
  5. 제1항에 있어서, 상기 딜레이 모듈은 조정가능한 딜레이의 독특한 해상도를 각각 제공하는 다수의 능동 딜레이 스테이지를 포함하며; 디지탈 신호, 샘플, 성형된 샘플, 딜레이된 샘플, 및 변환의 에뮬레이션은 동일한 수치의 디지탈 상태를 갖는 것을 특징으로 하는 에뮬레이션 시스템.
  6. 제1항에 있어서, 다수의 딜레이 장치와, 선택된 하나의 딜레이 장치를 통해 디지탈 신호의 샘플을 루팅시키기 위한 다수의 절환 소자를 포함하는 것을 특징으로 하는 에뮬레이션 시스템.
  7. 제1항에 있어서, 상기 딜레이 모듈은 제1 및 제2딜레이 장치와, 신호 루팅 소자를 포함하며; 상기 신호 루팅 소자는 제1 및 제2딜레이 장치를 통해 디지탈 신호의 샘플을 전송하는 제1상태와, 제1딜레이 장치를 통해 디지탈 신호의 샘플을 전송하기 위해 또한 제2딜레이 장치를 바이패스하기 위한 제2상태를 포함하는 것을 특징으로 하는 에뮬레이션 시스템.
  8. 제1항에 있어서, 상기 딜레이 모듈은 제1딜레이를 갖는 샘플의 제1부분을 신호 조합장치에 공급하기 위한 제1신호경로와, 제2딜레이를 갖는 샘플의 제2부분을 신호 조합장치에 공급하기 위한 제2신호경로를 포함하며; 상기 신호 조합장치는 제1딜레이를 갖는 샘플의 제1부분과 제2딜레이를 갖는 샘플의 제2부분의 웨이팅 덧셈을 실행하도록 작동되는 것을 특징으로 하는 에뮬레이션 시스템.
  9. 제1항에 있어서, 상기 프로그램가능한 필터는 롤오프를 보상하기 위해 샘플의 적어도 일부 주파수 성분을 증폭하도록 작동되는 것을 특징으로 하는 에뮬레이션 시스템.
  10. 제1항에 있어서, 포트와 한정 증폭기중 적어도 하나와 딜레이 모듈 사이에 결합되는 균등기 모듈을 부가로 포함하며; 디지탈 신호, 샘플, 성형된 샘플, 딜레이된 샘플, 변환의 에뮬레이션은 공통 수치의 디지탈 상태를 갖는 각각의 파형을 포함하는 것을 특징으로 하는 에뮬레이션 시스템.
  11. 제1항에 있어서, 딜레이 모듈은 독특한 딜레이를 각각 갖는 다수의 신호 경로와, 신호 경로의 웨이팅 출력과 함께 부가하기 위한 총합 소자를 포함하는 것을 특징으로 하는 에뮬레이션 시스템.
  12. 제1항에 있어서, 디지탈 신호는 다수의 불연속 레벨로 디지탈화되며; 샘플, 성형된 샘플, 딜레이된 샘플, 변환의 에뮬레이션은 불연속 레벨의 수치 이하로 각각 디지탈화되는 것을 특징으로 하는 에뮬레이션 시스템.
  13. 정보를 이송하기 위해 다수의 디지탈 신호 레벨을 갖는, 신호상의 효과 표현을 형성하는 방법에 있어서,
    신호의 샘플을 얻는 단계와,
    제1시간량으로 샘플의 제1부분을 딜레이하는 단계와,
    제2시간량으로 샘플의 제2부분을 딜레이하는 단계와,
    적어도 하나의 신호 처리 변수의 수신에 응답하여 제1스케일링 요소를 통해 샘플의 딜레이된 제1부분을 스케일링하고 제2스케일링 요소를 통해 샘플의 딜레이된 제2부분을 스케일링하는 단계와,
    샘플의 스케일링된 및 딜레이된 제1부분을 샘플의 스케일링된 및 딜레이된 제2부분과의 조합에 응답하여 효과의 표현을 제공하는 단계를 포함하며,
    샘플, 샘플의 제1부분, 샘플의 제2부분, 샘플의 스케일링된 및 딜레이된 제1부분, 샘플의 스케일링된 및 딜레이된 제2부분, 효과의 제공된 표현은 디지탈 신호 레벨의 수치를 최대로 각각 갖는 것을 특징으로 하는 신호상의 효과 표현을 형성하는 방법.
  14. 제13항에 있어서, 신호 처리 변수의 제1변화에 응답하여 제1스케일링 요소를 증가시키고 제2스케일링 요소를 감소시키는 단계와, 신호 처리 변수의 제2변화에 응답하여 제1스케일링 요소를 감소시키고 제2스케일링 요소를 증가시키는 단계와, 롤오프를 보상하기 위하여 샘플에 주파수의존형 이득을 인가하는 단계를 부가로 포함하는 것을 특징으로 하는 신호상의 효과 표현을 형성하는 방법.
  15. 제13항에 있어서, 제1스케일링 요소와 제2스케일링 요소는 적어도 하나의 신호 처리 변수에 따른 상호 보완물이며, 샘플의 스케일링된 및 딜레이된 제1부분과 샘플의 스케일링된 및 딜레이된 제2부분의 조합은 샘플의 스케일링된 및 딜레이된 제1부분과 샘플의 스케일링된 및 딜레이된 제2부분을 총합하는 단계를 포함하는 것을 특징으로 하는 신호상의 효과 표현을 형성하는 방법.
  16. 제13항에 있어서, 효과의 표현을 제공하는 단계는 샘플의 조합된 스케일링된 및 딜레이된 부분을 능동 딜레이 소자를 포함하는 미세 임펄스 필터로의 성형에 응답하여 효과의 표현을 제공하는 단계를 부가로 포함하는 것을 특징으로 하는 신호상의 효과 표현을 형성하는 방법.
  17. 신호 변환을 에뮬레이트하기 위해 신호를 처리하는 방법에 있어서,
    제어 신호를 수신하는 단계와,
    신호 변환을 특징으로 하는 타이밍 변수를 확인하기 위하여, 수신된 제어 신호를 처리하는 단계와,
    확인된 타이밍 변수가 제1값을 가질 경우, 제1 및 제2딜레이 소자를 통해 신호를 루팅하는 단계와,
    확인된 타이밍 변수가 제2값을 가질 경우, 제2딜레이 소자를 통해 제1딜레이 소자 주위로 신호를 루팅하는 단계를 포함하는 것을 특징으로 하는 신호 처리 방법.
  18. 제17항에 있어서, 신호를 다수의 신호 성분으로 분기하는 단계와, 확인된 타이밍 변수에 따라 각각의 시간의 양으로 각각의 신호 성분을 다수의 신호 성분에 딜레이하는 단계와, 딜레이된 신호 성분의 각각의 웨이팅 총합을 형성하는 단계를 부가로 포함하는 것을 특징으로 하는 신호 처리 방법.
  19. 제17항에 있어서, 수신된 제어 신호를 처리하는 단계는 신호 변환과 연관된 신호 성형 변수를 확인하기 위하여, 수신된 제어 신호를 처리하는 단계를 부가로 포함하며; 확인된 신호 성형 변수에 따라 신호를 필터링하는 단계를 부가로 포함하는 것을 특징으로 하는 신호 처리 방법.
  20. 제17항에 있어서, 수신된 제어 신호를 처리하는 단계는 신호 변환과 연관된 또 다른 변수를 확인하기 위하여, 수신된 제어 신호를 처리하는 단계를 부가로 포함하며; 확인된 또 다른 변수에 기초하여 신호를 다수의 능동 혼합신호 딜레이 소자로 처리하는 단계를 부가로 포함하는 것을 특징으로 하는 신호 처리 방법.
  21. 다수의 불연속 신호 레벨 사이에서 변조를 통해 정보를 이송하는 디지탈 신호를 성형하는 시스템에 있어서,
    다수의 불연속 신호 레벨을 보강하기 위해 디지탈 신호를 처리하도록 작동되는 한정 증폭기와,
    한정 증폭기에 직렬로 전기적으로 결합되고 적어도 하나의 조정가능한 필터링 변수에 따라 디지탈 신호를 성형하도록 작동되는 프로그램가능한 필터를 포함하는 것을 특징으로 하는 디지탈 신호 성형 시스템.
  22. 제21항에 있어서, 상기 프로그램가능한 필터는 능동 혼합신호 딜레이 라인으로서 실행된 다수의 딜레이 소자를 포함하는 것을 특징으로 하는 디지탈 신호 성형 시스템.
  23. 제22항에 있어서, 한정 증폭기의 출력에 전기적으로 결합되는 딜레이 모듈을 부가로 포함하며, 상기 딜레이 모듈은 디지탈 신호를 수신하고 선택가능한 딜레이 레벨을 디지탈 신호에 인가하도록 작동되며, 상기 딜레이 모듈은 능동 혼합신호 딜레이 라인을 각각 구비하는 다수의 딜레이 소자를 포함하는 것을 특징으로 하는 디지탈 신호 성형 시스템.
  24. 제21항에 있어서, 프로그램가능한 필터는 주파수의존형 이득을 샘플링된 디지탈 신호에 인가하므로써 롤오프를 보상하도록 각각 작동되는 다수의 딜레이 소자를 포함하는 것을 특징으로 하는 디지탈 신호 성형 시스템.
  25. 제21항에 있어서, 한정 증폭기의 출력에 전기적으로 결합되는 딜레이 모듈을 부가로 포함하며, 상기 딜레이 모듈은 적어도 3개의 딜레이 장치를 포함하며, 이러한 딜레이 장치는 디지탈 버스에 대해 딜레이 모듈에 전송된 적어도 하나의 타이밍 변수에 기초하여 독특한 범위의 딜레이를 각각 제공하는 것을 특징으로 하는 디지탈 신호 성형 시스템.
  26. 제21항에 있어서, 한정 증폭기의 출력에 전기적으로 결합되는 딜레이 모듈을 부가로 포함하며, 상기 딜레이 모듈은 적어도 조정가능한 딜레이의 독특한 해상도를 각각 제공하는 다수의 능동 딜레이 스테이지를 포함하며, 디지탈 신호는 불연속 레벨의 상부 수치를 가지며, 한정 증폭기는 불연속 레벨의 상부 수치를 유지할동안 디지탈 신호를 처리하도록 작동되며, 상기 프로그램가능한 필터는 불연속 레벨의 상부 수치를 유지할동안 디지탈 신호를 성형하도록 작동되는 것을 특징으로 하는 디지탈 신호 성형 시스템.
  27. 제21항에 있어서, 한정 증폭기 및 프로그램가능한 필터와 전기적으로 직렬연결되는 딜레이 모듈을 부가로 포함하며, 상기 딜레이 모듈은 다수의 딜레이 장치와, 디지탈 신호를 선택된 딜레이 장치중 하나를 통해 루팅시키기 위한 다수의 절환 소자를 포함하는 것을 특징으로 하는 디지탈 신호 성형 시스템.
  28. 제21항에 있어서, 한정 증폭기 및 프로그램가능한 필터와 직렬연결되는 딜레이 모듈을 부가로 포함하며; 상기 딜레이 모듈은 제1 및 제2딜레이 장치와, 신호 루팅 소자를 포함하며; 상기 신호 루팅 소자는 제1 및 제2딜레이 장치를 통해 디지탈 신호를 전송하는 제1상태와, 제1딜레이 장치를 통해 디지탈 신호를 전송하고 제2딜레이 장치를 바이패스하기 위한 제2상태를 포함하는 것을 특징으로 하는 디지탈 신호 성형 시스템.
  29. 제21항에 있어서, 한정 증폭기 및 프로그램가능한 필터와 직렬연결되는 딜레이 모듈을 부가로 포함하며; 상기 딜레이 모듈은 제1딜레이를 갖는 디지탈 신호의 제1부분을 신호 조합 장치에 공급하기 위한 제1신호 경로와, 제2딜레이를 갖는 디지탈 신호의 제2부분을 신호 조합 장치에 공급하기 위한 제2신호 경로를 포함하며; 상기 신호 조합 장치는 제1딜레이를 갖는 디지탈 신호의 제1부분 및 제2딜레이를 갖는 디지탈 신호의 제2부분의 웨이팅 덧셈을 실행하도록 작동되는 것을 특징으로 하는 디지탈 신호 성형 시스템.
  30. 제21항에 있어서, 독특한 딜레이를 각각 갖는 다수의 신호 경로와, 신호 경로의 웨이팅 출력을 함께 부가하기 위한 총합 소자를 포함하는 것을 특징으로 하는 디지탈 신호 성형 시스템.
  31. 제21항에 있어서, 디지탈 신호는 다수의 불연속 레벨로 디지탈화되며, 한정 증폭기는 불연속 레벨의 수치를 유지할동안 디지탈 신호에 아날로그 신호 처리과정을 인가하도록 작동되는 것을 특징으로 하는 디지탈 신호 성형 시스템.
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