JP2012110031A - 信号エミュレーションのための方法およびシステム - Google Patents

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Abstract

【課題】信号への効果をエミュレートするため、シミュレートするため、またはモデル化するために、回路は信号のサンプルを処理する。
【解決手段】エミュレーション回路は、現実世界の信号変換を特徴づける１つ以上の信号処理パラメータに従って信号を処理することにより、現実世界の信号変換の表現を生成してもよい。エミュレーション回路は、アナログ信号処理および／または混合信号処理を、信号に適用してもよい。信号処理は、それぞれが異なる遅延を有する２つの信号経路に信号を送り込むステップと、２つの信号経路からの出力の和であり、重み付けされた和を作成するステップとを含んでいてもよい。信号処理は、さらに（または代わりに）、遅延要素のネットワークを通るように信号をルーティングするステップを含んでいてもよく、遅延要素のネットワーク内では、スイッチングまたはルーティング要素のバンクがルートを決定し、したがって、その結果として生じる遅延を決定している。
【選択図】図１５

Description

（関連出願の相互参照）
本出願は、２００６年１月１９日出願の「Ｍｅｔｈｏｄ ａｎｄ Ｓｙｓｔｅｍ ｆｏｒ Ｃｒｏｓｓｔａｌｋ Ｃａｎｃｅｌｌａｔｉｏｎ」と題された米国特許出願第１１／３３４，８６４号の一部継続出願であり、かつその優先権の利益を主張するものである。米国特許出願第１１／３３４，８６４号の全内容は、参照することにより本明細書に援用されるものとする。
米国特許出願第１１／３３４，８６４号は、２００６年５月２３日に米国特許第７，０５０，３８８号として特許付与された、２００４年８月５日出願の「Ｍｅｔｈｏｄ ａｎｄ Ｓｙｓｔｅｍ ｆｏｒ Ｃｒｏｓｓｔａｌｋ Ｃａｎｃｅｌｌａｔｉｏｎ」と題された米国特許出願第１０／９１１，９１５号の継続出願である。米国特許出願第１０／９１１，９１５号の全内容は、参照することにより本明細書に援用されるものとする。
米国特許出願第１０／９１１，９１５号は、２００３年８月７日出願の「Ｍｅｔｈｏｄ ｆｏｒ Ｃｒｏｓｓｔａｌｋ Ｃａｎｃｅｌｌａｔｉｏｎ ｉｎ Ｈｉｇｈ−Ｓｐｅｅｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍｓ」と題された米国仮特許出願第６０／４９４，０７２号の優先権の利益を主張するものである。米国仮特許出願第６０／４９４，０７２号の全内容は、参照することにより本明細書に援用されるものとする。
本出願は、さらに、２００５年８月２３日出願の「Ｈｉｇｈ Ｓｐｅｅｄ， Ｍｉｘｅｄ−Ｓｉｇｎａｌ Ａｄｊｕｓｔａｂｌｅ Ｆｉｌｔｅｒ ａｎｄ Ｅｍｕｌａｔｉｏｎ Ｃｈａｎｎｅｌ」と題された米国仮特許出願第６０／７１０，５７３号の優先権の利益を主張するものである。米国仮特許出願第６０／７１０，５７３号の全内容は、参照することにより本明細書に援用されるものとする。
本出願は、２００２年３月２８日出願の「Ｍｅｔｈｏｄ ａｎｄ Ｓｙｓｔｅｍ ｆｏｒ Ｄｅｃｏｄｉｎｇ Ｍｕｌｔｉｌｅｖｅｌ Ｓｉｇｎａｌｓ」と題された米国特許出願第１０／１０８，５９８号、および２００３年７月１５日出願の「Ａｄａｐｔｉｖｅ Ｎｏｉｓｅ Ｆｉｌｔｅｒｉｎｇ ａｎｄ Ｅｑｕａｌｉｚａｔｉｏｎ ｆｏｒ Ｏｐｔｉｍａｌ Ｈｉｇｈ Ｓｐｅｅｄ Ｍｕｌｔｉｌｅｖｅｌ Ｓｉｇｎａｌ Ｄｅｃｏｄｉｎｇ」と題された米国特許出願第１０／６２０，４７７号に関連する。米国特許出願第１０／１０８，５９８号および米国特許出願第１０／６２０，４７７号の全内容は、参照することにより本明細書に援用されるものとする。
本発明は、通信の分野に関し、より具体的には、２つ以上の高速通信チャネル間で発生する可能性のあるクロストーク干渉などの信号または信号効果を、モデル化、エミュレート、またはシミュレートすることに関する。
通信サービスの消費の増加は、通信システムにおけるデータ搬送容量または帯域幅の増加の必要性を促す。クロストークとして知られる現象は、それらの通信システム内でしばしば発生して、高速信号伝送を損ない、これによって通信帯域幅を望まない低いレベルに制限する可能性がある。
クロストークは、１つの通信チャネル内の信号が、別のチャネル上で通信されている異なる信号からの干渉（または妨害）によって害される現象で、通信システム内で生じるものである。干渉は、さまざまな効果が原因で生じる場合がある。例えば、回路基板、電気コネクタ、およびツイストペアケーブル束などの電気システム内で、各電気経路はチャネルとして機能する。高い通信速度においては、これらの導電性経路はアンテナのように振る舞い、電磁エネルギーの放射および受信の両方を行う。本明細書で「アグレッシングチャネル（ａｇｇｒｅｓｓｉｎｇ ｃｈａｎｎｅｌ）」と呼んでいる１つのチャネルから放射されるエネルギーは、本明細書で「ビクティムチャネル（ｖｉｃｔｉｍ ｃｈａｎｎｅｌ）」と呼ぶ別のチャネル内に望んでいないにも関わらず結合されるか、またはそのチャネルによって受信される。「クロストーク」として知られる信号エネルギーのこのような望まない伝達は、受信するチャネル上のデータの完全性を損なう可能性がある。１つのチャネルが、１つ以上の他のチャネルにエネルギーを放射することと、１つ以上の他のチャネルからエネルギーを受信することの両方を行う可能性があるという点で、クロストークは、通常、双方向性である。
クロストークは、容量結合されるクロストーク、誘導結合されるクロストークまたは放射されるクロストークなど、いくつかの方法で発生する可能性がある。クロストークは、バックプレーンまたはケーブル環境内で、大きな問題となる可能性がある。複数ピンコネクタ内での結合は、しばしばクロストークの主要なメカニズムである。通信リンクの送信端または近位端において結合が発生する場合、その結合はしばしば近端クロストークまたは「ＮＥＸＴ」と呼ばれる。受信または遠位側で発生する場合、その結合はしばしば遠端クロストークまたは「ＦＥＸＴ」と呼ばれる。ＮＥＸＴは、一般にＦＥＸＴよりも深刻である。
バックプレーンシステムにおいて、ＮＥＸＴは、通常送信信号が受信信号に干渉することによって発生する。そのような送信信号は、集積回路であってもよいシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）装置内で発生する可能性がある。受信信号は、一般にＳＥＲＤＥＳ装置への到着時には減衰しており、そのため通常、送信信号は受信信号よりも大きくなる。送信信号から来るＮＥＸＴは、受信信号の品質をビットエラーが発生するレベルまで深刻に損なう可能性がある。
クロストークは、通信システムの増加するスループットレートへの重大な障害として浮上しつつある。特に対処しない場合、クロストークは、しばしばノイズとして現れる。特に、クロストークは、受信される信号の値の不確実性を増加させることによって信号品質を低下させ、それによって信頼性の高い通信をより困難にする、すなわち、データエラーが発生する確率が増加する。言い換えると、クロストークは、通常、データレートが増加すると、より問題が多いものとなる。クロストークによって信号の完全性が減少するだけでなく、さらにアグレッシング信号の帯域幅とともにクロストークの量はしばしば増加するので、それによってより高いデータレートの通信はより困難になる。これは、バイナリまたはマルチレベル信号を使用する電気システムにおいて特に当てはまり、その理由は、そのような信号が流れる導電性経路は、通常、それらの信号のレベル遷移に関連して、高い周波数において、より効率的にエネルギーを放射して受信するものだからである。言い換えると、バイナリまたはマルチレベル通信信号内の各信号は、より低い周波数成分と比較してクロストーク劣化をより受けやすい高周波信号成分から構成されている。
増加しつつあるデータスループットレートへのクロストーク妨害は、ビクティム信号の高周波成分が、長い信号伝送経路長（例えば、マルチギガビット／秒のデータレートに対して、長さが数インチの回路トレース）によって大きく減衰する傾向により、さらに悪化する。すなわち、通信信号の高周波成分は、比較的高いレベルのクロストーク干渉を受けるだけでなく、さらに、伝送損失が原因でしばしば微弱であるため、干渉を受けやすい。
それらの減衰させられた高周波成分は、チャネル等化として知られる技術によって増幅されてもよいが、そのようなチャネル等化は、データを搬送する高周波信号を増幅することの副産物として、ノイズおよびクロストークもしばしば増加させる。通信リンク内に存在するクロストークの量は、信号の完全性を復元するために利用されることが可能な等化のレベルをしばしば制限する。例えば、次世代のバックプレーンシステムのために望ましいマルチギガビット／秒のデータレートにおいては、通信チャネル上のクロストークエネルギーのレベルは、そのような高速通信の基礎となる高い周波数において、ビクティム信号エネルギーのレベルを超過する可能性がある。このような状況では、外部からの、または漂遊の信号エネルギーが、望ましいデータ搬送信号のエネルギーよりも優位を占める可能性があり、したがって、ほとんどの従来のシステムアーキテクチャを使用して、これらのデータレートで通信を行うことは、実際的なものではなくなっている。
「ノイズ」という用語は、本明細書で使用する場合、クロストークとは異なり、完全にランダムな現象を意味する。対照的に、クロストークは、決定性のパラメータであり、ただし、しばしば未知のパラメータである。従来技術は、クロストークを軽減するためにシステムを修正することは理論的に可能であるという知識を含んでいる。特に、（ｉ）干渉している、またはアグレッシングチャネル上で通信されているデータと、(ｉｉ)アグレッシングチャネルからビクティムチャネルへの結合において発生する信号変換と、の定義を使用して、クロストークは、理論的に決定され、キャンセルされることが可能である。すなわち、通信チャネル内に入力され、通信信号によって搬送されるデータが既知であり、かつ、クロストークによって通信信号に与えられる信号変換もまた既知であるならば、クロストーク信号劣化はキャンセルすることが可能であるということを、当業者は理解している。しかし、クロストークを適切にキャンセルするシステムの実際的な実施をサポートするために、この信号変換の定義のレベルが十分な精度および確度を有するレベルまで、従来技術を使用して達成することは困難である。その結果、クロストークに対処する従来技術は、高速な（例えば、マルチギガビット／秒の）通信システムに対しては、一般に不十分である。したがって、ビクティム信号の忠実度を向上させるため、そして、増加しつつあるデータスループットレートに対してクロストークがしばしばもたらす障害を取り除くために、クロストークをキャンセルすることが、当技術分野において必要とされている。
クロストークの元となる物理学（例えば、電気システムにおける電磁結合、または光学システムにおける４光波混合）は、一般によく理解されているが、理解のみでは、クロストーク伝達関数のための直接的かつ単純なモデルは提供されない。従来のモデル化が困難である１つの一般的な理由は、ビクティム（ｖｉｃｔｉｍ）およびアグレッサ（ａｇｇｒｅｓｓｏｒ）信号経路の相対的な幾何学的配置が、クロストーク効果の伝達関数に大きく影響し、それらの信号経路はかなり複雑な可能性があるということである。言い換えると、信号導管の解析に基づく従来のモデル化方法を使用してクロストークをモデル化するための努力は、信号経路が複雑であることによって通常は阻止される。さらに、所定の特定のクロストーク応答のためのクロストークキャンセラを設計することは、一般に望ましくなく、その理由は、（ｉ）システムは、さまざまなビクティム−アグレッサペアについて、多くのさまざまな応答を有する場合があるということ（それぞれが特定の設計を必要とするということ）、および（ｉｉ）異なるシステムは、異なる設計の組を必要とする場合があるということである。したがって、十分な柔軟性を有するクロストークキャンセルのシステムおよび方法が、当技術分野において必要とされており、このようなシステムおよび方法における柔軟性は（ｉ）与えられたシステムの通常の動作から生じる可能性のあるさまざまなクロストーク伝達関数に対応するためのものであり、（ｉｉ）各ビクティム−アグレッサペアについての特性化および調節の複雑な手動作業を回避するために自己キャリブレーションのためのものである。
クロストークキャンセルのための従来技術のもう１つの制限は、速度に関係する。なぜなら、そのような技術は、通常、マルチギガボーレートをサポートするチャネルなどの高速環境に非常に適しているわけではないからである。すなわち、従来のデータ処理技術に基づくクロストークキャンセル装置は、例えば、１、２、または１０ギガビット／秒を超えるデータ伝送レートに対応するための十分な速度で動作しない場合がある。より大まかに言えば、信号または信号効果をエミュレートするための従来技術は、広範な適用例のための適切な信号処理速度をしばしば欠いている。
当技術分野におけるこれらの代表的な欠点に対処するために必要とされていることは、高速環境と共存できるが、低電力消費と、妥当な生産コストとを提供することのできるクロストークキャンセルのための機能である。信号、信号変換または信号効果をエミュレートまたはモデル化することが可能な高速回路に対する別の必要性がある。信号、信号変換または信号効果を、正確に、かつ精密にエミュレート、モデル化またはシミュレートすることが可能なアナログまたは混合信号回路に対するさらに別の必要性がある。１、２、または１０ギガビット／秒、あるいはそれ以上で動作するデータ伝送チャネル上で発生するクロストークを補償することが可能なシステムに対する、さらに別の必要性がある。そのような機能は、改善された信号処理を容易にし、かつ／または、より高いデータレートをサポートして、さまざまな通信適用例において帯域幅を向上させる。
本発明は、信号への効果をエミュレートするため、シミュレートするため、モデル化するため、またはその他の方法で表現するために、信号のサンプルを処理することをサポートする。その効果として可能性があるものをいくつか挙げると、信号変換、信号遅延、何らかの他の信号または事象との信号同期化、信号の再整形または変形、クロストーク効果、別の信号またはサンプリングされる信号から何らかの他の信号へのエネルギー伝達などがある。
本発明の一つの態様では、回路が、信号変換を特徴づける１つ以上の信号処理パラメータに従って信号のサンプルを処理することによって、信号変換の表現を生成してもよい。したがって、回路は、現実世界の信号変換の表現または理論的信号効果の表現を生成するために、デジタル信号のサンプルを処理してもよい。デジタル信号は、例えば、バイナリ信号における２つのレベルなど個別の数のデジタル化されたレベルを含んでいてもよい。処理のさまざまな段階においてデジタル信号自体と同じ数のデジタル化されたレベルをサンプルが維持するように、デジタル信号のサンプルを処理することはアナログ信号処理を適用することを含んでいてもよい。言い換えると、サンプルを処理することは、サンプリングされる前のデジタル信号内にすでに存在している任意のデジタル化を超えてサンプルをデジタル化することを必ずしも含まない。それにもかかわらず、処理は、例えば１つ以上の処理パラメータを設定するデジタルコントローラからのフィードバックを介したデジタル制御の下で進行してもよい。したがって、回路は、例えば信号に対して、アナログ信号処理、混合信号処理またはアナログおよびデジタル処理の組み合わせを適用してもよい。
サンプルを処理することは、サンプルを遅延させること、および／または整形することを含んでいてもよい。サンプルを整形するために、有限インパルスフィルタがサンプルを処理して所望の波形形状を作成してもよい。有限インパルスフィルタは、タップ付き遅延線（ｔａｐｐｅｄ ｄｅｌａｙ ｌｉｎｅ）のアナログ実施を含んでいてもよい。サンプルは、高周波減衰またはロールオフを緩和するために、サンプルにエネルギーを追加する機能をそれぞれが有する一連の遅延ステージを通じて伝送されてもよい。すなわち、タップ付き遅延線は、能動要素を含んでいてもよい。
回路は、サンプルの成分または実質的にサンプル全体を、遅延が異なる２つの信号経路に送り込んでもよい。したがって、２つの信号経路は、一方が他方よりも時間的に進んだ２つの信号を出力してもよい。回路は、２つの信号にそれぞれの重み、スケーリングファクタまたは利得を適用してもよい。重みは、一方が増加した場合に他方が減少するように相互に相補的であってもよく、または相互に逆数であってもよい。回路は、加算、減算、合計または何らかのその他の形態の信号合成を用いて、２つの重み付けされた信号を合成してもよい。
回路は、さらに、または代わりに、遅延要素のネットワークを通るようにサンプルをルーティングしてもよく、遅延要素のネットワーク内では１つ以上のスイッチング装置、ルーティング要素またはトランジスタが、ルートを、したがって結果として生じる遅延を決定してもよい。したがって、回路は、２つの（またはそれよりも多くの）遅延要素を含んでいてもよい。選択された量の遅延をサンプルに付与するために、回路は、２つの遅延要素を通るようにサンプルをルーティングしてもよい。より少ない遅延が所望される場合に、回路は、遅延要素のうちの１つを通るように信号をルーティングし、その一方でもう１つの遅延要素はバイパスしてもよい。このようにして、回路は設定可能なレベルの遅延を提供してもよい。
この概要に示す信号効果をエミュレートすることの説明は、あくまで例示を目的としている。本発明のさまざまな態様は、開示される実施形態の以下の詳細な説明の検討から、ならびに図面および特許請求の範囲を参照することによって、より明確に理解および認識されるであろう。さらに、本発明のその他の態様、システム、方法、特徴、利点および目的が、以下の図面および詳細な説明を考察することによって、当業者にとって明白となるであろう。すべてのそのような態様、システム、方法、特徴、利点および目的は、本明細書に含まれること、本発明の範囲に含まれること、および任意の添付の特許請求の範囲によって保護されることが意図されている。
本発明の多くの態様は、図面を参照することにより、より良く理解されることが可能である。図面内の構成要素は必ずしも一定の縮尺ではなく、それよりもむしろ本発明の例示的実施形態の原理を明確に説明することに重点が置かれている。さらに、図面内で、参照する番号は、複数の図面にわたって、類似した、または対応する、しかし必ずしも同一ではない要素を示している。
バックプレーン上で通信を行っている２つのラインカードを有し、クロストークが発生している通信システムの機能ブロック図を示す。 図１に示すシステムのためのクロストークモデルの機能ブロック図を示す。 本発明の例示的実施形態に係るバックプレーン−ラインカードコネクタについてのクロストーク応答のプロットを示す。 本発明の例示的実施形態に係るクロストークキャンセルシステムの機能ブロック図を示す。 本発明の例示的実施形態に係るクロストークキャンセル装置の機能ブロックを含むクロストークキャンセルシステムの機能ブロック図を示す。 本発明の例示的実施形態に係るタップ付き遅延線フィルタの機能ブロック図である。 本発明の例示的実施形態に係る調節可能な遅延を有するクロストークキャンセル装置のクロストークモデル化フィルタの機能ブロック図である。 本発明の例示的実施形態に係るハイパスフィルタを有するクロストークキャンセル装置のクロストークモデル化フィルタの機能ブロック図である。 本発明の例示的実施形態に係るクロストークキャンセル装置の制御モジュールの機能ブロック図である。 本発明の例示的実施形態に係るクロストークをキャンセルするためのプロセスを説明するフローチャートである。 本発明の例示的実施形態に係るクロストークキャンセル装置をキャリブレーションするためのプロセスを説明するフローチャートである。 本発明の例示的実施形態に係るクロストークキャンセルを実施する前の通信システムのテストデータを示す。 本発明の例示的実施形態に係るクロストークキャンセルを実施した後の通信システムのテストデータを示す。 本発明の例示的実施形態に係るタップ付き遅延線フィルタに基づく信号遅延装置の機能ブロック図である。 本発明の例示的実施形態に係る伝送路をシミュレートする受動回路の回路図である。 本発明の例示的実施形態に係る信号、信号効果または信号変換を、エミュレート、シミュレートまたはモデル化するための回路の機能ブロック図である。 本発明の例示的実施形態に係る一緒にカスケードされた受動フィルタリングステージの線形回路における周波数の関数としての減衰のプロットである。 本発明の例示的実施形態に係る直列に接続された能動ステージに基づく回路における時間の関数としての信号振幅のプロットである。 本発明の例示的実施形態に係る入力信号を制御可能に遅延させるための回路の機能ブロック図である。 本発明の例示的実施形態に係る入力信号を制御可能に遅延させるための回路の回路図である。 本発明の例示的実施形態に係る入力信号を制御可能に遅延させるための回路の回路図である。 本発明の例示的実施形態に係る入力信号を制御可能に遅延させるための回路の回路図である。 本発明の例示的実施形態に係る信号遅延を制御するための回路の機能ブロック図である。 本発明の例示的実施形態に係る信号遅延を制御するための回路の回路図である。 本発明の例示的実施形態に係る有限インパルス応答（ＦＩＲ）フィルタの回路図である。 本発明の例示的実施形態に係るエミュレーション回路からの出力パルスにおける時間の関数としての電圧のプロットである。 本発明の例示的実施形態に係るエミュレーション回路からの出力パルスにおける時間の関数としての電圧のプロットである。 本発明の例示的実施形態に係るエミュレーション回路における遅延プロットのファミリーのグラフである。 本発明の例示的実施形態に係るエミュレーション回路における遅延設定の関数として測定された遅延のプロットである。 本発明の例示的実施形態に係るエミュレーション回路における立ち上がり時間のプロットである。 本発明の例示的実施形態に係るエミュレーション回路におけるアイダイアグラムである。 本発明の例示的実施形態に係る信号への効果をエミュレートすることに関連して、信号を遅延させるためのプロセスのフローチャートである。 本発明の例示的実施形態に係る信号変換をエミュレートすることに関連して、遅延させられた信号を合成するためのプロセスのフローチャートである。
本発明は、時間遅延の選択可能なレベルと周波数に依存する利得とを信号サンプルに適用することによって、別の信号のチャネル内への第１の信号の望ましくない結合などの信号変換をモデル化することをサポートすることが可能である。
本発明の例示的実施形態では、高速デジタルデータ通信システムなどの通信システム内における１つ以上の通信経路上でのクロストークを、キャンセルすることをサポートすることが可能である。すなわち、本発明の例示的実施形態は、２つ以上の通信チャネル間で発生しているクロストークなどの信号干渉を補償することをサポートすることが可能である。クロストークを補償することにより、信号品質が向上し、通信帯域幅または情報搬送能力が増す可能性がある。
クロストーク効果の柔軟で適合性のあるモデルは、クロストーク干渉を正確に表すキャンセル信号を出力することが可能である。このキャンセル信号を、クロストークを有する信号経路上に結合することにより、そのようなクロストークをキャンセルすること、そしてそれによってクロストークが帯域幅に対して負わせる可能性がある損傷を無効にすることが可能である。
１つの通信チャネル上で伝送されている通信信号は、クロストークなどの望ましくない信号を、別の通信チャネル内に結合して、そのチャネル上で伝送されている通信信号に干渉する可能性がある。２つのチャネル間で発生することに加えて、このクロストーク効果は、複数の通信チャネル間で結合する可能性もあり、その場合には、各チャネルは２つ以上のチャネルにクロストークを生じさせ、２つ以上のチャネルからクロストークを受ける。チャネルは、信号経路を提供する導電体または光ファイバなどの媒体であってもよい。１本の光ファイバまたはワイヤが、２つ以上のチャネル（それぞれがデジタルまたはアナログ情報を伝達している）のための伝送媒体を提供してもよい。あるいは、各チャネルが専用の伝送媒体を有していてもよい。例えば、回路基板が、複数の導体を回路トレースの形態で有し、それらのトレースのうちの各トレースが、専用の通信チャネルを提供してもよい。
本発明の一つの例示的実施形態では、クロストークキャンセル装置が、クロストーク干渉を受けているチャネル内にクロストークキャンセル信号を入力して、受けたクロストークをキャンセルするか、またはその他の方法で補償してもよい。クロストークキャンセル信号は、クロストークを発生させている別のチャネル上を伝播している信号から導き出されるか、または生成されてもよい。クロストークキャンセル装置は、クロストークを発生させるチャネルと、クロストークを受けるチャネルとの間に結合されてもよい。この構成では、クロストークキャンセル装置は、クロストークを引き起こしている信号の一部をサンプリングするか、または受信してもよく、そして望ましくないクロストークを受けているチャネルに適用するためのクロストークキャンセル信号を作成してもよい。言い換えると、クロストークキャンセル装置は、クロストークのキャンセルまたは補正を提供するために、クロストークを引き起こしているチャネルにタップを付けて、クロストークキャンセル信号を生成し、クロストーク干渉を受けているチャネルにクロストークキャンセル信号を適用してもよい。
本発明の一つの例示的実施形態では、クロストークキャンセル装置は、クロストーク効果のモデルを介してクロストークキャンセル信号を生成してもよい。モデルは、クロストーク信号を推定する、近似する、エミュレートする、またはなぞらえるような信号の形態で、クロストークキャンセル信号を生成してもよい。クロストークキャンセル信号は、実際のクロストーク信号に一致する波形または形状を有していてもよい。モデル化パラメータの組などのモデルを調節する設定値または調節手段が、この波形の特性を定義してもよい。
クロストークキャンセル信号は、実際のクロストーク信号と同期してもよい。すなわち、クロストークキャンセル信号のタイミングは、実際のクロストーク信号のタイミングに一致するように調節されてもよい。時間遅延またはその他のタイミングパラメータが、クロストークキャンセル信号と実際のクロストーク信号との間の相対的なタイミングまたは時間的な対応関係を定義してもよい。
本発明の一つの例示的実施形態では、クロストークキャンセル信号が実際のクロストークに密接に一致し、それによって効果的なクロストークキャンセルがもたらされるように、クロストークキャンセル装置は、モデル化、遅延、タイミングおよび／または信号整形の調節を実施してもよい。クロストークキャンセル装置のコントローラはクロストークキャンセル装置の出力を監視および解析してもよい。すなわち、コントローラはクロストークがキャンセルされた信号を処理してもよい。このクロストークがキャンセルされた信号は、クロストーク干渉を有するチャネルにクロストークキャンセル信号を適用することによってもたらされた改善された通信信号である。クロストークをキャンセルした後に残っている残留クロストークを最小にするために、コントローラは、モデル化パラメータおよび時間遅延を、個別にまたは一斉に変化させてもよい。クロストークキャンセル装置の動作を調節することにより、クロストーク効果の流動的な状況および／または変動が補償されてもよい。
本発明の一つの例示的実施形態では、クロストークキャンセル装置は、内部からまたは外部から起動されるキャリブレーションまたはセットアップ手順を経てもよい。キャリブレーション手順を実行しているクロストークキャンセル装置またはその他の装置は、既知のまたは所定のテスト信号の通信チャネル上への伝送を開始してもよい。テスト信号は、クロストークを引き起こすチャネル、またはクロストーク干渉を受けるチャネル上に伝送されてもよい。また、１つのテスト信号が、クロストークを発生させているチャネル上に伝送され、その一方、異なるテスト信号が、発生させられたクロストーク干渉を受けているチャネル上に伝送されてもよい。例えば、ランダム化された通信信号が、クロストークを発生させているチャネル上を伝播してもよく、一方、クロストークを受けているチャネルは、実質的にデータ伝送が行われていないことを表す均一な電圧または電流信号を有していてもよい。クロストークキャンセル装置は、これらの既知の条件を利用して、クロストーク干渉を効果的に補償するクロストークキャンセル信号のタイミングおよび形状を定義してもよい。言い換えると、クロストークを発生させている通信チャネル上で、およびクロストークを受けている通信チャネル上で伝送されるテスト信号を使用し、クロストークキャンセル装置は、クロストークキャンセル装置を動作させることに基づいたクロストーク効果のモデルを定義するか、またはさらに精密にしてもよい。
次に、図１〜図３０に提示する図面（複数の図面にわたって同様の番号は同様の要素を示す）のそれぞれを参照して、本発明の例示的実施形態について詳細に説明する。図１〜図１２は、一般に、通信クロストークを補正、キャンセル、または補償するための方法およびシステムに関する。図１３〜図３０は、一般に、クロストーク（または、何らかのその他の現象）に関連して発生する場合がある信号、信号変換および信号効果を、モデル化すること、シミュレートすること、またはエミュレートすることに関する。したがって、図１３〜図３０は、クロストークへの対処に関連して信号を処理するための例示的方法およびシステムを提供する。それゆえに、図１〜図１２を参照して本明細書で説明するクロストークキャンセル装置は、図１３〜図３０を参照して本明細書で説明する技術を含んでいてもよい。
ここで、図１を参照すると、この図は、バックプレーン信号経路１２０、１３０上で通信を行っている２つのラインカード１０１ａ、１０１ｂを有し、クロストーク１５０、１５１を示している通信システム１００の機能ブロック図を示している。より具体的には、図１は、バックプレーン通信システム１００の例示的場合におけるバックプレーンクロストーク１５０およびコネクタクロストーク１５１の発生を示したものである。
ラインカード１０１ａ、１０１ｂは、シャーシスロットからスライドして挿入されて出し入れするモジュールであり、通常は回路基板であって通信チャネルに関連する通信機能を提供する。バックプレーン１０３は回路トレースなどの信号経路の１組であり、そのようなシャーシの背面に位置している。そして、このシャーシは、それぞれ取り付けられたラインカード１０１ａ、１０１ｂと、別の通信装置との間で信号を伝送しており、この別の通信装置とは、別のラインカード１０１ａ、１０１ｂまたはラックマウント型デジタル通信システム内のデータ処理構成要素などである。
図１に示すシステム１００内の各ラインカード１０１ａ、１０１ｂは、２つの図示されているチャネル１２０、１３０などの複数のチャネルのデータを送信および受信する。例示的チャネル１３０は、（ｉ）ラインカード１０１ａ上のトランスミッタ（Ｔｘ）１０４ａから始まり、（ｉｉ）ラインカード１０１ａを離れ、コネクタ１０２ａを通して、バックプレーン１０３に伝わり、（ｉｉｉ）バックプレーン１０３を横切って、別のコネクタ１０２ｂおよびラインカード１０１ｂに継続され、（ｉｖ）レシーバ（Ｒｘ）１０５ｂによって受信される。図１は、「ビクティム（ｖｉｃｔｉｍ）」または「ｖｉｃｔ．」（ビクティムトランスミッタ１０４ａからビクティムレシーバ１０５ｂまで）および「アグレッサ（ａｇｇｒｅｓｓｏｒ）」または「ａｇｇ．」（アグレッサトランスミッタ１０４ｂからアグレッサレシーバ１０５ａまで）とラベル付けされた２つのそのようなチャネルを示している。
信号経路１２０、１３０が、相互にきわめて接近している場合、アグレッサチャネル１２０から信号エネルギーが放射され、ビクティムチャネル１３０内に取り入れられる。すなわち、第１の信号経路が第２の信号経路の近くに配置されているバックプレーン１０３およびコネクタ１０２ａ、１０２ｂの領域内では、第１の信号経路内を伝播している信号エネルギーの一部が、第２の信号経路内に結合して、この第２の信号経路上を伝播している信号を害するか、または損なう可能性がある。このクロストーク結合１５０は、例えば、ラインカード１０１ａ、１０１ｂ上、コネクタ１０２ａ、１０２ｂ内、バックプレーン１０３上、またはその任意の組み合わせにおいて発生する場合がある。
図１には示していないが、クロストークは、さらに逆方向でも発生する可能性がある。具体的には、「ビクティム（ｖｉｃｔｉｍ）」チャネル１３０は、しばしば「アグレッサ（ａｇｇｒｅｓｓｏｒ）」チャネル１２０を害するエネルギーを放射する。すなわち、クロストークは、双方向の様式で頻繁に発生して、第１の信号経路から第２の信号経路へだけでなく、第２の信号経路から第１の信号経路へも伝達される。さらに、相互にきわめて近接して共存している３つ以上の信号経路を有するシステム（図示せず）では、クロストークは、３つ以上の信号経路間で伝達される可能性がある。すなわち、１つの信号は、２つ以上の他の信号にクロストークを負わせるだけでなく、２つ以上の他の信号からクロストーク干渉を受ける可能性もある。
図１に示して上記で説明した、複数の物理経路の場合と同様に、クロストークは、１つの伝送媒体（例えば、１つのケーブルまたはトレース）上を伝播しているアグレッサおよびビクティムチャネルについて発生する可能性がある。このシナリオにおいては、各チャネルは特定の信号帯域（例えば、周波数分割多重システムにおける周波数帯域、光波長分割多重システムなどにおけるスペクトルバンド、または時分割多重システムにおける時間ウィンドウ）に対応してもよい。言い換えると、１つはクロストークを発生させており、１つはクロストークを受けている２つの通信チャネルは、光導波路またはワイヤなどの通信媒体内で共存して、各通信チャネルが専用の通信信号の伝送をサポートしていてもよい。
説明をわかりやすくするために、それぞれが独立した物理経路上にある２つのチャネル間で発生しているクロストークに基づいた本発明の例示的実施形態を、図１に示し、本明細書で詳細に説明する。本発明の別の例示的実施形態では、方法およびシステムは、１つの通信媒体上で共存しているチャネル間で発生しているクロストークをキャンセルする。当業者であれば、本明細書に含まれる詳細な説明、フローチャート、プロットおよび機能ブロック図に従って、１つの通信媒体上のクロストークを示している２つ以上のチャネルを有する適用例について、本発明を作製および使用することが可能であろう。
次に、図２を参照すると、この図は、図１に示したシステム１００のためのクロストークモデル２１０の機能ブロック図２００を示す。より具体的には、図２は、１つの例示的伝達関数２１０に基づいたコネクタ１０２ｂ内でのクロストーク効果１５１のモデル２１０を示したものである。
アグレッサトランスミッタ１０４ｂは、アグレッサチャネル１２０上にアグレッサ通信信号ｕ（ｔ）２１５を出力する。このアグレッサ通信信号ｕ（ｔ）２１５からのエネルギーは、コネクタ１０２ｂ内でのクロストーク１５１を介して、ビクティムチャネル１３０内に結合する。アグレッサ通信信号ｕ（ｔ）２１５は、ある範囲にわたる周波数から構成される。クロストーク１５１は周波数に依存する現象であるため、アグレッサ通信信号ｕ（ｔ）２１５の周波数は、さまざまな効率でビクティムチャネル内に結合する。クロストーク効果１５１の周波数モデルＨ（ｆ）２１０は、これらの周波数成分のそれぞれが信号ｎ（ｔ）２３０の形態でビクティムチャネル１３０内に結合する程度を表現する。このクロストーク信号ｎ（ｔ）２３０は、ビクティムトランスミッタ１０４ａからビクティムチャネル１３０上を伝播している純然たる通信信号ｘ（ｔ）２１４と合成される。ビクティムチャネル１３０は、結果として生じる合成信号ｙ（ｔ）２６０を、ビクティムレシーバ１０５ｂに伝送する。
クロストーク伝達関数２１０は、周波数応答Ｈ（ｆ）２１０（または、その時間領域での同等なインパルス応答ｈ（ｔ））によって特徴付けられてもよい。図２に示すように、応答Ｈ（ｆ）２１０は、アグレッサデータ信号ｕ（ｔ）２１５がアグレッシングトランスミッタ１０４ｂからビクティムレシーバ１０５ｂへのルートのコネクタ部分において遭遇する変換を伝えるものである。この応答２１０の詳細は、通常、特定のビクティム−アグレッサチャネルペアによって異なる。それにもかかわらず、応答の一般的性質は、幾何学的制約と、基礎をなす物理学とに基づいている。例えば、バックプレーンコネクタのクロストーク応答１５１は、物理的システムパラメータに依存してもよい。バックプレーンクロストーク１５０も、伝達関数を使用してモデル化されてもよく、そして、バックプレーンおよびコネクタクロストーク１５０、１５１は、（異なるにも関わらず）１つの伝達関数を使用して捕捉されてもよい。
ラインカード−バックプレーン接続上で発生しているクロストークをクロストークキャンセル装置が補償する本発明の例示的な非限定的実施形態を、図３〜図１２Ｂを参照して以下で説明する。本明細書に開示される実施形態は、本開示が徹底的かつ完全なものとなるように、そして、本発明の範囲を当業者に伝えるものとなるようにするために提供される。本発明はバックプレーン上で、または通信システム内のその他の位置において発生しているクロストークに対処するために適用されることが可能であるということ、および、本発明はさまざまな形態のクロストークを補償することが可能であるということを、当業者は理解するであろう。
次に、図３を参照すると、この図は、本発明の例示的実施形態に係るバックプレーン−ラインカードコネクタ１０２ｂにおけるクロストーク応答２１０のプロット３００を示す。このプロット３００は、クロストーク信号１５１における電力の実験室の測定値を示したものであり、より具体的にはコネクタ１０２ｂ内でアグレッサチャネル１２０からビクティムチャネル１３０に伝達される電力の周波数の関数である。横軸は、ギガヘルツ（ＧＨｚ）の単位で測定された周波数である。縦軸は、デシベル（「ｄＢ」）単位の信号電力、より具体的にはクロストーク周波数応答２１０の２乗を、１０を底とする対数として、その１０倍を示したものである。したがって、このプロット３００は、１つのチャネル１２０から別のチャネル１３０に伝達されるクロストーク電力のレベルを、アグレッサ信号ｕ（ｔ）２１５の各周波数成分について示したものである。
コネクタ１０２ａ、１０２ｂ内でのクロストーク１５１の主要なメカニズムは、通常、コネクタのピン間の容量結合である。このメカニズムは、図３において、プロット３００の応答の一般的な高域通過性として明白にわかる。言い換えると、プロット３００は、約１ＧＨｚより上のより高い信号周波数が、１ＧＨｚより下のより低い周波数よりも容易にクロストークメカニズム１５１を介してエネルギーを伝達するという傾向を示す。約１ＧＨｚ未満を示すプロット３００の左側は、約−２５ｄＢ未満の電力を有する減衰したクロストーク信号を示す。したがって、通信信号ｕ（ｔ）２１５の約１ＧＨｚ未満の周波数成分は、それらの通信信号の搬送される電力の比較的小さな部分を、コネクタクロストーク１５１を介してビクティムチャネル１３０に伝達するということを、このプロット３００は示している。クロストーク１５１の大きさは、約０．２５ＧＨｚと１ＧＨｚとの間で増加する。したがって、このプロット３００に基づいて考えれば、ビクティム通信信号ｘ（ｔ）２１４の約１ＧＨｚと４．２５ＧＨｚとの間の周波数を有する成分は、類似した信号周波数を有するアグレッサ通信信号ｕ（ｔ）２１５からのクロストーク効果１５１を特に受けやすい。
さらに、２ＧＨｚより上の周波数における周波数応答プロット３００内の変動は、クロストーク効果１５１がピンのペア間の単純な容量結合以外の効果によって大きく影響されることを示している。言い換えると、２ＧＨｚより上では、プロット３００は周波数の増加に伴って一般に漸近的に（かつ単調に）増加する古典的な容量結合応答から外れている。対照的に、図示されているプロット３００は、約４．６ＧＨｚにおける極小などの頂部と谷部のパターンを、より高い周波数において示す。
上記のように、適切なクロストークキャンセルは、システムのクロストーク応答を正確にモデル化することに大きく依存する。クロストークキャンセルのパフォーマンスは、クロストーク効果が強い周波数についてのモデルの正確さ、すなわち、約１ＧＨｚより上の周波数についてのモデルの正確さに特に依存する。
プロット３００内の前述の頂部と谷部の高次効果は、事前には一般に知られていないビクティム信号経路１３０とアグレッサ信号経路１２０との間の特定の相対的な幾何学的関係に大きく依存する。言い換えると、信号に対する実際のクロストークの影響に関する経験的データまたはテスト測定値なしに、通信経路の幾何学的または物理的な解析に基づいて、正確かつ十分なクロストークモデルを導き出すことは、問題が多い可能性がある。
別の言い方をすれば、図３のプロット３００は、通信信号２１４、２１５のより高い周波数成分はクロストーク１５１を特に受けやすいということを含んでいることを示しており、また、それらのより高い周波数成分についてのクロストーク応答２１０をモデル化することは、この高周波応答の本質的に不安定な性質に対処することを含んでいることを示している。システムのクロストーク応答２１０の正確なモデルは、適切なクロストークキャンセルのための基礎を提供することが可能であるため、そのようなモデルはそれらの高次の不安定な応答特性を正確に表す必要がある。受動回路解析では、必要な精度を有するモデルは容易には導き出されないのに対して、実際の信号応答は適切なモデルを構築するための基礎として役立つ可能性がある。
本発明の一つの例示的実施形態では、図３に示すプロット３００内に提示されている測定データなどのクロストーク測定データに基づいて、クロストークキャンセル装置内のクロストークモデルが定義されてもよい。実験室内でそのような測定データを取得することの代案として、例えば、図９および図１１を参照して以下で説明するように、クロストークキャンセル装置をキャリブレーションモードに切り換えることによって、現場作業中にデータを取得してもよい。
次に、図４を参照すると、この図は、本発明の例示的実施形態に係るクロストークキャンセルシステム４００の機能ブロック図を示す。上記のように、本発明は、図１および図２に示して上記で説明した通信システム１００などの高速ディジタル通信システム内におけるクロストークキャンセルを提供することが可能である。より具体的には、図１、図２、図３および図４を参照して上記で説明したように、バックプレーン−ラインカードコネクタ１０１ｂ内で発生しているクロストーク１５１をキャンセルするように配置されたクロストークキャンセル装置またはクロストークキャンセラ（「ＸＴＣ」）４０１を、図４は示している。
デジタルデータｘ（ｔ）２１４は、ビクティムレシーバ１０５ｂによって受信されるようにビクティムチャネル１３０内を伝播する。ビクティムチャネル１３０は、さらにアグレッサトランスミッタ１０４ｂによって出力されたデジタルデータｕ（ｔ）２１５から導き出され、かつビクティムレシーバ１０５ｂにおける受信は意図されていない望まないクロストーク信号ｎ（ｔ）２３０も搬送する。意図されたデータストリーム信号ｘ（ｔ）２１４と、クロストーク信号ｎ（ｔ）２３０とは、合成信号ｙ（ｔ）２６０を付加的に形成する。クロストークキャンセラ４０１は、合成信号ｙ（ｔ）２６０を受信し、キャンセルによって、この信号２６０からクロストーク干渉ｎ（ｔ）２３０を補正し、そして補正された信号ｚ（ｔ）４２０を、ビクティムレシーバ１０５ｂによる受信のために出力する。すなわち、クロストークキャンセラ４０１は、実際のクロストーク２３０の推定を、ビクティムチャネル１３０内を伝播している信号２６０に適用して、クロストーク信号要素２３０を効果的にキャンセルし、一方で、望ましいデータ信号２１４は実質的にそのままにする。
クロストークキャンセラ４０１が実行するステップは、以下を含む。
（ｉ）ｙ（ｔ）２６０（クロストーク１５１によって害されたビクティム信号）と、ｕ（ｔ）２１５（クロストーク信号２３０を引き起こしているアグレッサチャネル１２０上を伝播しているアグレッサ信号）の代表的な部分とを、独立した入力として受け入れるステップ。
（ｉｉ）伝送されたアグレッサ信号ｕ（ｔ）２１５を、クロストーク効果１５１を介してシステム２００内で実際に発生する信号変換２１０をエミュレートするためのクロストーク推定に、変換するステップ。
（ｉｉｉ）ビクティムｙ（ｔ）２６０のクロストーク信号ｎ（ｔ）２３０成分をキャンセルするために、ビクティムｙ（ｔ）２６０からモデル化されたクロストークを減算するステップ。
（ｉｖ）クロストーク補償のための特定の技術を有さない従来のレシーバであってもよいビクティムレシーバ１０５ｂに、補償された信号ｚ（ｔ）４２０を出力するステップ。
次に、図５を参照すると、この図は、本発明の例示的実施形態に係るクロストークキャンセルシステム５００の機能ブロック図を示す。より具体的には、図５は、クロストークモデル５０１と、加算ノード５０２と、コントローラ、電子制御「メカニズム」または制御モジュール５０３とからなる３つの機能要素５０１、５０２、５０３を有する例示的クロストークキャンセラ４０１のアーキテクチャの概要を示している。モデル５０１は、クロストーク推定信号ｗ（ｔ）５２０を生成し、一方、加算ノード５０２は、このクロストーク推定５２０をビクティムチャネル１３０に適用する。コントローラ５０３は、加算ノード５０２の出力ｚ（ｔ）４２０に基づいて、モデル５０１内のパラメータを調節する。
モデル５０１は、調節可能な周波数応答関数Ｇ（ｆ）５０１の形態で、アグレッサ伝達関数Ｈ（ｆ）２１０をエミュレートする。すなわち、モデル５０１は疑似クロストーク信号ｗ（ｔ）５２０を生成しており、この疑似クロストーク信号ｗ（ｔ）５２０は、アグレッサチャネル１２０とビクティムチャネル１３０との間のコネクタ１０２ｂ内における電磁結合によって引き起こされる実際の干渉しているクロストーク信号ｎ（ｔ）２３０のモデル、シミュレーション、推定またはエミュレーションであってもよい。モデル周波数応答Ｇ（ｆ）５０１は、図３に示して上記で説明したプロット３００に類似した周波数依存応答に適合する方法で、アグレッサデータ信号ｕ（ｔ）２１５を効果的にフィルタリングする。
同じアグレッサデータストリームｕ（ｔ）２１５が、実際のクロストーク応答Ｈ（ｆ） ２１０とクロストークキャンセラのモデル５０１との両方を駆動するため、モデル５１０の出力ｗ（ｔ）５２０は、理想的な場合、アグレッサ信号成分ｎ（ｔ）２３０と等しい。すなわち、環境にノイズがなく、すべてのシステムパラメータが既知で完璧にモデル化された理論的または理想的な場合には、Ｇ（ｆ）５０１はＨ（ｆ）２１０と等しい。さらに、この理想的なシナリオでは、Ｈ（ｆ）２１０およびＧ（ｆ）５０１のそれぞれの出力信号ｎ（ｔ）２３０およびｗ（ｔ）５２０も、相互に等しくなる。多くの未知の影響と不確定な要因とを有する現実世界の状況では、実質的にエラーのない高速データレートの通信をサポートするための十分な精度および確度で、Ｇ（ｆ）５０１はＨ（ｆ）２１０を近似する。
差分ノード５０２は、エミュレートされたアグレッサ信号ｗ（ｔ）５２０またはエミュレーション信号５２０を合成信号ｙ（ｔ）２６０から減算する。したがって、受信するビクティム信号ｙ（ｔ）２６０からクロストーク干渉を除去するか、または低減させる。現実世界の動作環境内で機能している物理的実施においては、モデルＧ（ｆ）５０１は、真の応答Ｈ（ｆ）２１０に正確には一致しない。コントローラ５０３は、実際のクロストーク効果Ｈ（ｆ）２１０と、エミュレートされた、またはモデル化されたクロストーク効果Ｇ（ｆ）５０１との間の不正確さに関連する誤差を最小にするために、モデル５０１を調節する。
加算ノード５０２の実施は、通常、当業者にとって簡単である。ただし、２つの入力への高い感度を維持するために、特別な注意が払われるべきである。発生する、および、したがってモデル化されるクロストーク信号２３０、５２０の振幅が小さいことは、特に高周波においてはまれではない。一見したところでは無視できるように見えるが、それらの高周波は、しばしば等化装置（図示せず）を介して増幅される。したがって、無視された高周波クロストークは、等化の前は小さいことがあるが、等化の後で非常に大きくなる可能性がある。加算ノードは、そのような高周波応答に対応するように実施されるべきである。
補償された信号ｚ（ｔ）４２０（すなわち、差分ノード５０２の出力）の一部は、取り出されて、コントローラ５０３に送り込まれ、ビクティムレシーバ１０５ｂが受信するのと実質的に同じ信号４２０をコントローラ５０３に提供する。コントローラは、応答Ｇ（ｆ）５０１によって特徴付けられるモデル化フィルタ５０１のパラメータを、実際の応答Ｈ（ｆ）２１０への適合度を最大にするために調節する。特に、コントローラ５０３は、クロストークが補償された信号ｚ（ｔ）４２０を入力として取り込み、その信号４２０を処理、監視または解析して、信号忠実度を判定する。言い換えると、コントローラ５０３は、モデルの出力５２０がクロストーク信号２３０をキャンセルした程度を解析することによって、モデルのパフォーマンスを評価する。コントローラ５０３は、さらにクロストークのキャンセルを強化するため、および変化する状況への動的な対応を提供するために、モデル５０１を調節する。
コントローラ５０３の出力は、モデル化フィルタ５０１のパラメータを含むため、コントローラはモデル化された応答Ｇ（ｆ）４２０を調節することが可能である。したがって、コントローラ５０３は、モデル化フィルタ５０１を操作して、ｚ（ｔ）４２０上のクロストークを最小にすることによって、補償された信号４２０の忠実度を最大にする、すなわちＧ（ｆ）４２０とＨ（ｆ）２１０との間の一致を最大にすることが可能である。別の言い方をすれば、コントローラ５０３は、補正されたクロストークがキャンセルされた信号ｚ（ｔ）４２０を監視し、クロストークモデルＧ（ｆ）４２０を動的に調節して、クロストークのキャンセルを強化し、信号品質を向上させる。したがって、本発明の一つの例示的実施形態では、クロストークキャンセル装置４０１は、モデル化誤差と、変動する動的状況と、その他の効果とを補償するために、クロストークのキャンセルを適合させ、自己補正し、また自己設定するフィードバックループを含んでいてもよい。
図５に示すシステムは、比較的低度の複雑さ、消費電力およびコストを提供するために、アナログ集積回路を主に使用して実施されてもよい。一実施形態では、モデル５０１と差分ノード５０２は、完全にアナログである。別の実施形態では、アグレッサデータソース１０４ｂのデジタル性を活用するために、モデル５０１の特定の側面はデジタル的に実施される。
コントローラ５０３は、通常、アナログおよびデジタルの両方の回路を含んでいる。コントローラ５０３におけるアナログ前処理の特定の側面のため、このデジタル回路は通信データレートに比較して低い速度で動作することが可能であり、したがって、実際的な実施を容易にすることが可能である。特に、デジタル回路は、チャネルボーレートより何桁も低い速度で動作することが可能である。本発明の一例示的実施形態では、コントローラ５０３内のデジタル回路は、チャネルボーレートの少なくとも１桁下で動作する。本発明の一つの例示的実施形態では、コントローラ５０３内のデジタル回路は、チャネルボーレートの少なくとも２桁下で動作する。本発明の一つの例示的実施形態では、コントローラ５０３内のデジタル回路は、チャネルボーレートの少なくとも３桁下で動作する。低電力および低コストのクロストークキャンセルソリューションを、一緒になってもたらすコントローラ５０３およびモデル５０１のより詳細な例示的実施形態について、以下でさらに詳しく説明する。
次に、図６を参照すると、この図は、本発明の例示的実施形態に係るタップ付き遅延線フィルタ（ｔａｐｐｅｄ ｄｅｌａｙ ｌｉｎｅ ｆｉｌｔｅｒ）６００の機能ブロック図である。タップ付き遅延線フィルタ６００は、入力信号２１５を、一連の遅延ステージ６０１ａ、６０１ｂ、６０１ｃを通じて遅延させ、各遅延ステージ６０１ａ、６０１ｂ、６０１ｃの出力を、通常は増幅器６０２ａ、６０２ｂ、６０２ｃ、６０２ｄを使用してスケーリングし、それらのスケーリングされた出力を加算するか、またはその他の方法で合成することによって、入力信号２１５から出力信号６２０を生成する装置である。タップ付き遅延線フィルタ６００は、課せられたクロストーク信号ｎ（ｔ）２３０の形状または波形を近似した形状または波形を有する信号ｖ（ｔ）６２０を生成するモデル５０１のアナログ構成要素であってもよい。すなわち、タップ付き遅延線フィルタ６００は、アナログ構成要素を介して実施される例示的波形整形器であってもよい。
上記のように、実際のクロストーク応答２１０を正確にモデル化することは、クロストークキャンセルを介したクロストーク干渉２３０の適切な除去を容易にする。クロストークキャンセル装置（図示せず）が、不正確なクロストークモデル（図示せず）に基づくならば、そのような装置は、信号品質を向上させるよりもむしろ低下させる可能性がある。例えば、誤ったモデルを用いた結果として、クロストークのキャンセルを目的とした「補正」信号は受信されるビクティム信号に干渉を追加する可能性があり、その一方でキャンセルの目標となるクロストーク信号は、実質的にそのまま残される可能性がある。したがって、例えばフィルタリングメカニズムに基づくクロストークモデルは、適用例の中で遭遇する可能性があるさまざまなクロストーク伝達関数のモデル化をサポートする十分な柔軟性を有するべきである。すなわち、柔軟なクロストークモデルは、例えばさまざまな適用例、動作条件および環境に容易に適応できない柔軟性のないモデルよりも望ましい。
図６に示すような本発明の一つの例示的実施形態では、電気的に制御可能な利得係数６０２ａ、６０２ｂ、６０２ｃ、６０２ｄを有するアナログタップ付き遅延線フィルタ６００（トランスバーサルフィルタとしても知られている）が、アグレッサクロストーク伝達関数２１０をモデル化する。このフィルタ６００は、広範囲の動作条件および状況をサポートする望ましいレベルの柔軟性と適応性とを提供することが可能である。より具体的には、タップ付き遅延線フィルタ６００は、ビクティムチャネル１３０に課されるクロストーク信号２３０の波形を近似した波形を生成することが可能である。
図示されているフィルタ６００は、Ｎ個の遅延要素６０１ａ、６０１ｂ、６０１ｃ（それぞれが時間遅延δ（デルタ）を提供する）と、ｎ＝０、．．．、Ｎについての係数αｎ（アルファｎ）を備えた対応する可変係数増幅器６０２ａ、６０２ｂ、６０２ｃ、６０２ｄとを有する例示的タップ付き遅延線フィルタである。タップ付き遅延フィルタ６００の出力ｖ（ｔ）６２０は、次のように書かれてもよい。
ｖ（ｔ）＝α０ｕ（ｔ）＋α１ｕ（ｔ−δ）＋．．．＋αＮｕ（ｔ−Ｎδ）
利得係数α０、α１、α２．．．αｎ（アルファ０、アルファ１、アルファ２．．．アルファｎ）の値を変化させることは、フィルタ６００の応答に対応する変化を引き起こす可能性がある。タップ付き遅延線フィルタ６００は、アグレッサのインパルス応答を最大Ｎδ（デルタのＮ倍）まで、すなわちフィルタ６００の時間スパンまでモデル化することが可能である。その上、（図３に示して上記で説明した）アグレッサ応答２１０の周波数成分は、周波数ｆ＝１／（２δ）（周波数は、デルタの２倍の逆数に等しい）までモデル化されることが可能である。したがって、δ（デルタ）は、ビクティム信号ｘ（ｔ）２１４における対象となる最高の信号周波数がｆ＝１／（２δ）（周波数は、デルタの２倍の逆数に等しい）未満となるように選択されるべきである。さらに、Ｎは、アグレッサインパルス応答の大部分がＮδ（デルタのＮ倍）の時間スパン以内に含まれるように選択されるべきである。すなわち、アグレッサ周波数応答２１０は、ｆ＝１／（Ｎδ）（周波数は、デルタのＮ倍の逆数に等しい）の周波数よりも下で、大きな変動を示すべきではない。Ｎおよびδ（デルタ）を選択するためのこれらの条件は、アグレッサ信号の条件と対照的である。アグレッサノイズが、指定された周波数よりも上にとどまる場合、これは重要ではない。その理由はうまく設計されたレシーバは、ビクティム信号品質を低下させることなく、容易にそれらの高周波を抑制することができるからである。
タップ付き遅延線フィルタ６００は、アグレッサ応答２１０によって引き起こされるパルス整形をエミュレート、推定または模倣することが可能ではあるが、このフィルタ６００は通常、非実際的な数のタップまたは遅延ステージなしでは、非常に変化しやすい時間遅延に適切に対処することはできない。時間遅延は、図５に示して上記で説明した（ｉ）アグレッサデータ信号ｕ（ｔ）２１５の一部をクロストークキャンセラ４０１に導く回路タップと、（ｉｉ）クロストークキャンセラ４０１内の加算ノード５０２との間にわたる信号経路の長さに直接関連している。より具体的には、効果的な相互キャンセルのために、モデル化された信号と実際の信号２３０、５２０が相互に適切に同期されているようにするため、またはタイミングが合わせられているようにするために、モデル化された時間遅延は実際のクロストーク信号ｎ（ｔ）２３０の時間遅延を密接に近似すべきである。タップ付き遅延線フィルタ６００の出力６２０は、モデル５０１の出力ｗ（ｔ）５２０として直接使用されてもよいが、タップ付き遅延線フィルタの出力６２０をビクティムチャネル１３０上のクロストーク信号２３０と同期させることによって、クロストークのキャンセルが強化され、高められた信号忠実度がビクティムレシーバ１０５ｂに提供され、全体的なモデル化の柔軟性が向上する可能性がある。
実際のクロストーク信号２３０およびそのモデル化された対応物５２０の両方の結合点の位置は、ビクティム−アグレッサペアによって非常にさまざまである可能性があるため、それらのそれぞれの遅延は明確に定義されないか、または不確実になりやすい可能性がある。バックプレーン−ラインカードコネクタ１０２ｂを介した主要な結合という比較的単純な場合でさえ、ラインカード１０１ｂ上の信号経路長はさまざまであることが多い。したがって、ラインカードのレイアウトに関する特定の知識と解析なしでは、時間遅延を予測することは困難になる可能性がある。時間遅延におけるこの不確実性に対処するために、図７に示すように、調節可能な遅延７０１がクロストークモデル化フィルタ５０１内に組み込まれてもよい。
次に、図７を参照すると、この図は、本発明の例示的実施形態に係る調節可能な遅延７０１を有するクロストークキャンセル装置４０１のクロストークモデル化フィルタ（「ＸＴＭＦ」）５０１の機能ブロック図である。調節可能な遅延７０１は、タップ付き遅延線フィルタ６００の前に置くこと、または（図７に示すように）後に置くことが可能である。本発明の一つの例示的実施形態では、調節可能な遅延７０１を、図示しているようにアナログタップ付き遅延線フィルタ６００の出力側に配置するのではなく、入力側に配置することによって実施が簡略化される可能性がある。この簡略化は、デジタル信号ｕ（ｔ） ２１５の離散的性質によってもたらされてもよく、この場合、遅延装置７０１の出力を量子化すること、またはハードリミットすることによって、信号の線形性が容易に維持される可能性がある。あるいは、図示した構成に従って調節可能な遅延７０１がタップ付き遅延線フィルタ６００の後に続く場合、調節可能な遅延７０１への入力において、信号ｖ（ｔ）６２０はアナログである。調節可能な遅延７０１内にアナログ信号を入力することは、広範囲にわたる信号値および周波数の線形応答の必要性を生じさせる可能性がある。
タップ付き遅延線フィルタ６００は、意図したデータ信号ｘ（ｔ）２１４と一緒にビクティムチャネル１３０上を望ましくなく伝播しているクロストーク信号ｎ（ｔ）２３０を近似した補正信号ｗ（ｔ）５２０を出力するが、調節可能な遅延７０１は補正信号５２０の波形を、望ましくないクロストーク信号２３０の波形と同期させる。すなわち、調節可能な遅延７０１は、補正信号５２０が実際のクロストーク干渉２３０と、時間的に一致するように、かつ同期するように、補正信号５２０のタイミングを合わせるか、または補正信号５２０を調整する。
タップ付き遅延線フィルタ６００および調整可能な遅延７０１の機能に基づいて、クロストークモデル化フィルタ５０１は、実際のクロストーク信号ｎ（ｔ）２３０に正確に一致した形状およびタイミングを有するキャンセル信号ｗ（ｔ）５２０を出力する。図５に示して上記で説明したように、減算ノード５０２を介して、ビクティムチャネル１３０内に挿入されるか、またはビクティムチャネル１３０に適用された場合、キャンセル信号ｗ（ｔ）５２０は、実際のクロストーク信号２３０を無効にし、それによってビクティムレシーバ１０５ｂに送られる通信信号ｚ（ｔ）４２０の品質を向上させる。
図５を参照して上記で説明し、図８を参照して下記でさらに詳細に説明するように、コントローラ５０３は、タップ付き遅延線フィルタ６００と調節可能な遅延７０１とを調節することにより、それらのそれぞれのパフォーマンスを微調整し、そしてビクティムレシーバ１０５ｂに送られる補正された信号４２０の忠実度を向上させる。
本発明の一つの例示的実施形態では、図１５に示して下記で説明する回路１５１０が、クロストークモデル化フィルタ５０１の代わりに用いられる。したがって、図７に示す調節可能な遅延７０１とタップ付き遅延線フィルタ６００は、それぞれ以下で説明するように、図１５の時間整合モジュール１５３５とＦＩＲフィルタ１５６０とを含んでいてもよい。
次に、図８を参照すると、この図は本発明の例示的実施形態に係るハイパスフィルタ８０１を有するクロストークキャンセル装置８００のクロストークモデル化フィルタ５０１’の機能ブロック図である。ハイパスフィルタ８０１は、通常、固定され、または調節不可能なフィルタである。図８に示す例示的実施形態の構成において、調節可能な遅延７０１はタップ付き遅延線フィルタ６００に入力を送り込み、これによって図７を参照して上記で説明した利点を特定の適用例のために提供する。
図７に示すように、例示的クロストークモデル化フィルタ５０１’内に、任意選択のハイパスフィルタ８０１を含めることによって、一部の適用例または動作環境においてパフォーマンスが向上する可能性がある。ハイパスフィルタ８０１は、一定範囲の周波数成分を有する信号を受信し、周波数しきい値より下の周波数成分を減衰させ、周波数しきい値より上の周波数成分を伝送する装置である。
タップ付き遅延線フィルタ６００は、
１／（Ｎδ）＜ｆ＜１／（２δ）
の周波数範囲にわたって柔軟なモデル化応答を有するが、ｆ＜１／（Ｎδ）（周波数はデルタの２倍の逆数よりも小さい）などの、より低い周波数においては、しばしば柔軟性に劣る。したがって、クロストーク応答２１０の低周波特性を正確にモデル化するためには、フィルタタップの個数Ｎを大きくすることが必要とされ、それによってフィルタの複雑さが増加する可能性があり、あるいは、より長い遅延インクリメントδ（デルタ）が必要とされて、それによって高周波の柔軟性が減少する可能性がある。多くの適用例において、そのようなトレードオフを避けることが好ましい。図３を参照して上記で説明したように、電気システムの場合、低周波クロストーク特性は、通常、容量結合効果によって支配され、したがって単純な一次の抵抗−容量（「ＲＣ」）ハイパスフィルタなどのハイパスフィルタを使用して正確にモデル化することが可能である。すなわち、クロストークモデル化フィルタ８０１内にハイパスフィルタ８０１を挿入することにより、タップ付き遅延線フィルタ６００内に扱いにくい、または費用のかかる多数のタップフィルタを必要とすることなしに、高レベルのパフォーマンスを提供することが可能である。
図７に示したクロストークモデル化フィルタ５０１の例示的実施形態と同様に、タップ付き遅延線フィルタ６００と、調節可能な遅延７０１と、ハイパスフィルタ８０１との順序付けは、さまざまな配置をサポートするために変更されてもよい。すなわち、本発明は、図８に示す機能ブロック７０１、６００、８０１のそれぞれに対応する物理的構成要素を意図した適用例のための許容できるパフォーマンスを提供する任意の並列または直列の構成に配置することをサポートしている。それにもかかわらず、特定の構成または順序付けは、他の構成に比較して、選ばれた適用例の状況のための特定の利点またはトレードオフを提供する場合がある。
図８に示す例示的直列構成では、調節可能な遅延７０１を、タップ付き遅延線フィルタ６００の入力側に、ハイパスフィルタ８０１をタップ付き遅延線フィルタ６００の出力側に配置する。この順序付けでは、調節可能な遅延７０１の実施は入力および出力の両方の信号の離散的振幅の性質を活用することによって、簡略化される可能性がある。タップ付き遅延線フィルタ６００も、調節可能な遅延７０１から提供される離散的振幅の入力をデジタル遅延要素を介して、活用してもよい。ハイパスフィルタ８０１は、そのＲＣ実施においては、アナログ装置であり、離散的振幅の入力をハイパスフィルタ８０１に提供することによって利益を受けることはない。したがって、ハイパスフィルタ８０１を、クロストークモデル化フィルタ５０１’の出力側に、または別の位置に配置することによる不利益は通常何もない。
図５を参照して上記で説明したように、制御モジュール５０３は、クロストークが補償された信号ｚ（ｔ）４２０を入力として取り込み、クロストーク応答モデル５０１を調節するための制御信号８２０、８３０を出力する。クロストークモデル化フィルタ５０１への制御モジュールの出力８２０、８３０は、（ｉ）調節可能な遅延構成要素７０１によって実施される時間遅延を制御するための「遅延制御」信号８３０と、（ｉｉ）タップ付き遅延線フィルタ６００内の可変係数増幅器６０２ａ〜ｄ上の利得を制御するための一組の「フィルタ制御」信号８２０とを含んでいる。すなわち、コントローラ５０３は、モデル化パラメータをタップ付き遅延線フィルタ６００に出力し、タイミングパラメータを調節可能な遅延７０１に出力する。
これらの出力制御値は、補償された信号ｚ（ｔ）４２０の観測、処理および／または解析に基づいて決定される。２００２年３月２８日出願の「Ｍｅｔｈｏｄ ａｎｄ Ｓｙｓｔｅｍ ｆｏｒ Ｄｅｃｏｄｉｎｇ Ｍｕｌｔｉｌｅｖｅｌ Ｓｉｇｎａｌｓ」と題された米国特許出願第１０／１０８，５９８号明細書は、信号忠実度を評価するための実施可能な例示的システムおよび方法を開示している。同一所有者に所有される２００３年７月１５日出願の「Ａｄａｐｔｉｖｅ Ｎｏｉｓｅ Ｆｉｌｔｅｒｉｎｇ ａｎｄ Ｅｑｕａｌｉｚａｔｉｏｎ ｆｏｒ Ｏｐｔｉｍａｌ Ｈｉｇｈ Ｓｐｅｅｄ Ｍｕｌｔｉｌｅｖｅｌ Ｓｉｇｎａｌ Ｄｅｃｏｄｉｎｇ」と題された米国特許出願第１０／６２０，４７７号明細書は、クロストークモデル化フィルタ５０１の装置パラメータを制御するための実施可能な例示的システムおよび方法を開示している。米国特許出願第１０／１０８，５９８号明細書および米国特許出願第１０／６２０，４７７号明細書の開示は、参照により本明細書に完全に援用されるものとする。クロストークモデル５０１、タップ付き遅延線フィルタ６００および調節可能な遅延７０１のうちの１つ以上は、それぞれが米国特許出願第１０／１０８，５９８号明細書または米国特許出願第１０／６２０，４７７号明細書に開示された方法および／またはシステムを使用して、制御および／または調節されてもよい。調節可能な遅延７０１の時間遅延調節は、例えば、これらの特許出願の開示に従って、可能性のある値の全範囲を通して掃引される変数として、遅延制御を扱うことによって決定されてもよい。
次に、図９を参照すると、この図は、図８に示す例示的クロストークモデル化フィルタ５０１’または図７に示す例示的クロストークモデル化フィルタ５０１などのクロストークモデル５０１と、それらに関連する調節可能な遅延７０１とを制御するための例示的システム９００を示したものである。より具体的には、図９は、本発明の例示的実施形態に係るクロストークキャンセル装置４０１の制御モジュール９００の機能ブロック図である。図９に示す例示的コントローラ９００は、比較的単純な理論的解析と実施とを容易にし、またその関連で、上記の米国特許出願第１０／６２０，４７７号明細書および米国特許出願第１０／１０８，５９８号明細書に開示された制御方法およびシステムを超える利益を特定の適用例に提供することが可能である。
図９のコントローラ９００は、ビクティムレシーバ１０５ｂによって受信されることになっているクロストークがキャンセルされた信号ｚ（ｔ）４２０を受信する周波数伝達応答Ｐ（ｆ）を有するフィルタ９０１を含んでいる。フィルタ９０１は、この周波数伝達応答に基づくスペクトル重み付けフィルタであってもよい。このフィルタ９０１の出力は、電力検出または信号２乗装置９０２に結合され、この装置はローパスフィルタ９０３に出力を提供する。ローパスフィルタ９０３は、一定範囲の周波数成分を有する信号を受信し、周波数しきい値より上の周波数成分を減衰させ、周波数しきい値より下の周波数成分を伝送する装置である。
アナログ−デジタル変換器（「ＡＤＣ」）は、ローパスフィルタの出力を受信し、対応するデジタル信号を生成して、その信号をデジタルコントローラ９０５に送り込む。次に、デジタルコントローラ９０５は、調節可能な遅延７０１とタップ付き遅延線フィルタ６００のそれぞれのためのデジタル制御信号を生成する。それぞれのデジタル−アナログ変換器（「ＤＡＣ」）９０６ａ、９０６ｂは、それらの信号を遅延制御線８３０およびフィルタ制御線８２０上でそれぞれの伝送のために、アナログ領域に変換する。アナログ遅延制御信号は、調節可能な遅延７０１を調節し、一方、アナログフィルタ制御信号はタップ付き遅延線フィルタ６００を調節する。
データを搬送していないという一時的状況にあるチャネル上にクロストークが負わされている単純な動作例について説明することは有用である。より具体的には、ビクティムトランスミッタ１０４ａがデータを何も送信せず、一方でアグレッシングトランスミッタ１０４ｂは、疑似ランダムまたはコード化された疑似ランダムデータなどの広範なスペクトル成分または広範な信号周波数を有するデータを送信している場合を考慮する。すなわち、図５を再び簡単に参照すると、信号ｘ（ｔ）２１４は実質的に０であり、一方でｕ（ｔ）２１５は、ランダムに変化しているデジタルデータパターンによってもたらされる広範なアナログスペクトル成分を有するデジタルデータ信号である。この場合、信号ｙ（ｔ） ２６０は、単に発生したアグレッサｎ（ｔ）２３０であり、信号ｗ（ｔ）５２０は、モデル化されたアグレッサである。したがって、信号ｚ（ｔ）４２０は、実際にはキャンセル装置のモデル化誤差である。完全なクロストークキャンセルという理論的かつ理想的な状況においては、ｚ（ｔ）４２０は０である。
言い換えると、ビクティムチャネル１３０上で実質的に均一な電圧を伝送し、一方でアグレッサチャネル１２０上に広範な周波数を有する信号を伝送することにより、ビクティムチャネル１３０上に実質的に純粋なクロストークが提供され、ｎ（ｔ）２３０はｙ（ｔ）２６０に等しくなる。クロストークキャンセラ４０１が、純粋なクロストーク信号ｎ（ｔ）２３０とやはり同等のキャンセル信号ｗ（ｔ）５２０を出力する場合、ｚ（ｔ）４２０は、実質的に信号エネルギーを有さない。したがって、この状態においては、ｚ（ｔ） ４２０内の信号エネルギーは、クロストークモデル化フィルタ５０１内のモデル化または遅延の不正確さを示す。
制御モジュール９００は、定義済みの信号をアグレッサチャネル１２０上に伝送し、一定電圧の、または実質的にデータのない信号をビクティムチャネル１３０上に伝送するというこのような状態を実施してもよい。次に、制御モジュール９００は、クロストークモデル化フィルタ５０１’の調節可能なパラメータを調節して、ビクティムレシーバ１０５ｂによって受信される信号ｚ（ｔ）４２０を最小にし、それによって実際のクロストーク信号ｎ（ｔ）２３０に一致するクロストークキャンセル信号ｗ（ｔ）５２０を提供し、さらに、実際のクロストーク応答Ｈ（ｆ）２１０に効果的に一致するモデル化されたクロストーク応答Ｇ（ｆ）５０１を提供してもよい。より一般的には、制御モジュール９００は、アグレッサチャネル１２０、ビクティムチャネル１３０またはアグレッサチャネル１２０とビクティムチャネル１３０の両方の上で、定義済みの信号パターンまたは既知の信号パターンの伝送を引き起こして、クロストーク効果１５１を特徴付け、そしてクロストークキャンセルまたは別の形態のクロストーク補償を、制御、最適化または調節する。さらに、制御モジュール９００は、セットアップモードまたは自己設定手順の形態の学習または適応モードを有していてもよく、また自動または自己キャリブレーションを実施してもよい。
図９を参照し、データのないチャネル上にクロストークを負わせる例を超えて一般的に述べると、この誤差信号ｚ（ｔ）４２０は、特定の周波数における他の周波数よりも高い任意の重要性を強調するために、応答がＰ（ｆ）として示される任意選択のフィルタ９０１を使用してスペクトル的に重み付けされてもよい。例えば、ビクティムレシーバ１０５ｂ内の等化の効果をエミュレートするために、誤差信号ｚ（ｔ）４２０をハイパスフィルタリングすることが望ましい場合がある。次に、（スペクトル的に重み付けされた可能性がある）誤差信号ｚ（ｔ）４２０は、２乗されるか、または電力検出される。すなわち、２乗装置９０２の出力は信号電力となる。次に、電力信号は、誤差信号ｚ（ｔ）４２０の積分された電力、すなわちエネルギーを取得するために、比較的低いカットオフ周波数を有するローパスフィルタ９０３（または、積分器）を通過させられる。したがって、この点における信号は、誤差信号ｚ（ｔ）４２０の統計的分散（すなわち、標準偏差の２乗）のアナログ推定に対応する。
当業者によく知られているように、誤差分散は、忠実度を評価するための有用な尺度である。ローパスフィルタ９０３のカットオフ周波数は非常に低い周波数（通常は、シンボル伝送レートより何桁も下）にあるため、任意のモデル化フィルタ変化の過渡効果が減衰して消えた後の分散信号はほぼ定数である。したがって、アナログ分散信号は、単純な低速高分解能アナログ−デジタル変換器９０４を使用してサンプリングしてもよい。アナログ−デジタル変換器９０４によるデジタル化された信号出力は、誤差分散情報を単純なマイクロプロセッサ、状態機械、有限状態機械、デジタルコントローラまたは同様の装置（本明細書では、「デジタルコントローラ」と呼ぶ）９０５に提供する。現在の応答モデル化パラメータの組についての誤差分散を記録した後、デジタルコントローラ９０５は、次にＤＡＣの組９０６に、新しいパラメータをデジタル的に出力し、それらのＤＡＣが、対応するアナログ信号をアグレッサエミュレーションモジュール５０１に提供することによって、新しいフィルタ設定を指定してもよい。
デジタルコントローラ９０５は、（ｉ）クロストークモデル化フィルタ５０１のパラメータを設定すること、および（ｉｉ）現在のパラメータのモデル化誤差分散への影響を直接観測することの両方が可能であるため、デジタルコントローラ９０５はアグレッサ応答モデル５０１の実際の応答２１０への適合度を最大にするパラメータの組を見つけることができる。試行錯誤処理は、過度に複雑ではないため、多くの場合、モデルパラメータのすべての組み合わせをテストすることが可能である。ただし、当業者に知られているその他の経験的検索／最適化手法を代わりに使用してもよい。本発明の一つの例示的実施形態では、上記の米国特許出願第１０／６２０，４７７号明細書に記載されているような、座標−降下アプローチが、許容できるモデルパラメータを識別するための検索および最適化を提供する。
上記のように、制御モジュール９００は、実際的な制御の実施を提供するために、アナログおよびデジタル回路の組み合わせを含んでいてもよい。フィルタ９０１および電力検出装置９０２は、共同で高速アナログ信号を入力および出力する。ローパスフィルタ９０３は、高速アナログ信号を入力として取り込み、低速アナログ信号を出力する。フィルタ９０１、電力検出装置９０２およびローパスフィルタ９０３は、共同で関連する統計情報を高速信号から抽出し、より簡潔な形態でそれを提示することによって、高速信号の投射を低速信号上に取り出す。ＡＤＣ９０４は、この低速アナログ信号を入力として取り込み、対応するデジタル化された近似を出力する。その結果として、コントローラ９０５はこの低速デジタル信号を受信して処理する。デジタル信号は低速であるため、関連する処理回路の複雑さは、信号が高速である場合に必要とされる複雑さよりも少ない。デジタルコントローラ９０５は、低速デジタル制御信号をデジタル−アナログ変換器９０６ａ、９０６ｂに出力し、デジタル−アナログ変換器９０６ａ、９０６ｂは、次に低速アナログ信号を出力する。直列の、単純な高速アナログ前処理および低速デジタル処理の結果として、制御モジュール９００は、強力な統計的特性化に基づいた信号解析を提供し、回路の複雑さが比較的少ない堅牢な制御手法を実施し、これらの要因によって高速通信システムにおける実際的なクロストークキャンセルを容易にすることが可能となる。
図９に示す図では、誤差分散を生成するために、電力検出（または信号２乗）装置９０２が使用されているが、全波整流器（これは、信号の絶対値を取得する）を代わりに使用してもよい。全波整流器に基づいた実施の場合、ローパスフィルタ９０３の出力は、もはや誤差分散には対応しないが、それにもかかわらず、有効な忠実度の基準を表す。特に、これは、誤差信号４２０の１−ノルムであり、したがって、忠実度の尺度は、依然として適切な数学的特性を有している。信号の「１−ノルム」を決定することは、通常、制御信号の絶対値を積分することを含んでいることを、当業者は理解する。この代用は、特定の適用例にとって有利な場合があり、その理由は、（ｉ）１−ノルム信号は、低減されたダイナミックレンジを有する（したがって、アナログ−デジタル変換器９０４への分解能の制約を緩和する）場合があるということ、および、（ｉｉ）全波整流器は、電力検出器よりも実施が容易な場合があるということである。そのような変更は、本発明の範囲内であると見なされる。
同様に、電力検出器９０２は、半波整流器または信号の大きさを評価するために使用される任意の類似した装置を使用して置き換えてもよい。さらに、図５〜図９に示すクロストークキャンセラ４０１の機能ブロック、モジュールおよびそれぞれのサブモジュールへの分割は、概念的なものであり、機能のハード境界または構成要素の物理的グループ分けを必ずしも示すものではないことを、当業者は理解するであろう。むしろ、機能ブロック図に基づいた図としての例示的実施形態の表現は、本発明の例示的実施形態の説明を容易にするものである。実際には、これらのモジュールは、本発明の範囲を逸脱することなく、組み合わされること、分割されること、およびその他の方法で他のモジュールに再区分されることが可能である。
本発明の一つの例示的実施形態では、クロストークキャンセルシステムは、モノリシックＩＣなどの１つの集積回路（「ＩＣ」）である。クロストークキャンセル装置、制御モジュールおよびクロストークモデル化フィルタのそれぞれが、１つのＩＣであってもよい。そのようなＩＣは、相補型金属酸化膜半導体（「ＣＭＯＳ」）ＩＣであってもよく、また、例えば０．１８ミクロンプロセスで製造されていてもよい。
クロストークをキャンセルするためのプロセス、およびクロストークキャンセラをキャリブレーションするためのプロセスを、それぞれ図１０および図１１を参照して、次に説明する。記載されているとおりに本発明が機能するためには、本明細書に記載されているプロセス内の特定のステップは、必然的に他のステップに先行しなければならない。ただし、そのような順序またはシーケンスが本発明の機能を変えない場合、本発明は記載されているステップの順序に限定されない。すなわち、本発明の範囲および趣旨を逸脱することなく、一部のステップは、その他のステップの前または後に、あるいは、その他のステップと並行して実行されてもよいということが認識される。
次に、図１０を参照すると、この図は、本発明の例示的実施形態に係るクロストーク１５１をキャンセルするためのクロストークのキャンセルと題されたプロセス１０００を説明するフローチャートである。プロセス１０００の最初のステップであるステップ１０１０において、アグレッサトランスミッタ１０４ｂは、アグレッサ通信信号ｕ（ｔ）２１５を、アグレッサチャネル１２０上に送信する。この通信信号２１５は、データを搬送するアナログまたはデジタル信号であってもよい。
ステップ１０１５において、クロストーク効果１５１は、アグレッサ通信信号ｕ（ｔ）２１５からのエネルギーを、クロストークｎ（ｔ）２３０としてビクティムチャネル１３０内に結合する。結合メカニズムは、バックプレーン１０３上を伝播する電気的データ信号の例示的場合のように、電磁結合であってもよく、または別の光学的または電気的クロストークメカニズムであってもよい。クロストーク効果１５１のエネルギー伝達は、ビクティムレシーバ１０５ｂへ向けての信号伝播をもたらす方法で、ビクティムチャネル１３０内にクロストーク信号ｎ（ｔ）２１５を生成する。
ステップ１０２０において、ビクティムトランスミッタ１０４ａは、ビクティム通信信号ｘ（ｔ）２１４を、ビクティムチャネル１３０上に送信する。ビクティム通信信号２１４は、アナログまたはデジタル信号のいずれであってもよい。ステップ１０２５において、クロストーク信号ｎ（ｔ）２３０は、ビクティムチャネル１３０内において、ビクティム通信信号ｘ（ｔ）２１４と共存するか、または混合する。合成信号ｙ（ｔ）２６０が、これらの信号２１４、２３０の合成によってもたらされる。
ステップ１０３０において、クロストークモデル５０１は、アグレッサ通信信号ｕ（ｔ）２１５のサンプルを取得する。言い換えると、タップまたはその他のノードが、アグレッサ通信信号２１５の代表的な部分を、クロストークモデル５０１による受信および処理のために、クロストークキャンセラ４０１に導く。
ステップ１０３５において、クロストークモデル５０１は、アグレッサ通信信号ｕ（ｔ）２１５のサンプリングされた部分を、タップ付き遅延線フィルタ６００を介して処理する。タップ付き遅延線フィルタ６００の利得またはスケーリング定数などのモデル化パラメータが、クロストーク信号ｎ（ｔ）２１５の波形推定ｖ（ｔ）６２０を生成するための基礎を提供する。より具体的には、タップ付き遅延線フィルタ内の可変係数増幅器６０２ａ、６０２ｂ、６０２ｃ、６０２ｄの係数α０、α１、α２．．．αｎ（アルファ０、アルファ１、アルファ２．．．アルファｎ）が、クロストーク信号２１５を近似する波形ｖ（ｔ）６２０を定義する。
一つの例示的実施形態では、図１５に示して下記で説明する有限インパルス応答（「ＦＩＲ」）フィルタ１５６０が、ステップ１０３５において、クロストークの波形推定を生成する。したがって、システム１５１０は、プロセス１０００のステップのうちの１つ以上を実行するか、またはそれらのステップに関わってもよい。
ステップ１０４０において、クロストークモデル５０１内の調節可能な遅延７０１は、波形推定ｖ（ｔ）６２０に時間遅延を適用して、この波形６２０をビクティムチャネル１３０内を伝播して干渉しているクロストーク信号ｎ（ｔ）２３０と同期させる。ステップ１０４５において、クロストークキャンセラ４０１の加算ノード５０２は、結果として生じるクロストークキャンセル信号ｗ（ｔ）５２０を、ビクティムチャネル１３０と、その中を伝播しているクロストークと通信との合成信号ｙ（ｔ）２６０とに適用する。クロストークキャンセル信号ｗ（ｔ）５２０は、ビクティムチャネル１３０内を伝播しているクロストーク信号成分ｗ（ｔ）５２０の少なくとも一部をキャンセルする。このクロストーク干渉５２０を低減させることにより、ビクティムレシーバ１０５ｂへ送付するためにクロストークキャンセラ４１０から出力される通信信号ｚ（ｔ）４２０の信号忠実度が向上する。
一つの例示的実施形態では、図１５に示す時間整合モジュール１５３５が、ステップ１０４０の可変遅延を適用する。したがって、プロセス１０００の一つの例示的実施形態では、システム１５１０が、クロストークキャンセルのためのクロストーク推定を提供する。
ステップ１０５０において、コントローラ５０３は、クロストークが補償された信号ｚ（ｔ）４２０を処理または解析して、クロストークキャンセルの効果を判定する。言い換えると、コントローラ５０３は、信号忠実度を評価して、波形およびタイミングの両方において実際のクロストークｎ（ｔ）２３０に正確に一致するクロストークキャンセル信号ｗ（ｔ）５２０を、クロストークキャンセラが適用しているかどうかを判定する。
ステップ１０５５において、コントローラ５０３は、モデル化パラメータ、具体的にはタップ付き遅延線フィルタ６００内の可変係数増幅器６０２ａ、６０２ｂ、６０２ｃ、６０２ｄの係数を調節して、クロストークキャンセル信号ｗ（ｔ）５２０と実際のクロストーク信号ｎ（ｔ）２３０との間の波形の一致を最適化する。さらに、コントローラ５０３は、調節可能な遅延７０１の可変または調節可能時間遅延を調節して、クロストークキャンセル信号ｗ（ｔ）５２０を実際のクロストーク信号ｎ（ｔ）２３０と同期させる。すなわち、コントローラ５０３は、クロストークモデル化フィルタ５０１へのパラメータ調節を実施することによって、クロストークキャンセラ４０１の動作を調節して、ビクティムレシーバ１０５ｂに送られる最終的な通信信号ｚ（ｔ）４２０の忠実度を向上させる。
ステップ１０５５に続いて、プロセス１０００は、ステップ１０１０〜１０５５を繰り返す。クロストークキャンセラ４０１は、クロストーク２３０のキャンセルと、動的状況への適応応答の実施とを継続し、それによって継続的な高レベルの通信信号忠実度を提供する。
次に、図１１を参照すると、この図は、本発明の例示的実施形態に係るクロストークキャンセル装置４０１をキャリブレーションするためのクロストークキャンセラのキャリブレーションと題されたプロセス１１００を説明するフローチャートである。プロセス１１００の最初のステップであるステップ１１１０において、コントローラ５０３は、キャリブレーションシーケンスを開始する。コントローラ９００は、アグレッサトランスミッタ１０４ｂに、既知の、または定義済みのテストパターンを有する信号、例えばランダムまたは疑似ランダムビットパターンのデータを、アグレッサチャネル１２０上に出力するように指示する。このテストまたはキャリブレーション信号は、アグレッサ通信信号ｕ（ｔ）２１５のフォーマットを有していてもよく、またはクロストーク応答Ｈ（ｆ）２１０を特徴付けるために独自にフォーマットされていてもよい。すなわち、コントローラ９００は、アグレッサチャネル１２０上の所定の電圧パターンを有する信号の伝送を制御してもよい。
ステップ１１１５において、コントローラ９００は、ビクティムトランスミッタ１０４ｂに、既知のビクティムテストまたは基準信号を、ビクティムチャネル１３０上に出力するように指示する。テスト信号は、所定の通信信号であってもよく、または、単にデータのない一定電圧であってもよい。ビクティムチャネル１３０上に既知のテスト信号を送信することによって、ビクティムチャネル１３０上に信号ひずみを発生させるその他の効果から、クロストーク応答Ｈ（ｆ）２１０を分離することを容易にする。すなわち、コントローラ９００は、ビクティムチャネル１３０上の所定の電圧パターンを有する信号の伝送を制御してもよい。
ステップ１１２０において、既知のアグレッサ信号ｕ（ｔ）２１５からのクロストークｎ（ｔ）２３０が、ビクティムチャネル１３０内に結合する。ビクティムチャネル１３０は一定電圧をビクティム信号ｘ（ｔ）２１４として搬送しているため、ビクティムチャネル１３０上の通信とクロストークとの合成信号ｙ（ｔ）２６０は、実質的にクロストーク信号ｎ（ｔ）２３０である。
ステップ１１２５において、クロストークキャンセラ４０１は、クロストーク信号ｎ（ｔ）２３０の推定ｗ（ｔ）５２０を、クロストークキャンセルのために生成する。クロストークキャンセラ４０１は、クロストーク信号ｎ（ｔ）２３０とクロストークキャンセル信号ｗ（ｔ）５２０との間の波形およびタイミングの一致をもたらすモデル化および遅延パラメータを使用して、この推定５２０を生成する。クロストーク補償器４０１は、クロストーク推定５２０をビクティムチャネル１３０に適用して、その上を伝播しているクロストーク２３０の少なくとも一部をキャンセルする。結果として生じるクロストークがキャンセルされた信号ｚ（ｔ）４２０は、ビクティムレシーバ１０５ｂに伝播する。
ステップ１１３０において、コントローラ５０３は、クロストークキャンセラ４０１によって出力されるクロストークがキャンセルされた信号ｚ（ｔ）４２０を処理および解析する。解析に基づいて、コントローラ５０３は、クロストークがキャンセルされた信号ｚ（ｔ）４２０内のエネルギーを最小にするために、モデル化および遅延パラメータを調節する。すなわち、コントローラ５０３は、残留クロストークを減少させるように、クロストークキャンセラ４０１の動作パラメータを変化させる。この制御動作は、クロストーク補償信号ｗ（ｔ）５２０を、ビクティムチャネル１３０に課されている実際のクロストークｎ（ｔ）２３０と一致させる。
ステップ１１４０において、コントローラ５０３は、キャリブレーションサイクルを完了し、そしてクロストークキャンセラ４０１が実データを処理するための準備が整っていることの通知を、アグレッサおよびビクティムトランスミッタ１０４ａ、１０４ｂに提供する。この通知に応じて、ステップ１１４５において、ビクティムトランスミッタ１０４ａおよびアグレッサトランスミッタ１０４ｂは、それらのそれぞれのチャネル１３０、１２０上に、それぞれが実データを伝送する。
ステップ１１５０において、アグレッサチャネル１２０上に伝送されている実データ２１５からのクロストーク２３０が、ビクティムチャネル１３０内に結合する。ステップ１１５５において、クロストークキャンセラ４０１は、アグレッサチャネル１２０内に伝送されている実データ２１５のサンプルを処理し、キャリブレーション中に定義または更新されたモデル化および遅延パラメータを使用して、クロストーク２３０のエミュレーションまたは推定５２０を生成する。
ステップ１１６０において、クロストークキャンセラ４０１は、クロストークキャンセルのために、ビクティムチャネル１３０にクロストーク推定５２０を適用し、ビクティムレシーバ１０５に、高忠実度信号を提示する。プロセス１１００は、ステップ１１６０に続いて終了する。コントローラ５０３は、定義済みの、または一定の時間間隔ごとに、あるいは、信号忠実度が損なわれたこと、またはしきい値未満に低下したことを、コントローラの監視機能が判定した場合に、キャリブレーション手順を繰り返してもよい。
次に、図１２Ａおよび図１２Ｂを参照すると、これらの図は、それぞれ本発明の例示的実施形態に係るクロストークキャンセルを実施する前および後の通信システムのテストデータを示す。これらの図は、実験室条件下で取り込まれた測定データのアイダイアグラム１２００、１２５０を示す。当業者によく知られているように、アイダイアグラム１２００、１２５０は、信号品質の可視指示を提供する。アイダイアグラム１２００、１２５０内の「眼」１２２５、１２７５の開きのレベルは、信号品質のレベルと相互に関連している。すなわち、アイダイアグラム内のノイズのあるゆがんだ、または閉じられた眼は、通常、信号の損傷を示す。
図１２Ａは、現場条件を表すと考えられる実験室条件下で動作している５ギガビット／秒のバイナリ通信システムからのアイダイアグラム１２００である。ビクティム信号１３０は８００ミリボルトの振幅を有し、一方、アグレッサ信号１２０は１，２００ミリボルトの振幅を有する。図１２Ａは、等化および制限増幅の後の、しかし、クロストーク補償なしで受信された信号２６０のアイダイアグラム１２００を示したものである。図１２Ｂは、本発明の例示的実施形態によるクロストークキャンセルの適用と、それに続く、等化および制限増幅の後に受信された信号４２０のアイダイアグラム１２５０を示したものである。図１２Ａのアイダイアグラムと同様に、ビクティム信号１３０は８００ミリボルトの振幅を有し、一方、アグレッサ信号１２０は１，２００ミリボルトの振幅を有する。
クロストークが補正されたアイダイアグラム１２５０と、クロストーク補償なしのアイダイアグラム１２００との両方において、信号経路は制限増幅器を含むため、各アイダイアグラム１２００、１２５０の上部および下部における水平の「まぶた」の厚さは、信号品質の有用な判断基準を提供しない。むしろ、クロストークキャンセルによって提供される信号パフォーマンスの向上は、クロストーク補正なしのアイダイアグラム１２２５の狭く、ノイズのある眼１２２５と比較してクロストークが補正されたアイダイアグラム１２５０における広く開いた眼１２７５によって、明らかにわかる。
本発明の例示的実施形態によるクロストークキャンセルによって達成される通信パフォーマンスの向上をさらに特徴付けるために、クロストークキャンセルの前および後のビットエラーレートの測定値が、このテストシステムから、同じテスト条件下で取得された。クロストークキャンセルなしの場合、通信システムは、平均して１００，０００ビット伝送されるごとに１ビットのエラーを示した。クロストークキャンセルありの場合、通信システムは、平均して１００，０００，０００，０００，０００ビット伝送されるごとに１ビットのエラーを示した。
要約すると、例示的クロストークキャンセルシステムを、図１〜図１２を参照して説明した。クロストークキャンセルシステムは、アグレッサ信号をサンプリングしてもよく、そして、コネクタにおいてしばしば発生するクロストーク結合の遅延と応答とをエミュレートしてもよい。このエミュレートされたアグレッサ応答が、受信されるビクティム信号から減算されて、補正されたビクティム信号が生成されてもよく、それによってクロストーク干渉のレベルが減少し、改善されたジッタと、より低いビットエラーレートとが達成されてもよい。着実な結果を提供するために、クロストーク効果のモデル（エミュレートされるチャネル応答）は、クロストークに一致し、したがってクロストークを除去またはキャンセルするように、電子的にプログラム可能かつ適合可能であってもよい。
プログラム可能なマルチギガビットレートにおけるエミュレーション／モデル化チャネル応答の作成に、標準的なデジタル信号処理（「ＤＳＰ」）技術を使用することは、最適とは言えない可能性がある。従来のＤＳＰ技術は、十分な速度が欠けているか、またはかなりの電力を消費する場合がある。したがって、クロストークキャンセルシステムは、例えばアナログ信号処理、混合信号処理またはハイブリッドアプローチを介して、従来のＤＳＰ処理を超えるパフォーマンスを提供するプログラム可能なエミュレーションチャネルまたはモデルを含んでいてもよい。そのような高速なプログラム可能エミュレーションチャネルは、アナログ信号処理を介してアナログ領域内で、かつ／または、例えばマルチギガビットデータ転送レートをサポートする処理レートにおいて、信号を処理することが可能である。
言い換えると、アナログ信号処理（または、アナログおよびデジタル信号処理のハイブリッド結合）は、全面的にデジタルの環境内で実施されるクロストークキャンセルを超えるパフォーマンスの利点を提供することが可能である。上記のように、デジタル実施においては、アクセス可能なアグレッシングデータ信号と受信されるビクティム信号とは、（アグレッサ信号のいかなる固有のデジタル化をも超えて）デジタル化されてもよく、マイクロプロセッサがキャンセル処理を実施してもよい。高速環境におけるデジタルクロストークキャンセルに一般に関連付けられるアナログ−デジタル変換器およびマイクロプロセッサは、一部の適用例に関して、複雑さ、コストまたは電力消費などの欠点を有する可能性がある。
信号、信号変換および信号効果のモデル化、シミュレート、推定またはエミュレートを行うことが可能な高速装置は、クロストークキャンセルのサポート以外に、広範な適用例を有していてもよい。いくつかの適用例を挙げると、そのような装置は、任意波形を生成するため、等化のため、または幅広く用いられているＦＩＲフィルタとして使用されてもよい。したがって、信号または信号効果をエミュレートするコンパクトな回路、または集積回路が、（例えば、テスト装置内の、または通信装置内の）高速任意波形発生器として、パルス整形フィルタとして、等化器として、またはその他として使用されてもよい。
例示的な高速エミュレーション回路またはチャネルを、クロストークキャンセルの適用例に関連して、図１３〜図３０を参照して、以下でさらに詳細に説明する。ただし、そのクロストーク適用例は、可能性のある多くの適用例のうちの１つに過ぎず、むしろ説明の目的のために提供されており、限定的であることは意図していない。したがって、本明細書に記載して開示されたエミュレーション回路またはチャネルは、通信または信号処理の多数の適用例および用途を有していてもよい。
例えば、マルチギガビット信号をパルス整形および／またはフィルタリングする機能が、非常に高速な関数発生器を作成するために、あるいは、集積回路またはその他の通信ハードウェアをテストするために、テスト機器内で有益に使用されてもよい。別の例として、伝送信号のプリエンファシス、デエンファシスまたは等化器応答のエミュレーションが、レシーバのパフォーマンスの正確な特徴付けをサポートしてもよい。同様に、エミュレーション回路またはチャネルが、可能性のある干渉装置を、その干渉装置が存在する場合のレシーバパフォーマンスを確認するために、エミュレートしてもよい。
「エミュレーション回路」または「エミュレーションチャネル」という用語は、本明細書で使用する場合、一般に、信号、信号変換または信号への効果を、モデル化、シミュレート、推定、エミュレート、表現、描写または再現するシステムを意味する。エミュレーション回路またはエミュレーションチャネルは、クロストークを引き起こす信号を処理することを介して、シミュレートされたクロストーク信号を作成することが可能である。エミュレーション回路またはチャネルは、パルスなどの短期間の信号を受信して、その受信信号を、指定された、または選択された、形状または期間を有する波形に変換してもよい。
次に、図１３〜図２８について説明すると、図１３は、本発明の実施形態に係るタップ付き遅延線フィルタ６００に基づいた例示的信号遅延装置１３００の機能ブロック図を示す。図６を参照して上記で説明したように、タップ付き遅延線フィルタ６００は、入力信号を処理して、所望の形状を有する出力信号１３０５を生成してもよい。図示されているように、タップ付き遅延線フィルタ６００は、入力信号１３１０のデジタル化されたバージョンに対して、ＤＳＰを介して影響を及ぼしている。
したがって、図１３のシステム１３００は、ＦＩＲフィルタのＤＳＰ実装を表してもよい。そのようなＤＳＰ実装では、入力信号は、アナログ−デジタル変換器（ＡＤＣ）１３１５を使用して量子化され、クロックレジスタを使用して遅延させられる。遅延させられたサンプルからＦＩＲフィルタ６００の実施に関連付けられた乗算および加算関数を、数学処理が実行する。入力信号がデジタル通信信号である場合、ＡＤＣ１３１５は、情報をデジタル的に搬送するために、その入力信号を最初に存在していたよりも大きな数のディジタルレベルにデジタル化する。
多くの状況において適切であるとはいえ、システム１３００は、マルチギガビット信号処理を含むその他の状況のために望ましい可能性があるレベルよりも、遅いレベルの速度を提供する場合がある。入力信号１３１０が高データレートを搬送するように変調されている場合、ＡＤＣ１３１５は、通常、そのデータレートよりも高速でサンプリングを行わなければならず、意味のあるデータを提供するためには、十分な分解能を有していなければならない。そのようなサンプリングレートおよび分解能は、入力１３１０のデータレートがマルチギガビットの範囲内にある場合、困難な可能性がある。その上、タップ付き遅延線フィルタ６００の数学操作は、マルチギガビット信号に対しては、実際性を欠く可能性がある。
以下でさらに詳細に説明するように、非常に高速な信号については、アナログ信号処理に基づく実施が、図１３のＤＳＰベースの実施よりも、速度および電力消費に関してパフォーマンスが優れていることが多い。すなわち、システム１３００は、エミュレーション回路またはクロストークキャンセルシステムの構成要素となることが可能ではあるが、多くの適用例について一般に向上したパフォーマンスを提供するその他の実施形態については以下で説明する。
次に、図１４を参照すると、この図は、本発明の実施形態に係る伝送路をシミュレートするための例示的受動回路１４００の回路図を示したものである。より具体的には、図１４は、合成伝送路のセクション１４００を示している。純粋にアナログのＦＩＲフィルタは、伝送路および／または、そのような合成伝送路１４００を使用して、遅延要素として実施されてもよい。合成伝送路１４００では、集中インダクタ１４０５およびキャパシタ１４１０が、特性インピーダンスＺ０を有する通常の伝送路をエミュレートする。次の式は、特性インピーダンスを記述する。
Ｚ０＝（Ｌ／Ｃ）１／２
合成伝送路１４００は、通常の伝送路よりも少ないスペースを占めていてもよい。ただし、図示しているように、遅延は固定されており、調節機能はない。統合された伝送路および合成伝送路１４００の高周波損失は、高周波においてはかなり大きい可能性があり、それによって、信号劣化、すなわち信号の望ましくない変換がもたらされ、したがって信号品質が低下する可能性がある。この実施のもう１つの問題は、遅延およびフィルタが占める場合がある比較的大きな物理的スペースの量である。
したがって、システム１４００は、エミュレーション回路またはクロストークキャンセルシステムの構成要素となることが可能ではあるが、多くの適用例について一般に向上したパフォーマンスを提供する実施形態を、以下で説明する。
次に、図１５を参照すると、この図は、本発明の実施形態に係る信号、信号効果または信号変換を、エミュレート、シミュレートまたはモデル化するための例示的回路１５００／１５１０の機能ブロック図を示したものである。エミュレーションチャネルまたはエミュレーション回路として特徴付けられてもよい図示したシステム１５１０は、図１〜図１２を参照して上記で説明したクロストークモデル５０１またはクロストークモデル化フィルタ５０１の例示的実施形態であってもよい。言い換えると、図１５のシステム１５００および／またはシステム１５１０の一つの例示的適用例は、通信システム内で発生しているクロストークのキャンセルに関連してクロストークをモデル化することである。
ここで、図１５を参照すると、システム１５００は、タップインタフェース１５０３と、エミュレーションチャネル１５１０と、制御バス１５９５と、エミュレーション出力１５９０とを含んでいる。エミュレーションチャネル１５１０への入力は、タップ１５０３からのデジタル信号である。タップ１５０３は、一般には物理的通信媒体上を伝送されているデジタル通信信号を傍受またはサンプリングして、その代表をエミュレーションチャネル入力１５２０に送信する。タップ１５０３は、代表的信号をタップ出力１５０６にも送信する。したがって、タップ入力１５０１と、タップ出力１５０６と、エミュレーションチャネル入力１５２０とは、すべて同じデジタル信号の複製を伝送する。
言い換えると、タップ１５０３は、ラックマウント型通信システムのバックプレーンのような経路またはチャネルを通じて、あるいは何らかのその他の導体を通じて流れる信号のサンプルを抽出する装置である。上記のように、タップ１５０３がサンプリングする信号は、ビクティム通信信号上にクロストークを引き起こすアグレッサ通信信号であってもよい。あるいは、サンプリングされる信号は、何らかのその他の通信信号であってもよく、または情報通信以外の何らかの目的のために役立つ信号であってもよい。アグレッサ信号は、通常デジタルであるが、一部の実施形態では代わりにアナログ通信信号または信号パルスさえ含んでいてもよい。
エミュレーションチャネル１５１０は、制御バス入力１５９５からの制御コマンドに基づいて、サンプル信号を搬送するエミュレーションチャネル入力１５２０を遅延させ、フィルタリングする。いくつかの図面の中でも特に、図５、図８および図９を参照して上記で説明したように、コントローラまたは制御モジュール５０３、９００、９０５は、制御信号を、制御バス１５７０を介してエミュレーションチャネル１５１０に送信してもよい。言い換えると、制御バス１５７０は、エミュレーションチャネル１５１０と、制御信号を生成する上記の装置５０３、９００、９０５のうちの１つ（または、何らかのその他のシステム）との間の信号接続または経路を含んでいてもよい。
以下でさらに詳細に説明するように、制御バス１５７０上を流れる制御信号は、エミュレーションチャネル１５１０の信号処理パラメータを定義する。それらの信号処理パラメータは、エミュレーションチャネル入力１５２０とエミュレーションチャネル出力１５９０との間で入力信号が受ける変換を指定する。より具体的には、制御信号は、ＦＩＲフィルタ１５６０および時間整合モジュール１５３５の遅延および振幅パラメータを指定する。
制限増幅器１５２５は、通信チャネルからのエミュレーションチャネル入力１５２０を緩衝して、エミュレーションチャネル１５１０の動作に影響を及ぼすことなく、チャネル入力振幅が変化することを可能にする。言い換えると、制限増幅器１５２５は、サンプリングされる通信チャネルとエミュレーションチャネル１５１０との間の分離を提供するために支援する。
制限増幅器１５２５は、可変レベルの時間遅延を提供する時間整合モジュール１５３５に入力を送り込む。適用される遅延は、エミュレーションチャネル１５１０の出力を、指定に従ってタイミング合わせすること、または同期させることが可能である。例えば、時間整合モジュール１５３５は、シミュレートされたクロストークが実際のクロストークと時間的に整合しているように、シミュレートされたクロストーク信号を遅延させてもよい。そのように整合されているため、上記でより詳細に説明したように、シミュレートされたクロストークは、実際のクロストークを、一方が他方から減算された場合にキャンセルすることが可能である。
時間整合モジュール１５３５は、粗動時間整合モジュール（ｃｏａｒｓｅ ｔｅｍｐｏｒａｌ ａｌｉｇｎｍｅｎｔ ｍｏｄｕｌｅ）１５３０Ａと、微動時間整合モジュール（ｆｉｎｅ ｔｅｍｐｏｒａｌ ａｌｉｇｎｍｅｎｔ ｍｏｄｕｌｅ）１５３０Ｂと、可変時間整合モジュール（ｖａｒｉａｂｌｅ ｔｅｍｐｏｒａｌ ａｌｉｇｎｍｅｎｔ ｍｏｄｕｌｅ）１５３０Ｃとを含んでいる。以下でさらに詳細に説明するように、粗動、微動および可変時間整合モジュール１５３０Ａ、１５３０Ｂ、１５３０Ｃは、ＩＣチップなどの集積回路の部分、ブランチまたはセクションであってもよい。３つのモジュール１５３０Ａ、１５３０Ｂ、１５３０Ｃを備えるように示しているが、他の実施形態では、より少ない、またはより多いタイミング構成要素を有していてもよい。
粗動時間整合モジュール１５３０Ａは、単位間隔の精度で選択可能な遅延を提供する。微動時間整合モジュール１５３０Ｂは、単位間隔未満で選択可能な遅延を提供して、全体的で調節可能な遅延をさらに細分する。可変遅延モジュール１５３０Ｃは、可変遅延モジュール１５３０Ｃを制御するＤＡＣ１５８４の分解能に従った実質的に連続的な遅延調節を提供する。可変遅延モジュール１５３０Ｃは、微動遅延モジュール１５３０Ｂが提供する遅延調節のレベルよりは少なくとも大きい遅延調節のレベルを通常は提供する。
「単位間隔」という用語は、本明細書で使用する場合、一般にデータ伝送信号の条件変化の間の期間を意味する。したがって、単位間隔は、２つの信号条件の間の最小時間間隔、またはビットストリーム内で１つのビットが占める期間であってもよい。例えば、２．５ギガビット／秒のボーレートを有するシリアルラインは、０．４ナノ秒（１／（２．５Ｇｂ／ｓ））の単位間隔を有していてもよい。
時間整合モジュール１５３５は、制御バス１５９５上を伝送されている制御信号によって指定された通りに遅延させられるか、または時間的にシフトされた信号を、ＦＩＲフィルタ１５６０に送り込む。ＦＩＲフィルタ１５６０は、受信した信号をフィルタリングおよびパルス整形する。
大まかには、ＦＩＲフィルタは、インパルス信号への応答が最終的に０に整定する信号処理装置である。したがって、ＦＩＲフィルタは、一般にフィードバックなしで動作可能である安定な装置である。ＦＩＲフィルタは、入力信号の遅延させられたバージョンの重み付き平均に基づいて、出力信号を生成する装置とみなしてもよい。
ＦＩＲフィルタ１５６０の信号処理は、信号のさまざまな周波数成分が異なる大きさを有していてもよいような周波数に依存する信号振幅を提供してもよい。したがって、出力信号は、周波数に依存する利得に基づいた波形形状を呈する。すなわち、ＦＩＲフィルタ１５６０は、以下でさらに詳細に説明するように、調節可能な信号処理パラメータに基づいて、入力信号を出力信号に変換または整形する。
ＦＩＲフィルタ１５６０の出力は、所望のエミュレーションチャネル出力１５９０である。制御バス１５７０は、デジタル信号を受信し、スイッチと、ＤＡＣ１５８０、１５８２、１５８４、１５８６および１５８８とを通じて、時間整合モジュール１５３５およびＦＩＲフィルタ１５６０を制御する。図２２を参照して以下でさらに詳細に説明するように、ＤＡＣモジュール１５８６は複数のＤＡＣを含んでおり、この複数のＤＡＣはＦＩＲフィルタ１５８６内の各ＦＩＲタップ（または信号処理レッグ）について１つずつある。
時間整合モジュール１５３５およびＦＩＲフィルタ１５６０は、伝送される信号を所定の時間だけ遅延させる遅延要素をそれぞれ含んでいる。時間整合モジュール１５３５は、通常、０．０５単位間隔程度のステップサイズを有する非常に小さな電子的に制御可能な遅延を含んでいる。したがって、時間整合モジュール１５３５は、微細なレベルの時間分解能を有する遅延を提供する。
時間整合モジュール１５３５の微細な時間分解能は、エミュレートされたクロストーク信号を、実際のクロストークに正確に整合させることを容易にする。上記のように、そのような正確な整合は、クロストークキャンセルシステムが有益なレベルのクロストーク補償を達成することを支援する。対照的に、不適切な時間整合は、ノイズを望ましく減少させるのではなく、不注意にノイズを追加する場合がある。
図１５の例示的実施形態は、時間整合モジュール１５３５およびＦＩＲフィルタ１５６０内に、差動の調節可能な混合信号遅延を組み込んでおり、それによって高速動作、信号忠実度、良好なパフォーマンスおよびコンパクトなサイズを提供するものである。
例示的システム１５００は、信号の量子化と、それに続く数学操作を伴う処理とを回避できるという点で、ＤＳＰベースのアプローチに優る利点を提供することが可能である。システム１５００に比較して、デジタル信号処理を介した信号または信号変換のエミュレーションでは、より遅い速度と、より大きな電力消費とが提供されてしまう場合がある。言い換えると、システム１５００と、特にシステム１５１０とによって提供されるアナログ信号処理は、デジタルの対応物と実質的に同等の数学操作を実行することが可能であるが、より少ない電力を使用し、より高速に動作する。
さらに、図１５に示す実施形態では、遅延モジュール１５３０Ａ、１５３０Ｂ、１５３０Ｃが非同期の混合信号遅延であり、したがって、伝送路または合成伝送路なしで構築されることが可能であるという点で、伝送路アプローチに優る利点が提供される。固定された伝送路の遅延には、通常、調節機能はないが、システム１５００の非同期の混合信号遅延では、電子的に調節可能である。
その上、システム１５００の非同期の混合信号遅延では、入力ポート１５２０と出力ポート１５９０との間で、時間整合モジュール１５３５とＦＩＲフィルタ１５６０とを通じて信号が伝播する際に、その信号を再生すること、または能動的にブーストすることが可能である。すなわち、エミュレーションチャネル１５１０は、処理される信号にエネルギーを追加することが可能なアクティブ遅延を含み、それによって強固な周波数成分を有する強力な信号が維持される。
対照的に、図１４を参照して上記で説明した伝送路アプローチでは、信号は直列の損失にさらされる場合があり、それによって信号は最終的に使用できなくなる場合がある。より長い遅延においては、実際の、またはシミュレートされた伝送路１４００上の損失が、許容できないレベルまで累積する可能性がある。その上、損失は、より低い周波数においてよりもより高い周波数において、より厳しいものとなる可能性がある。そして、ほとんどのクロストークキャンセルの状況では、高周波信号成分がクロストークを最も良くエミュレートする。
要約すると、システム１５１０は、アナログ実施の利益を、デジタル信号処理アプローチの特定の利点と組み合わせるものとみなしてもよい。したがって、時間遅延およびＦＩＲフィルタ応答は、電子的手段を介して制御されてもよく、またコンパクトな形態の中に組み込まれてもよい。さらに、例示的システム１５１０は、過度なレベルの電力を消費することなく、高速で動作可能であるという点で、伝送路アプローチに関連する利益を提供する。
エミュレーションチャネル１５１０およびその構成要素についてさらに詳細に説明するための準備として、信号処理装置における周波数に依存する信号減衰について簡潔に説明しておくことは有用であろう。ここで、図１６を参照すると、この図は本発明の実施形態に係る同時にカスケードされた受動フィルタリングステージの線形回路において、周波数の関数である減衰の例示的プロット１６００を示す。
線形システムにおいて、損失は、カスケード（縦続）するか、または累積する。受動フィルタリングまたは遅延回路において、ＲＣ時定数によって作成される各ポールは、カスケード（縦続）し、それによって回路を通じて伝送される信号の使用可能な帯域幅を減少させる。時定数ＲＣの１次ポールをそれぞれが伴うＮ個の回路のカスケード（縦続）についての周波数応答の大きさは、次の式によって与えられる。
Ｈ（ω）＝（（１＋（ωＲＣ）２））−Ｎ／２
図１６の周波数応答曲線１６０５、１６１０、１６１５は、遅延ステージの数が増加するにつれて、ロールオフまたは高周波信号劣化がどのように悪化するかを示したものである。「ロールオフ」という用語は、本明細書で使用する場合、信号内の高周波エネルギーの損失を意味する。
すなわち、回路を通過する信号は、通常、フィルタリング回路を通過するにつれてエネルギーを失うか、または振幅が減少する複数の周波数成分を含んでいる。フィルタリングまたは遅延回路の精巧さ（「ポール」または遅延ステージの数によって表される）が増すに従って、高周波信号成分は、低周波信号成分よりも急速にエネルギーを失う。したがって、１ステージ回路の周波数応答プロット１６０５は、比較的平坦であり、高周波信号成分が比較的高いレベルのエネルギーを保持することを示している。プロット１６１０で示すように、３ステージ回路は、かなりの量の高周波エネルギーを信号から抑制する。最後に、プロット１６１５は、５ステージ回路がさらに大きな量の高周波信号強度を失うことを示している。５ＧＨｚにおいて、１ステージは１ｄＢの損失を有し、３ステージは３ｄＢの損失を有し、５ステージは５ｄＢの損失を有する。
より一般的には、所与の周波数におけるｄＢ単位でのロールオフ、ＲｄＢは、次の式に従ってステージの数Ｎとともに直線的に増加する。
Ｒｄｂ＝−２０ｌｏｇ（Ｈ（ω））＝Ｎｌｏｇ（（（１＋（ωＲＣ）２））１／２）
遅延線において、ステージの数Ｎは、遅延の量に対応する。上記のように、ロールオフは遅延の追加とともに増加する。結果として、線形遅延線の有用な周波数は、所望の遅延の量に逆比例する。言い換えると、時間遅延の追加を介して、受動遅延線の精巧さを増すということは、高周波信号成分を望ましくなく減衰させるということをもたらす可能性がある。その高周波減衰は、高速信号を処理するための回路の能力、または高周波信号成分を含むクロストークなどの信号効果をエミュレートするための回路の能力を制限する可能性がある。
上記の高周波劣化は、伝送路および合成伝送路の損失が非常に大きい集積回路において問題となる可能性がある。結果として、そのような伝送路は、例えば、５ギガビット／秒（「Ｇｂｓ」）の信号について１ナノ秒（「ｎｓ」）程度の大きな遅延を提供するためには適していない可能性がある。
ただし、能動回路技術が、このロールオフの問題を克服することが可能である。以下でさらに詳細に説明するように、エミュレーションチャネル１５１０は、高周波信号強度をブーストするための能動回路技術を有益に含んでいてもよい。
次に、図１７を参照すると、この図は、本発明の実施形態に係る直列に接続された能動ステージに基づく回路について、時間の関数である信号振幅の例示的プロット１７００を示したものである。図１７は、制限的な方法で動作する能動回路が、図１６を参照して上記で説明した周波数ロールオフの問題を、どのようにして克服できるかを示すものである。より具体的には、それらの能動回路は、大幅な高周波振幅の損失または周波数帯域幅の劣化なしに信号を再生することが可能である。
図１７を参照すると、プロット１７００は、一連の制限増幅器を通した信号の伝播を示している。各ステージにおいて、信号は約１．２ボルトから約０．７５ボルトに減衰し、その後、増幅されて約１．２ボルトに戻される。したがって、６番目の増幅器の出力における信号振幅は、２番目の増幅器から出力される信号振幅と実質的に同じである。入力振幅が、出力応答を制限するのに十分であるならば、信号は一連の増幅器を通して伝播する際に実質的に再生される。
例示的実施形態では、エミュレーションチャネル１５１０の時間整合モジュール１５３５とＦＩＲフィルタ１５６０とは、それぞれが電子的に調節可能であり、かつ能動遅延線を備えた差動の混合信号遅延を含んでいる。この原理は、入力信号が混合信号遅延の制限を引き起こすパルスである場合に効果的である。
エミュレーションチャネル１５１０は、出力１５９０に近い信号処理のより後のステージにおいて、線形回路を含むアナログ処理を適用する。特に、ロールオフを示す可能性がある要素は、図２２を参照して以下でさらに詳細に説明するＦＩＲフィルタ１５６０のタップ重み付け増幅器２２１０Ａ〜Ｅと加算ノード２２４０とである。（入力１５２０に近い）前部において、制限、混合信号遅延を使用し、（出力１５９０に近い）後部において、線形アナログ信号処理を使用することにより、高速で調節可能な遅延１５３０Ａ、１５３０Ｂ、１５３０ＣおよびＦＩＲフィルタ１５６０は、コンパクトな集積回路の形態を有することが可能である。さらに、エミュレーションチャネル１５１０は、望ましい周波数応答を示すことができ、また高忠実度の信号を提供することが可能である。
次に、図１８を参照すると、この図は、本発明の実施形態に係る入力信号を制御可能に遅延させるための例示的回路１８００の機能ブロック図を示したものである。すなわち、電子的に調節可能な混合信号遅延のブロック図を図１８に示している。例示的実施形態において、上記で説明した図１５の時間整合モジュール１５３０Ａ、１５３０Ｂ、１５３０Ｃは、それぞれが回路１８００のうちの少なくとも１つを含んでいる。それぞれの時間整合モジュール１５３０Ａ、１５３０Ｂ、１５３０Ｃが、回路１８００のうちの２つ以上を含んでいる場合、それらの回路１８００は、通常、遅延が加算されるように直列配置で相互に結合される。
一例示的実施形態では、回路１８００は、以下で説明するように、信号整形のための機能を提供する。例えば、回路１８００は、図３０に示した以下で説明するプロセス３０００を介した信号処理方法と共同で機能させてもよい。
入力信号１８０１は２つの支線に分かれ、一方がスルー経路１８０５に対応し、もう一方が最大遅延経路１８１０に対応する。調節可能な選択回路１８２０は、スルー経路１８０５からの信号を、最大遅延経路１８１０からの遅延させられた信号に加算する。調節可能な選択回路１８２０は、この加算を制御線１８２２上の制御信号から導き出された相補型重み付けを用いて実行する。
制御信号１８２２は、最大遅延経路１８１０の重み付けを増加させ、その一方で同時にスルー経路１８０５の重み付けを減少させること、ならびにその逆が可能である。あるいは、調節可能な選択回路１８２０は、制御信号１８２２の制御下で最大遅延経路１８１０の寄与を減少させ、その一方でスルー経路１８０５の寄与を増加させてもよい。すなわち、調節可能な選択回路１８２０は、増幅器１８２４、１８２６の利得を協働的な方法で変更し、一方の利得が増加する場合は他方の利得を減少させ、またその逆も行う。したがって、システム１８００は、差動増幅器１８２４、１８２６と、電流ステアリングとを使用して、一方が他方に比較して遅延させられた２つの信号の重み付けされた加算を実施する。
適切にスケーリングされて遅延させられた信号と、スルー信号とを加算することにより、スルー遅延と最大遅延との間の遅延を有する出力信号が作成される。言い換えると、調節可能な選択回路１８２０が出力する信号は、スルー経路１８０５の遅延と等しいか、またはそれよりも大きく、かつ遅延経路１８１０の遅延と等しいか、またはそれよりも小さい遅延を有する。
結果として生じる加算信号は、最大遅延経路１８１０を通じて伝播する間に発生したロールオフを補償するために、任意選択の等化器セクション１８３０を通過してもよい。図１７を参照して上記で説明したように、ロールオフを補償することにより、複数の遅延ステージを通じた高周波損失の累積が回避される。
ドライバステージ１８４０は、信号を２乗（スクエア）して立ち上がり時間を維持する制限動作を提供する。そのステージ１８４０は、次のステージを制限条件で駆動するのに十分な出力レベルを生成する増幅器を含んでいる。言い換えると、等化器ステージ１８３０とドライバステージ１８４０は、粗動時間整合モジュール１５３０Ａの出力信号を、下流の微動時間整合モジュール１５３０Ｂにおける後続の処理のために準備してもよい。
粗動時間整合１５３０Ａ、微動時間整合１５３０Ｂおよび可変遅延１５３０Ｃの遅延は、それぞれが図１８のブロック図に基づいていてもよい。相違点は、最大遅延経路１８１０の遅延を決定するために使用される遅延ステージ１８１５Ａ、１８１５Ｂ、１８１５Ｃ、．．．、１８１５Ｎの数である。言い換えると、粗動時間整合モジュール１５３０Ａは、一般に微動時間整合モジュール１５３０Ｂよりも多くの遅延ステージ１８１５Ａ、１８１５Ｂ、１８１５Ｃ、．．．、１８１５Ｎを有する。
次に、図１９を参照すると、この図は、本発明の実施形態による、入力信号を制御可能に遅延させるための例示的回路１８００の回路図を示す。より具体的には、図１９は、上記で説明した、ブロック図の形態で図１８に示す回路１８００の、例示的な、トランジスタレベルの実施を示す。
図１９Ａは、回路１８００の高レベルの図を提供する。回路図は、あくまで説明を目的として、２つの任意セクション１９００Ａ、１９００Ｂに分割されている。図１９Ｂおよび図１９Ｃは、それぞれそれら２つの図面セクション１９００Ａ、１９００Ｂを示している。
差動入力１８０１は、「ＩＮ＋」および「ＩＮ−」とラベル付けされている。最大遅延経路１８１０を提供するために、トランジスタ１９０１、１９０２、１９０３、１９０４、１９０５および１９０６を使用して、差動増幅器１８１５Ａ、１８１５Ｂ、１８１５Ｃが作成されている。説明の目的のために、図１９は、図１８に示して上記で説明した要素１８１５Ａ、１８１５Ｂ、１８１５Ｃとして機能する３つの増幅器を示している。ただし、上記のように増幅器の数は可変であり、１個から５個、８個、１０個、１５個、２０個またはそれ以上までの範囲であってもよい。より具体的には、図１８の遅延要素１８１５Ａは、トランジスタ１９０１とトランジスタ１９０２とを含んでいる。一方、遅延要素１８１５Ｂは、トランジスタ１９０３とトランジスタ１９０４とを含んでいる。
遅延を増加させるために、各遅延増幅器の負荷の中に任意選択のキャパシタが追加されてもよい。高速においては、自然な寄生容量で一般に十分であり、そのような補助的なキャパシタを省略することにより、面積の観点からの利点を実現してもよい。
トランジスタ１９１１、１９１２、１９１３、１９１４、１９１５および１９１６は、抵抗器１９３７および抵抗器１９３８における出力を備えた調節可能な選択回路１８２０を形成する。すなわち、例示的実施形態では、図１８の要素１８２０は、図１９のトランジスタ１９１１、１９１２、１９１３、１９１４、１９１５、および１９１６を含んでいる。
調節可能で選択を提供する（調節可能な選択回路１８２０の）電流ステアリング装置は、トランジスタ１９０７、１９０８、１９０９および１９１０を含む差動増幅器である。すなわち、トランジスタ１９０７、１９０８、１９０９および１９１０は、増幅器１８２４と増幅器１８２６との間で相補型利得を分割する。
それぞれ「Ｖｃｎｔｒｌ＋」および「Ｖｃｎｔｌ−」とラベル付けされた制御線１９５０および１９５１は、基準ＤＡＣ１５８８およびバーニヤＤＡＣ１５８０という２つのＤＡＣに接続されている。例示的実施形態では、基準ＤＡＣ１５８８およびバーニヤＤＡＣ１５８０は、実質的に相互に同一なコピーである。バーニヤＤＡＣの「１５８０」というラベル付けは、図１９の回路１５３０が、上記の粗動時間整合モジュール１５３０Ａの一部分を実施するものであるということを仮定したものである。例示的実施形態の中の微動時間整合モジュール１５３０Ｂに接続される場合、バーニヤＤＡＣのラベルは「１５８２」であってもよい。
任意に選択された等化器セクション１８３０は、トランジスタ１９１７、１９１８、１９１９、１９２０および１９２１と、抵抗１９４１と、負荷抵抗器１９３９および１９４０とからなる差動増幅器である。要素１９４１は、縮退抵抗器と見なされてもよく、そして、等化機能を作成する周波数応答整形の一部として見なされてもよい。
等化器セクション１８３０は、次の式によって記載されるゼロを有するブースト機能を提供する（「Ｃｚ」はトランジスタ１９１８および１９１９に関連する寄生容量であり、「Ｒｚ」は抵抗１９４１である）。
ω＝２／（Ｒｚ＊Ｃｚ）
図１９Ｃの回路図内に点線で示したように、必要に応じてトランジスタ１９１８および１９１９の両端に、シャント容量をさらに追加してもよい。高速においては、寄生容量で一般に十分であり、追加される容量は通常、回路から除去してもよい。
例示的実施形態では、出力ドライバ１８４０は、トランジスタ１９２２と１９２３とを含んでいる。上記のように、出力ドライバ１８４０と等化器１８３０とは、出力信号が十分な振幅と許容できる立ち上がり時間とを有することを確実にするために役立っている。調節可能な選択回路１８２０からの振幅と立ち上がり時間とが十分である場合、出力ドライバ１８４０と等化器１８３０は、回路１８００から除去されてもよい。
図１９の例示的回路実施形態１８００では、通常ＭＯＳ／ＣＭＯＳトランジスタが使用されている。ただし、代替の実施形態では、バイポーラトランジスタが使用されてもよい。図示している実施形態では、負荷抵抗器を含んでいるが、その他の例示的回路の実施形態では、能動負荷あるいは能動および受動負荷の並列接続を含んでいてもよい。
上記のように、電流ステアリング装置として特徴付けられてもよい調節可能な選択回路１８２０は、同じ基準電圧に接続された２つのＤＡＣ１５８０および１５８８によって制御されている。共通の基準電圧を使用することにより、高度のノイズ耐性と処理許容範囲とが、制御回路に提供される。
差動ＤＡＣトポロジを使用して結合された電流ステアリング装置１８２０の大きなコモンモード除去は、電圧供給線または基準線上に存在する可能性のあるコモンモードノイズを除去する。回路シミュレーションは、そのようなノイズ除去を確認すること、またはそのようなノイズ除去の解析を支援することが可能である。さらに、差動ＤＡＣトポロジは、電子的にプログラム可能なバーニヤを遅延のために提供する。
同じ基準ＤＡＣ１５８８が、粗動時間整合モジュール１５３０Ａと、微動時間整合モジュール１５３０Ｂと、可変遅延モジュール１５３０Ｃと、ＦＩＲフィルタ１５６０の遅延とに対して入力を提供してもよい。一方、これらの遅延装置１５３０Ａ、１５３０Ｂ、１５３０Ｃ、１５６０の各セットは、さまざまな適用例についての最適なパフォーマンスのために遅延を電子的に微調整するため、あるいは、プロセス、電圧または温度変化を補償するために、専用のバーニヤＤＡＣ１５８０、１５８２、１５８４、１５８６を有していてもよい。言い換えると、バーニヤＤＡＣ１５８０、１５８２、１５８４、１５８６は、ノイズ変化などの変化する条件に応じて動的なタイミング調節を行う。ＦＩＲ遅延バーニヤ１５８６は、さまざまなデータレートへの対応において特に有用であり、その理由はＦＩＲ遅延がクロストークキャンセルシステムにおいて、通常、単位間隔を整数で割った値（例えば、１または１／２）に調整されるからである。
次に、図２０を参照すると、この図は、本発明の実施形態に係る信号遅延を制御するための例示的回路１５３０の機能ブロック図を示したものである。例示的実施において、図１５の粗動時間整合モジュール１５３０Ａ、微動時間整合モジュール１５３０Ｂ、可変遅延モジュール１５３０Ｃは、それぞれが図２０にブロック図の形態で示す回路１５３０を含んでいてもよい。
以下でさらに詳細に説明するように、回路１５３０では、粗動および微動時間整合モジュール１５３０Ａ、１５３０Ｂ内で任意の所与の時間において、信号遅延を提供している動作中の遅延要素１８００Ａ、１８００Ｂ、１８００Ｃの数を選択する。図２０では、３つの能動遅延要素１８００Ａ、１８００Ｂ、１８００Ｃを示しているが、実際の数は、わずか２個であってもよく、あるいは５個、１０個、１５個などの何らかのより大きな数であってもよい。図１８および図１９は、図２０に示す３つの能動遅延要素１８００Ａ、１８００Ｂ、１８００Ｃのそれぞれの例示的実施形態をブロック図として、および回路図として示したものである。
したがって、例示的実施形態において、図２０のブロック図は、図１５の微動時間整合モジュール１５３０Ｂを説明してもよい。一方、図１８のブロック図１８００は、図２０の３つの遅延１８００Ａ、１８００Ｂ、１８００Ｃのうちの１つの例示的実施形態を説明したものである。
さらに、図２０のブロック図は、エミュレーションチャネル１５１０の遅延動作またはタイミング機能を説明しているとみなしてもよい。図２０のシステム１５３０と関連付けられたプロセス２９００を、図２９を参照して以下でさらに詳細に説明する。
入力信号２００５は、バイパス増幅器２０２０Ａ、２０２０Ｂ、２０２０Ｃ、２０２０Ｄに並列に入力を送り込んでいる。スイッチ２０３０Ａ、２０３０Ｂは、遅延要素１８００Ｂ、１８００Ｃが、先行する遅延要素１８００Ａ、１８００Ｂから入力を受け取るか、または関連するバイパス増幅器２０２０Ｂ、２０２０Ｃから入力を受け取るかを決定する。
例えば、スイッチ２０３０Ｂは、バイパス増幅器２０２０Ｂの出力または遅延要素１８００Ａの出力を選択する。例示的実施形態では、バイパス増幅器２０２０Ａ、２０２０Ｂ、２０２０Ｃ、２０２０Ｄのうちの正確に１つが、任意の時点において有効にされる。したがって、増幅器２０２０Ａ、２０２０Ｂ、２０２０Ｃ、２０２０Ｄと、通常は半導体トランジスタ要素である関連するスイッチング装置２０３０Ａ、２０３０Ｂ、２０３０Ｃとは、信号ルーティング要素のバンクまたは組とみなしてもよい。
エミュレーションチャネルは、入力信号を遅延させるアクティブ状態にない任意の遅延要素１８００Ａ、１８００Ｂ、１８００Ｃの電源をオフにし、停止し、または除去する。そのような状況において遅延要素１８００Ａ、１８００Ｂ、１８００Ｃをオフにすることは、電力消費を減少させるだけでなく、さらにスイッチ２０３０Ａ、２０３０Ｂ、２０３０Ｃ、２０３０Ｄの作成を支援する。
次の表は、時間遅延のレベルを選択および制御するための例示的方式を提供する。より具体的には、この表は特定のバイパス増幅器および遅延の設定に対して、いずれの遅延要素１８００Ａ、１８００Ｂ、１８００Ｃが有効にされるかを示している。
Figure 2012110031
最大の遅延のためには、すべての遅延要素１８００Ａ、１８００Ｂ、１８００Ｃがアクティブであり、そして、バイパス増幅器２０２０Ｂ、２０２０Ｃおよび２０２０Ｄが非アクティブである一方で、増幅器２０２０Ａは遅延２０１０Ａに入力を送り込む。このシナリオにおいて、信号は遅延要素１８００Ａ、１８００Ｂ、１８００Ｃのそれぞれを通じて順次伝播する。
最小の遅延のためには、バイパス増幅器３ ２０２０Ｄが選択され、すべての遅延要素１８００Ａ、１８００Ｂ、１８００Ｃはオフにされる。このシナリオでは、信号は、３つのすべての遅延要素１８００Ａ、１８００Ｂ、１８００Ｃをバイパスするか、またはそれらを避けて流れる。
一つの例示的実施形態では、入力２００５と第１の遅延要素２０１０との間のバイパス増幅器２０２０Ａは除去されてもよい。ただし、そのような除去は、等しくない時間遅延を有する追加の信号遅延をもたらす。追加の信号遅延は、通常、バイパス増幅器とその関連する遅延要素との合成遅延である。
次に、図２１を参照すると、この図は、本発明の実施形態に係る信号遅延を制御するための例示的回路２０５０の回路図を示したものである。より具体的には、図２１は、図２０を参照して上記で説明したスイッチング機能の例示的なトランジスタレベルの実施を示したものであり、遅延要素１８００Ａ、１８００Ｂ、１８００Ｃのうちの１つと、バイパス増幅器２０２０Ａ、２０２０Ｂ、２０２０Ｃ、２０２０Ｄのうちの関連する１つとを示している。
説明の目的のために、回路２０５０は、１つの遅延要素１８００Ａと、関連する１つのバイパス増幅器２０２０Ｂとに関して説明する。バイパス増幅器２０２０Ｂは、遅延要素１８００Ａを選択するため、またはバイパスするために、遅延要素１８００Ａと組み合わせて動作する。
回路ポート２１００Ａおよび２１００Ｂは、遅延要素１８００Ａへのインタフェースを提供する。回路ポート２１１０Ａおよび２１１０Ｂは、バイパス増幅器２０２０Ｂへのインタフェースを提供する。一方、ポート２１６５および２１７５は、それぞれ遅延要素１８００Ａおよびバイパス増幅器２０２０Ｂのためのイネーブル信号を受信する。
共通負荷２１６０Ａおよび２１６０Ｂは、遅延要素１８００Ａおよび対応するバイパス増幅器２０２０Ｂの間で共有される。トランジスタ２１００Ａおよび２１００Ｂは、遅延要素１８００Ａの差動出力を表す。
トランジスタ２１２０および２１３０は、電流源２１３５のための電流ミラーを形成する。トランジスタ２１１０Ａおよび２１１０Ｂは、差動バイパス増幅器２０２０Ｂの機能を表し、また提供する。トランジスタ２１４０および２１５０は、電流源２１５５のための電流ミラーである。
遅延１８００Ａを有効にし、バイパス増幅器２０２０Ｂを無効にするには、ポート２１７０上のロー電圧によってトランジスタ２１２５がオフにされ、ポート２１６５上のハイ電圧を使用してトランジスタ２１４５がオンにされなければならない。ポート２１７０上のロー電圧をオフにすると、トランジスタ２１００Ａおよび２１００Ｂを通じて電流が流れるという結果になる。ポート２１６５上にハイ電圧を印加すると、電流ミラー電圧がトランジスタ２１４０までプルダウンされ、それによってトランジスタ２１１０Ａおよび２１１０Ｂはオフになる。
バイパス増幅器２０２０Ｂを有効にし、遅延要素１８００Ａを無効にするには、ポート２１７０にハイ電圧が印加され、ポート２１６５にロー電圧が印加される。遅延経路を選択するために電流モードスイッチングを使用するというこの方法は、一般にバイパス要素としてＭＯＳスイッチを使用する方法と比べて、優れたパフォーマンスと帯域幅を提供する。
次に、図２２を参照すると、この図は、本発明の例示的実施形態に係る例示的有限インパルス応答（ＦＩＲ）フィルタ１５６０の回路図を示したものである。より具体的には、図２２は、上記で説明した混合信号遅延に基づいて、やはり上記で説明したＦＩＲフィルタ１５６０の例示的実施形態を提供する。
５タップのＦＩＲフィルタ１５６０を示しているが、タップの数は適用パラメータに従って変更してもよい。混合信号遅延要素１５３０ａ、１５３０ｂ、１５３０ｃ、１５３０ｄ、１５３０ｅは、５つのタップ係数増幅器２２１０Ａ、２２１０Ｂ、２２１０Ｃ、２２１０Ｄおよび２２１０Ｅに接続されている。
遅延要素１５３０ｅは、タップ遅延の均一性を維持するために最後に配置されており、厳密に必要なものではない。タップ重み付け増幅器２２１０は電流ステアリングによって動作する差動可変利得増幅器である。例示的実施形態では、タップ重み付け増幅器２２１０はギルバートセル（Ｇｉｌｂｅｒｔ ｃｅｌｌ）の変形とみなしてもよい。
タップ係数２２１０Ａ、２２１０Ｂ、２２１０Ｃ、２２１０Ｄおよび２２１０Ｅは、それぞれ個別のＤＡＣ２２２０と、共通基準ＤＡＣ１５８８とによって制御されている。各タップ係数２２１０Ａ、２２１０Ｂ、２２１０Ｃ、２２１０Ｄおよび２２１０Ｅは、対応するタップ係数ＤＡＣ２２２０Ａ〜Ｅと基準ＤＡＣ１５８８との差動電圧の関数である。タップ係数は正または負であってもよい。
係数ＤＡＣ２２２０Ａ〜Ｅおよび基準ＤＡＣ１５８８は、同じ回路の実質的に同一のコピーであってもよく、また実質的に同一の基準電圧を有していてもよい。共通のアーキテクチャを共有することは、コモンモードノイズと電源ノイズとに対する耐性を提供するために役立つ。
基準ＤＡＣ２２３０は、必要に応じて遅延要素１５３０ａ、１５３０ｂ、１５３０ｃ、１５３０ｄ、１５３０ｅと共有されてもよい。すべてのタップ係数増幅器の出力は、加算ノード２２４０で合成される。加算プロセスは、タップ係数増幅器２２１０Ａ〜Ｅの出力電流を、すべてのタップ係数増幅器２２１０Ａ〜Ｅによって一般に共有されている差動負荷内において加算することによって発生する。ＦＩＲフィルタ１５６０の加算ノード２２４０からの出力２２５０は、エミュレーションチャネル１５１０の出力を提供する。
図１５〜図２２は、一般にＣＭＯＳでの実施を示しているが、その他の回路および／または製造技術を使用してもよい。例えば、ＣＭＯＳトランジスタの代わりにバイポーラトランジスタを用いてもよい。抵抗器として示している負荷は、その代わりに能動負荷あるいは受動および能動負荷の並列接続であってもよい。さらに、図示しているＤＡＣ１５８０、１５８２、１５８４、１５８６のうちの１つ以上は、アナログ電圧制御に取り替えてもよい。
一つの例示的実施形態では、クロストークキャンセル装置が、図１５に示して上記で説明した粗動、微動および可変時間整合ブロック１５３０Ａ、１５３０Ｂ、１５３０Ｃよりも多くの時間整合装置を含んでいてもよいし、または少ない時間整合装置を含んでいてもよい。さらに、時間整合ブロック１５３０Ａ、１５３０Ｂ、１５３０Ｃの順序は、変更されていてもよい。例えば、例示的実施形態では、可変遅延１５３０Ｃが微動時間整合１５３０Ｂに入力を送り込んでもよく、次に微動時間整合１５３０Ｂは粗動時間整合１５３０Ａに入力を送り込んでもよい。
別の変形形態では、ＦＩＲフィルタ１５６０内のタップの数は、上記の例示的数よりも少なくてもよく、または多くてもよい。さらに別の変形形態では、任意に選択された可変利得増幅器がＦＩＲ加算ノード２２４０の後に配置されてもよい。そのような増幅器は、タップ係数２２１０Ａ、２２１０Ｂ、２２１０Ｃ、２２１０Ｄおよび２２１０Ｅを変更することなく、エミュレーションチャネルの出力振幅の制御を容易にすることができる。ただし、加算ノード２２４０の後に可変利得増幅器を追加することは、一般に利用可能な帯域幅を低下させる場合がある。
図１５のシステム１５１０の実施形態は、０．１８ミクロン（「μｍ」）および０．１３μｍＣＭＯＳ技術を使用して製造された。製造およびテストの際に、０．１８μｍ集積回路は、上記の図示している要素１５３０Ａ、１５３０Ｂ、１５３０Ｃおよび１５６０に一般に対応しており、それぞれ約１５５ピコ秒（「ｐｓ」）の粗動選択可能遅延を３つと、それぞれ約４５ｐｓの微動選択可能遅延を３つと、約８０ｐｓの遅延を有する５タップＦＩＲフィルタとを含んでいた。図２３〜図２８は、そのような製造された装置の実験室テストの結果を示す。
図２３は、本発明の実施形態に係るエミュレーションチャネル回路１５１０からの出力パルスについての時間の関数である電圧の例示的プロット２３００を示したものである。より具体的には、プロット２３００は、０．１８μｍＣＭＯＳに基づいたエミュレーションチャネル回路１５１０の実施形態を通り、１つの入力パルスについての５Ｇｂｓにおける出力パルスを示す。テストに備えて、ＦＩＲフィルタ係数２２２０Ａ、２２２０Ｂ、２２２０Ｃ、２２２０Ｄ、２２２０Ｅは、信号整形なしで信号を通過させるために、それぞれ正規化された（１ ０ ０ ０ ０）に設定された。
図２４は、本発明の実施形態に係るエミュレーションチャネル回路１５１０からの出力パルスの時間の関数である電圧の例示的プロット２４００を示したものである。より具体的には、図２４は、ＦＩＲフィルタ１５６０のパルス整形を行う能力の実証を提供する。実証のために、エミュレーションチャネル回路１５１０の実施形態は０．１８μｍＣＭＯＳを使用して製造された。
ＦＩＲフィルタ係数２２２０Ａ、２２２０Ｂ、２２２０Ｃ、２２２０Ｄ、２２２０Ｅは、それぞれ正規化された（１ ０ ０ ０ −１）に設定された。これらの値を使用して、回路１５１０は１つの５Ｇｂｓ入力パルスを処理し、２つの出力パルスを作成する。２つの出力パルスは、図２４に示すように、それぞれベースライン２４３０よりも上に上昇して下に下降する第１のパルス２４１０、およびそれを反転した第２のパルス２４２０を含んでいる。
このシナリオにおいては、ＦＩＲフィルタ１５６０は、ハイパスフィルタとして効果的に機能する。より一般的には、可変タップ係数２２２０Ａ、２２２０Ｂ、２２２０Ｃ、２２２０Ｄ、２２２０Ｅは、ＦＩＲフィルタ１５６０が広範のさまざまなフィルタ応答を提供し、それによって柔軟性を提供し、広範な適用例をサポートしてもよいように設定されることが可能である。
一つの例示的実施形態では、図１８の回路１５３０は、波形２４００に類似した信号を出力してもよい。
エミュレーション回路１５１０の実施形態は、０．１３μｍＣＭＯＳによる集積回路としても製造された。そのバージョンは約１６０ｐｓの粗動選択可能遅延を６つと、約８５ｐｓの微動選択可能遅延を２つと、約９５ｐｓの遅延を有する５タップＦＩＲフィルタとを有しており、それぞれ、そして一般に図１５に示して上記で説明した要素１５３０Ａ、１５３０Ｂ、１５３０Ｃおよび１５６０に対応している。プロセス、電圧および温度に対して単位間隔全体を通じた有効範囲を確実にするために、可変遅延セクション１５３０Ｃは約２微動遅延をカバーするように設計されている。０．１３μｍＣＭＯＳ実施は、ＤＡＣ設定を通じてプログラム可能な遅延バーニヤを有する。
図２５は、本発明の実施形態に係るエミュレーションチャネル回路１５１０について、遅延プロットのファミリーの例示的グラフ２５００を示したものである。より具体的には、図２５は、エミュレーションチャネル回路１５１０を通じて測定された相対遅延を示したものであり、５Ｇｂｓのデータレートでｘ軸上の遅延インデックスによって示されている粗動および微動遅延設定の関数として示されている。図示されているデータは、製造された装置の実験室テストを介して収集された。相対遅延は、さまざまな遅延バーニヤ設定についても示されており、これは遅延要素を微調整し、それによって選択可能なレベルの信号遅延を提供するバーニヤの能力を実証している。
図２６は、本発明の実施形態に係るエミュレーションチャネル回路１５１０の遅延設定の関数として測定された遅延の例示的プロット２６００を示したものである。データは、上記の説明に沿って構築された装置の実験室テストにおいて収集された。可変遅延は、５Ｇｂｓにおける１６進ＤＡＣ設定の関数として特徴付けられている。プロット２６００は、粗動遅延と微動遅延と可変遅延との合成が、複数の単位間隔にわたる遅延の完全な有効範囲を提供していることを示している。さらに、データは、実際の遅延が広い範囲にわたって設定されてもよいということ、そして、その範囲のかなりの部分にわたって遅延は実質的に線形であるということを示している。
図２７は、本発明の実施形態に係るエミュレーションチャネル回路１５１０についての立ち上がり時間の例示的プロット２７００を示したものである。より具体的には、プロット２７００は、エミュレーションチャネル１５１０の物理的０．１３μｍ集積回路によって実施された実験室テストにおいて取得されたデータを示している。エミュレーションチャネルを通過した後のパルスの２０％〜８０％立ち上がり時間は１２７ｐｓである。すなわち、パルスは、その定常状態の２０％から８０％の値に、約１２７ｐｓ後に立ち上がる。
図２８は、本発明の実施形態に係るエミュレーションチャネル回路１５１０についての例示的アイダイアグラム２７００を示したものである。図示されているアイダイアグラム２７００は、ＰＲＢＳ３１に基づいた疑似ランダムビットシーケンス（ＰＲＢＳ）を含み、５Ｇｂｓの通信信号を含んだエミュレーションチャネル回路１５１０の実験室テストで収集された。
上記のように、アイダイアグラムは、信号品質の可視指示を提供する。アイダイアグラム内の「眼」の開きのレベルは、信号の品質または完全性のレベルと相互に関連している。すなわち、アイダイアグラム内のノイズのあるゆがんだ、または閉じられた眼は、通常、信号の損傷を示す。アイダイアグラムは、ジッタ、タイミング問題、ノイズなどの損傷を明らかにすることが可能である。
図示しているテストのために、ＦＩＲフィルタ係数２２２０Ａ、２２２０Ｂ、２２２０Ｃ、２２２０Ｄ、２２２０Ｅは、それぞれ正規化された（０ ０ １ ０ ０）に設定された。この開いているアイダイアグラム２８００は、エミュレーションチャネル１５１０を通じて信号が伝播する際に、信号の完全性が望ましく維持されていることを示している。
次に、図２９を参照すると、この図は、本発明の実施形態に係る信号への効果をエミュレートすることに関連し、信号を遅延させるための例示的プロセス２９００のフローチャートを示したものである。信号の遅延と題されたプロセス２９００について、上記の図２０を例示的に参照して説明する。
例示的実施形態では、プロセス２９００またはその中の選択されたステップは、図１８のシステム１８００、図１５のシステム１５３５、粗動時間整合モジュール１５３０Ａ、微動時間整合モジュール１５３０Ｂ、可変遅延モジュール１５３０ＣまたはＦＩＲフィルタ１５６０において発生してもよい。プロセス２９００は、ネットワークを通過する信号のルートに基づいて、調節可能な量の遅延を提供するために、遅延要素のネットワークを通じて信号をルーティングするための方法の例とみなしてもよい。
ステップ２９１０において、例えば回路１５３０などの信号遅延装置が、所望のレベルの信号遅延を指定する制御線２００５上の制御信号を受信する。制御信号は、例えば絶対遅延、目標遅延、相対遅延、時間、時間遅延の増分変化あるいは時間遅延を増加または減少させるための指示を、指定または定義してもよい。制御バス１５７０は、制御線２００５に入力を提供してもよく、または制御線２００５を含んでいてもよい。
ステップ２９２０において、スイッチング要素２０３０Ａ、２０３０Ｂ、２０３０Ｃのバンクまたは組が、制御信号に従った状態を呈する。すなわち、ルーティング要素とみなしてもよいスイッチング要素２０３０Ａ、２０３０Ｂ、２０３０Ｃのそれぞれが、２つ以上の経路のうちの１つを通じて電気の流れを導くために設定される。例えば、スイッチ２０３０Ａ、２０３０Ｂ、２０３０Ｃは、上記の表に記載した状態を有してもよい。
ステップ２９３０において、スイッチング要素２０３０Ａ、２０３０Ｂ、２０３０Ｃが１つの状態に設定されている場合、信号はすべての遅延要素１８００Ａ、１８００Ｂ、１８００Ｃを通じて流れる。この状況では、遅延要素１８００Ａ、１８００Ｂ、１８００Ｃのそれぞれの遅延は累積的であり、伝送される信号は比較的長い時間、遅延させられる。この状態では、スイッチ２０３０Ａ、２０３０Ｂ、２０３０Ｃ（通常は、ソリッドステートであり、トランジスタを含む）は、直列配置で接続される。この配置では、スイッチ２０３０Ａは、図２０に示されている状態とは反対の状態を有し、一方、スイッチ２０３０Ｂおよび２０３０Ｃは、図示されている配置となる。
ステップ２９４０において、制御信号によってスイッチ２０３０Ａ、２０３０Ｂ、２０３０Ｃが第２の状態に設定されている場合、信号は少なくとも１つの遅延要素１８００Ａを避けて通るか、またはバイパスし、そして、少なくとも１つのその他の遅延要素１８００Ｂ、１８００Ｃを通過する。図２０は、そのような例示的配置にあるスイッチ２０３０Ａ、２０３０Ｂ、２０３０Ｃを示す。
ステップ２９５０において、図５、図７および／または図８のモジュール５０５、または図９のモジュール９００などのコントローラが、遅延をさらに精密にするために、状態を調節、変更または更新する。すなわち、エミュレーションチャネル１５１０は、付与される遅延とエミュレートされる信号効果との間の一致を提供するために、上記の動的フィードバックを使用する。プロセス２９００は、エミュレーション処理に関連して信号に適用される遅延のレベルをさらに精密に処理を継続するために、ステップ２９５０に続いて繰り返される。
次に、図３０を参照すると、この図は、本発明の実施形態に係る信号変換をエミュレートすることに関連して、遅延させられた信号を合成するための例示的プロセス３０００のフローチャートを示したものである。遅延させられ重み付けされた信号の加算と題されたプロセス３０００について、上記の図１８を例示的に参照して説明する。
例示的実施形態では、プロセス３０００またはその中の選択されたステップは、図１８のシステム１８００、図１５のシステム１５３５、粗動時間整合モジュール１５３０Ａ、微動時間整合モジュール１５３０Ｂ、可変遅延モジュール１５３０ＣまたはＦＩＲフィルタ１５６０において発生してもよい。
さらに、プロセス３０００とプロセス２９００とは相互に並列に実行されてもよく、プロセス３０００がプロセス２９００に入力を送り込んでもよく、またはプロセス２９００がプロセス３０００に入力を送り込んでもよい。プロセス３０００は、それぞれが異なる遅延を有する２つの信号経路を通じて信号を送り込み、２つの信号経路の出力の重み付けされた和を作成する方法の例とみなしてもよい。
ステップ３０１０において、エミュレーションチャネル１５１０は、サンプル信号の第１の部分が遅延線１８１０を通るように導き、その一方、第２の部分がスルー線１８０５上を伝送するように導く。言い換えると、サンプル信号は、全体的に、または部分的に、異なる量の遅延を提供する２つの信号経路１８０５、１８１０を通じて伝送される。遅延線とみなしてもよい遅延経路１８１０は、少なくとも１つの遅延要素１８１５Ａ、１８１５Ｂ、１８１５Ｃ、１８１５Ｎを有する。したがって、信号が遅延経路１８１０を通じて伝播するための伝送時間は、信号がスルー経路１８０５を通じて伝播するための伝送時間よりも大きい。
ステップ３０２０において、調節可能な選択回路１８２０は、遅延経路１８１０およびスルー経路１８０５からそれぞれの信号を受信し、その際、スルー経路の信号は遅延経路の信号に先立って到着する。
ステップ３０３０において、調節可能な選択回路１８２０は、相補型の重み付け係数を、遅延させられた信号とスルー経路信号とに適用し、結果を合成する。しがたって、調節可能な選択回路１８３０は、スルー経路１８０５からの信号に第１の利得を適用し、遅延経路１８１０からの信号に第２の利得を適用する。図１８を参照して上記で説明したように、２つの利得は、通常、相互に相補的である。重み付けされるか、または相補的に増幅された信号を合成することは、通常、２つの信号を一緒に加算または合計することを含んでいる。
ステップ３０４０において、調節可能な選択回路１８２０は、重み付けの指定を含む制御信号を、制御線１８２２を介して受信する。制御信号は、調節可能な選択回路１８２０が遅延経路１８１０およびスルー経路１８０５の出力に適用する相対的な重みまたは利得を設定する。
図５、図７および／または図８のモジュール５０５、または図９のモジュール９００などのコントローラは、制御信号とその重み付けの指定とを、調節、変更、更新する。システム１５３０は、上記の動的フィードバックを使用し、これによって別の信号または信号効果に類似したエミュレーション信号を提供する。プロセス３０００は、エミュレーション処理に関連して信号サンプルに適用される信号処理のレベルをさらに精密にする処理を継続するために、ステップ３０４０に続いて繰り返される。
要約すると、本発明の例示的実施形態は、アナログおよびデジタル信号処理（または、デジタル制御の下でのアナログ信号処理）を、デジタル信号のサンプルに（あるいは、信号パルスに、または何らかのその他の信号に）適用してもよい。信号処理は、信号効果の表現を作成するために、サンプルを整形し、遅延させてもよい。表現される信号効果は、例えば、クロストークまたは何らかのその他の現象であってもよい。
本発明によるシステムは、１つの通信信号上に、別の信号によって負わされたクロストークを、キャンセル、補正または補償する回路を含んでいてもよいが、当業者は本発明がこの適用例に限定されないこと、および本明細書に記載した実施形態は例示的なものであり限定的なものではないことを理解するであろう。さらに、本明細書に記載した本発明の実施形態のさまざまなその他の代替が、本発明の実施において使用されてもよいことが理解されるべきである。本発明の範囲は、特許請求の範囲によってのみ限定されることが意図されている。
（関連出願の相互参照）
本出願は、２００６年１月１９日出願の「Ｍｅｔｈｏｄ ａｎｄ Ｓｙｓｔｅｍ ｆｏｒ Ｃｒｏｓｓｔａｌｋ Ｃａｎｃｅｌｌａｔｉｏｎ」と題された米国特許出願第１１／３３４，８６４号の一部継続出願であり、かつその優先権の利益を主張するものである。米国特許出願第１１／３３４，８６４号の全内容は、参照することにより本明細書に援用されるものとする。
米国特許出願第１１／３３４，８６４号は、２００６年５月２３日に米国特許第７，０５０，３８８号として特許付与された、２００４年８月５日出願の「Ｍｅｔｈｏｄ ａｎｄ Ｓｙｓｔｅｍ ｆｏｒ Ｃｒｏｓｓｔａｌｋ Ｃａｎｃｅｌｌａｔｉｏｎ」と題された米国特許出願第１０／９１１，９１５号の継続出願である。米国特許出願第１０／９１１，９１５号の全内容は、参照することにより本明細書に援用されるものとする。
米国特許出願第１０／９１１，９１５号は、２００３年８月７日出願の「Ｍｅｔｈｏｄ ｆｏｒ Ｃｒｏｓｓｔａｌｋ Ｃａｎｃｅｌｌａｔｉｏｎ ｉｎ Ｈｉｇｈ−Ｓｐｅｅｄ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ｓｙｓｔｅｍｓ」と題された米国仮特許出願第６０／４９４，０７２号の優先権の利益を主張するものである。米国仮特許出願第６０／４９４，０７２号の全内容は、参照することにより本明細書に援用されるものとする。
本出願は、さらに、２００５年８月２３日出願の「Ｈｉｇｈ Ｓｐｅｅｄ， Ｍｉｘｅｄ−Ｓｉｇｎａｌ Ａｄｊｕｓｔａｂｌｅ Ｆｉｌｔｅｒ ａｎｄ Ｅｍｕｌａｔｉｏｎ Ｃｈａｎｎｅｌ」と題された米国仮特許出願第６０／７１０，５７３号の優先権の利益を主張するものである。米国仮特許出願第６０／７１０，５７３号の全内容は、参照することにより本明細書に援用されるものとする。
本出願は、２００２年３月２８日出願の「Ｍｅｔｈｏｄ ａｎｄ Ｓｙｓｔｅｍ ｆｏｒ Ｄｅｃｏｄｉｎｇ Ｍｕｌｔｉｌｅｖｅｌ Ｓｉｇｎａｌｓ」と題された米国特許出願第１０／１０８，５９８号、および２００３年７月１５日出願の「Ａｄａｐｔｉｖｅ Ｎｏｉｓｅ Ｆｉｌｔｅｒｉｎｇ ａｎｄ Ｅｑｕａｌｉｚａｔｉｏｎ ｆｏｒ Ｏｐｔｉｍａｌ Ｈｉｇｈ Ｓｐｅｅｄ Ｍｕｌｔｉｌｅｖｅｌ Ｓｉｇｎａｌ Ｄｅｃｏｄｉｎｇ」と題された米国特許出願第１０／６２０，４７７号に関連する。米国特許出願第１０／１０８，５９８号および米国特許出願第１０／６２０，４７７号の全内容は、参照することにより本明細書に援用されるものとする。
本発明は、通信の分野に関し、より具体的には、２つ以上の高速通信チャネル間で発生する可能性のあるクロストーク干渉などの信号または信号効果を、モデル化、エミュレート、またはシミュレートすることに関する。
通信サービスの消費の増加は、通信システムにおけるデータ搬送容量または帯域幅の増加の必要性を促す。クロストークとして知られる現象は、それらの通信システム内でしばしば発生して、高速信号伝送を損ない、これによって通信帯域幅を望まない低いレベルに制限する可能性がある。
クロストークは、１つの通信チャネル内の信号が、別のチャネル上で通信されている異なる信号からの干渉（または妨害）によって害される現象で、通信システム内で生じるものである。干渉は、さまざまな効果が原因で生じる場合がある。例えば、回路基板、電気コネクタ、およびツイストペアケーブル束などの電気システム内で、各電気経路はチャネルとして機能する。高い通信速度においては、これらの導電性経路はアンテナのように振る舞い、電磁エネルギーの放射および受信の両方を行う。本明細書で「アグレッシングチャネル（ａｇｇｒｅｓｓｉｎｇ ｃｈａｎｎｅｌ）」と呼んでいる１つのチャネルから放射されるエネルギーは、本明細書で「ビクティムチャネル（ｖｉｃｔｉｍ ｃｈａｎｎｅｌ）」と呼ぶ別のチャネル内に望んでいないにも関わらず結合されるか、またはそのチャネルによって受信される。「クロストーク」として知られる信号エネルギーのこのような望まない伝達は、受信するチャネル上のデータの完全性を損なう可能性がある。１つのチャネルが、１つ以上の他のチャネルにエネルギーを放射することと、１つ以上の他のチャネルからエネルギーを受信することの両方を行う可能性があるという点で、クロストークは、通常、双方向性である。
クロストークは、容量結合されるクロストーク、誘導結合されるクロストークまたは放射されるクロストークなど、いくつかの方法で発生する可能性がある。クロストークは、バックプレーンまたはケーブル環境内で、大きな問題となる可能性がある。複数ピンコネクタ内での結合は、しばしばクロストークの主要なメカニズムである。通信リンクの送信端または近位端において結合が発生する場合、その結合はしばしば近端クロストークまたは「ＮＥＸＴ」と呼ばれる。受信または遠位側で発生する場合、その結合はしばしば遠端クロストークまたは「ＦＥＸＴ」と呼ばれる。ＮＥＸＴは、一般にＦＥＸＴよりも深刻である。
バックプレーンシステムにおいて、ＮＥＸＴは、通常送信信号が受信信号に干渉することによって発生する。そのような送信信号は、集積回路であってもよいシリアライザ／デシリアライザ（「ＳＥＲＤＥＳ」）装置内で発生する可能性がある。受信信号は、一般にＳＥＲＤＥＳ装置への到着時には減衰しており、そのため通常、送信信号は受信信号よりも大きくなる。送信信号から来るＮＥＸＴは、受信信号の品質をビットエラーが発生するレベルまで深刻に損なう可能性がある。
クロストークは、通信システムの増加するスループットレートへの重大な障害として浮上しつつある。特に対処しない場合、クロストークは、しばしばノイズとして現れる。特に、クロストークは、受信される信号の値の不確実性を増加させることによって信号品質を低下させ、それによって信頼性の高い通信をより困難にする、すなわち、データエラーが発生する確率が増加する。言い換えると、クロストークは、通常、データレートが増加すると、より問題が多いものとなる。クロストークによって信号の完全性が減少するだけでなく、さらにアグレッシング信号の帯域幅とともにクロストークの量はしばしば増加するので、それによってより高いデータレートの通信はより困難になる。これは、バイナリまたはマルチレベル信号を使用する電気システムにおいて特に当てはまり、その理由は、そのような信号が流れる導電性経路は、通常、それらの信号のレベル遷移に関連して、高い周波数において、より効率的にエネルギーを放射して受信するものだからである。言い換えると、バイナリまたはマルチレベル通信信号内の各信号は、より低い周波数成分と比較してクロストーク劣化をより受けやすい高周波信号成分から構成されている。
増加しつつあるデータスループットレートへのクロストーク妨害は、ビクティム信号の高周波成分が、長い信号伝送経路長（例えば、マルチギガビット／秒のデータレートに対して、長さが数インチの回路トレース）によって大きく減衰する傾向により、さらに悪化する。すなわち、通信信号の高周波成分は、比較的高いレベルのクロストーク干渉を受けるだけでなく、さらに、伝送損失が原因でしばしば微弱であるため、干渉を受けやすい。
それらの減衰させられた高周波成分は、チャネル等化として知られる技術によって増幅されてもよいが、そのようなチャネル等化は、データを搬送する高周波信号を増幅することの副産物として、ノイズおよびクロストークもしばしば増加させる。通信リンク内に存在するクロストークの量は、信号の完全性を復元するために利用されることが可能な等化のレベルをしばしば制限する。例えば、次世代のバックプレーンシステムのために望ましいマルチギガビット／秒のデータレートにおいては、通信チャネル上のクロストークエネルギーのレベルは、そのような高速通信の基礎となる高い周波数において、ビクティム信号エネルギーのレベルを超過する可能性がある。このような状況では、外部からの、または漂遊の信号エネルギーが、望ましいデータ搬送信号のエネルギーよりも優位を占める可能性があり、したがって、ほとんどの従来のシステムアーキテクチャを使用して、これらのデータレートで通信を行うことは、実際的なものではなくなっている。
「ノイズ」という用語は、本明細書で使用する場合、クロストークとは異なり、完全にランダムな現象を意味する。対照的に、クロストークは、決定性のパラメータであり、ただし、しばしば未知のパラメータである。従来技術は、クロストークを軽減するためにシステムを修正することは理論的に可能であるという知識を含んでいる。特に、（ｉ）干渉している、またはアグレッシングチャネル上で通信されているデータと、(ｉｉ)アグレッシングチャネルからビクティムチャネルへの結合において発生する信号変換と、の定義を使用して、クロストークは、理論的に決定され、キャンセルされることが可能である。すなわち、通信チャネル内に入力され、通信信号によって搬送されるデータが既知であり、かつ、クロストークによって通信信号に与えられる信号変換もまた既知であるならば、クロストーク信号劣化はキャンセルすることが可能であるということを、当業者は理解している。しかし、クロストークを適切にキャンセルするシステムの実際的な実施をサポートするために、この信号変換の定義のレベルが十分な精度および確度を有するレベルまで、従来技術を使用して達成することは困難である。その結果、クロストークに対処する従来技術は、高速な（例えば、マルチギガビット／秒の）通信システムに対しては、一般に不十分である。したがって、ビクティム信号の忠実度を向上させるため、そして、増加しつつあるデータスループットレートに対してクロストークがしばしばもたらす障害を取り除くために、クロストークをキャンセルすることが、当技術分野において必要とされている。
クロストークの元となる物理学（例えば、電気システムにおける電磁結合、または光学システムにおける４光波混合）は、一般によく理解されているが、理解のみでは、クロストーク伝達関数のための直接的かつ単純なモデルは提供されない。従来のモデル化が困難である１つの一般的な理由は、ビクティム（ｖｉｃｔｉｍ）およびアグレッサ（ａｇｇｒｅｓｓｏｒ）信号経路の相対的な幾何学的配置が、クロストーク効果の伝達関数に大きく影響し、それらの信号経路はかなり複雑な可能性があるということである。言い換えると、信号導管の解析に基づく従来のモデル化方法を使用してクロストークをモデル化するための努力は、信号経路が複雑であることによって通常は阻止される。さらに、所定の特定のクロストーク応答のためのクロストークキャンセラを設計することは、一般に望ましくなく、その理由は、（ｉ）システムは、さまざまなビクティム−アグレッサペアについて、多くのさまざまな応答を有する場合があるということ（それぞれが特定の設計を必要とするということ）、および（ｉｉ）異なるシステムは、異なる設計の組を必要とする場合があるということである。したがって、十分な柔軟性を有するクロストークキャンセルのシステムおよび方法が、当技術分野において必要とされており、このようなシステムおよび方法における柔軟性は（ｉ）与えられたシステムの通常の動作から生じる可能性のあるさまざまなクロストーク伝達関数に対応するためのものであり、（ｉｉ）各ビクティム−アグレッサペアについての特性化および調節の複雑な手動作業を回避するために自己キャリブレーションのためのものである。
クロストークキャンセルのための従来技術のもう１つの制限は、速度に関係する。なぜなら、そのような技術は、通常、マルチギガボーレートをサポートするチャネルなどの高速環境に非常に適しているわけではないからである。すなわち、従来のデータ処理技術に基づくクロストークキャンセル装置は、例えば、１、２、または１０ギガビット／秒を超えるデータ伝送レートに対応するための十分な速度で動作しない場合がある。より大まかに言えば、信号または信号効果をエミュレートするための従来技術は、広範な適用例のための適切な信号処理速度をしばしば欠いている。
当技術分野におけるこれらの代表的な欠点に対処するために必要とされていることは、高速環境と共存できるが、低電力消費と、妥当な生産コストとを提供することのできるクロストークキャンセルのための機能である。信号、信号変換または信号効果をエミュレートまたはモデル化することが可能な高速回路に対する別の必要性がある。信号、信号変換または信号効果を、正確に、かつ精密にエミュレート、モデル化またはシミュレートすることが可能なアナログまたは混合信号回路に対するさらに別の必要性がある。１、２、または１０ギガビット／秒、あるいはそれ以上で動作するデータ伝送チャネル上で発生するクロストークを補償することが可能なシステムに対する、さらに別の必要性がある。そのような機能は、改善された信号処理を容易にし、かつ／または、より高いデータレートをサポートして、さまざまな通信適用例において帯域幅を向上させる。
米国特許出願公開第２００５／００３０８８４号明細書 特開昭６４−０６５９３６号公報 特開２００２−０７６８５９号公報
本発明は、信号への効果をエミュレートするため、シミュレートするため、モデル化するため、またはその他の方法で表現するために、信号のサンプルを処理することをサポートする。その効果として可能性があるものをいくつか挙げると、信号変換、信号遅延、何らかの他の信号または事象との信号同期化、信号の再整形または変形、クロストーク効果、別の信号またはサンプリングされる信号から何らかの他の信号へのエネルギー伝達などがある。
本発明の一つの態様では、回路が、信号変換を特徴づける１つ以上の信号処理パラメータに従って信号のサンプルを処理することによって、信号変換の表現を生成してもよい。したがって、回路は、現実世界の信号変換の表現または理論的信号効果の表現を生成するために、デジタル信号のサンプルを処理してもよい。デジタル信号は、例えば、バイナリ信号における２つのレベルなど個別の数のデジタル化されたレベルを含んでいてもよい。処理のさまざまな段階においてデジタル信号自体と同じ数のデジタル化されたレベルをサンプルが維持するように、デジタル信号のサンプルを処理することはアナログ信号処理を適用することを含んでいてもよい。言い換えると、サンプルを処理することは、サンプリングされる前のデジタル信号内にすでに存在している任意のデジタル化を超えてサンプルをデジタル化することを必ずしも含まない。それにもかかわらず、処理は、例えば１つ以上の処理パラメータを設定するデジタルコントローラからのフィードバックを介したデジタル制御の下で進行してもよい。したがって、回路は、例えば信号に対して、アナログ信号処理、混合信号処理またはアナログおよびデジタル処理の組み合わせを適用してもよい。
サンプルを処理することは、サンプルを遅延させること、および／または整形することを含んでいてもよい。サンプルを整形するために、有限インパルスフィルタがサンプルを処理して所望の波形形状を作成してもよい。有限インパルスフィルタは、タップ付き遅延線（ｔａｐｐｅｄ ｄｅｌａｙ ｌｉｎｅ）のアナログ実施を含んでいてもよい。サンプルは、高周波減衰またはロールオフを緩和するために、サンプルにエネルギーを追加する機能をそれぞれが有する一連の遅延ステージを通じて伝送されてもよい。すなわち、タップ付き遅延線は、能動要素を含んでいてもよい。
回路は、サンプルの成分または実質的にサンプル全体を、遅延が異なる２つの信号経路に送り込んでもよい。したがって、２つの信号経路は、一方が他方よりも時間的に進んだ２つの信号を出力してもよい。回路は、２つの信号にそれぞれの重み、スケーリングファクタまたは利得を適用してもよい。重みは、一方が増加した場合に他方が減少するように相互に相補的であってもよく、または相互に逆数であってもよい。回路は、加算、減算、合計または何らかのその他の形態の信号合成を用いて、２つの重み付けされた信号を合成してもよい。
回路は、さらに、または代わりに、遅延要素のネットワークを通るようにサンプルをルーティングしてもよく、遅延要素のネットワーク内では１つ以上のスイッチング装置、ルーティング要素またはトランジスタが、ルートを、したがって結果として生じる遅延を決定してもよい。したがって、回路は、２つの（またはそれよりも多くの）遅延要素を含んでいてもよい。選択された量の遅延をサンプルに付与するために、回路は、２つの遅延要素を通るようにサンプルをルーティングしてもよい。より少ない遅延が所望される場合に、回路は、遅延要素のうちの１つを通るように信号をルーティングし、その一方でもう１つの遅延要素はバイパスしてもよい。このようにして、回路は設定可能なレベルの遅延を提供してもよい。
また、情報を搬送するために使われることができる所定の数のデジタル信号レベルを有する単一の信号を成形するための方法であって、前記単一の信号のサンプルを取得するステップと、前記サンプルを第１の量の時間だけ遅延させる第１のステップであって、前記第１の量の時間はスルー経路の遅延であるステップと、前記サンプルを第２の量の時間だけ遅延させる第２のステップであって、前記第２の量の時間は前記第１の量の時間よりも長い時間であるステップと、前記単一の信号を補完するために、第１のスケーリングファクタを第１のステップで遅延された部分に掛けることによって、前記サンプルの第１のステップで遅延された部分をスケーリングし、第２のスケーリングファクタを第２のステップで遅延された部分に掛けることによって、前記サンプルの第２のステップで遅延された部分をスケーリングするステップであって、第１のスケーリングファクタは、第２のスケーリングファクタと相補型に重み付けられるステップとを備え、前記サンプルの前記スケーリングされた第１のステップで遅延された部分を、前記サンプルの前記スケーリングされて遅延された第２のステップで遅延された部分と合成した結果の前記信号を提供するステップとを含み、前記サンプルと、前記サンプルの第１のステップで遅延された部分と、前記サンプルの第２のステップで遅延された部分と、前記サンプルのスケーリングされた第１のステップで遅延された部分と、前記サンプルのスケーリングされた第１のステップで遅延された部分と、前記提供されるステップで提供された前記信号とは、それぞれ前記所定の数のデジタル信号レベルを有する。
さらに、前記スケーリングするステップは、前記第１のスケーリングファクタを増加させると共に前記第２のスケーリングファクタを減少させるサブステップ、または、前記第１のスケーリングファクタを減少させると共に前記第２のスケーリングファクタを増加させるサブステップと、その後に、ロールオフを補償するために、前記サンプルに対して周波数に依存する利得を適用するサブステップと、を含む。
さらに、前記第１のスケーリングファクタと前記第２のスケーリングファクタとは、相互の補数であり、前記サンプルのスケーリングされた第１のステップで遅延された部分を、前記サンプルのスケーリングされた第２のステップで遅延された部分と合成することは、前記サンプルのスケーリングされた第１のステップで遅延された部分を、前記サンプルのスケーリングされた第２のステップで遅延された部分と合計することを含む。
さらに、前記提供するステップは、合成された前記サンプルのスケーリングされた第１のステップで遅延された部分と第２のステップで遅延された部分を、能動遅延要素を備えている有限インパルス応答フィルタを使用して所望の形状に成形する。
この概要に示す信号効果をエミュレートすることの説明は、あくまで例示を目的としている。本発明のさまざまな態様は、開示される実施形態の以下の詳細な説明の検討から、ならびに図面および特許請求の範囲を参照することによって、より明確に理解および認識されるであろう。さらに、本発明のその他の態様、システム、方法、特徴、利点および目的が、以下の図面および詳細な説明を考察することによって、当業者にとって明白となるであろう。すべてのそのような態様、システム、方法、特徴、利点および目的は、本明細書に含まれること、本発明の範囲に含まれること、および任意の添付の特許請求の範囲によって保護されることが意図されている。
本発明の多くの態様は、図面を参照することにより、より良く理解されることが可能である。図面内の構成要素は必ずしも一定の縮尺ではなく、それよりもむしろ本発明の例示的実施形態の原理を明確に説明することに重点が置かれている。さらに、図面内で、参照する番号は、複数の図面にわたって、類似した、または対応する、しかし必ずしも同一ではない要素を示している。
バックプレーン上で通信を行っている２つのラインカードを有し、クロストークが発生している通信システムの機能ブロック図を示す。 図１に示すシステムのためのクロストークモデルの機能ブロック図を示す。 本発明の例示的実施形態に係るバックプレーン−ラインカードコネクタについてのクロストーク応答のプロットを示す。 本発明の例示的実施形態に係るクロストークキャンセルシステムの機能ブロック図を示す。 本発明の例示的実施形態に係るクロストークキャンセル装置の機能ブロックを含むクロストークキャンセルシステムの機能ブロック図を示す。 本発明の例示的実施形態に係るタップ付き遅延線フィルタの機能ブロック図である。 本発明の例示的実施形態に係る調節可能な遅延を有するクロストークキャンセル装置のクロストークモデル化フィルタの機能ブロック図である。 本発明の例示的実施形態に係るハイパスフィルタを有するクロストークキャンセル装置のクロストークモデル化フィルタの機能ブロック図である。 本発明の例示的実施形態に係るクロストークキャンセル装置の制御モジュールの機能ブロック図である。 本発明の例示的実施形態に係るクロストークをキャンセルするためのプロセスを説明するフローチャートである。 本発明の例示的実施形態に係るクロストークキャンセル装置をキャリブレーションするためのプロセスを説明するフローチャートである。 本発明の例示的実施形態に係るクロストークキャンセルを実施する前の通信システムのテストデータを示す。 本発明の例示的実施形態に係るクロストークキャンセルを実施した後の通信システムのテストデータを示す。 本発明の例示的実施形態に係るタップ付き遅延線フィルタに基づく信号遅延装置の機能ブロック図である。 本発明の例示的実施形態に係る伝送路をシミュレートする受動回路の回路図である。 本発明の例示的実施形態に係る信号、信号効果または信号変換を、エミュレート、シミュレートまたはモデル化するための回路の機能ブロック図である。 本発明の例示的実施形態に係る一緒にカスケードされた受動フィルタリングステージの線形回路における周波数の関数としての減衰のプロットである。 本発明の例示的実施形態に係る直列に接続された能動ステージに基づく回路における時間の関数としての信号振幅のプロットである。 本発明の例示的実施形態に係る入力信号を制御可能に遅延させるための回路の機能ブロック図である。 本発明の例示的実施形態に係る入力信号を制御可能に遅延させるための回路の回路図である。 本発明の例示的実施形態に係る入力信号を制御可能に遅延させるための回路の回路図である。 本発明の例示的実施形態に係る入力信号を制御可能に遅延させるための回路の回路図である。 本発明の例示的実施形態に係る信号遅延を制御するための回路の機能ブロック図である。 本発明の例示的実施形態に係る信号遅延を制御するための回路の回路図である。 本発明の例示的実施形態に係る有限インパルス応答（ＦＩＲ）フィルタの回路図である。 本発明の例示的実施形態に係るエミュレーション回路からの出力パルスにおける時間の関数としての電圧のプロットである。 本発明の例示的実施形態に係るエミュレーション回路からの出力パルスにおける時間の関数としての電圧のプロットである。 本発明の例示的実施形態に係るエミュレーション回路における遅延プロットのファミリーのグラフである。 本発明の例示的実施形態に係るエミュレーション回路における遅延設定の関数として測定された遅延のプロットである。 本発明の例示的実施形態に係るエミュレーション回路における立ち上がり時間のプロットである。 本発明の例示的実施形態に係るエミュレーション回路におけるアイダイアグラムである。 本発明の例示的実施形態に係る信号への効果をエミュレートすることに関連して、信号を遅延させるためのプロセスのフローチャートである。 本発明の例示的実施形態に係る信号変換をエミュレートすることに関連して、遅延させられた信号を合成するためのプロセスのフローチャートである。
本発明は、時間遅延の選択可能なレベルと周波数に依存する利得とを信号サンプルに適用することによって、別の信号のチャネル内への第１の信号の望ましくない結合などの信号変換をモデル化することをサポートすることが可能である。
本発明の例示的実施形態では、高速デジタルデータ通信システムなどの通信システム内における１つ以上の通信経路上でのクロストークを、キャンセルすることをサポートすることが可能である。すなわち、本発明の例示的実施形態は、２つ以上の通信チャネル間で発生しているクロストークなどの信号干渉を補償することをサポートすることが可能である。クロストークを補償することにより、信号品質が向上し、通信帯域幅または情報搬送能力が増す可能性がある。
クロストーク効果の柔軟で適合性のあるモデルは、クロストーク干渉を正確に表すキャンセル信号を出力することが可能である。このキャンセル信号を、クロストークを有する信号経路上に結合することにより、そのようなクロストークをキャンセルすること、そしてそれによってクロストークが帯域幅に対して負わせる可能性がある損傷を無効にすることが可能である。
１つの通信チャネル上で伝送されている通信信号は、クロストークなどの望ましくない信号を、別の通信チャネル内に結合して、そのチャネル上で伝送されている通信信号に干渉する可能性がある。２つのチャネル間で発生することに加えて、このクロストーク効果は、複数の通信チャネル間で結合する可能性もあり、その場合には、各チャネルは２つ以上のチャネルにクロストークを生じさせ、２つ以上のチャネルからクロストークを受ける。チャネルは、信号経路を提供する導電体または光ファイバなどの媒体であってもよい。１本の光ファイバまたはワイヤが、２つ以上のチャネル（それぞれがデジタルまたはアナログ情報を伝達している）のための伝送媒体を提供してもよい。あるいは、各チャネルが専用の伝送媒体を有していてもよい。例えば、回路基板が、複数の導体を回路トレースの形態で有し、それらのトレースのうちの各トレースが、専用の通信チャネルを提供してもよい。
本発明の一つの例示的実施形態では、クロストークキャンセル装置が、クロストーク干渉を受けているチャネル内にクロストークキャンセル信号を入力して、受けたクロストークをキャンセルするか、またはその他の方法で補償してもよい。クロストークキャンセル信号は、クロストークを発生させている別のチャネル上を伝播している信号から導き出されるか、または生成されてもよい。クロストークキャンセル装置は、クロストークを発生させるチャネルと、クロストークを受けるチャネルとの間に結合されてもよい。この構成では、クロストークキャンセル装置は、クロストークを引き起こしている信号の一部をサンプリングするか、または受信してもよく、そして望ましくないクロストークを受けているチャネルに適用するためのクロストークキャンセル信号を作成してもよい。言い換えると、クロストークキャンセル装置は、クロストークのキャンセルまたは補正を提供するために、クロストークを引き起こしているチャネルにタップを付けて、クロストークキャンセル信号を生成し、クロストーク干渉を受けているチャネルにクロストークキャンセル信号を適用してもよい。
本発明の一つの例示的実施形態では、クロストークキャンセル装置は、クロストーク効果のモデルを介してクロストークキャンセル信号を生成してもよい。モデルは、クロストーク信号を推定する、近似する、エミュレートする、またはなぞらえるような信号の形態で、クロストークキャンセル信号を生成してもよい。クロストークキャンセル信号は、実際のクロストーク信号に一致する波形または形状を有していてもよい。モデル化パラメータの組などのモデルを調節する設定値または調節手段が、この波形の特性を定義してもよい。
クロストークキャンセル信号は、実際のクロストーク信号と同期してもよい。すなわち、クロストークキャンセル信号のタイミングは、実際のクロストーク信号のタイミングに一致するように調節されてもよい。時間遅延またはその他のタイミングパラメータが、クロストークキャンセル信号と実際のクロストーク信号との間の相対的なタイミングまたは時間的な対応関係を定義してもよい。
本発明の一つの例示的実施形態では、クロストークキャンセル信号が実際のクロストークに密接に一致し、それによって効果的なクロストークキャンセルがもたらされるように、クロストークキャンセル装置は、モデル化、遅延、タイミングおよび／または信号整形の調節を実施してもよい。クロストークキャンセル装置のコントローラはクロストークキャンセル装置の出力を監視および解析してもよい。すなわち、コントローラはクロストークがキャンセルされた信号を処理してもよい。このクロストークがキャンセルされた信号は、クロストーク干渉を有するチャネルにクロストークキャンセル信号を適用することによってもたらされた改善された通信信号である。クロストークをキャンセルした後に残っている残留クロストークを最小にするために、コントローラは、モデル化パラメータおよび時間遅延を、個別にまたは一斉に変化させてもよい。クロストークキャンセル装置の動作を調節することにより、クロストーク効果の流動的な状況および／または変動が補償されてもよい。
本発明の一つの例示的実施形態では、クロストークキャンセル装置は、内部からまたは外部から起動されるキャリブレーションまたはセットアップ手順を経てもよい。キャリブレーション手順を実行しているクロストークキャンセル装置またはその他の装置は、既知のまたは所定のテスト信号の通信チャネル上への伝送を開始してもよい。テスト信号は、クロストークを引き起こすチャネル、またはクロストーク干渉を受けるチャネル上に伝送されてもよい。また、１つのテスト信号が、クロストークを発生させているチャネル上に伝送され、その一方、異なるテスト信号が、発生させられたクロストーク干渉を受けているチャネル上に伝送されてもよい。例えば、ランダム化された通信信号が、クロストークを発生させているチャネル上を伝播してもよく、一方、クロストークを受けているチャネルは、実質的にデータ伝送が行われていないことを表す均一な電圧または電流信号を有していてもよい。クロストークキャンセル装置は、これらの既知の条件を利用して、クロストーク干渉を効果的に補償するクロストークキャンセル信号のタイミングおよび形状を定義してもよい。言い換えると、クロストークを発生させている通信チャネル上で、およびクロストークを受けている通信チャネル上で伝送されるテスト信号を使用し、クロストークキャンセル装置は、クロストークキャンセル装置を動作させることに基づいたクロストーク効果のモデルを定義するか、またはさらに精密にしてもよい。
次に、図１〜図３０に提示する図面（複数の図面にわたって同様の番号は同様の要素を示す）のそれぞれを参照して、本発明の例示的実施形態について詳細に説明する。図１〜図１２は、一般に、通信クロストークを補正、キャンセル、または補償するための方法およびシステムに関する。図１３〜図３０は、一般に、クロストーク（または、何らかのその他の現象）に関連して発生する場合がある信号、信号変換および信号効果を、モデル化すること、シミュレートすること、またはエミュレートすることに関する。したがって、図１３〜図３０は、クロストークへの対処に関連して信号を処理するための例示的方法およびシステムを提供する。それゆえに、図１〜図１２を参照して本明細書で説明するクロストークキャンセル装置は、図１３〜図３０を参照して本明細書で説明する技術を含んでいてもよい。
ここで、図１を参照すると、この図は、バックプレーン信号経路１２０、１３０上で通信を行っている２つのラインカード１０１ａ、１０１ｂを有し、クロストーク１５０、１５１を示している通信システム１００の機能ブロック図を示している。より具体的には、図１は、バックプレーン通信システム１００の例示的場合におけるバックプレーンクロストーク１５０およびコネクタクロストーク１５１の発生を示したものである。
ラインカード１０１ａ、１０１ｂは、シャーシスロットからスライドして挿入されて出し入れするモジュールであり、通常は回路基板であって通信チャネルに関連する通信機能を提供する。バックプレーン１０３は回路トレースなどの信号経路の１組であり、そのようなシャーシの背面に位置している。そして、このシャーシは、それぞれ取り付けられたラインカード１０１ａ、１０１ｂと、別の通信装置との間で信号を伝送しており、この別の通信装置とは、別のラインカード１０１ａ、１０１ｂまたはラックマウント型デジタル通信システム内のデータ処理構成要素などである。
図１に示すシステム１００内の各ラインカード１０１ａ、１０１ｂは、２つの図示されているチャネル１２０、１３０などの複数のチャネルのデータを送信および受信する。例示的チャネル１３０は、（ｉ）ラインカード１０１ａ上のトランスミッタ（Ｔｘ）１０４ａから始まり、（ｉｉ）ラインカード１０１ａを離れ、コネクタ１０２ａを通して、バックプレーン１０３に伝わり、（ｉｉｉ）バックプレーン１０３を横切って、別のコネクタ１０２ｂおよびラインカード１０１ｂに継続され、（ｉｖ）レシーバ（Ｒｘ）１０５ｂによって受信される。図１は、「ビクティム（ｖｉｃｔｉｍ）」または「ｖｉｃｔ．」（ビクティムトランスミッタ１０４ａからビクティムレシーバ１０５ｂまで）および「アグレッサ（ａｇｇｒｅｓｓｏｒ）」または「ａｇｇ．」（アグレッサトランスミッタ１０４ｂからアグレッサレシーバ１０５ａまで）とラベル付けされた２つのそのようなチャネルを示している。
信号経路１２０、１３０が、相互にきわめて接近している場合、アグレッサチャネル１２０から信号エネルギーが放射され、ビクティムチャネル１３０内に取り入れられる。すなわち、第１の信号経路が第２の信号経路の近くに配置されているバックプレーン１０３およびコネクタ１０２ａ、１０２ｂの領域内では、第１の信号経路内を伝播している信号エネルギーの一部が、第２の信号経路内に結合して、この第２の信号経路上を伝播している信号を害するか、または損なう可能性がある。このクロストーク結合１５０は、例えば、ラインカード１０１ａ、１０１ｂ上、コネクタ１０２ａ、１０２ｂ内、バックプレーン１０３上、またはその任意の組み合わせにおいて発生する場合がある。
図１には示していないが、クロストークは、さらに逆方向でも発生する可能性がある。具体的には、「ビクティム（ｖｉｃｔｉｍ）」チャネル１３０は、しばしば「アグレッサ（ａｇｇｒｅｓｓｏｒ）」チャネル１２０を害するエネルギーを放射する。すなわち、クロストークは、双方向の様式で頻繁に発生して、第１の信号経路から第２の信号経路へだけでなく、第２の信号経路から第１の信号経路へも伝達される。さらに、相互にきわめて近接して共存している３つ以上の信号経路を有するシステム（図示せず）では、クロストークは、３つ以上の信号経路間で伝達される可能性がある。すなわち、１つの信号は、２つ以上の他の信号にクロストークを負わせるだけでなく、２つ以上の他の信号からクロストーク干渉を受ける可能性もある。
図１に示して上記で説明した、複数の物理経路の場合と同様に、クロストークは、１つの伝送媒体（例えば、１つのケーブルまたはトレース）上を伝播しているアグレッサおよびビクティムチャネルについて発生する可能性がある。このシナリオにおいては、各チャネルは特定の信号帯域（例えば、周波数分割多重システムにおける周波数帯域、光波長分割多重システムなどにおけるスペクトルバンド、または時分割多重システムにおける時間ウィンドウ）に対応してもよい。言い換えると、１つはクロストークを発生させており、１つはクロストークを受けている２つの通信チャネルは、光導波路またはワイヤなどの通信媒体内で共存して、各通信チャネルが専用の通信信号の伝送をサポートしていてもよい。
説明をわかりやすくするために、それぞれが独立した物理経路上にある２つのチャネル間で発生しているクロストークに基づいた本発明の例示的実施形態を、図１に示し、本明細書で詳細に説明する。本発明の別の例示的実施形態では、方法およびシステムは、１つの通信媒体上で共存しているチャネル間で発生しているクロストークをキャンセルする。当業者であれば、本明細書に含まれる詳細な説明、フローチャート、プロットおよび機能ブロック図に従って、１つの通信媒体上のクロストークを示している２つ以上のチャネルを有する適用例について、本発明を作製および使用することが可能であろう。
次に、図２を参照すると、この図は、図１に示したシステム１００のためのクロストークモデル２１０の機能ブロック図２００を示す。より具体的には、図２は、１つの例示的伝達関数２１０に基づいたコネクタ１０２ｂ内でのクロストーク効果１５１のモデル２１０を示したものである。
アグレッサトランスミッタ１０４ｂは、アグレッサチャネル１２０上にアグレッサ通信信号ｕ（ｔ）２１５を出力する。このアグレッサ通信信号ｕ（ｔ）２１５からのエネルギーは、コネクタ１０２ｂ内でのクロストーク１５１を介して、ビクティムチャネル１３０内に結合する。アグレッサ通信信号ｕ（ｔ）２１５は、ある範囲にわたる周波数から構成される。クロストーク１５１は周波数に依存する現象であるため、アグレッサ通信信号ｕ（ｔ）２１５の周波数は、さまざまな効率でビクティムチャネル内に結合する。クロストーク効果１５１の周波数モデルＨ（ｆ）２１０は、これらの周波数成分のそれぞれが信号ｎ（ｔ）２３０の形態でビクティムチャネル１３０内に結合する程度を表現する。このクロストーク信号ｎ（ｔ）２３０は、ビクティムトランスミッタ１０４ａからビクティムチャネル１３０上を伝播している純然たる通信信号ｘ（ｔ）２１４と合成される。ビクティムチャネル１３０は、結果として生じる合成信号ｙ（ｔ）２６０を、ビクティムレシーバ１０５ｂに伝送する。
クロストーク伝達関数２１０は、周波数応答Ｈ（ｆ）２１０（または、その時間領域での同等なインパルス応答ｈ（ｔ））によって特徴付けられてもよい。図２に示すように、応答Ｈ（ｆ）２１０は、アグレッサデータ信号ｕ（ｔ）２１５がアグレッシングトランスミッタ１０４ｂからビクティムレシーバ１０５ｂへのルートのコネクタ部分において遭遇する変換を伝えるものである。この応答２１０の詳細は、通常、特定のビクティム−アグレッサチャネルペアによって異なる。それにもかかわらず、応答の一般的性質は、幾何学的制約と、基礎をなす物理学とに基づいている。例えば、バックプレーンコネクタのクロストーク応答１５１は、物理的システムパラメータに依存してもよい。バックプレーンクロストーク１５０も、伝達関数を使用してモデル化されてもよく、そして、バックプレーンおよびコネクタクロストーク１５０、１５１は、（異なるにも関わらず）１つの伝達関数を使用して捕捉されてもよい。
ラインカード−バックプレーン接続上で発生しているクロストークをクロストークキャンセル装置が補償する本発明の例示的な非限定的実施形態を、図３〜図１２Ｂを参照して以下で説明する。本明細書に開示される実施形態は、本開示が徹底的かつ完全なものとなるように、そして、本発明の範囲を当業者に伝えるものとなるようにするために提供される。本発明はバックプレーン上で、または通信システム内のその他の位置において発生しているクロストークに対処するために適用されることが可能であるということ、および、本発明はさまざまな形態のクロストークを補償することが可能であるということを、当業者は理解するであろう。
次に、図３を参照すると、この図は、本発明の例示的実施形態に係るバックプレーン−ラインカードコネクタ１０２ｂにおけるクロストーク応答２１０のプロット３００を示す。このプロット３００は、クロストーク信号１５１における電力の実験室の測定値を示したものであり、より具体的にはコネクタ１０２ｂ内でアグレッサチャネル１２０からビクティムチャネル１３０に伝達される電力の周波数の関数である。横軸は、ギガヘルツ（ＧＨｚ）の単位で測定された周波数である。縦軸は、デシベル（「ｄＢ」）単位の信号電力、より具体的にはクロストーク周波数応答２１０の２乗を、１０を底とする対数として、その１０倍を示したものである。したがって、このプロット３００は、１つのチャネル１２０から別のチャネル１３０に伝達されるクロストーク電力のレベルを、アグレッサ信号ｕ（ｔ）２１５の各周波数成分について示したものである。
コネクタ１０２ａ、１０２ｂ内でのクロストーク１５１の主要なメカニズムは、通常、コネクタのピン間の容量結合である。このメカニズムは、図３において、プロット３００の応答の一般的な高域通過性として明白にわかる。言い換えると、プロット３００は、約１ＧＨｚより上のより高い信号周波数が、１ＧＨｚより下のより低い周波数よりも容易にクロストークメカニズム１５１を介してエネルギーを伝達するという傾向を示す。約１ＧＨｚ未満を示すプロット３００の左側は、約−２５ｄＢ未満の電力を有する減衰したクロストーク信号を示す。したがって、通信信号ｕ（ｔ）２１５の約１ＧＨｚ未満の周波数成分は、それらの通信信号の搬送される電力の比較的小さな部分を、コネクタクロストーク１５１を介してビクティムチャネル１３０に伝達するということを、このプロット３００は示している。クロストーク１５１の大きさは、約０．２５ＧＨｚと１ＧＨｚとの間で増加する。したがって、このプロット３００に基づいて考えれば、ビクティム通信信号ｘ（ｔ）２１４の約１ＧＨｚと４．２５ＧＨｚとの間の周波数を有する成分は、類似した信号周波数を有するアグレッサ通信信号ｕ（ｔ）２１５からのクロストーク効果１５１を特に受けやすい。
さらに、２ＧＨｚより上の周波数における周波数応答プロット３００内の変動は、クロストーク効果１５１がピンのペア間の単純な容量結合以外の効果によって大きく影響されることを示している。言い換えると、２ＧＨｚより上では、プロット３００は周波数の増加に伴って一般に漸近的に（かつ単調に）増加する古典的な容量結合応答から外れている。対照的に、図示されているプロット３００は、約４．６ＧＨｚにおける極小などの頂部と谷部のパターンを、より高い周波数において示す。
上記のように、適切なクロストークキャンセルは、システムのクロストーク応答を正確にモデル化することに大きく依存する。クロストークキャンセルのパフォーマンスは、クロストーク効果が強い周波数についてのモデルの正確さ、すなわち、約１ＧＨｚより上の周波数についてのモデルの正確さに特に依存する。
プロット３００内の前述の頂部と谷部の高次効果は、事前には一般に知られていないビクティム信号経路１３０とアグレッサ信号経路１２０との間の特定の相対的な幾何学的関係に大きく依存する。言い換えると、信号に対する実際のクロストークの影響に関する経験的データまたはテスト測定値なしに、通信経路の幾何学的または物理的な解析に基づいて、正確かつ十分なクロストークモデルを導き出すことは、問題が多い可能性がある。
別の言い方をすれば、図３のプロット３００は、通信信号２１４、２１５のより高い周波数成分はクロストーク１５１を特に受けやすいということを含んでいることを示しており、また、それらのより高い周波数成分についてのクロストーク応答２１０をモデル化することは、この高周波応答の本質的に不安定な性質に対処することを含んでいることを示している。システムのクロストーク応答２１０の正確なモデルは、適切なクロストークキャンセルのための基礎を提供することが可能であるため、そのようなモデルはそれらの高次の不安定な応答特性を正確に表す必要がある。受動回路解析では、必要な精度を有するモデルは容易には導き出されないのに対して、実際の信号応答は適切なモデルを構築するための基礎として役立つ可能性がある。
本発明の一つの例示的実施形態では、図３に示すプロット３００内に提示されている測定データなどのクロストーク測定データに基づいて、クロストークキャンセル装置内のクロストークモデルが定義されてもよい。実験室内でそのような測定データを取得することの代案として、例えば、図９および図１１を参照して以下で説明するように、クロストークキャンセル装置をキャリブレーションモードに切り換えることによって、現場作業中にデータを取得してもよい。
次に、図４を参照すると、この図は、本発明の例示的実施形態に係るクロストークキャンセルシステム４００の機能ブロック図を示す。上記のように、本発明は、図１および図２に示して上記で説明した通信システム１００などの高速ディジタル通信システム内におけるクロストークキャンセルを提供することが可能である。より具体的には、図１、図２、図３および図４を参照して上記で説明したように、バックプレーン−ラインカードコネクタ１０１ｂ内で発生しているクロストーク１５１をキャンセルするように配置されたクロストークキャンセル装置またはクロストークキャンセラ（「ＸＴＣ」）４０１を、図４は示している。
デジタルデータｘ（ｔ）２１４は、ビクティムレシーバ１０５ｂによって受信されるようにビクティムチャネル１３０内を伝播する。ビクティムチャネル１３０は、さらにアグレッサトランスミッタ１０４ｂによって出力されたデジタルデータｕ（ｔ）２１５から導き出され、かつビクティムレシーバ１０５ｂにおける受信は意図されていない望まないクロストーク信号ｎ（ｔ）２３０も搬送する。意図されたデータストリーム信号ｘ（ｔ）２１４と、クロストーク信号ｎ（ｔ）２３０とは、合成信号ｙ（ｔ）２６０を付加的に形成する。クロストークキャンセラ４０１は、合成信号ｙ（ｔ）２６０を受信し、キャンセルによって、この信号２６０からクロストーク干渉ｎ（ｔ）２３０を補正し、そして補正された信号ｚ（ｔ）４２０を、ビクティムレシーバ１０５ｂによる受信のために出力する。すなわち、クロストークキャンセラ４０１は、実際のクロストーク２３０の推定を、ビクティムチャネル１３０内を伝播している信号２６０に適用して、クロストーク信号要素２３０を効果的にキャンセルし、一方で、望ましいデータ信号２１４は実質的にそのままにする。
クロストークキャンセラ４０１が実行するステップは、以下を含む。
（ｉ）ｙ（ｔ）２６０（クロストーク１５１によって害されたビクティム信号）と、ｕ（ｔ）２１５（クロストーク信号２３０を引き起こしているアグレッサチャネル１２０上を伝播しているアグレッサ信号）の代表的な部分とを、独立した入力として受け入れるステップ。
（ｉｉ）伝送されたアグレッサ信号ｕ（ｔ）２１５を、クロストーク効果１５１を介してシステム２００内で実際に発生する信号変換２１０をエミュレートするためのクロストーク推定に、変換するステップ。
（ｉｉｉ）ビクティムｙ（ｔ）２６０のクロストーク信号ｎ（ｔ）２３０成分をキャンセルするために、ビクティムｙ（ｔ）２６０からモデル化されたクロストークを減算するステップ。
（ｉｖ）クロストーク補償のための特定の技術を有さない従来のレシーバであってもよいビクティムレシーバ１０５ｂに、補償された信号ｚ（ｔ）４２０を出力するステップ。
次に、図５を参照すると、この図は、本発明の例示的実施形態に係るクロストークキャンセルシステム５００の機能ブロック図を示す。より具体的には、図５は、クロストークモデル５０１と、加算ノード５０２と、コントローラ、電子制御「メカニズム」または制御モジュール５０３とからなる３つの機能要素５０１、５０２、５０３を有する例示的クロストークキャンセラ４０１のアーキテクチャの概要を示している。モデル５０１は、クロストーク推定信号ｗ（ｔ）５２０を生成し、一方、加算ノード５０２は、このクロストーク推定５２０をビクティムチャネル１３０に適用する。コントローラ５０３は、加算ノード５０２の出力ｚ（ｔ）４２０に基づいて、モデル５０１内のパラメータを調節する。
モデル５０１は、調節可能な周波数応答関数Ｇ（ｆ）５０１の形態で、アグレッサ伝達関数Ｈ（ｆ）２１０をエミュレートする。すなわち、モデル５０１は疑似クロストーク信号ｗ（ｔ）５２０を生成しており、この疑似クロストーク信号ｗ（ｔ）５２０は、アグレッサチャネル１２０とビクティムチャネル１３０との間のコネクタ１０２ｂ内における電磁結合によって引き起こされる実際の干渉しているクロストーク信号ｎ（ｔ）２３０のモデル、シミュレーション、推定またはエミュレーションであってもよい。モデル周波数応答Ｇ（ｆ）５０１は、図３に示して上記で説明したプロット３００に類似した周波数依存応答に適合する方法で、アグレッサデータ信号ｕ（ｔ）２１５を効果的にフィルタリングする。
同じアグレッサデータストリームｕ（ｔ）２１５が、実際のクロストーク応答Ｈ（ｆ） ２１０とクロストークキャンセラのモデル５０１との両方を駆動するため、モデル５１０の出力ｗ（ｔ）５２０は、理想的な場合、アグレッサ信号成分ｎ（ｔ）２３０と等しい。すなわち、環境にノイズがなく、すべてのシステムパラメータが既知で完璧にモデル化された理論的または理想的な場合には、Ｇ（ｆ）５０１はＨ（ｆ）２１０と等しい。さらに、この理想的なシナリオでは、Ｈ（ｆ）２１０およびＧ（ｆ）５０１のそれぞれの出力信号ｎ（ｔ）２３０およびｗ（ｔ）５２０も、相互に等しくなる。多くの未知の影響と不確定な要因とを有する現実世界の状況では、実質的にエラーのない高速データレートの通信をサポートするための十分な精度および確度で、Ｇ（ｆ）５０１はＨ（ｆ）２１０を近似する。
差分ノード５０２は、エミュレートされたアグレッサ信号ｗ（ｔ）５２０またはエミュレーション信号５２０を合成信号ｙ（ｔ）２６０から減算する。したがって、受信するビクティム信号ｙ（ｔ）２６０からクロストーク干渉を除去するか、または低減させる。現実世界の動作環境内で機能している物理的実施においては、モデルＧ（ｆ）５０１は、真の応答Ｈ（ｆ）２１０に正確には一致しない。コントローラ５０３は、実際のクロストーク効果Ｈ（ｆ）２１０と、エミュレートされた、またはモデル化されたクロストーク効果Ｇ（ｆ）５０１との間の不正確さに関連する誤差を最小にするために、モデル５０１を調節する。
加算ノード５０２の実施は、通常、当業者にとって簡単である。ただし、２つの入力への高い感度を維持するために、特別な注意が払われるべきである。発生する、および、したがってモデル化されるクロストーク信号２３０、５２０の振幅が小さいことは、特に高周波においてはまれではない。一見したところでは無視できるように見えるが、それらの高周波は、しばしば等化装置（図示せず）を介して増幅される。したがって、無視された高周波クロストークは、等化の前は小さいことがあるが、等化の後で非常に大きくなる可能性がある。加算ノードは、そのような高周波応答に対応するように実施されるべきである。
補償された信号ｚ（ｔ）４２０（すなわち、差分ノード５０２の出力）の一部は、取り出されて、コントローラ５０３に送り込まれ、ビクティムレシーバ１０５ｂが受信するのと実質的に同じ信号４２０をコントローラ５０３に提供する。コントローラは、応答Ｇ（ｆ）５０１によって特徴付けられるモデル化フィルタ５０１のパラメータを、実際の応答Ｈ（ｆ）２１０への適合度を最大にするために調節する。特に、コントローラ５０３は、クロストークが補償された信号ｚ（ｔ）４２０を入力として取り込み、その信号４２０を処理、監視または解析して、信号忠実度を判定する。言い換えると、コントローラ５０３は、モデルの出力５２０がクロストーク信号２３０をキャンセルした程度を解析することによって、モデルのパフォーマンスを評価する。コントローラ５０３は、さらにクロストークのキャンセルを強化するため、および変化する状況への動的な対応を提供するために、モデル５０１を調節する。
コントローラ５０３の出力は、モデル化フィルタ５０１のパラメータを含むため、コントローラはモデル化された応答Ｇ（ｆ）４２０を調節することが可能である。したがって、コントローラ５０３は、モデル化フィルタ５０１を操作して、ｚ（ｔ）４２０上のクロストークを最小にすることによって、補償された信号４２０の忠実度を最大にする、すなわちＧ（ｆ）４２０とＨ（ｆ）２１０との間の一致を最大にすることが可能である。別の言い方をすれば、コントローラ５０３は、補正されたクロストークがキャンセルされた信号ｚ（ｔ）４２０を監視し、クロストークモデルＧ（ｆ）４２０を動的に調節して、クロストークのキャンセルを強化し、信号品質を向上させる。したがって、本発明の一つの例示的実施形態では、クロストークキャンセル装置４０１は、モデル化誤差と、変動する動的状況と、その他の効果とを補償するために、クロストークのキャンセルを適合させ、自己補正し、また自己設定するフィードバックループを含んでいてもよい。
図５に示すシステムは、比較的低度の複雑さ、消費電力およびコストを提供するために、アナログ集積回路を主に使用して実施されてもよい。一実施形態では、モデル５０１と差分ノード５０２は、完全にアナログである。別の実施形態では、アグレッサデータソース１０４ｂのデジタル性を活用するために、モデル５０１の特定の側面はデジタル的に実施される。
コントローラ５０３は、通常、アナログおよびデジタルの両方の回路を含んでいる。コントローラ５０３におけるアナログ前処理の特定の側面のため、このデジタル回路は通信データレートに比較して低い速度で動作することが可能であり、したがって、実際的な実施を容易にすることが可能である。特に、デジタル回路は、チャネルボーレートより何桁も低い速度で動作することが可能である。本発明の一例示的実施形態では、コントローラ５０３内のデジタル回路は、チャネルボーレートの少なくとも１桁下で動作する。本発明の一つの例示的実施形態では、コントローラ５０３内のデジタル回路は、チャネルボーレートの少なくとも２桁下で動作する。本発明の一つの例示的実施形態では、コントローラ５０３内のデジタル回路は、チャネルボーレートの少なくとも３桁下で動作する。低電力および低コストのクロストークキャンセルソリューションを、一緒になってもたらすコントローラ５０３およびモデル５０１のより詳細な例示的実施形態について、以下でさらに詳しく説明する。
次に、図６を参照すると、この図は、本発明の例示的実施形態に係るタップ付き遅延線フィルタ（ｔａｐｐｅｄ ｄｅｌａｙ ｌｉｎｅ ｆｉｌｔｅｒ）６００の機能ブロック図である。タップ付き遅延線フィルタ６００は、入力信号２１５を、一連の遅延ステージ６０１ａ、６０１ｂ、６０１ｃを通じて遅延させ、各遅延ステージ６０１ａ、６０１ｂ、６０１ｃの出力を、通常は増幅器６０２ａ、６０２ｂ、６０２ｃ、６０２ｄを使用してスケーリングし、それらのスケーリングされた出力を加算するか、またはその他の方法で合成することによって、入力信号２１５から出力信号６２０を生成する装置である。タップ付き遅延線フィルタ６００は、課せられたクロストーク信号ｎ（ｔ）２３０の形状または波形を近似した形状または波形を有する信号ｖ（ｔ）６２０を生成するモデル５０１のアナログ構成要素であってもよい。すなわち、タップ付き遅延線フィルタ６００は、アナログ構成要素を介して実施される例示的波形整形器であってもよい。
上記のように、実際のクロストーク応答２１０を正確にモデル化することは、クロストークキャンセルを介したクロストーク干渉２３０の適切な除去を容易にする。クロストークキャンセル装置（図示せず）が、不正確なクロストークモデル（図示せず）に基づくならば、そのような装置は、信号品質を向上させるよりもむしろ低下させる可能性がある。例えば、誤ったモデルを用いた結果として、クロストークのキャンセルを目的とした「補正」信号は受信されるビクティム信号に干渉を追加する可能性があり、その一方でキャンセルの目標となるクロストーク信号は、実質的にそのまま残される可能性がある。したがって、例えばフィルタリングメカニズムに基づくクロストークモデルは、適用例の中で遭遇する可能性があるさまざまなクロストーク伝達関数のモデル化をサポートする十分な柔軟性を有するべきである。すなわち、柔軟なクロストークモデルは、例えばさまざまな適用例、動作条件および環境に容易に適応できない柔軟性のないモデルよりも望ましい。
図６に示すような本発明の一つの例示的実施形態では、電気的に制御可能な利得係数６０２ａ、６０２ｂ、６０２ｃ、６０２ｄを有するアナログタップ付き遅延線フィルタ６００（トランスバーサルフィルタとしても知られている）が、アグレッサクロストーク伝達関数２１０をモデル化する。このフィルタ６００は、広範囲の動作条件および状況をサポートする望ましいレベルの柔軟性と適応性とを提供することが可能である。より具体的には、タップ付き遅延線フィルタ６００は、ビクティムチャネル１３０に課されるクロストーク信号２３０の波形を近似した波形を生成することが可能である。
図示されているフィルタ６００は、Ｎ個の遅延要素６０１ａ、６０１ｂ、６０１ｃ（それぞれが時間遅延δ（デルタ）を提供する）と、ｎ＝０、．．．、Ｎについての係数αｎ（アルファｎ）を備えた対応する可変係数増幅器６０２ａ、６０２ｂ、６０２ｃ、６０２ｄとを有する例示的タップ付き遅延線フィルタである。タップ付き遅延フィルタ６００の出力ｖ（ｔ）６２０は、次のように書かれてもよい。
ｖ（ｔ）＝α０ｕ（ｔ）＋α１ｕ（ｔ−δ）＋．．．＋αＮｕ（ｔ−Ｎδ）
利得係数α０、α１、α２．．．αｎ（アルファ０、アルファ１、アルファ２．．．アルファｎ）の値を変化させることは、フィルタ６００の応答に対応する変化を引き起こす可能性がある。タップ付き遅延線フィルタ６００は、アグレッサのインパルス応答を最大Ｎδ（デルタのＮ倍）まで、すなわちフィルタ６００の時間スパンまでモデル化することが可能である。その上、（図３に示して上記で説明した）アグレッサ応答２１０の周波数成分は、周波数ｆ＝１／（２δ）（周波数は、デルタの２倍の逆数に等しい）までモデル化されることが可能である。したがって、δ（デルタ）は、ビクティム信号ｘ（ｔ）２１４における対象となる最高の信号周波数がｆ＝１／（２δ）（周波数は、デルタの２倍の逆数に等しい）未満となるように選択されるべきである。さらに、Ｎは、アグレッサインパルス応答の大部分がＮδ（デルタのＮ倍）の時間スパン以内に含まれるように選択されるべきである。すなわち、アグレッサ周波数応答２１０は、ｆ＝１／（Ｎδ）（周波数は、デルタのＮ倍の逆数に等しい）の周波数よりも下で、大きな変動を示すべきではない。Ｎおよびδ（デルタ）を選択するためのこれらの条件は、アグレッサ信号の条件と対照的である。アグレッサノイズが、指定された周波数よりも上にとどまる場合、これは重要ではない。その理由はうまく設計されたレシーバは、ビクティム信号品質を低下させることなく、容易にそれらの高周波を抑制することができるからである。
タップ付き遅延線フィルタ６００は、アグレッサ応答２１０によって引き起こされるパルス整形をエミュレート、推定または模倣することが可能ではあるが、このフィルタ６００は通常、非実際的な数のタップまたは遅延ステージなしでは、非常に変化しやすい時間遅延に適切に対処することはできない。時間遅延は、図５に示して上記で説明した（ｉ）アグレッサデータ信号ｕ（ｔ）２１５の一部をクロストークキャンセラ４０１に導く回路タップと、（ｉｉ）クロストークキャンセラ４０１内の加算ノード５０２との間にわたる信号経路の長さに直接関連している。より具体的には、効果的な相互キャンセルのために、モデル化された信号と実際の信号２３０、５２０が相互に適切に同期されているようにするため、またはタイミングが合わせられているようにするために、モデル化された時間遅延は実際のクロストーク信号ｎ（ｔ）２３０の時間遅延を密接に近似すべきである。タップ付き遅延線フィルタ６００の出力６２０は、モデル５０１の出力ｗ（ｔ）５２０として直接使用されてもよいが、タップ付き遅延線フィルタの出力６２０をビクティムチャネル１３０上のクロストーク信号２３０と同期させることによって、クロストークのキャンセルが強化され、高められた信号忠実度がビクティムレシーバ１０５ｂに提供され、全体的なモデル化の柔軟性が向上する可能性がある。
実際のクロストーク信号２３０およびそのモデル化された対応物５２０の両方の結合点の位置は、ビクティム−アグレッサペアによって非常にさまざまである可能性があるため、それらのそれぞれの遅延は明確に定義されないか、または不確実になりやすい可能性がある。バックプレーン−ラインカードコネクタ１０２ｂを介した主要な結合という比較的単純な場合でさえ、ラインカード１０１ｂ上の信号経路長はさまざまであることが多い。したがって、ラインカードのレイアウトに関する特定の知識と解析なしでは、時間遅延を予測することは困難になる可能性がある。時間遅延におけるこの不確実性に対処するために、図７に示すように、調節可能な遅延７０１がクロストークモデル化フィルタ５０１内に組み込まれてもよい。
次に、図７を参照すると、この図は、本発明の例示的実施形態に係る調節可能な遅延７０１を有するクロストークキャンセル装置４０１のクロストークモデル化フィルタ（「ＸＴＭＦ」）５０１の機能ブロック図である。調節可能な遅延７０１は、タップ付き遅延線フィルタ６００の前に置くこと、または（図７に示すように）後に置くことが可能である。本発明の一つの例示的実施形態では、調節可能な遅延７０１を、図示しているようにアナログタップ付き遅延線フィルタ６００の出力側に配置するのではなく、入力側に配置することによって実施が簡略化される可能性がある。この簡略化は、デジタル信号ｕ（ｔ） ２１５の離散的性質によってもたらされてもよく、この場合、遅延装置７０１の出力を量子化すること、またはハードリミットすることによって、信号の線形性が容易に維持される可能性がある。あるいは、図示した構成に従って調節可能な遅延７０１がタップ付き遅延線フィルタ６００の後に続く場合、調節可能な遅延７０１への入力において、信号ｖ（ｔ）６２０はアナログである。調節可能な遅延７０１内にアナログ信号を入力することは、広範囲にわたる信号値および周波数の線形応答の必要性を生じさせる可能性がある。
タップ付き遅延線フィルタ６００は、意図したデータ信号ｘ（ｔ）２１４と一緒にビクティムチャネル１３０上を望ましくなく伝播しているクロストーク信号ｎ（ｔ）２３０を近似した補正信号ｗ（ｔ）５２０を出力するが、調節可能な遅延７０１は補正信号５２０の波形を、望ましくないクロストーク信号２３０の波形と同期させる。すなわち、調節可能な遅延７０１は、補正信号５２０が実際のクロストーク干渉２３０と、時間的に一致するように、かつ同期するように、補正信号５２０のタイミングを合わせるか、または補正信号５２０を調整する。
タップ付き遅延線フィルタ６００および調整可能な遅延７０１の機能に基づいて、クロストークモデル化フィルタ５０１は、実際のクロストーク信号ｎ（ｔ）２３０に正確に一致した形状およびタイミングを有するキャンセル信号ｗ（ｔ）５２０を出力する。図５に示して上記で説明したように、減算ノード５０２を介して、ビクティムチャネル１３０内に挿入されるか、またはビクティムチャネル１３０に適用された場合、キャンセル信号ｗ（ｔ）５２０は、実際のクロストーク信号２３０を無効にし、それによってビクティムレシーバ１０５ｂに送られる通信信号ｚ（ｔ）４２０の品質を向上させる。
図５を参照して上記で説明し、図８を参照して下記でさらに詳細に説明するように、コントローラ５０３は、タップ付き遅延線フィルタ６００と調節可能な遅延７０１とを調節することにより、それらのそれぞれのパフォーマンスを微調整し、そしてビクティムレシーバ１０５ｂに送られる補正された信号４２０の忠実度を向上させる。
本発明の一つの例示的実施形態では、図１５に示して下記で説明する回路１５１０が、クロストークモデル化フィルタ５０１の代わりに用いられる。したがって、図７に示す調節可能な遅延７０１とタップ付き遅延線フィルタ６００は、それぞれ以下で説明するように、図１５の時間整合モジュール１５３５とＦＩＲフィルタ１５６０とを含んでいてもよい。
次に、図８を参照すると、この図は本発明の例示的実施形態に係るハイパスフィルタ８０１を有するクロストークキャンセル装置８００のクロストークモデル化フィルタ５０１’の機能ブロック図である。ハイパスフィルタ８０１は、通常、固定され、または調節不可能なフィルタである。図８に示す例示的実施形態の構成において、調節可能な遅延７０１はタップ付き遅延線フィルタ６００に入力を送り込み、これによって図７を参照して上記で説明した利点を特定の適用例のために提供する。
図７に示すように、例示的クロストークモデル化フィルタ５０１’内に、任意選択のハイパスフィルタ８０１を含めることによって、一部の適用例または動作環境においてパフォーマンスが向上する可能性がある。ハイパスフィルタ８０１は、一定範囲の周波数成分を有する信号を受信し、周波数しきい値より下の周波数成分を減衰させ、周波数しきい値より上の周波数成分を伝送する装置である。
タップ付き遅延線フィルタ６００は、
１／（Ｎδ）＜ｆ＜１／（２δ）
の周波数範囲にわたって柔軟なモデル化応答を有するが、ｆ＜１／（Ｎδ）（周波数はデルタの２倍の逆数よりも小さい）などの、より低い周波数においては、しばしば柔軟性に劣る。したがって、クロストーク応答２１０の低周波特性を正確にモデル化するためには、フィルタタップの個数Ｎを大きくすることが必要とされ、それによってフィルタの複雑さが増加する可能性があり、あるいは、より長い遅延インクリメントδ（デルタ）が必要とされて、それによって高周波の柔軟性が減少する可能性がある。多くの適用例において、そのようなトレードオフを避けることが好ましい。図３を参照して上記で説明したように、電気システムの場合、低周波クロストーク特性は、通常、容量結合効果によって支配され、したがって単純な一次の抵抗−容量（「ＲＣ」）ハイパスフィルタなどのハイパスフィルタを使用して正確にモデル化することが可能である。すなわち、クロストークモデル化フィルタ８０１内にハイパスフィルタ８０１を挿入することにより、タップ付き遅延線フィルタ６００内に扱いにくい、または費用のかかる多数のタップフィルタを必要とすることなしに、高レベルのパフォーマンスを提供することが可能である。
図７に示したクロストークモデル化フィルタ５０１の例示的実施形態と同様に、タップ付き遅延線フィルタ６００と、調節可能な遅延７０１と、ハイパスフィルタ８０１との順序付けは、さまざまな配置をサポートするために変更されてもよい。すなわち、本発明は、図８に示す機能ブロック７０１、６００、８０１のそれぞれに対応する物理的構成要素を意図した適用例のための許容できるパフォーマンスを提供する任意の並列または直列の構成に配置することをサポートしている。それにもかかわらず、特定の構成または順序付けは、他の構成に比較して、選ばれた適用例の状況のための特定の利点またはトレードオフを提供する場合がある。
図８に示す例示的直列構成では、調節可能な遅延７０１を、タップ付き遅延線フィルタ６００の入力側に、ハイパスフィルタ８０１をタップ付き遅延線フィルタ６００の出力側に配置する。この順序付けでは、調節可能な遅延７０１の実施は入力および出力の両方の信号の離散的振幅の性質を活用することによって、簡略化される可能性がある。タップ付き遅延線フィルタ６００も、調節可能な遅延７０１から提供される離散的振幅の入力をデジタル遅延要素を介して、活用してもよい。ハイパスフィルタ８０１は、そのＲＣ実施においては、アナログ装置であり、離散的振幅の入力をハイパスフィルタ８０１に提供することによって利益を受けることはない。したがって、ハイパスフィルタ８０１を、クロストークモデル化フィルタ５０１’の出力側に、または別の位置に配置することによる不利益は通常何もない。
図５を参照して上記で説明したように、制御モジュール５０３は、クロストークが補償された信号ｚ（ｔ）４２０を入力として取り込み、クロストーク応答モデル５０１を調節するための制御信号８２０、８３０を出力する。クロストークモデル化フィルタ５０１への制御モジュールの出力８２０、８３０は、（ｉ）調節可能な遅延構成要素７０１によって実施される時間遅延を制御するための「遅延制御」信号８３０と、（ｉｉ）タップ付き遅延線フィルタ６００内の可変係数増幅器６０２ａ〜ｄ上の利得を制御するための一組の「フィルタ制御」信号８２０とを含んでいる。すなわち、コントローラ５０３は、モデル化パラメータをタップ付き遅延線フィルタ６００に出力し、タイミングパラメータを調節可能な遅延７０１に出力する。
これらの出力制御値は、補償された信号ｚ（ｔ）４２０の観測、処理および／または解析に基づいて決定される。２００２年３月２８日出願の「Ｍｅｔｈｏｄ ａｎｄ Ｓｙｓｔｅｍ ｆｏｒ Ｄｅｃｏｄｉｎｇ Ｍｕｌｔｉｌｅｖｅｌ Ｓｉｇｎａｌｓ」と題された米国特許出願第１０／１０８，５９８号明細書は、信号忠実度を評価するための実施可能な例示的システムおよび方法を開示している。同一所有者に所有される２００３年７月１５日出願の「Ａｄａｐｔｉｖｅ Ｎｏｉｓｅ Ｆｉｌｔｅｒｉｎｇ ａｎｄ Ｅｑｕａｌｉｚａｔｉｏｎ ｆｏｒ Ｏｐｔｉｍａｌ Ｈｉｇｈ Ｓｐｅｅｄ Ｍｕｌｔｉｌｅｖｅｌ Ｓｉｇｎａｌ Ｄｅｃｏｄｉｎｇ」と題された米国特許出願第１０／６２０，４７７号明細書は、クロストークモデル化フィルタ５０１の装置パラメータを制御するための実施可能な例示的システムおよび方法を開示している。米国特許出願第１０／１０８，５９８号明細書および米国特許出願第１０／６２０，４７７号明細書の開示は、参照により本明細書に完全に援用されるものとする。クロストークモデル５０１、タップ付き遅延線フィルタ６００および調節可能な遅延７０１のうちの１つ以上は、それぞれが米国特許出願第１０／１０８，５９８号明細書または米国特許出願第１０／６２０，４７７号明細書に開示された方法および／またはシステムを使用して、制御および／または調節されてもよい。調節可能な遅延７０１の時間遅延調節は、例えば、これらの特許出願の開示に従って、可能性のある値の全範囲を通して掃引される変数として、遅延制御を扱うことによって決定されてもよい。
次に、図９を参照すると、この図は、図８に示す例示的クロストークモデル化フィルタ５０１’または図７に示す例示的クロストークモデル化フィルタ５０１などのクロストークモデル５０１と、それらに関連する調節可能な遅延７０１とを制御するための例示的システム９００を示したものである。より具体的には、図９は、本発明の例示的実施形態に係るクロストークキャンセル装置４０１の制御モジュール９００の機能ブロック図である。図９に示す例示的コントローラ９００は、比較的単純な理論的解析と実施とを容易にし、またその関連で、上記の米国特許出願第１０／６２０，４７７号明細書および米国特許出願第１０／１０８，５９８号明細書に開示された制御方法およびシステムを超える利益を特定の適用例に提供することが可能である。
図９のコントローラ９００は、ビクティムレシーバ１０５ｂによって受信されることになっているクロストークがキャンセルされた信号ｚ（ｔ）４２０を受信する周波数伝達応答Ｐ（ｆ）を有するフィルタ９０１を含んでいる。フィルタ９０１は、この周波数伝達応答に基づくスペクトル重み付けフィルタであってもよい。このフィルタ９０１の出力は、電力検出または信号２乗装置９０２に結合され、この装置はローパスフィルタ９０３に出力を提供する。ローパスフィルタ９０３は、一定範囲の周波数成分を有する信号を受信し、周波数しきい値より上の周波数成分を減衰させ、周波数しきい値より下の周波数成分を伝送する装置である。
アナログ−デジタル変換器（「ＡＤＣ」）は、ローパスフィルタの出力を受信し、対応するデジタル信号を生成して、その信号をデジタルコントローラ９０５に送り込む。次に、デジタルコントローラ９０５は、調節可能な遅延７０１とタップ付き遅延線フィルタ６００のそれぞれのためのデジタル制御信号を生成する。それぞれのデジタル−アナログ変換器（「ＤＡＣ」）９０６ａ、９０６ｂは、それらの信号を遅延制御線８３０およびフィルタ制御線８２０上でそれぞれの伝送のために、アナログ領域に変換する。アナログ遅延制御信号は、調節可能な遅延７０１を調節し、一方、アナログフィルタ制御信号はタップ付き遅延線フィルタ６００を調節する。
データを搬送していないという一時的状況にあるチャネル上にクロストークが負わされている単純な動作例について説明することは有用である。より具体的には、ビクティムトランスミッタ１０４ａがデータを何も送信せず、一方でアグレッシングトランスミッタ１０４ｂは、疑似ランダムまたはコード化された疑似ランダムデータなどの広範なスペクトル成分または広範な信号周波数を有するデータを送信している場合を考慮する。すなわち、図５を再び簡単に参照すると、信号ｘ（ｔ）２１４は実質的に０であり、一方でｕ（ｔ）２１５は、ランダムに変化しているデジタルデータパターンによってもたらされる広範なアナログスペクトル成分を有するデジタルデータ信号である。この場合、信号ｙ（ｔ） ２６０は、単に発生したアグレッサｎ（ｔ）２３０であり、信号ｗ（ｔ）５２０は、モデル化されたアグレッサである。したがって、信号ｚ（ｔ）４２０は、実際にはキャンセル装置のモデル化誤差である。完全なクロストークキャンセルという理論的かつ理想的な状況においては、ｚ（ｔ）４２０は０である。
言い換えると、ビクティムチャネル１３０上で実質的に均一な電圧を伝送し、一方でアグレッサチャネル１２０上に広範な周波数を有する信号を伝送することにより、ビクティムチャネル１３０上に実質的に純粋なクロストークが提供され、ｎ（ｔ）２３０はｙ（ｔ）２６０に等しくなる。クロストークキャンセラ４０１が、純粋なクロストーク信号ｎ（ｔ）２３０とやはり同等のキャンセル信号ｗ（ｔ）５２０を出力する場合、ｚ（ｔ）４２０は、実質的に信号エネルギーを有さない。したがって、この状態においては、ｚ（ｔ） ４２０内の信号エネルギーは、クロストークモデル化フィルタ５０１内のモデル化または遅延の不正確さを示す。
制御モジュール９００は、定義済みの信号をアグレッサチャネル１２０上に伝送し、一定電圧の、または実質的にデータのない信号をビクティムチャネル１３０上に伝送するというこのような状態を実施してもよい。次に、制御モジュール９００は、クロストークモデル化フィルタ５０１’の調節可能なパラメータを調節して、ビクティムレシーバ１０５ｂによって受信される信号ｚ（ｔ）４２０を最小にし、それによって実際のクロストーク信号ｎ（ｔ）２３０に一致するクロストークキャンセル信号ｗ（ｔ）５２０を提供し、さらに、実際のクロストーク応答Ｈ（ｆ）２１０に効果的に一致するモデル化されたクロストーク応答Ｇ（ｆ）５０１を提供してもよい。より一般的には、制御モジュール９００は、アグレッサチャネル１２０、ビクティムチャネル１３０またはアグレッサチャネル１２０とビクティムチャネル１３０の両方の上で、定義済みの信号パターンまたは既知の信号パターンの伝送を引き起こして、クロストーク効果１５１を特徴付け、そしてクロストークキャンセルまたは別の形態のクロストーク補償を、制御、最適化または調節する。さらに、制御モジュール９００は、セットアップモードまたは自己設定手順の形態の学習または適応モードを有していてもよく、また自動または自己キャリブレーションを実施してもよい。
図９を参照し、データのないチャネル上にクロストークを負わせる例を超えて一般的に述べると、この誤差信号ｚ（ｔ）４２０は、特定の周波数における他の周波数よりも高い任意の重要性を強調するために、応答がＰ（ｆ）として示される任意選択のフィルタ９０１を使用してスペクトル的に重み付けされてもよい。例えば、ビクティムレシーバ１０５ｂ内の等化の効果をエミュレートするために、誤差信号ｚ（ｔ）４２０をハイパスフィルタリングすることが望ましい場合がある。次に、（スペクトル的に重み付けされた可能性がある）誤差信号ｚ（ｔ）４２０は、２乗されるか、または電力検出される。すなわち、２乗装置９０２の出力は信号電力となる。次に、電力信号は、誤差信号ｚ（ｔ）４２０の積分された電力、すなわちエネルギーを取得するために、比較的低いカットオフ周波数を有するローパスフィルタ９０３（または、積分器）を通過させられる。したがって、この点における信号は、誤差信号ｚ（ｔ）４２０の統計的分散（すなわち、標準偏差の２乗）のアナログ推定に対応する。
当業者によく知られているように、誤差分散は、忠実度を評価するための有用な尺度である。ローパスフィルタ９０３のカットオフ周波数は非常に低い周波数（通常は、シンボル伝送レートより何桁も下）にあるため、任意のモデル化フィルタ変化の過渡効果が減衰して消えた後の分散信号はほぼ定数である。したがって、アナログ分散信号は、単純な低速高分解能アナログ−デジタル変換器９０４を使用してサンプリングしてもよい。アナログ−デジタル変換器９０４によるデジタル化された信号出力は、誤差分散情報を単純なマイクロプロセッサ、状態機械、有限状態機械、デジタルコントローラまたは同様の装置（本明細書では、「デジタルコントローラ」と呼ぶ）９０５に提供する。現在の応答モデル化パラメータの組についての誤差分散を記録した後、デジタルコントローラ９０５は、次にＤＡＣの組９０６に、新しいパラメータをデジタル的に出力し、それらのＤＡＣが、対応するアナログ信号をアグレッサエミュレーションモジュール５０１に提供することによって、新しいフィルタ設定を指定してもよい。
デジタルコントローラ９０５は、（ｉ）クロストークモデル化フィルタ５０１のパラメータを設定すること、および（ｉｉ）現在のパラメータのモデル化誤差分散への影響を直接観測することの両方が可能であるため、デジタルコントローラ９０５はアグレッサ応答モデル５０１の実際の応答２１０への適合度を最大にするパラメータの組を見つけることができる。試行錯誤処理は、過度に複雑ではないため、多くの場合、モデルパラメータのすべての組み合わせをテストすることが可能である。ただし、当業者に知られているその他の経験的検索／最適化手法を代わりに使用してもよい。本発明の一つの例示的実施形態では、上記の米国特許出願第１０／６２０，４７７号明細書に記載されているような、座標−降下アプローチが、許容できるモデルパラメータを識別するための検索および最適化を提供する。
上記のように、制御モジュール９００は、実際的な制御の実施を提供するために、アナログおよびデジタル回路の組み合わせを含んでいてもよい。フィルタ９０１および電力検出装置９０２は、共同で高速アナログ信号を入力および出力する。ローパスフィルタ９０３は、高速アナログ信号を入力として取り込み、低速アナログ信号を出力する。フィルタ９０１、電力検出装置９０２およびローパスフィルタ９０３は、共同で関連する統計情報を高速信号から抽出し、より簡潔な形態でそれを提示することによって、高速信号の投射を低速信号上に取り出す。ＡＤＣ９０４は、この低速アナログ信号を入力として取り込み、対応するデジタル化された近似を出力する。その結果として、コントローラ９０５はこの低速デジタル信号を受信して処理する。デジタル信号は低速であるため、関連する処理回路の複雑さは、信号が高速である場合に必要とされる複雑さよりも少ない。デジタルコントローラ９０５は、低速デジタル制御信号をデジタル−アナログ変換器９０６ａ、９０６ｂに出力し、デジタル−アナログ変換器９０６ａ、９０６ｂは、次に低速アナログ信号を出力する。直列の、単純な高速アナログ前処理および低速デジタル処理の結果として、制御モジュール９００は、強力な統計的特性化に基づいた信号解析を提供し、回路の複雑さが比較的少ない堅牢な制御手法を実施し、これらの要因によって高速通信システムにおける実際的なクロストークキャンセルを容易にすることが可能となる。
図９に示す図では、誤差分散を生成するために、電力検出（または信号２乗）装置９０２が使用されているが、全波整流器（これは、信号の絶対値を取得する）を代わりに使用してもよい。全波整流器に基づいた実施の場合、ローパスフィルタ９０３の出力は、もはや誤差分散には対応しないが、それにもかかわらず、有効な忠実度の基準を表す。特に、これは、誤差信号４２０の１−ノルムであり、したがって、忠実度の尺度は、依然として適切な数学的特性を有している。信号の「１−ノルム」を決定することは、通常、制御信号の絶対値を積分することを含んでいることを、当業者は理解する。この代用は、特定の適用例にとって有利な場合があり、その理由は、（ｉ）１−ノルム信号は、低減されたダイナミックレンジを有する（したがって、アナログ−デジタル変換器９０４への分解能の制約を緩和する）場合があるということ、および、（ｉｉ）全波整流器は、電力検出器よりも実施が容易な場合があるということである。そのような変更は、本発明の範囲内であると見なされる。
同様に、電力検出器９０２は、半波整流器または信号の大きさを評価するために使用される任意の類似した装置を使用して置き換えてもよい。さらに、図５〜図９に示すクロストークキャンセラ４０１の機能ブロック、モジュールおよびそれぞれのサブモジュールへの分割は、概念的なものであり、機能のハード境界または構成要素の物理的グループ分けを必ずしも示すものではないことを、当業者は理解するであろう。むしろ、機能ブロック図に基づいた図としての例示的実施形態の表現は、本発明の例示的実施形態の説明を容易にするものである。実際には、これらのモジュールは、本発明の範囲を逸脱することなく、組み合わされること、分割されること、およびその他の方法で他のモジュールに再区分されることが可能である。
本発明の一つの例示的実施形態では、クロストークキャンセルシステムは、モノリシックＩＣなどの１つの集積回路（「ＩＣ」）である。クロストークキャンセル装置、制御モジュールおよびクロストークモデル化フィルタのそれぞれが、１つのＩＣであってもよい。そのようなＩＣは、相補型金属酸化膜半導体（「ＣＭＯＳ」）ＩＣであってもよく、また、例えば０．１８ミクロンプロセスで製造されていてもよい。
クロストークをキャンセルするためのプロセス、およびクロストークキャンセラをキャリブレーションするためのプロセスを、それぞれ図１０および図１１を参照して、次に説明する。記載されているとおりに本発明が機能するためには、本明細書に記載されているプロセス内の特定のステップは、必然的に他のステップに先行しなければならない。ただし、そのような順序またはシーケンスが本発明の機能を変えない場合、本発明は記載されているステップの順序に限定されない。すなわち、本発明の範囲および趣旨を逸脱することなく、一部のステップは、その他のステップの前または後に、あるいは、その他のステップと並行して実行されてもよいということが認識される。
次に、図１０を参照すると、この図は、本発明の例示的実施形態に係るクロストーク１５１をキャンセルするためのクロストークのキャンセルと題されたプロセス１０００を説明するフローチャートである。プロセス１０００の最初のステップであるステップ１０１０において、アグレッサトランスミッタ１０４ｂは、アグレッサ通信信号ｕ（ｔ）２１５を、アグレッサチャネル１２０上に送信する。この通信信号２１５は、データを搬送するアナログまたはデジタル信号であってもよい。
ステップ１０１５において、クロストーク効果１５１は、アグレッサ通信信号ｕ（ｔ）２１５からのエネルギーを、クロストークｎ（ｔ）２３０としてビクティムチャネル１３０内に結合する。結合メカニズムは、バックプレーン１０３上を伝播する電気的データ信号の例示的場合のように、電磁結合であってもよく、または別の光学的または電気的クロストークメカニズムであってもよい。クロストーク効果１５１のエネルギー伝達は、ビクティムレシーバ１０５ｂへ向けての信号伝播をもたらす方法で、ビクティムチャネル１３０内にクロストーク信号ｎ（ｔ）２１５を生成する。
ステップ１０２０において、ビクティムトランスミッタ１０４ａは、ビクティム通信信号ｘ（ｔ）２１４を、ビクティムチャネル１３０上に送信する。ビクティム通信信号２１４は、アナログまたはデジタル信号のいずれであってもよい。ステップ１０２５において、クロストーク信号ｎ（ｔ）２３０は、ビクティムチャネル１３０内において、ビクティム通信信号ｘ（ｔ）２１４と共存するか、または混合する。合成信号ｙ（ｔ）２６０が、これらの信号２１４、２３０の合成によってもたらされる。
ステップ１０３０において、クロストークモデル５０１は、アグレッサ通信信号ｕ（ｔ）２１５のサンプルを取得する。言い換えると、タップまたはその他のノードが、アグレッサ通信信号２１５の代表的な部分を、クロストークモデル５０１による受信および処理のために、クロストークキャンセラ４０１に導く。
ステップ１０３５において、クロストークモデル５０１は、アグレッサ通信信号ｕ（ｔ）２１５のサンプリングされた部分を、タップ付き遅延線フィルタ６００を介して処理する。タップ付き遅延線フィルタ６００の利得またはスケーリング定数などのモデル化パラメータが、クロストーク信号ｎ（ｔ）２１５の波形推定ｖ（ｔ）６２０を生成するための基礎を提供する。より具体的には、タップ付き遅延線フィルタ内の可変係数増幅器６０２ａ、６０２ｂ、６０２ｃ、６０２ｄの係数α０、α１、α２．．．αｎ（アルファ０、アルファ１、アルファ２．．．アルファｎ）が、クロストーク信号２１５を近似する波形ｖ（ｔ）６２０を定義する。
一つの例示的実施形態では、図１５に示して下記で説明する有限インパルス応答（「ＦＩＲ」）フィルタ１５６０が、ステップ１０３５において、クロストークの波形推定を生成する。したがって、システム１５１０は、プロセス１０００のステップのうちの１つ以上を実行するか、またはそれらのステップに関わってもよい。
ステップ１０４０において、クロストークモデル５０１内の調節可能な遅延７０１は、波形推定ｖ（ｔ）６２０に時間遅延を適用して、この波形６２０をビクティムチャネル１３０内を伝播して干渉しているクロストーク信号ｎ（ｔ）２３０と同期させる。ステップ１０４５において、クロストークキャンセラ４０１の加算ノード５０２は、結果として生じるクロストークキャンセル信号ｗ（ｔ）５２０を、ビクティムチャネル１３０と、その中を伝播しているクロストークと通信との合成信号ｙ（ｔ）２６０とに適用する。クロストークキャンセル信号ｗ（ｔ）５２０は、ビクティムチャネル１３０内を伝播しているクロストーク信号成分ｗ（ｔ）５２０の少なくとも一部をキャンセルする。このクロストーク干渉５２０を低減させることにより、ビクティムレシーバ１０５ｂへ送付するためにクロストークキャンセラ４１０から出力される通信信号ｚ（ｔ）４２０の信号忠実度が向上する。
一つの例示的実施形態では、図１５に示す時間整合モジュール１５３５が、ステップ１０４０の可変遅延を適用する。したがって、プロセス１０００の一つの例示的実施形態では、システム１５１０が、クロストークキャンセルのためのクロストーク推定を提供する。
ステップ１０５０において、コントローラ５０３は、クロストークが補償された信号ｚ（ｔ）４２０を処理または解析して、クロストークキャンセルの効果を判定する。言い換えると、コントローラ５０３は、信号忠実度を評価して、波形およびタイミングの両方において実際のクロストークｎ（ｔ）２３０に正確に一致するクロストークキャンセル信号ｗ（ｔ）５２０を、クロストークキャンセラが適用しているかどうかを判定する。
ステップ１０５５において、コントローラ５０３は、モデル化パラメータ、具体的にはタップ付き遅延線フィルタ６００内の可変係数増幅器６０２ａ、６０２ｂ、６０２ｃ、６０２ｄの係数を調節して、クロストークキャンセル信号ｗ（ｔ）５２０と実際のクロストーク信号ｎ（ｔ）２３０との間の波形の一致を最適化する。さらに、コントローラ５０３は、調節可能な遅延７０１の可変または調節可能時間遅延を調節して、クロストークキャンセル信号ｗ（ｔ）５２０を実際のクロストーク信号ｎ（ｔ）２３０と同期させる。すなわち、コントローラ５０３は、クロストークモデル化フィルタ５０１へのパラメータ調節を実施することによって、クロストークキャンセラ４０１の動作を調節して、ビクティムレシーバ１０５ｂに送られる最終的な通信信号ｚ（ｔ）４２０の忠実度を向上させる。
ステップ１０５５に続いて、プロセス１０００は、ステップ１０１０〜１０５５を繰り返す。クロストークキャンセラ４０１は、クロストーク２３０のキャンセルと、動的状況への適応応答の実施とを継続し、それによって継続的な高レベルの通信信号忠実度を提供する。
次に、図１１を参照すると、この図は、本発明の例示的実施形態に係るクロストークキャンセル装置４０１をキャリブレーションするためのクロストークキャンセラのキャリブレーションと題されたプロセス１１００を説明するフローチャートである。プロセス１１００の最初のステップであるステップ１１１０において、コントローラ５０３は、キャリブレーションシーケンスを開始する。コントローラ９００は、アグレッサトランスミッタ１０４ｂに、既知の、または定義済みのテストパターンを有する信号、例えばランダムまたは疑似ランダムビットパターンのデータを、アグレッサチャネル１２０上に出力するように指示する。このテストまたはキャリブレーション信号は、アグレッサ通信信号ｕ（ｔ）２１５のフォーマットを有していてもよく、またはクロストーク応答Ｈ（ｆ）２１０を特徴付けるために独自にフォーマットされていてもよい。すなわち、コントローラ９００は、アグレッサチャネル１２０上の所定の電圧パターンを有する信号の伝送を制御してもよい。
ステップ１１１５において、コントローラ９００は、ビクティムトランスミッタ１０４ｂに、既知のビクティムテストまたは基準信号を、ビクティムチャネル１３０上に出力するように指示する。テスト信号は、所定の通信信号であってもよく、または、単にデータのない一定電圧であってもよい。ビクティムチャネル１３０上に既知のテスト信号を送信することによって、ビクティムチャネル１３０上に信号ひずみを発生させるその他の効果から、クロストーク応答Ｈ（ｆ）２１０を分離することを容易にする。すなわち、コントローラ９００は、ビクティムチャネル１３０上の所定の電圧パターンを有する信号の伝送を制御してもよい。
ステップ１１２０において、既知のアグレッサ信号ｕ（ｔ）２１５からのクロストークｎ（ｔ）２３０が、ビクティムチャネル１３０内に結合する。ビクティムチャネル１３０は一定電圧をビクティム信号ｘ（ｔ）２１４として搬送しているため、ビクティムチャネル１３０上の通信とクロストークとの合成信号ｙ（ｔ）２６０は、実質的にクロストーク信号ｎ（ｔ）２３０である。
ステップ１１２５において、クロストークキャンセラ４０１は、クロストーク信号ｎ（ｔ）２３０の推定ｗ（ｔ）５２０を、クロストークキャンセルのために生成する。クロストークキャンセラ４０１は、クロストーク信号ｎ（ｔ）２３０とクロストークキャンセル信号ｗ（ｔ）５２０との間の波形およびタイミングの一致をもたらすモデル化および遅延パラメータを使用して、この推定５２０を生成する。クロストーク補償器４０１は、クロストーク推定５２０をビクティムチャネル１３０に適用して、その上を伝播しているクロストーク２３０の少なくとも一部をキャンセルする。結果として生じるクロストークがキャンセルされた信号ｚ（ｔ）４２０は、ビクティムレシーバ１０５ｂに伝播する。
ステップ１１３０において、コントローラ５０３は、クロストークキャンセラ４０１によって出力されるクロストークがキャンセルされた信号ｚ（ｔ）４２０を処理および解析する。解析に基づいて、コントローラ５０３は、クロストークがキャンセルされた信号ｚ（ｔ）４２０内のエネルギーを最小にするために、モデル化および遅延パラメータを調節する。すなわち、コントローラ５０３は、残留クロストークを減少させるように、クロストークキャンセラ４０１の動作パラメータを変化させる。この制御動作は、クロストーク補償信号ｗ（ｔ）５２０を、ビクティムチャネル１３０に課されている実際のクロストークｎ（ｔ）２３０と一致させる。
ステップ１１４０において、コントローラ５０３は、キャリブレーションサイクルを完了し、そしてクロストークキャンセラ４０１が実データを処理するための準備が整っていることの通知を、アグレッサおよびビクティムトランスミッタ１０４ａ、１０４ｂに提供する。この通知に応じて、ステップ１１４５において、ビクティムトランスミッタ１０４ａおよびアグレッサトランスミッタ１０４ｂは、それらのそれぞれのチャネル１３０、１２０上に、それぞれが実データを伝送する。
ステップ１１５０において、アグレッサチャネル１２０上に伝送されている実データ２１５からのクロストーク２３０が、ビクティムチャネル１３０内に結合する。ステップ１１５５において、クロストークキャンセラ４０１は、アグレッサチャネル１２０内に伝送されている実データ２１５のサンプルを処理し、キャリブレーション中に定義または更新されたモデル化および遅延パラメータを使用して、クロストーク２３０のエミュレーションまたは推定５２０を生成する。
ステップ１１６０において、クロストークキャンセラ４０１は、クロストークキャンセルのために、ビクティムチャネル１３０にクロストーク推定５２０を適用し、ビクティムレシーバ１０５に、高忠実度信号を提示する。プロセス１１００は、ステップ１１６０に続いて終了する。コントローラ５０３は、定義済みの、または一定の時間間隔ごとに、あるいは、信号忠実度が損なわれたこと、またはしきい値未満に低下したことを、コントローラの監視機能が判定した場合に、キャリブレーション手順を繰り返してもよい。
次に、図１２Ａおよび図１２Ｂを参照すると、これらの図は、それぞれ本発明の例示的実施形態に係るクロストークキャンセルを実施する前および後の通信システムのテストデータを示す。これらの図は、実験室条件下で取り込まれた測定データのアイダイアグラム１２００、１２５０を示す。当業者によく知られているように、アイダイアグラム１２００、１２５０は、信号品質の可視指示を提供する。アイダイアグラム１２００、１２５０内の「眼」１２２５、１２７５の開きのレベルは、信号品質のレベルと相互に関連している。すなわち、アイダイアグラム内のノイズのあるゆがんだ、または閉じられた眼は、通常、信号の損傷を示す。
図１２Ａは、現場条件を表すと考えられる実験室条件下で動作している５ギガビット／秒のバイナリ通信システムからのアイダイアグラム１２００である。ビクティム信号１３０は８００ミリボルトの振幅を有し、一方、アグレッサ信号１２０は１，２００ミリボルトの振幅を有する。図１２Ａは、等化および制限増幅の後の、しかし、クロストーク補償なしで受信された信号２６０のアイダイアグラム１２００を示したものである。図１２Ｂは、本発明の例示的実施形態によるクロストークキャンセルの適用と、それに続く、等化および制限増幅の後に受信された信号４２０のアイダイアグラム１２５０を示したものである。図１２Ａのアイダイアグラムと同様に、ビクティム信号１３０は８００ミリボルトの振幅を有し、一方、アグレッサ信号１２０は１，２００ミリボルトの振幅を有する。
クロストークが補正されたアイダイアグラム１２５０と、クロストーク補償なしのアイダイアグラム１２００との両方において、信号経路は制限増幅器を含むため、各アイダイアグラム１２００、１２５０の上部および下部における水平の「まぶた」の厚さは、信号品質の有用な判断基準を提供しない。むしろ、クロストークキャンセルによって提供される信号パフォーマンスの向上は、クロストーク補正なしのアイダイアグラム１２２５の狭く、ノイズのある眼１２２５と比較してクロストークが補正されたアイダイアグラム１２５０における広く開いた眼１２７５によって、明らかにわかる。
本発明の例示的実施形態によるクロストークキャンセルによって達成される通信パフォーマンスの向上をさらに特徴付けるために、クロストークキャンセルの前および後のビットエラーレートの測定値が、このテストシステムから、同じテスト条件下で取得された。クロストークキャンセルなしの場合、通信システムは、平均して１００，０００ビット伝送されるごとに１ビットのエラーを示した。クロストークキャンセルありの場合、通信システムは、平均して１００，０００，０００，０００，０００ビット伝送されるごとに１ビットのエラーを示した。
要約すると、例示的クロストークキャンセルシステムを、図１〜図１２を参照して説明した。クロストークキャンセルシステムは、アグレッサ信号をサンプリングしてもよく、そして、コネクタにおいてしばしば発生するクロストーク結合の遅延と応答とをエミュレートしてもよい。このエミュレートされたアグレッサ応答が、受信されるビクティム信号から減算されて、補正されたビクティム信号が生成されてもよく、それによってクロストーク干渉のレベルが減少し、改善されたジッタと、より低いビットエラーレートとが達成されてもよい。着実な結果を提供するために、クロストーク効果のモデル（エミュレートされるチャネル応答）は、クロストークに一致し、したがってクロストークを除去またはキャンセルするように、電子的にプログラム可能かつ適合可能であってもよい。
プログラム可能なマルチギガビットレートにおけるエミュレーション／モデル化チャネル応答の作成に、標準的なデジタル信号処理（「ＤＳＰ」）技術を使用することは、最適とは言えない可能性がある。従来のＤＳＰ技術は、十分な速度が欠けているか、またはかなりの電力を消費する場合がある。したがって、クロストークキャンセルシステムは、例えばアナログ信号処理、混合信号処理またはハイブリッドアプローチを介して、従来のＤＳＰ処理を超えるパフォーマンスを提供するプログラム可能なエミュレーションチャネルまたはモデルを含んでいてもよい。そのような高速なプログラム可能エミュレーションチャネルは、アナログ信号処理を介してアナログ領域内で、かつ／または、例えばマルチギガビットデータ転送レートをサポートする処理レートにおいて、信号を処理することが可能である。
言い換えると、アナログ信号処理（または、アナログおよびデジタル信号処理のハイブリッド結合）は、全面的にデジタルの環境内で実施されるクロストークキャンセルを超えるパフォーマンスの利点を提供することが可能である。上記のように、デジタル実施においては、アクセス可能なアグレッシングデータ信号と受信されるビクティム信号とは、（アグレッサ信号のいかなる固有のデジタル化をも超えて）デジタル化されてもよく、マイクロプロセッサがキャンセル処理を実施してもよい。高速環境におけるデジタルクロストークキャンセルに一般に関連付けられるアナログ−デジタル変換器およびマイクロプロセッサは、一部の適用例に関して、複雑さ、コストまたは電力消費などの欠点を有する可能性がある。
信号、信号変換および信号効果のモデル化、シミュレート、推定またはエミュレートを行うことが可能な高速装置は、クロストークキャンセルのサポート以外に、広範な適用例を有していてもよい。いくつかの適用例を挙げると、そのような装置は、任意波形を生成するため、等化のため、または幅広く用いられているＦＩＲフィルタとして使用されてもよい。したがって、信号または信号効果をエミュレートするコンパクトな回路、または集積回路が、（例えば、テスト装置内の、または通信装置内の）高速任意波形発生器として、パルス整形フィルタとして、等化器として、またはその他として使用されてもよい。
例示的な高速エミュレーション回路またはチャネルを、クロストークキャンセルの適用例に関連して、図１３〜図３０を参照して、以下でさらに詳細に説明する。ただし、そのクロストーク適用例は、可能性のある多くの適用例のうちの１つに過ぎず、むしろ説明の目的のために提供されており、限定的であることは意図していない。したがって、本明細書に記載して開示されたエミュレーション回路またはチャネルは、通信または信号処理の多数の適用例および用途を有していてもよい。
例えば、マルチギガビット信号をパルス整形および／またはフィルタリングする機能が、非常に高速な関数発生器を作成するために、あるいは、集積回路またはその他の通信ハードウェアをテストするために、テスト機器内で有益に使用されてもよい。別の例として、伝送信号のプリエンファシス、デエンファシスまたは等化器応答のエミュレーションが、レシーバのパフォーマンスの正確な特徴付けをサポートしてもよい。同様に、エミュレーション回路またはチャネルが、可能性のある干渉装置を、その干渉装置が存在する場合のレシーバパフォーマンスを確認するために、エミュレートしてもよい。
「エミュレーション回路」または「エミュレーションチャネル」という用語は、本明細書で使用する場合、一般に、信号、信号変換または信号への効果を、モデル化、シミュレート、推定、エミュレート、表現、描写または再現するシステムを意味する。エミュレーション回路またはエミュレーションチャネルは、クロストークを引き起こす信号を処理することを介して、シミュレートされたクロストーク信号を作成することが可能である。エミュレーション回路またはチャネルは、パルスなどの短期間の信号を受信して、その受信信号を、指定された、または選択された、形状または期間を有する波形に変換してもよい。
次に、図１３〜図２８について説明すると、図１３は、本発明の実施形態に係るタップ付き遅延線フィルタ６００に基づいた例示的信号遅延装置１３００の機能ブロック図を示す。図６を参照して上記で説明したように、タップ付き遅延線フィルタ６００は、入力信号を処理して、所望の形状を有する出力信号１３０５を生成してもよい。図示されているように、タップ付き遅延線フィルタ６００は、入力信号１３１０のデジタル化されたバージョンに対して、ＤＳＰを介して影響を及ぼしている。
したがって、図１３のシステム１３００は、ＦＩＲフィルタのＤＳＰ実装を表してもよい。そのようなＤＳＰ実装では、入力信号は、アナログ−デジタル変換器（ＡＤＣ）１３１５を使用して量子化され、クロックレジスタを使用して遅延させられる。遅延させられたサンプルからＦＩＲフィルタ６００の実施に関連付けられた乗算および加算関数を、数学処理が実行する。入力信号がデジタル通信信号である場合、ＡＤＣ１３１５は、情報をデジタル的に搬送するために、その入力信号を最初に存在していたよりも大きな数のディジタルレベルにデジタル化する。
多くの状況において適切であるとはいえ、システム１３００は、マルチギガビット信号処理を含むその他の状況のために望ましい可能性があるレベルよりも、遅いレベルの速度を提供する場合がある。入力信号１３１０が高データレートを搬送するように変調されている場合、ＡＤＣ１３１５は、通常、そのデータレートよりも高速でサンプリングを行わなければならず、意味のあるデータを提供するためには、十分な分解能を有していなければならない。そのようなサンプリングレートおよび分解能は、入力１３１０のデータレートがマルチギガビットの範囲内にある場合、困難な可能性がある。その上、タップ付き遅延線フィルタ６００の数学操作は、マルチギガビット信号に対しては、実際性を欠く可能性がある。
以下でさらに詳細に説明するように、非常に高速な信号については、アナログ信号処理に基づく実施が、図１３のＤＳＰベースの実施よりも、速度および電力消費に関してパフォーマンスが優れていることが多い。すなわち、システム１３００は、エミュレーション回路またはクロストークキャンセルシステムの構成要素となることが可能ではあるが、多くの適用例について一般に向上したパフォーマンスを提供するその他の実施形態については以下で説明する。
次に、図１４を参照すると、この図は、本発明の実施形態に係る伝送路をシミュレートするための例示的受動回路１４００の回路図を示したものである。より具体的には、図１４は、合成伝送路のセクション１４００を示している。純粋にアナログのＦＩＲフィルタは、伝送路および／または、そのような合成伝送路１４００を使用して、遅延要素として実施されてもよい。合成伝送路１４００では、集中インダクタ１４０５およびキャパシタ１４１０が、特性インピーダンスＺ０を有する通常の伝送路をエミュレートする。次の式は、特性インピーダンスを記述する。
Ｚ０＝（Ｌ／Ｃ）１／２
合成伝送路１４００は、通常の伝送路よりも少ないスペースを占めていてもよい。ただし、図示しているように、遅延は固定されており、調節機能はない。統合された伝送路および合成伝送路１４００の高周波損失は、高周波においてはかなり大きい可能性があり、それによって、信号劣化、すなわち信号の望ましくない変換がもたらされ、したがって信号品質が低下する可能性がある。この実施のもう１つの問題は、遅延およびフィルタが占める場合がある比較的大きな物理的スペースの量である。
したがって、システム１４００は、エミュレーション回路またはクロストークキャンセルシステムの構成要素となることが可能ではあるが、多くの適用例について一般に向上したパフォーマンスを提供する実施形態を、以下で説明する。
次に、図１５を参照すると、この図は、本発明の実施形態に係る信号、信号効果または信号変換を、エミュレート、シミュレートまたはモデル化するための例示的回路１５００／１５１０の機能ブロック図を示したものである。エミュレーションチャネルまたはエミュレーション回路として特徴付けられてもよい図示したシステム１５１０は、図１〜図１２を参照して上記で説明したクロストークモデル５０１またはクロストークモデル化フィルタ５０１の例示的実施形態であってもよい。言い換えると、図１５のシステム１５００および／またはシステム１５１０の一つの例示的適用例は、通信システム内で発生しているクロストークのキャンセルに関連してクロストークをモデル化することである。
ここで、図１５を参照すると、システム１５００は、タップインタフェース１５０３と、エミュレーションチャネル１５１０と、制御バス１５９５と、エミュレーション出力１５９０とを含んでいる。エミュレーションチャネル１５１０への入力は、タップ１５０３からのデジタル信号である。タップ１５０３は、一般には物理的通信媒体上を伝送されているデジタル通信信号を傍受またはサンプリングして、その代表をエミュレーションチャネル入力１５２０に送信する。タップ１５０３は、代表的信号をタップ出力１５０６にも送信する。したがって、タップ入力１５０１と、タップ出力１５０６と、エミュレーションチャネル入力１５２０とは、すべて同じデジタル信号の複製を伝送する。
言い換えると、タップ１５０３は、ラックマウント型通信システムのバックプレーンのような経路またはチャネルを通じて、あるいは何らかのその他の導体を通じて流れる信号のサンプルを抽出する装置である。上記のように、タップ１５０３がサンプリングする信号は、ビクティム通信信号上にクロストークを引き起こすアグレッサ通信信号であってもよい。あるいは、サンプリングされる信号は、何らかのその他の通信信号であってもよく、または情報通信以外の何らかの目的のために役立つ信号であってもよい。アグレッサ信号は、通常デジタルであるが、一部の実施形態では代わりにアナログ通信信号または信号パルスさえ含んでいてもよい。
エミュレーションチャネル１５１０は、制御バス入力１５９５からの制御コマンドに基づいて、サンプル信号を搬送するエミュレーションチャネル入力１５２０を遅延させ、フィルタリングする。いくつかの図面の中でも特に、図５、図８および図９を参照して上記で説明したように、コントローラまたは制御モジュール５０３、９００、９０５は、制御信号を、制御バス１５７０を介してエミュレーションチャネル１５１０に送信してもよい。言い換えると、制御バス１５７０は、エミュレーションチャネル１５１０と、制御信号を生成する上記の装置５０３、９００、９０５のうちの１つ（または、何らかのその他のシステム）との間の信号接続または経路を含んでいてもよい。
以下でさらに詳細に説明するように、制御バス１５７０上を流れる制御信号は、エミュレーションチャネル１５１０の信号処理パラメータを定義する。それらの信号処理パラメータは、エミュレーションチャネル入力１５２０とエミュレーションチャネル出力１５９０との間で入力信号が受ける変換を指定する。より具体的には、制御信号は、ＦＩＲフィルタ１５６０および時間整合モジュール１５３５の遅延および振幅パラメータを指定する。
制限増幅器１５２５は、通信チャネルからのエミュレーションチャネル入力１５２０を緩衝して、エミュレーションチャネル１５１０の動作に影響を及ぼすことなく、チャネル入力振幅が変化することを可能にする。言い換えると、制限増幅器１５２５は、サンプリングされる通信チャネルとエミュレーションチャネル１５１０との間の分離を提供するために支援する。
制限増幅器１５２５は、可変レベルの時間遅延を提供する時間整合モジュール１５３５に入力を送り込む。適用される遅延は、エミュレーションチャネル１５１０の出力を、指定に従ってタイミング合わせすること、または同期させることが可能である。例えば、時間整合モジュール１５３５は、シミュレートされたクロストークが実際のクロストークと時間的に整合しているように、シミュレートされたクロストーク信号を遅延させてもよい。そのように整合されているため、上記でより詳細に説明したように、シミュレートされたクロストークは、実際のクロストークを、一方が他方から減算された場合にキャンセルすることが可能である。
時間整合モジュール１５３５は、粗動時間整合モジュール（ｃｏａｒｓｅ ｔｅｍｐｏｒａｌ ａｌｉｇｎｍｅｎｔ ｍｏｄｕｌｅ）１５３０Ａと、微動時間整合モジュール（ｆｉｎｅ ｔｅｍｐｏｒａｌ ａｌｉｇｎｍｅｎｔ ｍｏｄｕｌｅ）１５３０Ｂと、可変時間整合モジュール（ｖａｒｉａｂｌｅ ｔｅｍｐｏｒａｌ ａｌｉｇｎｍｅｎｔ ｍｏｄｕｌｅ）１５３０Ｃとを含んでいる。以下でさらに詳細に説明するように、粗動、微動および可変時間整合モジュール１５３０Ａ、１５３０Ｂ、１５３０Ｃは、ＩＣチップなどの集積回路の部分、ブランチまたはセクションであってもよい。３つのモジュール１５３０Ａ、１５３０Ｂ、１５３０Ｃを備えるように示しているが、他の実施形態では、より少ない、またはより多いタイミング構成要素を有していてもよい。
粗動時間整合モジュール１５３０Ａは、単位間隔の精度で選択可能な遅延を提供する。微動時間整合モジュール１５３０Ｂは、単位間隔未満で選択可能な遅延を提供して、全体的で調節可能な遅延をさらに細分する。可変遅延モジュール１５３０Ｃは、可変遅延モジュール１５３０Ｃを制御するＤＡＣ１５８４の分解能に従った実質的に連続的な遅延調節を提供する。可変遅延モジュール１５３０Ｃは、微動遅延モジュール１５３０Ｂが提供する遅延調節のレベルよりは少なくとも大きい遅延調節のレベルを通常は提供する。
「単位間隔」という用語は、本明細書で使用する場合、一般にデータ伝送信号の条件変化の間の期間を意味する。したがって、単位間隔は、２つの信号条件の間の最小時間間隔、またはビットストリーム内で１つのビットが占める期間であってもよい。例えば、２．５ギガビット／秒のボーレートを有するシリアルラインは、０．４ナノ秒（１／（２．５Ｇｂ／ｓ））の単位間隔を有していてもよい。
時間整合モジュール１５３５は、制御バス１５９５上を伝送されている制御信号によって指定された通りに遅延させられるか、または時間的にシフトされた信号を、ＦＩＲフィルタ１５６０に送り込む。ＦＩＲフィルタ１５６０は、受信した信号をフィルタリングおよびパルス整形する。
大まかには、ＦＩＲフィルタは、インパルス信号への応答が最終的に０に整定する信号処理装置である。したがって、ＦＩＲフィルタは、一般にフィードバックなしで動作可能である安定な装置である。ＦＩＲフィルタは、入力信号の遅延させられたバージョンの重み付き平均に基づいて、出力信号を生成する装置とみなしてもよい。
ＦＩＲフィルタ１５６０の信号処理は、信号のさまざまな周波数成分が異なる大きさを有していてもよいような周波数に依存する信号振幅を提供してもよい。したがって、出力信号は、周波数に依存する利得に基づいた波形形状を呈する。すなわち、ＦＩＲフィルタ１５６０は、以下でさらに詳細に説明するように、調節可能な信号処理パラメータに基づいて、入力信号を出力信号に変換または整形する。
ＦＩＲフィルタ１５６０の出力は、所望のエミュレーションチャネル出力１５９０である。制御バス１５７０は、デジタル信号を受信し、スイッチと、ＤＡＣ１５８０、１５８２、１５８４、１５８６および１５８８とを通じて、時間整合モジュール１５３５およびＦＩＲフィルタ１５６０を制御する。図２２を参照して以下でさらに詳細に説明するように、ＤＡＣモジュール１５８６は複数のＤＡＣを含んでおり、この複数のＤＡＣはＦＩＲフィルタ１５８６内の各ＦＩＲタップ（または信号処理レッグ）について１つずつある。
時間整合モジュール１５３５およびＦＩＲフィルタ１５６０は、伝送される信号を所定の時間だけ遅延させる遅延要素をそれぞれ含んでいる。時間整合モジュール１５３５は、通常、０．０５単位間隔程度のステップサイズを有する非常に小さな電子的に制御可能な遅延を含んでいる。したがって、時間整合モジュール１５３５は、微細なレベルの時間分解能を有する遅延を提供する。
時間整合モジュール１５３５の微細な時間分解能は、エミュレートされたクロストーク信号を、実際のクロストークに正確に整合させることを容易にする。上記のように、そのような正確な整合は、クロストークキャンセルシステムが有益なレベルのクロストーク補償を達成することを支援する。対照的に、不適切な時間整合は、ノイズを望ましく減少させるのではなく、不注意にノイズを追加する場合がある。
図１５の例示的実施形態は、時間整合モジュール１５３５およびＦＩＲフィルタ１５６０内に、差動の調節可能な混合信号遅延を組み込んでおり、それによって高速動作、信号忠実度、良好なパフォーマンスおよびコンパクトなサイズを提供するものである。
例示的システム１５００は、信号の量子化と、それに続く数学操作を伴う処理とを回避できるという点で、ＤＳＰベースのアプローチに優る利点を提供することが可能である。システム１５００に比較して、デジタル信号処理を介した信号または信号変換のエミュレーションでは、より遅い速度と、より大きな電力消費とが提供されてしまう場合がある。言い換えると、システム１５００と、特にシステム１５１０とによって提供されるアナログ信号処理は、デジタルの対応物と実質的に同等の数学操作を実行することが可能であるが、より少ない電力を使用し、より高速に動作する。
さらに、図１５に示す実施形態では、遅延モジュール１５３０Ａ、１５３０Ｂ、１５３０Ｃが非同期の混合信号遅延であり、したがって、伝送路または合成伝送路なしで構築されることが可能であるという点で、伝送路アプローチに優る利点が提供される。固定された伝送路の遅延には、通常、調節機能はないが、システム１５００の非同期の混合信号遅延では、電子的に調節可能である。
その上、システム１５００の非同期の混合信号遅延では、入力ポート１５２０と出力ポート１５９０との間で、時間整合モジュール１５３５とＦＩＲフィルタ１５６０とを通じて信号が伝播する際に、その信号を再生すること、または能動的にブーストすることが可能である。すなわち、エミュレーションチャネル１５１０は、処理される信号にエネルギーを追加することが可能なアクティブ遅延を含み、それによって強固な周波数成分を有する強力な信号が維持される。
対照的に、図１４を参照して上記で説明した伝送路アプローチでは、信号は直列の損失にさらされる場合があり、それによって信号は最終的に使用できなくなる場合がある。より長い遅延においては、実際の、またはシミュレートされた伝送路１４００上の損失が、許容できないレベルまで累積する可能性がある。その上、損失は、より低い周波数においてよりもより高い周波数において、より厳しいものとなる可能性がある。そして、ほとんどのクロストークキャンセルの状況では、高周波信号成分がクロストークを最も良くエミュレートする。
要約すると、システム１５１０は、アナログ実施の利益を、デジタル信号処理アプローチの特定の利点と組み合わせるものとみなしてもよい。したがって、時間遅延およびＦＩＲフィルタ応答は、電子的手段を介して制御されてもよく、またコンパクトな形態の中に組み込まれてもよい。さらに、例示的システム１５１０は、過度なレベルの電力を消費することなく、高速で動作可能であるという点で、伝送路アプローチに関連する利益を提供する。
エミュレーションチャネル１５１０およびその構成要素についてさらに詳細に説明するための準備として、信号処理装置における周波数に依存する信号減衰について簡潔に説明しておくことは有用であろう。ここで、図１６を参照すると、この図は本発明の実施形態に係る同時にカスケードされた受動フィルタリングステージの線形回路において、周波数の関数である減衰の例示的プロット１６００を示す。
線形システムにおいて、損失は、カスケード（縦続）するか、または累積する。受動フィルタリングまたは遅延回路において、ＲＣ時定数によって作成される各ポールは、カスケード（縦続）し、それによって回路を通じて伝送される信号の使用可能な帯域幅を減少させる。時定数ＲＣの１次ポールをそれぞれが伴うＮ個の回路のカスケード（縦続）についての周波数応答の大きさは、次の式によって与えられる。
Ｈ（ω）＝（（１＋（ωＲＣ）２））−Ｎ／２
図１６の周波数応答曲線１６０５、１６１０、１６１５は、遅延ステージの数が増加するにつれて、ロールオフまたは高周波信号劣化がどのように悪化するかを示したものである。「ロールオフ」という用語は、本明細書で使用する場合、信号内の高周波エネルギーの損失を意味する。
すなわち、回路を通過する信号は、通常、フィルタリング回路を通過するにつれてエネルギーを失うか、または振幅が減少する複数の周波数成分を含んでいる。フィルタリングまたは遅延回路の精巧さ（「ポール」または遅延ステージの数によって表される）が増すに従って、高周波信号成分は、低周波信号成分よりも急速にエネルギーを失う。したがって、１ステージ回路の周波数応答プロット１６０５は、比較的平坦であり、高周波信号成分が比較的高いレベルのエネルギーを保持することを示している。プロット１６１０で示すように、３ステージ回路は、かなりの量の高周波エネルギーを信号から抑制する。最後に、プロット１６１５は、５ステージ回路がさらに大きな量の高周波信号強度を失うことを示している。５ＧＨｚにおいて、１ステージは１ｄＢの損失を有し、３ステージは３ｄＢの損失を有し、５ステージは５ｄＢの損失を有する。
より一般的には、所与の周波数におけるｄＢ単位でのロールオフ、ＲｄＢは、次の式に従ってステージの数Ｎとともに直線的に増加する。
Ｒｄｂ＝−２０ｌｏｇ（Ｈ（ω））＝Ｎｌｏｇ（（（１＋（ωＲＣ）２））１／２）
遅延線において、ステージの数Ｎは、遅延の量に対応する。上記のように、ロールオフは遅延の追加とともに増加する。結果として、線形遅延線の有用な周波数は、所望の遅延の量に逆比例する。言い換えると、時間遅延の追加を介して、受動遅延線の精巧さを増すということは、高周波信号成分を望ましくなく減衰させるということをもたらす可能性がある。その高周波減衰は、高速信号を処理するための回路の能力、または高周波信号成分を含むクロストークなどの信号効果をエミュレートするための回路の能力を制限する可能性がある。
上記の高周波劣化は、伝送路および合成伝送路の損失が非常に大きい集積回路において問題となる可能性がある。結果として、そのような伝送路は、例えば、５ギガビット／秒（「Ｇｂｓ」）の信号について１ナノ秒（「ｎｓ」）程度の大きな遅延を提供するためには適していない可能性がある。
ただし、能動回路技術が、このロールオフの問題を克服することが可能である。以下でさらに詳細に説明するように、エミュレーションチャネル１５１０は、高周波信号強度をブーストするための能動回路技術を有益に含んでいてもよい。
次に、図１７を参照すると、この図は、本発明の実施形態に係る直列に接続された能動ステージに基づく回路について、時間の関数である信号振幅の例示的プロット１７００を示したものである。図１７は、制限的な方法で動作する能動回路が、図１６を参照して上記で説明した周波数ロールオフの問題を、どのようにして克服できるかを示すものである。より具体的には、それらの能動回路は、大幅な高周波振幅の損失または周波数帯域幅の劣化なしに信号を再生することが可能である。
図１７を参照すると、プロット１７００は、一連の制限増幅器を通した信号の伝播を示している。各ステージにおいて、信号は約１．２ボルトから約０．７５ボルトに減衰し、その後、増幅されて約１．２ボルトに戻される。したがって、６番目の増幅器の出力における信号振幅は、２番目の増幅器から出力される信号振幅と実質的に同じである。入力振幅が、出力応答を制限するのに十分であるならば、信号は一連の増幅器を通して伝播する際に実質的に再生される。
例示的実施形態では、エミュレーションチャネル１５１０の時間整合モジュール１５３５とＦＩＲフィルタ１５６０とは、それぞれが電子的に調節可能であり、かつ能動遅延線を備えた差動の混合信号遅延を含んでいる。この原理は、入力信号が混合信号遅延の制限を引き起こすパルスである場合に効果的である。
エミュレーションチャネル１５１０は、出力１５９０に近い信号処理のより後のステージにおいて、線形回路を含むアナログ処理を適用する。特に、ロールオフを示す可能性がある要素は、図２２を参照して以下でさらに詳細に説明するＦＩＲフィルタ１５６０のタップ重み付け増幅器２２１０Ａ〜Ｅと加算ノード２２４０とである。（入力１５２０に近い）前部において、制限、混合信号遅延を使用し、（出力１５９０に近い）後部において、線形アナログ信号処理を使用することにより、高速で調節可能な遅延１５３０Ａ、１５３０Ｂ、１５３０ＣおよびＦＩＲフィルタ１５６０は、コンパクトな集積回路の形態を有することが可能である。さらに、エミュレーションチャネル１５１０は、望ましい周波数応答を示すことができ、また高忠実度の信号を提供することが可能である。
次に、図１８を参照すると、この図は、本発明の実施形態に係る入力信号を制御可能に遅延させるための例示的回路１８００の機能ブロック図を示したものである。すなわち、電子的に調節可能な混合信号遅延のブロック図を図１８に示している。例示的実施形態において、上記で説明した図１５の時間整合モジュール１５３０Ａ、１５３０Ｂ、１５３０Ｃは、それぞれが回路１８００のうちの少なくとも１つを含んでいる。それぞれの時間整合モジュール１５３０Ａ、１５３０Ｂ、１５３０Ｃが、回路１８００のうちの２つ以上を含んでいる場合、それらの回路１８００は、通常、遅延が加算されるように直列配置で相互に結合される。
一例示的実施形態では、回路１８００は、以下で説明するように、信号整形のための機能を提供する。例えば、回路１８００は、図３０に示した以下で説明するプロセス３０００を介した信号処理方法と共同で機能させてもよい。
入力信号１８０１は２つの支線に分かれ、一方がスルー経路１８０５に対応し、もう一方が最大遅延経路１８１０に対応する。調節可能な選択回路１８２０は、スルー経路１８０５からの信号を、最大遅延経路１８１０からの遅延させられた信号に加算する。調節可能な選択回路１８２０は、この加算を制御線１８２２上の制御信号から導き出された相補型重み付けを用いて実行する。
制御信号１８２２は、最大遅延経路１８１０の重み付けを増加させ、その一方で同時にスルー経路１８０５の重み付けを減少させること、ならびにその逆が可能である。あるいは、調節可能な選択回路１８２０は、制御信号１８２２の制御下で最大遅延経路１８１０の寄与を減少させ、その一方でスルー経路１８０５の寄与を増加させてもよい。すなわち、調節可能な選択回路１８２０は、増幅器１８２４、１８２６の利得を協働的な方法で変更し、一方の利得が増加する場合は他方の利得を減少させ、またその逆も行う。したがって、システム１８００は、差動増幅器１８２４、１８２６と、電流ステアリングとを使用して、一方が他方に比較して遅延させられた２つの信号の重み付けされた加算を実施する。
適切にスケーリングされて遅延させられた信号と、スルー信号とを加算することにより、スルー遅延と最大遅延との間の遅延を有する出力信号が作成される。言い換えると、調節可能な選択回路１８２０が出力する信号は、スルー経路１８０５の遅延と等しいか、またはそれよりも大きく、かつ遅延経路１８１０の遅延と等しいか、またはそれよりも小さい遅延を有する。
結果として生じる加算信号は、最大遅延経路１８１０を通じて伝播する間に発生したロールオフを補償するために、任意選択の等化器セクション１８３０を通過してもよい。図１７を参照して上記で説明したように、ロールオフを補償することにより、複数の遅延ステージを通じた高周波損失の累積が回避される。
ドライバステージ１８４０は、信号を２乗（スクエア）して立ち上がり時間を維持する制限動作を提供する。そのステージ１８４０は、次のステージを制限条件で駆動するのに十分な出力レベルを生成する増幅器を含んでいる。言い換えると、等化器ステージ１８３０とドライバステージ１８４０は、粗動時間整合モジュール１５３０Ａの出力信号を、下流の微動時間整合モジュール１５３０Ｂにおける後続の処理のために準備してもよい。
粗動時間整合１５３０Ａ、微動時間整合１５３０Ｂおよび可変遅延１５３０Ｃの遅延は、それぞれが図１８のブロック図に基づいていてもよい。相違点は、最大遅延経路１８１０の遅延を決定するために使用される遅延ステージ１８１５Ａ、１８１５Ｂ、１８１５Ｃ、．．．、１８１５Ｎの数である。言い換えると、粗動時間整合モジュール１５３０Ａは、一般に微動時間整合モジュール１５３０Ｂよりも多くの遅延ステージ１８１５Ａ、１８１５Ｂ、１８１５Ｃ、．．．、１８１５Ｎを有する。
次に、図１９を参照すると、この図は、本発明の実施形態による、入力信号を制御可能に遅延させるための例示的回路１８００の回路図を示す。より具体的には、図１９は、上記で説明した、ブロック図の形態で図１８に示す回路１８００の、例示的な、トランジスタレベルの実施を示す。
図１９Ａは、回路１８００の高レベルの図を提供する。回路図は、あくまで説明を目的として、２つの任意セクション１９００Ａ、１９００Ｂに分割されている。図１９Ｂおよび図１９Ｃは、それぞれそれら２つの図面セクション１９００Ａ、１９００Ｂを示している。
差動入力１８０１は、「ＩＮ＋」および「ＩＮ−」とラベル付けされている。最大遅延経路１８１０を提供するために、トランジスタ１９０１、１９０２、１９０３、１９０４、１９０５および１９０６を使用して、差動増幅器１８１５Ａ、１８１５Ｂ、１８１５Ｃが作成されている。説明の目的のために、図１９は、図１８に示して上記で説明した要素１８１５Ａ、１８１５Ｂ、１８１５Ｃとして機能する３つの増幅器を示している。ただし、上記のように増幅器の数は可変であり、１個から５個、８個、１０個、１５個、２０個またはそれ以上までの範囲であってもよい。より具体的には、図１８の遅延要素１８１５Ａは、トランジスタ１９０１とトランジスタ１９０２とを含んでいる。一方、遅延要素１８１５Ｂは、トランジスタ１９０３とトランジスタ１９０４とを含んでいる。
遅延を増加させるために、各遅延増幅器の負荷の中に任意選択のキャパシタが追加されてもよい。高速においては、自然な寄生容量で一般に十分であり、そのような補助的なキャパシタを省略することにより、面積の観点からの利点を実現してもよい。
トランジスタ１９１１、１９１２、１９１３、１９１４、１９１５および１９１６は、抵抗器１９３７および抵抗器１９３８における出力を備えた調節可能な選択回路１８２０を形成する。すなわち、例示的実施形態では、図１８の要素１８２０は、図１９のトランジスタ１９１１、１９１２、１９１３、１９１４、１９１５、および１９１６を含んでいる。
調節可能で選択を提供する（調節可能な選択回路１８２０の）電流ステアリング装置は、トランジスタ１９０７、１９０８、１９０９および１９１０を含む差動増幅器である。すなわち、トランジスタ１９０７、１９０８、１９０９および１９１０は、増幅器１８２４と増幅器１８２６との間で相補型利得を分割する。
それぞれ「Ｖｃｎｔｒｌ＋」および「Ｖｃｎｔｌ−」とラベル付けされた制御線１９５０および１９５１は、基準ＤＡＣ１５８８およびバーニヤＤＡＣ１５８０という２つのＤＡＣに接続されている。例示的実施形態では、基準ＤＡＣ１５８８およびバーニヤＤＡＣ１５８０は、実質的に相互に同一なコピーである。バーニヤＤＡＣの「１５８０」というラベル付けは、図１９の回路１５３０が、上記の粗動時間整合モジュール１５３０Ａの一部分を実施するものであるということを仮定したものである。例示的実施形態の中の微動時間整合モジュール１５３０Ｂに接続される場合、バーニヤＤＡＣのラベルは「１５８２」であってもよい。
任意に選択された等化器セクション１８３０は、トランジスタ１９１７、１９１８、１９１９、１９２０および１９２１と、抵抗１９４１と、負荷抵抗器１９３９および１９４０とからなる差動増幅器である。要素１９４１は、縮退抵抗器と見なされてもよく、そして、等化機能を作成する周波数応答整形の一部として見なされてもよい。
等化器セクション１８３０は、次の式によって記載されるゼロを有するブースト機能を提供する（「Ｃｚ」はトランジスタ１９１８および１９１９に関連する寄生容量であり、「Ｒｚ」は抵抗１９４１である）。
ω＝２／（Ｒｚ＊Ｃｚ）
図１９Ｃの回路図内に点線で示したように、必要に応じてトランジスタ１９１８および１９１９の両端に、シャント容量をさらに追加してもよい。高速においては、寄生容量で一般に十分であり、追加される容量は通常、回路から除去してもよい。
例示的実施形態では、出力ドライバ１８４０は、トランジスタ１９２２と１９２３とを含んでいる。上記のように、出力ドライバ１８４０と等化器１８３０とは、出力信号が十分な振幅と許容できる立ち上がり時間とを有することを確実にするために役立っている。調節可能な選択回路１８２０からの振幅と立ち上がり時間とが十分である場合、出力ドライバ１８４０と等化器１８３０は、回路１８００から除去されてもよい。
図１９の例示的回路実施形態１８００では、通常ＭＯＳ／ＣＭＯＳトランジスタが使用されている。ただし、代替の実施形態では、バイポーラトランジスタが使用されてもよい。図示している実施形態では、負荷抵抗器を含んでいるが、その他の例示的回路の実施形態では、能動負荷あるいは能動および受動負荷の並列接続を含んでいてもよい。
上記のように、電流ステアリング装置として特徴付けられてもよい調節可能な選択回路１８２０は、同じ基準電圧に接続された２つのＤＡＣ１５８０および１５８８によって制御されている。共通の基準電圧を使用することにより、高度のノイズ耐性と処理許容範囲とが、制御回路に提供される。
差動ＤＡＣトポロジを使用して結合された電流ステアリング装置１８２０の大きなコモンモード除去は、電圧供給線または基準線上に存在する可能性のあるコモンモードノイズを除去する。回路シミュレーションは、そのようなノイズ除去を確認すること、またはそのようなノイズ除去の解析を支援することが可能である。さらに、差動ＤＡＣトポロジは、電子的にプログラム可能なバーニヤを遅延のために提供する。
同じ基準ＤＡＣ１５８８が、粗動時間整合モジュール１５３０Ａと、微動時間整合モジュール１５３０Ｂと、可変遅延モジュール１５３０Ｃと、ＦＩＲフィルタ１５６０の遅延とに対して入力を提供してもよい。一方、これらの遅延装置１５３０Ａ、１５３０Ｂ、１５３０Ｃ、１５６０の各セットは、さまざまな適用例についての最適なパフォーマンスのために遅延を電子的に微調整するため、あるいは、プロセス、電圧または温度変化を補償するために、専用のバーニヤＤＡＣ１５８０、１５８２、１５８４、１５８６を有していてもよい。言い換えると、バーニヤＤＡＣ１５８０、１５８２、１５８４、１５８６は、ノイズ変化などの変化する条件に応じて動的なタイミング調節を行う。ＦＩＲ遅延バーニヤ１５８６は、さまざまなデータレートへの対応において特に有用であり、その理由はＦＩＲ遅延がクロストークキャンセルシステムにおいて、通常、単位間隔を整数で割った値（例えば、１または１／２）に調整されるからである。
次に、図２０を参照すると、この図は、本発明の実施形態に係る信号遅延を制御するための例示的回路１５３０の機能ブロック図を示したものである。例示的実施において、図１５の粗動時間整合モジュール１５３０Ａ、微動時間整合モジュール１５３０Ｂ、可変遅延モジュール１５３０Ｃは、それぞれが図２０にブロック図の形態で示す回路１５３０を含んでいてもよい。
以下でさらに詳細に説明するように、回路１５３０では、粗動および微動時間整合モジュール１５３０Ａ、１５３０Ｂ内で任意の所与の時間において、信号遅延を提供している動作中の遅延要素１８００Ａ、１８００Ｂ、１８００Ｃの数を選択する。図２０では、３つの能動遅延要素１８００Ａ、１８００Ｂ、１８００Ｃを示しているが、実際の数は、わずか２個であってもよく、あるいは５個、１０個、１５個などの何らかのより大きな数であってもよい。図１８および図１９は、図２０に示す３つの能動遅延要素１８００Ａ、１８００Ｂ、１８００Ｃのそれぞれの例示的実施形態をブロック図として、および回路図として示したものである。
したがって、例示的実施形態において、図２０のブロック図は、図１５の微動時間整合モジュール１５３０Ｂを説明してもよい。一方、図１８のブロック図１８００は、図２０の３つの遅延１８００Ａ、１８００Ｂ、１８００Ｃのうちの１つの例示的実施形態を説明したものである。
さらに、図２０のブロック図は、エミュレーションチャネル１５１０の遅延動作またはタイミング機能を説明しているとみなしてもよい。図２０のシステム１５３０と関連付けられたプロセス２９００を、図２９を参照して以下でさらに詳細に説明する。
入力信号２００５は、バイパス増幅器２０２０Ａ、２０２０Ｂ、２０２０Ｃ、２０２０Ｄに並列に入力を送り込んでいる。スイッチ２０３０Ａ、２０３０Ｂは、遅延要素１８００Ｂ、１８００Ｃが、先行する遅延要素１８００Ａ、１８００Ｂから入力を受け取るか、または関連するバイパス増幅器２０２０Ｂ、２０２０Ｃから入力を受け取るかを決定する。
例えば、スイッチ２０３０Ｂは、バイパス増幅器２０２０Ｂの出力または遅延要素１８００Ａの出力を選択する。例示的実施形態では、バイパス増幅器２０２０Ａ、２０２０Ｂ、２０２０Ｃ、２０２０Ｄのうちの正確に１つが、任意の時点において有効にされる。したがって、増幅器２０２０Ａ、２０２０Ｂ、２０２０Ｃ、２０２０Ｄと、通常は半導体トランジスタ要素である関連するスイッチング装置２０３０Ａ、２０３０Ｂ、２０３０Ｃとは、信号ルーティング要素のバンクまたは組とみなしてもよい。
エミュレーションチャネルは、入力信号を遅延させるアクティブ状態にない任意の遅延要素１８００Ａ、１８００Ｂ、１８００Ｃの電源をオフにし、停止し、または除去する。そのような状況において遅延要素１８００Ａ、１８００Ｂ、１８００Ｃをオフにすることは、電力消費を減少させるだけでなく、さらにスイッチ２０３０Ａ、２０３０Ｂ、２０３０Ｃ、２０３０Ｄの作成を支援する。
次の表は、時間遅延のレベルを選択および制御するための例示的方式を提供する。より具体的には、この表は特定のバイパス増幅器および遅延の設定に対して、いずれの遅延要素１８００Ａ、１８００Ｂ、１８００Ｃが有効にされるかを示している。
Figure 2012110031
最大の遅延のためには、すべての遅延要素１８００Ａ、１８００Ｂ、１８００Ｃがアクティブであり、そして、バイパス増幅器２０２０Ｂ、２０２０Ｃおよび２０２０Ｄが非アクティブである一方で、増幅器２０２０Ａは遅延２０１０Ａに入力を送り込む。このシナリオにおいて、信号は遅延要素１８００Ａ、１８００Ｂ、１８００Ｃのそれぞれを通じて順次伝播する。
最小の遅延のためには、バイパス増幅器３ ２０２０Ｄが選択され、すべての遅延要素１８００Ａ、１８００Ｂ、１８００Ｃはオフにされる。このシナリオでは、信号は、３つのすべての遅延要素１８００Ａ、１８００Ｂ、１８００Ｃをバイパスするか、またはそれらを避けて流れる。
一つの例示的実施形態では、入力２００５と第１の遅延要素２０１０との間のバイパス増幅器２０２０Ａは除去されてもよい。ただし、そのような除去は、等しくない時間遅延を有する追加の信号遅延をもたらす。追加の信号遅延は、通常、バイパス増幅器とその関連する遅延要素との合成遅延である。
次に、図２１を参照すると、この図は、本発明の実施形態に係る信号遅延を制御するための例示的回路２０５０の回路図を示したものである。より具体的には、図２１は、図２０を参照して上記で説明したスイッチング機能の例示的なトランジスタレベルの実施を示したものであり、遅延要素１８００Ａ、１８００Ｂ、１８００Ｃのうちの１つと、バイパス増幅器２０２０Ａ、２０２０Ｂ、２０２０Ｃ、２０２０Ｄのうちの関連する１つとを示している。
説明の目的のために、回路２０５０は、１つの遅延要素１８００Ａと、関連する１つのバイパス増幅器２０２０Ｂとに関して説明する。バイパス増幅器２０２０Ｂは、遅延要素１８００Ａを選択するため、またはバイパスするために、遅延要素１８００Ａと組み合わせて動作する。
回路ポート２１００Ａおよび２１００Ｂは、遅延要素１８００Ａへのインタフェースを提供する。回路ポート２１１０Ａおよび２１１０Ｂは、バイパス増幅器２０２０Ｂへのインタフェースを提供する。一方、ポート２１６５および２１７５は、それぞれ遅延要素１８００Ａおよびバイパス増幅器２０２０Ｂのためのイネーブル信号を受信する。
共通負荷２１６０Ａおよび２１６０Ｂは、遅延要素１８００Ａおよび対応するバイパス増幅器２０２０Ｂの間で共有される。トランジスタ２１００Ａおよび２１００Ｂは、遅延要素１８００Ａの差動出力を表す。
トランジスタ２１２０および２１３０は、電流源２１３５のための電流ミラーを形成する。トランジスタ２１１０Ａおよび２１１０Ｂは、差動バイパス増幅器２０２０Ｂの機能を表し、また提供する。トランジスタ２１４０および２１５０は、電流源２１５５のための電流ミラーである。
遅延１８００Ａを有効にし、バイパス増幅器２０２０Ｂを無効にするには、ポート２１７０上のロー電圧によってトランジスタ２１２５がオフにされ、ポート２１６５上のハイ電圧を使用してトランジスタ２１４５がオンにされなければならない。ポート２１７０上のロー電圧をオフにすると、トランジスタ２１００Ａおよび２１００Ｂを通じて電流が流れるという結果になる。ポート２１６５上にハイ電圧を印加すると、電流ミラー電圧がトランジスタ２１４０までプルダウンされ、それによってトランジスタ２１１０Ａおよび２１１０Ｂはオフになる。
バイパス増幅器２０２０Ｂを有効にし、遅延要素１８００Ａを無効にするには、ポート２１７０にハイ電圧が印加され、ポート２１６５にロー電圧が印加される。遅延経路を選択するために電流モードスイッチングを使用するというこの方法は、一般にバイパス要素としてＭＯＳスイッチを使用する方法と比べて、優れたパフォーマンスと帯域幅を提供する。
次に、図２２を参照すると、この図は、本発明の例示的実施形態に係る例示的有限インパルス応答（ＦＩＲ）フィルタ１５６０の回路図を示したものである。より具体的には、図２２は、上記で説明した混合信号遅延に基づいて、やはり上記で説明したＦＩＲフィルタ１５６０の例示的実施形態を提供する。
５タップのＦＩＲフィルタ１５６０を示しているが、タップの数は適用パラメータに従って変更してもよい。混合信号遅延要素１５３０ａ、１５３０ｂ、１５３０ｃ、１５３０ｄ、１５３０ｅは、５つのタップ係数増幅器２２１０Ａ、２２１０Ｂ、２２１０Ｃ、２２１０Ｄおよび２２１０Ｅに接続されている。
遅延要素１５３０ｅは、タップ遅延の均一性を維持するために最後に配置されており、厳密に必要なものではない。タップ重み付け増幅器２２１０は電流ステアリングによって動作する差動可変利得増幅器である。例示的実施形態では、タップ重み付け増幅器２２１０はギルバートセル（Ｇｉｌｂｅｒｔ ｃｅｌｌ）の変形とみなしてもよい。
タップ係数２２１０Ａ、２２１０Ｂ、２２１０Ｃ、２２１０Ｄおよび２２１０Ｅは、それぞれ個別のＤＡＣ２２２０と、共通基準ＤＡＣ１５８８とによって制御されている。各タップ係数２２１０Ａ、２２１０Ｂ、２２１０Ｃ、２２１０Ｄおよび２２１０Ｅは、対応するタップ係数ＤＡＣ２２２０Ａ〜Ｅと基準ＤＡＣ１５８８との差動電圧の関数である。タップ係数は正または負であってもよい。
係数ＤＡＣ２２２０Ａ〜Ｅおよび基準ＤＡＣ１５８８は、同じ回路の実質的に同一のコピーであってもよく、また実質的に同一の基準電圧を有していてもよい。共通のアーキテクチャを共有することは、コモンモードノイズと電源ノイズとに対する耐性を提供するために役立つ。
基準ＤＡＣ２２３０は、必要に応じて遅延要素１５３０ａ、１５３０ｂ、１５３０ｃ、１５３０ｄ、１５３０ｅと共有されてもよい。すべてのタップ係数増幅器の出力は、加算ノード２２４０で合成される。加算プロセスは、タップ係数増幅器２２１０Ａ〜Ｅの出力電流を、すべてのタップ係数増幅器２２１０Ａ〜Ｅによって一般に共有されている差動負荷内において加算することによって発生する。ＦＩＲフィルタ１５６０の加算ノード２２４０からの出力２２５０は、エミュレーションチャネル１５１０の出力を提供する。
図１５〜図２２は、一般にＣＭＯＳでの実施を示しているが、その他の回路および／または製造技術を使用してもよい。例えば、ＣＭＯＳトランジスタの代わりにバイポーラトランジスタを用いてもよい。抵抗器として示している負荷は、その代わりに能動負荷あるいは受動および能動負荷の並列接続であってもよい。さらに、図示しているＤＡＣ１５８０、１５８２、１５８４、１５８６のうちの１つ以上は、アナログ電圧制御に取り替えてもよい。
一つの例示的実施形態では、クロストークキャンセル装置が、図１５に示して上記で説明した粗動、微動および可変時間整合ブロック１５３０Ａ、１５３０Ｂ、１５３０Ｃよりも多くの時間整合装置を含んでいてもよいし、または少ない時間整合装置を含んでいてもよい。さらに、時間整合ブロック１５３０Ａ、１５３０Ｂ、１５３０Ｃの順序は、変更されていてもよい。例えば、例示的実施形態では、可変遅延１５３０Ｃが微動時間整合１５３０Ｂに入力を送り込んでもよく、次に微動時間整合１５３０Ｂは粗動時間整合１５３０Ａに入力を送り込んでもよい。
別の変形形態では、ＦＩＲフィルタ１５６０内のタップの数は、上記の例示的数よりも少なくてもよく、または多くてもよい。さらに別の変形形態では、任意に選択された可変利得増幅器がＦＩＲ加算ノード２２４０の後に配置されてもよい。そのような増幅器は、タップ係数２２１０Ａ、２２１０Ｂ、２２１０Ｃ、２２１０Ｄおよび２２１０Ｅを変更することなく、エミュレーションチャネルの出力振幅の制御を容易にすることができる。ただし、加算ノード２２４０の後に可変利得増幅器を追加することは、一般に利用可能な帯域幅を低下させる場合がある。
図１５のシステム１５１０の実施形態は、０．１８ミクロン（「μｍ」）および０．１３μｍＣＭＯＳ技術を使用して製造された。製造およびテストの際に、０．１８μｍ集積回路は、上記の図示している要素１５３０Ａ、１５３０Ｂ、１５３０Ｃおよび１５６０に一般に対応しており、それぞれ約１５５ピコ秒（「ｐｓ」）の粗動選択可能遅延を３つと、それぞれ約４５ｐｓの微動選択可能遅延を３つと、約８０ｐｓの遅延を有する５タップＦＩＲフィルタとを含んでいた。図２３〜図２８は、そのような製造された装置の実験室テストの結果を示す。
図２３は、本発明の実施形態に係るエミュレーションチャネル回路１５１０からの出力パルスについての時間の関数である電圧の例示的プロット２３００を示したものである。より具体的には、プロット２３００は、０．１８μｍＣＭＯＳに基づいたエミュレーションチャネル回路１５１０の実施形態を通り、１つの入力パルスについての５Ｇｂｓにおける出力パルスを示す。テストに備えて、ＦＩＲフィルタ係数２２２０Ａ、２２２０Ｂ、２２２０Ｃ、２２２０Ｄ、２２２０Ｅは、信号整形なしで信号を通過させるために、それぞれ正規化された（１ ０ ０ ０ ０）に設定された。
図２４は、本発明の実施形態に係るエミュレーションチャネル回路１５１０からの出力パルスの時間の関数である電圧の例示的プロット２４００を示したものである。より具体的には、図２４は、ＦＩＲフィルタ１５６０のパルス整形を行う能力の実証を提供する。実証のために、エミュレーションチャネル回路１５１０の実施形態は０．１８μｍＣＭＯＳを使用して製造された。
ＦＩＲフィルタ係数２２２０Ａ、２２２０Ｂ、２２２０Ｃ、２２２０Ｄ、２２２０Ｅは、それぞれ正規化された（１ ０ ０ ０ −１）に設定された。これらの値を使用して、回路１５１０は１つの５Ｇｂｓ入力パルスを処理し、２つの出力パルスを作成する。２つの出力パルスは、図２４に示すように、それぞれベースライン２４３０よりも上に上昇して下に下降する第１のパルス２４１０、およびそれを反転した第２のパルス２４２０を含んでいる。
このシナリオにおいては、ＦＩＲフィルタ１５６０は、ハイパスフィルタとして効果的に機能する。より一般的には、可変タップ係数２２２０Ａ、２２２０Ｂ、２２２０Ｃ、２２２０Ｄ、２２２０Ｅは、ＦＩＲフィルタ１５６０が広範のさまざまなフィルタ応答を提供し、それによって柔軟性を提供し、広範な適用例をサポートしてもよいように設定されることが可能である。
一つの例示的実施形態では、図１８の回路１５３０は、波形２４００に類似した信号を出力してもよい。
エミュレーション回路１５１０の実施形態は、０．１３μｍＣＭＯＳによる集積回路としても製造された。そのバージョンは約１６０ｐｓの粗動選択可能遅延を６つと、約８５ｐｓの微動選択可能遅延を２つと、約９５ｐｓの遅延を有する５タップＦＩＲフィルタとを有しており、それぞれ、そして一般に図１５に示して上記で説明した要素１５３０Ａ、１５３０Ｂ、１５３０Ｃおよび１５６０に対応している。プロセス、電圧および温度に対して単位間隔全体を通じた有効範囲を確実にするために、可変遅延セクション１５３０Ｃは約２微動遅延をカバーするように設計されている。０．１３μｍＣＭＯＳ実施は、ＤＡＣ設定を通じてプログラム可能な遅延バーニヤを有する。
図２５は、本発明の実施形態に係るエミュレーションチャネル回路１５１０について、遅延プロットのファミリーの例示的グラフ２５００を示したものである。より具体的には、図２５は、エミュレーションチャネル回路１５１０を通じて測定された相対遅延を示したものであり、５Ｇｂｓのデータレートでｘ軸上の遅延インデックスによって示されている粗動および微動遅延設定の関数として示されている。図示されているデータは、製造された装置の実験室テストを介して収集された。相対遅延は、さまざまな遅延バーニヤ設定についても示されており、これは遅延要素を微調整し、それによって選択可能なレベルの信号遅延を提供するバーニヤの能力を実証している。
図２６は、本発明の実施形態に係るエミュレーションチャネル回路１５１０の遅延設定の関数として測定された遅延の例示的プロット２６００を示したものである。データは、上記の説明に沿って構築された装置の実験室テストにおいて収集された。可変遅延は、５Ｇｂｓにおける１６進ＤＡＣ設定の関数として特徴付けられている。プロット２６００は、粗動遅延と微動遅延と可変遅延との合成が、複数の単位間隔にわたる遅延の完全な有効範囲を提供していることを示している。さらに、データは、実際の遅延が広い範囲にわたって設定されてもよいということ、そして、その範囲のかなりの部分にわたって遅延は実質的に線形であるということを示している。
図２７は、本発明の実施形態に係るエミュレーションチャネル回路１５１０についての立ち上がり時間の例示的プロット２７００を示したものである。より具体的には、プロット２７００は、エミュレーションチャネル１５１０の物理的０．１３μｍ集積回路によって実施された実験室テストにおいて取得されたデータを示している。エミュレーションチャネルを通過した後のパルスの２０％〜８０％立ち上がり時間は１２７ｐｓである。すなわち、パルスは、その定常状態の２０％から８０％の値に、約１２７ｐｓ後に立ち上がる。
図２８は、本発明の実施形態に係るエミュレーションチャネル回路１５１０についての例示的アイダイアグラム２７００を示したものである。図示されているアイダイアグラム２７００は、ＰＲＢＳ３１に基づいた疑似ランダムビットシーケンス（ＰＲＢＳ）を含み、５Ｇｂｓの通信信号を含んだエミュレーションチャネル回路１５１０の実験室テストで収集された。
上記のように、アイダイアグラムは、信号品質の可視指示を提供する。アイダイアグラム内の「眼」の開きのレベルは、信号の品質または完全性のレベルと相互に関連している。すなわち、アイダイアグラム内のノイズのあるゆがんだ、または閉じられた眼は、通常、信号の損傷を示す。アイダイアグラムは、ジッタ、タイミング問題、ノイズなどの損傷を明らかにすることが可能である。
図示しているテストのために、ＦＩＲフィルタ係数２２２０Ａ、２２２０Ｂ、２２２０Ｃ、２２２０Ｄ、２２２０Ｅは、それぞれ正規化された（０ ０ １ ０ ０）に設定された。この開いているアイダイアグラム２８００は、エミュレーションチャネル１５１０を通じて信号が伝播する際に、信号の完全性が望ましく維持されていることを示している。
次に、図２９を参照すると、この図は、本発明の実施形態に係る信号への効果をエミュレートすることに関連し、信号を遅延させるための例示的プロセス２９００のフローチャートを示したものである。信号の遅延と題されたプロセス２９００について、上記の図２０を例示的に参照して説明する。
例示的実施形態では、プロセス２９００またはその中の選択されたステップは、図１８のシステム１８００、図１５のシステム１５３５、粗動時間整合モジュール１５３０Ａ、微動時間整合モジュール１５３０Ｂ、可変遅延モジュール１５３０ＣまたはＦＩＲフィルタ１５６０において発生してもよい。プロセス２９００は、ネットワークを通過する信号のルートに基づいて、調節可能な量の遅延を提供するために、遅延要素のネットワークを通じて信号をルーティングするための方法の例とみなしてもよい。
ステップ２９１０において、例えば回路１５３０などの信号遅延装置が、所望のレベルの信号遅延を指定する制御線２００５上の制御信号を受信する。制御信号は、例えば絶対遅延、目標遅延、相対遅延、時間、時間遅延の増分変化あるいは時間遅延を増加または減少させるための指示を、指定または定義してもよい。制御バス１５７０は、制御線２００５に入力を提供してもよく、または制御線２００５を含んでいてもよい。
ステップ２９２０において、スイッチング要素２０３０Ａ、２０３０Ｂ、２０３０Ｃのバンクまたは組が、制御信号に従った状態を呈する。すなわち、ルーティング要素とみなしてもよいスイッチング要素２０３０Ａ、２０３０Ｂ、２０３０Ｃのそれぞれが、２つ以上の経路のうちの１つを通じて電気の流れを導くために設定される。例えば、スイッチ２０３０Ａ、２０３０Ｂ、２０３０Ｃは、上記の表に記載した状態を有してもよい。
ステップ２９３０において、スイッチング要素２０３０Ａ、２０３０Ｂ、２０３０Ｃが１つの状態に設定されている場合、信号はすべての遅延要素１８００Ａ、１８００Ｂ、１８００Ｃを通じて流れる。この状況では、遅延要素１８００Ａ、１８００Ｂ、１８００Ｃのそれぞれの遅延は累積的であり、伝送される信号は比較的長い時間、遅延させられる。この状態では、スイッチ２０３０Ａ、２０３０Ｂ、２０３０Ｃ（通常は、ソリッドステートであり、トランジスタを含む）は、直列配置で接続される。この配置では、スイッチ２０３０Ａは、図２０に示されている状態とは反対の状態を有し、一方、スイッチ２０３０Ｂおよび２０３０Ｃは、図示されている配置となる。
ステップ２９４０において、制御信号によってスイッチ２０３０Ａ、２０３０Ｂ、２０３０Ｃが第２の状態に設定されている場合、信号は少なくとも１つの遅延要素１８００Ａを避けて通るか、またはバイパスし、そして、少なくとも１つのその他の遅延要素１８００Ｂ、１８００Ｃを通過する。図２０は、そのような例示的配置にあるスイッチ２０３０Ａ、２０３０Ｂ、２０３０Ｃを示す。
ステップ２９５０において、図５、図７および／または図８のモジュール５０５、または図９のモジュール９００などのコントローラが、遅延をさらに精密にするために、状態を調節、変更または更新する。すなわち、エミュレーションチャネル１５１０は、付与される遅延とエミュレートされる信号効果との間の一致を提供するために、上記の動的フィードバックを使用する。プロセス２９００は、エミュレーション処理に関連して信号に適用される遅延のレベルをさらに精密に処理を継続するために、ステップ２９５０に続いて繰り返される。
次に、図３０を参照すると、この図は、本発明の実施形態に係る信号変換をエミュレートすることに関連して、遅延させられた信号を合成するための例示的プロセス３０００のフローチャートを示したものである。遅延させられ重み付けされた信号の加算と題されたプロセス３０００について、上記の図１８を例示的に参照して説明する。
例示的実施形態では、プロセス３０００またはその中の選択されたステップは、図１８のシステム１８００、図１５のシステム１５３５、粗動時間整合モジュール１５３０Ａ、微動時間整合モジュール１５３０Ｂ、可変遅延モジュール１５３０ＣまたはＦＩＲフィルタ１５６０において発生してもよい。
さらに、プロセス３０００とプロセス２９００とは相互に並列に実行されてもよく、プロセス３０００がプロセス２９００に入力を送り込んでもよく、またはプロセス２９００がプロセス３０００に入力を送り込んでもよい。プロセス３０００は、それぞれが異なる遅延を有する２つの信号経路を通じて信号を送り込み、２つの信号経路の出力の重み付けされた和を作成する方法の例とみなしてもよい。
ステップ３０１０において、エミュレーションチャネル１５１０は、サンプル信号の第１の部分が遅延線１８１０を通るように導き、その一方、第２の部分がスルー線１８０５上を伝送するように導く。言い換えると、サンプル信号は、全体的に、または部分的に、異なる量の遅延を提供する２つの信号経路１８０５、１８１０を通じて伝送される。遅延線とみなしてもよい遅延経路１８１０は、少なくとも１つの遅延要素１８１５Ａ、１８１５Ｂ、１８１５Ｃ、１８１５Ｎを有する。したがって、信号が遅延経路１８１０を通じて伝播するための伝送時間は、信号がスルー経路１８０５を通じて伝播するための伝送時間よりも大きい。
ステップ３０２０において、調節可能な選択回路１８２０は、遅延経路１８１０およびスルー経路１８０５からそれぞれの信号を受信し、その際、スルー経路の信号は遅延経路の信号に先立って到着する。
ステップ３０３０において、調節可能な選択回路１８２０は、相補型の重み付け係数を、遅延させられた信号とスルー経路信号とに適用し、結果を合成する。しがたって、調節可能な選択回路１８３０は、スルー経路１８０５からの信号に第１の利得を適用し、遅延経路１８１０からの信号に第２の利得を適用する。図１８を参照して上記で説明したように、２つの利得は、通常、相互に相補的である。重み付けされるか、または相補的に増幅された信号を合成することは、通常、２つの信号を一緒に加算または合計することを含んでいる。
ステップ３０４０において、調節可能な選択回路１８２０は、重み付けの指定を含む制御信号を、制御線１８２２を介して受信する。制御信号は、調節可能な選択回路１８２０が遅延経路１８１０およびスルー経路１８０５の出力に適用する相対的な重みまたは利得を設定する。
図５、図７および／または図８のモジュール５０５、または図９のモジュール９００などのコントローラは、制御信号とその重み付けの指定とを、調節、変更、更新する。システム１５３０は、上記の動的フィードバックを使用し、これによって別の信号または信号効果に類似したエミュレーション信号を提供する。プロセス３０００は、エミュレーション処理に関連して信号サンプルに適用される信号処理のレベルをさらに精密にする処理を継続するために、ステップ３０４０に続いて繰り返される。
要約すると、本発明の例示的実施形態は、アナログおよびデジタル信号処理（または、デジタル制御の下でのアナログ信号処理）を、デジタル信号のサンプルに（あるいは、信号パルスに、または何らかのその他の信号に）適用してもよい。信号処理は、信号効果の表現を作成するために、サンプルを整形し、遅延させてもよい。表現される信号効果は、例えば、クロストークまたは何らかのその他の現象であってもよい。
本発明によるシステムは、１つの通信信号上に、別の信号によって負わされたクロストークを、キャンセル、補正または補償する回路を含んでいてもよいが、当業者は本発明がこの適用例に限定されないこと、および本明細書に記載した実施形態は例示的なものであり限定的なものではないことを理解するであろう。さらに、本明細書に記載した本発明の実施形態のさまざまなその他の代替が、本発明の実施において使用されてもよいことが理解されるべきである。本発明の範囲は、特許請求の範囲によってのみ限定されることが意図されている。

Claims (31)

  1. デジタル信号の変換をエミュレートするためのシステムであって、
    信号チャネルから前記デジタル信号のサンプルを取得するように動作するサンプリング装置と、
    前記信号チャネルにバッファを提供するために前記サンプリング装置の出力に電気的に結合した制限増幅器と、
    前記制限増幅器の出力に電気的に結合され、前記デジタル信号の前記サンプルを受信するように動作して選択可能なレベルの遅延を前記サンプルに適用するように動作する遅延モジュールと、
    前記遅延モジュールと直列に電気的に結合され、少なくとも１つの調節可能なフィルタリングパラメータに従って前記デジタル信号の前記サンプルを整形するように動作するプログラム可能フィルタと、
    前記プログラム可能フィルタに電気的に結合され、前記デジタル信号の整形されて遅延されたサンプルを含んだ前記変換のエミュレーションを出力するためのポートと
    を備えたシステム。
  2. 前記遅延モジュールは能動混合信号遅延線を備えている請求項１に記載のシステム。
  3. 前記遅延モジュールは、周波数に依存するレベルの利得を前記サンプリングされたデジタル信号に適用することによってロールオフを補償するように動作する非同期遅延モジュールを備えている請求項１に記載のシステム。
  4. 前記遅延モジュールは少なくとも３つの遅延要素を備えており、前記遅延要素のそれぞれは、デジタルバスを介して前記遅延モジュールに伝送される少なくとも１つのタイミングパラメータに基づいて別個の範囲の遅延を提供する請求項１に記載のシステム。
  5. 前記遅延モジュールは、複数の能動遅延ステージを備え、前記能動遅延ステージのそれぞれは調節可能な遅延の別個の分解能を提供し、
    前記デジタル信号と、前記サンプルと、前記整形されたサンプルと、前記遅延されたサンプルと、前記変換の前記エミュレーションとは、それぞれ同一数のデジタル状態を有する請求項１に記載のシステム。
  6. 前記遅延モジュールは、
    複数の遅延装置と、
    前記遅延装置のうちの選択されたものを通って前記デジタル信号の前記サンプルをルーティングするための複数のスイッチング要素と
    を備えている請求項１に記載のシステム。
  7. 前記遅延モジュールは、
    第１および第２の遅延装置と、
    信号ルーティング要素とを備えており、
    前記信号ルーティング要素は、
    前記第１および前記第２の遅延装置を通じて前記デジタル信号の前記サンプルを伝送するための第１の状態と、
    前記第１の遅延装置を通じて前記デジタル信号の前記サンプルを伝送し、かつ前記第２の遅延装置をバイパスさせるための第２の状態と
    を備えている請求項１に記載のシステム。
  8. 前記遅延モジュールは、
    第１の遅延を有する前記サンプルの第１の部分を信号合成装置に送り込むための第１の信号経路と、
    第２の遅延を有する前記サンプルの第２の部分を前記信号合成装置に送り込むための第２の信号経路とを備え、
    前記信号合成装置は、前記第１の遅延を有する前記サンプルの前記第１の部分と、前記第２の遅延を有する前記サンプルの前記第２の部分との重み付けされた加算を実行するように動作する請求項１に記載のシステム。
  9. 前記プログラム可能フィルタは、ロールオフを補償するために、前記サンプルの少なくとも一部の周波数成分を増幅するように動作する請求項１に記載のシステム。
  10. 前記ポートと、前記制限増幅器および前記遅延モジュールのうちの少なくとも１つとの間に結合された等化器モジュールをさらに備え、
    前記デジタル信号と、前記サンプルと、前記整形されたサンプルと、前記遅延されたサンプルと、前記変換の前記エミュレーションとは、共通の数のデジタル状態を有するそれぞれの波形を含んだ請求項１に記載のシステム。
  11. 前記遅延モジュールは、
    それぞれが別個の遅延を有する複数の信号経路と、
    前記信号経路の重み付けされた出力を合計するための加算要素と
    を備えている請求項１に記載のシステム。
  12. 前記デジタル信号はある数の離散的レベルにデジタル化され、前記サンプルと、前記整形されたサンプルと、前記遅延されたサンプルと、前記変換の前記エミュレーションとは、それぞれ前記ある数以下の離散的レベルにデジタル化される請求項１に記載のシステム。
  13. 情報を搬送するためにある数のデジタル信号レベルを有する信号への効果の表現を形成するための方法であって、
    前記信号のサンプルを取得するステップと、
    前記サンプルの第１の部分を第１の量の時間だけ遅延させるステップと、
    前記サンプルの第２の部分を第２の量の時間だけ遅延させるステップと、
    少なくとも１つの信号処理パラメータの受信に応じ、第１のスケーリングファクタによって前記サンプルの遅延された第１の部分をスケーリングし、第２のスケーリングファクタによって前記サンプルの遅延された第２の部分をスケーリングするステップと、
    前記サンプルの前記スケーリングされて遅延された第１の部分を、前記サンプルの前記スケーリングされて遅延された第２の部分と合成するステップに応じ、前記効果の表現を提供するステップとを含み、
    前記サンプルと、前記サンプルの第１の部分と、前記サンプルの第２の部分と、前記サンプルのスケーリングされて遅延された第１の部分と、前記サンプルのスケーリングされて遅延された第２の部分と、前記提供された効果の表現とは、それぞれ前記ある数のデジタル信号レベルを最大限として有する方法。
  14. 前記信号処理パラメータの第１の変化に応じて、協調的に、前記第１のスケーリングファクタを増加させ、前記第２のスケーリングファクタを減少させるステップと、
    前記信号処理パラメータの第２の変化に応じて、協調的に、前記第１のスケーリングファクタを減少させ、前記第２のスケーリングファクタを増加させるステップと、
    ロールオフを補償するために、前記サンプルに対して周波数に依存する利得を適用するステップと
    をさらに含む請求項１３に記載の方法。
  15. 前記第１のスケーリングファクタと前記第２のスケーリングファクタとは、前記少なくとも１つの信号処理パラメータに従った相互の補数であり、
    前記サンプルのスケーリングされて遅延された第１の部分を、前記サンプルのスケーリングされて遅延された第２の部分と合成するステップは、前記サンプルのスケーリングされて遅延された第１の部分を、前記サンプルのスケーリングされて遅延された第２の部分と合計するステップを含む請求項１３に記載の方法。
  16. 前記提供するステップは、
    合成された前記サンプルのスケーリングされて遅延された部分を、能動遅延要素を備えている有限インパルス応答フィルタを使用して整形するステップに応じ、前記効果の表現を提供するステップをさらに含む請求項１３に記載の方法。
  17. 信号変換をエミュレートするために信号を処理するための方法であって、
    制御信号を受信するステップと、
    前記信号変換を特徴づけるタイミングパラメータを識別するために前記受信した制御信号を処理するステップと、
    前記識別されたタイミングパラメータが第１の値を有する場合に、第１および第２の遅延要素を通るように前記信号をルーティングするステップと、
    前記識別されたタイミングパラメータが第２の値を有する場合に、前記第１の遅延要素を回避して前記第２の遅延要素を通るように前記信号をルーティングするステップと
    を含む方法。
  18. 前記信号を複数の信号成分に分割するステップと、
    前記複数の信号成分のうちの各信号成分を、前記識別されたタイミングパラメータに従ってそれぞれの量の時間だけ遅延させるステップと、
    前記遅延された信号成分のそれぞれの重み付けされた和を形成するステップと
    をさらに含む請求項１７に記載の方法。
  19. 前記処理するステップは、
    前記信号変換に関連する信号整形パラメータを識別するために前記受信した制御信号を処理するステップをさらに含み、
    前記方法は、前記識別された信号整形パラメータに従って前記信号をフィルタリングするステップをさらに含む請求項１７に記載の方法。
  20. 前記処理するステップは、
    前記信号変換に関連する別のパラメータを識別するために前記受信した制御信号を処理するステップをさらに含み、
    前記方法は、前記識別された別のパラメータに基づいて、複数の能動混合信号遅延要素を使用して前記信号を処理するステップをさらに含む請求項１７に記載の方法。
  21. 複数の離散的信号レベル間で変調を介して情報を搬送し、デジタル信号を整形するためのシステムであって、
    前記複数の離散的信号レベルを補強するために前記デジタル信号を処理するように動作する制限増幅器と、
    前記制限増幅器と直列に電気的に結合され、少なくとも１つの調節可能なフィルタリングパラメータに従って前記デジタル信号を整形するように動作するプログラム可能フィルタと
    を備えたシステム。
  22. 前記プログラム可能フィルタは、能動混合信号遅延線として実施される複数の遅延要素を備えている請求項２１に記載のシステム。
  23. 前記制限増幅器の出力に電気的に結合された遅延モジュールをさらに備え、
    前記遅延モジュールは、前記デジタル信号を受信するように動作して選択可能なレベルの遅延を前記デジタル信号に適用するように動作し、
    前記遅延モジュールは複数の遅延要素を備え、前記複数の遅延要素のそれぞれは能動混合信号遅延線を備えている請求項２２に記載のシステム。
  24. 前記プログラム可能フィルタは複数の遅延要素を備え、前記複数の遅延要素のそれぞれは、周波数に依存する利得を前記サンプリングされたデジタル信号に適用することによってロールオフを補償するように動作する請求項２１に記載のシステム。
  25. 前記制限増幅器の出力に電気的に結合された遅延モジュールをさらに備え、前記遅延モジュールは少なくとも３つの遅延装置を備え、前記少なくとも３つの遅延装置のそれぞれは、デジタルバスを介して前記遅延モジュールに伝送される少なくとも１つのタイミングパラメータに基づいて、別個の範囲の遅延を提供する請求項２１に記載のシステム。
  26. 前記制限増幅器の出力に電気的に結合された遅延モジュールをさらに備え、
    前記遅延モジュールは複数の能動遅延ステージを備え、前記複数の能動遅延ステージのそれぞれは調節可能な遅延の別個の分解能を提供し、
    前記デジタル信号は上限数の離散的レベルを有し、
    前記制限増幅器は前記上限数の離散的レベルを維持しながら前記デジタル信号を処理するように動作し、
    前記プログラム可能フィルタは前記上限数の離散的レベルを維持しながら前記デジタル信号を整形するように動作する請求項２１に記載のシステム。
  27. 前記制限増幅器および前記プログラム可能フィルタに電気的に直列に接続された遅延モジュールをさらに備え、前記遅延モジュールは、
    複数の遅延装置と、
    前記遅延装置のうちの選択されたものを通るように前記デジタル信号をルーティングするための複数のスイッチング要素と
    を備えている請求項２１に記載のシステム。
  28. 前記制限増幅器および前記プログラム可能フィルタに直列に接続された遅延モジュールをさらに備え、前記遅延モジュールは、
    第１および第２の遅延装置と、
    信号ルーティング要素とを備え、前記信号ルーティング要素は、
    前記第１および前記第２の遅延装置を通じて前記デジタル信号を伝送するための第１の状態と、
    前記第１の遅延装置を通じて前記デジタル信号を伝送し、前記第２の遅延装置を前記デジタル信号がバイパスするための第２の状態と
    を備えている請求項２１に記載のシステム。
  29. 前記制限増幅器および前記プログラム可能フィルタに直列に接続された遅延モジュールをさらに備え、前記遅延モジュールは、
    第１の遅延を有する前記デジタル信号の第１の部分を信号合成装置に送り込むための第１の信号経路と、
    第２の遅延を有する前記デジタル信号の第２の部分を前記信号合成装置に送り込むための第２の信号経路とを備え、
    前記信号合成装置は、前記第１の遅延を有する前記デジタル信号の第１の部分と、前記第２の遅延を有する前記デジタル信号の第２の部分との重み付けされた加算を実行するように動作する請求項２１に記載のシステム。
  30. 前記プログラム可能フィルタは、
    それぞれが別個の遅延を有する複数の信号経路と、
    前記信号経路の重み付けされた出力を合計するための加算要素と
    を備えている請求項２１に記載のシステム。
  31. 前記デジタル信号はある数の離散的レベルにデジタル化され、前記制限増幅器は、前記ある数の離散的レベルを維持しながら前記デジタル信号にアナログ信号処理を適用するように動作する請求項２１に記載のシステム。
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