KR101181979B1

KR101181979B1 - 부분지연발생기를 이용한 디지털 리샘플링 장치

Info

Publication number: KR101181979B1
Application number: KR1020100100156A
Authority: KR
Inventors: 정진섭; 하경민; 이주형
Original assignee: 주식회사 이노와이어리스
Priority date: 2010-10-14
Filing date: 2010-10-14
Publication date: 2012-09-11
Also published as: US20130187694A1; WO2012050267A1; KR20120038615A; US8787513B2

Abstract

본 발명은 입력 샘플링 주파수로 실시간으로 입력되는 샘플을 디지털 필터 및 부분지연을 이용한 인터폴레이션에 의해 임의의 다른 샘플링 주파수를 갖는 샘플로 리샘플링한 후에 출력하는 회로를 최적화하여 효율적으로 구현한 부분지연발생기를 이용한 디지털 리샘플링 장치에 관한 것이다.
본 발명의 부분지연발생기를 이용한 디지털 리샘플링 장치는 매 입력 샘플링 주파수에 동기되어 입력 샘플을 임시로 저장하는 샘플 버퍼; 상기 샘플 버퍼의 쓰기 동작 및 읽기 동작을 제어하는 샘플버퍼 제어부; 다수의 탭으로 이루어진 디지털 필터를 다수의 단수만큼 구비하여 상기 샘플 버퍼로부터 출력되는 입력 샘플을 디지털적으로 필터링하는 필터 뱅크; 상기 필터 뱅크의 각 필터에서 출력되는 필터 출력값을 필터 단수에 따라 차등적으로 지연시키는 제1 딜레이 뱅크; 입력 샘플을 리샘플링할 시점에 대한 정보를 저장하고 있는 부분지연상수 테이블; 필터 단수만큼의 덧셈기와 곱셈기의 조합으로 이루어지며 상기 제1 딜레이 뱅크의 출력을 상기 부분지연상수 테이블에 저장된 상기 부분지연상수와 연산하여 매 리샘플링 시점마다 리샘플값을 출력하는 컴바이너 뱅크 및 상기 컴바이너 뱅크의 각 컴바이너의 순차적인 고속 연산을 위해 각 컴바이너의 출력과 부분지연상수의 출력 시점을 동기시켜 지연시키는 제2 딜레이 뱅크를 포함하여 이루어진다.

Description

부분지연발생기를 이용한 디지털 리샘플링 장치{apparatus of digital re-sampler using fractional delay generator}

본 발명은 부분지연발생기를 이용한 디지털 리샘플링 장치에 관한 것으로, 특히 입력 샘플링 주파수로 실시간으로 입력되는 샘플을 디지털 필터 및 부분지연을 이용한 인터폴레이션에 의해 임의의 다른 샘플링 주파수를 갖는 샘플을 생성하여 출력하는 회로를 최적화하여 효율적으로 구현한 부분지연발생기를 이용한 디지털 리샘플링 장치에 관한 것이다.

통신기술의 발달은 다양한 규격의 통신시스템을 창출하고 있으며 각 통신기술은 사용 주파수대역과 변조방식에 따라 서로 다른 샘플링 주파수(sampling frequency)를 사용하게 된다. 서로 다른 샘플링 주파수를 갖는 이종 시스템간의 디지털신호 처리는 샘플링 주파수의 변환을 통해 쉽게 구현될 수 있다. 일반적으로 샘플링 주파수의 변경은 D/A 변환기 -> A/D 변환기를 이용하게 되는데 이 경우에 아날로그 회로의 도입과 잡음의 영향으로 인해 목적 신호의 품질을 저하시키게 된다.

이를 감안하여 디지털 영역에서 직접 샘플링 주파수를 변환하는 방법이 제안되어 있는데, 도 1은 종래 디지털 영역에서 샘플링 주파수를 변환하는 방법을 설명하기 위한 도이다. 도 1에 도시한 바와 같이, 종래 디지털 영역에서 직접 샘플링 주파수를 변환하는 방법에 따르면, 예를 들어 122.88㎒의 샘플링 주파수를 20㎒의 샘플링 주파수로 변환하고자 하는 경우에 목표로 하는 출력 샘플링 주파수에 도달할 때까지 입력 샘플링 주파수를 소수(素數)로 승제(乘除), 도 1의 예에서는 총 12회의 주파수 승제 계산을 거쳐야 비로소 20㎒의 출력 샘플링 주파수를 얻게 되는데, 이에 따라 시스템에 사용되는 클록 주파수가 그만큼 많아지게 되어 회로가 복잡해지는 문제점이 있었다.

도 2는 종래 디지털 필터를 사용하여 두 샘플 사이의 임의의 시점에 대한 샘플값을 추정하는 인터폴레이터(interpolator)의 블록 구성도이고, 도 3은 여기에 사용되는 디지털 필터의 블록 구성도인바, 예를 들어 8탭(tap) 3차(3rd order) 디지털 필터를 사용한 인터폴레이터를 도시하고 있다. 먼저, 도 3에 도시한 바와 같이 종래 인터폴레이터에서는 디지털 필터로 FIR(finite impulse response) 필터가 주로 사용되는데, 이러한 종래 FIR 필터는 입력 샘플을 매 입력 클록마다 순차적으로 다음 탭으로 출력하는 다중 탭의 딜레이 라인을 구비하는데, 각 탭의 출력 샘플은 미리 정해진 필터 계수(filter coefficient)와 곱해진 후에 모두 더해져서 그 총합을 필터 출력값으로 출력한다.

한편, 도 3에 도시한 인터폴레이터는 차수가 3이기 때문에 각 필터의 단(stage)수가 총 4개가 되는데, 각 단의 필터 출력값이 곱셈기와 덧셈기의 조합으로 이루어진 컴바이너(combiner)에 의해 미리 정해진 지연 파라미터(delay parameter)와 연산됨으로써 최종적으로 임의의 두 샘플 사이의 원하는 시점에서의 보간 샘플값을 얻게 된다.

아래의 수학식 1은 각 단의 필터 출력값과 보간 샘플값을 구하는 식이다.

위의 수학식 1에서 m은 필터의 차수, 즉 단수를 나타내고 n은 각 필터의 탭수를 나타낸다.

은 입력 샘플을 나타내고

은 각 단의 필터 출력값을 나타내며

은 필터 계수를 나타낸다.

는 지연 파라미터를 나타내고

는 보간 샘플값을 나타낸다.

아래의 표 1은 예시적인 필터 계수 테이블이다.

c(n,m)
	m
	0	1	2	3
0	-0.013824	0.003143	0.055298	-0.012573
1	0.054062	-0.019287	-0.216248	0.077148
2	-0.157959	0.100800	0.631836	-0.403198
3	0.516394	-1.226364	-0.465576	0.905457
4	0.516394	1.226364	-0.465576	-0.905457
5	-0.157959	-0.100800	0.631836	0.403198
6	0.054062	0.019287	-0.216248	-0.077148
7	-0.013824	-0.003143	0.055298	0.012573

위의 표 1에서 가로열은 필터의 단수를 나타내고 세로열은 필터의 탭수를 나타내는바, 그 값들은 적절히 조정될 수 있을 것이다.

그러나 전술한 바와 같은 종래의 인터폴레이터에 따르면, 단지 소프트웨어적으로 두 샘플 사이의 임의의 시점에서의 보간 샘플값을 구하는 원리만이 제시되어 있을 뿐 임의의 입력 샘플링 주파수로 실시간으로 입력되는 입력 샘플을 임의의 다른 샘플링 주파수를 갖는 샘플로 변환, 즉 업샘플링 또는 다운샘플링하여 출력하는 리샘플링 장치를 구현하는 기술에 대해서는 전혀 기재되어 있지 않다.

본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로서, 입력 샘플링 주파수로 실시간으로 입력되는 샘플을 디지털 필터 및 부분지연을 이용한 인터폴레이션에 의해 임의의 다른 샘플링 주파수를 갖는 샘플을 생성하여 출력하는 회로를 최적화하여 효율적으로 구현한 부분지연발생기를 이용한 디지털 리샘플링 장치를 제공함을 목적으로 한다.

전술한 목적을 달성하기 위한 본 발명의 부분지연발생기를 이용한 디지털 리샘플링 장치는 매 입력 샘플링 주파수에 동기되어 입력 샘플을 임시로 저장하는 샘플 버퍼; 상기 샘플 버퍼의 쓰기 동작 및 읽기 동작을 제어하는 샘플버퍼 제어부; 다수의 탭으로 이루어진 디지털 필터를 다수의 단수만큼 구비하여 상기 샘플 버퍼로부터 출력되는 입력 샘플을 디지털적으로 필터링하는 필터 뱅크; 상기 필터 뱅크의 각 필터에서 출력되는 필터 출력값을 필터 단수에 따라 차등적으로 지연시키는 제1 딜레이 뱅크; 입력 샘플을 리샘플링할 시점에 대한 정보를 저장하고 있는 부분지연상수 테이블; 필터 단수만큼의 덧셈기와 곱셈기의 조합으로 이루어지며 상기 제1 딜레이 뱅크의 출력을 상기 부분지연상수 테이블에 저장된 상기 부분지연상수와 연산하여 매 리샘플링 시점마다 리샘플값을 출력하는 컴바이너 뱅크 및 상기 컴바이너 뱅크의 각 컴바이너의 순차적인 고속 연산을 위해 각 컴바이너의 출력과 부분지연상수의 출력 시점을 동기시켜 지연시키는 제2 딜레이 뱅크를 포함하여 이루어진다.

전술한 구성에서, 상기 필터 뱅크, 상기 제1 딜레이 뱅크, 상기 컴바이너 뱅크 및 제2 딜레이 뱅크는 시스템 주파수에 동기되어 동작하되, 상기 시스템 주파수는 상기 출력 샘플링 주파수 이상인 것을 특징으로 한다.

상기 시스템 주파수가 상기 출력 샘플링 주파수보다 큰 경우에 유효 샘플에 대한 정보를 알려주는 유효출력 생성부를 더 포함한 것을 특징으로 한다.

상기 부분지연상수 테이블은 상기 입력 샘플링 주파수와 상기 출력 샘플링 주파수의 비율(Fs_o/Fs_i)에 의해 결정되는 0이상 및 1미만의 소수로 이루어지는 부분지연상수(F)와 다음에 상기 필터 뱅크에 입력될 샘플이 저장된 상기 샘플 버퍼의 어드레스 정보를 나타내는 샘플간격정보(N)가 함께 저장되어 있는 환형 버퍼로 이루어진 것을 특징으로 한다.

상기 부분지연상수 테이블은 적어도 2개가 구비되되, 상기 부분지연상수 테이블 중에서 1개를 선택하기 위한 멀티플렉서를 더 포함한 것을 특징으로 한다.

한편, 상기 버퍼 제어부는 상기 읽기 제어부와 상기 쓰기 제어부 이외에 옵셋측정 및 동기검출부를 더 구비하되, 상기 쓰기 제어부는 상기 샘플 버퍼에 대한 쓰기 어드레스 및 쓰기 인에이블 신호를 생성하고, 상기 샘플 버퍼에 기 설정된 수(J)의 샘플이 입력되면 이에 따른 동기신호를 생성하여 상기 옵셋측정 및 동기검출부에 전달하며, 매 M개의 샘플이 입력될 때마다 +1 증가신호 발생한 후 상기 옵셋측정 및 동기검출부에 전달하고, 상기 옵셋측정 및 동기검출부는 상기 쓰기 제어부에서 생성된 동기신호를 시스템 주파수 영역의 트리거 신호로 변형한 후에 이렇게 변형된 신호를 상기 읽기 제어부에 전달하며, 상기 읽기 제어부 및 상기 쓰기 제어부로부터 상기 샘플 버퍼에 대한 어드레스 카운터 값을 받아 오버플로우 또는 언더플로우가 발생하였는지를 측정한 후에 이를 보상하도록 외부의 프로세서에 제공하며, 상기 읽기 제어부는 상기 옵셋측정 및 동기검출부로부터 전달받은 트리거 신호를 이용하여 상기 샘플 버퍼에 대한 읽기 어드레스의 생성을 시작하고, 상기 부분지연상수 테이블의 상기 샘플간격정보(N)를 받아 상기 샘플 버퍼의 읽기 어드레스를 변경함과 함께 상기 샘플 버퍼 읽기 인에이블 신호를 생성하며, 매 L개의 샘플이 읽혀질 때마다 -1 감소신호 발생 후 이를 상기 옵셋측정 및 동기검출부에 전달하는 것을 특징으로 한다.

상기 입력 샘플링 주파수와 상기 시스템 주파수가 동일한 경우에는 상기 샘플 버퍼와 상기 읽기 제어부 및 상기 쓰기 제어부가 생략되는 것을 특징으로 한다.

본 발명의 부분지연발생기를 이용한 디지털 리샘플링 장치에 따르면, 입력 샘플링 주파수로 실시간으로 입력되는 샘플을 디지털 필터 및 부분지연을 이용한 인터폴레이션에 의해 임의의 다른 샘플링 주파수를 갖는 샘플로 리샘플링한 후에 실시간으로 출력할 수가 있다.

나아가, 부분지연과 관련된 모든 연산 동작을 출력 샘플링 주파수와는 다른 시스템 주파수에 동기화시킴으로써 원하는 출력 샘플링 주파수를 임의로 결정할 수가 있을 뿐만 아니라 시스템에서 사용하는 전체적인 클록의 개수를 줄일 수가 있어서 회로 구성을 단순화시킬 수가 있다.

또한 환형버퍼와 부분지연상수와 샘플간격정보를 포함하도록 부분지연상수 테이블을 구성함으로써 부분지연상수 테이블을 환형 버터의 형태로 구현할 수 있는데, 이에 따라 부분지연상수 테이블을 구성하는 메모리 용량을 크게 줄일 수가 있다.

도 1은 종래 디지털 영역에서 샘플링 주파수를 변환하는 방법을 설명하기 위한 도.
도 2는 종래 디지털 필터를 사용하여 두 샘플 사이의 임의의 시점에 대한 샘플값을 추정하는 인터폴레이터의 블록 구성도.
도 3은 여기에 사용되는 디지털 필터의 블록 구성도.
도 4는 본 발명의 부분지연발생기를 이용한 디지털 리샘플링 장치의 블록 구성도.
도 5는 도 4에서 컴바이너와 후단 딜레이의 구체적인 블록 구성도이다.

이하에는 첨부한 도면을 참조하여 본 발명의 부분지연발생기를 이용한 디지털 리샘플링 장치의 바람직한 실시예에 대해 상세하게 설명한다.

도 4는 본 발명의 부분지연발생기를 이용한 디지털 리샘플링 장치의 블록 구성도이고, 도 5는 도 4에서 컴바이너와 후단 딜레이의 구체적인 블록 구성도이다.

먼저 도 4에 도시한 바와 같이, 본 발명의 부분지연발생기를 이용한 디지털 리샘플링 장치는 매 입력 샘플링 주파수에 동기되어 실시간으로 들어오는 입력 샘플을 임시로 저장하는 샘플 버퍼(100), 다수의 탭으로 이루어진 디지털 필터를 다수의 단수만큼 구비하여 샘플 버퍼(100)로부터 출력되는 입력 샘플을 디지털적으로 필터링하는 필터 뱅크(110), 필터 뱅크(110)의 각 필터에서 출력되는 필터 출력값을 필터 단수에 따라 차등적으로 지연시키는 제1 딜레이 뱅크(120), 최초 입력 샘플을 입력 시점을 기준으로 리샘플링, 즉 업샘플링 또는 다운샘플링할 시점에 대한 정보를 저장하고 있는 부분지연상수(fractional delay constant) 테이블(150), 필터 단수만큼의 덧셈기와 곱셈기의 조합으로 이루어지며 제1 딜레이 뱅크(120)의 출력을 부분지연상수 테이블(150)에 저장된 부분지연상수와 연산하여 매 리샘플링 시점마다 리샘플값을 출력하는 컴바이너 뱅크(130), 컴바이너 뱅크(130)의 각 컴바이너의 순차적인 고속 연산을 위해 각 컴바이너의 출력과 부분지연상수의 출력 시점을 동기시켜 지연시키는 제2 딜레이 뱅크(140)를 포함하여 이루어질 수 있다.

전술한 구성에서, 필터 뱅크(110)는 예를 들어 탭수가 8개이고 4단으로 이루어진 디지털 필터로 구현될 수 있는데, 탭수와 단수가 증가될수록 더욱 정밀한 리샘플링이 가능해진다. 이러한 필터 뱅크(110)는 도 2에 도시한 바와 같이 이미 공지된 구성이기에 더 이상의 상세한 설명은 생략하는데, 도 4에는 편의상 필터 계수 테이블이 생략되어 있다. 나아가 도 4 및 도 5에 도시한 컴바이너 뱅크(130)의 각 컴바이너의 구성 역시 이미 도 3에서 공지되어 있는 것이기에 더 이상의 상세한 설명은 생략한다.

한편 본 발명의 리샘플링 장치는 출력 샘플링 주파수를 사용자가 원하는 대로 설정할 수 있도록 출력 샘플링 주파수와는 다른 시스템 클록 주파수(이하 간단히 '시스템 주파수'라 한다)를 사용하는데, 이러한 시스템 주파수는 출력 샘플링 주파수와 같거나 그 이상이어야 한다. 이에 따라 입력 샘플은 입력 샘플링 주파수에 동기되어 샘플 버퍼(100)에 저장된 후에 시스템 주파수에 동기되어 필터 뱅크(110)의 각 필터에 입력되고, 이러한 시스템 주파수에 동기되어 최상단의 컴바이너에서 최종적인 리샘플값이 출력된다.

다음으로 컴바이너 뱅크(130)의 각 컴바이너에서는 덧셈연산과 곱셈연산이 다단계로 발생하게 되는데 리샘플링된 출력 샘플이 시스템 주파수에 동기화되어 나오게 되므로 컴바이너 뱅크(130)의 입력단에서의 신호지연방식이 중요한 요소가 된다. 본 발명에서는 필터 뱅크(110)의 후단에 지연요소로 제1 딜레이 뱅크(120)를 삽입하되 최하위 필터(스테이지 P-1)의 출력에 1개, 차상위 필터(스테이지 P-2)의 출력에 2개, 다음 차상위 필터(스테이지 P-3) 출력에 3개 및 최상위 필터(스테이지 0)의 출력에 P개를 배치, 즉, 각 필터 출력간 지연요소의 차이가 시스템 주파수의 1개 클록이 되도록 제1 딜레이 뱅크(120)를 구성한다. 여기서 P는 필터 뱅크(110)를 구성하는 필터의 개수로서 본 실시예에서는 P=4이므로 최상위 필터(스테이지 0)의 출력은 시스템 주파수의 3개의 클록만큼 지연된 후에 컴바이너 뱅크(130)의 최상위 컴바이너(컴바이너 0)에 입력된다.

다음으로 컴바이너 뱅크(130)의 후단에는 제2 딜레이 뱅크(140)가 배치되는데 각 컴바이너의 출력에 지연요소 1개가 삽입됨과 함께 각 컴바이너를 거칠 때마다 각 컴바이너의 곱셈기와 곱해질 부분지연상수에 지연요소 1개가 삽입되도록 제2 딜레이 뱅크(140)를 구성한다.

한편, 리샘플링된 샘플은 시스템 주파수에 동기되어 출력되는데 시스템 주파수와 출력 샘플링 주파수와의 차이로 인해 출력 샘플을 선별하여 사용하여야 한다. 도 4에서 참조번호 190은 유효한 출력 샘플을 선별하여 사용할 수 있도록 출력 샘플 중에서 유효 샘플에 대한 정보를 알려주는 유효출력 생성부(Output Valid Generator)를 나타낸다. 이와 같이 유효 샘플에 대한 정보를 알려주는 신호를 시스템 주파수에 맞추어 생성하여 리샘플링된 샘플과 연계하여 출력하면 수신단(미도시)에서는 이를 받아서 버퍼링한 후에 출력 샘플링 주파수에 동기된 연속 샘플을 만들어 사용하게 된다. 물론 출력 샘플링 주파수와 시스템 주파수가 동일한 경우에는 시스템 주파수의 매 클록마다 리샘플링된 샘플이 출력될 것이기 때문에 이러한 유효출력 생성부(190)를 제거해도 될 것이다.

다음으로 부분지연상수 테이블(150)에는 최초 입력 샘플을 입력 시점을 기준으로 리샘플링, 즉 업샘플링 또는 다운샘플링될 시점에 대한 정보를 저장하고 있는 부분지연상수(F)가 외부의 프로세서에 의해 미리 저장되어 있는데, 이러한 부분지연상수(F)는 후술하는 바와 같이 입력 샘플링 주파수(Fs_i)와 출력 샘플링 주파수(Fs_o)의 비율에 의해 결정된다. 부분지연상수(F)는 0이상 1미만의 소수로 이루어진다.

여기에서, 부분지연상수 테이블(150)의 메모리 용량을 줄이기 위해 이를 환형 버퍼(ring buffer)의 형태로 구성함과 함께 다음 주기에서 사용할 샘플, 즉 다음에 필터 뱅크(110)에 입력될 샘플까지의 간격을 나타내는 샘플간격정보(N)를 함께 저장하게 되는데, 이러한 샘플간격정보(N)는 0이상의 정수(整數)로서 샘플 버퍼(100)로부터의 읽기 동작을 제어하는 기본요소가 된다.

아래의 표 2는 예를 들어 입력 샘플링 주파수가 50㎒이고 출력 샘플링 주파수가 200㎒인 경우의 부분지연상수 테이블이다.

샘플간격정보(N)	부분지연상수(F)
0	0
0	0.25
0	0.5
1	0.75

반면에 입력 샘플링 주파수가 50㎒이고 출력 샘플링 주파수가 40㎒인 경우에는 부분지연상수 테이블(150)은 아래의 표 3과 같이 구현될 수 있을 것이다.

샘플간격정보(N)	부분지연상수(F)
1	0
1	0.25
1	0.5
2	0.75

위의 표 2 및 표 3에서 샘플간격정보(N)가 0인 경우엔 다음 주기에 현재의 샘플이 그대로 사용되며, 샘플간격정보(N)가 0이 아닌 경우 다음 주기에는 현재 샘플에서 N 번째만큼 떨어진 샘플이 사용된다. 이와 관련하여 읽기 제어부(164)의 읽기 어드레스(Read Address)는 N만큼 증가하여 생성되고 그 어드레스는 현 어드레스에서 N만큼 떨어진 곳의 샘플을 가리키게 된다. 즉 후술하는 읽기 제어부가 사용할 다음 어드레스는 현재어드레스+N이 된다. 결과적으로 부분지연상수 테이블을 이와 같이 환형 버퍼의 형태로 구현함으로써 메모리 용량을 현저하게 줄일 수가 있다. 이러한 구성에 의해 시스템 주파수에 동기되어 부분지연상수 테이블(150)에 저장된 부분지연상수(F)가 순차적으로 하나씩 출력된 후에 컴바이너 뱅크(140)의 각 컴바이너의 곱셈기에 곱해지고 마지막 부분지연상수가 출력된 이후에는 다시 처음으로 순환하게 되는데, 결과적으로 필터 뱅크(110)의 탭수와 단수를 더한 시스템 주파수 클록 수 만큼의 시간이 경과한 이후부터 실시간적으로 출력 샘플링 주파수로 리샘플링된 샘플값이 출력되게 된다. 표 2 및 표 3의 실시예에서는 단순히 4개의 어드레스를 갖는 메모리 용량에 의해 부분지연상수 테이블(150)을 구현할 수 있다.

더욱이, 2개 이상 출력 샘플링 주파수를 실시간으로 변환해가면서 사용할 수 있도록 2개의 부분지연상수 테이블(150)을 준비할 수도 있는데, 도면에서 미설명 부호 180은 2개의 부분지연상수 테이블 중에서 어느 하나를 선택할 수 있도록 한 멀티플렉서를 나타낸다. 이 경우에 어느 하나의 부분지연상수 테이블(150)을 사용하는 동안에 외부의 프로세서가 다음에 사용될 출력 샘플링 주파수에 맞도록 나머지 1개의 부분지연상수 테이블의 내용을 업데이트함으로써 새로운 출력 샘플링 주파수로의 변환이 가능해진다.

한편 입력 샘플은 입력 샘플링 주파수에 동기되어 샘플 버퍼(100)에 연속적으로 쓰여지고 시스템 주파수에 동기되어 읽혀지는데, 이와 같이 단위 시간당 샘플 버퍼(100)에 쓰여진 샘플수와 읽혀진 샘플수는 입력 샘플링 주파수(Fs_i)와 출력 샘플링 주파수(Fs_o)의 비율(L/M)을 이용하여 산출할 수 있다. 여기에서, L과 M은 (Fs_o/Fs_i를 정수의 분모와 정수의 분자로 표시할 때의 값으로서, 예를 들어 Fs_o = 100MHz, Fs_i = 61.44MHz일 때 L = 625, M = 384이 된다. 즉, 384개의 입력표본이 들어오는 시간(T)동안 625개의 출력표본이 계산되어 나간다는 의미이다.

그러나 주파수 오프셋에 의해 샘플 버퍼(100)에서 오버플로우(overflow) 또는 언더플로우(underflow)가 발생할 수 있으므로 이를 방지하기 위한 계측 및 보상 수단과 샘플 버퍼의 읽기 및 쓰기 동작을 제어하는 수단이 마련되어야 하는바, 도 4에서 참조번호 160은 이를 위한 샘플버퍼 제어부를 나타낸다. 이러한 샘플버퍼 제어부(160)는 크게 쓰기 제어부(162), 읽기 제어부(164) 및 옵셋측정 및 동기검출부(rate tracker & sync detecter)(166)를 포함하여 이루어질 수 있다.

먼저, 쓰기 제어부(162)는 샘플 버퍼(100)에 대한 쓰기 어드레스 및 쓰기 인에이블 신호를 생성하고, 예를 들어 샘플 버퍼(100)에 첫 J개의 샘플이 입력되면 이에 따른 동기신호를 생성하여 옵셋측정 및 동기검출부(166)에 전달하며, 매 M개의 샘플이 입력될 때마다 +1 증가신호 발생한 후 옵셋측정 및 동기검출부(166)에 전달한다.

다음으로, 옵셋측정 및 동기검출부(166)는 쓰기 제어부(162)에서 생성된 동기신호를 시스템 주파수 영역의 트리거 신호로 변형한 후에 이렇게 변형된 신호를 읽기 제어부(164)에 전달한다. 이외에도 옵셋측정 및 동기검출부(166)는 읽기 제어부(164) 및 쓰기 제어부(162)로부터 샘플 버퍼(100)에 대한 어드레스 카운터 값을 받아 이를 업데이트하며 외부의 프로세서에 제공한다.

읽기 제어부(164)는 옵셋측정 및 동기검출부(166)로부터 전달받은 트리거 신호를 이용하여 샘플 버퍼(100)에 대한 읽기 어드레스의 생성을 시작하고, 부분지연상수 테이블(150)의 샘플간격정보(N)를 받아 샘플 버퍼(100)의 읽기 어드레스를 변경함과 함께 샘플 버퍼(100) 읽기 인에이블 신호를 생성한다. 나아가 매 L개의 샘플이 읽혀질 때마다 -1 감소신호 발생 후 이를 옵셋측정 및 동기검출부(166)에 전달한다.

이를 보다 상세하게 설명하면, 처음 회로가 초기화된 뒤에 기동하기 시작한다고 해도 입력 샘플이 들어오지 않을 수도 있기 때문에 샘플 버퍼(100)에서 무작정 데이터를 꺼낼 수 없을 뿐만 아니라 입력 샘플링 주파수와 출력 샘플링 주파수와의 차이로 인해 정해진 사이즈의 샘플 버퍼(100)에서 오버플로우(overflow) 또는 언더플로우(underflow)가 발생할 수 있기 때문에 읽기 제어부(164)와 쓰기 제어부(162)가 요구된다.

쓰기 제어부(162)는 입력 샘플링 주파수에 동기되어 샘플 버퍼(100)에 입력 샘플이 들어올 때마다 1씩 증가하는 어드레스 카운터를 동작시키는데, 이러한 어드레스 카운터가 샘플 버퍼(100)로의 쓰기 어드레스가 된다. 그리고 이러한 쓰기 어드레스가 기 지정된 값 J가 되면 쓰기 제어부(162)는 J개의 샘플이 들어왔다는 동기신호를 발생시킨다. 이러한 동기신호는 초기에 0이지만 쓰기 어드레스가 J가 되면 1로 그 값이 바뀌며, 향후 시스템 주파수 영역으로 넘겨져서 읽기 동작을 시작해도 된다는 트리거 신호로 작용한다.

다음으로 읽기 제어부(164)에서는 상기 트리거 신호가 0에서 1로 바뀌는 시점을 찾아내어 샘플 버퍼(100)로부터 샘플을 읽어내는 동작을 수행하되 그 빈도와 읽는 위치는 Fs_o/Fs_i(=L/M)에 의해 계산되는 샘플간격정보(N)에 의하여 실시간으로 결정된다.

그러나 Fs_o/Fs_i(=L/M)는 이론적인 수치이며 실제로 신호발생기 하드웨어의 정밀도 차이에 의해 샘플링 주파수가 옵셋(offset)을 갖게 되며 이로 인하여 샘플 버퍼(100)에 오버플로우 및 언더플로우가 발생할 수 있다. 이를 탐지하기 위해 옵셋보상 및 동기검출부(166)가 샘플 버퍼(100)에 남아있는 샘플 개수의 증감 동향을 실시간으로 파악, 즉 일정시간 동안 입력된 샘플과 출력된 샘플의 개수가 이미 계산된 L 및 M과 얼마나 차이가 있는지 추적, 예를 들어 샘플 버퍼(100)에 M개의 샘플이 쓰여질 때마다 1씩 증가하고 L개의 샘플이 읽혀질 때마다 1씩 감소하는 카운터를 만들어서 이 값이 0 근처에 위치하고 있는지 혹은 +쪽이나 -쪽으로 증감하는지를 추적하여 외부의 프로세서에 실시간으로 전달한다. 그러면 외부의 프로세서가 이를 바탕으로 상대적인 주파수 옵셋을 보상한 후에 부분지연상수 테이블(150)을 업데이트함으로써 오버플로우나 언더플로우가 발생하지 않도록 한다. 여기에서 카운터의 값이 0 근처이면 입/출력 샘플링 주파수와 상대 옵셋이 정해진 값과 일치하는 경우가 되고, +쪽으로 증가하면 입력 샘플링 주파수가 정해진 값보다 크거나 출력 샘플링 주파수가 정해진 값보다 작은 경우가 되며, -쪽이면 그 반대의 경우가 된다.

한편 입력 샘플링 주파수와 시스템 주파수가 동일한 경우에는 가능한 출력 샘플링 주파수의 범위가 입력 샘플링 주파수(이 경우에는 결과적으로 시스템 주파수)보다 작게 되기 때문에 이 경우에는 샘플 버퍼(100)와 버퍼 제어부(160)의 읽기 제어부(164)와 쓰기 제어부(162)가 생략된 채로 입력 샘플이 그대로 필터 뱅크(110)로 들어가게 된다.

본 발명의 부분지연발생기를 이용한 디지털 리샘플링 장치는 FPGA(field programmable gate array)에 의해 하드웨어적인 구성으로 구현될 수 있다.

본 발명의 부분지연발생기를 이용한 디지털 리샘플링 장치는 전술한 실시예에 국한되지 않고 본 발명의 기술사상이 허용하는 범위 내에서 다양하게 변형하여 실시할 수가 있다. 예를 들어 비록 도시하지는 않았으나 필터 뱅크를 구성하는 각 필터 계수는 외부의 프로세서가 언제든지 변경할 수 있도록 인터페이스를 제공할 수 있을 것이다.

100: 샘플 버퍼, 110: 필터 뱅크,
120: 제1 딜레이 뱅크, 130: 컴바이너 뱅크,
140: 제2 딜레이 뱅크, 150: 부분지연상수 테이블,
160: 샘플버퍼 제어부, 162: 쓰기 제어부,
164: 읽기 제어부, 166: 옵셋측정 및 동기검출부,
170: 프로세서 인터페이스, 180: 멀티플렉서,
190: 유효출력 생성부

Claims

매 입력 샘플링 주파수에 동기되어 입력 샘플을 임시로 저장하는 샘플 버퍼;
상기 샘플 버퍼의 쓰기 동작 및 읽기 동작을 제어하는 샘플버퍼 제어부;
다수의 탭으로 이루어진 디지털 필터를 다수의 단수만큼 구비하여 상기 샘플 버퍼로부터 출력되는 입력 샘플을 디지털적으로 필터링하는 필터 뱅크;
상기 필터 뱅크의 각 필터에서 출력되는 필터 출력값을 필터 단수에 따라 차등적으로 지연시키는 제1 딜레이 뱅크;
입력 샘플을 리샘플링할 시점에 대한 정보를 저장하고 있는 부분지연상수 테이블;
필터 단수만큼의 덧셈기와 곱셈기의 조합으로 이루어지며 상기 제1 딜레이 뱅크의 출력을 상기 부분지연상수 테이블에 저장된 상기 부분지연상수와 연산하여 매 리샘플링 시점마다 리샘플값을 출력하는 컴바이너 뱅크 및
상기 컴바이너 뱅크의 각 컴바이너의 순차적인 고속 연산을 위해 각 컴바이너의 출력과 부분지연상수의 출력 시점을 동기시켜 지연시키는 제2 딜레이 뱅크를 포함하여 이루어진 부분지연발생기를 이용한 디지털 리샘플링 장치.
제 1 항에 있어서,
상기 필터 뱅크, 상기 제1 딜레이 뱅크, 상기 컴바이너 뱅크 및 제2 딜레이 뱅크는 시스템 주파수에 동기되어 동작하되, 상기 시스템 주파수는 상기 출력 샘플링 주파수 이상인 것을 특징으로 하는 부분지연발생기를 이용한 디지털 리샘플링 장치.
제 2 항에 있어서,
상기 시스템 주파수가 상기 출력 샘플링 주파수보다 큰 경우에 유효 샘플에 대한 정보를 알려주는 유효출력 생성부를 더 포함한 것을 특징으로 하는 부분지연발생기를 이용한 디지털 리샘플링 장치.
제 1 항에 있어서,
상기 부분지연상수 테이블은 상기 입력 샘플링 주파수와 상기 출력 샘플링 주파수의 비율(Fs_o/Fs_i)에 의해 결정되는 0이상 및 1미만의 소수로 이루어지는 부분지연상수(F)와 다음에 상기 필터 뱅크에 입력될 샘플이 저장된 상기 샘플 버퍼의 어드레스 정보를 나타내는 샘플간격정보(N)가 함께 저장되어 있는 환형 버퍼로 이루어진 것을 특징으로 하는 부분지연발생기를 이용한 디지털 리샘플링 장치.
제 1 항에 있어서,
상기 부분지연상수 테이블은 적어도 2개가 구비되되,
상기 부분지연상수 테이블 중에서 1개를 선택하기 위한 멀티플렉서를 더 포함한 것을 특징으로 하는 부분지연발생기를 이용한 디지털 리샘플링 장치.
제 4 항에 있어서,
상기 버퍼 제어부는 상기 읽기 제어부와 상기 쓰기 제어부 이외에 옵셋측정 및 동기검출부를 더 구비하되,
상기 쓰기 제어부는 상기 샘플 버퍼에 대한 쓰기 어드레스 및 쓰기 인에이블 신호를 생성하고, 상기 샘플 버퍼에 기 설정된 수(J)의 샘플이 입력되면 이에 따른 동기신호를 생성하여 상기 옵셋측정 및 동기검출부에 전달하며, 매 M개의 샘플이 입력될 때마다 +1 증가신호 발생한 후 상기 옵셋측정 및 동기검출부에 전달하고,
상기 옵셋측정 및 동기검출부는 상기 쓰기 제어부에서 생성된 동기신호를 시스템 주파수 영역의 트리거 신호로 변형한 후에 이렇게 변형된 신호를 상기 읽기 제어부에 전달하며, 상기 읽기 제어부 및 상기 쓰기 제어부로부터 상기 샘플 버퍼에 대한 어드레스 카운터 값을 받아 오버플로우 또는 언더플로우가 발생하였는지를 측정한 후에 이를 보상하도록 외부의 프로세서에 제공하며,
상기 읽기 제어부는 상기 옵셋측정 및 동기검출부로부터 전달받은 트리거 신호를 이용하여 상기 샘플 버퍼에 대한 읽기 어드레스의 생성을 시작하고, 상기 부분지연상수 테이블의 상기 샘플간격정보(N)를 받아 상기 샘플 버퍼의 읽기 어드레스를 변경함과 함께 상기 샘플 버퍼 읽기 인에이블 신호를 생성하며, 매 L개의 샘플이 읽혀질 때마다 -1 감소신호 발생 후 이를 상기 옵셋측정 및 동기검출부에 전달하는 것을 특징으로 하는 부분지연발생기를 이용한 디지털 리샘플링 장치.
제 6 항에 있어서,
상기 입력 샘플링 주파수와 상기 시스템 주파수가 동일한 경우에는 상기 샘플 버퍼와 상기 읽기 제어부 및 상기 쓰기 제어부가 생략되는 것을 특징으로 하는 부분지연발생기를 이용한 디지털 리샘플링 장치.