JP2000183829A

JP2000183829A - デジタルリサンプリング回路を提供する方法及び装置

Info

Publication number: JP2000183829A
Application number: JP11348151A
Authority: JP
Inventors: Joshua L Koslov; ジョシュア・エル・コスロフ; Anton Lane Frank; フランク・アントン・レイン
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-12-11
Filing date: 1999-12-07
Publication date: 2000-06-30
Also published as: US6668029B1

Abstract

(57)【要約】【課題】固定サンプルレートをもつ入力ビットストリ
ームから所望レートのサンプルを含むビットストリーム
を発生するデジタルリサンプリング回路を提供する。【解決手段】リサンプリング回路１００は、入力信号
に含まれるサンプルをデジタル補間することにより所望
のサンプルレートを達成する。補間は、オールパス無限
インパルス応答フィルタを用いて実行され、デジタル信
号処理を用いることにより、第１のサンプルレートをも
つ入力ビットストリームは、第１のサンプルレートと異
なる第１のサンプルレートより低い第２のサンプルレー
トをもつビットストリームを生成する。リサンプリング
回路１００では、ＶＣＸＯまたはアナログ制御ループを
用いることなく、固定サンプルレートをもつ入力ビット
ストリームから、異なったサンプルレートをもつ１以上
のビットストリームを発生する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、リサンプリング技
術に関し、特に補間を実行できるデジタルリサンプリン
グ技術に関するものである。

【０００２】

【従来の技術】種々の信号処理応用、例えば復調におい
ては、処理を容易にするため、特定の周波数、例えば所
望のサンプルレートでサンプルを得るのが望ましい。

【０００３】アナログ入力を想定した場合、所望のサン
プルレートでサンプルを発生する一つの方法は、例えば
アナログ−デジタル（Ａ／Ｄ）変換器を用いて所望のレ
ートでアナログ入力をサンプルすることにある。これに
は、通常、Ａ／Ｄ変換器のサンプリングレートを制御す
るため水晶発振器が使用されている。

【０００４】しばしば、入力信号のサンプリングは、受
信信号、例えば、ＱＡＭ信号における符号と同期化させ
る必要がり、そしてシンボルレートの倍数である必要が
ある。マルチプルシンボルレートが支持されることにな
る場合には、しばしばマルチプルサンプリングレートを
支持すること、例えば種々の発振器を用いることが必要
となる。

【０００５】クアドラチュア振幅変調（ＱＡＭ）信号の
処理は、信号サンプリングレート及び同期化が生じる典
型的な場合である。クアドラチュア振幅変調（ＱＡＭ）
の場合、シンボルレートの４倍のレートでサンプリング
を信号における符号と同期化して復調器に入力サンプル
を供給するのが望ましい。これを行う一つの公知の方法
としては、補正信号を外部電圧制御型水晶発振器（ＶＣ
ＸＯ）にフィードバックするタイミング回復ループを設
け、外部電圧制御型水晶発振器でアナログ−デジタル
（Ａ／Ｄ）変換器のサンプリングレートを順次制御する
ことにある。

【０００６】

【発明が解決しようとする課題】ところが、上記のよう
なリサンプリング回路の信号処理技術では、次のような
問題点があることが本発明者により見い出された。

【０００７】この方法の欠点として、アナログ回路装置
をＶＣＸＯに組合せかつＶＣＸＯを制御するのにタイミ
ング回復ループを用いる必要があることにある。ＱＡＭ
のデコーディング偏倍シンボルレートを支持する復調器
の場合には、復調器により公知の方法でシンボルレート
の４倍で信号をサンプリングするために、多重ＶＣＸＯ
または多重切換え型水晶発振器を備えたＶＣＸＯが必要
となる。

【０００８】一般的に、デジタル回路装置はアナログ回
路装置より信頼できる傾向がある。さらに、比較的低い
コストの付加デジタル構成要素を集積回路に構成するこ
とにより、特にデジタル回路が少なくとも幾つかの機能
を実行するのに用いられる場合には、アナログ回路装置
をデジタル回路に置換えるのが引き続き好ましい。

【０００９】上記の観点で、アナログ信号を一つの固定
レート例えば周波数でサンプリングできるのが望まし
く、そしてデジタル信号処理を用いて結果としてのビッ
トストリームを所望のサンプル特性、例えば所望のサン
プルレートをもつビットストリームに変換するのが望ま
しいことが明らかになる。デジタル信号リサンプリング
回路が復調器を含むがそれに限定されない広範囲の応用
において使用するのに適することが望ましい。また、回
路は補間を実行し、そして入力信号の幾つかを単に捨て
たり繰返さずに所望の出力サンプルレートを達成するの
が望ましい。

【００１０】従って、第１のサンプルレートをもつビッ
トストリームを第２の、例えば、所望のサンプルレート
をもつビットストリームに変換する方法及び装置が必要
である。そのような機能を実行するのに使用するリサン
プリング回路はデジタル回路として構成できることが望
ましい。また全ての新しいリサンプリング回路は多重Ｖ
ＣＸＯ及び（又は）アナログフィルタループの必要性を
避けることが望ましい。また全ての新しいリサンプリン
グ回路は補間を実行できることが望ましい。

【００１１】本発明の目的は、固定サンプルレートをも
つ入力ビットストリームから所望レートのサンプルを含
むビットストリームを発生することのできるデジタルリ
サンプリング回路を提供する方法および装置を提供する
ことにある。

【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１３】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００１４】本発明は、リサンプリング操作を実行する
方法及び装置を提供することにある。特に、本発明は、
入力ビットストリームから、所望のレートでサンプルを
含む１つ以上のビットストリームを形成するデジタルリ
サンプリング回路を構成する方法及び装置を提供するこ
とにある。本発明のリサンプリング回路は、入力ビット
ストリームに含まれたサンプルにおいてデジタル補間を
実行することにより所望のサンプルレートを達成する。
補間は、フィルタ、例えば、制御可能な信号遅延の関数
として出力を発生するオールパス無限インパルス応答フ
ィルタを用いて実行される。当該技術分野において知ら
れているように、オールパスフィルタはそれに入力して
くる全ての周波数を通過させる。

【００１５】従って、デジタル信号処理を使用すること
により、第１のサンプルレートをもつ入力ビットストリ
ームを処理して、第１のサンプルレートと異なる所望の
第２のサンプルレートをもつビットストリームを作るこ
とができる。これにより、ＶＣＸＯ又はアナログ制御ル
ープを用いることなく入力ビットストリームから異なっ
た所望のサンプルレートをもつ一つ以上のビットストリ
ームを発生させることができる。

【００１６】こうして、本発明のデジタルリサンプリン
グ回路は、信号のサンプルレートを変更するのに使用す
ることができる。これにより、復調器及びその他所望の
サンプリングレートを必要とする装置は、固定水晶発振
器が不要のＡ／Ｄ変換器を用いて、本発明のリサンプリ
ング回路によりなされるサンプリングレートで必要な調
整により入力ビットストリームを発生させることができ
る。従って、本発明は、入力信号から所望のサンプリン
グレートをもつ信号を発生する能力を必要とするシステ
ムにおけるＶＣＸＯ又は多重ＶＣＸＯの必要性が除去さ
れる。

【００１７】信号を有効にリサンプリングするために、
本発明のリサンプリング回路は、可変遅延を行う調整可
能な係数をもつオールパス無限インパルス応答（ＩＩ
Ｒ）フィルタを利用する。可変遅延ＩＩＲフィルタは、
二段構成とすることができ、例えば、第１段は多重固定
遅延ＩＩＲフィルタを備え、第２段は微調整可能な可変
遅延構造をもつＩＩＲフィルタを備える。固定遅延フィ
ルタの一つを選択的に組み合わせること及び第２段のＩ
ＩＲフィルタ遅延を調整することによって、可能な遅延
の全域に等しい単一の可変遅延構造を構成する必要な
く、サンプル間の時間間隔において大きな調整を実施す
ることができる。

【００１８】本発明のデジタルリサンプリング回路は、
第１のサンプルレートをもつデジタル信号を処理して種
々のサンプリングレートをもつ一つ以上のデジタル信号
を発生する必要がある広範囲の応用に使用できる。

【００１９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２０】上述のように、本発明は、デジタルリサン
プリング回路を構成する方法及び装置を提供することに
ある。特に、本発明は、第１のサンプルレートをもつ信
号を受け、そしてそれを処理して第１のサンプルレート
により低い第２のサンプルレートをもつ信号を発生させ
ることのできる回路を提供する。本発明によれば、１つ
以上のフィルタを使用して要求されたように補間が実行
される。

【００２１】図１には、本発明に従って構成した典型的
なリサンプリング回路１００を示す。リサンプリング回
路１００はその入力として、主クロック信号ＣＬＫ、増
加信号ＩＮＣ及びデータ入力信号ＤＡＴＡ＿ＩＮを受け
る。ＤＡＴＡ＿ＩＮ信号は多数のサンプルを含み、そし
て第１の例えば入力のサンプルレートを有している。リ
サンプリング回路１００は、入力信号ＤＡＴＡ＿ＩＮに
おける入力サンプルを同じ又は低いサンプルレート例え
ば出力のサンプルレートに変換する。出力サンプルは主
クロック信号ＣＬＫでレジスタされる。データ有効信号
ＤＡＴＡ＿ＶＡＬＩＤは、いつリサンプリング回路の出
力が有効であるかを指示するのに用いられる。

【００２２】図１に示す実施の形態において、主クロッ
ク信号ＣＬＫは制御回路と信号発生回路との両方に供給
される。主クロック信号ＣＬＫは、データ入力信号ＤＡ
ＴＡ＿ＩＮのサンプルレートに相応した信号である。主
クロック信号ＣＬＫは、例えば、アナログ信号からデー
タ入力信号ＤＡＴＡ＿ＩＮを発生するＡ／Ｄ変換器を駆
動する同じクロック信号としてもよい。増加信号ＩＮＣ
は、同じレートにおける所望の変化に比例し、すなわ
ち、増加信号ＩＮＣは入力サンプルレート（ＩＳＲ）を
所望のサンプルレート（ＤＳＲ）で割ったものに相応し
ている。すなわち、ＩＮＣ＝ＩＳＲ／ＤＳＲである。典
型的な実施の形態においては、ＩＳＲはＤＳＲより大き
いか又はそれに等しいので、増加信号ＩＮＣは、１より
大きいか又はそれに等しいものとされる。制御信号ＩＮ
Ｃはまた、少なくとも１つの実施の形態では種々の出力
サンプルレートを生成する時間にわたって変化される。
従って、入力信号は、単一の固定レートでサンプリング
することができ、また増加信号ＩＮＣは、入力サンプル
レートより低い所望の出力サンプルレートを生成するよ
うに調整される。増加信号ＩＮＣは、復調器の実施の形
態の場合にはキャリア回復ループの一部として制御され
る構成としてもよく、それにより、サンプリングレート
調整を支えるのにＶＣＸＯを又は種々のサンプリングレ
ートを支えるのに多重ＶＣＸＯを用いる必要性が避けら
れる。

【００２３】リサンプリング回路１００は、その出力と
して、データ出力信号ＤＡＴＡ＿ＯＵＴ及び有効データ
指示信号ＤＡＴＡ＿ＶＡＬＩＤを発生する。有効データ
指示信号ＤＡＴＡ＿ＶＡＬＩＤは、いつデータ出力信号
ＤＡＴＡ＿ＯＵＴに含まれた出力サンプル値が使用され
るべき又は使用されてはならないかを指示する。有効デ
ータ指示信号ＤＡＴＡ＿ＶＡＬＩＤが想定される、例え
ば“１”に設定される時に、ＤＡＴＡ＿ＯＵＴ線におけ
るサンプル出力は、調整されたサンプリングレートをも
つ新しいビットストリームにおけるサンプルとして使用
されるようにされる。データ出力信号ＤＡＴＡ＿ＶＡＬ
ＩＤが想定されない、例えば“０”に設定される場合に
は、ＤＡＴＡ＿ＯＵＴ線におけるサンプル出力は、無効
にされ、そして調整されたサンプリングレートをもつ新
しいビットストリームにおいて使用されない。

【００２４】リサンプリング回路１００は、制御回路１
０２及び信号発生回路１０４を備えている。制御回路１
０２はその入力として主クロック信号ＣＬＫ及び増加信
号ＩＮＣを受ける。

【００２５】制御回路１０２は、入力増加信号ＩＮＣ及
び主クロック信号ＣＬＫの関数として出力サンプルをい
つまでに発生すべきかを決めることによって可能信号Ｅ
Ｎを発生する。信号ＥＮは、出力サンプルの発生される
ことになることを信号発生回路１０４に指示する。増加
信号ＩＮＣはＶＣＸＯに対する電圧制御入力に類似して
いる。本発明において、増加が大きくなればなるほど、
出力サンプル間の間隔は長くなる状態を表し、従って、
出力サンプリングレートは低くなる。この実施の形態
（レートＣＬＫでのあるサンプル出力が使用されないこ
とを表している）においては、主クロック信号ＣＬＫ及
び出力有効データ指示信号ＤＡＴＡ＿ＶＡＬＩＤが使用
されるので、出力サンプルは入力レートに等しい又はそ
れより低いレートで生じる。従って、リサンプリング回
路１００を適切に機能させるために、制御信号ＩＮＣは
一単位より大きいか又はそれに等しい必要がある。

【００２６】制御信号ＩＮＣの関数である補間すべき所
望の時間に基いて、制御回路１０２は、信号発生回路１
０４において利用されることになる遅延に関する制御情
報を発生する。制御信号、例えばセレクト信号ＳＥＬ、
ＡＬＰＨＡ信号及びイネーブル信号ＥＮは制御回路１０
２で発生した遅延及びタイミング情報の関数として制御
回路１０２によって発生される。制御信号ＳＥＬおよび
ＡＬＰＨＡは、以下に説明するように、信号発生回路１
０４の固定及び可変遅延部分の動作を制御するのに用い
られる。イネーブル信号ＥＮは、信号発生回路１０４が
出力を発生すべき時点を指示するのに用いられる。

【００２７】信号発生回路１０４は、信号ＤＡＴＡ＿Ｉ
Ｎにおいて受けた入力データサンプルを処理する際に制
御ブロックからの情報を用いる。出力が発生されるべき
であることをイネーブル信号ＥＮが指示すると、入力信
号ＤＡＴＡ＿ＩＮの遅延形態に基いて、信号発生回路１
０４によって出力サンプルが発生される。入力信号ＤＡ
ＴＡ＿ＩＮの遅延はＳＥＬで選択した選択可能な固定遅
延及び信号ＡＬＰＨＡで制御される可変遅延からなる。

【００２８】リサンプリング回路１００は、出力サンプ
ルを発生しかつ必要により補間を実行する信号発生回路
１０４においてオールパスＩＩＲフィルタを用いること
に基いている。典型的な実施の形態において、利用した
オールパスフィルタは下記の伝達関数を有している。

【００２９】Ｈ（ｚ）＝（α＋ｚ^-1）／（１＋αｚ^-1）本発明によれば、上記伝達関数をもつ一つ以上のフィル
タを用いたフィルタリングは、入力サンプル間の所望時
間における信号値を評価例えば補間することによってリ
サンプリングを実行するために、可変遅延を行うのに用
いられる。係数αを変えることによって、フィルタの遅
延を変えることができる。

【００３０】図２は、群すなわち信号遅延に対する上記
伝達関数をもつフィルタにおける係数αの関係を正規化
周波数の関数として示す。０〜１の範囲の多数の種々の
α値と組合さった遅延が例示されている。所与α値の場
合、遅延は全周波数にわたって一定でないことがわか
る。特に、比較的高い周波数では、遅延は著しく変化す
る。このため、シグナルオブインタレスト周波数がナイ
キスト周波数より十分低い場合に、オールパスフィルタ
回路によってより少ない歪みが強いられる。

【００３１】図３には、低周波数すなわち０Ｈｚにおけ
る群すなわち信号遅延とαとの関係を示す。αと信号遅
延との関係は非線形であることがわかる。しかしなが
ら、遅延の小さな範囲では、αと結果としての遅延との
関係は近似的にはほぼ線形となり得る。しかしながら、
そのような近似を行うよりむしろ、所望の遅延期間と所
望の遅延を行うために必要なαとを変換するのにルック
アップ表が用いることができる。

【００３２】入力サンプルと出力サンプルとの比による
低レートに対するリサンプリングを考慮すると、ＩＮＣ
は１．２５に対応している。そのような場合、入力サン
プルと出力サンプルとの比は１／１．２５＝０．８であ
る。元の入力サンプルに基いて、入力信号期間時間１．
２５の増加における時間に対応した出力サンプルを得た
い場合には、時間１、２．２５、３．５、４．７５、
６、・・・などにおいて出力が望まれる。このような実
施の形態では、信号発生回路１０４に含まれた信号ブロ
ックの遅延は変えられ、それによりＴが入力サンプル時
間を表すとすると、時間Ｔ＝１においては、ゼロ遅延を
使用し、時間Ｔ＝２においてはサンプルを取らず、時間
Ｔ＝３において０．７５の遅延（時間２．２５における
値を与える）を使用し、時間Ｔ＝４において０．５の遅
延（時間３．５における値を与える）を使用し、時間Ｔ
＝５において０．２５の遅延（時間４．７５における値
を与える）を使用し、時間Ｔ＝６においてゼロ遅延を使
用する。

【００３３】遅延が出力サンプル毎に減少する際には、
係数αは増大し、それによりある時点においてほぼ１か
ら０まで包含する。この包含及び係数αの変動は、リサ
ンプリングレートの関数として極限ＳＮＲに有害に影響
し得る。リサンプリングレートが一つの単位からさらに
発散すると、ＳＮＲは下降する。

【００３４】本発明者は、可変遅延を加える前に入力信
号を有効にアップサンプリングして可変遅延の動作する
範囲を減少できるようにすることによってリサンプリン
グ回路性能を改善できることを実現した。本発明によれ
ば、入力信号はＦＩＲ（有限インパルス応答）かまたは
ＩＩＲ構造を用いてアップサンプリングすることができ
る。可変遅延フィルタと同様であるが固定係数αをもつ
簡単なＩＩＲ構造を使用することができ、そして典型的
な実施の形態では使用する。

【００３５】図示した典型的な実施の形態においては、
四つの固定遅延フィルタ（そのうちの一つはゼロ遅延フ
ィルタである）を用いて各入力サンプルを四つの有効な
アップサンプルに分けるのが要項であることが見出ださ
れた。

【００３６】入力クロックｋＴの各時間において入力サ
ンプリング期間の０．２５、０．５及び０．７５の遅延
をもつ三つの固定フィルタを用いることによって、ｋ
Ｔ、（ｋ−０．２５）Ｔ、（ｋ−０．５）Ｔ及び（ｋ−
０．７５）Ｔにおける信号の値が利用できる。必要な遅
延０−１Ｔの全範囲を満たすために、適切な固定遅延が
選択され、その後に０−０．２５Ｔの可変遅延が続く。
しかしながら、０−０．２５Ｔの可変遅延は、結果とし
て、ラップアラウンド効果をもつ１−０．６の係数αと
なる。このシステムは、可変遅延が０．７５Ｔから１Ｔ
までの範囲で選択される時に良好なＳＮＲを備え、０．
１４２８から０までの範囲の係数αは比較的小さな“ラ
ップ”振幅ジャンプをもたらす。信号の絶対遅延（待ち
時間）は臨界的でないので、単に、可変遅延は典型的な
実施の形態において符号時間の０．２５の範囲にあるこ
とが重要である。

【００３７】図４は典型的な制御回路１０２の詳細な構
成を示す。図示したように、制御回路１０２は第１およ
び第２の加算器２０２，２０６、第１および第２のレジ
スタ２０４，２０８、シーリング回路２１０、比較器２
１２、第３の加算器２１４、スプリッタ２１６及びルッ
クアップ表２１８を備え、これらの構成要素は図４に示
すように相互に接続される。

【００３８】第１の加算器２０２及び第１のレジスタ２
０４はフィードバックループと組合されて第１のアキュ
ムレータ２２０を形成している。第１のレジスタ２０４
は、第１の加算器２０２で発生した値を記憶しそして出
力するのに用いられる。第１のレジスタ２０４は単に限
定された範囲の数を表すことができるので、この範囲を
越えると、第１の加算器２０２の出力はラップアラウン
ドする。第１のレジスタ２０４は信号ＣＬＫ，ＥＮによ
って制御される。第１のレジスタ２０４に記憶された値
はレジスタの出力において利用できる。記憶された値
は、クロック信号ＣＬＫ及びイネーブル信号ＥＮの両方
が現れると、最新の第１のレジスタの出力と信号ＩＮＣ
の値との和で更新される。従って、アクティブ時間にお
いて、すなわち出力の発生されている時間に、信号ＩＮ
Ｃの最新の値を記憶された値に加えることによって、次
の有効補間時間が計算され、所望の出力時間間隔信号Ｉ
ＮＴ１が発生される。

【００３９】第２の加算器２０６及び第２のレジスタ２
０８はフィードバックループと組合されて第２のアキュ
ムレータ２２２を形成している。第２のレジスタ２０８
は第２の加算器２０６で発生した値を記憶しそして出力
するのに用いられる。第２のレジスタ２０８は単に限定
された範囲の数を表すことができるので、この範囲を越
えると、第２の加算器２０６の出力はラップアラウンド
する。

【００４０】第２のアキュムレータ２２２は、主クロッ
ク信号ＣＬＫで指示された入力サンプルレートの関数で
ある入力サンプル時間間隔信号ＩＮＴ２を発生するのに
用いられる。従って、各入力サンプル時間に、第２のア
キュムレータ２２２は増加され、信号ＩＮＴ２を発生す
る。

【００４１】第１および第２のアキュムレータ２２０，
２２２はそれぞれ、所望の出力時間及び実際の入力時間
に対するものである。これらのアキュムレータはモジュ
ロ演算法で構成される。例えば、信号ＩＮＴの値が２よ
りである場合には、モジュロ２加算器が加算器２０２，
２０６として使用され得る。これは、加算器２０２，２
０６及び従ってアキュムレータ２２０，２２２で発生さ
れ得る最大浮動点に関係している。すなわち、各アキュ
ムレータは、０．０〜２．０−最小＿ステップ＿サイズ
からの数を表し、ここで最小＿ステップ＿サイズは使用
した数系の最下位ビット（ＬＳＢ）に相応したステップ
サイズである。

【００４２】所望の出力時間を表す信号ＩＮＴ１はシー
リング回路２１０及び加算器２１４の減算入力に供給さ
れる。シーリング回路２１０は、その入力値が既に整数
である場合に、その入力値を次の高い整数まで大きくし
て出力する。従って、シーリング回路２１０は、入力信
号ＩＮＴ１を処理して出力の発生されることになる入力
サンプル時間を表す整数出力信号ＩＩＮＴ１を発生す
る。

【００４３】信号ＩＩＮＴ１は、加算器２１４の加算入
力及び比較器２１２の第２の入力に供給される。加算器
２１４は値ＩＩＮＴ１から信号ＩＮＴ１の値を減算し
て、出力の発生された最後のクロック信号の時間と発生
されることになる次の出力サンプルの所望の時間との間
の所望の遅延に相応した値をもつ遅延信号Ｄを発生す
る。

【００４４】比較器２１２は、入力サンプル時間の計数
値を表す信号ＩＮＴ２及びサンプルの出力されることに
なる所望の次の入力サンプル時間を表す信号ＩＩＮＴ１
を入力に受ける。信号ＩＮＴ２及び信号ＩＩＮＴ１が等
しいことを比較器２１２が検出すると、比較器２１２の
出力が現れ、すなわちイネーブル信号ＥＮは“１”に設
定される。信号ＩＮＴ２及び信号ＩＩＮＴ１が等しくな
い時には、イネーブル信号ＥＮは現れず、すなわち
“０”に設定される。

【００４５】可能化制御信号の発生に加えて、制御回路
１０２は遅延制御信号ＳＥＬ、ＡＬＰＨＡを発生するた
めに応動できる。これらの信号は、加算器２１４で発生
した遅延信号Ｄを処理するスプリッタ２１６及びルック
アップ表２１８を用いて発生される。

【００４６】信号Ｄで表される一体サンプル時間から望
ましい総遅延は、所望の補間時間のシーリング（上限）
から実際の所望の補間時間を引いたものである。従っ
て、遅延は、０≦ＤＥＬＡＹ＜１［入力サンプル期間］によって変化できる。

【００４７】この遅延の、遅延０．２５の整数倍である
部分は、信号発生回路１０４に含まれた四つの固定フィ
ルタの一つを用いて作られる。従って、固定遅延ＤＥＬ
ＡＹＦＩＸは次のようにして得られる。

【００４８】ＤＥＬＡＹＦＩＸ＝フロア（４＊ＤＥＬＡ
Ｙ）／４［入力サンプル期間］ここでフロア関数は次の小さい整数まで独立変数を切り
捨て、あるいは独立変数が既に整数である場合には、出
力はその整数である。

【００４９】これは、二進表示（二分の一ビット及び四
分の一ビット）における最初の二つの分数ビット（最高
桁の二ビット）を用いることによって実行される。これ
らの二つのビットは００＝０固定遅延、０１＝０．２５
固定遅延、１０＝０．５固定遅延、１１＝０．７５固定
遅延を表している。固定遅延を表す２つのビットは、信
号Ｄから二つの最上位桁のビットを取り出すスプリッタ
２１６を用い、そしてこれら二つのビットを信号ＳＥＬ
として用いることによって得られる。

【００５０】固定フィルタの使用で考慮されない遅延の
残りの部分はＤＥＬＡＹＶＡＲと表され、ここで、ＤＥＬＡＹＶＡＲ＝ＤＥＬＡＹ−ＤＥＬＡＹＦＩＸ［入
力サンプル期間］である。

【００５１】信号ＤＥＬＡＹＶＡＲは四分の一ビット以
下のビットから成り、従って、０≦ＤＥＬＡＹＶＡＲ＜０．２５［入力サンプル期間］である。

【００５２】信号ＤＥＬＡＹＶＡＲは、２ＭＳＢが信号
ＳＥＬとして用いるため除去された後、信号Ｄの低いビ
ットを用いることによって発生される。スプリッタ２１
６はルックアップ表２１８に信号ＤＥＬＶＡＲを出力す
る。

【００５３】信号発生回路１０４に含まれた可変遅延フ
ィルタにおいてＤＥＬＡＹＶＡＲを形成するために、所
望の遅延に相応した正しいＡＬＰＨＡを計算しなければ
ならない。図示した構成において、ルックアップ表（Ｌ
ＵＴ）２１８は、信号発生回路を制御するのに用いた実
際の信号値ＡＬＰＨＡと値ＤＥＬＡＹＶＡＲとの間で変
換するために用いられる。ルックアップ表２１８は、信
号ＤＥＬＡＹＶＡＲで指示され得る可能な遅延の全範囲
に相応した所望の遅延を生成するのに必要なＡＬＰＨＡ
値を含んでいる。入力信号ＤＥＬＶＡＲに応じて、ルッ
クアップ表２１８は、信号ＤＥＬＶＡＲで指示された可
変遅延を生成するのに必要なＡＬＰＨＡ値を出力する。

【００５４】利用した可変遅延フィルタの遅延が入力値
ＡＬＰＨＡの線形関数であると仮定される場合には、ル
ックアップ表２１８は省略でき、そして信号ＡＬＰＨＡ
はＤＥＬＡＹＶＡＲにおける線形動作で発生される。す
なわち、ＡＬＰＨＡ＝Ｃ１＊ＤＥＬＡＹＶＡＲ＋Ｃ２であり、ここでＣ１及びＣ２は定数である。しかしなが
ら、このような構成は、アルファと低周波数群遅延との
非線形関係を無視している。

【００５５】図５には、信号発生回路１０４の詳細な構
成を示す。信号発生回路１０４は、第１〜第４の固定遅
延フィルタ回路３０４，３０６，３０８，３１０と、マ
ルチプレクサ（ＭＵＸ）３０２と、可変遅延フィルタ３
０５と、遅延素子２０２とを備え、これらの構成要素は
図５に示すように相互に接続されている。上述のよう
に、信号発生回路１０４の入力はデジタルサンプルの流
れ、すなわち信号ＤＡＴＡ＿ＩＮと、信号ＳＥＬと、信
号ＥＮと、信号ＡＬＰＨＡとを含む。信号ＳＥＬは、固
定遅延フィルタ回路３０４，３０６，３０８，３１０の
どれを使用するかを選択するのに用いられる。第１の固
定遅延フィルタ回路３０４は０の信号遅延をもち、第
２、第３、第４の固定遅延フィルタ回路３０６，３０
８，３１０はそれぞれ０．２５、０．５、０．７５の信
号遅延をもっている。信号ＡＬＰＨＡは可変遅延フィル
タ３０５の遅延を制御する。図５の実施の形態におい
て、可変遅延フィルタ３０５は、０から入力サンプル期
間の１／４までの遅延を生じる。信号ＤＡＴＡ＿ＯＵＴ
は可変遅延フィルタ３０５によって発生される。

【００５６】必要とされる時にアップサンプリング信号
を利用できるようにするために、４つの固定遅延フィル
タ回路３０４，３０６，３０８，３１０は、それらの出
力が必ずしも使用されなくても、各入力サンプル時間に
おいてクロックされる。これにより、これらの固定遅延
フィルタ回路は線形の時間不変フィルタとなる。固定遅
延フィルタ回路３０４，３０６，３０８，３１０に使用
したＤで示す遅延素子は、各主クロック時間でクロック
されるレジスタを表している。従って、このようなレジ
スタは単位遅延素子として機能する。可変遅延フィルタ
３０５すなわち出力フィルタに含まれた出力レジスタ３
１８のＣＬＫ入力は、信号ＥＮＡＢＬＥが現れる時のみ
作用する。従って、可変遅延フィルタ３０５は適当な時
間に新しい出力を発生し、そして各主ＣＬＫサイクルに
おいては発生しない。

【００５７】第１〜第４の固定遅延フィルタ回路３０
４，３０６，３０８，３１０の構成について以下説明す
る。

【００５８】図５に示すように、第１の固定遅延フィル
タ回路３０４は単一遅延素子３３０を備えている。第１
の固定遅延フィルタ回路３０４は入力として信号ＤＡＴ
Ａ＿ＩＮを受け、最新の時間におけるサンプルはＹ₀と
して示されている。第１の固定遅延フィルタ回路３０４
は、第１のフィルタ出力を介して入力信号Ｙ₀を出力
し、また第２のフィルタ出力を介して、単一遅延素子３
３０を用いて入力信号を遅延することにより発生した遅
延信号Ｙ₀Ｚ^-1を第２のフィルタ出力を介して出力す
る。両信号出力Ｙ₀、Ｙ₀Ｚ^-1は第１の対のＭＵＸ入力
を介してＭＵＸ３０２に供給される。

【００５９】第２、第３、第４の固定遅延フィルタ回路
３０６，３０８，３１０はそれぞれ同一構造であるが、
異なるフィルタ遅延を発生する異なる乗算器を備えたフ
ィルタを用いて構成される。第１〜第４の固定遅延フィ
ルタ回路の各々は、第１、第２の加算器（３３１，３３
４）、（３３８，３４２）、（３４６，３５０）と、乗
算器３３２，３４０，３４８と、遅延素子３３６，３４
４，３４９とを備えている。そしてこれらの構成要素は
図５に示すように互いに接続されている。第１の乗算器
はＡ１の利得をもち、第２の乗算器はＡ２の利得をも
ち、また第３の乗算器はＡ３の利得をもっている。Ａ
１，Ａ２，Ａ３の典型的な値は０．６、０．３３３３、
０．１４２８７５であり、０．２５、０．５、０．７５
のサンプル期間の遅延をそれぞれ発生する（図３参
照）。

【００６０】第２、第３、第４の固定遅延フィルタ回路
３０６，３０８，３１０の各々は、第１および第２のフ
ィルタ入力を備えている。第１のフィルタ入力は、第１
の固定遅延フィルタ回路３０４の遅延信号出力を各固定
遅延フィルタ回路の第１の加算器の第１の入力に接続す
る。従って、遅延素子３３０は、第１の固定遅延フィル
タ回路３０４と共に第２、第３、第４の固定遅延フィル
タ回路３０６，３０８，３１０の各々の部分として機能
している。第２、第３、第４の固定遅延フィルタ回路３
０６，３０８，３１０の各々の第２の固定フィルタ入力
は、信号ＤＡＴＡ＿ＩＮをフィルタの第２の加算器の第
１の入力に供給する。

【００６１】第２、第３、第４の固定遅延フィルタ回路
３０６，３０８，３１０の各々の内部において、フィル
タの乗算器３３２，３４０又は３４８は、第２の加算器
の出力をフィルタの第１の加算器の第２の入力に接続す
る。各固定遅延フィルタ回路の第１の加算器の出力は固
定遅延フィルタ回路３０６，３０８，３１０の第１の出
力として機能する。また各固定遅延フィルタ回路の第１
の出力は、フィルタの遅延回路３３６，３４４，３４９
によって遅延され、そして固定遅延フィルタ回路の第２
の出力信号として出力する。固定遅延フィルタ回路の第
１の出力信号の遅延形態である各フィルタ回路の第２の
出力信号はまた、減算入力であるフィルタ回路の第２の
加算器の第２の入力に供給され、それにより遅延フィー
ドバックループが形成される。

【００６２】上記の四つの固定遅延フィルタ回路を用い
ることにより、ＭＵＸ３０２には四組のフィルタ入力信
号（Ｙ₀，Ｙ₀Ｚ^-1）、（Ｙ₁，Ｙ₁Ｚ^-1）、（Ｙ₂,Ｙ
₂Ｚ^-1）、（Ｙ₃，Ｙ₃Ｚ^-1）が供給され、各信号対は
異なった固定信号遅延に相応している。ＭＵＸ３０２
は、選択信号ＳＥＬに応じて、四組の信号対の一つを可
変遅延フィルタ３０５に信号（Ｘ_VAR、Ｘ_VARＺ^-1）と
して出力する。従って、可変遅延フィルタ３０５は四組
の固定フィルタ出力の一つにおける信号に相応した二つ
のデータ信号入力、例えば信号サンプル及び遅延信号サ
ンプルを受ける。

【００６３】可変遅延フィルタ３０５は、第１および第
２の加算器３１２，３１６と、乗算器３１４と、レジス
タ３１８の形態の遅延素子とを備えている。第１の加算
器３１２はその第１の入力として信号Ｘ_VARを受け、第
２の加算器３１６はその第１の入力として信号Ｘ_VARＺ
^-1を受ける。第１の加算器３１２は減算入力であるその
第２の入力として出力信号Ｙ_VARＺ^-1を受ける。従っ
て、第１の加算器３１２は入力信号Ｘ_VARから最新の出
力値Ｙ_VARＺ^-1を減算して乗算器３１４へのデータ入力
を発生する。

【００６４】乗算器３１４は入力値を量ＡＬＰＨＡで乗
算する。従って、ＡＬＰＨＡは信号遅延を行うのに用い
ることができる。乗算操作から得られた値は加算器３１
６に供給され、そして第２の可変遅延フィルタの入力信
号Ｘ_VARＺ^-1と加算される。こうして得られた信号Ｙ
_VARはレジスタ３１８に記憶され、そしてこのレジスタ
がクロックされた時に信号Ｙ_VARＺ^-1として出力する。
上述のように、レジスタ３１８のクロック操作は出力イ
ネーブル信号ＥＮが現れることを必要としている。こう
して、新しい出力信号は、信号ＥＮが現れる時のみ出力
する。

【００６５】可変遅延フィルタ３０５からの出力Ｙ_VAR
はリサンプリングした出力として使用できるであろう。
しかしながら、出力信号Ｙ_VARは各主クロックサイクル
において発生される。従って、出力信号Ｙ_VARを用いれ
ば、出力サンプルレートが入力サンプルレートより低く
なる場合に、引き続いて破棄される必要があるであろう
幾つかのサンプルを含む出力が得られるであろう。

【００６６】レジスタ３１８は、イネーブル信号ＥＮが
現れる時に、新しい出力サンプル（値）を出力する。出
力サンプルレートが入力サンプルレートより低い場合に
は、出力サンプルは入力サンプルより少なくなる。後続
の回路が主クロック信号ＣＬＫにより駆動されると仮定
すると、どの主クロック時間期間中にレジスタ３１８の
出力が用いられるか及びどの主クロック時間期間に例え
ば新しい出力サンプルが発生されなかったために無効と
されるかを知ることは望ましい。

【００６７】どの主クロック時間期間中に信号ＤＡＴＡ
＿ＯＵＴが有効出力サンプルを表すかを指示する信号を
発生するために、信号ＤＡＴＡ＿ＶＡＬＩＤは単位遅延
素子２０２を用いて一つの単位主クロック時間期間の
間、信号ＥＮＡＢＬＥを遅延させることにより発生され
る。この信号ＤＡＴＡ＿ＶＡＬＩＤは、出力信号Ｙ_VAR
Ｚ^-1が有効である時に現れ、無効であるときには現れな
い。

【００６８】リサンプリングした信号ＤＡＴＡ＿ＯＵＴ
及び信号ＤＡＴＡ＿ＶＡＬＩＤは、必要により制御信号
ＩＮＣを更新するのに用いられるタイミング及び同期化
回路のような回路に供給することができる。復調器の場
合、タイミング同期化回路はタイミング回復回路とする
ことができる。

【００６９】本発明の方法及び装置は、処理すべき最初
の信号と同じ又はそれより低いサンプルレートの信号を
発生するために、信号のリサンプリング例えば補間を実
行する必要のある広範囲の応用に用いてもよい。典型的
な応用例はデジタル復調器集積回路（ＩＣ）であり、そ
こでは本発明のリサンプリング回路が全体系の複雑さ及
び装置のコストを実質的に低減するために使用すること
ができる。

【００７０】上記の例示した信号発生回路１０４は、可
変遅延をもつフィルタ３０５が後に続く固定信号遅延を
もつ複数のフィルタ（３０４，３０６，３０８，３１
０）を備えているが、本発明の信号発生回路は、単にフ
ィルタ６０５例えば可変遅延をもつオールパスＩＩＲフ
ィルタを用いて構成することもできる。図６に示すよう
に、可変遅延フィルタ６０５は、固定フィルタ３０４と
可変フィルタ３０５を組み合わせることにより構成され
得る。そのような実施の形態においては、図５に示すＭ
ＵＸ３０５及びフィルタ回路３０６，３０８，３１０を
省略して信号発生回路６０４が形成される。また、制御
回路１０２は、この場合、ルックアップ表２１８をアド
レスするのに、必要な遅延を表す全セットオフビットが
用いられるので、乗算器３０２が使用されないため、信
号ＳＥＬを発生する必要がない。信号のリサンプリング
のために単一可変遅延フィルタ６０５を用いることは、
支持されるべき信号遅延の範囲が小さい実施の形態に特
によく適合する。

【００７１】それにより、本実施の形態においては、Ｖ
ＣＸＯ又はアナログ制御ループを用いることなく入力ビ
ットストリームから異なった所望のサンプルレートをも
つ１つ以上のビットストリームを発生させることができ
る。

【００７２】本発明は他の実施の形態においても可能で
ある。例えば、リサンプリング用の上記の技術はより高
いレートでリサンプリングするために用いることがで
き、そして一の実施の形態においては使用されている。
そのような実施の形態において、制御回路１０２は各入
力サンプルに対して多数の出力サンプルを形成するよう
に変更されている。例えば、４のレートから５のレート
までの信号をリサンプリングするために、リサンプリン
グ回路は、各四つの入力サンプルに対して五つの出力サ
ンプルを計算できる必要がある。そのような場合、入力
信号Ｗと出力信号Ｚとの関係は次の通りである。

【００７３】入力サンプルＷ（０）の場合には、出力は
ない。入力サンプルＷ（１）の場合には、１．０の遅延
で計算したＺ（０）の出力サンプルが生じ、また０．２
の遅延で計算したＺ（１）の出力サンプルが生じる。入
力サンプルＷ（２）の場合には、０．４の遅延で計算し
たＺ（２）の出力サンプルが生じる。入力サンプルＷ
（３）の場合には、０．６の遅延で計算したＺ（３）の
出力サンプルが生じる。入力サンプルＷ（４）の場合に
は、０．８の遅延で計算したＺ（４）の出力サンプルが
生じる、等々である。入力サンプルＷ（５）の場合に
は、１．０の遅延で計算したＺ（５）の出力サンプルが
生じ，また０．２の遅延で計算したＺ（６）の出力サン
プルが生じる。従って、入力信号のサンプルがオンゴー
イングベースにおいて処理される連続した操作において
は、各組の四つの入力サンプルＷについて五つの出力サ
ンプルＺが発生される。

【００７４】共通の制御回路で制御される本発明の二つ
の信号発生回路は、同相及び９０°位相の信号を処理す
るために並列に用いらることができ、それにより本発明
を用いて複雑な信号をリサンプリングすることができ
る。

【００７５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。本願によって開示される発明のうち、代表的な
ものによって得られる効果を簡単に説明すれば、以下の
とおりである。

【００７６】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７７】（１）本発明によれば、第１のサンプルレ
ートをもつ入力ビットストリームを処理して、第１のサ
ンプルレートと異なる所望の第２のサンプルレートをも
つビットストリームを作ることができ、ＶＣＸＯ又はア
ナログ制御ループを用いることなく入力ビットストリー
ムから異なった所望のサンプルレートをもつ１つ以上の
ビットストリームを発生させることができる。

【００７８】（２）また、本発明では、リサンプリング
回路によりなされるサンプリングレートで必要な調整に
より入力ビットストリームを発生させることができ、入
力信号から所望のサンプリングレートをもつ信号を発生
する能力を必要とするシステムにおけるＶＣＸＯ又は多
重ＶＣＸＯの必要性を除去することができる。

【００７９】（３）さらに、本発明においては、リサン
プリング回路は、固定遅延フィルタの１つを選択的に組
み合わせること及び第２段のＩＩＲフィルタ遅延を調整
することによって、可能な遅延の全域に等しい単一の可
変遅延構造を構成する必要なく、サンプル間の時間間隔
において大きな調整を実施することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態によるデジタルリサンプリ
ングの回路図である。

【図２】本発明の実施の形態によるフィルタ係数αを用
いたオールパスフィルタで形成した群遅延とフィルタ係
数αとの関係を示す図である。

【図３】本発明の実施の形態によるフィルタ係数αを用
いたオールパスフィルタで形成した群遅延とフィルタ係
数αとの低信号周波数における関係を示す図である。

【図４】図１に示すデジタルリサンプリング回路に使用
するのに適した制御回路を示す図である。

【図５】図１に示すデジタルリサンプリング回路での使
用に適する第１の典型的な信号発生路を示す回路図であ
る。

【図６】図１に示すデジタルリサンプリング回路での使
用に適する第２の典型的な信号発生路を示す回路図であ
る。

【符号の説明】

１００リサンプリング回路１０２制御回路１０４信号発生回路２０２第１の加算器２０６第２の加算器２０４第１のレジスタ２０８第２のレジスタ２１０シーリング回路２１２比較器２１４第３の加算器２１６スプリッタ２１８ルックアップ表２２０第１のアキュムレータ２２２第２のアキュムレータ３０２マルチプレクサ(ＭＵＸ）３０４第１の固定遅延フィルタ回路３０５可変遅延フィルタ３０６第２の固定遅延フィルタ回路３０８第３の固定遅延フィルタ回路３１０第４の固定遅延フィルタ回路３１８出力レジスタ３３０単一遅延素子３３１第１の加算器３３２乗算器３３４第２の加算器３３６遅延素子３３８第１の加算器３４０乗算器３４２第２の加算器３４４遅延素子３４６第１の加算器３４８乗算器３４９遅延素子３５０第２の加算器６０４信号発生回路６０５単一可変遅延フィルタ

Claims

【特許請求の範囲】

【請求項１】少なくともそのいくつかが補間された値
であり、かつ入力サンプルからろ波された出力サンプル
を発生する可変遅延フィルタ回路と、前記入力サンプルから前記ろ波した出力サンプルを発生
する際に、前記可変遅延フィルタ回路で使用される遅延
の持続時間を制御する制御回路とを有することを特徴と
するデジタルリサンプリング回路。
【請求項２】請求項１記載のデジタルリサンプリング
回路であって、前記制御回路が、同一入力信号から複数
のサンプルを発生する際に少なくとも２つの異なったフ
ィルタ遅延を用いるように、少なくとも３つの連続した
ろ波された出力サンプルを発生する際に、前記可変遅延
フィルタ回路で使用される遅延を変える手段を備えてい
ることを特徴とするデジタルリサンプリング回路。
【請求項３】請求項１記載のデジタルリサンプリング
回路であって、前記可変遅延フィルタ回路が、無限イン
パルス応答フィルタであることを特徴とするデジタルリ
サンプリング回路。
【請求項４】請求項１記載のデジタルリサンプリング
回路であって、可変遅延フィルタ回路が、オールパスフ
ィルタであることを特徴とするデジタルリサンプリング
回路。
【請求項５】請求項１記載のデジタルリサンプリング
回路であって、制御回路が、前記可変遅延フィルタ回路
に入力サンプルを供給するレートより遅いレートで出力
サンプルに対して前記可変遅延フィルタ回路を制御する
手段を備えていることを特徴とするデジタルリサンプリ
ング回路。
【請求項６】請求項３記載のデジタルリサンプリング
回路であって、前記可変遅延フィルタ回路の前記出力が
有効出力データサンプルをいつ表すかを指示する有効デ
ータ指示を発生する手段をさらに有していることを特徴
とするデジタルリサンプリング回路。
【請求項７】請求項１記載のデジタルリサンプリング
回路であって、各々が固定遅延及びフィルタ出力を備え
た複数の固定フィルタと、前記複数の固定フィルタ及び前記可変遅延フィルタ回路
に接続され、前記複数の固定フィルタから選択された１
つから前記可変遅延フィルタの入力へ出力を供給するマ
ルチプレクサとをさらに有していることを特徴とするデ
ジタルリサンプリング回路。
【請求項８】請求項７記載のデジタルリサンプリング
回路であって、前記複数の固定フィルタの少なくとも１
つが有限インパルス応答フィルタであることを特徴とす
るデジタルリサンプリング回路。
【請求項９】請求項７記載のデジタルリサンプリング
回路であって、多数の固定フィルタの少なくとも１つが
無限インパルス応答フィルタであることを特徴とするデ
ジタルリサンプリング回路。
【請求項１０】請求項７記載のデジタルリサンプリン
グ回路であって、前記可変遅延フィルタ回路の前記出力
が有効出力データサンプルをいつ表すかを指示する有効
データ指示を発生する手段をさらに有していることを特
徴とするデジタルリサンプリング回路。
【請求項１１】請求項７記載のデジタルリサンプリン
グ回路であって、前記固定フィルタ出力のどれを前記可
変遅延フィルタ回路の入力に供給するかを選択する手段
をさらに有していることを特徴とするデジタルリサンプ
リング回路。
【請求項１２】第１サンプルレートをもつ入力信号か
ら第２サンプルレートをもつ出力信号を発生する装置に
おいて、入力信号に対して１つ以上の補間操作を実行して出力信
号を発生する可変信号遅延をもつ制御可能なフィルタ回
路と、前記制御可能なフィルタ回路に接続され、前記出力信号
を発生する際にサンプルに加えられる信号遅延を制御す
るフィルタ制御回路とを有することを特徴とする装置。
【請求項１３】請求項１２記載の装置であって、前記
制御可能なフィルタ回路が有限インパルス応答フィルタ
回路であることを特徴とする装置。
【請求項１４】請求項１２記載の装置であって、前記
フィルタ制御回路が、複数の可能な信号遅延のうち少な
くとも１つを用いて前記第２のサンプルレートに対して
複数のレートから選択した１つのレートを発生するよう
に前記フィルタ回路を制御する手段を備えていることを
特徴とする装置。
【請求項１５】請求項１２記載の装置であって、前記
フィルタ制御回路が、前記入力信号に含まれた少なくと
も３つの連続したサンプルの各々に対して異なる値をも
つ信号遅延制御信号を発生する手段を備えていることを
特徴とする装置。
【請求項１６】入力信号から、入力信号と異なるサン
プルレートをもつ出力信号を発生する方法において、フィルタを作動して入力信号に含まれた入力サンプルに
対して信号遅延を伴う補間操作を実行させ、出力信号を
形成するサンプルを生成する工程と、同一信号の異なる入力サンプルを処理する際に異なる信
号遅延を用いるように、フィルタリング操作に伴う前記
信号遅延を制御する工程とを含むことを特徴とする方
法。
【請求項１７】請求項１６記載の方法であって、補間
操作を実行するように作動する前記フィルタが無限パル
ス応答フィルタであることを特徴とする方法。
【請求項１８】請求項１６記載の方法であって、固定
入力サンプルレートをもたらす所望の出力サンプルレー
トを得るように、前記フィルタリング操作に用いる必要
のある信号遅延の順序を決める段階をさらに含むことを
特徴とする方法。
【請求項１９】請求項１８記載の方法であって、信号
遅延の決められた前記順序の関数としてフィルタ出力イ
ネーブル制御信号を発生する工程をさらに含むことを特
徴とする方法。
【請求項２０】請求項１６記載の方法であって、前記
フィルタリング操作が、固定信号遅延をもつ第１のフィルタを用いて前記入力信
号を発生させる工程と、可変信号遅延をもつ第２のフィルタを用いて前記第１の
フィルタで信号出力を処理させ前記第２の信号を発生さ
せる工程とを含むことを特徴とする方法。
【請求項２１】請求項２０記載の方法であって、前記第２のフィルタがオールパスフィルタであることを
特徴とする方法。
【請求項２２】請求項１６記載の方法であって、所望
の出力サンプルレートを表しかつ第１のサンプルレート
と所望の第２のサンプルレートとの比に相応した値を受
ける工程をさらに含むことを特徴とする方法。