KR20060081412A - 적응 등화기를 갖는 장치 - Google Patents

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KR20060081412A
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롭 오떼
요하네스 빌헬무스 마리아 베르그만스
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

적응 등화기(210)를 갖는 장치(200)는 동기 도메인에서 수행되는 적응 방식을 포함한다. 등화기 계수 갱신 방식은, 동기 도메인(Ek)으로 변환된 등화된 시퀀스에서 유도된 에러 시퀀스(Δk)와, 등화기 탭 값들의 벡터(Vn)의 동기의 지연된 벡터(Jk)의 상관에 근거한다. 상관의 결과는 적분기들(226)의 배치와 시간 보간기(228)를 더 통과한다. 전반적인 구성(300)을 단순화할 수 있는 샘플 레이트 변환기들의 뱅크(230)를 사용하여 등화기 탭 값들의 벡터가 동기 도메인으로 변환된다.
적응 등화기, 디지털 송신, 등화기 탭 계수, 샘플링 레이트 변환, 상관기

Description

적응 등화기를 갖는 장치{DEVICE WITH ADAPTIVE EQUALIZER}
본 발명은 디지털 송신 및 기록 분야에 관한 것이다. 본 발명의 1개 이상의 실시예는 비동기식 LMS 기반의 적응 등화에 대한 신규한 회로배치에 관한 것이다.
참조를 위해 본 명세서에 포함되는 US 5,999,355에는, 샘플링 레이트 변환기(SRC)에 접속된 Ts초의 탭 간격(tap spacing)을 갖는 탭 지연선(tapped delay line) 등화기를 구비한 비동기 수신기가 개시되어 있다. 등화기 계수의 제어는 LMS(Least Mean Square) 알고리즘에 기반을 두며, 등화기 탭 계수들은 적절한 에러 시퀀스와의 상관(correlation)에 의해 갱신될 수도 있다. 종래의 LMS 기술은 에러 및 탭 신호 시퀀스들이 동일한 샘플링 레이트를 갖고 위상 동기가 이루어지는 동기식 수신기에 적용된다. 따라서, 이 문헌에 기재된 동기식 수신기는, 탭 신호와 에러 시퀀스들이 동일한 샘플링 레이트를 갖고 위상 동기가 이루어지도록 보장하는 적어도 2가지의 대책을 포함한다. 후자의 조건은, 에러 시퀀스의 지연시간을 이에 맞추어 탭 신호 시퀀스를 지연시킴으로써 정합시켜야 한다는 것을 의미한다. 이들 2가지 대책들은, 원래 데이터 레이트 1/T에서 동기된 에러 시퀀스를 1/Ts의 샘플링 레이트를 갖는 등가의 에러 시퀀스로 변환하는 역 샘플링 레이트 변환(inverse sampling rate conversation: ISRC)을 사용하고, 등화기로부터 등가의 에러 시퀀스의 생성시에 발생하는 "왕복시간(round-trip)" 지연과 정합하도록 등화기 탭 신호 시퀀스들의 지연된 시퀀스들을 발생하기 위한 지연수단을 사용함으로써 구현될 수도 있다. 이들 SRC 역 SRC 모두는 각각의 시변(time-varying) 지연을 도입하므로, 이와 같은 "왕복시간" 지연은 시간에 따라 변한다. 이러한 정합 지연(matching delay)은 "왕복시간" 지연의 예상값 또는 평균값을 표시한다. "왕복시간" 및 정합 지연들 사이의 불일치는 적응 방식을 최적 상태에 못 미치는 해결책으로 집중하게 만든다. 더구나, 정합 지연이 정수의 심볼 간격들 Ts일 필요가 업으므로, 정합 지연의 구현이 특정한 형태의 보간을 필요로 할 수도 있다. 이것이, ISRC의 사용에 덧붙여, 시스템의 복잡도에 추가되므로, 적응 관련 회로의 전체적인 복잡도가 동기식 LMS 기반의 적응의 복잡도를 초과한다.
전술한 문제점을 극복하기 위해 또 다른 해결책이 고려되었다. 이와 같은 해결책은 본 발명과 동 출원인이 2002년 11월 21일자 출원한 유럽 특허출원 0102988.8에 개시되어 있으며, 이 문헌의 내용은 참조를 위해 본 명세서에 포함된다. 이 문헌에서는, 적응이 비동기 도메인에서 행해지는 US 5,999,355에서 제안된 해결책과 달리, 등화기 탭 계수들이 타이밍 복원 루프의 제어하에서 동기 도메인에서 변형된다. 이를 위해, 등화기 입력이 보조 SRC를 사용하여 동기 도메인으로 변환되고, 소수 시프트 레지스터(fractional shift register)가 탭 신호 시퀀스들의 동기 시퀀스들을 형성한다. 이들 동기 탭 신호 시퀀스들은 동기 에러 시퀀스와 서로 관련되어, 탭 갱신 정보를 발생하고, 그후 이것은 적분기들의 뱅크를 통해 탭 계수들로 변환된다. 적응 루프를 폐쇄하기 위해, 적분기 뱅크들의 출력이 ISRC를 사용하여 비동기 클록 도메인으로 다시 변환된다. 탭 계수들이 1/T 및 1/Ts 모두에 대해 단지 서서히 변하므로, 간단히 생각할 수 있는 방법으로, 즉 래치들의 뱅크를 통해, 역 샘플링 레이트 변환을 행할 수 있다.
소수 시프트 레지스터는 변조속도(baud rate)에서 재샘플링된 등화기 탭 시퀀스들을 흉내내도록 의도된 것이다, 적응이 적절히 동작하도록 하기 위해, 소수 시프트 레지스터가 상관이 행해지기 전에 에러 시퀀스의 대응하는 성분들과 위상 동기되는데, 이들 소수 시프트 레지스터들이 실제의 재샘플링된 탭 신호 시퀀스들에 대해 눈에 띄게 지연되지 않아야 한다. 일정한 소수 시프트 레지스터에 대해, 이와 같은 조건은 제한된 범위의 오버샘플링 비율들 T/Ts에서만 만족될 수 있다. 본 발명자들은 실험을 통해 허용가능한 지연값들을 얻기 위해 허용되는 범위가 ±5%로 제안될 수도 있다는 것을 알았다. 그러나, 현재 및 미래의 기록 시스템들과 디지털 송신 시스템들은 훨씬 더 큰 범위를 나타낼 수도 있으며, 이 문제의 해결책이 전체 범위를 다수의 부속 범위들로 분할하고 각각의 부속 범위에 대해 한 개의 소수 시프트 레지스터를 사용하는 것일 수도 있다. 복수의 소수 시프트 레지스터들을 사용하는 해결책은 동작할 수 있는 오버샘플링 비율들의 범위와 관련된 지연 문제를 해결하지만, 결국에는 타이밍 복원 루프의 다소 복잡한 구현을 일으킬 수도 있다.
따라서, 본 발명자들은, 본 명세서에 기재된 두가지 종래기술의 시스템과 관련된 문제점을 극복하면서도, 그것의 구현과 관련해 만족스러운 절충안을 제공하는 구조를 찾게 되었다. 결국, 본 발명은, 등화기 탭 계수들의 벡터와 이에 대응하는 탭 신호 값들의 벡터를 갖는 적응 등화기를 포함하는 장치에 관한 것으로, 이와 같 은 장치는 비동기 데이터 레이트에서 공급된 입력 시퀀스로부터 비동기의 등화된 시퀀스를 발생하도록 구성된다. 이 장치는, 소위 비동기 데이터 레이트와 비동기의 변조속도에서 비동기 등화된 시퀀스를 동기 도메인으로 변환하는 주 샘플링 레이트 변환기를 더 구비한다. 에러 검출기는 동기를 이루는 등화된 시퀀스로부터 에러 시퀀스를 유도하며, 이 에러 시퀀스는 나중에 제어 루프에 의해 사용되어, 등화기 탭 값들의 벡터의 갱신을 제어한다. 이를 위해, 제어 루프는 등화기 탭 계수들의 벡터를 동기 도메인으로 변환하는 보조 샘플 레이트 변환기들의 배치(arrangement)를 구비한다. 벡터가 동기 도메인으로 일단 변환되면, 이 벡터가 에러 시퀀스와 관련되고, 이와 같은 상관에 기초하여, 적응 배치가 비동기 도메인에서 등화기 탭 계수들의 갱신된 벡터의 발생을 제어한다.
본 발명은 이전에 설명한 해결책과는 다른 해결책을 제시한다. 본 발명은, 유럽 문헌에 제시된 것과 같은 등화기 입력 시퀀스 대신에 등화기 탭 값들의 벡터에 근거하여 에러 시퀀스와의 상관이 이루어질 수도 있다는 가정에 일부 근거하고 있다. 그 결과, 유럽 문헌에 상세히 설명된 구조 내부에 존재하는 샘플링 레이트 변환기는 본 발명의 샘플링 레이트 변환기들의 배치로 교체될 수도 있다. 이와 같은 교체는 구조의 복잡도의 증가로 나타날 수도 있지만, 이 배치 내부의 샘플링 레이트 변환기들은 유사하며 동일한 샘플링 위상에서 동작한다. 이와 같은 구성은, 다양한 샘플링 레이트 변환기들이 특히 그것들의 제어부에 대해 부분적으로 병합될 수 있도록 하는 정도까지 실제 구현에서의 간단화를 허용한다. 더구나, 에일리어싱(aliasing)과 노이즈 억제가 비트 에러율에 영향을 미칠 수도 있는 종래기술의 샘 플링 레이트 변환기에 비해, 각각의 개별적인 샘플링 레이트 변환기가 간단하게 구현될 수도 있다. 실제로는, 에일리어싱과 노이즈가 정상상태의 등화기 탭 계수들에 영향을 미치지 않으므로, 이들 2가지 방해요소, 즉 에일리어싱과 노이즈가 근본적으로 제어 경로에는 중요하지 않으므로, 본 발명의 경우에서와 같이 간단한 샘플링 레이트 변환기들의 사용을 허용한다. 더구나, 등화기가 매우 적은 수의 계수를 갖는 시스템에서는, 각각의 등화기 탭 신호값들과 관련하여 개별적인 샘플링 레이트 변환기들을 사용하는 것이 더욱 더 간단한 것으로 밝혀졌다.
본 발명을 구현하는데 임의로 사용될 수도 있는 본 발명의 추가적인 특징은 다음의 첨부도면을 참조하여 더욱 더 명백해질 것이다:
도 1은 비동기 적응 등화를 사용하여 구성된 장치의 통상적인 블록도이고,
도 2는 본 발명의 장치의 새로운 구조를 나타낸 것이며,
도 3은 샘플링 레이트 변환기의 예시적인 실시예를 나타낸 것이다.
유사하거나 대응하는 특징부를 갖는 도면의 구성요소들은 동일한 참조번호로 표시한다.
도 1은 종래의 디지털 송신 및 기록 시스템용의 비동기 베이스밴드 시스템(100)을 나타낸 것이다. 이 시스템(100)은 예를 들면 베이스밴드 수신기를 구비한다. 시스템(100)은 수신된 신호 R(t)로부터 변조속도 1/T에서 데이터 신호 Ak를 발 생한다. 수신된 신호 R(t)는 아날로그 저역 필터 LPF(110)에 인가되는데, 이 저역 필터의 주요 기능은 대역외(out-of-band) 노이즈를 억제하는 것이다. LPF(110)의 출력은 데이터 레이트 1/T와 비동기의 발진기 제어 자주(free-running) 샘플링 레이트 1/Ts에서 동작하는 아날로그 디지털 변환기(ADC)(120)에 의해 디지털화되며, 이때 비동기 데이터 레이트 1/Ts는 에일리어싱을 방지할 수 있을 정도로 충분히 높다. ADC(120)의 출력은 샘플링 레이트 1/Ts로 등화기(130)에 인가된다. 주 송신 경로에 있는 제 1 샘플링 레이트 변환기(SRC)(140)는 데이터 시퀀스 Ak를 발생하는 비트 검출기(150)에 대한 입력으로서의 역할을 하는 등가 동기 출력 등화된 시퀀스를 형성한다. SRC(140)는 도 1에는 명시적으로 나타내지 않은 타이밍 복원 루프에 포함된다.
시스템(100)의 파라미터들의 변동에 대처하기 위해, 등화기(130)가 새로운 상태에 맞추어 적응할 필요가 있는 일이 빈번하다. 이에 따라, 에러 형성회로(160)에 의해 비트 에러 검출기(150)로부터 에러 정보가 추출되고, 이 에러 정보가 제어 모듈(180)을 통해 등화기(130)의 등화기 탭 계수들의 벡터의 갱신을 제어하는데 사용된다. 에러 정보의 발생은 동기 클록 도메인에서 일어나는 한편, 적응의 제어는 비동기 도메인에서 일어난다. 에러 정보는 제어 모듈(180)의 입력에 접속된 역 SRC(170)에 의해 비동기 도메인으로 변환된다. 제어 모듈(180)은 수신된 비동기 에러 정보에 기초하여 제어신호를 유도하여 등화기(130)의 설정값들의 갱신을 일으킨다. 등화기(130)는 Ts초의 탭 간격을 갖는 탭 지연선 또는 유한 임펄스 응답 필터일 수 있다. 이 등화기의 설정값들의 갱신은 그것의 탭 계수들의 갱신을 포함할 수 도 있다.
기존의 비동기 적응 기술들은 일부가 최소 평균 자승법(least Mean Square: LMS) 알고리즘에 기반을 두고 있다. LMS를 사용할 때, 등화기(130) 탭 계수들에 대한 갱신 정보가 탭 신호 시퀀스들과 적절한 에러 시퀀스와의 상호 상관에 의해 유도된다. 이것이 행해지기 위해서는, 탭 신호와 에러 시퀀스들이 그들의 샘플링 레이트들과 위상들에서 동기가 취해질 필요가 있다. 첫 번째 조건은 ISRC(170)를 사용하여 충족시킬 수 있다. 두 번째 조건은, 상호 상관을 하기 전에, SRC(140), 비트 검출기(150), 에러 형성회로(160) 및 ISRC(170)의 전체 지연시간이 탭 신호 값 시퀀스를 이에 상응하게 지연시켜 정합되도록 하는 것을 요구한다. ISRC와 지연 정합은 모두 이 구성의 복잡성에 추가된다. 더구나, SRC(140)과 ISRC(170)의 시변 속성으로 인해 지연 정합이 정확하지 않을 수도 있다. 그 결과, 적응 성능이 열화될 수도 있다.
도 2는 본 발명의 장치(200)의 예시적인 일 실시예의 블록도의 일부이다. 장치(200)는, 예를 들면, 일부, 즉 디지털 등화를 수행하는 부분이 도 2에 도시된 베이스밴드 수신기를 구비할 수도 있다. 장치(200)는 전술한 문제점의 일부를 해소하는 적응 구조를 구비한다. 이 장치(200)는 다음과 같은 기능 모듈들을 구비한다. 먼저, 적응 등화기(210)는 사전에 비동기 샘플링 레이트 1/Ts에서 ADC에 의해 디지털화된 비동기 입력 시퀀스 Rn을 수신한다. 동작시에, 등화기(210)에는 Ts의 탭 간격을 갖는 등화기 탭 신호 값들의 벡터 Vn이 로드된다. 등화기(210)는, 제 1 샘플링 레이트 변환기 SRC(212)와, 수신된 입력 시퀀스 Rn으로부터 출력 채널 데이터 시퀀스 Ak를 출력하는 비트 검출기(216)를 구비한 에러 발생기(214)에 접속된다. 이 장치(200)는 적응 등화를 위한 적응 루프(234)를 더 구비한다.
루프(234)는, 제 2 SRC(230), 옵션의 지연 블록(232), 제 1 승산기(222), 옵션의 제 2 승산기(224), (224), 적분기 장치(226)와, 시간 보간기(228)를 구비한다. 루프(234)는 등화기 탭 신호값들의 벡터 Vn을 모듈 214에서 발생된 에러신호 시퀀스와 상관시켜 탭 갱신 정보를 생성한다. 에러 및 등화기 캡 신호 값들은 동일한 샘플링 레이트를 갖고 위상 동기되어 있으므로, 그 결과 에러 신호 Ek의 지연시간을 이에 맞추어 탭 신호값들의 벡터 Vn을 지연시킴으로써 정합시켜야 한다.
시퀀스 Rn은 기록 채널로부터 예를 들어 아날로그 재생신호의 주기적인 샘플링에 의해 얻어진 시퀀스를 표시한다. 샘플링은 일반적으로 데이터 레이트 1/T와 같지 않은 자주 클록 레이트 1/Ts에서 행해진다. 시퀀스 Rn은 Ts 간격을 갖는 탭들을 지닌 등화기(210)를 통과하여 등화기의 출력에서 등화된 시퀀스 Yn을 발생한다. 등화기(210)는 FIR(Finite Impulse Response) 횡단선 필터 또는 선형 합성기를 포함하는 등화기일 수도 있다. 등화기(210)는 기록 또는 송신 채널의 응답값을 소정의 목표 응답값으로 정형하여 노이즈 스펙트럼을 조절한다. 등화기(210)는 채널 간섭과 에일리어싱 효과를 제거한다. SRC(212)는 Ts 간격의 등화된 시퀀스 Yn을 에러 발생기(214)의 입력에 주어지는 등가의 T 간격의 시퀀스 Xk로 변환한다. T 간격을 갖는 시퀀스 Xk는 채널 데이터 시퀀스 Ak의 데이터 레이트 1/T로 동기된다. 에러 발생기(214)에 포함된 비트 검출기(216)가 정확한 판정값을 발생하는 것으로 가정하면, 데이터 시퀀스 Ak와 그것의 추정값이 동일하다. 따라서, 에러 발생기(214), 또는 더욱 더 정확하게는 내장된 비트 검출기(216)의 출력은 Ak로 표시된다. 일시적인 비트 에러들은 시스템의 성능에 크게 영향을 미치지 않는다는 것이 확인되었다.
이와 달리, 송신의 개시시에, (프리앰블 또는 트레이닝 시퀀스로 불리는 경우가 많은) 소정의 데이터 시퀀스의 복사본에 초기 적응이 근거하도록 하기 위해, 이 소정의 데이터 시퀀스가 실제 데이터 시퀀스 Rn 앞에 올 수도 있으며, 이때 이 소정의 데이터 시퀀스는 비트 에러를 갖지 않고 장치(200)에 국부적으로 기억되거나 합성될 수 있다. 소위 트레이닝 모드에서 적응의 초기 단계를 수행하고, 적응 루프가 집중되면(converged), 도 2에 제시된 것과 같은 판정 지향의 동작 모드로 전환하는 것이 일반적이다. 본 명세서에서는 상세히 설명하지 않지만, 본 발명이 전술한 트레이닝 모드도 포함하는 것이 자명하다.
제어 루프(234)는 LMS 기술을 사용하여 등화기 탭 계수들을 결정한 제어 벡터 시퀀스 Sn을 적응적으로 갱신하도록 구성된다. 위에서 일부를 설명한 제어 루프(234)에서 행해지는 모든 디지털 연산은 대응하는 컴퓨터 명령어들을 실행하는 마이크로프로세서에 의해 구현될 수도 있다. 도 2에서, 블록들 사이의 두꺼운 화살표는 벡터 신호들을 나타내는 한편, 스칼라 신호들은 얇은 화살표들로 표시된다.
본 실시예에서, 제어 루프(234)는 다음과 같은 구성요소들을 구비한다:
- 등화기 탭 신호값들의 벡터 Vn의 성분들을 데이터 레이트 1/T에서 중간 벡터 시퀀스 Ik로 각각 변환하는 샘플링 레이트 변환기들의 배치(230)와,
- 에러 시퀀스 Ek에 대해 중간 벡터 시퀀스 Ik를 지연시켜 중간의 지연된 벡터 시 퀀스 Jk를 얻는 옵션의 지연 탭(232)과,
- 에러 시퀀스를 중간 벡터 시퀀스 Jk와 승산하는 승산기(232)와,
- 옵션의 승간기(234)와,
- 에러 시퀀스 Ek와 중간 벡터 시퀀스 Jk 사이의 상관으로부터 데이터 레이트 1/T에서 동기 제어 정보 벡터 Zk를 발생하는 교정기(corrector)(226)와,
- 궁극적으로는 등화기 캡 계수들의 갱신을 제어하는데 사용되는 비동기 시간 도메인에서의 제어 벡터 시퀀스 Sn을 유도하는 시간 보간기(228).
등화기 탭 신호값들의 N개의 벡터 시퀀스 Vn은, 벡터 시퀀스 Vn의 각각의 성분과 연관된 개별적인 샘플링 레이트 변환기들로 구성된 배치(230)에 의해 동기 데이터 레이트 도메인으로 변환된다. 따라서, 따라서, 배치(230)는 등화기(210)가 탭을 갖는 수와 동일한 수, 즉 N개의 개별적인 SRC들을 포함한다. 이 배치(230)의 물리적인 구현은 제어 기능과 같은 동일한 샘플링 레이트 변환기들의 공통된 기능을 결합하여 단순화될 수도 있다. 이에 따라 간단한 구현이 얻어질 수도 있다.
이와 같은 간략화을 예시하기 위해, 도 3에는 "Digital Baseband Transmission and Recording" by J.W. M. Bergamsn(Kluwer Academic Publishers, 1996)의 부록 9A에서 발췌한 전형적인 샘플링 레이트 변환기(300)가 도시되어 있다. 이 변환기(300)의 시간맞춤 소자(pacing element)는 수치 조정 발진기(NCO)(310)로, 이것의 주파수는 NCO 제어신호(305)에 의해 제어된다. NCO(310)의 출력은 정수부(350)와 소수부(360)를 갖는다. 정수부(350)는 샘플 선택기 블록(330)에서 입력 신호 V(n)에서 선택되는 연속적인 샘플들의 윈도우의 경계를 정하 는 역할을 한다. 그후, 선택된 샘플들의 윈도우는 보간기(340)로 주어지며, 이 보간기의 계수들은 소수 NCO 부분(360)에 따라 선택된다. 정수부와 소수부(350, 360)는 도 2의 모든 SRC들에 대해 동일하므로, 단지 1개의 NCO(330)가 필요하다. 더구나, 보간 계수들이 동일하며, 각각의 보간기들(340)이 정확히 동일한 변환을 행하므로, 원칙적으로 단지 1개의 물리 보간기(340)를 채용하여 N개의 개별적인 신호 성분들에 대해 이 물리 보간기를 N회 재사용하면 충분하다. 이들 모든 옵션들은 배치(230)의 물리적 구현을 단순화하는데 도움을 준다.
높은 지연 정밀도를 얻고, 에일리어싱 성분들과 대역외 노이즈의 적절한 억제를 달성하기 위해서는, SRC(212)가 고정밀도 요구사항을 준수할 필요가 있다. SRC(212) 내부에 포함된 보간기는 복잡해지는 경향이 있고, 전체적으로 샘플링 레이트 변환기(212)의 복잡성을 증가시키는 경향이 있다. 이에 반해, 배치(230)의 샘플링 레이트 변환기들은 에일리어싱 성분들과 대역외 노이즈의 상당한 억제를 달성할 필요가 없는데, 이것은 이들 2가지 아티팩트(artifact)들이 정상 상태 등화기 설정값에 영향을 미치지 않으며, 그 자체가 비트 검출기(216)의 성능에 영향을 미치지 않기 때문이다. 따라서, 배치(230) 내부에 포함된 보간기들은 SRC(212) 내부의 보간기보다 훨씬 단순하며, 특히 위에서 개략적으로 설명한 간략화도 고려하면, 전체 배치(230)가 SRC(212)보다 N배 훨씬 덜 복잡해질 수 있다. 즉은 N값에 대해서는, 배치(230)의 전체적인 복잡도가 실제로 SRC(21)의 복잡도와 유사하거나 적어질 수도 있다.
배치(230)에 의해 발생된 중간 시퀀스 Ik는 동기 도메인에 존재하며, 선택적 으로는, 블록 232 내부의 소정의 지연소자에 의해 지연되어 지연된 중간 시퀀스 Jk를 얻는다. 지연 블록(232)은 소정의 지연을 도입하여, SRC(212)와 에러 발생회로(214)를 통한 신호 주 경로의 동작 지연을 보상한다. 이와 같은 소정의 지연은 SRC(212)와 에러 발생회로(214)의 구현에만 의존하므로, 장치(200)의 실제 작동 파라미터들에 무관하게, 정확하게 알려져 있다.
교정기(226)에 의해 발생된 동기 제어 벡터 시퀀스 Zk는 벡터적 ek·Jk에서 유도되는데, 이때 Jk는 벡터 시퀀스 Vn에서 유도된 동기 도메인의 중간의 지연된 벡터 시퀀스이다. 벡터 Zk는 Ni개의 성분을 가질 수 있으며, 교정기(226) 내부에 포함된 Ni개의 교정기들의 뱅크에 의해 발생될 수도 있다.
Zk i로 표시되는 교정기(226)의 출력에 존재하는 변수는 다음과 같은 수학 관계식 (1)을 따른다:
Zk+1 i = Zk i + μΔk i, i=0,…, N-1 (1)
이때,
- Zk i는 순간 k에서의 j번째 교정기의 출력이고,
- μ는 폐루프 상수들을 결정하는 작은 값의 가중 인자(스텝 크기)이며,
- Δk i는 반복 k에서의 탭 에러 추정값이며,
- N은 등화기 캡들의 수이다.
LMS 방식에 따르면, 추정값 Δk i는 다음과 같은 수학 관계식 (2)에 의해 주어진다:
Δk i = ek·Jk-j, j=0,…,N-1 (2)
이때,
- ek는 SRC(212)의 출력과 원하는 검출기 입력 dk=(a*g)k 사이의 에러이며, 여기서 gk는 블록 218에 기억된 등화기 적응에 대한 목표 응답값이며,
- JK-J는 데이터 레이트 1/t로 변환된 등화기 탭 값들의 벡터 Vn의 지연된 탭값의 성분이다.
이때, 수학식 (2)와 도 2에는 에러 시퀀스 Ek와 벡터 Vn으로부터 탭 에러 추정값 Δk i을 유도하는 다수의 가능한 접근방법 중에서 단지 한가지만을 기술하고 있다는 점에 주목하기 바란다. 예를 들어, 2가지 시퀀스들 Ek 또는 Vn 중에서 어느 한 개가 양자화되어 제어 루프(234)의 구현을 간략화할 수 있으며, 수학식 (2)의 승산 연산이 선택적인 갱신 메카니즘으로 교체될 수 있다.
도 2에는 교정기(226)의 출력에 존재하는 제어 벡터 시퀀스 Zk가 T초마다 갱신되는 한편(동기 도메인), 등화기가 비동기 도메인에서 동작하므로, 등화기 탭 계수들이 Ts초마다 갱신될 필요가 있을 수도 있다. 필요한 시간축 변환은, 교정기(228)와 그것의 적분기들의 뱅크의 출력에 존재하는 동기 제어 벡터 시퀀스 Zk로부 터 샘플링 레이트 1/Ts에서 비동기 제어 벡터 시퀀스 Sn을 유도하는 시간 보간 모듈(228)을 통해 행해진다. 탭 값들이 두가지의 샘플링 레이트에 대해 서서히 변하므로, 간단히 생각할 수 있는 방법으로, 예를 들면, 0차 보간을 행하는 래치들의 뱅크를 통해, 시간 보간을 행할 수 있다. Ts가 T에서 너무 많이 벗어나면, 추가적인 문제가 제기되는데, 이것은 공간 보간을 필요로 할 수도 있다. 이와 관련하여, 이전에 참조를 위해 본 명세서에 포함되는 유럽 특허출원 0102988.8을 참조하기 바란다. 이 문헌에는, 도 2의 실시예로 변형될 수 있는 사용가능한 공간 보간 구현예가 기재되어 있다.
본 발명에서 제시된 첨부도면들과 그것들의 설명은 본 발명의 범위를 제한하기보다는 예시하는 것이다. 예를 들어, 도 2의 에러 시퀀스 Ek는 1 비트 정도로 작게 양자화되어, 장치(200)의 구현을 더욱 더 단순화할 수도 있다. 또한, 에러 시퀀스 Ek가 관련된 경우에는, 상관기(222)의 2개의 입력 분기들 중 어느 한 개 또는 모두에 적절한 필터가 삽입되어, 적응 성능을 향상시킬 수도 있다.
다양한 다른 실시예들이 첨부된 청구범위의 범주에 속한다는 것은 본 발명이 속하는 기술분야의 당업자에게 있어서 자명하다. 이와 관련하여, 다음과 같이 설명을 끝낸다. 하드웨어 또는 소프트웨어의 항목들, 또는 이들 모두를 사용하여 기능을 구현하는 수많은 방법이 존재한다. 예를 들어, 본 발명에서 주어진 도면들은 도식적으로, 각각이 단지 한 개의 실시예를 표시한다. 따라서, 한 개의 도면이 서로 다른 기능을 서로 다른 블록들로 나타내고 있지만, 이것이 한 개의 하드웨어 항목 또는 소프트웨어 항목이 다수의 기능을 수행하는 것을 결코 배제하는 것이 아니다. 또한, 한 개의 기능이 하드웨어 또는 소프트웨어의 항목, 또는 이들 모두의 조합에 의해 행해지는 것을 배제하는 것도 아니다.

Claims (9)

  1. 등화기 탭 계수들을 갖고, 비동기 데이터 레이트로 주어진 입력 시퀀스로부터 비동기의 등화된 시퀀스를 출력하도록 구성된 적응 등화기와,
    상기 비동기 데이터 레이트에 비동기된 동기 변조속도에서 상기 비동기의 등화된 시퀀스를 동기의 등화된 시퀀스로 변환하는 주 샘플링 레이트 변환기와,
    상기 동기의 등화된 시퀀스로부터 동기 에러 시퀀스를 결정하는 에러 검출기와,
    상기 등화기 탭 계수들의 갱신을 제어하도록 구성된 제어 루프를 구비하고,
    상기 제어 루프는,
    상기 등화기 탭 계수들과 각각 관련된 등화기 탭값들의 벡터를 동기 도메인으로 변환하는 보조 샘플 레이트 변환기들의 배치와,
    상기 에러 시퀀스를 상기 동기 도메인으로 변환된 등화기 탭 값들의 벡터와 상관시키는 상관기와,
    비동기 시간 도메인에서, 상관에 기초하여 발생된 제어신호의 발생을 가능하게 하여, 상기 등화기 탭 계수들의 갱신을 일으키는 교정장치를 구비한 것을 특징으로 하는 장치.
  2. 제 1항에 있어서,
    상기 교정장치는,
    상기 상관으로부터 갱신 정보를 발생하는 적어도 1개의 적분기와,
    상기 갱신 정보를 동기 도메인으로 변환하여 제어신호를 발생하고, 제어신호가 상기 등화기로 다시 공급되어 상기 등화기 탭 계수들의 갱신을 일으키도록 하는 시간 보간기를 구비한 것을 특징으로 장치.
  3. 제 2항에 있어서,
    상기 시간 보간기는 0차 보간수단을 구비한 것을 특징으로 하는 장치.
  4. 제 2항에 있어서,
    상기 시간 보간기는 상기 갱신 정보의 구성요소와 관련된 적어도 1개의 래치를 구비한 것을 특징으로 하는 장치.
  5. 제 1항에 있어서,
    상기 주 샘플링 레이트 변환기에 의해 도입된 동작 지연값에 기초하여 결정된 지연값만큼 상기 동기의 등화된 시퀀스를 지연시키는 지연 블록을 더 구비한 것을 특징으로 하는 장치.
  6. 통신 채널을 통해 통신신호를 송신하는 송신기와,
    상기 통신 채널로부터 통신신호를 추출하는 수신기를 구비하고,
    등화기 탭 계수들을 갖고, 비동기 데이터 레이트로 주어지고 통신신호에서 유도된 입력 시퀀스로부터 비동기의 등화된 시퀀스를 출력하도록 구성된 적응 등화기와,
    상기 비동기 데이터 레이트에 비동기된 동기 변조속도에서 상기 비동기의 등화된 시퀀스를 동기의 등화된 시퀀스로 변환하는 주 샘플링 레이트 변환기와,
    상기 동기의 등화된 시퀀스로부터 동기 에러 시퀀스를 결정하는 에러 검출기와,
    상기 등화기 탭 계수들의 갱신을 제어하도록 구성된 제어 루프를 구비하고,
    상기 제어 루프는,
    상기 등화기 탭 계수들과 각각 관련된 등화기 탭값들의 벡터를 동기 도메인으로 변환하는 보조 샘플 레이트 변환기들의 배치와,
    상기 에러 시퀀스를 상기 동기 도메인으로 변환된 등화기 탭 값들의 벡터와 상관시키는 상관기와,
    비동기 시간 도메인에서, 상관에 기초하여 발생된 제어신호의 발생을 가능하게 하여, 상기 등화기 탭 계수들의 갱신을 일으키는 교정장치를 구비한 것을 특징으로 하는 시스템.
  7. 등화기 탭 계수들을 사용하여 비동기 데이터 레이트로 주어진 입력 시퀀스를 등화 하여, 비동기의 등화된 시퀀스를 발생하는 단계와,
    상기 비동기 데이터 레이트에 비동기된 동기 변조속도에서 상기 비동기의 등화된 시퀀스를 동기의 등화된 시퀀스로 변환하는 단계와,
    상기 동기의 등화된 시퀀스로부터 에러 시퀀스를 결정하는 단계와,
    상기 등화기 탭 계수들의 갱신을 제어하는 단계를 포함하고,
    상기 제어단계는,
    상기 등화기 탭 계수들과 각각 관련된 등화기 탭 값들의 벡터를 동기 도메인으로 변환하는 단계와,
    상기 에러 시퀀스를 상기 동기 도메인으로 변환된 등화기 캡 값들의 벡터와 상관시키는 단계와,
    비동기 시간 도메인에서, 상관에 기초하여 발생된 제어신호의 발생을 가능하게 하여, 상기 등화기 탭 계수들의 갱신을 일으키는 단계를 포함하는 것을 특징으로 하는 등화기 적응방법.
  8. 장치에 로드되었을 때, 이 장치가 청구항 7에 기재된 등화기 적응방법을 수행하게 하는 명령어 세트를 처리하는 장치용 컴퓨터 프로그램 제품.
  9. 청구항 7에 기재된 방법을 수행하도록 구성된 컴퓨터 프로그램을 실행하기 위한 신 호.
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