KR102012686B1 - ＯＯＫ（Ｏｎ－Ｏｆｆ Ｋｅｙｉｎｇ） 수신기에서 디씨 오프셋（ＤＣ Ｏｆｆｓｅｔ） 변화에 강인하게 비트 시퀀스를 검출하는 방법 및 장치 - Google Patents

ＯＯＫ（Ｏｎ－Ｏｆｆ Ｋｅｙｉｎｇ） 수신기에서 디씨 오프셋（ＤＣ Ｏｆｆｓｅｔ） 변화에 강인하게 비트 시퀀스를 검출하는 방법 및 장치 Download PDF

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Abstract

현재 송신 비트와 적어도 하나의 이전 송신 비트로 이루어진 각 스테이트(state)에서 추정된 현재 수신 신호의 확률 분포를 결정하는 파라미터들을 기초로 계산된 스테이트의 페어(state-pair)들에 대한 선택 매트릭을 이용하여 발생 확률이 높은 현재 레벨의 생존 스테이트들을 선택하고, 선택된 생존 스테이트들에 포함된 가장 최근에 수신된 비트 심볼을 기초로, 이전 레벨에서 선택된 스테이트들 중 어느 하나의 스테이트를 추가로 제거한 후, 어느 하나의 스테이트가 추가로 제거된 상황을 반영하는 생존 스테이트들로의 경로에 기초하여 비트 시퀀스를 검출하는 비트 시퀀스를 검출하는 방법 및 장치를 제공할 수 있다.

Description

ＯＯＫ（Ｏｎ－Ｏｆｆ Ｋｅｙｉｎｇ） 수신기에서 디씨 오프셋（ＤＣ Ｏｆｆｓｅｔ） 변화에 강인하게 비트 시퀀스를 검출하는 방법 및 장치{APPARATUS AND METHOD FOR DETECTING BIT SEQUENCE ROBUSTLY OF A CHANGE OF DC OFFSET IN A OOK RECEIVER}
아래의 실시예들은 OOK(On-Off Keying) 수신기에서 디씨 오프셋(DC OFFSET) 변화에 강인하게 비트 시퀀스를 검출하는 방법 및 장치에 관한 것이다.
센서 네트워크(sensor network)는 무선 네트워크 기술의 급속한 발전과 상용화 진전에 힘입어 빠르게 확산되고 있다. 그리고, IEEE를 중심으로 활발한 활동이 이루어져 블루투스(Bluetooth), IEEE 802.15.4, ZigBee 등의 기술 표준화가 이루어지고 있다.
무선 센서 디바이스의 적용 가능 분야로는 기본적으로 홈 시큐리티, 의료 분야, 이동 건강 관리(mobile healthcare), 화학적/생물학적 이상 감시, 기계의 이상/고장 진단, 환경 감시, 재난 관련 정보 센싱, 지능형 물류 관리, 실시간 보안, 원격 감시 등 다양한 응용 분야들을 예로 들 수 있다.
이러한 다양한 무선 센서 네트워크 및 근거리 통신망에서 센서들의 크기는 소형이고, 많은 수의 센서들이 오랜 시간 동작하기 위해서는 기본적으로 저전력, 저복잡도의 조건을 만족시켜야 한다.
특히, 인체에 설치되어 주위의 모바일 디바이스(mobile device) 혹은 또 다른 인체의 센서와 무선으로 통신이 이루어지는 무선 인체 영역 통신(Wireless Body Area Network; WBAN)에서는 보다 엄격한 저복잡도, 저전력의 조건이 요구될 수 있다.
이러한 저복잡도 및 저전력을 달성하기 위해서는 기존의 고전력 RF(Radio Frequency) 구조가 아닌 초저전력 RF 구조의 도입이 필요하지만, 초저전력 아날로그 회로의 사용으로 인한 성능 저하를 동반할 수 있다.
일 실시예에 따르면, 비트 시퀀스를 검출하는 방법은 현재 송신 비트와 적어도 하나의 이전 송신 비트로 이루어진 각 스테이트(state)에서의 현재 수신 신호의 확률 분포를 결정하는 파라미터들을 추정하는 단계; 상기 파라미터들을 기초로 상기 스테이트 각각에 대한 선택 매트릭(selection metric)들을 계산하는 단계; 상기 스테이트의 페어(state-pair)들에 대한 선택 매트릭을 이용하여 발생 확률이 높은 현재 레벨의 생존 스테이트들을 선택하는 단계; 상기 선택된 생존 스테이트들에 포함된 가장 최근에 수신된 비트 심볼을 기초로, 이전 레벨에서 선택된 스테이트들 중 어느 하나의 스테이트를 추가로 제거하는 단계; 및 상기 어느 하나의 스테이트가 추가로 제거된 상황을 반영하는 생존 스테이트들로의 경로에 기초하여 비트 시퀀스를 검출하는 단계를 포함할 수 있다.
상기 파라미터들을 추정하는 단계는 미리 설정된 데이터 패턴에 따른 프리앰블(preamble)을 이용하여 상기 각 스테이트에서의 현재 수신 신호의 확률 분포를 결정하는 파라미터들을 추정하는 단계를 포함할 수 있다.
상기 선택 매트릭들은 상기 스테이트 각각에서 임의의 수신 신호가 관측되는 확률과 관련될 수 있다.
상기 현재 송신 비트 및 상기 현재 수신 신호의 확률 분포에 영향을 미치는 적어도 하나의 이전 송신 비트로 이루어진 스테이트에 대한 트렐리스 구조(trellis diagram)를 구성하는 단계를 더 포함할 수 있다.
상기 트렐리스 구조(trellis diagram)를 구성하는 단계는 상기 현재 송신 비트 및 상기 현재 수신 신호의 확률 분포에 영향을 미치는 적어도 하나의 이전 송신 비트를 이용하여 상기 스테이트들을 구성하는 단계; 및 상기 스테이트들 중 발생 가능한 스테이트들 간의 천이(transition)를 기초로 상기 트랠리스 구조를 구성하는 단계를 포함할 수 있다.
상기 현재 레벨의 생존 스테이트들을 선택하는 단계는 상기 스테이트의 페어(state-pair)들 중 가장 이전의 비트 정보만이 다른 스테이트의 페어들에 대한 선택 매트릭을 비교하여 발생 확률이 높은 현재 레벨의 생존 스테이트들을 선택하는 단계를 포함할 수 있다.
상기 현재 레벨의 생존 스테이트들을 선택하는 단계는 상기 스테이트의 페어(state-pair)들 중 가장 이전의 비트 정보만이 다르고 나머지 비트 정보들은 모두 같은 두 개의 스테이트들끼리 상기 스테이트의 페어를 구성하는 단계; 상기 구성한 스테이트의 페어들의 선택 매트릭을 비교하는 단계; 및 상기 비교 결과에 기초하여 상기 발생 확률이 높은 생존 스테이트를 선택하는 단계를 포함할 수 있다.
상기 어느 하나의 스테이트를 추가로 제거하는 단계는 상기 선택된 생존 스테이트들 중 가장 최근에 수신된 비트 심볼만 다르고, 나머지 비트 심볼들은 모두 같은 스테이트의 페어들이 선택된 경우, 상기 이전 레벨에서 선택된 스테이트들 중 어느 하나의 스테이트를 추가로 제거하는 단계를 포함할 수 있다.
상기 어느 하나의 스테이트가 추가로 제거된 상황을 반영하는 상기 생존 스테이트로의 경로 및 상기 생존 스테이트로의 경로에 대응되는 매트릭을 갱신하는 단계를 더 포함할 수 있다.
상기 이전 레벨에서 잔존하는 스테이트의 개수를 기초로, 상기 현재 레벨부터 상기 스테이트의 페어(state-pair)들에 대한 새로운 검출 윈도우를 설정하는 단계를 더 포함할 수 있다.
상기 새로운 검출 윈도우를 설정하는 단계는 상기 이전 레벨에서 잔존하는 스테이트의 개수가 한 개인지 여부를 판단하는 단계; 및 상기 잔존하는 스테이트의 개수가 한 개이면, 현재 레벨부터 상기 스테이트의 페어(state-pair)들에 대한 새로운 검출 윈도우를 설정하는 단계를 더 포함할 수 있다.
일 실시예에 따르면, 비트 시퀀스를 검출하는 장치는 현재 송신 비트와 적어도 하나의 이전 송신 비트로 이루어진 각 스테이트(state)에서의 현재 수신 신호의 확률 분포를 결정하는 파라미터들을 추정하는 추정 모듈; 상기 파라미터들을 기초로 상기 스테이트 각각에 대한 선택 매트릭(selection metric)들을 계산하는 계산 모듈; 상기 스테이트의 페어(state-pair)들에 대한 선택 매트릭을 이용하여 발생 확률이 높은 현재 레벨의 생존 스테이트들을 선택하는 선택 모듈; 상기 선택된 생존 스테이트들에 포함된 가장 최근에 수신된 비트 심볼을 기초로, 이전 레벨에서 선택된 스테이트들 중 어느 하나의 스테이트를 추가로 제거하는 제거 모듈; 및 상기 어느 하나의 스테이트가 추가로 제거된 상황을 반영하는 생존 스테이트들로의 경로에 기초하여 비트 시퀀스를 검출하는 검출 모듈을 포함할 수 있다.
상기 추정 모듈은 미리 설정된 데이터 패턴에 따른 프리앰블(preamble)을 이용하여 상기 각 스테이트에서의 현재 수신 신호의 확률 분포를 결정하는 파라미터들을 추정할 수 있다.
상기 선택 매트릭들은 상기 스테이트 각각에서 임의의 수신 신호가 관측되는 확률과 관련될 수 있다.
상기 현재 송신 비트 및 상기 현재 수신 신호의 확률 분포에 영향을 미치는 적어도 하나의 이전 송신 비트로 이루어진 스테이트에 대한 트렐리스 구조(trellis diagram)를 구성하는 구성 모듈을 더 포함할 수 있다.
상기 구성 모듈은 상기 현재 송신 비트 및 상기 현재 수신 신호의 확률 분포에 영향을 미치는 적어도 하나의 이전 송신 비트를 이용하여 상기 스테이트들을 구성하는 스테이트 구성부; 및 상기 스테이트들 중 발생 가능한 스테이트들 간의 천이(transition)를 기초로 상기 트랠리스 구조를 구성하는 트랠리스 구성부를 포함할 수 있다.
상기 선택 모듈은 상기 스테이트의 페어(state-pair)들 중 가장 이전의 비트 정보만이 다른 스테이트의 페어들에 대한 선택 매트릭을 비교하여 발생 확률이 높은 현재 레벨의 생존 스테이트들을 선택할 수 있다.
상기 선택 모듈은 상기 스테이트의 페어(state-pair)들 중 가장 이전의 비트 정보만이 다르고 나머지 비트 정보들은 모두 같은 두 개의 스테이트들끼리 상기 스테이트의 페어를 구성하는 페어 구성부; 상기 구성한 스테이트의 페어들의 선택 매트릭을 비교하는 비교부; 및 상기 비교 결과에 기초하여 상기 발생 확률이 높은 생존 스테이트를 선택하는 선택부를 포함할 수 있다.
상기 제거 모듈은 상기 선택된 생존 스테이트들 중 가장 최근에 수신된 비트 심볼만 다르고, 나머지 비트 심볼들은 모두 같은 스테이트의 페어들이 선택되었는지를 판단하는 판단부; 및 상기 판단 결과를 기초로, 상기 이전 레벨에서 선택된 스테이트들 중 어느 하나의 스테이트를 추가로 제거하는 제거부를 포함할 수 있다.
상기 어느 하나의 스테이트가 추가로 제거된 상황을 반영하는 상기 생존 스테이트로의 경로 및 상기 생존 스테이트로의 경로에 대응되는 매트릭을 갱신하는 갱신부를 더 포함할 수 있다.
상기 이전 레벨에서 잔존하는 스테이트의 개수를 기초로, 상기 현재 레벨부터 상기 스테이트의 페어(state-pair)들에 대한 새로운 검출 윈도우를 설정하는 윈도우 설정 모듈을 더 포함할 수 있다.
상기 윈도우 설정 모듈은 상기 이전 레벨에서 잔존하는 스테이트의 개수가 한 개인지 여부를 판단하는 판단부; 및 상기 잔존하는 스테이트의 개수가 한 개이면, 현재 레벨부터 상기 스테이트의 페어(state-pair)들에 대한 새로운 검출 윈도우를 설정하는 윈도우 설정부를 더 포함할 수 있다.
도 1은 일반적인 저전력 수신기의 구조도이다.
도 2는 도 1의 저전력 수신기 각 블록의 신호 파형을 나타낸 도면이다.
도 3은 일 실시예에 따른 비트 시퀀스를 검출하는 방법을 나타낸 플로우차트이다.
도 4는 일 실시예에 따른 비트 시퀀스를 검출하는 방법에 따라 L =1 경우에 구성되는 스테이트들 및 트랠리스 구조를 나타낸 도면이다.
도 5는 일 실시예에 따른 비트 시퀀스를 검출하는 방법에 따라 스테이트들 간의 천이(transition)를 기초로 구성되는 스테이트의 페어(state-pair)들을 나타낸 도면이다.
도 6은 일 실시예에 따른 비트 시퀀스를 검출하는 방법에 따라 특정 비트의 송신 시간에서 스테이트를 선택한 후, 다음 비트의 송신 시간에 발생 가능한 스테이트들 간의 천이(transition)를 나타낸 도면이다.
도 7는 일 실시예에 따른 비트 시퀀스를 검출하는 방법에 따라 L=1 경우에 타임 인덱스 i=2까지의 트랠리스 구조 및 해당 트랠리스 구조에서의 선택 매트릭들을 나타낸 도면이다.
도 8은 일 실시예에 따른 비트 시퀀스를 검출하는 방법에 따라 L=1 경우에 타임 인덱스 i=3까지의 트랠리스 구조 및 해당 트랠리스 구조에서의 선택 매트릭들을 나타낸 도면이다.
도 9는 일 실시예에 따른 비트 시퀀스를 검출하는 방법에 따라 L=1 경우에 타임 인덱스 i=4까지의 트랠리스 구조 및 해당 트랠리스 구조에서의 선택 매트릭들을 나타낸 도면이다.
도 10는 일 실시예에 따른 비트 시퀀스를 검출하는 방법에 따라 L=1 경우에 타임 인덱스 i=5까지의 트랠리스 구조 및 해당 트랠리스 구조에서의 선택 매트릭들을 나타낸 도면이다.
도 11은 일 실시예에 따른 비트 시퀀스를 검출하는 방법에서 L=1 경우의 동작을 나타낸 플로우차트이다.
도 12는 일 실시예에 따른 비트 시퀀스를 검출하는 방법에 따라 새로운 검출 윈도우(detection window)를 설정하는 방법을 설명하기 위한 도면이다.
도 13은 일 실시예에 따른 비트 시퀀스를 검출하는 장치의 블록도이다.
도 14는 다른 실시예에 따른 비트 시퀀스를 검출하는 장치의 블록도이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 본 발명이 일실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
무선 센서 네트워크 및 근거리 통신망에서 설치되는 다양한 센서 디바이스들은 기본적으로 소형, 저전력, 저복잡도의 조건이 요구된다. 일반적인 고감도(super heterodyne) RF 구조는 고주파 대역에서 바로 기저대역으로 변환하지 않고 중간 주파수 대역을 활용하여 감도(sensitivity) 등과 같은 성능을 향상시킬 수 있다. 하지만, 이로 인해 복잡도(complexity), 비용(cost) 및 전력 소모 등을 증가시킬 수 있다.
특히, 고감도 RF 구조의 모뎀 기술은 RF 부분에서 디지털 베이스밴드(digital baseband) 부분에 비해 매우 높은 전력을 요구한다. 예를 들어 저전력 WPAN (IEEE 802.15.4)를 위한 모뎀 칩의 경우 디지털 신호를 처리하는 부분은 송신, 수신 모두 0.5 mW 정도이다. 반면에, 아날로그 신호를 처리하는 부분은 수신 모드에서 21mW, 송신 모드에서 30mW 정도로 디지털 신호를 처리하는 부분에 비해 상대적으로 높은 전력(약 40~60배)을 소모한다.
이러한 이유 때문에, 최근 적은 수의 능동 소자를 활용한 간단한 RF 구조를 가지는 초재생 수신기(super regenerative receiver)가 초저전력 수신기로 이용될 수 있다.
초재생 수신기(super regenerative receiver)는 수신된 신호에 대한 포지티브 피드백(positive feedback) 구조를 활용하여 출력 신호를 증폭함으로써 신호를 검출할 수 있다.
저전력과 저복잡도를 위해서는 비동기식 변조(non-coherent modulation) 기술이 매우 유용할 수 있다. 예를 들어, 비동기식 OOK(non-coherent on-off keying) 이나 비동기식 FSK(frequency shift keying)과 같은 변조 방식은 포락선 검출기(envelope detector)를 활용하여 신호의 존재 유무를 판별할 수 있다.
이러한 비동기식 변복조 기술들은 동기식 변복조 기술에 비해 성능은 열화되지만, 반송파 위상(carrier phase) 값을 정확히 구해내는 고비용의 동기화(synchronization) 과정이 필요없다.
또한, 비동기식 변복조 기술들은 동 위상(in-phase)/직교 위상(quadrature-phase)(I/Q) 구조에서 요구되는 믹서(mixer) 나 선형 증폭기(linear amplifier)와 같은 고전력을 요구하는 컴포넌트(component)들을 사용하지 않을 수 있다. 따라서, 비동기식 변복조 기술들은 전력을 절감하고, 구조 복잡도를 낮출 수 있다.
특히, 초저전력 송수신을 위한 RF 수신기에서는 비동기식 OOK 와 같은 저전력 저복잡도 변조 기술을 도입하고 있다.
이러한 저전력 저복잡도 RF 구조 및 변조 방식을 활용한 근거리 송수신 시스템은 비록 획기적인 전력 감소를 가져올 수 있다. 하지만, 아날로그 신호를 처리하는 부분의 성능 저하 및 비이상적 특성 등으로 인해 전체적인 시스템의 성능 저하를 초래할 수 있다.
이하에서는 저전력 수신기의 일 예인 초재생 수신기(Super regenerative receiver)의 일반적인 구조에 대해 살펴본다.
도 1은 일반적인 초재생 수신기(Super regenerative receiver)의 구조도이다.
도 1을 참조하면, 저잡음 증폭기(Low Noise Amplifier; LNA)(110)를 통과한 RF 신호는 RF 발진기(RF Oscillator)(120)를 거치게 된다. 이때, RF 발진기(120)는 예를 들어, Super Regenerative Oscillator(SRO) 일 수 있다. RF 발진기(120)는 특정 주파수에 해당하는 RF(Radio Frequency) 신호를 포지티브 피드백(positive feedback) 루프에 의해 증폭시킬 수 있다.
하지만, 계속 증폭을 시키면 발진하게 되므로 RF 발진기(120)의 발진(oscillation)을 다시 멈추게 하는 동작이 요구된다. 여기서, 퀀치 발진기(Quench oscillator)(130)가 이러한 발진의 주기적인 생성과 소멸을 제어할 수 있다.
예를 들어, 비동기식 OOK 변조 방식을 사용하는 경우, 송신단에서 송신 심볼 "1"에 해당하는 신호를 보냈다면, RF 발진기(120)는 이에 반응하여 퀀치 발진기(130)에 의해 조절되는 상대적으로 큰 발진 신호를 발생시킬 수 있다.
반면에, 송신단에서 송신 심볼 "0"에 해당하는 신호를 보냈다면 RF 발진기(120)는 이상적으로는 발진을 하지 않지만, 실제적으로는 노이즈(noise)에 의한 미약한 발진 신호를 발생시킬 수 있다.
이러한 발진 신호들은 포락선 검출기(envelope detector)(140)의 입력 신호로 제공되며, 포락선 검출기(140)를 통과하면 고주파로 발생한 발진 신호의 포락선이 출력으로 검출될 수 있다.
포락선 검출기(140)의 출력 신호는 매우 미약한 세기의 신호이므로 디지털 베이스밴드(digital baseband)에서 신호를 검출하기 위해서는 큰 증폭이 필요하다. 또한, 포락선 검출기(140)의 출력 신호는 송, 수신기 간의 거리에 따라 어느 정도 증폭의 세기를 조절해야 할 필요성이 있기 때문에 증폭의 세기를 조절하여 증폭하는 가변 이득 증폭기(Variable Gain Amplifier; VGA)(150)를 거치게 된다.
이때, 가변 이득 증폭기(150)는 크게는 40dB 이상의 세기로 신호를 증폭할 수도 있다. 그러므로, 포락선 검출기(140)의 출력 신호에 DC 오프셋(offset) 성분이 존재하면 이 성분에 의해 과도하게 증폭된 신호가 전체 회로를 포화(saturation)시킬 수 있다.
특히, 비동기식(non-coherent) OOK 변조 신호는 포락선 검출기(140)를 거치게 되면 동기식 변조(coherent modulation) 방식에서의 변조와 달리, 항상 양의 값을 갖는 출력 신호를 얻을 수 있다.
이후, 가변 이득 증폭기(150)를 통해 증폭된 신호는 ADC(analog-to-digital converter)(160)를 거쳐 수신 물리 계층(Rx PHY)(170)으로 제공될 수 있다.
일반적인 초재생 수신기(Super regenerative receiver)를 구성하는 각 블록의 신호 파형은 도 2를 통해 살펴볼 수 있다.
도 2는 도 1의 초재생 수신기 각 블록의 신호 파형을 나타낸 도면이다.
도 2를 참조하면, RF 발진기(RF Oscillator)가 입력 신호(210)인 비동기식 OOK로 변조된 특정 송신 심볼마다 3번 오버샘플링(oversampling)하는 경우에 대해 발진하는 출력 파형(220)을 살펴볼 수 있다. 또한, ADC(analog-to-digital converter)는 8-bit resolution bit를 사용하여 0~255까지의 디지털 출력값을 갖는 출력 파형(250)을 가질 수 있다.
도 2에서 볼 수 있듯이 포락선 검출기(envelope detector)의 출력 신호(230)는 항상 양의 값을 갖게 된다. 그러므로, 이로 인한 DC 오프셋 성분을 제거하고 저전력을 유지하기 위해 가변 이득 증폭기(Variable Gain Amplifier; VGA)(340)는 저주파 성분을 제거(혹은 억제)하는 주파수 응답 특성을 갖도록 설계될 수 있다.
따라서, 가변 이득 증폭기(VGA)의 출력 신호(240)는 평균적으로 '0' 값을 갖게 되고, '0'을 중심으로 음의 값과 양의 값 양쪽으로 스윙(swing)하는 파형을 볼 수 있다.
이와 같이 DC 오프셋을 완화(mitigation)하려는 특성 때문에, 가변 이득 증폭기(VGA)의 출력 신호(240)는 송신 심볼 "0" 및 "1" 중에서 동일한 심볼을 연속하여 전송 시, 특정 송신 심볼에서의 진폭을 유지하지 못하고, 평균값 즉, 영 볼트(zero volt)에 접근하려는 경향을 보일 수 있다.
따라서, 매우 긴 시간 주기에서 보면 DC 오프셋 성분이 제거되지만, 특정 송신 심볼의 연속 발생 여부에 따라 심볼 단위의 시간 주기 동안에 DC 오프셋 값이 시간에 따라 fluctuation하는 현상이 발생할 수 있다.
비동기식(non-coherent) OOK 변복조 방식의 경우, 송신 심볼이 "0(off)" 인지 "1 (on)" 인지를 판단하기 위해서는 신호의 존재 유무를 판단하기 위한 임계값(threshold) 설정이 비트 오류율 성능에 큰 영향을 미칠 수 있다.
따라서, 위와 같은 가변 이득 증폭기(VGA)의 특성(즉, DC 오프셋을 완화(mitigation)하려는 특성)은 결국, ADC의 출력 신호(250) 즉, 디지털 베이스밴드의 입력 값을 왜곡시켜 비트 오류율 성능을 열화시킬 수 있다.
따라서, 이하에서 설명하는 일 실시예에서는 임계값을 적응적으로 설정함으로써 저전력 비동기식(non-coherent) OOK 수신기에서 시변 DC 변동(time-varying DC fluctuation) 현상에 효과적으로 대처하여 비트 오류율 성능을 향상시킬 수 있도록 한다.
또한, 이하에서 설명하는 실시예들은 초재생 수신기(super regenerative receiver)에만 국한되어 적용되는 것은 아니며, 또한 비동기식(non-coherent) OOK 변복조 방식, 동기식(coherent) 변복조 방식을 비롯한 다른 변복조 방식에서도 위와 유사한 현상에 대처하기 위한 방법으로 적용될 수 있다.
도 3은 일 실시예에 따른 비트 시퀀스를 검출하는 방법을 나타낸 플로우차트이다.
도 3을 참조하면, 일 실시예에 따른 비트 시퀀스를 검출하는 장치(이하, 검출 장치)는 현재 송신 비트 및 적어도 하나의 이전 송신 비트로 이루어진 스테이트 및 스테이트에 대한 트렐리스 구조(trellis diagram)를 구성할 수 있다(310). 여기서, 적어도 하나의 이전 송신 비트는 현재 수신 신호의 확률 분포에 영향을 미칠 수 있다.
일 실시예에 따르면, 검출 장치는 동일한 송신 심볼의 연속 발생 정도에 따라 DC 오프셋 값이 시간에 따라 변동(fluctuation)하는 현상이 발생하는 수신기에서, 비트 오류율의 성능 저하를 효과적으로 개선시키기 위한 낮은 복잡도로 최적의 비트 시퀀스를 검출할 수 있다.
이때, 과거의 송신 비트가 현재의 수신 신호의 확률 분포에 영향을 줄 수 있으므로, 확률적으로 가장 최적의 검출을 수행하기 위해 일 실시예에서는 비트 심볼 단위가 아닌 비트 심볼들의 시간적 배열에 해당하는 비트 시퀀스 단위의 데이터 검출을 수행할 수 있다.
보다 구체적으로는, 현재 수신 신호의 확률 분포에 영향을 미치는 과거의 송신 비트 정보들과 현재 송신 비트 정보를 하나의 스테이트로 구성하고, 발생 가능한 스테이트들 간의 천이(transition)를 트랠리스(trellis) 형태로 구성할 수 있다.
310에서 검출 장치는 현재 송신 비트 및 현재 수신 신호의 확률 분포에 영향을 미치는 적어도 하나의 이전 송신 비트를 이용하여 스테이트들을 구성할 수 있다. 그리고, 검출 장치는 상술한 바와 같이 스테이트들 중 발생 가능한 스테이트들 간의 천이(transition)를 기초로 트랠리스 구조를 구성할 수 있다.
검출 장치는 현재 송신 비트와 적어도 하나의 이전 송신 비트로 이루어진 각 스테이트(state)에서의 현재 수신 신호의 확률 분포를 결정하는 파라미터들을 추정할 수 있다(315). 이 때, 검출 장치는 미리 설정된 데이터 패턴에 따른 프리앰블(preamble)을 이용하여 각 스테이트에서의 현재 수신 신호의 확률 분포를 결정하는 파라미터들을 추정할 수 있다.
이후, 검출 장치는 비트 시퀀스를 검출하기 위한 동작을 초기화(Initialization)할 수 있다(320). 이때, 초기화 과정에서는 현재 송신 비트와 적어도 하나의 이전 송신비트로 이루어진 스테이트를 구성함에 있어 최초의 상태(state)에 해당하는 값을 설정한다. 초기화 과정에서는 송,수신 기간에 이미 결정되어 약속된 패턴을 가지는 프리엠블(preamble) 부분에서의 송신 비트 값들이 활용될 수 있다.
검출 장치는 315에서 추정된 파라미터들을 기초로 스테이트 각각에 대한 선택 매트릭(selection metric)들을 계산할 수 있다(325). 여기서, 선택 매트릭(selection metric)들은 주어진 현재까지의 수신 신호들을 기반으로 했을 때, 스테이트 간의 천이를 나타내는 트랠리스 구조에서 현재 상황의 각각의 스테이트를 선택하기 위해 사용되는 기준값을 의미할 수 있으며, 스테이트 각각에서 임의의 수신 신호가 관측되는 확률과 관련될 수 있다.
검출 장치는 스테이트의 페어(state-pair)들에 대한 선택 매트릭을 이용하여 310에서 구성한 스테이트들 중 발생 확률이 높은 현재 레벨의 생존 스테이트들을 선택할 수 있다(330). 이 때, 검출 장치는 스테이트의 페어(state-pair)들 중 가장 이전의 비트 정보만이 다른 스테이트의 페어들에 대한 선택 매트릭을 비교하여 발생 확률이 높은 현재 레벨의 생존 스테이트들을 선택할 수 있다.
검출 장치는 선택된 생존 스테이트들 중 가장 최근에 수신된 비트 심볼만 다르고, 나머지 비트 심볼들은 모두 같은 스테이트의 페어들, 예를 들어, [0, b1, b2,..., bk, ..., bL] 및 [1, b1, b2, ..., bk, ..., bL]이 포함되었는지 여부를 판단할 수 있다(335). 여기서, bk는 현재로부터 k번째 과거(혹은 이전)의 송신 비트에 해당하며 "0" 혹은 "1"의 값을 가질 수 있다.
335의 판단 결과, 330에서 선택된 생존 스테이트의 페어(state-pair)들 중 가장 최근에 수신된 비트 심볼만 다르고, 나머지 비트 심볼들은 모두 같은 스테이트의 페어들이 포함되지 않은 경우, 검출 장치는 355 및 이하의 동작을 수행할 수 있다.
반면에, 335의 판단 결과, 선택된 생존 스테이트의 페어(state-pair)들 중 가장 최근에 수신된 비트 심볼만 다르고, 나머지 비트 심볼들은 모두 같은 스테이트의 페어들이 포함된 경우, 검출 장치는 이전 레벨에서 선택된 스테이트들 중 어느 하나의 스테이트를 추가로 제거(혹은 소거)할 수 있다(340).
즉, 340에서 검출 장치는 생존 스테이트들 중 [0, b1, b2, .. , (1-bL)] 및 [1, b1, b2, .. , (1-bL)]에 연결되는 직전 레벨의 스테이트를 추가적으로 제거할 수 있다.
이후, 검출 장치는 이전 레벨에서 잔존하는 스테이트의 개수가 한 개인지 여부를 판단할 수 있다(345). 여기서, '이전 레벨'이란 이전 시간 구간 혹은 이전 타임 인덱스로 이해될 수 있다.
345에서 이전 레벨에서 잔존하는 스테이트의 개수가 한 개가 아닌 경우, 검출 장치는 355 및 그 이하의 동작을 수행할 수 있다.
반면에, 345에서 이전 레벨에서 잔존하는 스테이트의 개수가 한 개인 경우, 검출 장치는 현재 레벨부터 스테이트의 페어(state-pair)들에 대한 새로운 검출 윈도우(detection window)를 설정할 수 있다(350). 이는 직전 레벨까지의 비트 시퀀스에 대한 추정을 수행한 후, 검출 장치가 현재 레벨에서 새롭게 비트 시퀀스의 추정을 시작하기 위한 검출 윈도우를 설정하는 과정이다.
검출 장치는 어느 하나의 스테이트가 추가로 제거된 상황을 반영하는 생존 스테이트로의 경로(path) 및 생존 스테이트로의 경로에 대응되는 매트릭을 갱신할 수 있다(355). 여기서, 생존 스테이트로의 경로 및 매트릭의 갱신에는 다양한 방법이 사용될 수 있다.
일단, 340에서 어느 하나의 스테이트를 추가로 제거(혹은 소거)되고 나면, 검출 장치는 살아 남은 생존 스테이트들 간의 연결 정보를 경로(path)를 따라가며 저장할 수 있다. 이것이 생존 스테이트로의 경로에 대한 갱신에 해당할 수 있다. 또한, 검출 장치는 살아남은 경로에 대한 선택 매트릭을 저장 및 갱신(update)할 수도 있는데 이것이 355의 생존 스테이트로의 경로에 대응되는 매트릭의 갱신에 해당할 수 있다.
검출 장치는 현재의 타임 인덱스가 최종(Final)인지 여부를 판단할 수 있다(360).
360의 판단 결과, 현재의 타임 인덱스가 최종이라면, 검출 장치는 어느 하나의 스테이트가 추가로 제거된 상황을 반영하는 생존 스테이트들로의 경로에 기초하여 비트 시퀀스를 검출할 수 있다(365).
반면에, 360의 판단 결과, 현재의 타임 인덱스가 최종이 아니라면, 검출 장치는 325로 가서 선택 매트릭들을 계산할 수 있다.
도 4는 일 실시예에 따른 비트 시퀀스를 검출하는 방법에 따라 L =1 경우에 구성되는 스테이트들 및 트랠리스 구조를 나타낸 도면이다.
앞서 설명한 바와 같이 시변 디씨 오프셋 변동(time-varying DC offset fluctuation) 현상은 수신 성능을 저하시킬 수 있다. 여기서, 디씨 오프셋 변동(time-varying DC offset fluctuation) 현상은 특정 송신 심볼의 연속 발생 여부에 따라 다른 확률 분포 형태로 나타날 수 있다.
이에 대해 간단한 예를 들어 설명하면 다음과 같다.
예를 들어, 노이즈(noise)를 무시하고 디씨 오프셋 변동(DC offset fluctuation)이 없는 이상적인 경우를 가정하자.
이때, 송신 심볼이 "1"인 경우 베이스밴드 입력(baseband input)에 해당하는 ADC의 출력 값은 A라는 값을 갖고, 송신 심볼이 "0"인 경우 ADC 출력 값은 B라는 값을 가지면, A > B 일 수 있다. 이 경우, ADC 입력 신호의 DC 성분이 영(zero)이면, ADC 출력 값은 A, B의 중간 값이 될 수 있다.
이제 앞서 설명한 디씨 오프셋 변동 현상이 존재하는 경우를 가정하자.
첫 번째 송신 심볼이 "1"이고, 두 번째 송신 심볼이 이와 동일한 "1"이라면, 두 번째 송신 심볼에 대한 ADC 출력 값은 노이즈를 무시한 경우에 A보다 작은 값을 보일 수 있다.
이러한 현상은 전력 소모의 감소 및 전체 회로의 포화(saturation) 방지 등을 위해 ADC의 앞 단에서 동작하게 되는 디씨 오프셋을 완화시키는 신호 처리 블록, 즉 가변 이득 증폭기(VGA) 때문에 발생할 수 있다.
즉, 처음에는 A값을 보이지만, 연속해서 동일한 심볼이 나타나게 되면 디씨 값을 상쇄하려는 동작 때문에 두 송신 심볼에 대한 평균 ADC 출력 값, 즉, A와 B의 중간값에 회귀하려는 현상이 발생할 수 있다.
이와 같은 이유로, 첫 번째 송신 심볼이 "0"이고, 두번째 송신 심볼이 이와 동일한 "0"이라면, 두 번째 송신 심볼에 대한 ADC 출력 값은 노이즈를 무시한 경우에 B보다 큰 값을 보일 수 있다.
만약, 동일한 송신 심볼이 연속하여 발생하지 않고 서로 다른 송신 심볼이 서로 번갈아 가며 발생하는 경우라면, ADC 출력 값은 A, B 값을 그대로 유지하며 나타날 수 있다. 즉, A, B 값이 번갈아가며 나타나는 경우는 디씨 오프셋 값이 존재하지 않는 경우이기 때문이다.
위와 같은 현상 때문에 이전에 발생한 비트와 현재 발생한 비트가 동일한 비트로 발생했는지 아니면, 서로 다른 비트로 발생했는지의 여부에 따라 다른 확률 분포를 나타나게 된다.
따라서, 일 실시예에서는 이러한 동일한 송신 심볼의 연속적인 발생 정도에 따른 확률 분포를 비트 시퀀스의 검출에 활용함으로써, 디씨 오프셋 변동으로 인한 성능 열화를 해결할 수 있다.
이하에서는 비트 시퀀스를 검출하는 구체적인 방법에 대해 설명한다.
N개 송신 비트들에 대한 시퀀스(sequence)를
Figure 112012103783256-pat00001
라고 하고,
Figure 112012103783256-pat00002
번째 송신 비트를
Figure 112012103783256-pat00003
라고 하자. 그리고, ADC 출력(ADC output)에서 수신되는 수신 신호의 시퀀스를
Figure 112012103783256-pat00004
라고 하자.
이때, 비트 오류율을 최소화하는 최적의 송신 비트 시퀀스
Figure 112012103783256-pat00005
를 결정하는 결정 원칙(decision rule)은 다음의 [수학식 1]과 같이 표현할 수 있다.
Figure 112012103783256-pat00006
여기서,
Figure 112012103783256-pat00007
은 특정한 송신 비트 시퀀스
Figure 112012103783256-pat00008
과 수신 비트 시퀀스
Figure 112012103783256-pat00009
에 대한 결합 확률(joint probability)을 나타낸다. 또한,
Figure 112012103783256-pat00010
는 비트 오류률을 최소화하는 최적의 송신 비트 시퀀스를 나타낸다.
즉, [수학식 1]의 결정 원칙(decision rule)은 특정한 수신 비트 시퀀스
Figure 112012103783256-pat00011
가 관측되었을 때, 송신 가능한 모든 송신 비트 시퀀스
Figure 112012103783256-pat00012
들 중에서
Figure 112012103783256-pat00013
와 결합 확률(joint probability)이 최대인
Figure 112012103783256-pat00014
를 선택하면 그 값이 비트 오류율을 최소화하는 측면에서 가장 최적인 값이 됨을 의미한다.
그러나, 위에서 송신 가능한 서로 다른 송신 비트 시퀀스
Figure 112012103783256-pat00015
는 총
Figure 112012103783256-pat00016
개가 되어 비교 대상의 개수가 N에 따라 기하급수적으로 증가하므로, 사실상 구현 측면에서 불가능하게 된다.
물론, 여기서 서로 다른 시간에서 송신된 송신 비트들에 대한 수신 신호 값이 확률적으로 독립적이라면, 위 결합 확률(joint probability)은 각 송신 시간마다의 송신 비트와 수신 신호 간 확률들의 곱으로 표현될 수도 있다. 따라서, 상술한 디씨 오프셋 변동으로 인한 문제가 발생하지 않을 수 있다.
하지만, 디씨 오프셋 변동 현상이 존재하는 수신기에서는 서로 다른 송신 시간에서의 송신 비트들이 수신 신호에 종속적인 확률 분포를 발생시킬 수 있다.
따라서, 확률적으로 최적의 비트 시퀀스 검출을 수행하기 위해서는, 비트 심볼 단위가 아닌 비트 심볼들의 시간적 배열에 해당하는 비트 시퀀스 단위의 데이터 검출을 수행한다. 그리고, 결국 위와 같은 문제점 극복의 필요성이 존재한다.
디씨 오프셋 변동 현상이 존재하여, 과거 L개의 송신 비트와 현재의 송신 비트가 현재의 수신 신호의 확률 분포에 영향을 준다고 가정하자. 즉,
Figure 112012103783256-pat00017
의 확률 분포에 영향을 주는 송신 비트는
Figure 112012103783256-pat00018
가 될 수 있다.
여기서, L은 현재 수신 신호의 확률 분포에 영향을 미치는 이전(과거) 송신 비트의 개수로 이해될 수 있다.
여기서,
Figure 112012103783256-pat00019
번째 송신 비트에서
Figure 112012103783256-pat00020
번째 송신 비트로 이루어진 시퀀스를
Figure 112012103783256-pat00021
라고 표현할 수 있다. 예를 들어, L=2 인 경우, 특정한 송신 비트 시퀀스에서
Figure 112012103783256-pat00022
및
Figure 112012103783256-pat00023
는 다음의 [수학식 2]와 같이 정의될 수 있다.
Figure 112012103783256-pat00024
[수학식 2]와 같이 정의했을 때, 송신 비트 시퀀스
Figure 112012103783256-pat00025
와 수신 비트 시퀀스
Figure 112012103783256-pat00026
에 대한 결합 확률(joint probability)
Figure 112012103783256-pat00027
는 다음의 [수학식 3]과 같이 유도될 수 있다.
Figure 112012103783256-pat00028
위에서
Figure 112012103783256-pat00029
는
Figure 112012103783256-pat00030
가 주어졌을 때,
Figure 112012103783256-pat00031
에 대한 조건부 확률을 의미하며,
Figure 112012103783256-pat00032
는
Figure 112012103783256-pat00033
가 주어졌을 때,
Figure 112012103783256-pat00034
에 대한 조건부 확률을 의미할 수 있다. 또한,
Figure 112012103783256-pat00035
는
Figure 112012103783256-pat00036
의 초기값에 대한 확률을 의미할 수 있다.
여기서,
Figure 112012103783256-pat00037
가 이미 결정된 특정한 값으로 주어졌다면,
Figure 112012103783256-pat00038
는 다음의 [수학식 4]와 같이 나타낼 수 있다.
Figure 112012103783256-pat00039
위 수식을 보면
Figure 112012103783256-pat00040
는 송신 비트가 송신될 때마다, 과거의 송신 비트의 정보까지 포함된 길이 L+1 의 송신 비트 시퀀스가
Figure 112012103783256-pat00041
에서
Figure 112012103783256-pat00042
로 변화하는 확률과
Figure 112012103783256-pat00043
가 주어졌을 때 수신 신호가
Figure 112012103783256-pat00044
가 될 확률 간 곱이 누적되어 곱해진 형태로 나타남을 볼 수 있다.
Figure 112012103783256-pat00045
를 스테이트(state)라고 정의하고 시간의 흐름에 따른 스테이트 간의 천이를 화살표로 표시하면 위
Figure 112012103783256-pat00046
를 보다 쉽게 이해할 수 있으며, 저복잡도로 구현할 수 있다.
여기서,
Figure 112012103783256-pat00047
는 L+1 개의 비트 원소로 이루어져 있으므로 특정 송신 시간에서 서로 다른 최대의 스테이트 수는
Figure 112012103783256-pat00048
가 된다. 따라서, 일 실시예에서는 현재 수신 신호의 확률 분포에 영향을 미치는 과거(혹은 이전) L개의 송신 비트 정보와 현재 송신 비트 정보를 하나의 스테이트로 구성하고, 발생 가능한 스테이트들 간의 변환(transition)을 트랠리스(trellis) 형태로 구성할 수 있다.
만약 L=1 인 경우,
Figure 112012103783256-pat00049
는 서로 다른 4개의 스테이트들로 구성될 수 있다.
예를 들어, 초기 스테이트(initial state)가 [0 0]이고, 현재 송신 비트가 0일 때를 실선 화살표로, 송신 비트가 1일 때 점선 화살표로 나타낸다면 도 4와 같은 트랠리스 구조(trellis diagram)로 나타낼 수 있다.
도 4에서 가장 왼쪽 스테이트인 [0 0]은 최초 초기값을 나타내며 이후 송신 비트가 "0" 혹은 "1" 인가에 따라 각각 오른쪽 화살표 방향으로 스테이트의 천이(transition)가 일어남을 알 수 있다.
여기서, 임의의 시간에서 송신 비트 "0" 과 "1"이 동일한 확률 1/2로 발생한다면, 특정한 스테이트가 주어졌을 때, 바로 다음 두 스테이트들로 천이되는 확률
Figure 112012103783256-pat00050
또한 각각 1/2 임을 알 수 있다.
또한, 임의의 스테이트와 다른 스테이트 간에 모두 천이가 발생할 수 있는 것은 아니므로, 스테이트 간 천이가 발생할 수 없는 경우는 화살표로 연결되지 않는다. 이러한 경우는 예를 들어,
Figure 112012103783256-pat00051
가 제로(zero)가 되는 경우이다.
따라서, 도 4의 트랠리스 구조(trellis diagram)에서 실선의 화살표가 존재하는 경로(path)만을 따라서 왼쪽에서 오른쪽으로 간다면, 위 결합 확률
Figure 112012103783256-pat00052
은 다음의 [수학식 5]와 같이 표현할 수 있다.
Figure 112012103783256-pat00053
위에서
Figure 112012103783256-pat00054
성분은 모든 경로(path)에 대해 동일하므로, 비트 오류율을 가장 최소화하는 최적의 결정 원칙(decision rule)은 다음의 [수학식 6]과 같이 바꾸어 표현할 수 있다.
Figure 112012103783256-pat00055
위와 같은 결정 원칙(decision rule) 및 스테이트의 트랠리스 구조(state trellis diagram)를 기반으로 저 복잡도로 비트 시퀀스를 추정할 수 있다.
일 실시예에서는 스테이트의 트랠리스 구조에서 스테이트의 천이 시에 다음과 같은 투-페어(two pairs)의 특성에 주목하여 추정 방법을 단순화할 수 있다.
즉,
Figure 112012103783256-pat00056
번째 비트의 송신 시 스테이트에 해당하는
Figure 112012103783256-pat00057
에서 가장 과거의 비트 심볼만 다르고, 나머지 비트 심볼들은 모두 같은 두 스테이트들
Figure 112012103783256-pat00058
및
Figure 112012103783256-pat00059
과,
Figure 112012103783256-pat00060
번째 비트 송신 시 스테이트에 해당하는
Figure 112012103783256-pat00061
에서 가장 최근의 비트 심볼만 서로 다르고 나머지 비트 심볼들은 같은 다른 두 스테이트들
Figure 112012103783256-pat00062
및
Figure 112012103783256-pat00063
간의 천이(transition) 특성을 살펴보도록 하자. 위 두 페어 간의 천이(transition)는 아래의 도 5와 같이 표현할 수 있다.
도 5는 일 실시예에 따른 비트 시퀀스를 검출하는 방법에 따라 스테이트들 간의 천이(transition)를 기초로 구성되는 스테이트의 페어(state-pair)들을 나타낸 도면이다.
도 5에서 편의상 스테이트들을
Figure 112012103783256-pat00064
,
Figure 112012103783256-pat00065
,
Figure 112012103783256-pat00066
,
Figure 112012103783256-pat00067
라고 표현할 수 있다.
여기서,
Figure 112012103783256-pat00068
스테이트의 경우
Figure 112012103783256-pat00069
및
Figure 112012103783256-pat00070
로부터 천이되어 나타나는 스테이트일 수 있다.
이때,
Figure 112012103783256-pat00071
및
Figure 112012103783256-pat00072
를 거쳐 들어오는 서로 다른 2개의 경로(path)들은
Figure 112012103783256-pat00073
스테이트까지의 조건부 확률
Figure 112012103783256-pat00074
값이 서로 다른 값을 가질 수 있다. 하지만, 그 이후부터 거치는 특정한 경로에 대해서는 동일한 스테이트들을 거치기 때문에 조건부 확률값이 동일할 수 있다.
따라서,
Figure 112012103783256-pat00075
스테이트에서는
Figure 112012103783256-pat00076
및
Figure 112012103783256-pat00077
를 거쳐 들어오는 서로 다른 2개의 경로들 중에 한 개의 경로만 선택하면 된다.
이를 좀더 전개하여
Figure 112012103783256-pat00078
까지의 특정한 경로의 조건부 확률을 A라고 하고,
Figure 112012103783256-pat00079
까지의 특정한 경로의 조건부 확률을 B라고 하자.
그러면,
Figure 112012103783256-pat00080
을 거쳐
Figure 112012103783256-pat00081
까지의 조건부 확률은
Figure 112012103783256-pat00082
가 되고,
Figure 112012103783256-pat00083
를 거쳐
Figure 112012103783256-pat00084
까지의 조건부 확률은
Figure 112012103783256-pat00085
가 될 수 있다.
위 두 조건부 확률을 비교해 보면
Figure 112012103783256-pat00086
는 공통이므로,
Figure 112012103783256-pat00087
이면
Figure 112012103783256-pat00088
을 거쳐
Figure 112012103783256-pat00089
로 가는 경로를 선택할 수 있고,
Figure 112012103783256-pat00090
이면
Figure 112012103783256-pat00091
를 거쳐
Figure 112012103783256-pat00092
로 가는 경로를 선택할 수 있다.
여기서,
Figure 112012103783256-pat00093
스테이트의 경우 또한
Figure 112012103783256-pat00094
및
Figure 112012103783256-pat00095
로부터 천이되어 나타나는 스테이트이며, 위와 동일한 과정을 거치면,
Figure 112012103783256-pat00096
및
Figure 112012103783256-pat00097
의 조건부 확률을 비교할 수 있다.
이 경우에도
Figure 112012103783256-pat00098
이면
Figure 112012103783256-pat00099
을 거쳐
Figure 112012103783256-pat00100
로 가는 경로를 선택할 수 있고,
Figure 112012103783256-pat00101
이면
Figure 112012103783256-pat00102
를 거쳐
Figure 112012103783256-pat00103
로 가는 경로를 선택할 수 있다.
결국, 위 두 경로의 페어들을 종합해 보면,
Figure 112012103783256-pat00104
이면
Figure 112012103783256-pat00105
을 거쳐
Figure 112012103783256-pat00106
및
Figure 112012103783256-pat00107
로 가는 경로가 선택될 수 있다. 반면에,
Figure 112012103783256-pat00108
이면,
Figure 112012103783256-pat00109
을 거쳐
Figure 112012103783256-pat00110
및
Figure 112012103783256-pat00111
로 가는 경로가 선택될 수 있다.
즉,
Figure 112012103783256-pat00112
번째 비트 송신 시간에서 선택되는 스테이트들 중에는
Figure 112012103783256-pat00113
및
Figure 112012103783256-pat00114
가 동시에 선택되지 않고 둘 중 하나의 스테이트만 선택될 수 있다.
이를 일반화하면 특정한 어느 비트의 전송 타임 인덱스
Figure 112012103783256-pat00115
에서 가장 과거의 비트 정보만이 서로 다르고 나머지는 모두 같은 2 개의 스테이트들끼리 스테이트의 페어(state-pair)를 구성할 수 있다. 이는 각 스테이트의 페어들에서 조건부 확률
Figure 112012103783256-pat00116
의 대소 비교를 통해 하나만 선택하면 됨을 의미한다.
따라서, 특정 비트의 전송 시간에서 서로 다른 총 스테이트의 개수는
Figure 112012103783256-pat00117
개 이지만, 스테이트의 페어들 간의 대소 비교를 통해 선택되는 스테이트의 개수는 이의 1/2 인
Figure 112012103783256-pat00118
개가 될 수 있다.
일 실시예에서는 이를 "스테이트의 페어에 기반한 현재 레벨의 스테이트 선택" 혹은 "state pair에 기반한 current level half-cardinality state selection"신호 처리로 부를 수 있다.
다음으로,
Figure 112012103783256-pat00119
번째 비트의 송신 시간에서 스테이트를 선택한 후, 선택된 두 스테이트에서
Figure 112012103783256-pat00120
번째 비트의 송신 시간의 스테이트로 천이했을 때, 발생할 수 있는 특징을 기초로 저복잡도로 비트 시퀀스를 검출할 수 있다.
Figure 112012103783256-pat00121
번째 비트 송신 시간에서 스테이트를 선택한 후, 선택된 임의의 2개의 스테이트를
Figure 112012103783256-pat00122
및
Figure 112012103783256-pat00123
라고 하자.
여기서
Figure 112012103783256-pat00124
값은 "0" 또는 "1" 에 해당하는 값으로써 앞서 설명한 스테이트의 선택 방법에 의해 얻어지는 임의의 값에 해당할 수 있다.
그렇다면,
Figure 112012103783256-pat00125
및
Figure 112012103783256-pat00126
스테이트에서는 각각 아래의 도 6과 같은 스테이트 천이가 발생할 수 있다.
도 6은 일 실시예에 따른 비트 시퀀스를 검출하는 방법에 따라 특정 비트의 송신 시간에서 스테이트를 선택한 후, 다음 비트의 송신 시간에 발생 가능한 스테이트들 간의 천이(transition)를 나타낸 도면이다.
도 6에서
Figure 112012103783256-pat00127
,
Figure 112012103783256-pat00128
,
Figure 112012103783256-pat00129
,
Figure 112012103783256-pat00130
라고 하자.
Figure 112019011382863-pat00131
번째 비트의 송신 시간에서 스테이트를 선택할 때는 앞서 설명한 바와 같이
Figure 112019011382863-pat00132
와
Figure 112019011382863-pat00133
에서의 조건부 확률을 비교하고,
Figure 112019011382863-pat00278
와
Figure 112019011382863-pat00135
에서의 조건부 확률을 비교할 수 있다.
여기서 만약,
Figure 112019011382863-pat00136
와
Figure 112019011382863-pat00279
가 선택되면,
Figure 112019011382863-pat00138
번째 비트 송신 시간에서 선택된 스테이트
Figure 112019011382863-pat00139
는 탈락하게 되어, 이후 경로 선택에서는 고려할 필요가 없다.
이와 반대로,
Figure 112012103783256-pat00140
와
Figure 112012103783256-pat00141
가 선택되면,
Figure 112012103783256-pat00142
번째 비트 송신 시간에서 선택된 스테이트
Figure 112012103783256-pat00143
은 탈락하게 되어, 이후 경로 선택에서는 고려할 필요가 없다.
여기서 유추할 수 있듯이, 만약 특정 송신 시간에서 선택된 스테이트들 중에 가장 최근의 비트 심볼만 다르고 나머지 비트 심볼은 모두 같은 두 스테이트들이 선택되었다면, 그 이전 송신 시간에서 선택된 스테이트들 중 한 개의 스테이트를 추가로 제거(혹은 소거)시킬 수 있다.
그리고, 추가로 소거되는 이전 송신 시간에서의 스테이트는 도 6에서 알 수 있듯이, 현재 송신 시간에서 선택된 스테이트의 페어와 비교했을때 가장 과거의 비트 정보만이 다른 스테이트의 페어와 연결되는 스테이트에 해당할 수 있다.
일 실시예에서는 이를 "스테이트의 페어에 기반한 이전 레벨 스테이트 제거(previous level state cancellation)"라고 부를 수 있다.
위와 같은 스테이트의 페어에 기반한 이전 레벨 스테이트의 제거가 수행되었을 때, 만약 이전 단계에서 잔존하는 스테이트의 수가 한 개까지 감소하게 되었다면 그 때까지 고려해야 할 경로의 수는 오직 한 개가 된다. 따라서 이 경우에는 이전 레벨까지의 비트 시퀀스 정보를 모두 결정할 수 있게 되며, 검출 윈도우의 갱신(detection window update)을 통해 현재 레벨부터 새로운 검출 윈도우(detection window)를 설정할 수 있다.
상술한 특징들을 기반으로 한 실시예들에 따른 검출 장치의 블록도들은 도 13 및 도 14를 통해 살펴볼 수 있다.
도 7은 일 실시예에 따른 비트 시퀀스를 검출하는 방법에 따라 L=1 경우에 타임 인덱스 i=2까지의 트랠리스 구조 및 해당 트랠리스 구조에서의 선택 매트릭들을 나타낸 도면이다.
도 7을 참조하면, L=1 이므로 발생 가능한 서로 다른 스테이트들은 최대 네 가지가 될 수 있으며, 이를 각각
Figure 112012103783256-pat00144
,
Figure 112012103783256-pat00145
,
Figure 112012103783256-pat00146
,
Figure 112012103783256-pat00147
라고 할 수 있다.
이때, 송신 비트 단위의 타임 인덱스(time index)
Figure 112012103783256-pat00148
에서 임의의 k번째 스테이트인
Figure 112012103783256-pat00149
까지 연결되는 경로에 대한 선택 매트릭(selection metric)을
Figure 112012103783256-pat00150
로 나타낼 수 있다.
또한, 선택 매트릭을 이용하여 스테이트가 선택 혹은 소거되고 나면 살아남은 경로에 대한 선택 매트릭을 생존 매트릭(survivor metric)이라고 하며 이를
Figure 112012103783256-pat00151
로 나타낼 수 있다.
예를 들어, 초기 스테이트가 [0 0]로 주어졌다고 가정하면, 송신 타임 인덱스
Figure 112012103783256-pat00152
까지의 스테이트 트랠리스 구조 및 각 경로에 해당하는 선택 매트릭
Figure 112012103783256-pat00153
은 도 7과 같이 나타낼 수 있다.
도 8은 일 실시예에 따른 비트 시퀀스를 검출하는 방법에 따라 L=1 경우에 타임 인덱스 i=3까지의 트랠리스 구조 및 해당 트랠리스 구조에서의 선택 매트릭들을 나타낸 도면이다.
전술한 바와 같이
Figure 112012103783256-pat00154
는 주어진 스테이트
Figure 112012103783256-pat00155
에서 수신 신호
Figure 112012103783256-pat00156
에 대한 조건부 확률을 나타내며, 앞서 설명한
Figure 112012103783256-pat00157
와 동일할 수 있다.
선택 매트릭의 대소를 비교하면 다음과 같다.
만약,
Figure 112012103783256-pat00158
라면 스테이트
Figure 112012103783256-pat00159
및
Figure 112012103783256-pat00160
가 선택될 수 있다. 여기서, 앞서 설명한 바와 같이, 선택 매트릭의 대소 비교는 가장 과거의 비트 정보만이 서로 다른 스테이트의 페어들에서 이루어질 수 있다.
결국, 이를 반영한 송신 타임 인덱스
Figure 112012103783256-pat00161
까지의 생존 매트릭(survivor metric)
Figure 112012103783256-pat00162
, 송신 타임 인덱스
Figure 112012103783256-pat00163
까지의 스테이트 트랠리스 구조 및 각 경로에 해당하는 선택 매트릭
Figure 112012103783256-pat00164
를 나타내면 도 8과 같다.
위에서
Figure 112012103783256-pat00165
에서
Figure 112012103783256-pat00166
및
Figure 112012103783256-pat00167
가 선택되었으므로
Figure 112012103783256-pat00168
까지의 생존 경로는 각각
Figure 112012103783256-pat00169
가 될 수 있다. 그리고
Figure 112012103783256-pat00170
에서의 선택 매트릭은
Figure 112012103783256-pat00171
에서의 생존 매트릭을 기반으로 각각 위와 같이 계산될 수 있다.
도 9는 일 실시예에 따른 비트 시퀀스를 검출하는 방법에 따라 L=1 경우에 타임 인덱스 i=4까지의 트랠리스 구조 및 해당 트랠리스 구조에서의 선택 매트릭들을 나타낸 도면이다.
만약,
Figure 112012103783256-pat00172
라면 선택 매트릭의 대소 비교에 의해 스테이트
Figure 112012103783256-pat00173
및
Figure 112012103783256-pat00174
가 선택될 수 있다.
따라서, 이를 반영한 송신 타임 인덱스
Figure 112012103783256-pat00175
까지의 생존 매트릭
Figure 112012103783256-pat00176
, 송신 타임 인덱스
Figure 112012103783256-pat00177
까지의 스테이트 트랠리스 구조 및 각 경로에 해당하는 선택 매트릭
Figure 112012103783256-pat00178
를 나타내면 도 9와 같다.
도 9에서는
Figure 112012103783256-pat00179
에서
Figure 112012103783256-pat00180
및
Figure 112012103783256-pat00181
가 선택되었으므로
Figure 112012103783256-pat00182
까지의 생존 매트릭은 각각
Figure 112012103783256-pat00183
가 될 수 있다. 그리고
Figure 112012103783256-pat00184
에서의 선택 매트릭은
Figure 112012103783256-pat00185
에서의 생존 매트릭을 기반으로 각각 위와 같이 계산될 수 있다.
여기서 유의할 점은,
Figure 112012103783256-pat00186
에서 선택된
Figure 112012103783256-pat00187
및
Figure 112012103783256-pat00188
에서
Figure 112012103783256-pat00189
로 스테이트 천이가 일어날 때, 서로 크로스오버(crossover) 현상이 발생하므로,
Figure 112012103783256-pat00190
및
Figure 112012103783256-pat00191
는
Figure 112012103783256-pat00192
가 아니라
Figure 112012103783256-pat00193
를 활용하고,
Figure 112012103783256-pat00194
및
Figure 112012103783256-pat00195
는
Figure 112012103783256-pat00196
가 아니라
Figure 112012103783256-pat00197
를 활용할 수 있다.
다음으로, 선택 매트릭의 대소를 비교하여 만약
Figure 112012103783256-pat00198
라면 스테이트
Figure 112012103783256-pat00199
및
Figure 112012103783256-pat00200
가 선택될 수 있다.
따라서, 이를 반영한 송신 타임 인덱스
Figure 112012103783256-pat00201
까지의 생존 매트릭
Figure 112012103783256-pat00202
, 송신 타임 인덱스
Figure 112012103783256-pat00203
까지의 스테이트 트랠리스 구조 및 각 경로에 해당하는 선택 매트릭
Figure 112012103783256-pat00204
를 나타내면 아래의 도 10과 같다.
도 10은 일 실시예에 따른 비트 시퀀스를 검출하는 방법에 따라 L=1 경우에 타임 인덱스 i=5까지의 트랠리스 구조 및 해당 트랠리스 구조에서의 선택 매트릭들을 나타낸 도면이다.
도 9에서
Figure 112012103783256-pat00205
인 경우,
Figure 112012103783256-pat00206
및
Figure 112012103783256-pat00207
가 선택되었는데, 여기서 선택된
Figure 112012103783256-pat00208
및
Figure 112012103783256-pat00209
는 가장 최근의 비트 정보만이 서로 다른 스테이트의 페어에 해당할 수 있다.
따라서, 앞서 설명한 바와 같이 이러한 경우는 이전 단계(혹은 레벨), 즉
Figure 112012103783256-pat00210
에서 선택되었던 스테이트들 중 한 개가 추가적으로 소거될 수 있다.
이때, 추가적으로 소거되는 스테이트는
Figure 112012103783256-pat00211
에서
Figure 112012103783256-pat00212
및
Figure 112012103783256-pat00213
에 연결되는
Figure 112012103783256-pat00214
에서의 스테이트
Figure 112012103783256-pat00215
가 될 수 있다. 그리고, 이 경우에
Figure 112012103783256-pat00216
까지 살아남은 생존 스테이트가 한 개인 경우이므로, 검출 윈도우 갱신을 수행할 수 있다.
즉, 일 실시예에서는
Figure 112012103783256-pat00217
부터 도 12의 1210과 같이 새로운 검출 윈도우를 설정하며, 저장 메모리가 제한적인 상황을 극복하기 위해
Figure 112012103783256-pat00218
까지 살아남은 한 개의 생존 경로에 대해 비트 시퀀스를 모두 결정할 수도 있다. 이때,
Figure 112012103783256-pat00219
에서 스테이트
Figure 112012103783256-pat00220
로 연결되는 경로는 무시하고, 다른 경로를 생존 경로로 갱신할 수 있다. 만약
Figure 112012103783256-pat00221
까지 살아남은 한 개의 생존 경로에 대해 비트 시퀀스를 모두 결정하였다면,
Figure 112012103783256-pat00222
로부터의 새로운 경로 정보로만 생존 경로 갱신을 수행할 수도 있다.
그리고,
Figure 112012103783256-pat00223
까지 살아남은 생존 경로가 한 개이므로 생존 매트릭 또한
Figure 112012103783256-pat00224
까지의 공통된 조건부 확률값을 제외한
Figure 112012103783256-pat00225
로 갱신될 수 있다.
이는 공통된 값이 누적되면 일정 범위를 넘어서서 구현 시 해당 변수에 할당해야 할 비트 크기가 커지므로 이를 방지하기 위함이다.
물론,
Figure 112012103783256-pat00226
까지의 공통된 값을 포함하여 선택 매트릭을
Figure 112012103783256-pat00227
로 설정할 수도 있다. 그리고,
Figure 112012103783256-pat00228
에서의 선택 매트릭은
Figure 112012103783256-pat00229
에서의 생존 매트릭을 기반으로 각각 위와 같이 계산되며, 위와 같은 과정들은 마지막 송신 비트의 타임 인덱스까지 반복적으로 수행될 수 있다.
만약, 타임 인덱스가 마지막에 해당하면 4개의 선택 매트릭 중 가장 큰 값에 해당하는 경로를 선택하여 최종 비트 시퀀스의 검출을 수행하고 동작을 완료할 수 있다.
이와 같이 L=1인 경우의 특징을 살펴보면, 가능한 최대의 서로 다른 스테이트의 개수는 4개이다.
따라서, 스테이트의 페어(state-pair)에 기반한 현재 레벨의 스테이트 선택(current level half-cardinality state selection)의 신호 처리를 거치면 2개의 스테이트가 선택될 수 있다. 즉, 각 타임 인덱스(time index)에서의 스테이트 선택(state selection)을 거치게 되면 고려되는 경로의 개수는 최대 2개가 될 수 있다.
여기서, 만약 선택된 스테이트의 페어가
Figure 112012103783256-pat00230
혹은
Figure 112012103783256-pat00231
가 되면 이전 레벨에서 선택된 스테이트 중 한 개가 추가적으로 소거될 수 있다. 그런데, 이 경우 생존 스테이트의 개수는 한 개밖에 존재하지 않으므로 자동적으로 검출 윈도우 갱신의 신호 처리 과정을 수행하게 된다.
위와 같은 특성에 기반하여, L=1인 특수한 경우에 대해 알고리즘 흐름도를 보다 단순하게 표현하면 아래의 도 11과 같이 나타낼 수 있다.
도 11은 일 실시예에 따른 비트 시퀀스를 검출하는 방법에서 L=1 경우의 동작을 나타낸 플로우차트이다.
도 11을 참조하면, 일 실시예에서 L=1 인 경우, 검출 장치는 [0 0], [1 0], [0 1], [1 1]로 이루어진 스테이트 및 스테이트의 트랠리스 구조를 구성할 수 있다(1110).
검출 장치는 각 스테이트(state)에서의 현재 수신 신호의 확률 분포를 결정하는 파라미터들을 추정할 수 있다(1115). 이 때, 검출 장치는 미리 설정된 데이터 패턴에 따른 프리앰블(preamble)을 이용하여 각 스테이트에서의 현재 수신 신호의 확률 분포를 결정하는 파라미터들을 추정할 수 있다.
이후, 검출 장치는 비트 시퀀스를 검출하기 위한 동작을 초기화(Initialization)할 수 있다(1120). 이때, 초기화 과정에서는 현재 송신 비트와 적어도 하나의 이전 송신비트로 이루어진 스테이트를 구성함에 있어 최초의 상태(state)에 해당하는 값을 설정한다. 초기화 과정에서는 송,수신 기간에 이미 결정되어 약속된 패턴을 가지는 프리엠블(preamble) 부분에서의 송신 비트 값들이 활용될 수 있다.
검출 장치는 1115에서 추정된 파라미터들을 기초로 스테이트 각각(예를 들어, 4개([0 0], [1 0], [0 1], [1 1])의 스테이트 후보들)에 대한 선택 매트릭(selection metric)들을 계산할 수 있다(1125). 여기서, 선택 매트릭들은 도 7의 타임 인덱스 i =2 인 경우와 같이 나타날 수 있다. 선택 매트릭들은 스테이트 각각에서 임의의 수신 신호가 관측되는 확률과 관련될 수 있다.
검출 장치는 스테이트의 페어(state-pair)들에 대한 선택 매트릭을 이용하여 1110에서 구성한 스테이트들 중 발생 확률이 높은 현재 레벨의 생존 스테이트들을 선택할 수 있다(1130).
이 때, 검출 장치는 스테이트의 페어(state-pair)들 중 가장 이전의 비트 정보만이 다른 스테이트의 페어들에 대한 선택 매트릭을 비교하여 발생 확률이 높은 현재 레벨의 생존 스테이트들을 선택할 수 있다. 예를 들어, 검출 장치는 {[0 0], [0 1]} 및 {[1 0], [1 1]}의 각 스테이트 페어에서 선택 매트릭 비교를 통해 2개의 현재 레벨의 생존 스테이트를 선택할 수 있다. 이는 도 8에서 타임 인덱스 i =2 인 경우와 같이 나타날 수 있다.
검출 장치는 선택된 생존 스테이트들이 예를 들어, {[0 0], [0 1]} 및 {[1 0], [1 1]}와 같은지 여부를 판단할 수 있다(1135).
1135의 판단 결과, 선택된 생존 스테이트의 페어(state-pair)들이 {[0 0], [0 1]} 및 {[1 0], [1 1]}와 같다면, 검출 장치는 현재의 스테이트들 중 선택된 생존 스테이트의 페어들과 다른 스테이트의 페어에 연결되는 직전 레벨의 스테이트를 추가적으로 제거(혹은 소거)할 수 있다(1140).
반면에, 1135의 판단 결과, 선택된 생존 스테이트의 페어(state-pair)들이 {[0 0], [0 1]} 및 {[1 0], [1 1]}와 같지 않다면, 검출 장치는 1150의 동작을 수행할 수 있다.
이후, 검출 장치는 직전 레벨까지의 비트 시퀀스에 대한 추정을 수행한 후, 현재 레벨에서 새롭게 비트 시퀀스의 추정을 시작하기 위한 검출 윈도우(detection window)를 설정할 수 있다(1145).
검출 장치는 어느 하나의 스테이트가 추가로 제거된 상황을 반영하는 생존 스테이트로의 경로(path) 및 생존 스테이트로의 경로에 대응되는 매트릭을 갱신할 수 있다(1150). 여기서, 생존 스테이트로의 경로 및 매트릭의 갱신에는 다양한 방법이 사용될 수 있다.
일단, 1140에서 어느 하나의 스테이트를 추가로 제거(혹은 소거)되고 나면, 검출 장치는 살아 남은 생존 스테이트들 간의 연결 정보를 경로(path)를 따라가며 저장할 수 있다. 그런데, 이것이 생존 스테이트로의 경로에 대한 갱신에 해당할 수 있다. 또한, 검출 장치는 살아남은 경로에 대한 선택 매트릭을 저장 및 갱신(update)할 수도 있는데 이것이 1150의 생존 스테이트로의 경로에 대응되는 매트릭의 갱신에 해당할 수 있다.
검출 장치는 현재의 타임 인덱스가 최종(Final)인지 여부를 판단할 수 있다(1155).
1155의 판단 결과, 현재의 타임 인덱스가 최종이라면, 검출 장치는 어느 하나의 스테이트가 추가로 제거된 상황을 반영하는 생존 스테이트들로의 경로에 기초하여 비트 시퀀스를 검출할 수 있다(1160). 반면에, 현재의 타임 인덱스가 최종이 아니라면, 검출 장치는 1125로 가서 스테이트 각각에 대한 선택 매트릭들을 계산할 수 있다.
일 실시예에서, 만약 주어진 스테이트
Figure 112012103783256-pat00232
에서 수신 신호
Figure 112012103783256-pat00233
에 대한 조건부 확률
Figure 112012103783256-pat00234
가 가우시안(Gaussian) 확률 분포를 따른다고 하면, L=1인 경우, 조건부 확률
Figure 112012103783256-pat00235
는 아래의 [수학식 7]과 같이 표현할 수 있다.
Figure 112012103783256-pat00236
Figure 112012103783256-pat00237
Figure 112012103783256-pat00238
Figure 112012103783256-pat00239

위에서
Figure 112012103783256-pat00240
및
Figure 112012103783256-pat00241
는 각각 스테이트
Figure 112012103783256-pat00242
에서 조건부 확률
Figure 112012103783256-pat00243
의 평균과 분산에 해당할 수 있다. 이 조건부 확률
Figure 112012103783256-pat00244
을 기본 조건부 확률이라고 하자.
그렇다면, 앞서 설명한 선택 매트릭 및 생존 매트릭에 활용한 특정 경로에서의 전체 조건부 확률은, 타임 인덱스가 증가할 때마다 각 타임 인덱스에서의 기본 조건부 확률의 누적된 곱으로 나타낼 수 있다.
이는 곱셈 매트릭 방법(multiplicative metric method)에 해당한다. 그러나 구현 시에 곱셈기는 복잡도를 증가시킬 수 있다. 그러므로, 선택 매트릭을 구할 때, 이전 타임 인덱스까지의 누적된 값에다 현재 타임 인덱스에서의 특정한 값을 더하는 추가 매트릭 방법(additive metric method)을 활용할 수도 있다.
이는 위 기본 조건부 확률에 로그 함수를 취하면 가능하다. 즉,
Figure 112012103783256-pat00245
의 성질을 이용하는 것이다. 만약 위 기본 조건부 확률에 자연 로그 함수를 취한다면 다음의 [수학식 8]과 같이 나타낼 수 있다.
Figure 112012103783256-pat00246
Figure 112012103783256-pat00247
Figure 112012103783256-pat00248
Figure 112012103783256-pat00249
위
Figure 112012103783256-pat00250
함수를 활용하면, 선택 매트릭을 구할 때, 이전의 타임 인덱스까지의 누적된 값에다 현재 타임 인덱스에서의 특정한 값을 더하면 된다.
그리고, 위 곱셈 매트릭 방법(multiplicative metric method) 및 부가 매트릭 방법(additive metric method) 모두 복잡도를 낮추기 위해
Figure 112012103783256-pat00251
및
Figure 112012103783256-pat00252
에서 각각 공통되는 곱셈항 및 덧셈항을 제외하고 신호 처리를 수행할 수도 있다.
도 12는 일 실시예에 따른 비트 시퀀스를 검출하는 방법에 따라 새로운 검출 윈도우(detection window)를 설정하는 방법을 설명하기 위한 도면이다.
도 12를 참조하면, 도 10에서
Figure 112012103783256-pat00253
인 경우, 가장 최근의 비트 정보만이 다른 스테이트의 페어
Figure 112012103783256-pat00254
및
Figure 112012103783256-pat00255
가 선택될 수 있다. 그리고, 이러한 경우 이전 단계, 즉
Figure 112012103783256-pat00256
에서 선택되었던 스테이트들 중 한 개가 추가적으로 소거될 수 있다.
이때, 추가적으로 소거되는 스테이트는
Figure 112012103783256-pat00257
에서
Figure 112012103783256-pat00258
및
Figure 112012103783256-pat00259
에 연결되는
Figure 112012103783256-pat00260
에서의 스테이트
Figure 112012103783256-pat00261
가 될 수 있다. 그리고, 이 경우는
Figure 112012103783256-pat00262
까지 살아남은 생존 스테이트가 한 개인 경우이므로, 검출 윈도우 갱신을 수행할 수 있다.
즉,
Figure 112012103783256-pat00263
부터 1210과 같이 새로운 검출 윈도우를 설정할 수 있다.
도 13은 일 실시예에 따른 비트 시퀀스를 검출하는 장치의 블록도이다.
도 13을 참조하면, 일 실시예에 따른 비트 시퀀스를 검출하는 장치(이하, 검출 장치)(1300)는 추정 모듈(1310), 계산 모듈(1320), 선택 모듈(1330), 제거 모듈(1340), 윈도우 설정 모듈(1350), 및 검출 모듈(1360)을 포함할 수 있다.
추정 모듈(1310)은 현재 송신 비트와 적어도 하나의 이전 송신 비트로 이루어진 각 스테이트(state)에서의 현재 수신 신호의 확률 분포를 결정하는 파라미터들을 추정할 수 있다.
추정 모듈(1310)은 미리 설정된 데이터 패턴에 따른 프리앰블(preamble)을 이용하여 각 스테이트에서의 현재 수신 신호의 확률 분포를 결정하는 파라미터들을 추정할 수 있다.
계산 모듈(1320)은 파라미터들을 기초로 스테이트 각각에 대한 선택 매트릭(selection metric)들을 계산할 수 있다. 선택 매트릭들은 스테이트 각각에서 임의의 수신 신호가 관측되는 확률과 관련될 수 있다.
선택 모듈(1330)은 스테이트의 페어(state-pair)들에 대한 선택 매트릭을 이용하여 발생 확률이 높은 현재 레벨의 생존 스테이트들을 선택할 수 있다.
선택 모듈(1330)은 스테이트의 페어(state-pair)들 중 가장 이전의 비트 정보만이 다른 스테이트의 페어들에 대한 선택 매트릭을 비교하여 발생 확률이 높은 현재 레벨의 생존 스테이트들을 선택할 수 있다.
제거 모듈(1340)은 선택된 생존 스테이트들에 포함된 가장 최근에 수신된 비트 심볼을 기초로, 이전 레벨에서 선택된 스테이트들 중 어느 하나의 스테이트를 추가로 제거할 수 있다.
윈도우 설정 모듈(1350)은 이전 레벨에서 잔존하는 스테이트의 개수를 기초로, 현재 레벨부터 스테이트의 페어(state-pair)들에 대한 새로운 검출 윈도우를 설정할 수 있다.
만약, 이전 레벨에서 잔존하는 스테이트의 개수가 한 개까지 감소하게 되었다면, 윈도우 설정 모듈(1350)은 현재 레벨부터 새로운 검출 윈도우(detection window)를 설정하는 검출 윈도우 갱신을 위한 신호 처리를 수행할 수 있다. 이 경우, 저장 메모리가 제한적인 상황을 극복하기 위해, 검출 장치(1300)는 이전 레벨까지의 비트 시퀀스 정보를 모두 결정할 수도 있다.
송신 비트에 대한 수신 신호가 얻어지면, 검출 장치(1300)는 계산 모듈(1320)에 의한 선택 매트릭의 계산 과정부터 다시 반복하여 수행할 수 있다. 검출 장치(1300)는 이러한 과정을 한 패킷 내의 마지막 송신 비트에 대한 수신 신호까지 처리한 후 동작을 완료할 수 있다.
검출 모듈(1360)은 어느 하나의 스테이트가 추가로 제거된 상황을 반영하는 생존 스테이트들로의 경로에 기초하여 비트 시퀀스를 검출할 수 있다.
도 14는 다른 실시예에 따른 비트 시퀀스를 검출하는 장치의 블록도이다.
도 14를 참조하면, 다른 실시예에 따른 비트 시퀀스를 검출하는 장치('검출장치')는 구성 모듈(1410), 추정 모듈(1420), 계산 모듈(1430), 선택 모듈(1440), 제거 모듈(1450), 원도우 설정 모듈(1460), 갱신부(1470) 및 검출 모듈(1480)을 포함할 수 있다.
구성 모듈(1410)은 현재 송신 비트 및 상기 현재 수신 신호의 확률 분포에 영향을 미치는 적어도 하나의 이전 송신 비트로 이루어진 스테이트에 대한 트렐리스 구조(trellis diagram)를 구성할 수 있다. 일 실시예에 따르면, 검출 장치(1400)는 과거의 송신 비트 정보와 현재 송신 비트 정보를 포함하는 스테이트(state) 및 스테이트의 천이에 기반한 트랠리스 구조의 구성한 뒤, 이를 기반으로 신호 처리를 수행할 수 있다.
구성 모듈(1410)은 스테이트 구성부(1411) 및 트랠리스 구성부(1413)를 포함할 수 있다.
스테이트 구성부(1411)는 현재 송신 비트 및 현재 수신 신호의 확률 분포에 영향을 미치는 적어도 하나의 이전 송신 비트를 이용하여 스테이트들을 구성할 수 있다.
트랠리스 구성부(1413)는 스테이트 구성부(1411)가 구성한 스테이트들 중 발생 가능한 스테이트들 간의 천이(transition)를 기초로 트랠리스 구조를 구성할 수 있다.
정 모듈(1420)은 현재 송신 비트와 적어도 하나의 이전 송신 비트로 이루어진 각 스테이트(state)에서의 현재 수신 신호의 확률 분포를 결정하는 파라미터들을 추정할 수 있다. 이는 구성된 각 스테이트에서 수신 신호의 조건부 확률 분포에 대한 파라미터 추정에 해당하며, 예를 들어 약속된 데이터 패턴을 따르는 프리앰블 송신 등을 통해 추정할 수 있다.
이때, 추정 모듈(1420)은 미리 설정된 데이터 패턴에 따른 프리앰블(preamble)을 이용하여 ADC를 통과한 베이스밴드 입력(baseband input) 신호의 통계적 확률 분포에 대한 파라미터를 추정할 수 있다.
계산 모듈(1430)은 파라미터들을 기초로 스테이트 각각에 대한 선택 매트릭(selection metric)들을 계산할 수 있다. 이는 각 스테이트에 대해 주어진 수신 신호가 관측 되어질 조건부 확률과 관련된 값을 계산하는 과정이며, 선택 매트릭들은 스테이트 각각에서 임의의 수신 신호가 관측되는 확률과 관련될 수 있다.
선택 모듈(1440)은 스테이트의 페어(state-pair)들에 대한 선택 매트릭을 이용하여 발생 확률이 높은 현재 레벨의 생존 스테이트들을 선택할 수 있다.
선택 모듈(1440)은 스테이트의 페어(state-pair)들 중 가장 이전의 비트 정보만이 다른 스테이트의 페어들에 대한 선택 매트릭을 비교하여 발생 확률(혹은 발생 가능성)이 높은 현재 레벨의 생존 스테이트들을 선택할 수 있다. 여기서, 현재 레벨의 생존 스테이들을 선택하는 신호 처리에 의해 총 스테이트의 개수에서 1/2만큼 감소한 수의 스테이트들이 선택될 수 있다.
선택 모듈(1440)은 페어 구성부(1441), 비교부(1443) 및 선택부(1445)를 포함할 수 있다.
페어 구성부(1441)는 스테이트의 페어(state-pair)들 중 가장 이전의 비트 정보만이 다르고 나머지 비트 정보들은 모두 같은 두 개의 스테이트들끼리 스테이트의 페어를 구성할 수 있다.
비교부(1443)는 페어 구성부(1441)가 구성한 스테이트의 페어들의 선택 매트릭을 비교할 수 있다.
선택부(1445)는 비교부(1443)의 비교 결과에 기초하여 발생 확률이 높은 생존 스테이트를 선택할 수 있다.
제거 모듈(1450)은 선택 모듈(1440)에서 선택된 생존 스테이트들에 포함된 가장 최근에 수신된 비트 심볼을 기초로, 이전 레벨에서 선택된 스테이트들 중 어느 하나의 스테이트를 추가로 제거할 수 있다. 제거 모듈(1450)은 판단부(1451) 및 제거부(1453)를 포함할 수 있다.
판단부(1451)는 선택 모듈(1440)에서 선택된 생존 스테이트들 중 가장 최근에 수신된 비트 심볼만 다르고, 나머지 비트 심볼들은 모두 같은 스테이트의 페어들이 선택되었는지를 판단할 수 있다.
제거부(1453)는 판단부(1451)의 판단 결과를 기초로, 이전 레벨에서 선택된 스테이트들 중 어느 하나의 스테이트를 추가로 제거할 수 있다.
윈도우 설정 모듈(1460)은 이전 레벨에서 잔존하는 스테이트의 개수를 기초로, 현재 레벨부터 스테이트의 페어(state-pair)들에 대한 새로운 검출 윈도우를 설정할 수 있다. 이전 레벨에서 잔존하는 스테이트의 개수가 한 개까지 감소하게 되었다면, 윈도우 설정 모듈(1460)은 현재 레벨부터 새로운 검출 윈도우(detection window)를 설정하는 검출 윈도우 갱신을 위한 신호 처리를 수행할 수 있다.
윈도우 설정 모듈(1460)은 판단부(1461) 및 윈도우 설정부(1463)를 포함할 수 있다.
판단부(1461)는 이전 레벨에서 잔존하는 스테이트의 개수가 한 개인지 여부를 판단할 수 있다.
윈도우 설정부(1463)는 판단부(1461)의 판단 결과 잔존하는 스테이트의 개수가 한 개이면, 현재 레벨부터 스테이트의 페어(state-pair)들에 대한 새로운 검출 윈도우를 설정할 수 있다.
갱신부(1470)는 제거 모듈(1450)에서 어느 하나의 스테이트가 추가로 제거된 상황을 반영하는 생존 스테이트로의 경로 및 생존 스테이트로의 경로에 대응되는 매트릭을 갱신할 수 있다.
검출 모듈(1480)은 어느 하나의 스테이트가 추가로 제거된 상황을 반영하는 생존 스테이트들로의 경로에 기초하여 비트 시퀀스를 검출할 수 있다.
일 실시예에서는 상술한 과정에 따른 최적 비트 시퀀스의 검출 방법을 통해 비트 오류율 성능 개선을 가져올 수 있고, 이는 송신기에서의 송신전력을 감소시키거나 혹은 수신기에서의 수신 민감도(sensitivity)를 향상시키는 효과를 가져올 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.
1300: 비트 시퀀스를 검출하는 장치
1310: 추정 모듈
1320: 계산 모듈
1330: 선택 모듈
1340: 제거 모듈
1350: 원도우 설정 모듈
1360: 검출 모듈

Claims (23)

  1. 현재 송신 비트와 적어도 하나의 이전 송신 비트로 이루어진 각 스테이트(state)에서의 현재 수신 신호의 확률 분포를 결정하는 파라미터들을 추정하는 단계;
    상기 파라미터들을 기초로 상기 스테이트 각각에 대한 선택 매트릭(selection metric)들을 계산하는 단계;
    상기 스테이트의 페어(state-pair)들에 대한 선택 매트릭을 이용하여 발생 확률이 높은 현재 레벨의 생존 스테이트들을 선택하는 단계;
    상기 선택된 생존 스테이트들에 포함된 가장 최근에 수신된 비트 심볼을 기초로, 이전 레벨에서 선택된 스테이트들 중 어느 하나의 스테이트를 추가로 제거하는 단계; 및
    상기 어느 하나의 스테이트가 추가로 제거된 상황을 반영하는 생존 스테이트들로의 경로에 기초하여 비트 시퀀스를 검출하는 단계
    를 포함하는 비트 시퀀스를 검출하는 방법.
  2. 제1항에 있어서,
    상기 파라미터들을 추정하는 단계는
    미리 설정된 데이터 패턴에 따른 프리앰블(preamble)을 이용하여 상기 각 스테이트에서의 현재 수신 신호의 확률 분포를 결정하는 파라미터들을 추정하는 단계
    를 포함하는 비트 시퀀스를 검출하는 방법.
  3. 제1항에 있어서,
    상기 선택 매트릭들은
    상기 스테이트 각각에서 임의의 수신 신호가 관측되는 확률과 관련되는 비트 시퀀스를 검출하는 방법.
  4. 제1항에 있어서,
    상기 현재 송신 비트 및 상기 현재 수신 신호의 확률 분포에 영향을 미치는 적어도 하나의 이전 송신 비트로 이루어진 스테이트에 대한 트렐리스 구조(trellis diagram)를 구성하는 단계
    를 더 포함하는 비트 시퀀스를 검출하는 방법.
  5. 제4항에 있어서,
    상기 트렐리스 구조(trellis diagram)를 구성하는 단계는
    상기 현재 송신 비트 및 상기 현재 수신 신호의 확률 분포에 영향을 미치는 적어도 하나의 이전 송신 비트를 이용하여 상기 스테이트들을 구성하는 단계; 및
    상기 스테이트들 중 발생 가능한 스테이트들 간의 천이(transition)를 기초로 상기 트랠리스 구조를 구성하는 단계
    를 포함하는 비트 시퀀스를 검출하는 방법.
  6. 제1항에 있어서,
    상기 현재 레벨의 생존 스테이트들을 선택하는 단계는
    상기 스테이트의 페어(state-pair)들 중 가장 이전의 비트 정보만이 다른 스테이트의 페어들에 대한 선택 매트릭을 비교하여 발생 확률이 높은 현재 레벨의 생존 스테이트들을 선택하는 단계
    를 포함하는 비트 시퀀스를 검출하는 방법.
  7. 제6항에 있어서,
    상기 현재 레벨의 생존 스테이트들을 선택하는 단계는
    상기 스테이트의 페어(state-pair)들 중 가장 이전의 비트 정보만이 다르고 나머지 비트 정보들은 모두 같은 두 개의 스테이트들끼리 상기 스테이트의 페어를 구성하는 단계;
    상기 구성한 스테이트의 페어들의 선택 매트릭을 비교하는 단계; 및
    상기 비교 결과에 기초하여 상기 발생 확률이 높은 생존 스테이트를 선택하는 단계
    를 포함하는 비트 시퀀스를 검출하는 방법.
  8. 제1항에 있어서,
    상기 어느 하나의 스테이트를 추가로 제거하는 단계는
    상기 선택된 생존 스테이트들 중 가장 최근에 수신된 비트 심볼만 다르고, 나머지 비트 심볼들은 모두 같은 스테이트의 페어들이 선택된 경우, 상기 이전 레벨에서 선택된 스테이트들 중 어느 하나의 스테이트를 추가로 제거하는 단계
    를 포함하는 비트 시퀀스를 검출하는 방법.
  9. 제1항에 있어서,
    상기 어느 하나의 스테이트가 추가로 제거된 상황을 반영하는 상기 생존 스테이트로의 경로 및 상기 생존 스테이트로의 경로에 대응되는 매트릭을 갱신하는 단계
    를 더 포함하는 비트 시퀀스를 검출하는 방법.
  10. 제1항에 있어서,
    상기 이전 레벨에서 잔존하는 스테이트의 개수를 기초로, 상기 현재 레벨부터 상기 스테이트의 페어(state-pair)들에 대한 새로운 검출 윈도우를 설정하는 단계
    를 더 포함하는 비트 시퀀스를 검출하는 방법.
  11. 제10항에 있어서,
    상기 새로운 검출 윈도우를 설정하는 단계는
    상기 이전 레벨에서 잔존하는 스테이트의 개수가 한 개인지 여부를 판단하는 단계; 및
    상기 잔존하는 스테이트의 개수가 한 개이면, 현재 레벨부터 상기 스테이트의 페어(state-pair)들에 대한 새로운 검출 윈도우를 설정하는 단계
    를 더 포함하는 비트 시퀀스를 검출하는 방법.
  12. 제1항 내지 제11항 중 어느 한 항의 방법을 수행하기 위한 프로그램이 기록된 컴퓨터로 판독 가능한 기록 매체.
  13. 현재 송신 비트와 적어도 하나의 이전 송신 비트로 이루어진 각 스테이트(state)에서의 현재 수신 신호의 확률 분포를 결정하는 파라미터들을 추정하는 추정 모듈;
    상기 파라미터들을 기초로 상기 스테이트 각각에 대한 선택 매트릭(selection metric)들을 계산하는 계산 모듈;
    상기 스테이트의 페어(state-pair)들에 대한 선택 매트릭을 이용하여 발생 확률이 높은 현재 레벨의 생존 스테이트들을 선택하는 선택 모듈;
    상기 선택된 생존 스테이트들에 포함된 가장 최근에 수신된 비트 심볼을 기초로, 이전 레벨에서 선택된 스테이트들 중 어느 하나의 스테이트를 추가로 제거하는 제거 모듈; 및
    상기 어느 하나의 스테이트가 추가로 제거된 상황을 반영하는 생존 스테이트들로의 경로에 기초하여 비트 시퀀스를 검출하는 검출 모듈
    을 포함하는 비트 시퀀스를 검출하는 장치.
  14. 제13항에 있어서,
    상기 추정 모듈은
    미리 설정된 데이터 패턴에 따른 프리앰블(preamble)을 이용하여 상기 각 스테이트에서의 현재 수신 신호의 확률 분포를 결정하는 파라미터들을 추정하는 비트 시퀀스를 검출하는 장치.
  15. 제13항에 있어서,
    상기 선택 매트릭들은
    상기 스테이트 각각에서 임의의 수신 신호가 관측되는 확률과 관련되는 비트 시퀀스를 검출하는 장치.
  16. 제13항에 있어서,
    상기 현재 송신 비트 및 상기 현재 수신 신호의 확률 분포에 영향을 미치는 적어도 하나의 이전 송신 비트로 이루어진 스테이트에 대한 트렐리스 구조(trellis diagram)를 구성하는 구성 모듈
    을 더 포함하는 비트 시퀀스를 검출하는 장치.
  17. 제16항에 있어서,
    상기 구성 모듈은
    상기 현재 송신 비트 및 상기 현재 수신 신호의 확률 분포에 영향을 미치는 적어도 하나의 이전 송신 비트를 이용하여 상기 스테이트들을 구성하는 스테이트 구성부; 및
    상기 스테이트들 중 발생 가능한 스테이트들 간의 천이(transition)를 기초로 상기 트랠리스 구조를 구성하는 트랠리스 구성부
    를 포함하는 비트 시퀀스를 검출하는 장치.
  18. 제13항에 있어서,
    상기 선택 모듈은
    상기 스테이트의 페어(state-pair)들 중 가장 이전의 비트 정보만이 다른 스테이트의 페어들에 대한 선택 매트릭을 비교하여 발생 확률이 높은 현재 레벨의 생존 스테이트들을 선택하는 비트 시퀀스를 검출하는 장치.
  19. 제18항에 있어서,
    상기 선택 모듈은
    상기 스테이트의 페어(state-pair)들 중 가장 이전의 비트 정보만이 다르고 나머지 비트 정보들은 모두 같은 두 개의 스테이트들끼리 상기 스테이트의 페어를 구성하는 페어 구성부;
    상기 구성한 스테이트의 페어들의 선택 매트릭을 비교하는 비교부; 및
    상기 비교 결과에 기초하여 상기 발생 확률이 높은 생존 스테이트를 선택하는 선택부
    를 포함하는 비트 시퀀스를 검출하는 장치.
  20. 제13항에 있어서,
    상기 제거 모듈은
    상기 선택된 생존 스테이트들 중 가장 최근에 수신된 비트 심볼만 다르고, 나머지 비트 심볼들은 모두 같은 스테이트의 페어들이 선택되었는지를 판단하는 판단부; 및
    상기 판단 결과를 기초로, 상기 이전 레벨에서 선택된 스테이트들 중 어느 하나의 스테이트를 추가로 제거하는 제거부
    를 포함하는 비트 시퀀스를 검출하는 장치.
  21. 제13항에 있어서,
    상기 어느 하나의 스테이트가 추가로 제거된 상황을 반영하는 상기 생존 스테이트로의 경로 및 상기 생존 스테이트로의 경로에 대응되는 매트릭을 갱신하는 갱신부
    를 더 포함하는 비트 시퀀스를 검출하는 장치.
  22. 제13항에 있어서,
    상기 이전 레벨에서 잔존하는 스테이트의 개수를 기초로, 상기 현재 레벨부터 상기 스테이트의 페어(state-pair)들에 대한 새로운 검출 윈도우를 설정하는 윈도우 설정 모듈
    을 더 포함하는 비트 시퀀스를 검출하는 장치.
  23. 제22항에 있어서,
    상기 윈도우 설정 모듈은
    상기 이전 레벨에서 잔존하는 스테이트의 개수가 한 개인지 여부를 판단하는 판단부; 및
    상기 잔존하는 스테이트의 개수가 한 개이면, 현재 레벨부터 상기 스테이트의 페어(state-pair)들에 대한 새로운 검출 윈도우를 설정하는 윈도우 설정부
    를 더 포함하는 비트 시퀀스를 검출하는 장치.
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