KR100652563B1 - 디지탈 심볼 복구용 보간기 - Google Patents

디지탈 심볼 복구용 보간기 Download PDF

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Abstract

본 발명은 디지탈 심볼 복구용 보간기에 관한 것으로, 종래에는 아나로그 방식을 이용한 디지탈 심볼 복구용 보간기는 D/A변환 과정에서 잡음이 추가된 아나로그값이 아나로그 피엘엘을 거쳐 VCXO로 들어가게 되어 심볼 클럭 복구 성능을 저하시키는 문제점이 있었다. 따라서, 본 발명은 임의의 값으로 고정된 발진주파수를 출력하는 오실레이터와; 중간주파신호를 입력받아 이를 상기 발진주파수에 동기하여 디지탈신호로 변환하는 A/D컨버터와; 상기 A/D컨버터의 디지탈 신호를 입력받아 그 디지탈신호의 샘플사이의 값을 후술할 디지탈 심볼 복구기의 클럭오차값에 의해 보간하여 출력하는 보간부와; 상기 보간부의 출력신호를 NCO의 디지탈신호와 승산하는 승산기와; 상기 승산기의 출력신호를 복조하는 복조기와; 상기 복조기의 복조신호에 의해 디지탈 심볼 타이밍을 복구하여 그에 따른 클럭오차값을 상기 보간부로 출력하는 디지탈 심볼 복구기를 포함하여 구성함으로써 고정 주파수로 A/D변환을 수행하고 모든 클럭 복구를 리샘플러에서 수행하기 때문에 아나로그 소자를 필요로 하지 않아 구현이 용이하고 추가되는 아나로그 잡음이 없어 클럭 복구 성능도 향상되고, 또한 리샘플러보간기의 사용으로 인하여 고정 주파수의 선택이 자유롭고 디지탈 방식이므로 향후 개선을 쉽게 할 수 있으며 다양한 알고리즘의 적용이 용이한 효과가 있다.

Description

디지탈 심볼 복구용 보간기{INTERPOLATOR FOR DIGITAL SYMBOL RECOVERY}
도1은 아나로그 방식을 이용한 디지탈 심볼 복구용 보간기에 대한 구성을 보인 블록도.
도2는 본 발명 디지탈 심볼 복구용 보간기에 대한 구성을 보인 블록도.
도3은 도2에 있어서, 리샘플링보간부의 실시예의 구성을 보인 블록도.
도4는 도3에 있어서, 필터의 구성을 보인 블록도.
도5는 도2에 있어서, 보간제어부의 구성을 보인 블록도.
도6은 도2에 있어서, A/D고정 주파수로 동작하는 보간부의 구성을 보인 블록도.
도7은 도2에 있어서, 보간 출력주파수로 동작하는 보간부의 다른 실시예의 구성을 보인 블록도.
*****도면의 주요부분에 대한 부호의 설명*****
100:A/D컨버터 200:오실레이터
300:보간부 301:리샘플링 보간부
302:보간제어부 400:승산기
500:NCO 600:복조기
700:디지탈 심볼 복구기
본 발명은 디지탈 심볼 복구용 보간기에 관한 것으로, 특히 디지탈/아나로그 변환 과정중 발생하는 클럭 잡음에 의한 시스템의 클럭 복구 성능의 저하를 방지할 수 있도록 한 디지탈 심복 복구용 보간기에 관한 것이다.
일반적으로 디지털 심볼 클록 복구에 사용되는 방식으로 VCXO(Voltage Controlled Crystal Oscillator)를 사용하는 아나로그 방식이 있는 데, 이를 첨부한 도면을 참조하여 설명한다.
도1은 아나로그 방식을 이용한 디지탈 심볼 복구용 보간기에 대한 구성을 보인 블록도로서, 후술할 아나로그피엘엘(12)의 출력신호에 의해 전압을 제어하는 발진신호를 출력하는 VCXO(11)와, 중간주파신호(IF)를 입력받아 이를 상기 VCXO(11)의 발진신호에 동기하여 디지탈로 변환하는 A/D컨버터(10)와, 상기 A/D컨버터(10)의 디지탈신호를 입력받아 이를 NCO(Numerically Controlled Oscillator)(14)의 출력신호와 승산하는 승산기(13)와, 상기 승산기(13)의 승산신호를 복조하는 복조기(15)와, 상기 복조기(15)의 복조신호에 의해 디지탈 심볼 클럭을 복구하는 디지탈 심볼 복구기(16)와, 상기 디지탈 심볼 복구기(16)의 출력신호를 입력받아 그에 따른 위상 동기신호를 상기 VCXO(11)로 출력하는 아나로그피엘엘(12)로 구성되며, 이와같이 구성된 종래 장치의 동작을 설명한다.
먼저, VCXO(11)는 후술할 아나로그 피엘엘(12)의 출력신호에 의해 전압을 제어하는 발진신호를 A/D컨버터(10)로 출력하고, 그러면 상기 A/D컨버터(10)는 중간주 파신호(IF)를 입력받아 이를 상기 VCXO(11)의 발진신호에 동기하여 디지탈로 변환한다.
이후, 승산기(13)는 상기 A/D컨버터(10)의 디지탈신호를 입력받아 이를 NCO(14)의 출력신호와 승산하여 그 승산신호를 복조기(15)를 통해 복조한다.
이때, 디지탈 심볼 복구기(16)는 상기 복조기(15)의 복조신호에 의해 디지탈 심볼 클럭을 복구하여 이를 D/A 변환 과정을 거쳐 아나로그 피엘엘(12)로 출력하고, 이에 따라 상기 아나로그 피엘엘(12)은 상기 디지탈 심볼 복구기(16)의 출력신호를 입력받아 그에 따른 위상 동기신호를 상기 VCXO(10)로 출력한다.
여기서, 상기 VCXO(10)를 사용한 아나로그 방식은 기저대역에서 추출한 클럭 오차값이 디지탈값이므로 아나로그피엘엘(12)을 위해 D/A변환을 수행한다.
즉, 상기 디지탈 심볼 복구기(16)의 출력신호는 D/A변환 과정을 거치는데, 이 D/A변환 과정에서 잡음이 추가되고 그 값이 아나로그피엘엘(12)을 거쳐 VCXO(10)로 들어가게 된다.
그리고, 상기 디지탈 심볼 복구기(16)의 출력신호는 클럭의 에러치를 나타낸다.
이에 따라, 상기 클럭잡음으로 인해 디지탈 클럭 복구 성능을 저하시키게 되된다. 또한, VSB+QAM,QAM+QPSK등과 같은 다양한 심볼 레이트를 가지는 시스템에서는 다수의 VCXO(11)를 채용해야 한다.
즉, 상술한 바와같이, 아나로그 방식을 이용한 디지탈 심볼 복구용 보간기는 D/A변환 과정에서 잡음이 추가된 아나로그값이 아나로그 피엘엘을 거쳐 VCXO로 들어가게 되어 심볼 클럭 복구 성능을 저하시키는 문제점이 있었다.
따라서, 상기와 같은 문제점을 감안하여 창안한 본 발명은 디지탈 리샘플러를 이용하여 디지탈/아나로그 변환 과정중 발생하는 클럭 잡음에 의한 시스템의 클럭 복구 성능의 저하를 방지함과 아울러 다양한 심볼 주파수로 동작할 수 있도록 한 디지탈 심볼 복구용 보간기를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명은 임의의 값으로 고정된 발진주파수를 출력하는 오실레이터와; 중간주파신호를 입력받아 이를 상기 발진주파수에 동기하여 디지탈신호로 변환하는 A/D컨버터와; 상기 A/D컨버터의 디지탈 신호를 입력받아 그 디지탈신호의 샘플사이의 값을 후술할 디지탈 심볼 복구기의 클럭오차값에 의해 보간하여 출력하는 보간부와; 상기 보간부의 출력신호를 NCO의 디지탈신호와 승산하는 승산기와; 상기 승산기의 출력신호를 복조하는 복조기와; 상기 복조기의 복조신호에 의해 디지탈 심볼 타이밍을 복구하여 그에 따른 클럭오차값을 상기 보간부로 출력하는 디지탈 심볼 복구기를 포함하여 구성한 것을 특징으로 한다.
이하, 본 발명에 의한 디지탈 심볼 복구용 보간기에 대한 작용 및 효과를 첨부한 도면을 참조하여 상세히 설명한다.
도2는 본 발명 디지탈 심볼 복구를 위한 보간기의 구성을 보인 블록도로서, 이에 도시한 바와같이 고정된 발진주파수를 출력하는 오실레이터(200)와; 중간주파신호(IF)를 입력받아 이를 상기 발진주파수에 동기하여 디지탈신호로 변환하는 A/D 컨버터(100)와; 상기 A/D컨버터(100)의 디지탈 신호를 입력받아 그 디지탈신호의 샘플 사이의 값을 후술할 디지탈 심볼 복구기(700)의 클럭 오차값에 따라 보간하여 출력하는 보간부(300)와; 상기 보간부(300)의 출력신호를 NCO(500)의 디지탈신호와 승산하는 승산기(400)와; 상기 승산기(400)의 출력신호를 복조하는 복조기(600)와; 상기 복조기(600)의 복조신호에 의해 디지탈 심볼 타이밍을 복구하여 그에 따른 클럭 오차값을 상기 보간부(300)로 출력하는 디지탈 심볼 복구기(700)로 구성한다.
상기 보간부(300)는 디지탈 심볼 복구기(700)의 클럭오차값을 입력받아 심볼 클럭을 추정하여 현재의 A/D 샘플과 실제 심볼 샘플과의 시간 차이를 계산하여 그에 따른 오프셋신호(U(k)) 및 마스크 플래그 신호(Mask Flag)를 출력하는 보간제어부(302)와; 상기 보간제어부(302)의 오프셋신호(U(k))와 마스크 플래그신호(Mask Flag)에 의해 샘플과 샘플 사이의 값을 보간하는 리샘플링 보간부(301)로 구성한다.
도3은 상기 리샘플링 보간부(301)의 실시예의 보인 블록도로서, 이에 도시한 바와같이 디지탈 샘플(x(kTs))을 입력받아 이를 필터링하는 다수의 필터 (H0(z)~H7(z))로 이루어진 필터부(301-1)와; 상기 필터부(301-1)의 출력신호 (h( kTs))와 오프셋신호(U(k))를 승산 및 가산하여 그에 따른 보간신호 (x(kTs+UTs))를 출력하는 연산부(301-2)로 구성한다.
도4는 상기 필터(H0(z)~H7(z))의 구성을 보인 블록도로서, 이에 도시한 바와같이 디지탈 샘플(x(kTs))을 입력받아 이를 순차적으로 지연하는 다수의 지연기(D)와; 상기 다수의 지연기(D)의 출력신호를 각기 해당되는 다항식 근사계수 (Cm(3) ~Cm(-4)와 승산하여 입력받아 이를 순차적으로 가산하는 다수의 가산기(A)로 구성한다.
도5는 상기 보간제어부(302)의 구성을 보인 블록도로서, 이에 도시한 바와같이 클럭 오차값과 샘플링비(Ti/Ts) 값을 가산하는 제1 가산기(A1)와, 후술할 제1 지연기(D1)의 지연신호와 '-1'을 가산하는 제2 가산기(A2)와, 상기 제1,제2 가산기(A1),(A2)의 가산신호를 입력받아 이를 마스크 플래그 신호(Mask Flag)에 의해 먹싱하는 멀티플렉서(Mux)와, 상기 멀티플렉서(Mux)의 출력신호와 후술할 제2 지연기(D2)의 지연신호를 가산하는 제3 가산기(A3)와, 상기 제3 가산기(A3)의 가산신호를 입력받아 그 가산신호의 소수 부분을 제거하는 소수제거부(302-2)와, 상기 제3 가산기(A3)의 가산신호와 상기 소수제거부(302-2)의 출력신호의 차이를 구하는 감산기(A4)와, 상기 소수제거부(302-2)의 출력신호를 지연하여 그에 따른 오프셋 (U(k)) 값을 출력하는 제2 지연기(D2)와, 상기 감산기(A4)의 차이신호를 소정 지연하는 제1 지연기(D1)와, 상기 제1 지연기(D1)의 지연신호를 입력받아 마스크 플래그 신호(Mask Flag)를 발생하는 마스크 플래그 제너레이터(302-1)로 구성하며, 이와같은 본 발명의 동작을 설명한다.
먼저, A/D컨버터(100)는 오실레이터(200)로부터 고정된 발진주파수를 입력받아 그 발진주파수 신호에 동기하여 중간주파신호(IF)를 디지탈신호로 변환하고, 그러면 보간부(300)는 후술할 디지탈 심볼 복구기(700)의 클럭 오차값에 따라 소정 처리하여 상기 디지탈신호의 샘플 사이의 값을 보간하여 출력한다.
이때, 상기 보간부(300)를 통한 디지탈신호는 승산기(400)와 NCO(500) 및 복 조기(600)를 통해 복조되고, 디지탈 심볼 복구기(700)는 상기 복조신호의 디지탈 심볼 타이밍을 복구하여 그에 따른 클럭 오차값을 상기 보간부(300)로 출력한다.
여기서, 상기 보간부(300)의 동작을 상세히 설명하면, 우선, 리샘플링 보간부(301)는 A/D로 변환되어 들어오는 디지탈 샘플(x(kTs))을 입력받아 후술할 보간제어부(302)의 오프셋(U(kTs))값을 이용하여 샘플과 샘플사이의 값을 보간하여 출력하게 되고, 상기 보간제어부(302)는 디지탈 심볼 복구기(700)에서 나오는 클럭오차값을 가지고 계속 심볼 클럭을 추정하여 현재의 A/D샘플과 실제 심볼 샘플과의 시간 차이를 계산하여 그 차이값인 오프셋(U(kTs))을 상기 리샘플링 보간부(301)로 출력한다.
상기와 같은 피드백 동작을 반복 수행하여 디지탈 클럭의 오차를 보정하게 된다.
여기서, 상기 리샘플링 보간부(301)는 도3과 같이 필터부(301-1)와 연산부 (301-2)로 구성하여 타이밍 오프셋 수치(U(kTs))를 이용하여 새로운 위치의 샘플을 보간하는데, 즉 기본적인 FIR필터로 보간을 구현할 경우에는 매번 달라지는 오프셋 수치(U(kTs))를 위해 메모리가 필요하게 되어 칩의 면적을 크게 하고, 이로 인해 많은 전력소모가 발생하므로 도3과 같이 다항식 근사 방식을 사용한 패로우 (FARROW) 구조로 구현한다.
보다 상세하게, 상기 리샘플링 보간부(301)의 필터부(301-1)는 각기 다수의 지연기(D)를 통해 디지탈샘플(x(kTs))을 입력받아 이를 순차적으로 지연하여, 그 지연신호를 각기 해당되는 다항식 근사계수(Cm(3)~Cm(-4))와 승산하여 다시 이를 다수 의 가산기(A)를 통해 순차적으로 가산하고, 그러면 리샘플링 보간부(301)의 연산부(301-2)는 상기 가산값을 내부의 승산기(M) 및 가산기(A)를 통해 보간제어부 (302)의 오프셋신호(U(kTs))와 승산 및 가산하여 출력한다.
여기서, 상기 보간제어부(302)는 도5와 같이 구현되어 정확한 샘플위치를 계산하기 위한 오프셋신호(U(kTs))와 마스크 플래그 신호(Mask Flag)를 생성하는데, 상기 마스크 플래그 신호(Mask Flag)는 리샘플링 보간부(301)의 입력에 대한 출력의 낮은 샘플링 주파수로 인해 제거되어야 할 샘플의 위치정보를 담고 있다.
여기서, 상기 오프셋신호(U(kTs))와 마스크 플래그 신호(Mask Flag)의 기능은 아래의 수식으로 표현된다.
U(k+1)=[U(k) +E(k)]mod-1 ------식(1)
M(k+1)-M(k)= INT[U(k) +E(k)] -----식(2)
여기서, INT[X}는 X를 넘지 않는 최대 정수를 나타낸다.
이때, 상기 보간제어부(302)에서 출력되는 오프셋신호(U(kTs))와 마스크 플래그 신호(Mask Flag)는 동일한 타이밍을 가지고, 또한 리샘플링 보간부(301)로 넘겨져야 할 각 샘플에 맞는 타이밍 오프셋으로 이용된다.
여기서, 소수제거부(302-2)는 입력수치의 소수 부분만을 계산하여 제거하는 블록이고, 마스크 플래그 제너레이터(302-1)는 마스크 되어야 할 시점을 나타내는 마스크 플래그신호(Mask Flag)를 생성한다.
즉, 도5와 같은 보간제어부(302)는 A/D고정 주파수의 샘플 주파수로 동작되도록 디지탈 심볼 복구기(700)로부터 타이밍 에러를 멀티플렉서(Mux)로 처리하여 마스 크 되어 제거되는 샘플에 대한 타이밍 에러 샘플을 보충하는데, 리샘플링 보간부(301)의 출력 샘플 주파수(iTi)를 얻기 위하여 상기 리샘플링 보간부(301)의 입력과 출력의 주파수의 비(Ti/Ts)에 해당하는 주파수 오프셋값을 타이밍 에러에 가산한다.
이때, 도6은 상기 보간제어부(302)와 리샘플링 보간부(301)를 A/D 고정주파수로 동작되도록 하기 위한 블록도로서, 도4와 같은 리샘플링 보간부(301)의 후단에 데이터 마스크 프로세싱부(301-3)를 접속하여 마스크 되어야 할 데이터를 제거하여 원하는 샘플 주파수의 출력데이터를 얻는다.
그리고, 도7은 보간부(300)의 다른 실시예의 구성을 보인도로서, 디지탈 심볼 복구기(700)의 클럭오차값을 입력받아 심볼 클럭을 추정하여 현재의 A/D샘플과 실제 심볼 샘플과의 시간차이를 계산하여 그에 따른 오프셋신호(U(kTs)) 및 마스크 플래그신호(Mask Flag)를 출력하는 보간제어부(302)와; 상기 보간제어부(302)의 오프셋신호(U(kTs))를 입력받아 이를 상기 마스크 플래그 신호(Mask Flag)에 의해 마스크 처리하여 후술할 리샘플링 보간부(301)의 출력주파수(iTi)와 동일한 신호(U(iTi))를 출력하는 데이터 마스크 프로세싱부(301-5)와; 디지탈 샘플 입력 데이터(x(kTs))를 상기 보간제어부(302)의 마스크 플래그신호(Mask Flag)와 상기 데이터 마스크 프로세싱부(301-5)의 출력신호(U(iTi))에 의해 샘플과 샘플사이의 값을 보간하여 출력하는 리샘플링 보간부(301)로 구성하여, 상기 보간제어부(302)와 리샘플링 보간부(301)를 A/D 고정 주파수가 아닌 리샘플링 보간부(301)의 출력 샘플 주파수(iTi)로 동작시키게 되는데, 즉 보간제어부(302)의 오프셋신호(U(kTs))를 데 이터 마스크 프로세싱부(301-5)에서 마스크 처리하여 그 오프셋신호(U(kTs))의 샘플주파수를 리샘플링 보간부(301)의 출력주파수(iTi)로 변환하고, 이 정보를 이용하는 리샘플링 보간부(301)의 필터부(301-1)의 출력신호(h(kTs))를 데이터 마스크 프로세싱부(301-4)를 통해 마스크 처리하여 상기 리샘플링 보간부(301)의 출력주파수(iTi)와 동일 주파수로 변환한 다음, 이 값을 연산부(301-2)에서 상기 데이터 마스크 프로세싱부(301-5)에서 출력된 신호를 가산하여 보간한다.
다시 말해서, 본 발명은 디지탈 심볼 복구기(700)와 연동하여 심볼 클럭의 복구가 가능하도록 리샘플링 보간부(301)와 보간제어부(302)를 구현하는데, 즉 상기 리샘플링 보간부(301)는 A/D 변환되어 입력되는 디지탈 샘플 데이터(x(kTs))를 오프셋값(U(kTs))을 이용하여 샘플과 샘플 사이의 값을 보간하여 출력하고, 보간제어부(302)는 디지탈 심볼 복구기(700)에서 출력되는 클럭 오차값을 이용하여 심볼 클럭을 추정하여 현재의 A/D변환 샘플과 실제 심볼 샘플간의 시간 차이를 계산하고, 그 시간 차이를 오프셋(U(kTs))으로 하여 상기 리샘플링 보간부(301)에 인가하여 보정을 제어한다.
이상에서 상세히 설명한 바와같이 본 발명은 고정 주파수로 A/D변환을 수행하고 모든 클럭 복구를 리샘플러에서 수행하기 때문에 아나로그 소자를 필요로 하지 않아 구현이 용이하고 추가되는 아나로그 잡음이 없어 클럭 복구 성능도 향상되고, 또한 리샘플러보간기의 사용으로 인하여 고정 주파수의 선택이 자유롭고 디지탈 방식이므로 향후 개선을 쉽게 할 수 있으며 다양한 알고리즘의 적용이 용이한 효과가 있다.

Claims (7)

  1. 임의의 값으로 고정된 발진주파수를 출력하는 오실레이터와; 중간주파신호를 입력받아 이를 상기 발진주파수에 동기하여 디지탈신호로 변환하는 A/D컨버터와; 상기 A/D컨버터의 디지탈 신호를 입력받아 그 디지탈신호의 샘플사이의 값을 후술할 디지탈 심볼 복구기의 클럭오차값에 따라 보간하여 출력하는 보간부와; 상기 보간부의 출력신호를 NCO(Numerically-controlled oscillator)의 디지탈신호와 승산하는 승산기와; 상기 승산기의 출력신호를 복조하는 복조기와; 상기 복조기의 복조신호에 의해 디지탈 심볼 타이밍을 복구하여 그에 따른 클럭오차값을 상기 보간부로 출력하는 디지탈 심볼 복구기를 포함하여 구성한 것을 특징으로 하는 디지탈 심볼 복구용 보간기.
  2. 제1 항에 있어서, 보간부는 디지탈심볼복구기의 클럭오차값을 입력받아 심볼 클럭을 추정하여 현재의 A/D샘플과 실제 심볼 샘플과의 시간차이를 계산하여 그에 따른 오프셋 신호 및 마스크 플래그 신호를 출력하는 보간제어부와, 상기 보간제어부의 오프셋 신호와 마스크 플래그 신호에 의해 샘플과 샘플사이의 값을 보간하는 리샘플링 보간부로 구성된 것을 특징으로 하는 디지탈 심볼 복구용 보간기.
  3. 제2 항에 있어서, 리샘플링 보간부는 디지탈 샘플을 입력받아 이를 필터링하는 다수의 필터로 이루어진 필터부와; 상기 필터부의 출력신호와 오프셋 신호를 승산 및 가산하여 그에 따른 보간신호를 출력하는 연산부로 구성된 것을 특징으로 하 는 디지탈 심볼 복구용 보간기.
  4. 제2 항에 있어서, 리샘플링 보간부는 디지탈 샘플을 입력받아 이를 필터링하는 다수의 필터로 이루어진 필터부와; 상기 필터부의 출력신호와 오프셋 신호를 승산 및 가산하여 그에 따른 보간신호를 출력하는 연산부와; 상기 연산부의 출력신호를 입력받아 그 출력신호중 마스크할 데이터를 보간제어부의 마스크 플래그 신호에 의해 제거하는 데이터 마스크 프로세싱부로 구성한 것을 특징으로 하는 디지탈 심볼 복구용 보간기.
  5. 제3 항 또는 제4 항에 있어서, 필터부는 디지탈 샘플을 입력받아 이를 순차적으로 지연하는 다수의 지연기와; 상기 다수의 지연기의 출력신호를 각기 해당되는 다항식 근사계수와 승산하여 입력받아 이를 순차적으로 가산하는 다수의 가산기로 구성된 것을 특징으로 하는 디지탈 심볼 복구용 보간기.
  6. 제2 항에 있어서, 보간제어부는 클럭 오차값과 샘플링비값을 가산하는 제1 가산기와, 후술할 제1 지연기의 지연신호와 '-1'을 가산하는 제2 가산기와, 사기 제1,제2 가산기의 가산신호를 입력받아 이를 마스크 플래그에 의해 먹싱하는 멀티플렉서와, 상기 멀티플렉서의 출력신호와 후술할 제2 지연기의 지연신호를 가산하는 제3 가산기와, 상기 제3 가산기의 가산신호를 입력받아 그 가산신호의 소수부를 제거하는 소수제거부와, 상기 제3 가산기의 가산신호와 상기 소수제거부의 출력신호의 차이를 구하는 감산기와, 상기 소수제거부의 출력신호를 지연하여 그에 따른 오프셋값을 출력하는 제2 지연기와, 상기 감산기의 차이신호를 소정 지연하는 제1 지연기와, 상기 제1 지연기의 지연신호를 입력받아 마스크 플래그 신호를 발생하는 마스크 플래그 제너레이터로 구성한 것을 특징으로 하는 디지탈 심볼 복구용 보간기.
  7. 제1 항에 있어서, 보간부는 디지탈 심볼 복구기의 클럭오차값을 입력받아 심볼 클럭을 추정하여 현재의 A/D샘플과 실제 심볼 샘플과의 시간 차이를 계산하여 그에 따른 오프셋 신호 및 마스크 플래그 신호를 출력하는 보간제어부와; 상기 보간제어부의 오프셋 신호를 입력받아 이를 상기 마스크 플래그 신호에 의해 마스크 처리하여 후술할 리샘플링 보간부의 출력주파수와 동일한 신호를 출력하는 데이터 마스크 프로세싱부와; 디지탈 샘플 입력 데이터를 상기 보간제어부의 마스크 플래그 신호와 상기 데이터 마스크 프로세싱부의 출력신호에 의해 샘플과 샘플사이의 값을 보간하여 출력하는 리샘플링 보간부로 구성한 것을 특징으로 하는 디지탈 심볼 복구용 보간기.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6553537B1 (en) 1998-12-11 2003-04-22 Matsushita Electric Industrial Co., Ltd. Reed-Solomon decoding apparatus and control method therefor
KR20040008872A (ko) * 2002-07-19 2004-01-31 주식회사 오픈솔루션 오.에프.디.엠 수신기
KR100668612B1 (ko) * 2004-11-09 2007-01-16 엘지전자 주식회사 디지털 방식 클럭 복구기

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890003191A (ko) * 1987-07-21 1989-04-13 다니이 아끼오 시간축 보정장치
JPH0766687A (ja) * 1993-08-20 1995-03-10 Nippon Columbia Co Ltd ディジタル信号処理装置
KR19980023730A (ko) * 1996-09-30 1998-07-06 배순훈 가변 레이트 복조기의 심볼 타이밍 복원 회로
KR0178750B1 (ko) * 1996-02-13 1999-05-15 김광호 전-디지탈 심볼타이밍 복구장치
KR19990055484A (ko) * 1997-12-27 1999-07-15 구자홍 심볼 타이밍 복구장치 및 방법
KR100247349B1 (ko) * 1997-04-22 2000-03-15 윤종용 심볼타이밍복구장치

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR890003191A (ko) * 1987-07-21 1989-04-13 다니이 아끼오 시간축 보정장치
JPH0766687A (ja) * 1993-08-20 1995-03-10 Nippon Columbia Co Ltd ディジタル信号処理装置
KR0178750B1 (ko) * 1996-02-13 1999-05-15 김광호 전-디지탈 심볼타이밍 복구장치
KR19980023730A (ko) * 1996-09-30 1998-07-06 배순훈 가변 레이트 복조기의 심볼 타이밍 복원 회로
KR100247349B1 (ko) * 1997-04-22 2000-03-15 윤종용 심볼타이밍복구장치
KR19990055484A (ko) * 1997-12-27 1999-07-15 구자홍 심볼 타이밍 복구장치 및 방법

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