JP3082757B2 - ガードインターバル相関器及びその相関取得方法 - Google Patents
ガードインターバル相関器及びその相関取得方法Info
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/26—Systems using multi-frequency codes
- H04L27/2601—Multicarrier modulation systems
- H04L27/2647—Arrangements specific to the receiver only
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Description
ル相関を計算する際に好適なガードインターバル相関器
及びその相関取得方法に関する。
られた周波数帯域で伝送する方式の一つとして、QAM
(256直交振幅変調)等の多値変調されたディジタル
情報を多数の搬送波を用いて伝送するOFD(直交周波
数分割多重)方式が知られている。
回路とされるガードインターバル相関を計算するための
ガードインターバル相関器が用いられている。
例を、図4に示す。図4に示すガードインターバル相関
器は、累算回路6〜9、選択回路10及びタイミング調
整回路11を備えている。
のデータを累算する。選択回路10は、累算回路6〜9
の出力を切換えて出力する。タイミング調整回路11
は、累算回路6〜9のリセット及び選択回路10の切換
えのタイミングを生成する。すなわち、累算回路6〜9
に対して1クロックずつずれた累算動作を行わせる。ま
た、選択回路10に対して1クロックずつずれた選択動
作を行わせる。
11によってタイミングがとられている累算回路6〜9
がそれぞれ図5の矢印の期間で計算を行う。計算終了時
には、タイミング調整回路11によってタイミングがと
られている選択回路10から計算結果(相関値)が出力
される。
来のガードインターバル相関器では、ガードインターバ
ル長をNとすると、最新のn個の累算値(相関値)をリ
アルタイムに計算するためには、N個の累算回路6〜9
が必要となる。言換えれば、Nが大きくなるに従い、累
算回路6〜9が増えることになるので、回路規模の増大
を招いてしまう。
度を少なくすると、計算の精度である相関の精度が得ら
れなくなってしまうという問題がある。
たものであり、相関の精度を低下させることなく、回路
規模の増大を抑えることができるガードインターバル相
関器及びその相関取得方法を提供することができるよう
にするものである。
インターバル相関器は、入力値に対しガードインターバ
ル長分の遅延を行う第1の遅延手段と、第1の遅延手段
の出力と1クロック遅延した相関出力との減算を行う減
算手段と、入力値と減算手段の出力とを加算する加算手
段と、加算手段によって加算された値を1クロック遅延
させて相関出力とするとともに、相関出力を減算手段に
与える第2の遅延手段とを備え、加算手段は、入力値と
第2の遅延手段の出力とを加算し、減算回路2は、第1
の遅延手段の出力と加算手段の出力とを減算し、減算結
果を第2の遅延手段に出力し、第1の遅延手段、減算手
段及び加算手段の動作状態は、リセット手段によって監
視されるとともに、リセット手段は第1の遅延手段、減
算手段及び加算手段の動作状態が変化したとき、リセッ
トパルスを生成することを特徴とする。また、リセット
手段は、動作開始時に、第1の遅延手段、減算手段及び
加算手段にリセットパルスを出力するようにすることが
できる。また、リセット手段は、動作中にガードインタ
ーバル長が変化したとき、リセットパルスを出力するよ
うにすることができる。請求項4に記載のガードインタ
ーバルの相関取得方法は、入力値に対しガードインター
バル長分の遅延を行う第1の工程と、遅延された出力と
1クロック遅延した相関出力との減算を行う第2の工程
と、入力値と減算された出力とを加算する第3の工程
と、加算された値を1クロック遅延させて相関出力とす
るとともに、相関出力を第2の工程に与える第4の工程
と、第3の工程にて、入力値と1クロック遅延させた相
関出力とを加算する第5の工程と、第2の工程にて、第
5の工程における加算出力と第1の工程における遅延出
力とを減算する第6の工程と、第1〜第3又は第5及び
第6の工程におけるそれぞれの手順を監視するととも
に、それぞれの手順が変化したとき、リセットパルスを
生成する第7の工程とを備えることを特徴とする。ま
た、第7の工程には、動作開始時に、第1〜第3又は第
5及び第6の工程における手順をリセットパルスによっ
てリセットさせる工程が含まれるようにすることができ
る。また、第7の工程には、動作中にガードインターバ
ル長が変化したとき、リセットさせる工程が含まれるよ
うにすることができる。本発明に係るガードインターバ
ル相関器及びその相関取得方法においては、入力値に対
するガードインターバル長分の遅延を行い、遅延された
出力と1クロック遅延した相関出力との減算を行うとと
もに、入力値と減算された出力とを加算し、さらに加算
された値を1クロック遅延させて相関出力とする。
て説明する。
ードインターバル相関器の第1の実施の形態を示すブロ
ック図、図2は、図1のガードインターバル相関器の動
作を説明するためのタイミングチャートである。
遅延回路1、減算回路2、加算回路3、リセット回路4
及び遅延回路5を備えている。
ードインターバル長分の遅延を行う。減算回路2は、遅
延回路5の出力である相関出力から遅延回路1で遅延し
た値を減算する。加算回路3は、入力した値(乗算値)
と減算回路2で計算した値とを加算する。
2及び加算回路3をリセットする。第2の遅延手段とし
ての遅延回路5は、加算回路3で加算した値を1クロッ
ク遅延させる。
ル相関器の動作を、図2を用いて説明する。
長の変化といった動作条件が変化した場合、回路のリセ
ット動作が必要となる。そのため、リセット回路4が遅
延回路1、減算回路2及び加算回路3の動作状態を監視
し、状態が変わった場合にリセットパルスを生成する。
の通りである。
リセット回路4からリセットパルスが出力されると、遅
延回路1、減算回路2及び加算回路3は全て0にリセッ
トされる。
(乗算値)をA1とし、これに続くデータをA2,A3
・・・とする。また、ガードインターバル長をnとす
る。これにより、遅延回路1ではnクロックデータが遅
延する。つまり、nクロック間だけ0が出力され、n+
1クロック後にA1のデータが出力される。
回路2への遅延回路1の出力と遅延回路5の出力とは共
に0である。このため、減算回路2の出力も0である。
であるA1となる。この値が遅延回路5にて1クロック
遅延された相関出力となる。リセットパルスが入力され
た1クロック後になると、減算回路2の入力はA1と0
となる。減算回路2では、(A1−0)を計算し、A1
を出力する。
A2と減算回路2からのA1とが入力される。加算回路
3は、(A1+A2)を計算して出力する。加算回路3
からの出力(A1+A2)は、遅延回路5にて1クロッ
ク遅延され相関出力とされる。この値をS(1,2)と
する。以下、このような手順をn繰返すことにより、S
(1,n)が得られる。
ル長分)の累算値が必要となる。リセット時の動作が完
了した時点で、累算値(相関値)は最新のn個の累算値
となっている。(n+1)クロック後の動作では、遅延
回路1からA1が出力されるため、減算回路2ではS
(1,n)−A1を計算する。
ると、S(1,n)−A1+(An+1)となる。これ
はS(2,n+1)と等しくなる。以下、このような手
順の繰返しにより、常に最新のn個の累算値を得ること
ができる。
回路1により、入力値に対するガードインターバル長分
の遅延を行い、減算回路2により、遅延された出力と1
クロック遅延した相関出力との減算を行うとともに、加
算回路3により、入力値と減算された出力とを加算し、
さらに遅延回路5により、加算された値を1クロック遅
延させて相関出力とするようにしたので、相関の精度を
低下させることなく、回路規模の増大を抑えることがで
きる。
ードインターバル相関器の第2の実施の形態を示すブロ
ック図である。
回路3の出力側に設けている。このような構成では、減
算回路2により、加算回路3の出力と遅延回路1の出力
とを減算することで、第1の実施の形態と同様の効果が
得られる。
バル相関器及びその相関取得方法によれば、入力値に対
するガードインターバル長分の遅延を行い、遅延された
出力と1クロック遅延した相関出力との減算を行うとと
もに、入力値と減算された出力とを加算し、さらに加算
された値を1クロック遅延させて相関出力とするように
したので、相関の精度を低下させることなく、回路規模
の増大を抑えることができる。
施の形態を示すブロック図である。
するためのタイミングチャートである。
施の形態を示すブロック図である。
ク図である。
するためのタイミングチャートである。
Claims (6)
- 【請求項1】 入力値に対しガードインターバル長分の
遅延を行う第1の遅延手段と、 前記第1の遅延手段の出力と1クロック遅延した相関出
力との減算を行う減算手段と、 前記入力値と前記減算手段の出力とを加算する加算手段
と、 前記加算手段によって加算された値を1クロック遅延さ
せて前記相関出力とするとともに、前記相関出力を前記
減算手段に与える第2の遅延手段とを備え、 前記加算手段は、前記入力値と前記第2の遅延手段の出
力とを加算し、前記減算回路2は、前記第1の遅延手段
の出力と前記加算手段の出力とを減算し、減算結果を前
記第2の遅延手段に出力し、 前記第1の遅延手段、減算手段及び加算手段の動作状態
は、リセット手段によって監視されるとともに、前記リ
セット手段は前記第1の遅延手段、減算手段及び加算手
段の動作状態が変化したとき、リセットパルスを生成す
る ことを特徴とするガードインターバル相関器。 - 【請求項2】 前記リセット手段は、動作開始時に、前
記第1の遅延手段、減算手段及び加算手段に前記リセッ
トパルスを出力することを特徴とする請求項1に記載の
ガードインターバル相関器。 - 【請求項3】 前記リセット手段は、動作中に前記ガー
ドインターバル長が変化したとき、前記リセットパルス
を出力することを特徴とする請求項1に記載のガードイ
ンターバル相関器。 - 【請求項4】 入力値に対しガードインターバル長分の
遅延を行う第1の工程と、 前記遅延された出力と1クロック遅延した相関出力との
減算を行う第2の工程と、 前記入力値と前記減算された出力とを加算する第3の工
程と、 前記加算された値を1クロック遅延させて前記相関出力
とするとともに、前記相関出力を前記第2の工程に与え
る第4の工程と、前記第3の工程にて、前記入力値と前記1クロック遅延
させた前記相関出力とを加算する第5の工程と、 前記第2の工程にて、前記第5の工程における加算出力
と前記第1の工程における遅延出力とを減算する第6の
工程と、 前記第1〜第3又は第5及び第6の工程におけるそれぞ
れの手順を監視するとともに、それぞれの手順が変化し
たとき、リセットパルスを生成する第7の工程と を備え
ることを特徴とするガードインターバルの相関取得方
法。 - 【請求項5】 前記第7の工程には、動作開始時に、前
記第1〜第3又は第5及び第6の工程における手順を前
記リセットパルスによってリセットさせる工程が含まれ
ることを特徴とする請求項4に記載のガードインターバ
ルの相関取得方法。 - 【請求項6】 前記第7の工程には、動作中に前記ガー
ドインターバル長が変化したとき、前記リセットさせる
工程が含まれることを特徴とする請求項4に記載のガー
ドインターバル相関器。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11000115A JP3082757B2 (ja) | 1999-01-04 | 1999-01-04 | ガードインターバル相関器及びその相関取得方法 |
EP99125963A EP1018828A3 (en) | 1999-01-04 | 1999-12-27 | Guard interval correlator and correlation method therefor for OFDM signals |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11000115A JP3082757B2 (ja) | 1999-01-04 | 1999-01-04 | ガードインターバル相関器及びその相関取得方法 |
Publications (2)
Publication Number | Publication Date |
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JP2000201129A JP2000201129A (ja) | 2000-07-18 |
JP3082757B2 true JP3082757B2 (ja) | 2000-08-28 |
Family
ID=11465066
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
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Country Status (2)
Country | Link |
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EP (1) | EP1018828A3 (ja) |
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Families Citing this family (3)
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JP5006097B2 (ja) * | 2007-04-24 | 2012-08-22 | 京セラ株式会社 | 受信制御方法および無線通信装置 |
JP4359638B2 (ja) * | 2007-08-24 | 2009-11-04 | Okiセミコンダクタ株式会社 | 相関演算器及び相関演算装置 |
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---|---|---|---|---|
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SE514986C2 (sv) * | 1995-03-01 | 2001-05-28 | Telia Ab | Metod och anordning för synkronisering vid OFDM-system |
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DE69739012D1 (de) * | 1997-09-04 | 2008-11-06 | Sony Deutschland Gmbh | Übertragungssystem für OFDM-Signale mit optimierter Synchronisation |
-
1999
- 1999-01-04 JP JP11000115A patent/JP3082757B2/ja not_active Expired - Lifetime
- 1999-12-27 EP EP99125963A patent/EP1018828A3/en not_active Withdrawn
Also Published As
Publication number | Publication date |
---|---|
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EP1018828A2 (en) | 2000-07-12 |
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