JP2603134B2 - 移動平均処理装置 - Google Patents
移動平均処理装置Info
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は移動平均処理装置に関し、特に、簡易に回
路構成で高速に移動平均を求めることのできる装置の構
成に関する。
路構成で高速に移動平均を求めることのできる装置の構
成に関する。
［従来の技術］ 被測定対象物の状態を監視するためには、各種センサ
が一般に用いられる。このとき、被測定対象物の状態を
正確に把握するためにはセンサの出力に含まれる雑音成
分を除去する必要がある。このようなセンサ出力等の雑
音を含む信号系列から雑音を除去し、正確な入力信号系
列を導出するために、入力信号系列に対し移動平均処理
を施すことが一般によく行なわれる。
が一般に用いられる。このとき、被測定対象物の状態を
正確に把握するためにはセンサの出力に含まれる雑音成
分を除去する必要がある。このようなセンサ出力等の雑
音を含む信号系列から雑音を除去し、正確な入力信号系
列を導出するために、入力信号系列に対し移動平均処理
を施すことが一般によく行なわれる。
移動平均とは、データ列（所定サンプリング周期でサ
ンプリングされたサンプル値系列）｛Ai｝が与えられた
場合に、データAiに対して隣接する数項の平均値をとる
手法である。入力データ列が時間的に離散化されたサン
プル値系列である場合、移動平均処理を行なうことは、
低域通過型フィルタ処理を行なうことに相当する。従来
用いられてきた移動平均処理を行なう方法は大別して２
通りに分けられる。ソフトウェア処理を行なう方法とデ
ィジタルフィルタによりハードウェア処理する方法であ
る。以下、両方法について説明する。
ンプリングされたサンプル値系列）｛Ai｝が与えられた
場合に、データAiに対して隣接する数項の平均値をとる
手法である。入力データ列が時間的に離散化されたサン
プル値系列である場合、移動平均処理を行なうことは、
低域通過型フィルタ処理を行なうことに相当する。従来
用いられてきた移動平均処理を行なう方法は大別して２
通りに分けられる。ソフトウェア処理を行なう方法とデ
ィジタルフィルタによりハードウェア処理する方法であ
る。以下、両方法について説明する。
まずソフトウェア処理により移動平均を求める方法に
ついて説明する。この場合、入力データ系列はまず処理
系（コンピュータ等）の記憶装置へ格納される。たとえ
ば５項の移動平均を行なう場合には、 Ai＝（Ai-2＋Ai-1＋Ai＋Ai+1＋Ai+2）/5 ……（１） なる演算が逐次実行される。この場合、処理系において
は、その記憶装置に格納された各データを順次読出して
上式（１）の演算が各データに対して実行される。この
演算は、実際には１回の演算処理で求めれらるのではな
く、数回の加算および１回の除算により実行されること
になる。
ついて説明する。この場合、入力データ系列はまず処理
系（コンピュータ等）の記憶装置へ格納される。たとえ
ば５項の移動平均を行なう場合には、 Ai＝（Ai-2＋Ai-1＋Ai＋Ai+1＋Ai+2）/5 ……（１） なる演算が逐次実行される。この場合、処理系において
は、その記憶装置に格納された各データを順次読出して
上式（１）の演算が各データに対して実行される。この
演算は、実際には１回の演算処理で求めれらるのではな
く、数回の加算および１回の除算により実行されること
になる。
ハードウェア処理方法においては、上式（１）がハー
ドウェアにより処理される。第８図にディジタルフィル
タ（FIRフィルタ：有限長インパルス応答フィルタ）を
用いた５項の移動平均処理を行なう装置の構成例を示
す。
ドウェアにより処理される。第８図にディジタルフィル
タ（FIRフィルタ：有限長インパルス応答フィルタ）を
用いた５項の移動平均処理を行なう装置の構成例を示
す。
第８図を参照して、従来の移動平均処理装置は、縦続
接続された第１ないし第４の遅延素子51a,51b,51cおよ
び51d、入力データおよび各遅延素子51a〜51dの出力を
予め定められた係数で乗算する乗算器52a,52b,52c,52d,
52eおよび各乗算器51a〜51e出力を加算して出力するた
めに縦続接続された第１ないし第４の加算器53a,53b,53
cおよび53dも含む。
接続された第１ないし第４の遅延素子51a,51b,51cおよ
び51d、入力データおよび各遅延素子51a〜51dの出力を
予め定められた係数で乗算する乗算器52a,52b,52c,52d,
52eおよび各乗算器51a〜51e出力を加算して出力するた
めに縦続接続された第１ないし第４の加算器53a,53b,53
cおよび53dも含む。
第１ないし第４の遅延素子51a〜51dの各々には与えら
れたデータをそれぞれ入力データの10サンプリング周期
に対応する時間遅延させた後次段の遅延素子へ伝達す
る。乗算器52aは入力端子54から与えられる入力データ
に対し係数（1/5）を乗算して出力する。乗算器51bは第
１の遅延素子51a出力に係数（1/5）を乗算して出力す
る。乗算器52cは第２の遅延素子51b出力係数（1/5）で
乗算して出力する。乗算器52dは第３の遅延素子51cの出
力に係数（1/5）を乗算して出力する。乗算器52eは第４
の遅延素子51d出力を係数（1/5）で乗算して出力する。
れたデータをそれぞれ入力データの10サンプリング周期
に対応する時間遅延させた後次段の遅延素子へ伝達す
る。乗算器52aは入力端子54から与えられる入力データ
に対し係数（1/5）を乗算して出力する。乗算器51bは第
１の遅延素子51a出力に係数（1/5）を乗算して出力す
る。乗算器52cは第２の遅延素子51b出力係数（1/5）で
乗算して出力する。乗算器52dは第３の遅延素子51cの出
力に係数（1/5）を乗算して出力する。乗算器52eは第４
の遅延素子51d出力を係数（1/5）で乗算して出力する。
第１の加算器53aは乗算器52a,52b出力を加算する。第
２の加算器53bは乗算器52c出力と加算器53a出力とを加
算する。加算器53cは、乗算器52d出力と加算器53b出力
とを加算する。第４の加算器53dは第５の乗算器52e出力
と第３の加算器53c出力とを加算する。加算器53dから出
力端子55を介して出力データが出力される。次に動作に
ついて簡単に説明する。
２の加算器53bは乗算器52c出力と加算器53a出力とを加
算する。加算器53cは、乗算器52d出力と加算器53b出力
とを加算する。第４の加算器53dは第５の乗算器52e出力
と第３の加算器53c出力とを加算する。加算器53dから出
力端子55を介して出力データが出力される。次に動作に
ついて簡単に説明する。
今、入力端子54にサンプリングデータAiが与えられた
場合を考える。このとき、遅延素子51a〜51dからはそれ
ぞれ１サンプリング周期前のデータAi-1,2サンプリング
周期前の入力データAi-2,3サンプリング周期前の入力デ
ータAi-3および４サンプリング周期前の入力データAi-4
が出力される。乗算器52a〜52eはそれぞれ与えられてデ
ータに対し係数（1/5）を乗算して加算器へ出力する。
したがって、第４の加算器53dからは、 （Ai＋Ai-1＋Ai-2＋Ai-3＋Ai-4）/5 ……（２） が出力され、出力端子55より出力データ（移動平均値）
として出力される。
場合を考える。このとき、遅延素子51a〜51dからはそれ
ぞれ１サンプリング周期前のデータAi-1,2サンプリング
周期前の入力データAi-2,3サンプリング周期前の入力デ
ータAi-3および４サンプリング周期前の入力データAi-4
が出力される。乗算器52a〜52eはそれぞれ与えられてデ
ータに対し係数（1/5）を乗算して加算器へ出力する。
したがって、第４の加算器53dからは、 （Ai＋Ai-1＋Ai-2＋Ai-3＋Ai-4）/5 ……（２） が出力され、出力端子55より出力データ（移動平均値）
として出力される。
この上式（２）は上式（１）と異なっているように見
えるものの、出力されるデータ系列は、入力端子54へ与
えられる入力データ系列の移動平均値系列であり、同様
の演算を行なっている。
えるものの、出力されるデータ系列は、入力端子54へ与
えられる入力データ系列の移動平均値系列であり、同様
の演算を行なっている。
［発明が解決しようとする課題］ 上述のソフトウェア処理を用いて移動平均処理を行な
う場合には、１回のデータの処理に対し多数回の加算演
算処理が必要となり、移動平均処理を高速で行なうこと
が一般に困難である。すなわち通常、上式（１）または
（２）の演算を行なうためには、たとえばまず最初に２
つのデータの加算を行ない、この加算結果をレジスタに
格納し、次にこのレジスタに格納された値と次のデータ
との加算が行なわれる。この加算が所定回数行なわれた
後に除算が行なわれる。ソフトウェア処理における除算
は、通常減算処理、すなわち加算処理と同様であり、ソ
フトウェア処理におけるデータ処理においては複数回の
加算演算処理が必要となり、移動平均処理を高速に行な
うことができない。また、この演算を行なうためには、
入力データおよび出力データを格納するための記憶装置
が必要となる。
う場合には、１回のデータの処理に対し多数回の加算演
算処理が必要となり、移動平均処理を高速で行なうこと
が一般に困難である。すなわち通常、上式（１）または
（２）の演算を行なうためには、たとえばまず最初に２
つのデータの加算を行ない、この加算結果をレジスタに
格納し、次にこのレジスタに格納された値と次のデータ
との加算が行なわれる。この加算が所定回数行なわれた
後に除算が行なわれる。ソフトウェア処理における除算
は、通常減算処理、すなわち加算処理と同様であり、ソ
フトウェア処理におけるデータ処理においては複数回の
加算演算処理が必要となり、移動平均処理を高速に行な
うことができない。また、この演算を行なうためには、
入力データおよび出力データを格納するための記憶装置
が必要となる。
また、ディジタルフィルタを用いたハードウェアにお
いて移動平均を行なう方法においては、この演算処理は
一般的にソフトウェア処理時に比べて高速で行なうこと
が可能である。しかしながら、Ｍ項の移動処理を実行す
るためには、Ｍ個の乗算器と（Ｍ−１）個の加算器が必
要となり、装置の規模が大きくなる。また、一旦ハード
ウェア構成を決定してしまうと、移動平均の項数などの
処理条件が一意的に決定されてしまい、これらの条件の
変更は一般的に困難である。
いて移動平均を行なう方法においては、この演算処理は
一般的にソフトウェア処理時に比べて高速で行なうこと
が可能である。しかしながら、Ｍ項の移動処理を実行す
るためには、Ｍ個の乗算器と（Ｍ−１）個の加算器が必
要となり、装置の規模が大きくなる。また、一旦ハード
ウェア構成を決定してしまうと、移動平均の項数などの
処理条件が一意的に決定されてしまい、これらの条件の
変更は一般的に困難である。
この発明の目的は上述のような従来の移動平均処理手
法の有する欠点を除去する改良された移動平均処理装置
を提供することである。
法の有する欠点を除去する改良された移動平均処理装置
を提供することである。
この発明の他の目的は小規模なハードウェア構成で高
速に移動平均処理を行なうことのできる移動平均処理装
置を提供することである。
速に移動平均処理を行なうことのできる移動平均処理装
置を提供することである。
この発明のさらに他の目的は、移動平均処理における
処理条件の変更に対しても容易に対処することのできる
移動平均処理装置を提供することである。
処理条件の変更に対しても容易に対処することのできる
移動平均処理装置を提供することである。
［課題を解決するための手段］ この発明にかかる移動平均処理装置は、入力サンプル
データに対してＮサンプリング期間前のデータを出力す
る遅延回路と、入力サンプルデータをその一方入力に受
ける加算器と、加算器出力の１サンプル期間前のデータ
を出力する第２の遅延回路と、第１および第２の遅延回
路出力の差をとる減算器と、減算器出力を係数（Ｎ−
１）で除算して出力する除算器とを備える。加算器の他
方入力には減算器の出力が与えられる。減算器は、好ま
しくは与えられたデータを下位ビット方向へ所定ビット
数シフトさせるシフト手段により構成される。このシフ
ト手段は、好ましくは複数の入力信号線と出力信号線の
交差部に対応して配置されるスイッツング素子と、対角
線方向に配置されたスイッチング素子に結合され、対応
のスイッチング素子を導通状態とする複数の制御信号線
とを含む。
データに対してＮサンプリング期間前のデータを出力す
る遅延回路と、入力サンプルデータをその一方入力に受
ける加算器と、加算器出力の１サンプル期間前のデータ
を出力する第２の遅延回路と、第１および第２の遅延回
路出力の差をとる減算器と、減算器出力を係数（Ｎ−
１）で除算して出力する除算器とを備える。加算器の他
方入力には減算器の出力が与えられる。減算器は、好ま
しくは与えられたデータを下位ビット方向へ所定ビット
数シフトさせるシフト手段により構成される。このシフ
ト手段は、好ましくは複数の入力信号線と出力信号線の
交差部に対応して配置されるスイッツング素子と、対角
線方向に配置されたスイッチング素子に結合され、対応
のスイッチング素子を導通状態とする複数の制御信号線
とを含む。
［作用］ 第１の遅延回路は入力データに対しＮサンプリング期
間前のデータを出力する。加算器、第２の遅延回路およ
び減算器は累算器を構成する。第２の遅延回路には入力
データに対し１サンプリング期間前の入力データからＮ
サンプリング期間前のデータの和が格納される。したが
って、減算器からは、入力データに対し１サンプリング
期間前から（Ｎ−１）期間前の入力データの和が出力さ
れる。したがって除算器により係数（Ｎ−１）で除算す
ることにより（Ｎ−１）項の移動平均処理を行なうこと
が可能となる。除算器はシフタにより構成されるため、
通常の乗算器と同様の構成を備える場合と比べ、単にそ
のデータビット位置をシフトするだけで除算を実行する
ことができ、ゲート伝搬遅延を大幅に低減することがで
き、簡易な回路構成で高速で除算を実行することのでき
る除算器を実現することができる。
間前のデータを出力する。加算器、第２の遅延回路およ
び減算器は累算器を構成する。第２の遅延回路には入力
データに対し１サンプリング期間前の入力データからＮ
サンプリング期間前のデータの和が格納される。したが
って、減算器からは、入力データに対し１サンプリング
期間前から（Ｎ−１）期間前の入力データの和が出力さ
れる。したがって除算器により係数（Ｎ−１）で除算す
ることにより（Ｎ−１）項の移動平均処理を行なうこと
が可能となる。除算器はシフタにより構成されるため、
通常の乗算器と同様の構成を備える場合と比べ、単にそ
のデータビット位置をシフトするだけで除算を実行する
ことができ、ゲート伝搬遅延を大幅に低減することがで
き、簡易な回路構成で高速で除算を実行することのでき
る除算器を実現することができる。
またシフタとして、入力信号線と出力線号線との間に
スイッチング素子を設け、このスイッチング素子に選択
的に導通状態としているため、シフトレジスタなどを用
いる構成と比べて回路構成を大幅に簡略化することがで
き、複雑な制御動作を必要とすることのない簡易な回路
構成のシフタを実現することができる。
スイッチング素子を設け、このスイッチング素子に選択
的に導通状態としているため、シフトレジスタなどを用
いる構成と比べて回路構成を大幅に簡略化することがで
き、複雑な制御動作を必要とすることのない簡易な回路
構成のシフタを実現することができる。
［発明の実施例］ 第１図にこの実施例の一実施例である移動平均処理装
置の構成を示す。第１図を参照して、移動平均処理装置
は、入力端子54を介して与えられる入力データに対し６
サンプリング期間前のデータを出力する遅延回路５と、
６個の連続する入力データ列の総和を格納するととに、
入力データに対し１サンプリング期間前から５サンプリ
ング期間前の５個の連続するデータの和を出力する累算
器６と、累算器６出力を所定の係数（1/5）倍して出力
する乗算器４とを含む。乗算器４から出力端子55を介し
て移動平均値データが出力される。
置の構成を示す。第１図を参照して、移動平均処理装置
は、入力端子54を介して与えられる入力データに対し６
サンプリング期間前のデータを出力する遅延回路５と、
６個の連続する入力データ列の総和を格納するととに、
入力データに対し１サンプリング期間前から５サンプリ
ング期間前の５個の連続するデータの和を出力する累算
器６と、累算器６出力を所定の係数（1/5）倍して出力
する乗算器４とを含む。乗算器４から出力端子55を介し
て移動平均値データが出力される。
遅延回路５は６段の縦続接続された遅延素子1a,1b,1
c,1d,1e,および1fを含む。この遅延素子1a〜1fの各々
は、入力端子54を介して入力データが与えられる度ごと
に、与えられたデータを次段の遅延素子へ転送するとと
もに、与えられたデータをラッチする。したがって、遅
延回路５の各遅延素子1a〜1fの各々が有する遅延時間は
入力データのサンプリング期間そのものに等しいもので
はなく、入力端子54に与えられる入力データの周期に対
応する。
c,1d,1e,および1fを含む。この遅延素子1a〜1fの各々
は、入力端子54を介して入力データが与えられる度ごと
に、与えられたデータを次段の遅延素子へ転送するとと
もに、与えられたデータをラッチする。したがって、遅
延回路５の各遅延素子1a〜1fの各々が有する遅延時間は
入力データのサンプリング期間そのものに等しいもので
はなく、入力端子54に与えられる入力データの周期に対
応する。
累算回路６は、入力端子54を介して与えられた入力デ
ータをその一方入力に受ける加算器２と、加算器２の出
力を１サンプリング期間に対応する期間遅延させて出力
する遅延素子1gと、遅延素子1g出力と遅延回路５出力と
の減算を行なって出力する減算器３とを含む。減算器３
の出力は加算器２の他方入力へ与えられる。この遅延素
子1a〜1fおよび1gのデータの転送タイミイングは同期が
とられている。次に動作について説明する。
ータをその一方入力に受ける加算器２と、加算器２の出
力を１サンプリング期間に対応する期間遅延させて出力
する遅延素子1gと、遅延素子1g出力と遅延回路５出力と
の減算を行なって出力する減算器３とを含む。減算器３
の出力は加算器２の他方入力へ与えられる。この遅延素
子1a〜1fおよび1gのデータの転送タイミイングは同期が
とられている。次に動作について説明する。
入力端子54には所定なサンプリング周期でサンプリン
グされたディジタルデータが伝達される。このとき、入
力データのサンプリング周期と、入力端子54へ与えられ
る入力データの印加周期とは一致してもよく、また、一
致しなくてもよい。加算回路２へは、入力端子54を介し
て入力データが順次伝達される。この加算器２へ伝達さ
れたデータは、加算器２、遅延素子1eおよび減算器３か
らなる累算回路６により、順次累積される。今、各遅延
素子1a〜1gがリセットされている場合を想定する。この
とき、ｉサイクル後に累算回路６より出力されるデータ
Ｄ（ｉ）は、入力データ｛Ai｝に対して次のようにな
る。
グされたディジタルデータが伝達される。このとき、入
力データのサンプリング周期と、入力端子54へ与えられ
る入力データの印加周期とは一致してもよく、また、一
致しなくてもよい。加算回路２へは、入力端子54を介し
て入力データが順次伝達される。この加算器２へ伝達さ
れたデータは、加算器２、遅延素子1eおよび減算器３か
らなる累算回路６により、順次累積される。今、各遅延
素子1a〜1gがリセットされている場合を想定する。この
とき、ｉサイクル後に累算回路６より出力されるデータ
Ｄ（ｉ）は、入力データ｛Ai｝に対して次のようにな
る。
Ｄ（１）＝A1 Ｄ（２）＝A1＋A2 Ｄ（３）＝A1＋A2＋A3 Ｄ（４）＝A1＋A2＋A3＋A4 Ｄ（５）＝A1＋A2＋A3＋A4＋A5 … Ｄ（ｉ）＝ Ai-4＋Ai-3＋Ai-2＋Ai-1＋Ai たとえば、第６サイクル後における遅延素子1gの出力
は、 A1＋A2＋A3＋A4＋A5＋A6 である。
は、 A1＋A2＋A3＋A4＋A5＋A6 である。
このとき、遅延回路５からは、データA6に対して６サ
ンプリング期間前のデータA1が出力される。減算器３
は、遅延素子1g出力から遅延回路５出力を減算する。し
たがって、減算器３出力は Ｄ（６）＝A2＋A3＋A4＋A5＋A6 となる。このデータＤ（６）は加算器２により、入力デ
ータA7と加算されて遅延素子1gへ伝達され、ラッチされ
る。すなわち、この累算回路６には、常に５項分の入力
データの和が累積されることになる。
ンプリング期間前のデータA1が出力される。減算器３
は、遅延素子1g出力から遅延回路５出力を減算する。し
たがって、減算器３出力は Ｄ（６）＝A2＋A3＋A4＋A5＋A6 となる。このデータＤ（６）は加算器２により、入力デ
ータA7と加算されて遅延素子1gへ伝達され、ラッチされ
る。すなわち、この累算回路６には、常に５項分の入力
データの和が累積されることになる。
この累算回路６出力（すなわち、減算器３出力）は乗
算器４へ伝達され、そこで係数（1/5）倍された後に出
力される。これにより、出力端子55から移動平均値デー
タが得られる。この第１図に示す構成においては、累算
器６は、互いに縦属接続されてループを構成する加算器
２、遅延素子1gおよび減算器３のみで構成されている。
したがって累算回路６から出力データを導出する場合に
おいては、減算器３における遅延時間のみでデータが高
速で出力されることになる。
算器４へ伝達され、そこで係数（1/5）倍された後に出
力される。これにより、出力端子55から移動平均値デー
タが得られる。この第１図に示す構成においては、累算
器６は、互いに縦属接続されてループを構成する加算器
２、遅延素子1gおよび減算器３のみで構成されている。
したがって累算回路６から出力データを導出する場合に
おいては、減算器３における遅延時間のみでデータが高
速で出力されることになる。
第１図に示す乗算器（除算器）を用いて正規化を行な
う場合、この除算器（乗算器）の構成は大規模なものと
なる。この乗算器の構成を簡易化することも可能であ
る。高集積化に適した正規化用の乗算器の構成を第２図
に示す。
う場合、この除算器（乗算器）の構成は大規模なものと
なる。この乗算器の構成を簡易化することも可能であ
る。高集積化に適した正規化用の乗算器の構成を第２図
に示す。
第２図に参照して、遅延回路５は、ｎ段の縦続接続さ
れ遅延素子１−1,1−2,1−（ｎ−１）および１−ｎを含
む。累算回路６は第１図に示す構成と同様である。この
第２図に示す構成において、移動平均の項数は（Ｎ−
１）である。この場合、移動平均値を求めるためには、
累算器回路６出力を（Ｎ−１）で除算する必要がある。
この第２図に示す構成においては、正規化を行なうため
の除算器に代えてシフタ７が設けられる。シフタ７は、
与えられたデータをその桁をずらせて出力する機能を有
している。すなわち、累算回路６から出力されるデータ
は、通常複数ビットでそのデータの振幅すなわち大きさ
が表示される。この複数ビットの表示の桁をずらすこと
により、実質的に除算を行なうものである。第３図にシ
フタ７の具体的構成の一例を示す。
れ遅延素子１−1,1−2,1−（ｎ−１）および１−ｎを含
む。累算回路６は第１図に示す構成と同様である。この
第２図に示す構成において、移動平均の項数は（Ｎ−
１）である。この場合、移動平均値を求めるためには、
累算器回路６出力を（Ｎ−１）で除算する必要がある。
この第２図に示す構成においては、正規化を行なうため
の除算器に代えてシフタ７が設けられる。シフタ７は、
与えられたデータをその桁をずらせて出力する機能を有
している。すなわち、累算回路６から出力されるデータ
は、通常複数ビットでそのデータの振幅すなわち大きさ
が表示される。この複数ビットの表示の桁をずらすこと
により、実質的に除算を行なうものである。第３図にシ
フタ７の具体的構成の一例を示す。
第３図においては、入力データ（すなわち、累算回路
６出力）が５ビットのデータD1〜D5であり、その出力が
３ビットのX1〜X3である場合のシフタの構成が一例とし
て示される。データ出力線X3とデータ入力線D3,D4およ
びD5の交点にそれぞれMOS（絶縁ゲート型トランジス
タ）TR1,TR4およびTR7が設けられる。データ出力線X2と
データ入力線D2,D3およびD4との交点にMOSトランジスタ
TR2,TR5およびTR8が設けられる。データ出力線X1とデー
タ入力線D1,D2およびD3との交点にMOSトランジスタTR3,
TR6およびTR9が設けられる。なお、この説明において
は、入力データと入力信号線および出力データと出力信
号線とは同一の参照符号を付して説明する。MOSトラン
ジスタTR1,TR2およびTR3のゲートへは制御信号S0が伝達
される。MOSトランジスタTR4,TR5およびTR6のゲートへ
は制御信号S1が伝達される。MOSトランジスタTR7,TR8お
よびTR9のゲートへは制御信号S1が伝達される。次にこ
の第３図の示すシフタの動作について説明する。
６出力）が５ビットのデータD1〜D5であり、その出力が
３ビットのX1〜X3である場合のシフタの構成が一例とし
て示される。データ出力線X3とデータ入力線D3,D4およ
びD5の交点にそれぞれMOS（絶縁ゲート型トランジス
タ）TR1,TR4およびTR7が設けられる。データ出力線X2と
データ入力線D2,D3およびD4との交点にMOSトランジスタ
TR2,TR5およびTR8が設けられる。データ出力線X1とデー
タ入力線D1,D2およびD3との交点にMOSトランジスタTR3,
TR6およびTR9が設けられる。なお、この説明において
は、入力データと入力信号線および出力データと出力信
号線とは同一の参照符号を付して説明する。MOSトラン
ジスタTR1,TR2およびTR3のゲートへは制御信号S0が伝達
される。MOSトランジスタTR4,TR5およびTR6のゲートへ
は制御信号S1が伝達される。MOSトランジスタTR7,TR8お
よびTR9のゲートへは制御信号S1が伝達される。次にこ
の第３図の示すシフタの動作について説明する。
今、入力データD1が最下位ビット、D5が最上位ビット
であり、出力データビットX1が最下位ビット、X3は最下
位ビットであるとする。制御信号S0が“H"レベルの場
合、MOSトランジスタTR1,TR2およびTR3がオン状態であ
る。したがって、この場合、入力データD1,D2およびD3
がそれぞれ出力データX1,X2およびX3として出力され
る。この場合、何ら乗算／除算は行なわれていない。
であり、出力データビットX1が最下位ビット、X3は最下
位ビットであるとする。制御信号S0が“H"レベルの場
合、MOSトランジスタTR1,TR2およびTR3がオン状態であ
る。したがって、この場合、入力データD1,D2およびD3
がそれぞれ出力データX1,X2およびX3として出力され
る。この場合、何ら乗算／除算は行なわれていない。
今、制御信号S1が“H"レベルの場合を考える。この場
合、トランジスタTR4,TR5およびTR6がオン状態となる。
そのとき、入力データD2,D3およびD4がそれぞれ出力デ
ータX1,X2およびX3として出力される。したがって、こ
の場合、入力データD2〜D4はそれぞれ１桁下位側へシフ
トされて出力されることになる。すなわち、入力データ
が1/2乗算されて出力されたことになる。
合、トランジスタTR4,TR5およびTR6がオン状態となる。
そのとき、入力データD2,D3およびD4がそれぞれ出力デ
ータX1,X2およびX3として出力される。したがって、こ
の場合、入力データD2〜D4はそれぞれ１桁下位側へシフ
トされて出力されることになる。すなわち、入力データ
が1/2乗算されて出力されたことになる。
次に、制御信号S2が“H"レベルの場合を考える。この
とき、トランジスタTR7,TR8およびTR9がオン状態とな
る。この場合には、入力データD3,D4およびD5が出力デ
ータX1,X2およびX3として出力される。したがって、こ
の場合、入力データD1〜D5は係数1/4乗算されて出力さ
れたことになる。
とき、トランジスタTR7,TR8およびTR9がオン状態とな
る。この場合には、入力データD3,D4およびD5が出力デ
ータX1,X2およびX3として出力される。したがって、こ
の場合、入力データD1〜D5は係数1/4乗算されて出力さ
れたことになる。
この構成において、入力データが５ビットのとき、よ
り正確なデータ出力を行なうには、データ出力も５ビッ
ト表示とすればよい。
り正確なデータ出力を行なうには、データ出力も５ビッ
ト表示とすればよい。
この第３図に示すシフタ構成の場合、移動平均項数は
２のべき乗であり、その正規化係数は1,1/2,1/4,……と
なる。このシフタ回路７に必要とされるトランジスタの
数は、第３図から明らかなように、Ｍビットの入力デー
タに対してＭ個必要なだけである（すなわち、１本の制
御信号線により選択されるトランジスタの数であり、出
力データもＭビット）。もちろんこの場合、シフタにお
ける係数が選択可能な場合には、それに応じて必要とさ
れるトランジスタの個数も増大する。
２のべき乗であり、その正規化係数は1,1/2,1/4,……と
なる。このシフタ回路７に必要とされるトランジスタの
数は、第３図から明らかなように、Ｍビットの入力デー
タに対してＭ個必要なだけである（すなわち、１本の制
御信号線により選択されるトランジスタの数であり、出
力データもＭビット）。もちろんこの場合、シフタにお
ける係数が選択可能な場合には、それに応じて必要とさ
れるトランジスタの個数も増大する。
この第３図に示すシフタを用いた場合、遅延回路５に
含まれる遅延素子の数は、移動平均項数よりも１多く必
要とされるため，奇数段の遅延素子が必要とされる。こ
の第３図に示すシフタ構成を用いた場合、移動平均の項
数が増大しても、それに用いられるMOSトラジスタの数
は入力データのビット長に等しい数だけ必要とされるだ
けであり、乗算回路などの構成に比べて大幅にその占有
面積を低減することができるとともに、回路構成も大幅
に簡略化される。
含まれる遅延素子の数は、移動平均項数よりも１多く必
要とされるため，奇数段の遅延素子が必要とされる。こ
の第３図に示すシフタ構成を用いた場合、移動平均の項
数が増大しても、それに用いられるMOSトラジスタの数
は入力データのビット長に等しい数だけ必要とされるだ
けであり、乗算回路などの構成に比べて大幅にその占有
面積を低減することができるとともに、回路構成も大幅
に簡略化される。
上述の構成では、遅延回路５における遅延量は固定さ
れており、移動平均項数を処理内容に応じて変化させる
ことはできない。そこで、移動平均の項数を可変とする
構成を第４図に示す。
れており、移動平均項数を処理内容に応じて変化させる
ことはできない。そこで、移動平均の項数を可変とする
構成を第４図に示す。
第４図を参照して、移動平均項数を可変とするため
に、入力端子54からの入力データを所定時間遅延させる
第１の遅延回路8aおよび第２の遅延回路8bが設けられ
る。第１の遅延回路8aと第２の遅延回路8bとは縦続接続
される。この第１および第２の遅延回路8a,8bの出力デ
ータのいずれか一方を選択的に通過させて累算器６へ与
えるために選択器９が設けられる。
に、入力端子54からの入力データを所定時間遅延させる
第１の遅延回路8aおよび第２の遅延回路8bが設けられ
る。第１の遅延回路8aと第２の遅延回路8bとは縦続接続
される。この第１および第２の遅延回路8a,8bの出力デ
ータのいずれか一方を選択的に通過させて累算器６へ与
えるために選択器９が設けられる。
選択器９の選択動作を制御するために、制御回路20が
設けられる。制御回路20は、移動平均項数指示信号φ０
に応答して選択信号φ１を選択器９へ与える。このとき
同時に、制御回路20は、選択信号φ１に従って乗算器４
へ乗算（除算）係数αを出力する。係数αはたとえばRO
M（リードオンリメモリ）に格納されており、この選択
指示信号φ０に応じてこのROMから読出されて乗算器４
へ与えられる。
設けられる。制御回路20は、移動平均項数指示信号φ０
に応答して選択信号φ１を選択器９へ与える。このとき
同時に、制御回路20は、選択信号φ１に従って乗算器４
へ乗算（除算）係数αを出力する。係数αはたとえばRO
M（リードオンリメモリ）に格納されており、この選択
指示信号φ０に応じてこのROMから読出されて乗算器４
へ与えられる。
乗算器４は、制御回路20からの係数αを累算器６から
の出力に乗算して移動平均値を出力する。したがって、
この第４図に示す構成によれば、入力データの遅延量を
可変とすることができ、かつ応じて乗算器における係数
も可変とすることができる。これにより、移動平均項数
を可変とすることができ、柔軟性の高い移動平均処理装
置を得ることができる。
の出力に乗算して移動平均値を出力する。したがって、
この第４図に示す構成によれば、入力データの遅延量を
可変とすることができ、かつ応じて乗算器における係数
も可変とすることができる。これにより、移動平均項数
を可変とすることができ、柔軟性の高い移動平均処理装
置を得ることができる。
上述の制御回路20の構成では、外部から与えられる指
示信号φ０に応答して平均項数を変化させている。これ
に代えて、選択器９の選択動作の制御をソフトウェアに
より行なうことも可能である。すなわち乗算器４から出
力される移動平均値を監視し、監視結果に応じて選択器
９の選択動作を制御する構成である。この場合の制御回
路20の動作フローを第５図に示す。以下に第５図を参照
して制御回路20の制御動作について説明する。
示信号φ０に応答して平均項数を変化させている。これ
に代えて、選択器９の選択動作の制御をソフトウェアに
より行なうことも可能である。すなわち乗算器４から出
力される移動平均値を監視し、監視結果に応じて選択器
９の選択動作を制御する構成である。この場合の制御回
路20の動作フローを第５図に示す。以下に第５図を参照
して制御回路20の制御動作について説明する。
まず、選択器９へ選択信号が与えられ、入力データに
対する遅延量の設定が行なわれる（ステップS1）。この
設定された遅延量に従って移動平均処理が行なわれる
（ステップS2）。この移動平均処理に従って、出力され
た移動平均値情報を監視し、この監視結果に基づいて遅
延量を変更する必要があるか否かの判別が行なわれる
（ステップS3）。このときの判別基準としては、たとえ
ば、出力された移動平均値系列に含まれる高周波成分
（雑音成分）の有無が用いられる。高周波成分が多く含
まれている場合には、移動平均項数が少なく雑音が多い
と判定され、移動平均項数が多くされ、高周波成分が含
まれないが少ない場合には、この設定された遅延量がそ
のまま保持される。このステップS3において遅延量を変
更する必要があると判別された場合には、選択器９へ選
択信号が与えられ、遅延量の変更が行なわれる。この遅
延量（移動平均項数）の変更は、選択器９における選択
入力の切換と乗算器に対する係数の切換とにより行なわ
れる。（ステップS4）。この変更された遅延量に従って
引き続き移動平均処理が行なわれる（ステップS5）。こ
のとき、ステップS3において遅延量の変更の必要がない
と判別された場合には、ステップS5へジャンプし、引き
続き移動平均処理が行なわれる。
対する遅延量の設定が行なわれる（ステップS1）。この
設定された遅延量に従って移動平均処理が行なわれる
（ステップS2）。この移動平均処理に従って、出力され
た移動平均値情報を監視し、この監視結果に基づいて遅
延量を変更する必要があるか否かの判別が行なわれる
（ステップS3）。このときの判別基準としては、たとえ
ば、出力された移動平均値系列に含まれる高周波成分
（雑音成分）の有無が用いられる。高周波成分が多く含
まれている場合には、移動平均項数が少なく雑音が多い
と判定され、移動平均項数が多くされ、高周波成分が含
まれないが少ない場合には、この設定された遅延量がそ
のまま保持される。このステップS3において遅延量を変
更する必要があると判別された場合には、選択器９へ選
択信号が与えられ、遅延量の変更が行なわれる。この遅
延量（移動平均項数）の変更は、選択器９における選択
入力の切換と乗算器に対する係数の切換とにより行なわ
れる。（ステップS4）。この変更された遅延量に従って
引き続き移動平均処理が行なわれる（ステップS5）。こ
のとき、ステップS3において遅延量の変更の必要がない
と判別された場合には、ステップS5へジャンプし、引き
続き移動平均処理が行なわれる。
このように遅延量および乗算係数の切換をソフトウェ
ア制御により行なうことにより、柔軟な処理条件の変更
が可能となり、かつさらに入力データの性質に応じて処
理条件を変更することができ、適応的な処理を実行する
ことが可能となる。
ア制御により行なうことにより、柔軟な処理条件の変更
が可能となり、かつさらに入力データの性質に応じて処
理条件を変更することができ、適応的な処理を実行する
ことが可能となる。
なお、この構成においては、乗算器として第３図に示
すシフタを用いた場合、単に選択信号Siを切換えるだけ
で、除算係数を切換えることができ、簡易な回路構成で
容易に移動平均の項数を切換えることができる。なお、
第４図に示す構成において、入力データに対する遅延量
を可変とするために第１および第２の遅延回路8a,8bが
設けられており、この遅延回路8a,8b出力のいずれかが
選択器９により選択される構成となっている。しかしな
がら、この構成は、単なる一例であり、より多くの段数
の遅延回路を縦続接続し、このいずれかの遅延回路出力
を選択器９により選択する構成にまで拡張することが可
能であることは言うまでもない。
すシフタを用いた場合、単に選択信号Siを切換えるだけ
で、除算係数を切換えることができ、簡易な回路構成で
容易に移動平均の項数を切換えることができる。なお、
第４図に示す構成において、入力データに対する遅延量
を可変とするために第１および第２の遅延回路8a,8bが
設けられており、この遅延回路8a,8b出力のいずれかが
選択器９により選択される構成となっている。しかしな
がら、この構成は、単なる一例であり、より多くの段数
の遅延回路を縦続接続し、このいずれかの遅延回路出力
を選択器９により選択する構成にまで拡張することが可
能であることは言うまでもない。
上述の移動平均処理装置を用いてデータ処理システム
を構築した場合の構成例を第６図に示す。
を構築した場合の構成例を第６図に示す。
第６図を参照して、データ処理システムは、移動平均
処理回路13からの移動平均値に対して所望の処理を行な
う処理装置14を含む。処理装置14は、外部とのデータの
授受を行なうためのインターフェイス61と、所望のデー
タを格納するメモリ15と、移動平均処理回路13とメモリ
15との間のデータの直接転送を制御するDMA（ダイレク
ト・メモリ・アクセス）コントローラ62と、各種処理演
算を行なうための中央演算処理装置（CPU）63とを含
む。
処理回路13からの移動平均値に対して所望の処理を行な
う処理装置14を含む。処理装置14は、外部とのデータの
授受を行なうためのインターフェイス61と、所望のデー
タを格納するメモリ15と、移動平均処理回路13とメモリ
15との間のデータの直接転送を制御するDMA（ダイレク
ト・メモリ・アクセス）コントローラ62と、各種処理演
算を行なうための中央演算処理装置（CPU）63とを含
む。
移動平均処理装置13は、たとえば第１図，第２図およ
び第４図に示すような構成を有している。この移動平均
処理回路13へサンプリングデータ系列を与えるために、
所定の信号源11からのアナログ信号をディジタル信号に
変換して所望のサンプル値データ系列を出力するアナロ
グ／ディジタル（A/D）変換器12が設けられる。次に動
作について簡単に説明する。
び第４図に示すような構成を有している。この移動平均
処理回路13へサンプリングデータ系列を与えるために、
所定の信号源11からのアナログ信号をディジタル信号に
変換して所望のサンプル値データ系列を出力するアナロ
グ／ディジタル（A/D）変換器12が設けられる。次に動
作について簡単に説明する。
信号源11から導出されたアナログ信号がA/D変換器12
で離散化され、サンプル値データ系列として移動平均処
理回路13へ与えられる。移動平均処理回路13は与えられ
たサンプル値データ系列に対し移動平均処理を施した後
処理装置14へ送出する。処理装置14はDMAコトローラ62
の制御のもとに、移動平均処理回路13からの移動平均値
データをインターフェイス61を介してメモリ15へ書込
む。このデータ転送をDMA（ダイレクト・メモリ・アク
セス）転送により行なうことにより、処理装置14内部に
おけるCPU63の演算処理と並列に、信号源11からのデー
タを移動平均処理した結果を処理装置14内部の記憶装置
15へ送出することができる。処理装置14はこの送出され
た移動平均値に対しCPU63により所望のデータ処理が施
される。
で離散化され、サンプル値データ系列として移動平均処
理回路13へ与えられる。移動平均処理回路13は与えられ
たサンプル値データ系列に対し移動平均処理を施した後
処理装置14へ送出する。処理装置14はDMAコトローラ62
の制御のもとに、移動平均処理回路13からの移動平均値
データをインターフェイス61を介してメモリ15へ書込
む。このデータ転送をDMA（ダイレクト・メモリ・アク
セス）転送により行なうことにより、処理装置14内部に
おけるCPU63の演算処理と並列に、信号源11からのデー
タを移動平均処理した結果を処理装置14内部の記憶装置
15へ送出することができる。処理装置14はこの送出され
た移動平均値に対しCPU63により所望のデータ処理が施
される。
上述の第６図に示す構成においては、移動平均処理回
路13の処理速度と、A/D変換器12のA/D変換動作すなわち
サンプリング周期との一致がとれない場合が考えられ
る。すなわち、A/D変換器12のサンプリング周期が移動
平均処理回路13および／または処理装置14の処理速度よ
りも速い場合が考えられる。この場合、第７図に示すよ
うに、A/D変換器12と移動平均処理回路13との間にバッ
ファメモリ16を挿入する。これにより、移動平均処理回
路13および／または処理装置14の処理速度に合わせてA/
D変換器12からの出力を順次送出することができる。バ
ッファメモリ16の構成としては、たとえばFIFO（先入れ
先出し）メモリ、レジスタ、通常のダイナミック・ラン
ダム・メモリ・アクセスメモリなどを用いることができ
る。信号源11から導出される入力信号の有効な周波数帯
域が広い場合には、A/D変換器12のサンプリング周波数
を高くし、すなわちサンプリング周期を短くする必要が
ある。この場合、特に、処理装置14のサイクル時間（或
る１つのデータに対し所望の処理を行なうのに必要とさ
れる時間）が長い場合には、第７図に示すように、一旦
高速動作可能な中間記憶装置（バッファメモリ）16にサ
ンプル値データ系列を順次格納し、処理装置14の動作速
度に合わせてバッファメモリ16から移動平均処理回路13
へデータを送出することにより効率的にデータ処理を行
なうことが可能となる。
路13の処理速度と、A/D変換器12のA/D変換動作すなわち
サンプリング周期との一致がとれない場合が考えられ
る。すなわち、A/D変換器12のサンプリング周期が移動
平均処理回路13および／または処理装置14の処理速度よ
りも速い場合が考えられる。この場合、第７図に示すよ
うに、A/D変換器12と移動平均処理回路13との間にバッ
ファメモリ16を挿入する。これにより、移動平均処理回
路13および／または処理装置14の処理速度に合わせてA/
D変換器12からの出力を順次送出することができる。バ
ッファメモリ16の構成としては、たとえばFIFO（先入れ
先出し）メモリ、レジスタ、通常のダイナミック・ラン
ダム・メモリ・アクセスメモリなどを用いることができ
る。信号源11から導出される入力信号の有効な周波数帯
域が広い場合には、A/D変換器12のサンプリング周波数
を高くし、すなわちサンプリング周期を短くする必要が
ある。この場合、特に、処理装置14のサイクル時間（或
る１つのデータに対し所望の処理を行なうのに必要とさ
れる時間）が長い場合には、第７図に示すように、一旦
高速動作可能な中間記憶装置（バッファメモリ）16にサ
ンプル値データ系列を順次格納し、処理装置14の動作速
度に合わせてバッファメモリ16から移動平均処理回路13
へデータを送出することにより効率的にデータ処理を行
なうことが可能となる。
なお第７図に示す構成においては、バッファメモリ16
がA/D変換器12と移動平均処理回路13との間に挿入され
ている。しかしながら、移動平均処理回路13が、処理装
置14の動作速度よりもより高速で移動平均処理を行なう
ことが可能な場合には、バッファメモリ16を移動平均処
理回路13と処理装置14との間に挿入してもよい。この場
合、たとえば移動平均処理回路13の出力がたとえば通信
回線を介して中央に設けられた処理装置14へ送出される
ような場合、通信回線のデータ伝送速度は通常低速であ
るため、この移動平均処理回路13と通信回線用インター
フェイスとの間にバッファメモリを配設することによ
り、より効率的なデータ伝送およびデータ処理を行なう
ことが可能となる。
がA/D変換器12と移動平均処理回路13との間に挿入され
ている。しかしながら、移動平均処理回路13が、処理装
置14の動作速度よりもより高速で移動平均処理を行なう
ことが可能な場合には、バッファメモリ16を移動平均処
理回路13と処理装置14との間に挿入してもよい。この場
合、たとえば移動平均処理回路13の出力がたとえば通信
回線を介して中央に設けられた処理装置14へ送出される
ような場合、通信回線のデータ伝送速度は通常低速であ
るため、この移動平均処理回路13と通信回線用インター
フェイスとの間にバッファメモリを配設することによ
り、より効率的なデータ伝送およびデータ処理を行なう
ことが可能となる。
［発明の効果］ 以上のように、この発明によれば、入力サンプルデー
タに対しＮサンプル期間前の入力データを出力する第１
の遅延回路と、この第１の遅延回路出力と入力データと
から（Ｎ−１）項の入力データの総和を格納する累算器
と、この累算器出力を（Ｎ−１）で除算することにより
移動平均値を出力する除算器とから移動平均処理回路を
構成したので、小規模なハードウェア構成で高速かつ効
率的な移動平均処理を行なうことが可能となる。
タに対しＮサンプル期間前の入力データを出力する第１
の遅延回路と、この第１の遅延回路出力と入力データと
から（Ｎ−１）項の入力データの総和を格納する累算器
と、この累算器出力を（Ｎ−１）で除算することにより
移動平均値を出力する除算器とから移動平均処理回路を
構成したので、小規模なハードウェア構成で高速かつ効
率的な移動平均処理を行なうことが可能となる。
また特に、累算器は、入力データを一方入力における
加算器と、加算器出力を１サンプル期間遅延させる第２
の遅延回路と、第１および第２の遅延回路出力の差をと
って正規化用の除算器へ与えるとともに加算器の他方入
力へ与える減算器とから構成したので、簡易な構成でよ
り高速に移動平均処理を行なうことが可能となる。
加算器と、加算器出力を１サンプル期間遅延させる第２
の遅延回路と、第１および第２の遅延回路出力の差をと
って正規化用の除算器へ与えるとともに加算器の他方入
力へ与える減算器とから構成したので、簡易な構成でよ
り高速に移動平均処理を行なうことが可能となる。
さらに、第１の遅延回路を複数段縦続接続し、このう
ちの１つの遅延回路出力のみを選択して累算器へ与える
構成とすることにより、処理条件の変更に対しても柔軟
な対応が可能となり、かつこの選択の制御および係数の
選択をソフトウェアを用いて制御することも可能とな
り、より柔軟に処理条件に対する変更に対する対応も可
能となる。
ちの１つの遅延回路出力のみを選択して累算器へ与える
構成とすることにより、処理条件の変更に対しても柔軟
な対応が可能となり、かつこの選択の制御および係数の
選択をソフトウェアを用いて制御することも可能とな
り、より柔軟に処理条件に対する変更に対する対応も可
能となる。
また、除算器を入力データを所定ビット数下位ビット
方向へシフトさせるシフタにより構成したため、簡易な
回路構成でゲート伝搬遅延を伴うことなく高速で除算動
作を実行することができる。
方向へシフトさせるシフタにより構成したため、簡易な
回路構成でゲート伝搬遅延を伴うことなく高速で除算動
作を実行することができる。
またシフタとして、入力信号線と出力信号線との交点
に対応してスイッチング素子を設け、このスイッチング
素子を選択的に導通状態としてビット位置を所定数下位
ビット方向へシフトさせるように構成したため、複雑な
制御を伴うことのない簡易な回路構成の除算器を実現す
ることができる。
に対応してスイッチング素子を設け、このスイッチング
素子を選択的に導通状態としてビット位置を所定数下位
ビット方向へシフトさせるように構成したため、複雑な
制御を伴うことのない簡易な回路構成の除算器を実現す
ることができる。
また、上述のような移動平均処理装置を用いて、DMA
転送または高速な中間記憶装置を用いることにより、所
望の移動平均値データに対し所望の処理を行なう処理系
に対する動作速度に対応して移動平均値データを送出す
ることが可能となり、効率の良いデータ処理システムの
構築が可能となる。
転送または高速な中間記憶装置を用いることにより、所
望の移動平均値データに対し所望の処理を行なう処理系
に対する動作速度に対応して移動平均値データを送出す
ることが可能となり、効率の良いデータ処理システムの
構築が可能となる。
第１図はこの発明の一実施例である移動平均処理装置の
構成を示す図である。第２図はこの発明の他の実施例で
ある移動平均処理装置の構成を示す図である。第３図は
第２図に示されるシフタの構成の一例を示す図である。
第４図はこの発明のさらに他の実施例である移動平均処
理装置の構成を示す図である。第５図は第４図に示す選
択器および乗算係数の選択動作をソフトウェア制御によ
り行なう際の制御回路の動作を示すフロー図である。第
６図はこの発明による移動平均処理装置を用いてデータ
処理システムを構築する際の構成の一例を示す図であ
る。第７図はこの発明による移動平均処理装置を用いて
データ処理システムを構築した場合の他の構成例を示す
図である。第８図は従来の移動平均処理装置の構成例を
示す図である。 図において、1a,1b,1c,1d,1e,1f,1g,1−１〜１−ｎは第
１の遅延回路を構成する遅延素子、1gは累算器を構成す
る遅延素子、２は加算器、３は減算器、５は正規化用除
算器、５は第１の遅延回路、６は累算器、７は正規化用
シフタ、8a,8bは遅延回路、９は遅延回路出力を選択す
るための選択器、20は選択器９および乗数係数の選択動
作を制御するための制御回路、54は入力データを受ける
端子、55はデータ出力端子である。 なお、図中、同一符号は同一または相当部分を示す。
構成を示す図である。第２図はこの発明の他の実施例で
ある移動平均処理装置の構成を示す図である。第３図は
第２図に示されるシフタの構成の一例を示す図である。
第４図はこの発明のさらに他の実施例である移動平均処
理装置の構成を示す図である。第５図は第４図に示す選
択器および乗算係数の選択動作をソフトウェア制御によ
り行なう際の制御回路の動作を示すフロー図である。第
６図はこの発明による移動平均処理装置を用いてデータ
処理システムを構築する際の構成の一例を示す図であ
る。第７図はこの発明による移動平均処理装置を用いて
データ処理システムを構築した場合の他の構成例を示す
図である。第８図は従来の移動平均処理装置の構成例を
示す図である。 図において、1a,1b,1c,1d,1e,1f,1g,1−１〜１−ｎは第
１の遅延回路を構成する遅延素子、1gは累算器を構成す
る遅延素子、２は加算器、３は減算器、５は正規化用除
算器、５は第１の遅延回路、６は累算器、７は正規化用
シフタ、8a,8bは遅延回路、９は遅延回路出力を選択す
るための選択器、20は選択器９および乗数係数の選択動
作を制御するための制御回路、54は入力データを受ける
端子、55はデータ出力端子である。 なお、図中、同一符号は同一または相当部分を示す。
Claims (3)
- 【請求項１】所定のサンプリング周期でサンプリングさ
れたデータからなるデータ列の移動平均を求めるための
装置であって、 前記データ列を直列に受けて各データをＮサンプリング
周期に対応する時間遅延させて出力する第１の遅延手
段、 前記データ列の各データを直列にその一方入力に受ける
加算手段、 前記加算手段出力を１サンプリング周期に対応する時間
遅延させて出力する第２の遅延手段、 前記第２の遅延手段出力と前記第１の遅延手段出力との
減算を行なう手段、および 前記減算手段出力を係数（Ｎ−１）で除算する除算手段
を備え、 前記加算手段はその他方入力に前記減算手段出力を受
け、前記一方入力に与えられたデータと前記減算手段出
力とを加算して出力する、移動平均処理装置。 - 【請求項２】所定のサンプリング周期でサンプリングさ
れたデータからなるデータ列の移動平均を求める装置で
あって、 前記データ列を直列に受け、各データをＮサンプリング
周期に対応する時間遅延させて出力する第１の遅延手
段、 前記データ列の各データを直列にその一方入力に受ける
加算手段、 前記加算手段出力を１サンプリング周期に対応する時間
遅延させて出力する第２の遅延手段、 前記第２の遅延手段出力と前記第１の遅延手段出力との
減算を行ない、該減算結果を複数ビット表示の形態で出
力する減算手段、および 前記減算手段の出力を係数（Ｎ−１）に対応するビット
数だけ下位ビット方向へシフトさせて出力するシフト手
段を備え、 前記加算手段はその他方入力に前記減算手段出力を受
け、前記一方入力に与えられたデータと前記減算手段出
力とを加算して出力する、移動平均処理装置。 - 【請求項３】所定のサンプリング周期でサンプリングさ
れたデータからなるデータ列の移動平均を求める装置で
あって、 前記データ列を直列に受け、各データをＮサンプリング
周期に対応する時間遅延させて出力する第１の遅延手
段、 前記データ列の各データを直列にその一方入力に受ける
加算手段、 前記加算手段出力を１サンプリング周期に対応する時間
遅延させて出力する第２の遅延手段、 前記第２の遅延手段出力と前記第１の遅延手段出力との
減算を行ない、該減算結果を複数ビット並列データとし
て出力する減算手段、および 前記減算手段の出力が伝達される複数のデータ入力線
と、前記複数のデータ入力線と交差するように配置され
る複数の出力信号と、前記入力信号線と前記出力信号線
との交差部に対応して配置されるスイッチング素子と、
対角線上に配置されるスイッチング素子に結合され、対
応のスイッチング素子を導通状態とするための複数の制
御信号線とを備え、１つの制御信号線を通して関連のス
イッチング素子を導通状態とすることにより、前記減算
手段出力を係数（Ｎ−１）で除算する演算を実現する除
算手段を備え、 前記加算手段はその他方入力に前記減算手段出力を受
け、前記一方入力に与えられたデータと前記減算手段出
力とを加算して出力する、移動平均処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1144784A JP2603134B2 (ja) | 1989-06-06 | 1989-06-06 | 移動平均処理装置 |
| US07/461,966 US5068818A (en) | 1989-06-06 | 1990-01-08 | Hardware implemented moving average processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1144784A JP2603134B2 (ja) | 1989-06-06 | 1989-06-06 | 移動平均処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH039471A JPH039471A (ja) | 1991-01-17 |
| JP2603134B2 true JP2603134B2 (ja) | 1997-04-23 |
Family
ID=15370366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1144784A Expired - Lifetime JP2603134B2 (ja) | 1989-06-06 | 1989-06-06 | 移動平均処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5068818A (ja) |
| JP (1) | JP2603134B2 (ja) |
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-
1989
- 1989-06-06 JP JP1144784A patent/JP2603134B2/ja not_active Expired - Lifetime
-
1990
- 1990-01-08 US US07/461,966 patent/US5068818A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| US5068818A (en) | 1991-11-26 |
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