TWI693811B - 多位準脈衝振幅調變接收裝置 - Google Patents

Abstract

本發明係揭露一種多位準脈衝振幅調變接收裝置，包含一類比式等化器、一數位式等化器、一自動位準追蹤引擎與一自動增益控制器。類比式等化器與自動增益控制器對一多位準衰減訊號進行訊號補償，以產生一多位準補償訊號。數位式等化器接收多位準補償訊號、至少一正門檻電壓與至少一負門檻電壓，並藉此轉換多位準補償訊號為複數數位資料。自動位準追蹤引擎利用數位資料產生正門檻電壓、負門檻電壓、至少二正直流準位電壓與至少二負直流準位電壓，正門檻電壓為二正直流準位電壓之平均值，以避免受到類比前端之非線性影響。

Description

多位準脈衝振幅調變接收裝置

本發明係關於一種接收裝置，且特別關於一種多位準脈衝振幅調變接收裝置。

在目前多媒體裝置與雲端運算的發展下，串列傳輸系統的速率被不斷地往上推升。但在不歸零資料( NRZ Data )的收發機到達當今製程的極限下，多位準脈衝振幅調變看似為突破當今瓶頸的方法之一。在近幾年的會議或期刊上，四位準脈衝振幅調變( PAM-4 )的文獻層出不窮，其發展的速率之快令人難以想像。然而四位準脈衝振幅調變收發機也將面臨不歸零資料收發機所不曾有的挑戰：首先，收發機之類比前端需具備相當優良之線性度，避免資料的失真導致錯誤率上升。而其數位式等化器需擁有多位準符際干擾( Multi-Level Inter-Symbol Interference )消除的機制。且其解調變所需之門檻電壓( Threshold Voltage )或補償係數皆會因通道特性而有不同的變化，勢必需要一適應性設計來完成自動預測通道特性的功能，因此一個用於四位準脈衝振幅調變收發機之適應性設計則為目前另一大難題。此外，由於四位準脈衝振幅調變之訊噪比( SNR )相較於不歸零資料要求更高，所以自動增益控制將有其必要性，在類比前端線性度可容忍範圍內盡量放大輸入資料，以便接收機能達到較好之效能表現。

而目前所遇到之困難為，當今文獻所提出用來收斂門檻電壓與適應性設計所需之理想振幅的自動位準追蹤電路，均無法容忍類比前端的非線性影響。換句話說，都是在類比前端為絕對線性的情況下去做收斂，但實際情況並非如此理想。當非線性之影響進入到自動位準追蹤電路後，將有機會使自動位準追蹤電路產生一偏離理想數值之門檻電壓與直流準位電壓。門檻電壓的偏離將使接收機前端之閃存式類比數位轉換器( Flash ADC )無法擁有最大之電壓限界( Voltage Margin )，間接導致比較器的誤判。而直流準位電壓之偏離則將使數位式等化器收斂一錯誤的補償係數，導致符際干擾的影響無法被完全消除。

況且，目前文獻所提出之適應性設計大多基於四位準脈衝振幅調變特例下而設計，無法通用於未來可能出現的多位準脈衝振幅調變上，如八位準脈衝振幅調變、十六位準脈衝振幅調變。這使得目前之適應性設計無法為未來之收發機提供設計方向與解決方案。

因此，本發明係在針對上述的困擾，提出一種多位準脈衝振幅調變接收裝置，以解決習知所產生的問題。

本發明的主要目的，在於提供一種多位準脈衝振幅調變接收裝置，其係利用數位式等化器與自動位準追蹤引擎產生至少一門檻電壓與至少二直流準位電壓，並將其收斂至理想的數值，使門檻電壓為二直流準位電壓之平均值，藉此消除多位準符際干擾( Multi-Level Inter-Symbol Interference )與類比前端之非線性影響，使數位式等化器具有最大電壓限界（voltage margin）。

為達上述目的，本發明提供一種多位準脈衝振幅調變接收裝置，其係包含一類比式等化器、一數位式等化器、一自動位準追蹤引擎與一自動增益控制器，數位式等化器係以決策回授等化器為例。類比式等化器電性連接一傳輸通道，並接收一增益訊號，傳輸通道接收一多位準脈衝振幅調變訊號 ，並將其衰減，以輸出一多位準衰減訊號給類比式等化器，類比式等化器利用增益訊號對多位準衰減訊號進行訊號補償，以產生一多位準補償訊號。數位式等化器電性連接類比式等化器，並接收多位準補償訊號、至少一正門檻電壓、至少一負門檻電壓、一第一時脈訊號與一第二時脈訊號，正門檻電壓與負門檻電壓之絕對值相同，第二時脈訊號為反向之第一時脈訊號。數位式等化器利用正門檻電壓、負門檻電壓、第一時脈訊號與第二時脈訊號依序轉換多位準補償訊號為複數數位資料。自動位準追蹤引擎電性連接數位式等化器，並接收第二時脈訊號與數位資料，以藉此產生正門檻電壓、負門檻電壓、至少二正直流準位電壓與至少二負直流準位電壓，至少二正直流準位電壓之絕對值分別等於至少二負直流準位電壓之絕對值，且正門檻電壓為二正直流準位電壓之平均值。自動增益控制器電性連接自動位準追蹤引擎與類比式等化器，並接收負門檻電壓與至少二負直流準位電壓之其中一者及一預期電壓，以藉此產生增益訊號。

在本發明之一實施例中，每一數位資料為一二進位碼，其係由至少三第一數位值組成。決策回授等化器更包含一第一取樣保持電路、一第一加法器、至少一第二加法器、至少一第三加法器、至少三第一閂鎖、至少三第二閂鎖、至少三第三閂鎖、一第四加法器、一第一乘法器、一第五加法器、一第二乘法器、一第二取樣保持電路、一第六加法器、至少一第七加法器、至少一第八加法器、至少三第四閂鎖、至少三第五閂鎖、至少三第六閂鎖、一第九加法器、一第三乘法器、一第十加法器與一第四乘法器。第一取樣保持電路電性連接類比式等化器，並接收多位準補償訊號與第一時脈訊號，且利用第一時脈訊號取樣多位準補償訊號，以產生一第一多位準取樣訊號。第一加法器電性連接第一取樣保持電路，並接收第一多位準取樣訊號、一第一修正訊號與一第二修正訊號，且將其相加，以產生一第一加總訊號。第二加法器電性連接第一加法器，並接收至少一負門檻電壓與第一加總訊號，且將其相加，以產生至少一第二加總訊號。第三加法器電性連接第一加法器，並接收至少一正門檻電壓與第一加總訊號，且將其相加，以產生至少一第三加總訊號。第一閂鎖分別電性連接第二加法器、第一加法器與第三加法器，並分別接收第二加總訊號、第一加總訊號與第三加總訊號。第一閂鎖接收第二時脈訊號，並利用第二時脈訊號分別比較第二加總訊號、第一加總訊號與第三加總訊號，以分別產生第一數位值。第二閂鎖分別電性連接第一閂鎖，並分別接收第一數位值，第二閂鎖接收第一時脈訊號，第二閂鎖利用第一時脈訊號分別比較第一數位值，以分別產生至少三第二數位值。第三閂鎖分別電性連接第二閂鎖，並分別接收第二數位值，第三閂鎖接收第二時脈訊號，第三閂鎖利用第二時脈訊號分別比較第二數位值，以分別產生至少三第三數位值。第四加法器電性連接第二閂鎖，並接收第二數位值，且將其相加，以產生一第四加總訊號。第一乘法器電性連接第一加法器與第四加法器，並接收第四加總訊號與一第二補償係數，且將其相乘，以產生第一修正訊號。第五加法器電性連接第一閂鎖，並接收第一數位值，且將其相加，以產生一第五加總訊號。第二乘法器電性連接第五加法器，並接收第五加總訊號與一第一補償係數，且將其相乘，以產生一第三修正訊號。第二取樣保持電路電性連接類比式等化器，並接收多位準補償訊號與第二時脈訊號，且利用第二時脈訊號取樣多位準補償訊號，以產生一第二多位準取樣訊號。第六加法器電性連接第二取樣保持電路與第二乘法器，並接收第二多位準取樣訊號、第三修正訊號與一第四修正訊號，且將其相加，以產生一第六加總訊號。第七加法器電性連接第六加法器，並接收正門檻電壓與第六加總訊號，且將其相加，以產生至少一第七加總訊號。第八加法器電性連接第六加法器，並接收負門檻電壓與第六加總訊號，且將其相加，以產生至少一第八加總訊號。第四閂鎖分別電性連接第七加法器、第六加法器與第八加法器，並分別接收第七加總訊號、第六加總訊號與第八加總訊號。第四閂鎖接收第一時脈訊號，並利用第一時脈訊號分別比較第七加總訊號、第六加總訊號與第八加總訊號，以分別產生至少三第四數位值。第五閂鎖分別電性連接第四閂鎖，並分別接收第四數位值，第五閂鎖接收第二時脈訊號，第五閂鎖利用第二時脈訊號分別比較第四數位值，以分別產生至少三第五數位值。第六閂鎖分別電性連接第五閂鎖，並分別接收第五數位值，第六閂鎖接收第一時脈訊號，第六閂鎖利用第一時脈訊號分別比較第五數位值，以分別產生至少三第六數位值。第九加法器電性連接第四閂鎖，並接收第四數位值，且將其相加，以產生一第九加總訊號。第三乘法器電性連接第九加法器與第一加法器，並接收第九加總訊號與第一補償係數，且將其相乘，以產生第二修正訊號。第十加法器電性連接第五閂鎖，並接收第五數位值，且將其相加，以產生一第十加總訊號。第四乘法器電性連接第十加法器與第六加法器，並接收第十加總訊號與第二補償係數，且將其相乘，以產生第四修正訊號。為了消除多位準符際干擾( Multi-Level Inter-Symbol Interference )，決策回授等化器回授的資訊必須包含極性資訊與高度資訊。

在本發明之一實施例中，正直流準位電壓包含一第一正直流準位電壓與一第二正直流準位電壓，負直流準位電壓包含一第一負直流準位電壓與一第二負直流準位電壓，第一正直流準位電壓與第二正直流準位電壓之絕對值分別與第一負直流準位電壓與第二負直流準位電壓之絕對值相同。自動位準追蹤引擎更包含一第五乘法器、一第一資料濾波器(pattern filter)、一第十一加法器、一第七閂鎖、一第一反向器、一第十二加法器、一第八閂鎖、一第一多工器、一第一訊號選擇器、一第一積分器、一第六乘法器、一第十三加法器、一第九閂鎖、一第二反向器、一第十四加法器、一第十閂鎖、一第二多工器、一第二訊號選擇器、一第二積分器、一第七乘法器、一第十五加法器、一第十一閂鎖、一第三反向器、一第十六加法器、一第十二閂鎖、一第三多工器、一第三積分器與一第八乘法器。第五乘法器電性連接第一加法器，並接收第一加總訊號，且將其乘上負一，以產生一負加總訊號。第一資料濾波器電性連接第一閂鎖，並接收第一數位值，第一資料濾波器將所有二進位碼均勻區分為第一群組與第二群組，第一群組之二進位碼大於第二群組之二進位碼，第一資料濾波器將第一群組之由大到小之二進位碼依序配對第二群組之由小到大之二進位碼，並將二配對之二進位碼對應一第一數值或一第二數值，且輸出第一數值或第二數值。第十一加法器電性連接第五乘法器，並接收負加總訊號與第一正直流準位電壓，且將其相加，以產生一第十一加總訊號。第七閂鎖電性連接第十一加法器，並接收第二時脈訊號與第十一加總訊號，以將其比較後，以產生一第七數位值。第一反向器電性連接第七閂鎖，並接收第七數位值，以將其反向，產生一第一反相數位值。第十二加法器電性連接第五乘法器，並接收負加總訊號與第一負直流準位電壓，且將其相加，以產生一第十二加總訊號。第八閂鎖電性連接第十二加法器，並接收第二時脈訊號與第十二加總訊號，以將其比較後，以產生一第八數位值。第一多工器電性連接第一反向器、第八閂鎖與第一加總訊號對應之第一閂鎖，並接收第一反相數位值、第八數位值與第一加總訊號對應之第一數位值，以據此輸出第一輸出值。在第一加總訊號對應之第一數位值為1時，第一多工器選擇第一反相數位值作為第一輸出值。在第一加總訊號對應之第一數位值為0時，第一多工器選擇第八數位值作為第一輸出值。第一訊號選擇器電性連接第一多工器與第一資料濾波器，並接收第一數值與第一輸出值。在第一資料濾波器輸出第一數值時，第一訊號選擇器選擇第一輸出值輸出。在第一資料濾波器輸出第二數值時，第一訊號選擇器輸出0。第一積分器電性連接第一訊號選擇器與第十一加法器，並接收第一輸出值，且將其積分後，產生第一正直流準位電壓。第六乘法器電性連接第一積分器與第十二加法器，並接收第一正直流準位電壓，且將其乘上負一，以產生第一負直流準位電壓。第十三加法器電性連接第五乘法器，並接收負加總訊號與第二正直流準位電壓，且將其相加，以產生一第十三加總訊號。第九閂鎖電性連接第十三加法器，並接收第二時脈訊號與第十三加總訊號，以將其比較後，以產生一第九數位值。第二反向器電性連接第九閂鎖，並接收第九數位值，以將其反向，產生一第二反相數位值。第十四加法器電性連接第五乘法器，並接收負加總訊號與第二負直流準位電壓，且將其相加，以產生一第十四加總訊號。第十閂鎖電性連接第十四加法器，並接收第二時脈訊號與第十四加總訊號，以將其比較後，以產生一第十數位值。第二多工器電性連接第二反向器、第十閂鎖與第一加總訊號對應之第一閂鎖，並接收第二反相數位值、第十數位值與第一加總訊號對應之第一數位值，以據此輸出第二輸出值。在第一加總訊號對應之第一數位值為1時，第二多工器選擇第二反相數位值作為第二輸出值。在第一加總訊號對應之第一數位值為0時，第二多工器選擇第十數位值作為第二輸出值。第二訊號選擇器電性連接第二多工器與第一資料濾波器，並接收第二數值與第二輸出值。在第一資料濾波器輸出第二數值時，第二訊號選擇器選擇第二輸出值輸出。在第一資料濾波器輸出第一數值時，第二訊號選擇器輸出0。第二積分器電性連接第二訊號選擇器與第十三加法器，並接收第二輸出值，且將其積分後，產生第二正直流準位電壓。第七乘法器電性連接第二積分器與第十四加法器，並接收第二正直流準位電壓，且將其乘上負一，以產生第二負直流準位電壓。第十五加法器電性連接第五乘法器，並接收負加總訊號與至少一正門檻電壓，且將其相加，以產生一第十五加總訊號。第十一閂鎖電性連接第十五加法器，並接收第二時脈訊號與第十五加總訊號，以將其比較後，以產生一第十一數位值。第三反向器電性連接第十一閂鎖，並接收第十一數位值，以將其反向，產生一第三反相數位值。第十六加法器電性連接第五乘法器，並接收負加總訊號與負門檻電壓，且將其相加，以產生一第十六加總訊號。第十二閂鎖電性連接第十六加法器，並接收第二時脈訊號與第十六加總訊號，以將其比較後，以產生一第十二數位值。第三多工器電性連接第三反向器、第十二閂鎖與第一加總訊號對應之第一閂鎖，並接收第三反相數位值、第十二數位值與第一加總訊號對應之第一數位值，以據此輸出第三輸出值。在第一加總訊號對應之第一數位值為1時，第三多工器選擇第三反相數位值作為第三輸出值。在第一加總訊號對應之第一數位值為0時，第三多工器選擇第十二數位值作為第三輸出值。第三積分器電性連接第三多工器、第十五加法器、第三加法器與第七加法器，並接收第三輸出值，且對其積分，以產生正門檻電壓。第八乘法器電性連接第三積分器、第二加法器與第八加法器，並接收正門檻電壓，且將其乘上負一，以產生負門檻電壓。第一訊號選擇器配合第一資料濾波器，使屬於第二正直流準位電壓的資料不會送到第一積分器。第二訊號選擇器配合第一資料濾波器，使屬於第一正直流準位電壓的資料不會送到第二積分器。

在本發明之一實施例中，最小均方引擎更包含一第九乘法器、一第二資料濾波器(pattern filter)、一第十七加法器、一第十三閂鎖、一第十八加法器、一第十四閂鎖、一第四多工器、一第十九加法器、一第十五閂鎖、一第二十加法器、一第十六閂鎖、一第五多工器、一第六多工器、一第十乘法器、一第四積分器、一第十一乘法器與一第五積分器。第九乘法器電性連接第一加法器，並接收第一加總訊號，且將其乘上負一，以產生負加總訊號。第二資料濾波器電性連接第一閂鎖，並接收第一數位值，第二資料濾波器將所有二進位碼均勻區分為第三群組與第四群組，第三群組之二進位碼大於第四群組之二進位碼，第二資料濾波器將第三群組之由大到小二進位碼依序配對第四群組之由小到大二進位碼，並將第三群組與第四群組之二配對之二進位碼對應一第三數值或一第四數值，且輸出第三數值或第四數值。第十七加法器電性連接第九乘法器與第一積分器，並接收負加總訊號與第一正直流準位電壓，且將其相加，以產生一第十七加總訊號。第十三閂鎖電性連接第十七加法器，並接收第二時脈訊號與第十七加總訊號，以將其比較後，以產生一第十三數位值。第十八加法器電性連接第九乘法器與第六乘法器，並接收負加總訊號與第一負直流準位電壓，且將其相加，以產生一第十八加總訊號。第十四閂鎖電性連接第十八加法器，並接收第二時脈訊號與第十八加總訊號，以將其比較後，以產生一第十四數位值。第四多工器電性連接第十三閂鎖、第十四閂鎖與第一加總訊號對應之第一閂鎖，並接收第十三數位值、第十四數位值與第一加總訊號對應之第一數位值，以據此輸出第四輸出值。在第一加總訊號對應之第一數位值為1時，第四多工器選擇第十三數位值作為第四輸出值。在第一加總訊號對應之第一數位值為0時，第四多工器選擇第十四數位值作為第四輸出值。第十九加法器電性連接第九乘法器與第二積分器，並接收負加總訊號與第二正直流準位電壓，且將其相加，以產生一第十九加總訊號。第十五閂鎖電性連接第十九加法器，並接收第二時脈訊號與第十九加總訊號，以將其比較後，以產生一第十五數位值。第二十加法器電性連接第九乘法器與第七乘法器，並接收負加總訊號與第二負直流準位電壓，且將其相加，以產生一第二十加總訊號。第十六閂鎖電性連接第二十加法器，並接收第二時脈訊號與第二十加總訊號，以將其比較後，以產生一第十六數位值。第五多工器電性連接第十五閂鎖、第十六閂鎖與第一加總訊號對應之第一閂鎖，並接收第十五數位值、第十六數位值與第一加總訊號對應之第一數位值，以據此輸出第五輸出值。在第一加總訊號對應之第一數位值為1時，第五多工器選擇第十五數位值作為第五輸出值。在第一加總訊號對應之第一數位值為0時，第五多工器選擇第十六數位值作為第五輸出值。第六多工器電性連接第四多工器、第五多工器與第二資料濾波器，並接收第三數值與第四數值之其中一者，與第四輸出值及第五輸出值，以據此輸出第六輸出值。在第二資料濾波器輸出第三數值時，第六多工器選擇第四輸出值作為第六輸出值輸出。在第二資料濾波器輸出第四數值時，第六多工器選擇第五輸出值作為第六輸出值輸出。第十乘法器電性連接第六多工器與第六加總訊號對應之第五閂鎖，以接收第六輸出值與第六加總訊號對應之第五數位值，並將其相乘，以產生一第一補償訊號。第四積分器電性連接第十乘法器、第一乘法器與第四乘法器，以接收第一補償訊號，並將其積分，以產生第一補償係數。第十一乘法器電性連接第六多工器與第一加總訊號對應之第三閂鎖，以接收第六輸出值與第一加總訊號對應之第三數位值，並將其相乘，以產生一第二補償訊號。第五積分器電性連接第十一乘法器、第二乘法器與第三乘法器，以接收第二補償訊號，並將其積分，以產生第二補償係數。最小均方引擎與自動位準追蹤引擎有許多硬體可以共用，故自動位準追蹤引擎容易與最小均方引擎結合，使自動位準追蹤引擎具有競爭優勢。

在本發明之一實施例中，自動增益控制器更包含一第二十一加法器、一第十七閂鎖與一第六積分器。第二十一加法器電性連接第六乘法器、第七乘法器或第八乘法器，以接收第一負直流準位電壓、第二負直流準位電壓與負門檻電壓其中一者與預期電壓，並將其相加，以產生一增益電壓。第十七閂鎖電性連接第二十一加法器，並接收比第一時脈訊號之頻率慢上10倍以上之第三時脈訊號與增益電壓，且將其比較，以產生一第十七數位值。第六積分器電性連接第十七閂鎖與類比式等化器，並接收第十七數位值，且將其積分，以產生增益訊號。自動位準追蹤引擎提供給最小均方引擎之第一正直流準位電壓、第一負直流準位電壓、第二正直流準位電壓與第二負直流準位電壓具有類比資料之低頻能量資訊，故自動位準追蹤引擎可再與自動增益控制器結合，以避免多位準衰減訊號之振幅低於接收裝置所能容忍的最小振幅。

在本發明之一實施例中，正直流準位電壓包含一第一正直流準位電壓與一第二正直流準位電壓，負直流準位電壓包含一第一負直流準位電壓與一第二負直流準位電壓，第一正直流準位電壓與第二正直流準位電壓之絕對值分別與第一負直流準位電壓與第二負直流準位電壓之絕對值相同。自動位準追蹤引擎更包含一第五乘法器、一第一資料濾波器(pattern filter)、一第十一加法器、一第七閂鎖、一第一反向器、一第十二加法器、一第八閂鎖、一第一多工器、一第一訊號選擇器、一第一積分器、一第六乘法器、一第十三加法器、一第九閂鎖、一第二反向器、一第十四加法器、一第十閂鎖、一第二多工器、一第二訊號選擇器、一第二積分器、一第七乘法器、一第十五加法器、一除法器與一第八乘法器。第五乘法器電性連接第一加法器，並接收第一加總訊號，且將其乘上負一，以產生一負加總訊號。第一資料濾波器電性連接第一閂鎖，並接收第一數位值，第一資料濾波器將所有二進位碼均勻區分為第一群組與第二群組，第一群組之二進位碼大於第二群組之二進位碼，第一資料濾波器將第一群組之由大到小之二進位碼依序配對第二群組之由小到大之二進位碼，並將二配對之二進位碼對應一第一數值或一第二數值，且輸出第一數值或第二數值。第十一加法器電性連接第五乘法器，並接收負加總訊號與第一正直流準位電壓，且將其相加，以產生一第十一加總訊號。第七閂鎖電性連接第十一加法器，並接收第二時脈訊號與第十一加總訊號，以將其比較後，以產生一第七數位值。第一反向器電性連接第七閂鎖，並接收第七數位值，以將其反向，產生一第一反相數位值。第十二加法器電性連接第五乘法器，並接收負加總訊號與第一負直流準位電壓，且將其相加，以產生一第十二加總訊號。第八閂鎖電性連接第十二加法器，並接收第二時脈訊號與第十二加總訊號，以將其比較後，以產生一第八數位值。第一多工器電性連接第一反向器、第八閂鎖與第一加總訊號對應之第一閂鎖，並接收第一反相數位值、第八數位值與第一加總訊號對應之第一數位值，以據此輸出第一輸出值。在第一加總訊號對應之第一數位值為1時，第一多工器選擇第一反相數位值作為第一輸出值。在第一加總訊號對應之第一數位值為0時，第一多工器選擇第八數位值作為第一輸出值。第一訊號選擇器電性連接第一多工器與第一資料濾波器，並接收第一數值與第一輸出值。在第一資料濾波器輸出第一數值時，第一訊號選擇器選擇第一輸出值輸出。在第一資料濾波器輸出第二數值時，第一訊號選擇器輸出0。第一積分器電性連接第一訊號選擇器與第十一加法器，並接收第一輸出值，且將其積分後，產生第一正直流準位電壓。第六乘法器電性連接第一積分器與第十二加法器，並接收第一正直流準位電壓，且將其乘上負一，以產生第一負直流準位電壓。第十三加法器電性連接第五乘法器，並接收負加總訊號與第二正直流準位電壓，且將其相加，以產生一第十三加總訊號。第九閂鎖電性連接第十三加法器，並接收第二時脈訊號與第十三加總訊號，以將其比較後，以產生一第九數位值。第二反向器電性連接第九閂鎖，並接收第九數位值，以將其反向，產生一第二反相數位值。第十四加法器電性連接第五乘法器，並接收負加總訊號與第二負直流準位電壓，且將其相加，以產生一第十四加總訊號。第十閂鎖電性連接第十四加法器，並接收第二時脈訊號與第十四加總訊號，以將其比較後，以產生一第十數位值。第二多工器電性連接第二反向器、第十閂鎖與第一加總訊號對應之第一閂鎖，並接收第二反相數位值、第十數位值與第一加總訊號對應之第一數位值，以據此輸出第二輸出值。在第一加總訊號對應之第一數位值為1時，第二多工器選擇第二反相數位值作為第二輸出值。在第一加總訊號對應之第一數位值為0時，第二多工器選擇第十數位值作為第二輸出值。第二訊號選擇器電性連接第二多工器與第一資料濾波器，並接收第二數值與第二輸出值。在第一資料濾波器輸出第二數值時，第二訊號選擇器選擇第二輸出值輸出。在第一資料濾波器輸出第一數值時，第二訊號選擇器輸出0。第二積分器電性連接第二訊號選擇器與第十三加法器，並接收第二輸出值，且將其積分後，產生第二正直流準位電壓。第七乘法器電性連接第二積分器與第十四加法器，並接收第二正直流準位電壓，且將其乘上負一，以產生第二負直流準位電壓。第十五加法器電性連接第一積分器與第二積分器，以接收第一正直流準位電壓與第二正直流準位電壓，並將其相加，以產生一第十五加總訊號。除法器電性連接第十五加法器、第三加法器與第七加法器，並接收第十五加總訊號，且將其除以二，以產生正門檻電壓。第八乘法器電性連接除法器、第二加法器與第八加法器，並接收正門檻電壓，且將其乘上負一，以產生負門檻電壓。此自動位準追蹤引擎少了更多硬體，以消耗更少能量。

茲為使　貴審查委員對本發明的結構特徵及所達成的功效更有進一步的瞭解與認識，謹佐以較佳的實施例圖及配合詳細的說明，說明如後：

本發明提出一種多位準脈衝振幅調變接收裝置。目前接收機與通道協定多使用不歸零資料( NRZ Data )傳輸，但隨著傳輸速度與通道長度不斷增加的情況下，通道衰減越加嚴重，已經達到不歸零資料收發機的極限。如何在合理的電路設計難度下，有效地增加傳輸速率為當今串列傳輸接收系統非常重要的議題，而多位準脈衝振幅調變被視為突破此限制的方法之一。多位準脈衝振幅調變在一個資料時間( Symbol Time )內，使用不同的直流準位電壓來表示多於一位元的資料。舉例而言，四位準脈衝振幅調變( PAM-4 )在一個資料時間內會出現四種可能的直流準位電壓，八位準脈衝振幅調變則會出現八種可能的直流準位電壓。

為了補償經過通道衰減的資料，接收裝置必須具備完善的等化功能，但由於多位準脈衝振幅調變的訊噪比( SNR )要求比不歸零資料更高，假使過度使用類比式等化器，高頻雜訊的放大勢必將對接收機的效能產生影響，因此數位式等化器如決策回授等化器就有其必要性。在無法預測通道模型的狀況下，接收裝置必須自行判斷通道特性，因此適應性設計是不可或缺的。此外，為使接收裝置完成多位準脈衝振幅解調變之動作，接收裝置需要多個位於各個直流準位電壓間的穩定門檻電壓( Threshold Voltage )，以成功解調變，所以自動位準追蹤引擎也必須整合於接收裝置內。

本發明提出一自動位準追蹤引擎，以產生解調變所需之門檻電壓及用於通道補償之理想直流準位電壓，且此想法可延伸於所有多位準脈衝振幅調變上，並以四位準脈衝振幅調變驗證之，以開拓高速有線傳輸之發展。另外，即使接收裝置之類比前端具有非線性成份，透過此引擎所找出之直流準位電壓依舊會處於所期望之理想位置上，將不因非線性而產生偏移，完成非相同位準偵測(non-even level detection)之功能。再者，設計者可透過此自動位準追蹤引擎所收斂之任一直流準位電壓完成接收裝置之自動增益控制，使資料振幅在接收裝置可接受之靈敏度( Sensitivity )內。

以下請參閱第1圖、第2圖、第3圖、第4圖與第5圖。以下介紹本發明之多位準脈衝振幅調變接收裝置，其係包含一類比式等化器10、一數位式等化器12、一自動位準追蹤引擎14、一自動增益控制器16與一最小均方（least mean square, LMS）引擎18，其中類比式等化器10例如為連續時間線性等化器(continuous time linear equalizer；CTLE)，數位式等化器12例如為決策回授等化器(decision feedback equalizer, DFE)。類比式等化器10電性連接一傳輸通道20，並接收一增益訊號G，傳輸通道20接收一多位準脈衝振幅調變訊號 M，並將其衰減，以輸出一多位準衰減訊號A給類比式等化器10，類比式等化器10利用增益訊號G對多位準衰減訊號A進行訊號補償，以產生一多位準補償訊號P。在此實施例中，多位準脈衝振幅調變訊號 M係以四位準脈衝振幅調變訊號為例。數位式等化器12電性連接類比式等化器10，並接收多位準補償訊號M、至少一正門檻電壓PT、至少一負門檻電壓NT、一第一時脈訊號C1與一第二時脈訊號C2，正門檻電壓PT與負門檻電壓NT之絕對值相同，第二時脈訊號C2為反向之該第一時脈訊號C1。數位式等化器12利用正門檻電壓PT、負門檻電壓NT、第一時脈訊號C1與第二時脈訊號C2依序轉換多位準補償訊號P為複數數位資料DA。自動位準追蹤引擎14電性連接數位式等化器12，並接收第二時脈訊號C2與所有數位資料DA，以藉此產生正門檻電壓PT、負門檻電壓NT、至少二正直流準位電壓與至少二負直流準位電壓，二正直流準位電壓之絕對值分別等於二負直流準位電壓之絕對值，且正門檻電壓為二正直流準位電壓之平均值。自動增益控制器16電性連接自動位準追蹤引擎14與類比式等化器10，並接收該至少一負門檻電壓NT與二負直流準位電壓之其中一者及一預期電壓PV，以藉此產生增益訊號G。

因為四位準脈衝振幅調變勢將兩位元調變為四個不同位準的類比訊號，此代表著在接收裝置的輸入端有機會出現兩個極性相同，振幅相異的輸入訊號。透過分析可發現，兩個振幅相異的脈衝訊號所造成的符際干擾會正比於脈衝訊號之高度。因此，為了消除多位準符際干擾( Multi-Level Inter-Symbol Interference )，決策回授等化器回授的資訊必須包含極性資訊與高度資訊。每一數位資料DA為至少三位元之一二進位碼，其係由至少三第一數位值D1組成。舉例來說，所有數位資料DA由小到大可為000、001、011與111。決策回授等化器更包含一第一取樣保持電路22、一第一加法器24、至少一第二加法器26、至少一第三加法器28、至少三第一閂鎖30、至少三第二閂鎖32、至少三第三閂鎖34、一第四加法器36、一第一乘法器38、一第五加法器40、一第二乘法器42、一第二取樣保持電路44、一第六加法器46、至少一第七加法器48、至少一第八加法器50、至少三第四閂鎖52、至少三第五閂鎖54、至少三第六閂鎖56、一第九加法器58、一第三乘法器60、一第十加法器62與一第四乘法器64。在此實施例中，第一數位值D1、第一閂鎖30、第二閂鎖32、第三閂鎖34、第四閂鎖50、第五閂鎖52與第六閂鎖54之數量皆分別以三為例，第二加法器26、第三加法器28、第七加法器48與第八加法器50之數量皆分別以一為例。

第一取樣保持電路22電性連接類比式等化器10，並接收多位準補償訊號P與第一時脈訊號C1，且利用第一時脈訊號C1取樣多位準補償訊號P，以產生一第一多位準取樣訊號SA1。第一加法器24電性連接第一取樣保持電路22，並接收第一多位準取樣訊號SA1、一第一修正訊號R1與一第二修正訊號R2，且將其相加，以產生一第一加總訊號S1。第二加法器26電性連接第一加法器24，並接收負門檻電壓NT與第一加總訊號S1，且將其相加，以產生至少一第二加總訊號S2。在此第二加總訊號S2之數量以一為例。第三加法器28電性連接第一加法器24，並接收正門檻電壓PT與第一加總訊號S1，且將其相加，以產生至少一第三加總訊號S3，在此第三加總訊號S3之數量以一為例。三第一閂鎖30分別電性連接第二加法器26、第一加法器24與第三加法器28，並分別接收第二加總訊號S2、第一加總訊號S1與第三加總訊號S3。三第一閂鎖30接收第二時脈訊號C2，並利用第二時脈訊號C2分別比較第二加總訊號S2、第一加總訊號S1與第三加總訊號S3，以分別產生三第一數位值D1。三第二閂鎖32分別電性連接三第一閂鎖30，並分別接收三第一數位值D1，三第二閂鎖32接收第一時脈訊號C1，三第二閂鎖32利用第一時脈訊號C1分別比較三第一數位值D1，以分別產生至少三第二數位值D2。在此第二數位值D2之數量以三為例。三第三閂鎖34分別電性連接三第二閂鎖32，並分別接收三第二數位值D2。三第三閂鎖34接收第二時脈訊號C2，三第三閂鎖34利用第二時脈訊號C2分別比較三第二數位值D2，以分別產生至少三第三數位值D3。在此第三數位值D3之數量以三為例。第四加法器36電性連接所有第二閂鎖32，並接收所有第二數位值D2，且將其相加，以產生一第四加總訊號S4。第一乘法器38電性連接第一加法器24與第四加法器36，並接收第四加總訊號S4與一第二補償係數W2，且將其相乘，以產生第一修正訊號R1。第五加法器40電性連接所有第一閂鎖30，並接收所有第一數位值D1，且將其相加，以產生一第五加總訊號S5。第二乘法器42電性連接第五加法器40，並接收第五加總訊號S5與一第一補償係數W1，且將其相乘，以產生一第三修正訊號R3。

第二取樣保持電路44電性連接類比式等化器10，並接收多位準補償訊號P與第二時脈訊號C2，且利用第二時脈訊號C2取樣多位準補償訊號P，以產生一第二多位準取樣訊號SA2。第六加法器46電性連接第二取樣保持電路44與第二乘法器42，並接收第二多位準取樣訊號SA2、第三修正訊號R3與一第四修正訊號R4，且將其相加，以產生一第六加總訊號S6。第七加法器48電性連接第六加法器46，並接收正門檻電壓PT與第六加總訊號S6，且將其相加，以產生至少一第七加總訊號S7。在此第七加總訊號S7之數量以一為例。第八加法器50電性連接第六加法器46，並接收負門檻電壓NT與第六加總訊號S6，且將其相加，以產生至少一第八加總訊號S8。在此第八加總訊號S8之數量以一為例。三第四閂鎖52分別電性連接第七加法器48、第六加法器46與第八加法器50，並分別接收第七加總訊號S7、第六加總訊號S6與第八加總訊號S8，三第四閂鎖52接收第一時脈訊號C1，並利用第一時脈訊號C1分別比較第七加總訊號S7、第六加總訊號S6與第八加總訊號S8，以分別產生至少三第四數位值D4。在此第四數位值D4之數量以三為例。三第五閂鎖54分別電性連接三第四閂鎖52，並分別接收三第四數位值D4。三第五閂鎖54接收第二時脈訊號C2，三第五閂鎖54利用第二時脈訊號C2分別比較三第四數位值D4，以分別產生至少三第五數位值D5。在此第五數位值D5之數量以三為例。三第六閂鎖56分別電性連接三第五閂鎖54，並分別接收三第五數位值D5。三第六閂鎖56接收第一時脈訊號C1，三第六閂56鎖利用第一時脈訊號C1分別比較三第五數位值D5，以分別產生至少三第六數位值D6。在此第六數位值D6之數量以三為例。第九加法器58電性連接所有第四閂鎖52，並接收所有第四數位值D4，且將其相加，以產生一第九加總訊號S9。第三乘法器60電性連接第九加法器58與第一加法器24，並接收第九加總訊號S9與第一補償係數W1，且將其相乘，以產生第二修正訊號R2。第十加法器62電性連接所有第五閂鎖54，並接收所有第五數位值D5，且將其相加，以產生一第十加總訊號S10。第四乘法器64電性連接第十加法器62與第六加法器46，並接收第十加總訊號S10與第二補償係數W2，且將其相乘，以產生第四修正訊號R4。

正直流準位電壓包含一第一正直流準位電壓V1與一第二正直流準位電壓V2，負直流準位電壓包含一第一負直流準位電壓-V1與一第二負直流準位電壓-V2，第一正直流準位電壓V1與第二正直流準位電壓V2之絕對值分別與第一負直流準位電壓-V1與第二負直流準位電壓-V2之絕對值相同，其中自動位準追蹤引擎14更包含至少二個自動位準追蹤器，在此實施例中，自動位準追蹤器之數量以二為例。自動位準追蹤引擎14包含一第五乘法器66、一第一資料濾波器(pattern filter)68、一第十一加法器70、一第七閂鎖72、一第一反向器74、一第十二加法器76、一第八閂鎖78、一第一多工器80、一第一訊號選擇器82、一第一積分器84、一第六乘法器86、一第十三加法器88、一第九閂鎖90、一第二反向器92、一第十四加法器94、一第十閂鎖96、一第二多工器98、一第二訊號選擇器100、一第二積分器102、一第七乘法器104、一第十五加法器106、一第十一閂鎖108、一第三反向器110、一第十六加法器112、一第十二閂鎖114、一第三多工器116、一第三積分器118與一第八乘法器120。第十一加法器70、第七閂鎖72、第一反向器74、第十二加法器76、第八閂鎖78、第一多工器80、第一訊號選擇器82、第一積分器84與第六乘法器86組成一自動位準追蹤器。第十三加法器88、第九閂鎖90、第二反向器92、第十四加法器94、第十閂鎖96、第二多工器98、第二訊號選擇器100、第二積分器102與第七乘法器104組成另一自動位準追蹤器。第一訊號選擇器82可為一緩衝器，第二訊號選擇器100可由一緩衝器與一反向器所組成。

第五乘法器66電性連接第一加法器24，並接收第一加總訊號S1，且將其乘上負一，以產生一負加總訊號NS。第一資料濾波器68電性連接所有第一閂鎖30，並接收所有第一數位值D1，第一資料濾波器68將所有數位資料DA之二進位碼均勻區分為第一群組與第二群組，第一群組之二進位碼大於第二群組之二進位碼，第一資料濾波器68將第一群組之由大到小之二進位碼依序配對第二群組之由小到大之二進位碼，並將二配對之二進位碼對應一第一數值U1或一第二數值U2，且輸出第一數值U1或第二數值U2。舉例來說，000與111屬於第一群組，001與011屬於第二群組。000配對111，且000與111對應作為第一數值U1之1。001配對011，且001與011對應作為第二數值U2之-1。

第十一加法器70電性連接第五乘法器66，並接收負加總訊號NS與第一正直流準位電壓V1，且將其相加，以產生一第十一加總訊號S11。第七閂鎖72電性連接第十一加法器70，並接收第二時脈訊號C2與第十一加總訊號S11，以將其比較後，以產生一第七數位值。第一反向器74電性連接第七閂鎖72，並接收第七數位值，以將其反向，產生一第一反相數位值ID1。第十二加法器76電性連接第五乘法器66，並接收負加總訊號NS與第一負直流準位電壓-V1，且將其相加，以產生一第十二加總訊號S12。第八閂鎖78電性連接第十二加法器76，並接收第二時脈訊號C2與第十二加總訊號S12，以將其比較後，以產生一第八數位值D8。第一多工器80電性連接第一反向器74、第八閂鎖78與第一加總訊號S1對應之第一閂鎖30，並接收第一反相數位值ID1、第八數位值D8與第一加總訊號S1對應之第一數位值D1，以據此輸出第一輸出值O1。在第一加總訊號S1對應之第一數位值D1為1時，第一多工器80選擇第一反相數位值ID1作為第一輸出值O1。在第一加總訊號S1對應之第一數位值D1為0時，第一多工器80選擇第八數位值D8作為第一輸出值O1。第一訊號選擇器82電性連接第一多工器80與第一資料濾波器68，並接收第一數值U1與第一輸出值O1。在第一資料濾波器68輸出第一數值U1時，第一訊號選擇器82選擇第一輸出值O1輸出。在第一資料濾波器68輸出第二數值U2時，第一訊號選擇器82輸出0。第一積分器84電性連接第一訊號選擇器82與第十一加法器70，並接收第一輸出值O1，且將其積分後，產生第一正直流準位電壓V1。第六乘法器86電性連接第一積分器84與第十二加法器76，並接收第一正直流準位電壓V1，且將其乘上負一，以產生第一負直流準位電壓-V1。第一訊號選擇器82配合第一資料濾波器68，使屬於第二正直流準位電壓V2的資料不會送到第一積分器84。

第十三加法器88電性連接第五乘法器66，並接收負加總訊號NS與第二正直流準位電壓V2，且將其相加，以產生一第十三加總訊號S13。第九閂鎖90電性連接第十三加法器88，並接收第二時脈訊號C2與第十三加總訊號S13，以將其比較後，以產生一第九數位值。第二反向器92電性連接第九閂鎖90，並接收第九數位值D9，以將其反向，產生一第二反相數位值ID2。第十四加法器94電性連接第五乘法器66，並接收負加總訊號NS與第二負直流準位電壓-V2，且將其相加，以產生一第十四加總訊號S14。第十閂鎖96電性連接第十四加法器94，並接收第二時脈訊號C2與第十四加總訊號S14，以將其比較後，以產生一第十數位值D10。第二多工器98電性連接第二反向器92、第十閂鎖96與第一加總訊號S1對應之第一閂鎖30，並接收第二反相數位值ID2、第十數位值D10與第一加總訊號S1對應之第一數位值D1，以據此輸出第二輸出值O2。在第一加總訊號S1對應之第一數位值D1為1時，第二多工器98選擇第二反相數位值ID2作為第二輸出值O2。在第一加總訊號S1對應之第一數位值D1為0時，第二多工器98選擇第十數位值D10作為第二輸出值O2。第二訊號選擇器100電性連接第二多工器98與第一資料濾波器68，並接收第二數值U2與第二輸出值O2。在第一資料濾波器68輸出第二數值U2時，第二訊號選擇器100選擇第二輸出值O2輸出。在第一資料濾波器68輸出第一數值U1時，第二訊號選擇器100輸出0。第二積分器102電性連接第二訊號選擇器100與第十三加法器88，並接收第二輸出值O2，且將其積分後，產生第二正直流準位電壓V2。第七乘法器104電性連接第二積分器102與第十四加法器94，並接收第二正直流準位電壓V2，且將其乘上負一，以產生第二負直流準位電壓-V2。第二訊號選擇器100配合第一資料濾波器68，使屬於第一正直流準位電壓V1的資料不會送到第二積分器102。

第十五加法器106電性連接第五乘法器66，並接收負加總訊號NS與正門檻電壓PT，且將其相加，以產生一第十五加總訊號S15。第十一閂鎖108電性連接第十五加法器106，並接收第二時脈訊號C2與第十五加總訊號S15，以將其比較後，以產生一第十一數位值。第三反向器110電性連接第十一閂鎖108，並接收第十一數位值，以將其反向，產生一第三反相數位值ID3。第十六加法器112電性連接第五乘法器66，並接收負加總訊號NS與負門檻電壓NT，且將其相加，以產生一第十六加總訊號S16。第十二閂鎖114電性連接第十六加法器112，並接收第二時脈訊號C2與第十六加總訊號S16，以將其比較後，以產生一第十二數位值D12。第三多工器116電性連接第三反向器110、第十二閂鎖114與第一加總訊號S1對應之第一閂鎖30，並接收第三反相數位值ID3、第十二數位值D12與第一加總訊號S1對應之第一數位值D1，以據此輸出第三輸出值O3。在第一加總訊號S1對應之第一數位值D1為1時，第三多工器116選擇第三反相數位值ID3作為第三輸出值D3。在第一加總訊號S1對應之第一數位值D1為0時，第三多工器116選擇第十二數位值D12作為第三輸出值O3。第三積分器118電性連接第三多工器116、第十五加法器106、第三加法器28與第七加法器48，並接收第三輸出值O3，且對其積分，以產生正門檻電壓PT。第八乘法器120電性連接第三積分器118、第二加法器26與第八加法器50，並接收正門檻電壓PT，且將其乘上負一，以產生負門檻電壓NT。

最小均方引擎18電性連接第一加法器24、所有第一閂鎖30、第一積分器84、第六乘法器86、第二積分器102、第七乘法器104、第二乘法器42、第三乘法器60、第六加總訊號S6對應之第五閂鎖54、第一乘法器38、第四乘法器64與第一加總訊號S1對應之第三閂鎖34，以接收第一加總訊號S1、所有第一數位值D1、第六加總訊號D6對應之第五數位值D5與第一加總訊號D1對應之第三數位值D3，以據此產生第一補償係數W1與第二補償係數W2。具體而言，最小均方引擎18更包含至少二電壓處理器，在此電壓處理器之數量以二為例。最小均方引擎18包含一第九乘法器122、一第二資料濾波器(pattern filter)124、一第十七加法器126、一第十三閂鎖128、一第十八加法器130、一第十四閂鎖132、一第四多工器134、一第十九加法器136、一第十五閂鎖138、一第二十加法器140、一第十六閂鎖142、一第五多工器144、一第六多工器146、一第十乘法器148、一第四積分器150、一第十一乘法器152與一第五積分器154。第十七加法器126、第十三閂鎖128、第十八加法器130、第十四閂鎖132與第四多工器134組成一電壓處理器。第十九加法器136、第十五閂鎖138、第二十加法器140、第十六閂鎖142與第五多工器144組成另一電壓處理器。

第九乘法器122電性連接第一加法器24，並接收第一加總訊號S1，且將其乘上負一，以產生負加總訊號NS。第二資料濾波器124電性連接所有第一閂鎖30，並接收所有第一數位值D1，第二資料濾波器124將所有數位資料DA之二進位碼均勻區分為第三群組與第四群組，第三群組之二進位碼大於第四群組之二進位碼，第二資料濾波器124將第三群組之由大到小之二進位碼依序配對第四群組之由小到大之二進位碼，並將第三群組與第四群組之二配對之二進位碼對應一第三數值U3或一第四數值U4，且輸出第三數值U3或第四數值U4。舉例來說，000與111屬於第三群組，001與011屬於第四群組。000配對111，且000與111對應作為第三數值U3之1。001配對011，且001與011對應作為第四數值U4之-1。

第十七加法器126電性連接第九乘法器122與第一積分器84，並接收負加總訊號NS與第一正直流準位電壓V1，且將其相加，以產生一第十七加總訊號S17。第十三閂鎖128電性連接第十七加法器126，並接收第二時脈訊號C2與第十七加總訊號S17，以將其比較後，以產生一第十三數位值D13。第十八加法器130電性連接第九乘法器122與第六乘法器86，並接收負加總訊號NS與第一負直流準位電壓-V1，且將其相加，以產生一第十八加總訊號S18。第十四閂鎖132電性連接第十八加法器13，並接收第二時脈訊號C2與第十八加總訊號S18，以將其比較後，以產生一第十四數位值D14。第四多工器134電性連接第十三閂鎖128、第十四閂鎖132與第一加總訊號S1對應之第一閂鎖30，並接收第十三數位值D13、第十四數位值D14與第一加總訊號S1對應之第一數位值D1，以據此輸出第四輸出值O4。在第一加總訊號S1對應之第一數位值D1為1時，第四多工器134選擇第十三數位值D13作為第四輸出值O4。在第一加總訊號D1對應之第一數位值D1為0時，第四多工器134選擇第十四數位值D14作為第四輸出值O4。

第十九加法器136電性連接第九乘法器122與第二積分器102，並接收負加總訊號NS與第二正直流準位電壓V2，且將其相加，以產生一第十九加總訊號S19。第十五閂鎖138電性連接第十九加法器136，並接收第二時脈訊號C2與第十九加總訊號S19，以將其比較後，以產生一第十五數位值D15。第二十加法器140電性連接第九乘法器122與第七乘法器104，並接收負加總訊號NS與第二負直流準位電壓-V2，且將其相加，以產生一第二十加總訊號S20。第十六閂鎖142電性連接第二十加法器140，並接收第二時脈訊號C2與第二十加總訊號S20，以將其比較後，以產生一第十六數位值D16。第五多工器144電性連接第十五閂鎖138、第十六閂鎖142與第一加總訊號S1對應之第一閂鎖30，並接收第十五數位值D15、第十六數位值D16與第一加總訊號S1對應之第一數位值D1，以據此輸出第五輸出值O5。在第一加總訊號S1對應之第一數位值D1為1時，第五多工器144選擇第十五數位值D15作為第五輸出值O5。在第一加總訊號D1對應之第一數位值D1為0時，第五多工器144選擇第十六數位值D16作為第五輸出值O5。

第六多工器146電性連接第四多工器134、第五多工器144與該二資料濾波器124，並接收第三數值U3與第四數值U4之其中一者，與第四輸出值O4及第五輸出值O5，以據此輸出第六輸出值O6。在第二資料濾波器124輸出第三數值U3時，第六多工器146選擇第四輸出值O4作為第六輸出值O6輸出。在第二資料濾波器124輸出第四數值U4時，第六多工器146選擇第五輸出值O5作為第六輸出值O6輸出。第十乘法器148電性連接第六多工器146與第六加總訊號S6對應之第五閂鎖54，以接收第六輸出值O6與第六加總訊號S6對應之第五數位值D5，並將其相乘，以產生一第一補償訊號P1。第四積分器150電性連接第十乘法器148、第一乘法器38與第四乘法器64，以接收第一補償訊號P1，並將其積分，以產生第一補償係數W1。第十一乘法器152電性連接第六多工器146與第一加總訊號S1對應之第三閂鎖34，以接收第六輸出值O6與第一加總訊號S1對應之第三數位值D3，並將其相乘，以產生一第二補償訊號P2。第五積分器154電性連接第十一乘法器152、第二乘法器42與第三乘法器60，以接收第二補償訊號P2，並將其積分，以產生第二補償係數W2。最小均方引擎18與自動位準追蹤引擎14有許多硬體可以共用，故自動位準追蹤引擎14容易與最小均方引擎18結合，使自動位準追蹤引擎14具有競爭優勢。

自動位準追蹤引擎14提供給最小均方引擎18之第一正直流準位電壓V1、第一負直流準位電壓-V1、第二正直流準位電壓V2與第二負直流準位電壓-V2具有數位資料DA之低頻能量資訊，故自動位準追蹤引擎14可再與自動增益控制器16結合，以避免多位準衰減訊號A之振幅低於接收裝置所能容忍的最小振幅。

自動增益控制器16更包含一第二十一加法器156、一第十七閂鎖158與一第六積分器160。第二十一加法器156電性連接第六乘法器86、第七乘法器104或第八乘法器120，以接收第一負直流準位電壓-V1、第二負直流準位電壓-V2與負門檻電壓NT其中一者與預期電壓PV，並將其相加，以產生一增益電壓GV。第十七閂鎖158電性連接第二十一加法器156，並接收比第一時脈訊號C1之頻率慢上10倍以上之第三時脈訊號C3與增益電壓GV，且將其比較，以產生一第十七數位值D17。第六積分器160電性連接第十七閂鎖158與類比式等化器10，並接收第十七數位值D17，且將其積分，以產生增益訊號G。在系統分析上，自動增益控制機制屬於外迴圈，自動位準追蹤機制屬於內迴圈。此外，自動增益控制機制需以自動位準追蹤機制提供的直流電壓準位作為調整增益的依據，所以在頻寬設計上要慢於自動位準追蹤機制，以避免內、外迴圈速度不匹配造成系統的不穩定。

以下介紹本發明之多位準脈衝振幅調變接收裝置之運作過程。在此過程中，類比式等化器10、數位式等化器12、自動位準追蹤引擎14、自動增益控制器16與最小均方引擎18都是會互相影響的，故所有訊號都會不斷變動，但所有訊號的關係不變。首先，傳輸通道20接收多位準脈衝振幅調變訊號 M，並將其衰減，以輸出多位準衰減訊號A給類比式等化器10，類比式等化器10利用增益訊號G對多位準衰減訊號A進行訊號補償，以產生多位準補償訊號P。接著，第一取樣保持電路22、第一加法器24、第二加法器26、第三加法器28、第一閂鎖30、第二閂鎖32、第三閂鎖34、第四加法器36、第一乘法器38、第五加法器40、第二乘法器42、第二取樣保持電路44、第六加法器46、第七加法器48、第八加法器50、第四閂鎖52、第五閂鎖54、第六閂鎖56、第九加法器58、第三乘法器60、第十加法器62與第四乘法器64接收多位準補償訊號P、第一時脈訊號C1、第二時脈訊號C2、正門檻電壓PT、負門檻電壓NT、第一補償係數W1與第二補償係數W2，以執行對應之運算，並產生第一加總訊號S1、第一數位值D1、第二數位值D2、第三數位值D3、第四數位值D4、第五數位值D5與第六數位值D6。

再來，第五乘法器66、第一資料濾波器68、第十一加法器70、第七閂鎖72、第一反向器74、第十二加法器76、第八閂鎖78、第一多工器80、第一訊號選擇器82、第一積分器84、第六乘法器86、第十三加法器88、第九閂鎖90、第二反向器92、第十四加法器94、第十閂鎖96、第二多工器98、第二訊號選擇器100、第二積分器102、第七乘法器104、第十五加法器106、第十一閂鎖108、第三反向器110、第十六加法器112、第十二閂鎖114、第三多工器116、第三積分器118與第八乘法器120接收所有第一數位值D1、第一加總訊號S1，以執行對應之運算，並產生第一正直流準位電壓V1、第二正直流準位電壓V2、第一負直流準位電壓-V1、第二負直流準位電壓-V2、正門檻電壓PT與負門檻電壓NT。

然後，第九乘法器122、第二資料濾波器124、第十七加法器126、第十三閂鎖128、第十八加法器130、第十四閂鎖132、第四多工器134、第十九加法器136、第十五閂鎖138、第二十加法器140、第十六閂鎖142、第五多工器144、第六多工器146、第十乘法器148、第四積分器150、第十一乘法器152與第五積分器154接收第一加總訊號S1、所有第一數位值D1、第六加總訊號D6對應之第五數位值D5與第一加總訊號D1對應之第三數位值D3，以執行對應之運算，並產生第一補償係數W1與第二補償係數W2。

同時，第二十一加法器156接收第一負直流準位電壓-V1、第二負直流準位電壓-V2與負門檻電壓NT其中一者與預期電壓PV，並將其相加，以產生增益電壓GV。第十七閂鎖158接收第三時脈訊號C3與增益電壓GV，且將其比較，以產生第十七數位值D17。第六積分器160接收第十七數位值D17，且將其積分，以產生增益訊號G。

請參閱第1圖與第6圖，第6圖為本發明之四位準脈衝振幅調變訊號M之眼圖。換言之，四位準脈衝振幅調變訊號M並未失真。正門檻電壓PT、負門檻電壓NT、第一正直流準位電壓V1、第二正直流準位電壓V2、第一負直流準位電壓-V1與第二負直流準位電壓-V2如第6圖所示，其中第二正直流準位電壓V2是1/3乘以第一正直流準位電壓V1。然而，多位準脈衝振幅調變接收裝置接收到的是失真的多位準衰減訊號A，如第7圖所示。實際上，第二正直流準位電壓V2是1/2乘以第一正直流準位電壓V1。目前用於四位準脈衝振幅調變接收機的適應性設計無法克服失真資料的影響，此影響在輸入資料之振幅較大或接收機之類比前端接收到較多非線性成分之訊號時，將大大降低接收機之效能。在現有技術中，即使接收到失真的多位準衰減訊號A，仍然將第二正直流準位電壓V2是1/3乘以第一正直流準位電壓V1。因此，接收機仍然受到類比前端之非線性影響。本發明係利用數位式等化器12與自動位準追蹤引擎14產生至少一門檻電壓與至少二直流準位電壓，並將其收斂至理想的數值，使門檻電壓為二直流準位電壓之平均值，藉此消除多位準符際干擾( Multi-Level Inter-Symbol Interference )與類比前端之非線性影響，使數位式等化器12具有最大電壓限界（voltage margin）。

以下請參閱第8圖與第3圖，以介紹另一自動位準追蹤引擎。相對第3圖，第8圖之自動位準追蹤引擎少了更多硬體，以消耗更少能量。在第8圖中，自動位準追蹤引擎包含第五乘法器66、一第一資料濾波器(pattern filter)68、一第十一加法器70、一第七閂鎖72、一第一反向器74、一第十二加法器76、一第八閂鎖78、一第一多工器80、一第一訊號選擇器82、一第一積分器84、一第六乘法器86、一第十三加法器88、一第九閂鎖90、一第二反向器92、一第十四加法器94、一第十閂鎖96、一第二多工器98、一第二訊號選擇器100、一第二積分器102、一第七乘法器104、一第十五加法器162、一除法器164與一第八乘法器166。由於第五乘法器66、第一資料濾波器68、第十一加法器70、第七閂鎖72、第一反向器74、第十二加法器76、第八閂鎖78、第一多工器80、第一訊號選擇器82、第一積分器84、第六乘法器86、第十三加法器88、第九閂鎖90、第二反向器92、第十四加法器94、第十閂鎖96、第二多工器98、第二訊號選擇器100、第二積分器102與第七乘法器104之連接關係與作動關係已於前面敘述過了，於此不再贅述。第十五加法器162電性連接第一積分器84與第二積分器102，以接收第一正直流準位電壓V1與第二正直流準位電壓V2，並將其相加，以產生一第十五加總訊號S15。除法器164電性連接第十五加法器162、第三加法器28與第七加法器48，並接收第十五加總訊號S15，且將其除以二，以產生正門檻電壓。第八乘法器166電性連接除法器164、第二加法器26與第八加法器50，並接收正門檻電壓PT，且將其乘上負一，以產生負門檻電壓NT。

請參閱第1圖、第2圖、第3圖、第4圖、第5圖與第9圖。本發明亦可應用在八位準脈衝振幅調變訊號作為多位準脈衝振幅調變訊號 M。在多位準脈衝振幅調變訊號 M為八位準脈衝振幅調變訊號時，數位資料DA之數量為八，第一閂鎖30、第二閂鎖32、第三閂鎖34、第四閂鎖50、第五閂鎖52第六閂鎖54、第一數位值D1、第二數位值D2、第三數位值D3、第四數位值D4、第五數位值D5與第六數位值D6之數量皆分別為七，第二加法器26、第三加法器28、第七加法器46、第八加法器48、正門檻電壓PT1、PT2、PT3、負門檻電壓NT1、NT2、NT3、第二加總訊號S2、第三加總訊號S3、第七加總訊號S7與第八加總訊號S8之數量皆分別為三，正直流準位電壓、負直流準位電壓、自動位準追蹤器與電壓處理器之數量皆分別為四，正直流準位電壓包含第一正直流準位電壓V1、第二正直流準位電壓V2、第三正直流準位電壓V3與第四正直流準位電壓V4。負直流準位電壓包含第一負直流準位電壓-V1、第二負直流準位電壓-V2、第三負直流準位電壓-V3與第四負直流準位電壓-V4。正門檻電壓PT1、PT2、PT3之絕對值分別等於負門檻電壓NT1、NT2、NT3之絕對值，第一正直流準位電壓V1、第二正直流準位電壓V2、第三正直流準位電壓V3與第四正直流準位電壓V4之絕對值分別等於第一負直流準位電壓-V1、第二負直流準位電壓-V2、第三負直流準位電壓-V3與第四負直流準位電壓-V4之絕對值。在第2圖中，三第二加法器26分別接收負門檻電壓NT1、NT2、NT3，三第三加法器28分別接收正門檻電壓PT1、PT2、PT3，三第七加法器48分別接收正門檻電壓PT1、PT2、PT3，三第八加法器50分別接收負門檻電壓NT1、NT2、NT3。當自動位準追蹤器之數量為四時，第一資料濾波器68接收七第一數位值D1，由於數位資料DA有八個，其係包含0000000、0000001、0000011、0000111、0001111、0011111、0111111與1111111。 0000000配對1111111，以對應第一數值，0000001配對0111111，以對應第二數值，0000011配對0011111，以對應第三數值，0000111配對0001111，以對應第四數值。故第一資料濾波器68可輸出第一數值、第二數值、第三數值或第四數值，以藉此分別控制四個自動位準追蹤器分別輸出第一正直流準位電壓V1、第二正直流準位電壓V2、第三正直流準位電壓V3與第四正直流準位電壓V4。在第3圖中，當第一資料濾波器68接收正門檻電壓PT1、第一加總訊號S1與負門檻電壓NT1對應之第一數位值D1時，則第一積分器84、第二積分器102與第三積分器118分別產生正門檻電壓PT2、PT3與PT1，第六乘法器86、第七乘法器104與第八乘法器120分別產生負門檻電壓NT2、NT3與NT1。

綜上所述，本發明利用數位式等化器與自動位準追蹤引擎產生至少一門檻電壓與至少二直流準位電壓，並將其收斂至理想的數值，使門檻電壓為二直流準位電壓之平均值，藉此消除多位準符際干擾與類比前端之非線性影響，使數位式等化器具有最大電壓限界。

以上所述者，僅為本發明一較佳實施例而已，並非用來限定本發明實施之範圍，故舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

10:類比式等化器 12:數位式等化器 14:自動位準追蹤引擎 16:自動增益控制器 18:最小均方引擎 20:傳輸通道 22:第一取樣保持電路 24:第一加法器 26:第二加法器 28:第三加法器 30:第一閂鎖 32:第二閂鎖 34:第三閂鎖 36:第四加法器 38:第一乘法器 40:第五加法器 42:第二乘法器 44:第二取樣保持電路 46:第六加法器 48:第七加法器 50:第八加法器 52:第四閂鎖 54:第五閂鎖 56:第六閂鎖 58:第九加法器 60:第三乘法器 62:第十加法器 64:第四乘法器 66:第五乘法器 68:第一資料濾波器 70:第十一加法器 72:第七閂鎖 74:第一反向器 76:第十二加法器 78:第八閂鎖 80:第一多工器 82:第一訊號選擇器 84:第一積分器 86:第六乘法器 88:第十三加法器 90:第九閂鎖 92:第二反向器 94:第十四加法器 96:第十閂鎖 98:第二多工器 100:第二訊號選擇器 102:第二積分器 104:第七乘法器 106:第十五加法器 108:第十一閂鎖 110:第三反向器 112:第十六加法器 114:第十二閂鎖 116:第三多工器 118:第三積分器 120:第八乘法器 122:第九乘法器 124:第二資料濾波器 126:第十七加法器 128:第十三閂鎖 130:第十八加法器 132:第十四閂鎖 134:第四多工器 136:第十九加法器 138:第十五閂鎖 140:第二十加法器 142:第十六閂鎖 144:第五多工器 146:第六多工器 148:第十乘法器 150:第四積分器 152:第十一乘法器 154:第五積分器 156:第二十一加法器 158:第十七閂鎖 160:第六積分器 162:第十五加法器 164:除法器 166:第八乘法器

第1圖為本發明之多位準脈衝振幅調變接收裝置之電路方塊圖。 第2圖為本發明之數位式等化器之一實施例之電路示意圖。 第3圖為本發明之自動位準追蹤引擎之一實施例之電路示意圖。 第4圖為本發明之最小均方引擎之一實施例之電路示意圖。 第5圖為本發明之自動增益控制器之一實施例之電路示意圖。 第6圖為本發明之四位準脈衝振幅調變訊號之眼圖。 第7圖為本發明之多位準衰減訊號之眼圖。 第8圖為本發明之自動位準追蹤引擎之另一實施例之電路示意圖。 第9圖為本發明之八位準脈衝振幅調變訊號之眼圖。

10:類比式等化器

12:數位式等化器

14:自動位準追蹤引擎

16:自動增益控制器

18:最小均方引擎

20:傳輸通道

Claims (9)

1. 一種多位準脈衝振幅調變接收裝置，包含： 一類比式等化器，電性連接一傳輸通道，並接收一增益訊號，該傳輸通道接收一多位準脈衝振幅調變訊號 ，並將其衰減，以輸出一多位準衰減訊號給該類比式等化器，該類比式等化器利用該增益訊號對該多位準衰減訊號進行訊號補償，以產生一多位準補償訊號； 一數位式等化器，電性連接該類比式等化器，並接收該多位準補償訊號、至少一正門檻電壓、至少一負門檻電壓、一第一時脈訊號與一第二時脈訊號，該至少一正門檻電壓與該至少一負門檻電壓之絕對值相同，該第二時脈訊號為反向之該第一時脈訊號，該數位式等化器利用該至少一正門檻電壓、該至少一負門檻電壓、該第一時脈訊號與該第二時脈訊號依序轉換該多位準補償訊號為複數數位資料，該些數位資料之數量為四的正整數倍； 一自動位準追蹤引擎，電性連接該數位式等化器，並接收該第二時脈訊號與該些數位資料，以藉此產生該至少一正門檻電壓、該至少一負門檻電壓、至少二正直流準位電壓與至少二負直流準位電壓，該至少二正直流準位電壓之絕對值分別等於該至少二負直流準位電壓之絕對值，且該至少一正門檻電壓為該至少二正直流準位電壓之平均值；以及 一自動增益控制器，電性連接該自動位準追蹤引擎與該類比式等化器，並接收該至少一負門檻電壓與該至少二負直流準位電壓之其中一者及一預期電壓，以藉此產生該增益訊號。
2. 如請求項1所述之多位準脈衝振幅調變接收裝置，其中該數位式等化器為決策回授等化器(decision feedback equalizer, DFE)。
3. 如請求項2所述之多位準脈衝振幅調變接收裝置，其中每一該數位資料為一二進位碼，其係由至少三第一數位值組成，該決策回授等化器更包含： 一第一取樣保持電路，電性連接該類比式等化器，並接收該多位準補償訊號與該第一時脈訊號，且利用該第一時脈訊號取樣該多位準補償訊號，以產生一第一多位準取樣訊號； 一第一加法器，電性連接該第一取樣保持電路，並接收該第一多位準取樣訊號、一第一修正訊號與一第二修正訊號，且將其相加，以產生一第一加總訊號； 至少一第二加法器，電性連接該第一加法器，並接收該至少一負門檻電壓與該第一加總訊號，且將其相加，以產生至少一第二加總訊號； 至少一第三加法器，電性連接該第一加法器，並接收該至少一正門檻電壓與該第一加總訊號，且將其相加，以產生至少一第三加總訊號； 至少三第一閂鎖，分別電性連接該至少一第二加法器、該第一加法器與該至少一第三加法器，並分別接收該至少一第二加總訊號、該第一加總訊號與該至少一第三加總訊號，該至少三第一閂鎖接收該第二時脈訊號，並利用該第二時脈訊號分別比較該至少一第二加總訊號、該第一加總訊號與該至少一第三加總訊號，以分別產生該至少三第一數位值； 至少三第二閂鎖，分別電性連接該至少三第一閂鎖，並分別接收該至少三第一數位值，該至少三第二閂鎖接收該第一時脈訊號，該至少三第二閂鎖利用該第一時脈訊號分別比較該至少三第一數位值，以分別產生至少三第二數位值； 至少三第三閂鎖，分別電性連接該至少三第二閂鎖，並分別接收該至少三第二數位值，該至少三第三閂鎖接收該第二時脈訊號，該至少三第三閂鎖利用該第二時脈訊號分別比較該至少三第二數位值，以分別產生至少三第三數位值； 一第四加法器，電性連接該至少三第二閂鎖，並接收該至少三第二數位值，且將其相加，以產生一第四加總訊號； 一第一乘法器，電性連接該第一加法器與該第四加法器，並接收該第四加總訊號與一第二補償係數，且將其相乘，以產生該第一修正訊號； 一第五加法器，電性連接該至少三第一閂鎖，並接收該至少三第一數位值，且將其相加，以產生一第五加總訊號； 一第二乘法器，電性連接該第五加法器，並接收該第五加總訊號與一第一補償係數，且將其相乘，以產生一第三修正訊號； 一第二取樣保持電路，電性連接該類比式等化器，並接收該多位準補償訊號與該第二時脈訊號，且利用該第二時脈訊號取樣該多位準補償訊號，以產生一第二多位準取樣訊號； 一第六加法器，電性連接該第二取樣保持電路與該第二乘法器，並接收該第二多位準取樣訊號、該第三修正訊號與一第四修正訊號，且將其相加，以產生一第六加總訊號； 至少一第七加法器，電性連接該第六加法器，並接收該至少一正門檻電壓與該第六加總訊號，且將其相加，以產生至少一第七加總訊號； 至少一第八加法器，電性連接該第六加法器，並接收該至少一負門檻電壓與該第六加總訊號，且將其相加，以產生至少一第八加總訊號； 至少三第四閂鎖，分別電性連接該至少一第七加法器、該第六加法器與該至少一第八加法器，並分別接收該至少一第七加總訊號、該第六加總訊號與該至少一第八加總訊號，該至少三第四閂鎖接收該第一時脈訊號，並利用該第一時脈訊號分別比較該至少一第七加總訊號、該第六加總訊號與該至少一第八加總訊號，以分別產生至少三第四數位值； 至少三第五閂鎖，分別電性連接該至少三第四閂鎖，並分別接收該至少三第四數位值，該至少三第五閂鎖接收該第二時脈訊號，該至少三第五閂鎖利用該第二時脈訊號分別比較該至少三第四數位值，以分別產生至少三第五數位值； 至少三第六閂鎖，分別電性連接該至少三第五閂鎖，並分別接收該至少三第五數位值，該至少三第六閂鎖接收該第一時脈訊號，該至少三第六閂鎖利用該第一時脈訊號分別比較該至少三第五數位值，以分別產生至少三第六數位值； 一第九加法器，電性連接該至少三第四閂鎖，並接收該至少三第四數位值，且將其相加，以產生一第九加總訊號； 一第三乘法器，電性連接該第九加法器與該第一加法器，並接收該第九加總訊號與該第二補償係數，且將其相乘，以產生該第二修正訊號； 一第十加法器，電性連接該至少三第五閂鎖，並接收該至少三第五數位值，且將其相加，以產生一第十加總訊號；以及 一第四乘法器，電性連接該第十加法器與該第六加法器，並接收該第十加總訊號與該第一補償係數，且將其相乘，以產生該第四修正訊號。
4. 如請求項3所述之多位準脈衝振幅調變接收裝置，其中該至少二正直流準位電壓包含一第一正直流準位電壓與一第二正直流準位電壓，該至少二負直流準位電壓包含一第一負直流準位電壓與一第二負直流準位電壓，該第一正直流準位電壓與該第二正直流準位電壓之絕對值分別與該第一負直流準位電壓與該第二負直流準位電壓之絕對值相同，該自動位準追蹤引擎更包含： 一第五乘法器，電性連接該第一加法器，並接收該第一加總訊號，且將其乘上負一，以產生一負加總訊號； 一第一資料濾波器(pattern filter)，電性連接該至少三第一閂鎖，並接收該至少三第一數位值，該第一資料濾波器將所有該二進位碼均勻區分為第一群組與第二群組，該第一群組之該二進位碼大於該第二群組之該二進位碼，該第一資料濾波器將該第一群組之由大到小之該二進位碼依序配對該第二群組之由小到大該二進位碼，並將二配對之該二進位碼對應一第一數值或一第二數值，且輸出該第一數值或該第二數值； 一第十一加法器，電性連接該第五乘法器，並接收該負加總訊號與該第一正直流準位電壓，且將其相加，以產生一第十一加總訊號； 一第七閂鎖，電性連接該第十一加法器，並接收該第二時脈訊號與該第十一加總訊號，以將其比較後，以產生一第七數位值； 一第一反向器，電性連接該第七閂鎖，並接收該第七數位值，以將其反向，產生一第一反相數位值； 一第十二加法器，電性連接該第五乘法器，並接收該負加總訊號與該第一負直流準位電壓，且將其相加，以產生一第十二加總訊號； 一第八閂鎖，電性連接該第十二加法器，並接收該第二時脈訊號與該第十二加總訊號，以將其比較後，以產生一第八數位值； 一第一多工器，電性連接該第一反向器、該第八閂鎖與該第一加總訊號對應之該第一閂鎖，並接收該第一反相數位值、該第八數位值與該第一加總訊號對應之該第一數位值，以據此輸出第一輸出值，在該第一加總訊號對應之該第一數位值為1時，該第一多工器選擇該第一反相數位值作為該第一輸出值，在該第一加總訊號對應之該第一數位值為0時，該第一多工器選擇該第八數位值作為該第一輸出值； 一第一訊號選擇器，電性連接該第一多工器與該第一資料濾波器，並接收該第一數值與該第一輸出值，在該第一資料濾波器輸出該第一數值時，該第一訊號選擇器選擇該第一輸出值輸出，在該第一資料濾波器輸出該第二數值時，該第一訊號選擇器輸出0； 一第一積分器，電性連接該第一訊號選擇器與該第十一加法器，並接收該第一輸出值，且將其積分後，產生該第一正直流準位電壓； 一第六乘法器，電性連接該第一積分器與該第十二加法器，並接收該第一正直流準位電壓，且將其乘上負一，以產生該第一負直流準位電壓； 一第十三加法器，電性連接該第五乘法器，並接收該負加總訊號與該第二正直流準位電壓，且將其相加，以產生一第十三加總訊號； 一第九閂鎖，電性連接該第十三加法器，並接收該第二時脈訊號與該第十三加總訊號，以將其比較後，以產生一第九數位值； 一第二反向器，電性連接該第九閂鎖，並接收該第九數位值，以將其反向，產生一第二反相數位值； 一第十四加法器，電性連接該第五乘法器，並接收該負加總訊號與該第二負直流準位電壓，且將其相加，以產生一第十四加總訊號； 一第十閂鎖，電性連接該第十四加法器，並接收該第二時脈訊號與該第十四加總訊號，以將其比較後，以產生一第十數位值； 一第二多工器，電性連接該第二反向器、該第十閂鎖與該第一加總訊號對應之該第一閂鎖，並接收該第二反相數位值、該第十數位值與該第一加總訊號對應之該第一數位值，以據此輸出第二輸出值，在該第一加總訊號對應之該第一數位值為1時，該第二多工器選擇該第二反相數位值作為該第二輸出值，在該第一加總訊號對應之該第一數位值為0時，該第二多工器選擇該第十數位值作為該第二輸出值； 一第二訊號選擇器，電性連接該第二多工器與該第一資料濾波器，並接收該第二數值與該第二輸出值，在該第一資料濾波器輸出該第二數值時，該第二訊號選擇器選擇該第二輸出值輸出，在該第一資料濾波器輸出該第一數值時，該第二訊號選擇器輸出0； 一第二積分器，電性連接該第二訊號選擇器與該第十三加法器，並接收該第二輸出值，且將其積分後，產生該第二正直流準位電壓； 一第七乘法器，電性連接該第二積分器與該第十四加法器，並接收該第二正直流準位電壓，且將其乘上負一，以產生該第二負直流準位電壓； 一第十五加法器，電性連接該第五乘法器，並接收該負加總訊號與該至少一正門檻電壓，且將其相加，以產生一第十五加總訊號； 一第十一閂鎖，電性連接該第十五加法器，並接收該第二時脈訊號與該第十五加總訊號，以將其比較後，以產生一第十一數位值； 一第三反向器，電性連接該第十一閂鎖，並接收該第十一數位值，以將其反向，產生一第三反相數位值； 一第十六加法器，電性連接該第五乘法器，並接收該負加總訊號與該至少一負門檻電壓，且將其相加，以產生一第十六加總訊號； 一第十二閂鎖，電性連接該第十六加法器，並接收該第二時脈訊號與該第十六加總訊號，以將其比較後，以產生一第十二數位值； 一第三多工器，電性連接該第三反向器、該第十二閂鎖與該第一加總訊號對應之該第一閂鎖，並接收該第三反相數位值、該第十二數位值與該第一加總訊號對應之該第一數位值，以據此輸出第三輸出值，在該第一加總訊號對應之該第一數位值為1時，該第三多工器選擇該第三反相數位值作為該第三輸出值，在該第一加總訊號對應之該第一數位值為0時，該第三多工器選擇該第十二數位值作為該第三輸出值； 一第三積分器，電性連接該第三多工器、該第十五加法器、該至少一第三加法器與該至少一第七加法器，並接收該第三輸出值，且對其積分，以產生該至少一正門檻電壓；以及 一第八乘法器，電性連接該第三積分器、該至少一第二加法器與該至少一第八加法器，並接收該至少一正門檻電壓，且將其乘上負一，以產生該至少一負門檻電壓。
5. 如請求項4所述之多位準脈衝振幅調變接收裝置，更包含一最小均方（least mean square, LMS）引擎，其係電性連接該第一加法器、該至少三第一閂鎖、該第一積分器、該第六乘法器、該第二積分器、該第七乘法器、該第二乘法器、該第三乘法器、該第六加總訊號對應之該第五閂鎖、該第一乘法器、該第四乘法器與該第一加總訊號對應之該第三閂鎖，以接收該第一加總訊號、該至少三第一數位值、該第六加總訊號對應之該第五數位值與該第一加總訊號對應之該第三數位值，以據此產生該第一補償係數與該第二補償係數。
6. 如請求項5所述之多位準脈衝振幅調變接收裝置，其中該最小均方引擎更包含： 一第九乘法器，電性連接該第一加法器，並接收該第一加總訊號，且將其乘上負一，以產生該負加總訊號； 一第二資料濾波器(pattern filter)，電性連接該至少三第一閂鎖，並接收該至少三第一數位值，該第二資料濾波器將所有該二進位碼均勻區分為第三群組與第四群組，該第三群組之該二進位碼大於該第四群組之該二進位碼，該第二資料濾波器將該第三群組之由大到小之該二進位碼依序配對該第四群組之由小到大之該二進位碼，並將該第三群組與該第四群組之二配對之該二進位碼對應一第三數值或一第四數值，且輸出該第三數值或該第四數值； 一第十七加法器，電性連接該第九乘法器與該第一積分器，並接收該負加總訊號與該第一正直流準位電壓，且將其相加，以產生一第十七加總訊號； 一第十三閂鎖，電性連接該第十七加法器，並接收該第二時脈訊號與該第十七加總訊號，以將其比較後，以產生一第十三數位值； 一第十八加法器，電性連接該第九乘法器與該第六乘法器，並接收該負加總訊號與該第一負直流準位電壓，且將其相加，以產生一第十八加總訊號； 一第十四閂鎖，電性連接該第十八加法器，並接收該第二時脈訊號與該第十八加總訊號，以將其比較後，以產生一第十四數位值； 一第四多工器，電性連接該第十三閂鎖、該第十四閂鎖與該第一加總訊號對應之該第一閂鎖，並接收該第十三數位值、該第十四數位值與該第一加總訊號對應之該第一數位值，以據此輸出第四輸出值，在該第一加總訊號對應之該第一數位值為1時，該第四多工器選擇該第十三數位值作為該第四輸出值，在該第一加總訊號對應之該第一數位值為0時，該第四多工器選擇該第十四數位值作為該第四輸出值； 一第十九加法器，電性連接該第九乘法器與該第二積分器，並接收該負加總訊號與該第二正直流準位電壓，且將其相加，以產生一第十九加總訊號； 一第十五閂鎖，電性連接該第十九加法器，並接收該第二時脈訊號與該第十九加總訊號，以將其比較後，以產生一第十五數位值； 一第二十加法器，電性連接該第九乘法器與該第七乘法器，並接收該負加總訊號與該第二負直流準位電壓，且將其相加，以產生一第二十加總訊號； 一第十六閂鎖，電性連接該第二十加法器，並接收該第二時脈訊號與該第二十加總訊號，以將其比較後，以產生一第十六數位值； 一第五多工器，電性連接該第十五閂鎖、該第十六閂鎖與該第一加總訊號對應之該第一閂鎖，並接收該第十五數位值、該第十六數位值與該第一加總訊號對應之該第一數位值，以據此輸出第五輸出值，在該第一加總訊號對應之該第一數位值為1時，該第五多工器選擇該第十五數位值作為該第五輸出值，在該第一加總訊號對應之該第一數位值為0時，該第五多工器選擇該第十六數位值作為該第五輸出值； 一第六多工器，電性連接該第四多工器、該第五多工器與該第二資料濾波器，並接收該第三數值與該第四數值之其中一者，與該第四輸出值及該第五輸出值，以據此輸出第六輸出值，在該第二資料濾波器輸出該第三數值時，該第六多工器選擇該第四輸出值作為該第六輸出值輸出，在該第二資料濾波器輸出該第四數值時，該第六多工器選擇該第五輸出值作為該第六輸出值輸出； 一第十乘法器，電性連接該第六多工器與該第六加總訊號對應之該第五閂鎖，以接收該第六輸出值與該第六加總訊號對應之該第五數位值，並將其相乘，以產生一第一補償訊號； 一第四積分器，電性連接該第十乘法器、該第一乘法器與該第四乘法器，以接收該第一補償訊號，並將其積分，以產生該第一補償係數； 一第十一乘法器，電性連接該第六多工器與該第一加總訊號對應之該第三閂鎖，以接收該第六輸出值與該第一加總訊號對應之該第三數位值，並將其相乘，以產生一第二補償訊號；以及 一第五積分器，電性連接該第十一乘法器、該第二乘法器與該第三乘法器，以接收該第二補償訊號，並將其積分，以產生該第二補償係數。
7. 如請求項6所述之多位準脈衝振幅調變接收裝置，其中該自動增益控制器更包含： 一第二十一加法器，電性連接該第六乘法器、該第七乘法器或該第八乘法器，以接收該第一負直流準位電壓、該第二負直流準位電壓與該至少一負門檻電壓其中一者與該預期電壓，並將其相加，以產生一增益電壓； 一第十七閂鎖，電性連接該第二十一加法器，並接收比該第一時脈訊號之頻率慢上10倍以上之第三時脈訊號與該增益電壓，且將其比較，以產生一第十七數位值；以及 一第六積分器，電性連接該第十七閂鎖與該類比式等化器，並接收該第十七數位值，且將其積分，以產生該增益訊號。
8. 如請求項3所述之多位準脈衝振幅調變接收裝置，其中該至少二正直流準位電壓包含一第一正直流準位電壓與一第二正直流準位電壓，該至少二負直流準位電壓包含一第一負直流準位電壓與一第二負直流準位電壓，該第一正直流準位電壓與該第二正直流準位電壓之絕對值分別與該第一負直流準位電壓與該第二負直流準位電壓之絕對值相同，該自動位準追蹤引擎更包含： 一第五乘法器，電性連接該第一加法器，並接收該第一加總訊號，且將其乘上負一，以產生一負加總訊號； 一第一資料濾波器(pattern filter)，電性連接該至少三第一閂鎖，並接收該至少三第一數位值，該第一資料濾波器將所有該二進位碼均勻區分為第一群組與第二群組，該第一群組之該二進位碼大於該第二群組之該二進位碼，該第一資料濾波器將該第一群組之由大到小之該二進位碼依序配對該第二群組之由小到大之該二進位碼，並將二配對之該二進位碼對應一第一數值或一第二數值，且輸出該第一數值或該第二數值； 一第十一加法器，電性連接該第五乘法器，並接收該負加總訊號與該第一正直流準位電壓，且將其相加，以產生一第十一加總訊號； 一第七閂鎖，電性連接該第十一加法器，並接收該第二時脈訊號與該第十一加總訊號，以將其比較後，以產生一第七數位值； 一第一反向器，電性連接該第七閂鎖，並接收該第七數位值，以將其反向，產生一第一反相數位值； 一第十二加法器，電性連接該第五乘法器，並接收該負加總訊號與該第一負直流準位電壓，且將其相加，以產生一第十二加總訊號； 一第八閂鎖，電性連接該第十二加法器，並接收該第二時脈訊號與該第十二加總訊號，以將其比較後，以產生一第八數位值； 一第一多工器，電性連接該第一反向器、該第八閂鎖與該第一加總訊號對應之該第一閂鎖，並接收該第一反相數位值、該第八數位值與該第一加總訊號對應之該第一數位值，以據此輸出第一輸出值，在該第一加總訊號對應之該第一數位值為1時，該第一多工器選擇該第一反相數位值作為該第一輸出值，在該第一加總訊號對應之該第一數位值為0時，該第一多工器選擇該第八數位值作為該第一輸出值； 一第一訊號選擇器，電性連接該第一多工器與該第一資料濾波器，並接收該第一數值與該第一輸出值，在該第一資料濾波器輸出該第一數值時，該第一訊號選擇器選擇該第一輸出值輸出，在該第一資料濾波器輸出該第二數值時，該第一訊號選擇器輸出0； 一第一積分器，電性連接該第一訊號選擇器與該第十一加法器，並接收該第一輸出值，且將其積分後，產生該第一正直流準位電壓； 一第六乘法器，電性連接該第一積分器與該第十二加法器，並接收該第一正直流準位電壓，且將其乘上負一，以產生該第一負直流準位電壓； 一第十三加法器，電性連接該第五乘法器，並接收該負加總訊號與該第二正直流準位電壓，且將其相加，以產生一第十三加總訊號； 一第九閂鎖，電性連接該第十三加法器，並接收該第二時脈訊號與該第十三加總訊號，以將其比較後，以產生一第九數位值； 一第二反向器，電性連接該第九閂鎖，並接收該第九數位值，以將其反向，產生一第二反相數位值； 一第十四加法器，電性連接該第五乘法器，並接收該負加總訊號與該第二負直流準位電壓，且將其相加，以產生一第十四加總訊號； 一第十閂鎖，電性連接該第十四加法器，並接收該第二時脈訊號與該第十四加總訊號，以將其比較後，以產生一第十數位值； 一第二多工器，電性連接該第二反向器、該第十閂鎖與該第一加總訊號對應之該第一閂鎖，並接收該第二反相數位值、該第十數位值與該第一加總訊號對應之該第一數位值，以據此輸出第二輸出值，在該第一加總訊號對應之該第一數位值為1時，該第二多工器選擇該第二反相數位值作為該第二輸出值，在該第一加總訊號對應之該第一數位值為0時，該第二多工器選擇該第十數位值作為該第二輸出值； 一第二訊號選擇器，電性連接該第二多工器與該第一資料濾波器，並接收該第二數值與該第二輸出值，在該第一資料濾波器輸出該第二數值時，該第二訊號選擇器選擇該第二輸出值輸出，在該第一資料濾波器輸出該第一數值時，該第二訊號選擇器輸出0； 一第二積分器，電性連接該第二訊號選擇器與該第十三加法器，並接收該第二輸出值，且將其積分後，產生該第二正直流準位電壓； 一第七乘法器，電性連接該第二積分器與該第十四加法器，並接收該第二正直流準位電壓，且將其乘上負一，以產生該第二負直流準位電壓； 一第十五加法器，電性連接該第一積分器與該第二積分器，以接收該第一正直流準位電壓與該第二正直流準位電壓，並將其相加，以產生一第十五加總訊號； 一除法器，電性連接該第十五加法器、該至少一第三加法器與該至少一第七加法器，並接收該第十五加總訊號，且將其除以二，以產生該至少一正門檻電壓；以及 一第八乘法器，電性連接該除法器、該至少一第二加法器與該至少一第八加法器，並接收該至少一正門檻電壓，且將其乘上負一，以產生該至少一負門檻電壓。
9. 如請求項1所述之多位準脈衝振幅調變接收裝置，其中該類比式等化器為連續時間線性等化器(continuous time linear equalizer；CTLE)。

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