WO2021177479A1 - 신호 처리 장치, 및 이를 구비하는 영상표시장치 - Google Patents

신호 처리 장치, 및 이를 구비하는 영상표시장치 Download PDF

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WO2021177479A1
WO2021177479A1 PCT/KR2020/002973 KR2020002973W WO2021177479A1 WO 2021177479 A1 WO2021177479 A1 WO 2021177479A1 KR 2020002973 W KR2020002973 W KR 2020002973W WO 2021177479 A1 WO2021177479 A1 WO 2021177479A1
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WO
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signal
equalizer
output
clock
value
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PCT/KR2020/002973
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최용재
박동수
김용현
서원석
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엘지전자 주식회사
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    • H04N7/0352—Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for regeneration of the clock signal

Definitions

  • the present invention relates to a signal processing apparatus and an image display apparatus having the same, and more particularly, to a signal processing apparatus capable of adaptively equalizing an input signal even when a change in a channel environment occurs, and a signal processing apparatus having the same It relates to a video display device.
  • the data sent from the transmitting device must be received by the receiving device as it is.
  • a channel exists between the transmitting device and the receiving device, and a signal loss may occur due to the channel, and data may be distorted.
  • the signal loss due to the channel is large and data distortion is increased.
  • the signal loss due to the channel is small and the data distortion can be reduced.
  • an equalizer In order to restore this signal loss to its original state, an equalizer (EQ) is used in the receiving device.
  • the equalizer is to reduce the effect of InterSymbol Interference (ISI) caused by channel distortion, and the waveform of the signal output through the equalizer changes according to the compensation size of the equalizer.
  • ISI InterSymbol Interference
  • the receiving device When the receiving device recognizes the data distorted by the channel, it can fix the equalizer gain to a specific value.
  • the optimal compensation is achieved by the equalizer, the eye opening of the eye pattern of the output signal appears large, otherwise, the eye opening appears small.
  • the equalizer can be divided into a continuous time linear equalizer (CTLE) and a decision feedback equalizer (DFE) according to an equalizing method.
  • CTLE continuous time linear equalizer
  • DFE decision feedback equalizer
  • equalizer adaptation uses a random data pattern.
  • a random data pattern it takes a long time to adapt the equalizer, and in a clock embedded system, there is a possibility that the frequency lock of the clock and data recovery circuit (CDR) may be released. . Since the operation of the entire system can be affected when the frequency lock is released, it is desirable to maintain the frequency lock state once the frequency lock is achieved.
  • CDR clock and data recovery circuit
  • the existing equalizer adaptation method has problems in that it takes a long time to adapt the equalizer, or the equalizer compensation size is not appropriate, so that it is difficult to stably operate the system, or it is difficult to minimize the interference between symbols.
  • an object of the present invention is to provide a signal processing apparatus capable of effectively adapting an equalizer even when a change in a channel environment occurs, and an image display apparatus having the same.
  • Another object of the present invention is to provide a signal processing apparatus that minimizes inter-symbol interference due to a channel even when a change in a channel environment occurs, and an image display apparatus having the same.
  • Another object of the present invention is to provide a signal processing apparatus capable of stably operating a system even when a change in a channel environment occurs, and an image display apparatus having the same.
  • a signal processing apparatus for achieving the above object, receives an input signal through a channel, an equalizer for equalizing the received input signal, and controls the equalizer in response to a first signal output by the equalizer and a control circuit that determines a code and outputs the determined equalizer control code to an equalizer, wherein the equalizer equalizes the received input signal based on the equalizer control code.
  • an image display device for achieving the above object includes the signal processing device as described above, and includes a display.
  • a signal processing apparatus receives an input signal through a channel, and an equalizer for equalizing the received input signal, and determines an equalizer control code in response to a first signal output by the equalizer, and determines the determined and a control circuit outputting the equalizer control code to the equalizer, wherein the equalizer may equalize the received input signal based on the equalizer control code. Accordingly, there is an effect of effectively adapting the equalizer even when a change occurs in the channel environment.
  • the control circuit detects whether a clock pattern signal is included in the first signal output from the equalizer, and the clock pattern signal is included in the first signal.
  • the magnitude of the clock pattern signal may be measured, and an equalizer control code corresponding to the measured magnitude of the clock pattern signal may be output to the equalizer. Accordingly, there is an effect of effectively adapting the equalizer even when a change occurs in the channel environment.
  • the signal processing apparatus may equalize the received input signal by applying an equalization gain to the input signal received by the equalizer. Therefore, there is an effect that can minimize the interference between symbols due to the channel even when a change occurs in the channel environment.
  • the equalizer control code increases the code value as the size of the measured clock pattern signal increases, and the equalizer gain decreases as the equalizer control code value increases. can Therefore, there is an effect that can minimize the interference between symbols due to the channel even when a change occurs in the channel environment.
  • the clock pattern signal consists of a first pattern signal and a second pattern signal
  • the control circuit applies an offset voltage to the first pattern signal
  • the magnitude of the clock pattern signal may be measured based on a difference value between the second pattern signal and the first pattern signal to which the offset voltage is applied. Accordingly, there is an effect of effectively adapting the equalizer even when a change occurs in the channel environment.
  • the control circuit includes an offset applying circuit for applying an offset voltage, an amplifier for amplifying a difference value between a second pattern signal and a first pattern signal to which the offset voltage is applied ( amplifier) and a sensing unit that outputs a sensed signal or a non-sensed signal according to the output value of the amplifier, wherein the sensing unit outputs a sensing signal when the polarity of the output value of the amplifier is changed, and the polarity of the output value of the amplifier does not change In this case, an undetected signal may be output. Accordingly, there is an effect of effectively adapting the equalizer even when a change occurs in the channel environment.
  • the offset applying circuit repeatedly increases the magnitude of the offset voltage applied a specified number of times by a predetermined amount, and the sensing unit increases the magnitude of the applied offset voltage each time the magnitude of the applied offset voltage increases.
  • a detection signal or a non-detection signal may be output. Accordingly, there is an effect of effectively adapting the equalizer even when a change occurs in the channel environment.
  • the signal processing apparatus further includes a digital controller that increments a first counter value whenever a detection signal is output, and the digital controller includes a first counter value when a non-detection signal is output. can be output to the control circuit. Accordingly, there is an effect of effectively adapting the equalizer even when a change occurs in the channel environment.
  • the control circuit compares the first counter value received from the register and the digital controller for storing a preset equalizer control code for each counter value with the counter value stored in the register.
  • the method may further include a processor for comparing, determining an equalizer control code corresponding to the first counter value, and outputting the same as an equalizer. Accordingly, there is an effect of effectively adapting the equalizer even when a change occurs in the channel environment.
  • the signal processing apparatus includes a clock and data recovery circuit (CDR) and a channel for recovering a clock signal or a data signal from a first signal output by an equalizer. Further comprising a transmitter for transmitting a feedback signal through the clock and data recovery circuit may output a feedback signal to the transmitter when the clock signal or data signal cannot be recovered from the first signal. Accordingly, there is an effect of enabling a stable operation of the system even when a change occurs in the channel environment.
  • CDR clock and data recovery circuit
  • FIG. 1 is a diagram illustrating an image display device according to an embodiment of the present invention.
  • FIG. 2 is an example of an internal block diagram of the image display device of FIG. 1 .
  • FIG. 3 is an example of an internal block diagram of the signal processing unit of FIG. 2 .
  • FIG. 4 is an example of an internal block diagram of a general signal processing apparatus.
  • FIG. 5 is a diagram illustrating an image display on an image display device.
  • 6 to 7 are examples of internal block diagrams of a signal processing apparatus according to an embodiment of the present invention.
  • FIG. 8 to 13 are diagrams referred to in the description of FIG. 7 .
  • module and “part” for the components used in the following description are given or mixed in consideration of only the ease of writing the specification, and do not have a meaning or role distinct from each other by themselves. Accordingly, the terms “module” and “unit” may be used interchangeably.
  • FIG. 1 is a diagram illustrating an image display device according to an embodiment of the present invention.
  • the image display apparatus 100 may include a display 180 .
  • the display 180 may be implemented as any one of various panels.
  • the display 180 may be any one of a liquid crystal display panel (LCD panel), an organic light emitting panel (OLED panel), an inorganic light emitting panel (LED panel), and the like.
  • LCD panel liquid crystal display panel
  • OLED panel organic light emitting panel
  • LED panel inorganic light emitting panel
  • the image display device 100 may receive an external input signal through an external electronic device or a set-top box (STB) and a cable (LNE).
  • STB set-top box
  • LNE cable
  • the image display apparatus 100 includes an equalizer 610 that receives an input signal through a channel and equalizes the received input signal, and a first output signal from the equalizer. a control circuit 630 for determining an equalizer control code in response to one signal, and outputting the determined equalizer control code to the equalizer, wherein the equalizer 610 receives the input signal based on the equalizer control code equalize Accordingly, it is possible to effectively adapt the equalizer even when a change occurs in the channel environment.
  • the equalizer 610 in the image display device 100 may equalize the received input signal by applying an equalization gain to the received input signal. Accordingly, it is possible to effectively adapt the equalizer even when a change occurs in the channel environment.
  • the image display device 100 of FIG. 1 may be a monitor, a TV, a tablet PC, a mobile terminal, or the like.
  • FIG. 2 is an example of an internal block diagram of the image display device of FIG. 1 .
  • an image display device 100 includes an image receiving unit 105 , an external device interface unit 130 , a storage unit 140 , a user input interface unit 150 , It may include a sensor unit (not shown), a signal processing unit 170 , a display 180 , and an audio output unit 185 .
  • the image receiving unit 105 may include a tuner unit 110 , a demodulator unit 120 , a network interface unit 130 , and an external device interface unit 130 .
  • the image receiving unit 105 may include only the tuner unit 110 , the demodulator 120 , and the external device interface unit 130 , unlike the drawing. That is, the network interface unit 130 may not be included.
  • the tuner unit 110 selects an RF broadcast signal corresponding to a channel selected by a user or all channels previously stored among RF (Radio Frequency) broadcast signals received through an antenna (not shown).
  • the selected RF broadcast signal is converted into an intermediate frequency signal or a baseband video or audio signal.
  • the tuner unit 110 may process a digital broadcast signal or an analog broadcast signal.
  • the analog baseband image or audio signal (CVBS/SIF) output from the tuner unit 110 may be directly input to the signal processing unit 170 .
  • the tuner unit 110 may include a plurality of tuners in order to receive broadcast signals of a plurality of channels.
  • a single tuner that simultaneously receives broadcast signals of a plurality of channels is also possible.
  • the demodulator 120 receives the digital IF signal DIF converted by the tuner 110 and performs a demodulation operation.
  • the demodulator 120 may output a stream signal TS after demodulation and channel decoding are performed.
  • the stream signal may be a signal obtained by multiplexing an image signal, an audio signal, or a data signal.
  • the stream signal output from the demodulator 120 may be input to the signal processing unit 170 .
  • the signal processing unit 170 outputs an image to the display 180 after performing demultiplexing, image/audio signal processing, and the like, and outputs an audio to the audio output unit 185 .
  • the external device interface unit 130 may transmit or receive data with a connected external device (not shown), for example, the set-top box 50 .
  • the external device interface unit 130 may include an A/V input/output unit (not shown).
  • the external device interface unit 130 may be connected to an external device such as a DVD (Digital Versatile Disk), Blu-ray, game device, camera, camcorder, computer (notebook), set-top box, etc. by wire/wireless, , it is also possible to perform input/output operations with an external device.
  • an external device such as a DVD (Digital Versatile Disk), Blu-ray, game device, camera, camcorder, computer (notebook), set-top box, etc. by wire/wireless, , it is also possible to perform input/output operations with an external device.
  • the external device interface 130 may receive an external input signal through the component terminal CMP or the like.
  • the external input signal may include a mixed sync signal and an image signal.
  • the A/V input/output unit may receive video and audio signals from an external device. Meanwhile, the wireless communication unit (not shown) may perform short-range wireless communication with other electronic devices.
  • the external device interface unit 130 may exchange data with the adjacent mobile terminal 600 .
  • the external device interface unit 130 may receive device information, executed application information, an application image, and the like, from the mobile terminal 600 in the mirroring mode.
  • the network interface unit 135 provides an interface for connecting the image display device 100 to a wired/wireless network including an Internet network.
  • the network interface unit 135 may include a wireless communication unit (not shown).
  • the storage unit 140 may store a program for each signal processing and control in the signal processing unit 170 , or may store a signal-processed image, audio, or data signal.
  • the storage unit 140 may perform a function for temporarily storing an image, audio, or data signal input to the external device interface unit 130 . Also, the storage unit 140 may store information about a predetermined broadcast channel through a channel storage function such as a channel map.
  • the storage unit 140 of FIG. 2 may be included in the signal processing unit 170 .
  • the user input interface unit 150 transmits a signal input by the user to the signal processing unit 170 or transmits a signal from the signal processing unit 170 to the user.
  • transmitting/receiving user input signals such as power on/off, channel selection, and screen setting from the remote control device 200, or local keys such as power key, channel key, volume key, and setting value (not shown) transmits a user input signal input to the signal processing unit 170 , or transfers a user input signal input from a sensor unit (not shown) that senses a user's gesture to the signal processing unit 170 , or from the signal processing unit 170 . may be transmitted to the sensor unit (not shown).
  • the signal processing unit 170 demultiplexes an input stream or processes the demultiplexed signals through the tuner unit 110 or the demodulator 120 , the network interface unit 135 , or the external device interface unit 130 . Thus, it is possible to generate and output a signal for video or audio output.
  • the signal processing unit 170 receives a broadcast signal or an HDMI signal received from the image receiving unit 105 , and performs signal processing based on the received broadcast signal or HDMI signal to receive the signal-processed image signal. can be printed out.
  • the image signal processed by the signal processing unit 170 may be input to the display 180 and displayed as an image corresponding to the image signal. Also, the image signal processed by the signal processing unit 170 may be input to an external output device through the external device interface unit 130 .
  • the audio signal processed by the signal processing unit 170 may be outputted to the audio output unit 185 . Also, the audio signal processed by the signal processing unit 170 may be input to an external output device through the external device interface unit 130 .
  • the signal processing unit 170 may include a demultiplexer, an image processing unit, and the like.
  • the signal processing unit 170 may perform various signal processing, and thus may be implemented in the form of a system on chip (SOC). This will be described later with reference to FIG. 3 .
  • SOC system on chip
  • the signal processing unit 170 may control overall operations in the image display apparatus 100 .
  • the signal processing unit 170 may control the tuner unit 110 to select a channel selected by the user or an RF broadcast corresponding to a pre-stored channel (Tuning).
  • the signal processing unit 170 may control the image display apparatus 100 according to a user command input through the user input interface unit 150 or an internal program.
  • the signal processing unit 170 may control the display 180 to display an image.
  • the image displayed on the display 180 may be a still image or a moving image, and may be a 2D image or a 3D image.
  • the signal processing unit 170 may cause a predetermined object to be displayed in the image displayed on the display 180 .
  • the object may be at least one of an accessed web screen (newspaper, magazine, etc.), an electronic program guide (EPG), various menus, widgets, icons, still images, moving pictures, and text.
  • EPG electronic program guide
  • the signal processing unit 170 may recognize the location of the user based on the image captured by the photographing unit (not shown). For example, the distance (z-axis coordinate) between the user and the image display apparatus 100 may be determined. In addition, an x-axis coordinate and a y-axis coordinate in the display 180 corresponding to the user's location may be identified.
  • the display 180 converts the image signal, the data signal, the OSD signal, the control signal, or the image signal, the data signal, and the control signal received by the external device interface unit 130 processed by the signal processing unit 170 to a driving signal. create
  • the display 180 may be configured as a touch screen and used as an input device in addition to an output device.
  • the audio output unit 185 receives the signal processed by the signal processing unit 170 and outputs it as audio.
  • the photographing unit (not shown) photographs the user.
  • the photographing unit (not shown) may be implemented with one camera, but is not limited thereto, and may be implemented with a plurality of cameras. Image information captured by the photographing unit (not shown) may be input to the signal processing unit 170 .
  • the signal processing unit 170 may detect a user's gesture based on each or a combination of an image captured by a photographing unit (not shown) or a signal sensed from a sensor unit (not shown).
  • the power supply unit 190 supplies the corresponding power throughout the image display device 100 .
  • the power supply unit 190 includes a signal processing unit 170 that may be implemented in the form of a system on chip (SOC), a display 180 for displaying an image, and an audio output unit for outputting audio (185), etc. can be supplied with power.
  • SOC system on chip
  • a display 180 for displaying an image
  • an audio output unit for outputting audio (185), etc. can be supplied with power.
  • the power supply unit 190 may include a converter for converting AC power into DC power and a dc/dc converter for converting the level of DC power.
  • the remote control device 200 transmits a user input to the user input interface unit 150 .
  • the remote control device 200 may use Bluetooth (Bluetooth), radio frequency (RF) communication, infrared (IR) communication, Ultra Wideband (UWB), ZigBee, or the like.
  • the remote control device 200 may receive an image, audio, or data signal output from the user input interface unit 150 , and display it or output the audio signal from the remote control device 200 .
  • the above-described image display device 100 may be a digital broadcasting receiver capable of receiving fixed or mobile digital broadcasting.
  • the block diagram of the image display device 100 shown in FIG. 2 is a block diagram for an embodiment of the present invention.
  • Each component of the block diagram may be integrated, added, or omitted according to the specifications of the image display device 100 that are actually implemented. That is, two or more components may be combined into one component, or one component may be subdivided into two or more components as needed.
  • the function performed in each block is for explaining the embodiment of the present invention, and the specific operation or device does not limit the scope of the present invention.
  • FIG. 3 is an example of an internal block diagram of the signal processing unit of FIG. 2 .
  • the signal processing unit 170 may include a demultiplexer 310 , an image processing unit 320 , a processor 330 , and an audio processing unit 370 . . In addition, it may further include a data processing unit (not shown).
  • the demultiplexer 310 demultiplexes an input stream. For example, when MPEG-2 TS is input, it can be demultiplexed and separated into video, audio, and data signals, respectively.
  • the stream signal input to the demultiplexer 310 may be a stream signal output from the tuner unit 110 , the demodulator 120 , or the external device interface unit 130 .
  • the image processing unit 320 may perform signal processing on an input image.
  • the image processing unit 320 may perform image processing on the image signal demultiplexed by the demultiplexer 310 .
  • the image processing unit 320 includes an image decoder 325 , a scaler 335 , an image quality processing unit 635 , an image encoder (not shown), an OSD processing unit 340 , a frame rate converter 350 , and a formatter. (360) and the like.
  • the video decoder 325 decodes the demultiplexed video signal, and the scaler 335 performs scaling to output the resolution of the decoded video signal on the display 180 .
  • the video decoder 325 may include decoders of various standards. For example, it may include an MPEG-2, H,264 decoder, a 3D image decoder for a color image and a depth image, a decoder for a multi-view image, and the like.
  • the scaler 335 may scale an input image signal that has been decoded by the image decoder 325 or the like.
  • the scaler 335 may upscale when the size or resolution of the input image signal is small, and downscale when the size or resolution of the input image signal is large.
  • the image quality processing unit 635 may perform image quality processing on an input image signal that has been decoded by the image decoder 325 or the like.
  • the image quality processing unit 635 performs noise removal processing on the input image signal, expands the resolution of the gray scale of the input image signal, improves image resolution, or performs high dynamic range (HDR)-based signal processing.
  • the frame rate can be varied, and panel characteristics, in particular, image quality processing corresponding to the organic light emitting panel can be performed.
  • the OSD processing unit 340 generates an OSD signal according to a user input or by itself. For example, a signal for displaying various types of information as graphics or text on the screen of the display 180 may be generated based on a user input signal.
  • the generated OSD signal may include various data such as a user interface screen of the image display device 100 , various menu screens, widgets, and icons. Also, the generated OSD signal may include a 2D object or a 3D object.
  • the OSD processing unit 340 may generate a pointer that can be displayed on a display based on a pointing signal input from the remote control device 200 .
  • a pointer may be generated by a pointing signal processing unit, and the OSD processing unit 240 may include such a pointing signal processing unit (not shown).
  • the pointing signal processing unit (not shown) may be provided separately instead of being provided in the OSD processing unit 240 .
  • a frame rate converter (FRC) 350 may convert a frame rate of an input image. On the other hand, the frame rate converter 350 may output as it is without a separate frame rate conversion.
  • the formatter 360 may change the format of an input image signal into an image signal for display on a display and output the changed format.
  • the formatter 360 may change the format of the image signal to correspond to the display panel.
  • the formatter 360 may change the format of the video signal.
  • the format of the 3D video signal is a Side by Side format, a Top / Down format, a Frame Sequential format, an Interlaced format, and a Checker Box. It can be changed to any one of various 3D formats, such as a format.
  • the processor 330 may control overall operations in the image display device 100 or in the signal processing unit 170 .
  • the processor 330 may control the tuner 110 to select a channel selected by the user or an RF broadcast corresponding to a pre-stored channel (Tuning).
  • the processor 330 may control the image display apparatus 100 according to a user command input through the user input interface unit 150 or an internal program.
  • the processor 330 may perform data transmission control with the network interface unit 135 or the external device interface unit 130 .
  • the processor 330 may control operations of the demultiplexer 310 and the image processor 320 in the signal processor 170 .
  • the audio processing unit 370 in the signal processing unit 170 may perform audio processing of the demultiplexed audio signal.
  • the audio processing unit 370 may include various decoders.
  • the audio processing unit 370 in the signal processing unit 170 may process a base (Base), a treble (Treble), volume control, and the like.
  • a data processing unit (not shown) in the signal processing unit 170 may perform data processing of the demultiplexed data signal.
  • the demultiplexed data signal is an encoded data signal, it may be decoded.
  • the encoded data signal may be electronic program guide information including broadcast information such as start time and end time of a broadcast program aired on each channel.
  • FIG. 3 a block diagram of the signal processing unit 170 shown in FIG. 3 is a block diagram for an embodiment of the present invention. Each component of the block diagram may be integrated, added, or omitted according to the specification of the signal processing unit 170 that is actually implemented.
  • the frame rate converter 350 and the formatter 360 may be separately provided in addition to the image processor 320 .
  • FIG. 4 is an example of an internal block diagram of a general signal processing apparatus.
  • the general signal processing apparatus 500 is an apparatus for receiving a signal transmitted from a transmitter 501 .
  • the signal transmitted from the transmitting device 501 is transmitted to the signal processing device 500 through the channel 503 .
  • the signal processing apparatus 500 uses an equalizer 510 and a clock and data recovery circuit 520 to compensate for data distortion due to loss of a signal generated while passing through the channel 503 .
  • the equalizer 510 applies and outputs a set gain to the input signal, and receives the signal output from the equalizer 510 from the clock and data recovery circuit 520 .
  • clock training may be performed to determine the frequency of the corresponding signal.
  • clock pattern data not a signal including actual data, may be transmitted.
  • the signal processing apparatus 500 detects a frequency of a signal based on the received clock pattern data or random pattern data.
  • the clock and data recovery circuit 520 performs frequency lock. After the frequency lock is made, the signal processing apparatus 500 performs alignment training to adjust the alignment of received data, and then enters a normal operation period to receive a general video signal.
  • the clock and data recovery circuit 520 recovers the clock and data using the equalized signal. If the clock and data recovery circuit 520 cannot properly recover the clock and data, the frequency lock may be released.
  • the transmitting apparatus 501 and the signal processing apparatus 500 need to perform initial training again in order to normally receive a video signal. That is, clock training and alignment training must be performed again.
  • FIG. 5 is a diagram illustrating an image display on an image display device based on data received from a general signal processing device.
  • the image display apparatus 100 may display an image 1210 corresponding to an image signal on the display 180 using information equalized by the equalizer and restored by the clock and data restoration circuit.
  • the frequency lock may be released.
  • the image display apparatus 100 cannot display the normal image 1210 on the display 180 while the signal processing apparatus 500 performs clock training and alignment training again. Accordingly, the black screen 1220 may be momentarily displayed on the display 180 , and the user who is looking at the display 180 may feel the instantaneous suffocation of the screen.
  • the signal processing apparatus accurately grasp the state of the received signal, and appropriately equalize and restore the clock and data.
  • FIG. 6 is an example of an internal block diagram of a signal processing apparatus according to an embodiment of the present invention
  • FIG. 7 is an example showing a detailed configuration of an equalizer and a control circuit of the signal processing apparatus of FIG. 6
  • 8 to 12 are diagrams referred to in the description of FIG. 7 .
  • the signal processing apparatus 600 includes an equalizer 610 that receives an input signal through a channel and equalizes the received input signal, and the equalizer 610 includes and a control circuit 630 for determining an equalizer control code in response to the outputted first signal, and outputting the determined equalizer control code to the equalizer 610, wherein the equalizer 610 is received based on the equalizer control code.
  • the input signal can be equalized.
  • control circuit 630 detects whether the clock pattern signal is included in the first signal output from the equalizer 610, and when the clock pattern signal is included in the first signal, measures the size of the clock pattern signal and , an equalizer control code corresponding to the measured magnitude of the clock pattern signal may be output to the equalizer 610 .
  • the clock pattern signal is a signal transmitted from the transmitting device to the receiving device for clock training.
  • the signal processing apparatus 600 of the present invention may serve as a receiving apparatus.
  • the signal processing apparatus 600 detects whether a clock pattern signal is included in the first signal output from the equalizer 610, and when the clock pattern signal is included, determines that it is a clock training period, and adjusts ( Adaptation) can be performed.
  • the control circuit 630 may measure the magnitude of the received clock pattern signal during the clock training period and output an equalizer control code corresponding to the measured magnitude of the signal.
  • the equalizer control code is a code used to compensate for the magnitude of the signal input to the equalizer 610 .
  • the equalizer control code is set so that as the magnitude of the measured clock pattern signal increases, the code value increases.
  • the equalizer 610 may apply an equalizer gain to the input signal according to the control code. That is, the received input signal may be equalized.
  • the equalizer gain is set so that the greater the equalizer control code value, the smaller the gain value.
  • the gain applied to the input signal increases.
  • the gain value applied to the input signal decreases. Accordingly, the gain of the equalizer 610 may be set to suit the size of the input signal.
  • the signal processing apparatus 600 includes a digital controller 640 that increases a first counter value whenever a detection signal is output from the control circuit 630 , and an equalizer 610 . It may further include a clock and data recovery circuit 620 for recovering a clock signal or a data signal from the first signal output by . Accordingly, even when a change occurs in the channel environment, a stable operation of the system is possible.
  • the control circuit 630 includes a processor 631 , an offset applying circuit 632 , an amplifier 633 , and a sensing unit 634 . ) and a register 635 .
  • the equalizer 610 may be a Continuous Time Linear Equalizer (CTLE).
  • CTLE Continuous Time Linear Equalizer
  • the equalizer 610 may receive the input signals IN_P and IN_N at both ends of the input, equalize the received input signal, and output the output signals OUT_P and OUT_N.
  • the gain of the equalizer 610 may be set to 0 dB.
  • the processor 631 detects whether the clock pattern signal is included in the first signal, and when the clock pattern signal is included, an equalizer control code corresponding to an equalizer gain value of 0 dB may be output to the equalizer 610. .
  • the gain value is set to 0 dB
  • the magnitude of the signal output from the equalizer 610 becomes equal to the magnitude of the clock pattern signal input to the equalizer 610 . Accordingly, the control circuit 630 can measure the magnitude of the clock pattern signal.
  • the clock pattern signal may include a first pattern signal and a second pattern signal.
  • the first pattern signal and the second pattern signal may be signals received at both ends of the input of the equalizer 610 .
  • the signals OUT_P and OUT_N output from the equalizer 610 may be the same as the first pattern signal and the second pattern signal.
  • the offset applying circuit 632 may apply an offset voltage to the first signal output from the equalizer 610 .
  • An output terminal of the offset applying circuit 632 may be connected to both output terminals of the equalizer 610 .
  • the offset applying circuit 632 may apply an offset voltage to the first pattern signal or the second pattern signal.
  • the offset applying circuit 632 may receive an offset code from the digital controller 640 and output an offset voltage corresponding to the offset code value. Since the number of offset codes is set in advance, the offset applying circuit 632 may repeatedly increase the offset voltage by a predetermined amount and output the same number of times as the number of offset codes.
  • the offset applying circuit 632 increases the size of the offset voltage according to the offset code value, and applies the increased offset voltage to the first signal. have.
  • the amplifier 633 may be configured using an amplifier such as a general op-amp. Both ends of the input terminal of the amplifier 633 may be respectively connected to both ends of the output terminal of the offset applying circuit 632 . Accordingly, the output value of the amplifier 633 may be a value obtained by amplifying a difference value between the signal to which the offset voltage is applied to the first pattern signal and the second pattern signal.
  • the sensing unit 634 may output a sensing signal or a non-sensing signal according to an output value of the amplifier 633 .
  • the sensed signal may be '1' and the undetected signal may be '0'.
  • the sensing unit 634 may output a sensing signal when the polarity of the output value of the amplifier 633 is changed, and output an unsensed signal when the polarity of the output value of the amplifier 633 does not change.
  • the digital controller 640 may receive the detected signal or the non-detected signal from the sensing unit 634 , sequentially increase the offset code from the minimum value to the maximum value, and output it to the offset applying circuit 632 .
  • the offset code may have a total of 16 code values ranging from a minimum value of '0000' to a maximum value of '1111'.
  • the digital controller 640 sequentially increases the offset code by '1' from '0000' to '1111' in the clock training period, and outputs the offset code to the offset applying circuit 632 16 times. have. Accordingly, the offset applying circuit 632 may output the offset voltage 16 times.
  • the number of offset codes may be more or less than the 16 above, if necessary.
  • the number of offset codes is input through an input unit (not shown) of the signal processing device 600 or an external device connected to the signal processing device 600 and stored in advance in a memory (not shown) of the signal processing device 600 . can
  • a voltage increase width for increasing the offset voltage may become smaller. Accordingly, the signal processing apparatus 600 may more accurately measure the magnitude of the clock pattern signal.
  • the voltage increase width for increasing the offset voltage may increase. Accordingly, the speed at which the signal processing apparatus 600 measures the magnitude of the clock pattern signal may be increased.
  • the digital controller 640 may increase the value of the first counter whenever the sensing unit 634 outputs the sensing signal.
  • the digital controller 64 may initialize the first counter value to '0' before outputting the minimum value of the offset code. Also, when the sensing unit 634 outputs an undetected signal, the digital controller 640 may no longer increase the value of the first counter.
  • the digital controller 640 may sequentially output the offset code from the minimum value to the maximum value while increasing the first counter value according to the signal output from the sensing unit 634 . After outputting the maximum value of the offset code and receiving the detection signal or non-detection signal from the detection unit 634, the digital controller 640 sets the first counter value as the final counter value, and sets the final counter value to the processor ( 631) can be printed.
  • the register 635 may store a preset equalizer control code for each counter value.
  • the counter value may have 16 values from '0000' to '1111', and the equalizer control code may consist of 16 codes to correspond to each counter value.
  • the number of counter values may be set to correspond to the number of offset codes. The number of counter values may be more or less than the above 16, if necessary.
  • the processor 631 When the processor 631 receives the final counter from the digital controller 640, the processor 631 compares the final counter value with the counter values stored in the register 635, and selects an equalizer control code corresponding to the counter having the same value as the last counter. have. The processor 631 may output the selected equalizer control code to the equalizer 610 .
  • control circuit 630 may further include a clock buffer (not shown).
  • the clock buffer may receive and temporarily store the first signal output from the equalizer 610 .
  • the processor 631 may detect whether a clock pattern signal is included in the first signal stored in the clock buffer.
  • the first signal output from the equalizer 610 may be continuously temporarily stored in the clock buffer, and all of the first signals input to the control circuit 630 may be signals temporarily stored in the clock buffer.
  • the offset applying circuit 632 may apply an offset voltage to the first signal stored in the clock buffer. Thereafter, the output of the amplifier 633 may be sensed by the sensing unit 634 to detect whether the clock pattern signal is included in the first signal.
  • the signal processing apparatus 600 further includes a clock and data recovery circuit 620 for recovering and outputting a clock signal or a data signal from the first signal output from the equalizer 610 . can do. Also, the signal processing apparatus 600 may further include a transmitter (not shown) for transmitting a feedback signal through a channel.
  • the clock and data recovery circuit 620 may output a feedback signal to the transmitter.
  • the transmitter of the signal processing apparatus 600 may transmit a feedback signal to the transmitter, and the transmitter may receive the feedback signal. Thereafter, the transmitting apparatus may transmit the clock pattern signal back to the signal processing apparatus 600 to perform the clock training process again. Accordingly, even when a change occurs in the channel environment, a stable operation of the system is possible.
  • the digital controller 640 may operate differently from the digital controller of the above-described embodiment.
  • the digital controller 640 sequentially increases the offset code by '1' from '0000' to '1111' in the clock training section, and outputs the offset code to the offset applying circuit 632 up to 16 times.
  • the digital controller 640 may increase the value of the first counter according to the sensing signal output from the sensing unit 634 while sequentially outputting the offset code. If an undetected signal is output from the sensing unit 634 , the digital controller 640 may no longer output the offset code.
  • the digital controller 640 may set the first counter value counted from the detection unit 634 to the point in time when the undetected signal is output as the final counter value, and output the final counter value to the processor 631 . Accordingly, the digital controller 640 may directly output the final counter value according to the output of the undetected signal even in a state in which the offset code is not output to the maximum value.
  • the processor 631 When the processor 631 receives the final counter from the digital controller 640, the processor 631 compares the final counter value with the counter values stored in the register 635, and selects an equalizer control code corresponding to the counter having the same value as the last counter. have. The processor 631 may output the selected equalizer control code to the equalizer 610 .
  • FIG. 8 is a diagram illustrating that a detected signal or a non-detected signal is output from the sensing unit 634 as the magnitude of the offset signal output from the offset applying circuit 632 of FIG. 7 increases.
  • (a) is a case where the offset voltage is 0
  • (b) is a case where the magnitude of the offset voltage is A
  • (c) is a case where the magnitude of the offset voltage is B (B>A) indicates.
  • the detection signal has a value of '1' and the non-detection signal has a value of '0'.
  • the first pattern signal 811 and the second pattern signal 812 appear in a form similar to a sine wave.
  • the phases of the first pattern signal 811 and the second pattern signal 812 are reversed. Accordingly, the polarity of the difference value between the first pattern signal 811 and the second pattern signal 812 may be continuously changed to positive and negative numbers, and the detection unit 634 may output the detection signal 815 .
  • the second pattern signal 822 is a sine wave, like the second pattern signal 812 of FIG. 8(a). appears in a form similar to
  • the signal 821 to which the offset voltage is applied to the first pattern signal is a signal whose voltage value is lowered by A than the first pattern signal 811 of FIG. 8A .
  • the polarity of the difference value between the second pattern signal 822 and the signal 821 to which the offset voltage is applied to the first pattern signal may be continuously changed to positive and negative values. Accordingly, the sensing unit 634 may output a sensing signal 825 .
  • the second pattern signal 832 when the magnitude of the offset voltage is B, is a sine wave. appear in a form similar to The signal 831 to which the offset voltage is applied to the first pattern signal is a signal whose voltage value is lowered by B than the first pattern signal 811 of FIG. 8A .
  • the polarity of the difference value between the second pattern signal 832 and the signal 831 to which the offset voltage is applied to the first pattern signal does not change. Accordingly, the sensing unit 634 may output a non-sensing signal 830 without outputting a sensing signal.
  • 9 is a diagram illustrating a clock training period according to an embodiment of the present invention. 9 illustrates output of an equalizer output value, a sensed signal and an undetected signal, an offset code, and a final counter value.
  • the digital controller 640 sets the first counter to '0' and outputs the offset code 902 while sequentially increasing from the minimum value to the maximum value. Accordingly, the offset voltage applied to the first pattern signal sequentially increases, and the voltage value of the signal 904 to which the offset voltage is applied to the first pattern signal sequentially decreases.
  • the detection unit 634 Whenever the offset code 902 is output, the detection unit 634 outputs a detection signal 901 . Whenever the detection signal 901 is output, the digital controller 640 increments the first counter value. 9 illustrates that the detection signal 901 is output a total of 5 times, and the first counter value increases to 5 equal to the number of times the detection signal 901 is output.
  • the detection signal 901 is not output, A non-sensing signal 906 is output.
  • the difference value between the signal 904 to which the offset voltage is applied to the first pattern signal and the second pattern signal 903 increases. (901) is no longer output, and the first counter value is no longer increased from '5'.
  • the digital controller 640 After outputting the maximum value of the offset code 902 , the digital controller 640 determines the first counter value of '5' as the final counter, and outputs it to the processor 631 .
  • the processor 631 compares the final counter value of '5' with the counter values stored in the register 635 , and outputs an equalizer control code 905 corresponding to '5' to the equalizer 610 . Thereby, the equalizer adaptation operation ends. Accordingly, the equalizer 910 may equalize the input signal by applying an equalizer gain suitable for the magnitude of the clock pattern signal to the input signal.
  • 10 is a diagram illustrating a clock training period according to another embodiment of the present invention. 10 illustrates output of an equalizer output value, a sensed signal and an undetected signal, an offset code, and a final counter value.
  • the digital controller 640 sets the first counter to '0' and outputs the offset code 1002 while sequentially increasing from the minimum value to the maximum value. Accordingly, the offset voltage applied to the first pattern signal sequentially increases, and the voltage value of the signal 1004 to which the offset voltage is applied to the first pattern signal sequentially decreases.
  • the detection unit 634 Whenever the offset code 1002 is output, the detection unit 634 outputs a detection signal 1001 . Whenever the detection signal 1001 is output, the digital controller 640 increments the first counter value. 10 illustrates that the detection signal 1001 is output a total of 5 times, and the first counter value increases to 5 equal to the number of times the detection signal 1001 is output.
  • the detection signal 1001 is not output, A non-sensing signal 1006 is output.
  • the digital controller 640 may no longer output the offset code 1002 when the non-sensing signal 1006 is output.
  • the digital controller 640 determines the first counter value of '5' counted up to the section in which the immediately preceding offset code 1002 is output as the final counter, and outputs it to the processor 631 .
  • the processor 631 compares the final counter value of '5' with the counter values stored in the register 635 , and outputs the equalizer control code 1005 corresponding to '5' to the equalizer 610 . Thereby, the equalizer adaptation operation ends. Accordingly, the equalizer control code 1005 can be determined and the input signal can be equalized without the need to continuously output the offset code 1002 to the maximum value. Accordingly, it is possible to adapt the equalizer within a short time even when a change occurs in the channel environment.
  • FIG. 11 is a flowchart illustrating a method of operating a signal processing apparatus according to an embodiment of the present invention.
  • the processor 631 in the signal processing apparatus 600 detects a first signal output from the equalizer 610 ( S1101 ).
  • the processor 631 determines whether the clock pattern signal is included in the first signal (S1102).
  • the offset applying circuit 632 sequentially applies the offset voltage to the first signal (S1103).
  • the digital controller 640 sequentially counts the detection signals from the detection unit 634 ( S1104 ).
  • the digital controller 640 After all of the sequential offset voltages are applied, the digital controller 640 outputs the final count value, and the processor 631 outputs the equalizer control code corresponding to the final count value to the equalizer 610 (S1105).
  • the equalizer 610 equalizes the input signal based on the equalizer control code (S1106).
  • FIG. 12 is a diagram comparing the output signal (a) of the equalizer to which the signal processing device 600 of FIG. 7 is not applied and the output signal (b) of the equalizer of the signal processing device 600 of FIG. 7 .
  • the eye pattern 1221 when the signal processing apparatus 600 according to an embodiment of the present invention is applied has both a height and a width larger than that of the eye pattern 1211 when the signal processing apparatus 600 is not applied. You can see how tall and wide it is.
  • the image display device 100 can display a normal image 1330 on the display 180, and the user is You can enjoy the screen.

Landscapes

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Abstract

본 발명은 신호 처리 장치, 및 이를 구비하는 영상표시장치에 관한 것이다. 본 발명의 일 실시예에 따른 신호 처리 장치는, 채널을 통해 입력 신호를 수신하고, 수신된 입력 신호를 이퀄라이징하는 이퀄라이저, 이퀄라이저가 출력하는 제1 신호에 대응하여, 이퀄라이저 제어 코드를 결정하고, 결정된 이퀄라이저 제어 코드를 이퀄라이저로 출력하는 제어 회로를 포함하고, 이퀄라이저는 이퀄라이저 제어 코드를 기초로 수신된 입력 신호를 이퀄라이징할 수 있다. 이에 따라, 채널 환경에 변화가 발생하는 경우에도 효과적으로 이퀄라이저를 적응시킬 수 있다.

Description

신호 처리 장치, 및 이를 구비하는 영상표시장치
본 발명은 신호 처리 장치, 및 이를 구비하는 영상표시장치에 관한 것으로, 보다 상세하게는, 채널 환경에 변화가 발생하는 경우에도 적응적으로 입력 신호를 이퀄라이징 할 수 있는 신호 처리 장치, 및 이를 구비하는 영상표시장치에 관한 것이다.
고속 인터페이스(High-speed interface)에서 데이터 송수신이 원활하게 되기 위해서는, 송신 장치에서 보낸 데이터를 그대로 수신 장치에서 받아야 한다. 송신 장치와 수신 장치 사이에는 채널(channel)이 존재하며, 채널에 의해 신호의 손실이 발생되어 데이터가 왜곡(Distortion)될 수 있다.
일반적으로, 채널이 길면, 채널에 의한 신호의 손실이 커서 데이터의 왜곡이 심해지고, 채널이 짧으면, 채널에 의한 신호 손실이 작아서 데이터의 왜곡이 작아질 수 있다.
이러한 신호의 손실을 원래대로 복원하기 위해서 수신 장치에서 이퀄라이저(Equalizer; EQ)를 사용한다. 이퀄라이저는 채널의 왜곡에 의하여 발생하는 심볼간 간섭(InterSymbol Interference; ISI)의 영향을 감소시키기 위한 것으로, 이퀄라이저의 보상 크기에 따라 이퀄라이저를 통해 나오는 신호의 파형은 변화하게 된다.
수신 장치는 채널에 의해 왜곡된 데이터를 파악하면, 이퀄라이저 게인을 특정 값으로 고정할 수 있다. 이퀄라이저에 의하여 최적의 보상이 이루어진 경우, 출력 신호의 눈 패턴(eye pattern)의 눈 열림이 크게 나타나며, 그렇지 않은 경우에는 눈 열림이 작게 나타난다.
이퀄라이저는 이퀄라이징하는 방법에 따라 연속 시간 선형 이퀄라이저(Continuous Time Linear Equalizer; CTLE)와 판정 피드백 이퀄라이저(Decision Feedback Equalizer; DFE)로 나눌 수 있다.
일반적으로, 이퀄라이저 적응(Equalizer Adaptation)은 랜덤 데이터 패턴(Random Data Pattern)을 이용한다. 랜덤 데이터 패턴을 이용하는 경우, 이퀄라이저 적응 시간이 오래걸리며, 클럭 임베디드(Clock Embedded) 시스템에서는 클럭 및 데이터 복원 회로(Clock and Data Recovery; CDR)의 주파수 락(Frequency Lock)이 풀릴 수 있는 가능성이 존재한다. 주파수 락이 풀리면 전체 시스템의 동작에 영향을 줄 수 있기 떄문에, 한번 주파수 락이 되고나면, 주파수 락 상태가 계속 유지되는 것이 바람직하다.
따라서, 이퀄라이저 적응을 효과적으로 수행함으로써, 시스템 내의 주파수 락상태를 안정적으로 유지시킬 수 있고, 이퀄라이저의 보상 크기를 최적화함으로써, 심볼간 간섭을 최소화시킬 수 있는 방법이 요구되고 있다.
그러나, 기존의 이퀄라이저 적응 방법에 의해서는, 이퀄라이저 적응 시간이 오래 걸리거나, 이퀄라이저 보상 크기가 적절하지 못하여, 시스템의 안정적인 동작이 어렵거나, 심볼간 간섭을 최소화하기 어려운 문제점이 있었다.
본 발명은 상기한 문제점을 해결하기 위하여, 채널 환경에 변화가 발생하는 경우에도 효과적으로 이퀄라이저를 적응시킬 수 있는 신호 처리 장치, 및 이를 구비하는 영상표시장치를 제공하는데 목적이 있다.
또한, 본 발명은, 채널 환경에 변화가 발생하는 경우에도 채널에 의한 심볼간 간섭을 최소화하는 신호 처리 장치, 및 이를 구비하는 영상표시장치를 제공하는데 목적이 있다.
또한, 본 발명은, 채널 환경에 변화가 발생하는 경우에도 시스템의 안정적인 동작이 가능하도록 하는 신호 처리 장치, 및 이를 구비하는 영상표시장치를 제공하는데 목적이 있다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 신호 처리 장치는, 채널을 통해 입력 신호를 수신하고, 수신된 입력 신호를 이퀄라이징하는 이퀄라이저, 이퀄라이저가 출력하는 제1 신호에 대응하여, 이퀄라이저 제어 코드를 결정하고, 결정된 이퀄라이저 제어 코드를 이퀄라이저로 출력하는 제어 회로를 포함하고, 이퀄라이저는 이퀄라이저 제어 코드를 기초로 수신된 입력 신호를 이퀄라이징한다.
한편, 상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 영상표시장치는, 상기와 같은 신호 처리 장치를 포함하고, 디스플레이를 포함한다.
본 발명에 따르면, 다음과 같은 효과가 있다.
본 발명의 일 실시예에 따른 신호 처리 장치는, 채널을 통해 입력 신호를 수신하고, 수신된 입력 신호를 이퀄라이징하는 이퀄라이저, 이퀄라이저가 출력하는 제1 신호에 대응하여, 이퀄라이저 제어 코드를 결정하고, 결정된 이퀄라이저 제어 코드를 이퀄라이저로 출력하는 제어 회로를 포함하고, 이퀄라이저는 이퀄라이저 제어 코드를 기초로 수신된 입력 신호를 이퀄라이징할 수 있다. 따라서, 채널 환경에 변화가 발생하는 경우에도 효과적으로 이퀄라이저를 적응시킬 수 있는 효과가 있다.
한편, 본 발명의 일 실시예에 따른 신호 처리 장치는, 제어 회로가 이퀄라이저가 출력하는 제1 신호에 클럭 패턴(clock pattern) 신호가 포함되는지를 감지하고, 클럭 패턴 신호가 제1 신호에 포함된 경우, 클럭 패턴 신호의 크기를 측정하고, 측정된 클럭 패턴 신호의 크기에 대응하는 이퀄라이저 제어 코드를 이퀄라이저로 출력할 수 있다. 따라서, 채널 환경에 변화가 발생하는 경우에도 효과적으로 이퀄라이저를 적응시킬 수 있는 효과가 있다.
한편, 본 발명의 일 실시예에 따른 신호 처리 장치는, 이퀄라이저가 수신된 입력 신호에 이퀄라이저 게인(equalization gain)을 적용하여, 수신된 입력 신호를 이퀄라이징할 수 있다. 따라서, 채널 환경에 변화가 발생하는 경우에도 채널에 의한 심볼간 간섭을 최소화할 수 있는 효과가 있다.
한편, 본 발명의 일 실시예에 따른 신호 처리 장치는, 이퀄라이저 제어 코드는 측정된 클럭 패턴 신호의 크기가 클수록, 코드 값이 커지며, 이퀄라이저 게인은, 이퀄라이저 제어 코드 값이 클수록, 게인 값이 작아질 수 있다. 따라서, 채널 환경에 변화가 발생하는 경우에도 채널에 의한 심볼간 간섭을 최소화할 수 있는 효과가 있다.
한편, 본 발명의 일 실시예에 따른 신호 처리 장치는, 클럭 패턴 신호는 제1 패턴 신호와 제2 패턴 신호로 이루어지고, 제어 회로는 제1 패턴 신호에 오프셋 전압(offset voltage)을 인가하고, 제2 패턴 신호와 오프셋 전압이 인가된 제1 패턴 신호의 차이 값에 기초하여 클럭 패턴 신호의 크기를 측정할 수 있다. 따라서, 채널 환경에 변화가 발생하는 경우에도 효과적으로 이퀄라이저를 적응시킬 수 있는 효과가 있다.
한편, 본 발명의 일 실시예에 따른 신호 처리 장치는, 제어 회로는, 오프셋 전압을 인가하는 오프셋 인가 회로, 제2 패턴 신호와 오프셋 전압이 인가된 제1 패턴 신호의 차이 값을 증폭시키는 증폭기(amplifer) 및 증폭기의 출력 값에 따라 감지 신호 또는 미감지 신호를 출력하는 감지부를 포함하고, 감지부는, 증폭기의 출력 값의 극성이 바뀌는 경우 감지 신호를 출력하고, 증폭기의 출력 값의 극성이 바뀌지 않는 경우 미감지 신호를 출력할 수 있다. 따라서, 채널 환경에 변화가 발생하는 경우에도 효과적으로 이퀄라이저를 적응시킬 수 있는 효과가 있다.
한편, 본 발명의 일 실시예에 따른 신호 처리 장치는, 오프셋 인가 회로는 지정된 횟수로 인가되는 오프셋 전압의 크기를 일정 크기만큼 반복적으로 증가시키며, 감지부는 인가되는 오프셋 전압의 크기가 증가될 때 마다 감지 신호 또는 미감지 신호를 출력할 수 있다. 따라서, 채널 환경에 변화가 발생하는 경우에도 효과적으로 이퀄라이저를 적응시킬 수 있는 효과가 있다.
한편, 본 발명의 일 실시예에 따른 신호 처리 장치는, 감지 신호가 출력될 때 마다 제1 카운터 값을 증가시키는 디지털 컨트롤러를 더 포함하고, 디지털 컨트롤러는 미감지 신호가 출력되는 경우 제1 카운터 값을 제어 회로로 출력할 수 있다. 따라서, 채널 환경에 변화가 발생하는 경우에도 효과적으로 이퀄라이저를 적응시킬 수 있는 효과가 있다.
한편, 본 발명의 일 실시예에 따른 신호 처리 장치는, 제어 회로가 각각의 카운터 값에 대하여 기설정된 이퀄라이저 제어 코드를 저장하는 레지스터 및 디지털 컨트롤러로부터 수신한 제1 카운터 값을 레지스터에 저장된 카운터 값과 비교하고, 제1 카운터 값에 대응하는 이퀄라이저 제어 코드를 결정하여, 이퀄라이저로 출력하는 프로세서를 더 포함할 수 있다. 따라서, 채널 환경에 변화가 발생하는 경우에도 효과적으로 이퀄라이저를 적응시킬 수 있는 효과가 있다.
한편, 본 발명의 일 실시예에 따른 신호 처리 장치는, 이퀄라이저가 출력하는 제1 신호로부터 클럭 신호 또는 데이터 신호를 복원하는 클럭 및 데이터 복원 회로(CDR, clock and data recovery)와 채널(channel)을 통해 피드백 신호를 전송하는 송신기를 더 포함하고, 클럭 및 데이터 복원 회로는 제1 신호로부터 클럭 신호 또는 데이터 신호를 복원할 수 없는 경우, 피드백 신호를 상기 송신기로 출력할 수 있다. 따라서, 채널 환경에 변화가 발생하는 경우에도 시스템의 안정적인 동작이 가능하도록 하는 효과가 있다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 이 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 영상표시장치를 도시한 도면이다.
도 2는 도 1의 영상표시장치의 내부 블록도의 일예이다.
도 3은 도 2의 신호 처리부의 내부 블록도의 일예이다.
도 4는 일반적인 신호 처리 장치의 내부 블록도의 일예이다.
도 5는 영상표시장치에 영상 표시를 예시하는 도면이다.
도 6 내지 도 7은 본 발명의 일 실시예에 따른 신호 처리 장치의 내부 블록도의 일예이다.
도 8 내지 13는 도 7의 설명에 참조되는 도면이다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 "모듈" 및 "부"는 명세서 작성의 용이함만이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 따라서, 상기 "모듈" 및 "부"는 서로 혼용되어 사용될 수도 있다.
또한, 본 명세서에 개시된 실시 예를 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 명세서에 개시된 실시 예의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 첨부된 도면은 본 명세서에 개시된 실시 예를 쉽게 이해할 수 있도록 하기 위한 것일 뿐, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되지 않으며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함한다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 영상표시장치를 도시한 도면이다.
도면을 참조하면, 영상표시장치(100)는, 디스플레이(180)를 포함할 수 있다.
한편, 디스플레이(180)는 다양한 패널 중 어느 하나로 구현될 수 있다. 예를 들어, 디스플레이(180)는, 액정표시패널(LCD 패널), 유기발광패널(OLED 패널), 무기발광패널(LED 패널) 등 중 어느 하나일 수 있다.
한편, 영상표시장치(100)는, 외부의 전자기기 또는 셋탑 박스(STB)와 케이블(LNE) 등을 통해, 외부 입력 신호를 수신할 수 있다.
본 발명의 일 실시예에 따른 영상표시장치(100)는, 채널(channel)을 통해 입력 신호를 수신하고, 상기 수신된 입력 신호를 이퀄라이징하는 이퀄라이저(equalizer)(610)와, 이퀄라이저가 출력하는 제1 신호에 대응하여, 이퀄라이저 제어 코드를 결정하고, 상기 결정된 이퀄라이저 제어 코드를 상기 이퀄라이저로 출력하는 제어 회로(630)를 포함하고, 이퀄라이저(610)는 이퀄라이저 제어 코드를 기초로 상기 수신된 입력 신호를 이퀄라이징한다. 이에 따라, 채널 환경에 변화가 발생하는 경우에도 효과적으로 이퀄라이저를 적응시킬 수 있게 된다.
한편, 본 발명의 일 실시예에 따른 영상표시장치(100) 내의 이퀄라이저(610)는, 수신된 입력 신호에 이퀄라이저 게인(equalization gain)을 적용하여, 상기 수신된 입력 신호를 이퀄라이징할 수 있다. 이에 따라, 채널 환경에 변화가 발생하는 경우에도 효과적으로 이퀄라이저를 적응시킬 수 있게 된다.
한편, 도 1의 영상표시장치(100)는, 모니터, TV, 태블릿 PC, 이동 단말기 등이 가능하다.
도 2는 도 1의 영상표시장치의 내부 블록도의 일예이다.
도 2를 참조하면, 본 발명의 일실시예에 의한 영상표시장치(100)는, 영상 수신부(105), 외부장치 인터페이스부(130), 저장부(140), 사용자입력 인터페이스부(150), 센서부(미도시), 신호 처리부(170), 디스플레이(180), 오디오 출력부(185)를 포함할 수 있다.
영상 수신부(105)는, 튜너부(110), 복조부(120), 네트워크 인터페이스부(130), 외부장치 인터페이스부(130)를 포함할 수 있다.
한편, 영상 수신부(105)는, 도면과 달리, 튜너부(110), 복조부(120)와, 외부장치 인터페이스부(130)만을 포함하는 것도 가능하다. 즉, 네트워크 인터페이스부(130)를 포함하지 않을 수도 있다.
튜너부(110)는, 안테나(미도시)를 통해 수신되는 RF(Radio Frequency) 방송 신호 중 사용자에 의해 선택된 채널 또는 기저장된 모든 채널에 해당하는 RF 방송 신호를 선택한다. 또한, 선택된 RF 방송 신호를 중간 주파수 신호 혹은 베이스 밴드 영상 또는 음성신호로 변환한다.
예를 들어, 선택된 RF 방송 신호가 디지털 방송 신호이면 디지털 IF 신호(DIF)로 변환하고, 아날로그 방송 신호이면 아날로그 베이스 밴드 영상 또는 음성 신호(CVBS/SIF)로 변환한다. 즉, 튜너부(110)는 디지털 방송 신호 또는 아날로그 방송 신호를 처리할 수 있다. 튜너부(110)에서 출력되는 아날로그 베이스 밴드 영상 또는 음성 신호(CVBS/SIF)는 신호 처리부(170)로 직접 입력될 수 있다.
한편, 튜너부(110)는, 복수 채널의 방송 신호를 수신하기 위해, 복수의 튜너를 구비하는 것이 가능하다. 또는, 복수 채널의 방송 신호를 동시에 수신하는 단일 튜너도 가능하다.
복조부(120)는 튜너부(110)에서 변환된 디지털 IF 신호(DIF)를 수신하여 복조 동작을 수행한다.
복조부(120)는 복조 및 채널 복호화를 수행한 후 스트림 신호(TS)를 출력할 수 있다. 이때 스트림 신호는 영상 신호, 음성 신호 또는 데이터 신호가 다중화된 신호일 수 있다.
복조부(120)에서 출력한 스트림 신호는 신호 처리부(170)로 입력될 수 있다. 신호 처리부(170)는 역다중화, 영상/음성 신호 처리 등을 수행한 후, 디스플레이(180)에 영상을 출력하고, 오디오 출력부(185)로 음성을 출력한다.
외부장치 인터페이스부(130)는, 접속된 외부 장치(미도시), 예를 들어, 셋탑 박스(50)와 데이터를 송신 또는 수신할 수 있다. 이를 위해, 외부장치 인터페이스부(130)는, A/V 입출력부(미도시)를 포함할 수 있다.
외부장치 인터페이스부(130)는, DVD(Digital Versatile Disk), 블루레이(Blu ray), 게임기기, 카메라, 캠코더, 컴퓨터(노트북), 셋탑 박스 등과 같은 외부 장치와 유/무선으로 접속될 수 있으며, 외부 장치와 입력/출력 동작을 수행할 수도 있다.
예를 들어, 외부장치 인터페이스부(130)는, 컴포넌트 단자(CMP) 등을 통해 외부 입력 신호를 수신할 수 있다. 이때의 외부 입력 신호는, 혼합된 동기 신호와 영상 신호를 포함할 수 있다.
A/V 입출력부는, 외부 장치의 영상 및 음성 신호를 입력받을 수 있다. 한편, 무선 통신부(미도시)는, 다른 전자기기와 근거리 무선 통신을 수행할 수 있다.
이러한 무선 통신부(미도시)를 통해, 외부장치 인터페이스부(130)는, 인접하는 이동 단말기(600)와 데이터를 교환할 수 있다. 특히, 외부장치 인터페이스부(130)는, 미러링 모드에서, 이동 단말기(600)로부터 디바이스 정보, 실행되는 애플리케이션 정보, 애플리케이션 이미지 등을 수신할 수 있다.
네트워크 인터페이스부(135)는, 영상표시장치(100)를 인터넷망을 포함하는 유/무선 네트워크와 연결하기 위한 인터페이스를 제공한다.
한편, 네트워크 인터페이스부(135)는, 무선 통신부(미도시)를 포함할 수 있다.
저장부(140)는, 신호 처리부(170) 내의 각 신호 처리 및 제어를 위한 프로그램이 저장될 수도 있고, 신호 처리된 영상, 음성 또는 데이터 신호를 저장할 수도 있다.
또한, 저장부(140)는 외부장치 인터페이스부(130)로 입력되는 영상, 음성 또는 데이터 신호의 임시 저장을 위한 기능을 수행할 수도 있다. 또한, 저장부(140)는, 채널 맵 등의 채널 기억 기능을 통하여 소정 방송 채널에 관한 정보를 저장할 수 있다.
도 2의 저장부(140)가 신호 처리부(170)와 별도로 구비된 실시예를 도시하고 있으나, 본 발명의 범위는 이에 한정되지 않는다. 저장부(140)는 신호 처리부(170) 내에 포함될 수 있다.
사용자입력 인터페이스부(150)는, 사용자가 입력한 신호를 신호 처리부(170)로 전달하거나, 신호 처리부(170)로부터의 신호를 사용자에게 전달한다.
예를 들어, 원격제어장치(200)로부터 전원 온/오프, 채널 선택, 화면 설정 등의 사용자 입력 신호를 송신/수신하거나, 전원키, 채널키, 볼륨키, 설정치 등의 로컬키(미도시)에서 입력되는 사용자 입력 신호를 신호 처리부(170)에 전달하거나, 사용자의 제스처를 센싱하는 센서부(미도시)로부터 입력되는 사용자 입력 신호를 신호 처리부(170)에 전달하거나, 신호 처리부(170)로부터의 신호를 센서부(미도시)로 송신할 수 있다.
신호 처리부(170)는, 튜너부(110) 또는 복조부(120) 또는 네트워크 인터페이스부(135) 또는 외부장치 인터페이스부(130)를 통하여, 입력되는 스트림을 역다중화하거나, 역다중화된 신호들을 처리하여, 영상 또는 음성 출력을 위한 신호를 생성 및 출력할 수 있다.
예를 들어, 신호 처리부(170)는, 영상 수신부(105)에서 수신된 방송 신호 또는 HDMI 신호 등을 수신하고, 수신되는 방송 신호 또는 HDMI 신호에 기초한 신호 처리를 수행하여, 신호 처리된 영상 신호를 출력할 수 있다.
신호 처리부(170)에서 영상 처리된 영상 신호는 디스플레이(180)로 입력되어, 해당 영상 신호에 대응하는 영상으로 표시될 수 있다. 또한, 신호 처리부(170)에서 영상 처리된 영상 신호는 외부장치 인터페이스부(130)를 통하여 외부 출력장치로 입력될 수 있다.
신호 처리부(170)에서 처리된 음성 신호는 오디오 출력부(185)로 음향 출력될 수 있다. 또한, 신호 처리부(170)에서 처리된 음성 신호는 외부장치 인터페이스부(130)를 통하여 외부 출력장치로 입력될 수 있다.
도 2에는 도시되어 있지 않으나, 신호 처리부(170)는 역다중화부, 영상처리부 등을 포함할 수 있다.
즉, 신호 처리부(170)는, 다양한 신호 처리를 수행할 수 있으며, 이에 따라, 시스템 온 칩(System On Chip; SOC)의 형태로 구현될 수 있다. 이에 대해서는 도 3을 참조하여 후술한다.
그 외, 신호 처리부(170)는, 영상표시장치(100) 내의 전반적인 동작을 제어할 수 있다. 예를 들어, 신호 처리부(170)는 튜너부(110)를 제어하여, 사용자가 선택한 채널 또는 기저장된 채널에 해당하는 RF 방송을 선택(Tuning)하도록 제어할 수 있다.
또한, 신호 처리부(170)는 사용자입력 인터페이스부(150)를 통하여 입력된 사용자 명령 또는 내부 프로그램에 의하여 영상표시장치(100)를 제어할 수 있다.
한편, 신호 처리부(170)는, 영상을 표시하도록 디스플레이(180)를 제어할 수 있다. 이때, 디스플레이(180)에 표시되는 영상은, 정지 영상 또는 동영상일 수 있으며, 2D 영상 또는 3D 영상일 수 있다.
한편, 신호 처리부(170)는 디스플레이(180)에 표시되는 영상 내에, 소정 오브젝트가 표시되도록 할 수 있다. 예를 들어, 오브젝트는, 접속된 웹 화면(신문, 잡지 등), EPG(Electronic Program Guide), 다양한 메뉴, 위젯, 아이콘, 정지 영상, 동영상, 텍스트 중 적어도 하나일 수 있다.
한편, 신호 처리부(170)는, 촬영부(미도시)로부터 촬영된 영상에 기초하여, 사용자의 위치를 인식할 수 있다. 예를 들어, 사용자와 영상표시장치(100) 간의 거리(z축 좌표)를 파악할 수 있다. 그 외, 사용자 위치에 대응하는 디스플레이(180) 내의 x축 좌표, 및 y축 좌표를 파악할 수 있다.
디스플레이(180)는, 신호 처리부(170)에서 처리된 영상 신호, 데이터 신호, OSD 신호, 제어 신호 또는 외부장치 인터페이스부(130)에서 수신되는 영상 신호, 데이터 신호, 제어 신호 등을 변환하여 구동 신호를 생성한다.
한편, 디스플레이(180)는, 터치 스크린으로 구성되어 출력 장치 이외에 입력 장치로 사용되는 것도 가능하다.
오디오 출력부(185)는, 신호 처리부(170)에서 음성 처리된 신호를 입력 받아 음성으로 출력한다.
촬영부(미도시)는 사용자를 촬영한다. 촬영부(미도시)는 1 개의 카메라로 구현되는 것이 가능하나, 이에 한정되지 않으며, 복수 개의 카메라로 구현되는 것도 가능하다. 촬영부(미도시)에서 촬영된 영상 정보는 신호 처리부(170)에 입력될 수 있다.
신호 처리부(170)는, 촬영부(미도시)로부터 촬영된 영상, 또는 센서부(미도시)로부터의 감지된 신호 각각 또는 그 조합에 기초하여 사용자의 제스처를 감지할 수 있다.
전원 공급부(190)는, 영상표시장치(100) 전반에 걸쳐 해당 전원을 공급한다. 특히, 전원 공급부(190)는, 시스템 온 칩(System On Chip; SOC)의 형태로 구현될 수 있는 신호 처리부(170)와, 영상 표시를 위한 디스플레이(180), 및 오디오 출력을 위한 오디오 출력부(185) 등에 전원을 공급할 수 있다.
구체적으로, 전원 공급부(190)는, 교류 전원을 직류 전원으로 변환하는 컨버터와, 직류 전원의 레벨을 변환하는 dc/dc 컨버터를 구비할 수 있다.
원격제어장치(200)는, 사용자 입력을 사용자입력 인터페이스부(150)로 송신한다. 이를 위해, 원격제어장치(200)는, 블루투스(Bluetooth), RF(Radio Frequency) 통신, 적외선(IR) 통신, UWB(Ultra Wideband), 지그비(ZigBee) 방식 등을 사용할 수 있다. 또한, 원격제어장치(200)는, 사용자입력 인터페이스부(150)에서 출력한 영상, 음성 또는 데이터 신호 등을 수신하여, 이를 원격제어장치(200)에서 표시하거나 음성 출력할 수 있다.
한편, 상술한 영상표시장치(100)는, 고정형 또는 이동형 디지털 방송 수신 가능한 디지털 방송 수신기일 수 있다.
한편, 도 2에 도시된 영상표시장치(100)의 블록도는 본 발명의 일실시예를 위한 블록도이다. 블록도의 각 구성요소는 실제 구현되는 영상표시장치(100)의 사양에 따라 통합, 추가, 또는 생략될 수 있다. 즉, 필요에 따라 2 이상의 구성요소가 하나의 구성요소로 합쳐지거나, 혹은 하나의 구성요소가 2 이상의 구성요소로 세분되어 구성될 수 있다. 또한, 각 블록에서 수행하는 기능은 본 발명의 실시예를 설명하기 위한 것이며, 그 구체적인 동작이나 장치는 본 발명의 권리범위를 제한하지 아니한다.
도 3은 도 2의 신호 처리부의 내부 블록도의 일예이다.
도면을 참조하여 설명하면, 본 발명의 일실시예에 의한 신호 처리부(170)는, 역다중화부(310), 영상 처리부(320), 프로세서(330), 오디오 처리부(370)를 포함할 수 있다. 그 외, 데이터 처리부(미도시)를 더 포함할 수 있다.
역다중화부(310)는, 입력되는 스트림을 역다중화한다. 예를 들어, MPEG-2 TS가 입력되는 경우 이를 역다중화하여, 각각 영상, 음성 및 데이터 신호로 분리할 수 있다. 여기서, 역다중화부(310)에 입력되는 스트림 신호는, 튜너부(110) 또는 복조부(120) 또는 외부장치 인터페이스부(130)에서 출력되는 스트림 신호일 수 있다.
영상 처리부(320)는, 입력되는 영상에 대한 신호 처리를 수행할 수 있다. 예를 들어, 영상 처리부(320)는, 역다중화부(310)로부터 역다중화된 영상 신호의 영상 처리를 수행할 수 있다.
이를 위해, 영상 처리부(320)는, 영상 디코더(325), 스케일러(335), 화질 처리부(635), 영상 인코더(미도시), OSD 처리부(340), 프레임 레이트 변환부(350), 및 포맷터(360) 등을 포함할 수 있다.
영상 디코더(325)는, 역다중화된 영상신호를 복호화하며, 스케일러(335)는, 복호화된 영상신호의 해상도를 디스플레이(180)에서 출력 가능하도록 스케일링(scaling)을 수행한다.
영상 디코더(325)는 다양한 규격의 디코더를 구비하는 것이 가능하다. 예를 들어, MPEG-2, H,264 디코더, 색차 영상(color image) 및 깊이 영상(depth image)에 대한 3D 영상 디코더, 복수 시점 영상에 대한 디코더 등을 구비할 수 있다.
스케일러(335)는, 영상 디코더(325) 등에서 영상 복호 완료된, 입력 영상 신호를 스케일링할 수 있다.
예를 들어, 스케일러(335)는, 입력 영상 신호의 크기 또는 해상도가 작은 경우, 업 스케일링하고, 입력 영상 신호의 크기 또는 해상도가 큰 경우, 다운 스케일링할 수 있다.
화질 처리부(635)는, 영상 디코더(325) 등에서 영상 복호 완료된, 입력 영상 신호에 대한 화질 처리를 수행할 수 있다.
예를 들어, 화질 처리부(635)는, 입력 영상 신호의 노이즈 제거 처리를 하거나, 입력 영상 신호의 도계조의 해상를 확장하거나, 영상 해상도 향상을 수행하거나, 하이 다이나믹 레인지(HDR) 기반의 신호 처리를 하거나, 프레임 레이트를 가변하거나, 패널 특성, 특히 유기발광패널에 대응하는 화질 처리 등을 할 수 있다.
OSD 처리부(340)는, 사용자 입력에 따라 또는 자체적으로 OSD 신호를 생성한다. 예를 들어, 사용자 입력 신호에 기초하여, 디스플레이(180)의 화면에 각종 정보를 그래픽(Graphic)이나 텍스트(Text)로 표시하기 위한 신호를 생성할 수 있다. 생성되는 OSD 신호는, 영상표시장치(100)의 사용자 인터페이스 화면, 다양한 메뉴 화면, 위젯, 아이콘 등의 다양한 데이터를 포함할 수 있다. 또한, 생성되는 OSD 신호는, 2D 오브젝트 또는 3D 오브젝트를 포함할 수 있다.
또한, OSD 처리부(340)는, 원격제어장치(200)로부터 입력되는 포인팅 신호에 기초하여, 디스플레이에 표시 가능한, 포인터를 생성할 수 있다. 특히, 이러한 포인터는, 포인팅 신호 처리부에서 생성될 수 있으며, OSD 처리부(240)는, 이러한 포인팅 신호 처리부(미도시)를 포함할 수 있다. 물론, 포인팅 신호 처리부(미도시)가 OSD 처리부(240) 내에 구비되지 않고 별도로 마련되는 것도 가능하다.
프레임 레이트 변환부(Frame Rate Conveter, FRC)(350)는, 입력되는 영상의 프레임 레이트를 변환할 수 있다. 한편, 프레임 레이트 변환부(350)는, 별도의 프레임 레이트 변환 없이, 그대로 출력하는 것도 가능하다.
한편, 포맷터(Formatter)(360)는, 입력되는 영상 신호의 포맷을, 디스플레이에 표시하기 위한 영상 신호로 변화시켜 출력할 수 있다.
특히, 포맷터(Formatter)(360)는, 디스플레이 패널에 대응하도록 영상 신호의 포맷을 변화시킬 수 있다.
한편, 포맷터(360)는, 영상 신호의 포맷을 변경할 수도 있다. 예를 들어, 3D 영상 신호의 포맷을, 사이드 바이 사이드(Side by Side) 포맷, 탑 다운(Top / Down) 포맷, 프레임 시퀀셜(Frame Sequential) 포맷, 인터레이스 (Interlaced) 포맷, 체커 박스(Checker Box) 포맷 등의 다양한 3D 포맷 중 어느 하나의 포맷으로 변경할 수 있다.
프로세서(330)는, 영상표시장치(100) 내 또는 신호 처리부(170) 내의 전반적인 동작을 제어할 수 있다.
예를 들어, 프로세서(330)는 튜너(110)를 제어하여, 사용자가 선택한 채널 또는 기저장된 채널에 해당하는 RF 방송을 선택(Tuning)하도록 제어할 수 있다.
또한, 프로세서(330)는, 사용자입력 인터페이스부(150)를 통하여 입력된 사용자 명령 또는 내부 프로그램에 의하여 영상표시장치(100)를 제어할 수 있다.
또한, 프로세서(330)는, 네트워크 인터페이스부(135) 또는 외부장치 인터페이스부(130)와의 데이터 전송 제어를 수행할 수 있다.
또한, 프로세서(330)는, 신호 처리부(170) 내의 역다중화부(310), 영상 처리부(320) 등의 동작을 제어할 수 있다.
한편, 신호 처리부(170) 내의 오디오 처리부(370)는, 역다중화된 음성 신호의 음성 처리를 수행할 수 있다. 이를 위해 오디오 처리부(370)는 다양한 디코더를 구비할 수 있다.
또한, 신호 처리부(170) 내의 오디오 처리부(370)는, 베이스(Base), 트레블(Treble), 음량 조절 등을 처리할 수 있다.
신호 처리부(170) 내의 데이터 처리부(미도시)는, 역다중화된 데이터 신호의 데이터 처리를 수행할 수 있다. 예를 들어, 역다중화된 데이터 신호가 부호화된 데이터 신호인 경우, 이를 복호화할 수 있다. 부호화된 데이터 신호는, 각 채널에서 방영되는 방송프로그램의 시작시간, 종료시간 등의 방송정보를 포함하는 전자 프로그램 가이드 정보(Electronic Program Guide) 정보일 수 있다.
한편, 도 3에 도시된 신호 처리부(170)의 블록도는 본 발명의 일실시예를 위한 블록도이다. 블록도의 각 구성요소는 실제 구현되는 신호 처리부(170)의 사양에 따라 통합, 추가, 또는 생략될 수 있다.
특히, 프레임 레이트 변환부(350), 및 포맷터(360)는 영상 처리부(320) 외에 별도로 마련될 수도 있다.
도 4는 일반적인 신호 처리 장치의 내부 블록도의 일예이다.
일반적인 신호 처리 장치(500)는, 송신 장치(Transmitter, 501)에서 전송한 신호를 수신하는 장치이다. 송신 장치(501)에서 전송한 신호를 채널(503)을 통해 신호 처리 장치(500)로 전송된다.
신호 처리 장치(500)는 채널(503)을 거치면서 발생하는 신호의 손실에 의해 데이터가 왜곡되는 것을 보상하기 위하여, 이퀄라이저(510)와 클럭 및 데이터 복원 회로(520)를 사용한다. 이퀄라이저(510)는 입력된 신호에 설정된 게인(gain)을 적용하여 출력하고, 이퀄라이저(510)에서 출력된 신호를 클럭 및 데이터 복원 회로(520)에서 입력받는다.
신호 처리 장치(500)가 신호를 수신하는 경우, 해당 신호의 주파수(frequency) 파악을 위해 클럭 트레이닝(Clock training)이 수행될 수 있다. 클럭 트레이닝 구간에서는 실제 데이터를 포함하는 신호가 아닌, 클럭 패턴 데이터가 전송될 수 있다. 예를 들어, 미리 약속된 클럭 패턴 데이터 또는 랜덤 패턴 데이터를 수신하면, 신호 처리 장치(500)는 수신한 클럭 패턴 데이터 또는 랜덤 패턴 데이터를 바탕으로 신호의 주파수를 파악한다.
주파수가 파악된 경우, 클럭 및 데이터 복원 회로(520) 는 주파수 락(frequency lock)를 수행한다. 주파수 락이 이루어진 이후, 신호 처리 장치(500)는 얼라인먼트 트레이닝(alignment training)을 수행하여 수신되는 데이터의 얼라인을 조정하며, 이후 정상 동작 구간에 진입하여, 일반적인 비디오 신호를 수신한다.
주파수 락이 이루어진 이후, 클럭 및 데이터 복원 회로(520)는 이퀄라이징된 신호를 이용하여 클럭과 데이터를 복원한다. 만약, 클럭 및 데이터 복원 회로(520)에서 클럭과 데이터를 제대로 복원할 수 없는 경우, 주파수 락은 해제될 수 있다.
주파수 락이 해제되는 경우, 송신 장치(501)와 신호 처리 장치(500)는, 정상적으로 비디오 신호를 수신하기 위하여, 초기 트레이닝을 다시 수행해야 한다. 즉, 클럭 트레이닝과 얼라인먼트 트레이닝을 다시 수행해야만 한다.
도 5는 일반적인 신호 처리 장치에서 수신한 데이터를 바탕으로, 영상표시장치에 영상 표시를 예시하는 도면이다.
도면을 참조하면, 영상표시장치(100)는, 이퀄라이저에서 이퀄라이징하고 클럭 및 데이터 복원 회로에서 복원한 정보를 이용하여, 영상 신호에 대응하는 영상(1210)을 디스플레이(180)에 표시할 수 있다.
만약, 신호 처리 장치(500)에서 이퀄라이징이 제대로 수행되지 않는 경우, 주파수 락이 해제될 수 있다. 이러한 경우, 영상표시장치(100)는, 신호 처리 장치(500)에서 클럭 트레이닝과 얼라인먼트 트레이닝을 다시 수행하는 시간 동안, 정상적인 영상(1210)을 디스플레이(180)에 표시할 수 없다. 따라서, 디스플레이(180)에는 순간적으로 블랙 화면(1220)이 표시될 수 있고, 디스플레이(180)를 바라보고 있는 사용자는 순간적인 화면의 껌뻑임을 느낄 수 있다.
따라서, 영상표시장치에서, 이러한 화면의 껌뻑임이 발생하지 않도록 하는 것이 바람직하다.
이를 위해, 신호 처리 장치는, 수신한 신호의 상태를 정확하게 파악하고, 적합한 이퀄라이징 및 클럭과 데이터 복원이 이루어지도록 하는 것이 바람직하다.
이에 대해서는, 도 6 이하를 참조하여 기술한다.
도 6은 본 발명의 일 실시예에 따른 신호 처리 장치의 내부 블록도의 일예이고, 도 7은 도 6의 신호 처리 장치의 이퀄라이저와 제어 회로에 대한 세부 구성을 나타낸 일예이다. 도 8 내지 12는 도 7의 설명에 참조되는 도면이다.
먼저, 도 6을 참조하면, 본 발명의 일 실시예에 따른 신호 처리 장치(600)는, 채널을 통해 입력 신호를 수신하고, 수신된 입력 신호를 이퀄라이징하는 이퀄라이저(610), 이퀄라이저(610)가 출력하는 제1 신호에 대응하여, 이퀄라이저 제어 코드를 결정하고, 결정된 이퀄라이저 제어 코드를 이퀄라이저(610)로 출력하는 제어 회로(630)를 포함하고, 이퀄라이저(610)는 이퀄라이저 제어 코드를 기초로 수신된 입력 신호를 이퀄라이징할 수 있다.
한편, 제어 회로(630)는, 이퀄라이저(610)가 출력하는 제1 신호에 클럭 패턴 신호가 포함되는지를 감지하고, 클럭 패턴 신호가 제1 신호에 포함된 경우, 클럭 패턴 신호의 크기를 측정하고, 측정된 클럭 패턴 신호의 크기에 대응하는 이퀄라이저 제어 코드를 이퀄라이저(610)로 출력할 수 있다.
클럭 패턴 신호는, 클럭 트레이닝을 위하여, 송신 장치에서 수신 장치로 전송하는 신호이다. 본 발명의 신호 처리 장치(600)는 수신 장치의 역할을 할 수 있다. 신호 처리 장치(600)는 이퀄라이저(610)가 출력하는 제1 신호에 클럭 패턴 신호가 포함되는지를 감지하고, 클럭 패턴 신호가 포함되는 경우, 클럭 트레이닝 구간으로 판단하고, 이퀄라이저(610)의 적응(Adaptation)을 수행할 수 있다.
제어 회로(630)는, 클럭 트레이닝 구간 동안, 수신되는 클럭 패턴 신호의 크기를 측정하고, 측정된 신호의 크기에 대응하는 이퀄라이저 제어 코드를 출력할 수 있다. 이퀄라이저 제어 코드는, 이퀄라이저(610)에 입력된 신호의 크기를 보상하기 위해 사용되는 코드이다. 이퀄라이저 제어 코드는 측정된 클럭 패턴 신호의 크기가 클수록, 코드 값이 커지도록 설정된다.
이퀄라이저(610)는 제어 회로(630)로부터 이퀄라이저 제어 코드를 수신하면, 제어 코드에 따라 이퀄라이저 게인을 입력된 신호에 인가할 수 있다. 즉, 수신된 입력 신호를 이퀄라이징 할 수 있다. 이퀄라이저 게인은 이퀄라이저 제어 코드 값이 클수록, 게인 값이 작아지도록 설정된다.
수신되는 클럭 패턴 신호의 크기가 작을수록, 입력되는 신호에 인가하는 게인 값이 커지며, 수신되는 클럭 패턴 신호의 크기가 클수록, 입력되는 신호에 인가하는 게인 값이 작아진다. 따라서, 입력되는 신호의 크기에 적합하게 이퀄라이저(610)의 게인이 설정될 수 있다.
한편, 본 발명의 일 실시예에 따른 신호 처리 장치(600)는, 제어 회로(630)에서 감지 신호를 출력할 때 마다, 제1 카운터 값을 증가시키는 디지털 컨트롤러(640)와, 이퀄라이저(610)가 출력하는 제1 신호로부터 클럭 신호 또는 데이터 신호를 복원하는 클럭 및 데이터 복원 회로(620)를 더 포함할 수 있다. 이에 따라, 채널 환경에 변화가 발생하는 경우에도 시스템의 안정적인 동작이 가능할 수 있게 된다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 신호 처리 장치(600)에서, 제어 회로(630)는, 프로세서(631), 오프셋 인가 회로(632), 증폭기(633), 감지부(634) 및 레지스터(635)를 포함할 수 있다.
도 7에서, 이퀄라이저(610)는 연속 시간 선형 이퀄라이저(CTLE: Continuous Time Linear Equalizer)일 수 있다. 이퀄라이저(610)는 입력 양단에서, 입력 신호(IN_P, IN_N)를 수신하고, 수신한 입력 신호를 이퀄라이징하여, 출력 신호(OUT_P, OUT_N)를 출력할 수 있다.
한편, 이퀄라이저(610)에 입력되는 신호가 클럭 패턴 신호인 경우, 이퀄라이저(610)의 게인은 0dB로 설정될 수 있다. 이를 위해, 프로세서(631)는 제1 신호에 클럭 패턴 신호가 포함되는지를 감지하고, 클럭 패턴 신호가 포함되는 경우, 이퀄라이저 게인 값 0dB에 대응하는 이퀄라이저 제어 코드를 이퀄라이저(610)로 출력할 수 있다. 게인 값이 0dB로 설정되면, 이퀄라이저(610)에서 출력되는 신호의 크기는 이퀄라이저(610)로 입력되는 클럭 패턴 신호의 크기와 같아진다. 따라서 제어 회로(630)는 클럭 패턴 신호의 크기를 측정할 수 있게 된다.
클럭 패턴 신호는 제1 패턴 신호와 제2 패턴 신호로 이루어질 수 있다. 제1패턴 신호와 제2 패턴 신호는 이퀄라이저(610)의 입력 양단에서 수신되는 신호일 수 있다. 이퀄라이저 게인이 0dB인 상태에서, 이퀄라이저(610)에서 출력되는 신호(OUT_P, OUT_N)는, 제1 패턴 신호 및 제2 패턴 신호와 동일할 수 있다.
오프셋 인가 회로(632)는 이퀄라이저(610)에서 출력하는 제1 신호에 오프셋 전압을 인가할 수 있다. 오프셋 인가 회로(632)의 출력단은 이퀄라이저(610)의 양 출력단과 연결될 수 있다. 오프셋 인가 회로(632)는 제1 패턴 신호 또는 제2 패턴 신호에 오프셋 전압을 인가할 수 있다.
오프셋 인가 회로(632)는 디지털 컨트롤러(640)로부터 오프셋 코드(Offset Code)를 수신하여, 오프셋 코드 값에 대응하는 오프셋 전압을 출력할 수 있다. 오프셋 코드는 그 개수가 미리 설정되어 있으므로, 오프셋 인가 회로(632)는, 오프셋 코드 개수와 동일한 횟수로, 오프셋 전압을 기설정된 일정 크기만큼 반복적으로 증가시켜 출력할 수 있다.
디지털 컨트롤러(640)로부터 수신되는 오프셋 코드 값이 증가하는 경우, 오프셋 인가 회로(632)는 오프셋 코드 값에 따라 오프셋 전압의 크기를 증가시키고, 증가된 크기의 오프셋 전압을 제1 신호에 인가할 수 있다.
증폭기(633)는 일반적인 op-amp와 같은 증폭기를 사용하여 구성될 수 있다. 증폭기(633)의 입력단 양단은, 오프셋 인가 회로(632)의 출력단 양단과 각각 연결될 수 있다. 따라서, 증폭기(633)의 출력값은, 제1 패턴 신호에 오프셋 전압이 인가된 신호와 제2 패턴 신호와의 차이 값이 증폭된 값일 수 있다.
감지부(634)는 증폭기(633)의 출력 값에 따라 감지 신호 또는 미감지 신호를 출력할 수 있다. 예를 들어, 감지 신호는 '1', 미감지 신호는 '0'이 될 수 있다. 감지부(634)는 증폭기(633)의 출력 값의 극성이 바뀌는 경우, 감지 신호를 출력하고, 증폭기(633)의 출력 값의 극성이 바뀌지 않는 경우, 미감지 신호를 출력할 수 있다.
디지털 컨트롤러(640)는 감지부(634)로부터 감지 신호 또는 미감지 신호를 수신하고, 오프셋 코드를 최소 값부터 최대 값까지 순차적으로 증가시켜, 오프셋 인가 회로(632)로 출력할 수 있다. 예를 들어, 오프셋 코드는 최소 값인 '0000'부터 최대 값인 '1111'까지 모두 16개의 코드 값을 가질 수 있다.
디지털 컨트롤러(640)는, 클럭 트레이닝 구간에서, 오프셋 코드를 '0000'부터 '1111'까지 '1'만큼 순차적으로 증가시키면서, 16번에 걸쳐, 오프셋 코드를 오프셋 인가 회로(632)로 출력할 수 있다. 따라서 오프셋 인가 회로(632)는 오프셋 전압을 16회 출력할 수 있다.
오프셋 코드의 개수는, 필요에 따라, 상기 16개 보다 더 많을 수도 있고, 더 적을 수도 있다. 오프셋 코드의 개수는 신호 처리 장치(600) 또는 신호 처리 장치(600)와 연결되는 외부 장치의 입력부(미도시)를 통해 입력되어, 신호 처리 장치(600)의 메모리(미도시)에 미리 저장될 수 있다.
오프셋 코드의 개수가 많아질수록, 오프셋 전압을 증가시키는 전압 증가 폭이 작아질 수 있다. 따라서 신호 처리 장치(600)가 클럭 패턴 신호의 크기를 더 정확하게 측정할 수 있다. 반면, 오프셋 코드의 개수가 적어질수록, 오프셋 전압을 증가시키는 전압 증가 폭이 커질 수 있다. 따라서 신호 처리 장치(600)가 클럭 패턴 신호의 크기를 측정하는 속도가 더 빨라질 수 있다.
디지털 컨트롤러(640)는 감지부(634)에서 감지 신호를 출력할 때 마다, 제1 카운터 값을 증가시킬 수 있다. 디지털 컨트롤러(64)는 오프셋 코드의 최소 값을 출력하기 이전에 제1 카운터 값을 '0'으로 초기화할 수 있다. 또한, 감지부(634)에서 미감지 신호를 출력하는 경우, 디지털 컨트롤러(640)는 더 이상 제1 카운터 값을 증가시키지 않을 수 있다.
디지털 컨트롤러(640)는 오프셋 코드를 최소 값부터 최대 값까지 순차적으로 출력하면서, 감지부(634)에서 출력하는 신호에 따라, 제1 카운터 값을 증가시킬 수 있다. 오프셋 코드의 최대 값을 출력하고, 감지부(634)로부터 감지 신호 또는 미감지 신호를 수신한 이후, 디지털 컨트롤러(640)는 제1 카운터 값을 최종 카운터 값으로 설정하고, 최종 카운터 값을 프로세서(631)로 출력할 수 있다.
레지스터(635)는 각각의 카운터 값에 대하여 기설정된 이퀄라이저 제어 코드를 저장할 수 있다. 예를 들어, 카운터 값은 '0000'부터 '1111'까지 16개의 값을 가질 수 있고, 이퀄라이저 제어 코드는 각각의 카운터 값에 대응하도록 16개의 코드로 이루어질 수 있다. 카운터 값의 개수는 오프셋 코드의 개수에 대응되도록 설정될 수 있다. 카운터 값의 개수는, 필요에 따라, 상기 16개 보다 더 많을 수도 있고, 더 적을 수도 있다.
프로세서(631)는 디지털 컨트롤러(640)로부터 최종 카운터를 수신하면, 최종 카운터 값을 레지스터(635)에 저장된 카운터 값들과 비교하고, 최종 카운터와 동일한 값을 갖는 카운터에 대응하는 이퀄라이저 제어 코드를 선택할 수 있다. 프로세서(631)는 선택된 이퀄라이저 제어 코드를 이퀄라이저(610)로 출력할 수 있다.
한편, 본 발명의 일 실시예에 따른 신호 처리 장치(600)에서, 제어 회로(630)는, 클럭 버퍼(미도시)를 더 포함할 수 있다. 클럭 버퍼는 이퀄라이저(610)가 출력하는 제1 신호를 수신하여 일시적으로 저장할 수 있다. 프로세서(631)는 클럭 버퍼에 저장된 제1 신호에서 클럭 패턴 신호가 포함되는지를 감지할 수 있다.
또는, 이퀄라이저(610)가 출력하는 제1 신호는, 계속적으로 클럭 버퍼에 일시 저장될 수 있고, 제어 회로(630)로 입력되는 제1 신호는, 모두 클럭 버퍼에 일시 저장된 신호일 수 있다.
오프셋 인가 회로(632)는 상기 클럭 버퍼에 저장된 제1 신호에 오프셋 전압을 인가할 수 있다. 이후, 증폭기(633)의 출력을 감지부(634)에서 감지하여, 제1 신호에 클럭 패턴 신호가 포함되는지 감지할 수도 있다.
한편, 본 발명의 일 실시예에 따른 신호 처리 장치(600)는, 이퀄라이저(610)가 출력하는 제1 신호로부터 클럭 신호 또는 데이터 신호를 복원하여 출력하는 클럭 및 데이터 복원 회로(620)를 더 포함할 수 있다. 또한, 신호 처리 장치(600)는, 채널을 통해 피드백 신호를 전송하는 송신기(미도시)를 더 포함할 수 있다.
클럭 및 데이터 복원 회로(620)는 이퀄라이저(610)가 출력하는 제1 신호로부터 클럭 신호 또는 데이터 신호를 복원할 수 없는 경우, 피드백 신호를 송신기로 출력할 수 있다. 신호 처리 장치(600)의 송신기는 피드백 신호를 송신 장치로 전송하고, 송신 장치는 피드백 신호를 수신할 수 있다. 이후, 송신 장치는, 클럭 트레이닝 과정을 다시 수행하기 위하여, 클럭 패턴 신호를 신호 처리 장치(600)로 다시 전송할 수 있다. 이에 따라, 채널 환경에 변화가 발생하는 경우에도 시스템의 안정적인 동작이 가능할 수 있게 된다.
한편, 본 발명의 다른 실시예에 따른 신호 처리 장치(600)에서, 디지털 컨트롤러(640)는 상기 기재한 실시예의 디지털 컨트롤러와 상이하게 동작할 수 있다.
디지털 컨트롤러(640)는, 클럭 트레이닝 구간에서, 오프셋 코드를 '0000'부터 '1111'까지 '1'만큼 순차적으로 증가시키면서, 최대 16번에 걸쳐, 오프셋 코드를 오프셋 인가 회로(632)로 출력할 수 있다.
디지털 컨트롤러(640)는 오프셋 코드를 순차적으로 출력하면서, 감지부(634)에서 출력하는 감지 신호에 따라, 제1 카운터 값을 증가시킬 수 있다. 만약, 감지부(634)로부터 미감지 신호가 출력되는 경우, 디지털 컨트롤러(640)는 오프셋 코드를 더 이상 출력하지 않을 수 있다.
디지털 컨트롤러(640)는 감지부(634)로부터 미감지 신호가 출력된 시점까지 카운트한 제1 카운터 값을 최종 카운터 값으로 설정하고, 최종 카운터 값을 프로세서(631)로 출력할 수 있다. 따라서, 디지털 컨트롤러(640)는 오프셋 코드를 최대 값까지 출력하지 않은 상태라도, 미감지 신호 출력에 따라, 최종 카운터 값을 바로 출력할 수 있다.
프로세서(631)는 디지털 컨트롤러(640)로부터 최종 카운터를 수신하면, 최종 카운터 값을 레지스터(635)에 저장된 카운터 값들과 비교하고, 최종 카운터와 동일한 값을 갖는 카운터에 대응하는 이퀄라이저 제어 코드를 선택할 수 있다. 프로세서(631)는 선택된 이퀄라이저 제어 코드를 이퀄라이저(610)로 출력할 수 있다.
도 8은 도 7에 기재된 오프셋 인가 회로(632)가 출력하는 오프셋 신호의 크기가 증가함에 따라, 감지부(634)에서 감지신호 또는 미감지 신호가 출력되는 것을 예시하는 도면이다.
도 8을 참조하면, (a)는 오프셋 전압이 0인 경우이고, (b)는 오프셋 전압의 크기가 A인 경우이며, (c)는 오프셋 전압의 크기가 B (B>A)인 경우를 나타낸다. 본 예시에서, 감지 신호는 '1', 미감지 신호는 '0'의 값을 갖는다.
도 8의 (a)에서와 같이, 오프셋 전압이 0인 경우, 제1 패턴 신호(811)와 제2 패턴 신호(812)는 사인파(sine wave)와 유사한 형태로 나타난다. 제1 패턴 신호(811)와 제2 패턴 신호(812)의 위상은 반대로 나타난다. 따라서, 제1 패턴 신호(811)와 제2 패턴 신호(812)의 차이 값은 양수와 음수로 극성이 계속 바뀔 수 있으며, 감지부(634)는 감지 신호(815)를 출력할 수 있다.
도 8의 (b)에서와 같이, 오프셋 전압의 크기가 A인 경우, 제2 패턴 신호(822)는, 도 8의 (a)의 제2 패턴 신호(812)와 같이, 사인파(sine wave)와 유사한 형태로 나타난다. 제1 패턴 신호에 오프셋 전압이 인가된 신호(821)는, 도 8의 (a)의 제1 패턴 신호(811)보다 A 만큼 전압 값이 낮아진 신호이다. 제2 패턴 신호(822)와 제1 패턴 신호에 오프셋 전압이 인가된 신호(821)의 차이 값은 양수와 음수로 극성이 계속 바뀔 수 있다. 따라서 감지부(634)는 감지 신호(825)를 출력할 수 있다.
도 8의 (c)에서와 같이, 오프셋 전압의 크기가 B인 경우, 제2 패턴 신호(832)는, 도 8의 (a)의 제2 패턴 신호(812)와 같이, 사인파(sine wave)와 유사한 형태로 나타난다. 제1 패턴 신호에 오프셋 전압이 인가된 신호(831)는, 도 8의 (a)의 제1 패턴 신호(811)보다 B 만큼 전압 값이 낮아진 신호이다. 제2 패턴 신호(832)와 제1 패턴 신호에 오프셋 전압이 인가된 신호(831)의 차이 값은 극성이 바뀌지 않는다. 따라서 감지부(634)는 감지 신호를 출력하지 않으며, 미감지 신호(830)를 출력할 수 있다.
도 9는 본 발명의 일 실시예에 따른 클럭 트레이닝 구간을 나타낸 도면이다. 도 9는 이퀄라이저 출력 값, 감지 신호 및 미감지 신호, 오프셋 코드, 최종 카운터 값이 출력되는 것을 도시한다.
클럭 트레이닝 구간에서, 이퀄라이저 적응이 시작되면, 디지털 컨트롤러(640)는 제1 카운터를 '0'으로 설정하고, 오프셋 코드(902)를 최소 값부터 최대 값까지 순차적으로 증가시키면서 출력한다. 이에 따라, 제1 패턴 신호에 인가되는 오프셋 전압이 순차적으로 증가하고, 제1 패턴 신호에 오프셋 전압이 인가된 신호(904)의 전압 값이 순차적으로 낮아진다.
오프셋 코드(902)가 출력될 때 마다, 감지부(634)에서 감지 신호(901)를 출력한다. 감지 신호(901)가 출력될 때 마다, 디지털 컨트롤러(640)는 제1 카운터 값을 증가시킨다. 도 9는, 총 5회의 감지 신호(901)가 출력되고, 제1 카운터 값은 감지 신호(901)가 출력된 횟수와 동일하게 5까지 증가하는 것을 예시한다.
오프셋 전압이 순차적으로 증가하여, 제1 패턴 신호에 오프셋 전압이 인가된 신호(904)와 제2 패턴 신호(903)의 차이 값의 극성이 바뀌지 않는 경우, 감지 신호(901)는 출력되지 않고, 미감지 신호(906)가 출력된다.
오프셋 코드(902)가 증가하여 출력될수록, 제1 패턴 신호에 오프셋 전압이 인가된 신호(904)와 제2 패턴 신호(903)의 차이 값은 점점 더 커지므로, 감지부(634)는 감지 신호(901)를 더 이상 출력하지 않으며, 제1 카운터 값은 '5'에서 더 이상 증가하지 않는다.
디지털 컨트롤러(640)는 오프셋 코드(902)의 최대 값을 출력하고 나서, 제1 카운터 값인 '5'를 최종 카운터로 결정하여, 프로세서(631)로 출력한다.
프로세서(631)는 최종 카운터 값인 '5'를 레지스터(635)에 저장된 카운터 값들과 비교하고, '5'에 대응하는 이퀄라이저 제어 코드(905)를 이퀄라이저(610)로 출력한다. 이로써, 이퀄라이저 적응 동작은 종료된다. 이에 따라, 이퀄라이저(910)는 클럭 패턴 신호의 크기에 적합한 이퀄라이저 게인을 입력 신호에 적용하여, 입력신호를 이퀄라이징 할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 클럭 트레이닝 구간을 나타낸 도면이다. 도 10은 이퀄라이저 출력 값, 감지 신호 및 미감지 신호, 오프셋 코드, 최종 카운터 값이 출력되는 것을 도시한다.
클럭 트레이닝 구간에서, 이퀄라이저 적응이 시작되면, 디지털 컨트롤러(640)는 제1 카운터를 '0'으로 설정하고, 오프셋 코드(1002)를 최소 값부터 최대 값까지 순차적으로 증가시키면서 출력한다. 이에 따라, 제1 패턴 신호에 인가되는 오프셋 전압이 순차적으로 증가하고, 제1 패턴 신호에 오프셋 전압이 인가된 신호(1004)의 전압 값이 순차적으로 낮아진다.
오프셋 코드(1002)가 출력될 때 마다, 감지부(634)는 감지 신호(1001)를 출력한다. 감지 신호(1001)가 출력될 때 마다, 디지털 컨트롤러(640)는 제1 카운터 값을 증가시킨다. 도 10은, 총 5회의 감지 신호(1001)가 출력되고, 제1 카운터 값은 감지 신호(1001)가 출력된 횟수와 동일하게 5까지 증가하는 것을 예시한다.
오프셋 전압이 순차적으로 증가하여, 제1 패턴 신호에 오프셋 전압이 인가된 신호(1004)와 제2 패턴 신호(1003)의 차이 값의 극성이 바뀌지 않는 경우, 감지 신호(1001)는 출력되지 않고, 미감지 신호(1006)가 출력된다.
디지털 컨트롤러(640)는, 미감지 신호(1006)가 출력되면, 더 이상 오프셋 코드(1002)를 출력하지 않을 수 있다. 디지털 컨트롤러(640)는 직전의 오프셋 코드(1002)가 출력된 구간까지 카운트한 제1 카운터 값인 '5'를 최종 카운터로 결정하여, 프로세서(631)로 출력한다.
프로세서(631)는 최종 카운터 값인 '5'를 레지스터(635)에 저장된 카운터 값들과 비교하고, '5'에 대응하는 이퀄라이저 제어 코드(1005)를 이퀄라이저(610)로 출력한다. 이로써, 이퀄라이저 적응 동작은 종료된다. 이에 따라, 오프셋 코드(1002)를 최대 값까지 계속 출력할 필요 없이, 이퀄라이저 제어 코드(1005)를 결정할 수 있고, 입력신호를 이퀄라이징 할 수 있다. 따라서, 채널 환경에 변화가 발생하는 경우에도 짧은 시간 내에 이퀄라이저를 적응시킬 수 있게 된다.
도 11은, 본 발명의 실시예에 따른 신호 처리 장치의 동작 방법을 나타내는 순서도이다.
도면을 참조하면, 신호 처리 장치(600) 내의 프로세서(631)는, 이퀄라이저(610)가 출력하는 제1 신호를 감지한다(S1101).
프로세서(631)는 제1 신호에 클럭 패턴 신호가 포함되어 있는지 여부를 판단한다(S1102).
클럭 패턴 신호가 포함된 경우, 오프셋 인가 회로(632)는 제1 신호에 순차적으로 오프셋 전압을 인가한다(S1103).
순차적으로 오프셋 전압이 인가되면, 디지털 컨트롤러(640)는 감지부(634)에서 감지 신호를 순차적으로 카운트한다(S1104).
순차적인 오프셋 전압이 모두 인가되고 난 후, 디지털컨트롤러(640)는 최종 카운트 값을 출력하고, 프로세서(631)는 최종 카운트 값에 해당하는 이퀄라이저 제어 코드를 이퀄라이저(610)로 출력한다(S1105).
이퀄라이저(610)는 이퀄라이저 제어 코드에 기초하여, 입력 신호를 이퀄라이징 한다(S1106).
도 12는, 도 7의 신호 처리 장치(600)가 적용되지 않은 이퀄라이저의 출력 신호 (a)와 도 7의 신호 처리 장치(600)의 이퀄라이저의 출력 신호 (b)를 비교한 도면이다.
본 발명의 일 실시예에 따른 신호 처리 장치(600)가 적용된 경우의 눈 패턴(1221)이, 신호 처리 장치(600)가 적용되지 않는 경우의 눈 패턴(1211)보다, 높이와 폭이 모두 더 높고 넓음을 확인할 수 있다.
이에 따라, 채널 환경에 변화가 발생하는 경우에도, 도 13에 도시한 바와 같이, 영상표시장치(100)는 정상적인 영상(1330)을 디스플레이(180)에 표시할 수 있고, 사용자는 껌뻑임 없는 안정적인 화면을 감상할 수 있다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.

Claims (14)

  1. 채널(channel)을 통해 입력 신호를 수신하고, 상기 수신된 입력 신호를 이퀄라이징하는 이퀄라이저(equalizer);
    상기 이퀄라이저가 출력하는 제1 신호에 대응하여, 이퀄라이저 제어 코드를 결정하고, 상기 결정된 이퀄라이저 제어 코드를 상기 이퀄라이저로 출력하는 제어 회로;를 포함하고,
    상기 이퀄라이저는
    상기 이퀄라이저 제어 코드를 기초로 상기 수신된 입력 신호를 이퀄라이징하는 것을 특징으로 하는 신호 처리 장치.
  2. 제1항에 있어서,
    상기 제어 회로는,
    상기 이퀄라이저가 출력하는 상기 제1 신호에 클럭 패턴(clock pattern) 신호가 포함되는지를 감지하고,
    상기 클럭 패턴 신호가 상기 제1 신호에 포함된 경우, 상기 클럭 패턴 신호의 크기를 측정하고, 상기 측정된 클럭 패턴 신호의 크기에 대응하는 이퀄라이저 제어 코드를 상기 이퀄라이저로 출력하는 것을 특징으로 하는 신호 처리 장치.
  3. 제1항에 있어서,
    상기 이퀄라이저는,
    상기 수신된 입력 신호에 이퀄라이저 게인(equalization gain)을 적용하여, 상기 수신된 입력 신호를 이퀄라이징하는 것을 특징으로 하는 신호 처리 장치.
  4. 제3항에 있어서,
    상기 이퀄라이저 제어 코드는,
    상기 측정된 클럭 패턴 신호의 크기가 클수록, 코드 값이 커지며,
    상기 이퀄라이저 게인은,
    상기 이퀄라이저 제어 코드 값이 클수록, 게인 값이 작아지는 것을 특징으로 하는 신호 처리 장치.
  5. 제1항에 있어서,
    상기 클럭 패턴 신호는 제1 패턴 신호와 제2 패턴 신호로 이루어지고,
    상기 제어 회로는,
    상기 제1 패턴 신호에 오프셋 전압(offset voltage)을 인가하고,
    상기 제2 패턴 신호와 상기 오프셋 전압이 인가된 제1 패턴 신호의 차이 값에 기초하여 상기 클럭 패턴 신호의 크기를 측정하는 것을 특징으로 하는 신호 처리 장치.
  6. 제5항에 있어서,
    상기 제어 회로는,
    상기 오프셋 전압을 인가하는 오프셋 인가 회로;
    상기 제2 패턴 신호와 상기 오프셋 전압이 인가된 제1 패턴 신호의 차이 값을 증폭시키는 증폭기(amplifer); 및
    상기 증폭기의 출력 값에 따라 감지 신호 또는 미감지 신호를 출력하는 감지부;를 포함하고,
    상기 감지부는,
    상기 증폭기의 출력 값의 극성이 바뀌는 경우, 상기 감지 신호를 출력하고, 상기 증폭기의 출력 값의 극성이 바뀌지 않는 경우, 상기 미감지 신호를 출력하는 것을 특징으로 하는 신호 처리 장치.
  7. 제6항에 있어서,
    상기 오프셋 인가 회로는,
    지정된 횟수로, 상기 인가되는 오프셋 전압의 크기를 일정 크기만큼 반복적으로 증가시키며,
    상기 감지부는,
    상기 인가되는 오프셋 전압의 크기가 증가될 때 마다, 상기 감지 신호 또는 상기 미감지 신호를 출력하는 것을 특징으로 하는 신호 처리 장치.
  8. 제6항에 있어서,
    상기 감지 신호가 출력될 때 마다, 제1 카운터 값을 증가시키는 디지털 컨트롤러;를 더 포함하는 것을 특징으로 하는 신호 처리 장치.
  9. 제8항에 있어서,
    상기 디지털 컨트롤러는,
    지정된 횟수만큼, 오프셋 전압이 인가된 이후, 상기 제1 카운터 값을 최종 카운터 값으로 결정하고, 상기 최종 카운터 값을 상기 제어 회로로 출력하는 것을 특징으로 하는 신호 처리 장치.
  10. 제9항에 있어서,
    상기 제어 회로는,
    각각의 카운터 값에 대하여 기설정된 이퀄라이저 제어 코드를 저장하는 레지스터; 및
    상기 디지털 컨트롤러로부터 수신한 상기 최종 카운터 값을 상기 레지스터에 저장된 카운터 값과 비교하고, 상기 최종 카운터 값에 대응하는 상기 이퀄라이저 제어 코드를 결정하여, 상기 이퀄라이저로 출력하는 프로세서;를 더 포함하는 것을 특징으로 하는 신호 처리 장치.
  11. 제1항에 있어서,
    상기 이퀄라이저가 출력하는 제1 신호로부터 클럭 신호 또는 데이터 신호를 복원하여 출력하는 클럭 및 데이터 복원 회로(CDR, clock and data recovery)를 더 포함하는 것을 특징으로 하는 신호 처리 장치.
  12. 제11항에 있어서,
    채널(channel)을 통해 피드백 신호를 전송하는 송신기를 더 포함하고,
    상기 클럭 및 데이터 복원 회로는
    상기 제1 신호로부터 상기 클럭 신호 또는 상기 데이터 신호를 복원할 수 없는 경우, 상기 피드백 신호를 상기 송신기로 출력하는 것을 특징으로 하는 신호 처리 장치.
  13. 제1항에 있어서,
    상기 이퀄라이저는 연속 시간 선형 이퀄라이저(CTLE: Continuous Time Linear Equalizer)인 것을 특징으로 하는 신호 처리 장치.
  14. 디스플레이; 및
    제1항 내지 제13항 중 어느 한 항의 신호 처리 장치;를 포함하는 영상표시장치.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110299585A1 (en) * 2010-06-03 2011-12-08 Fujitsu Semiconductor Limited Receiving device and receiving method
KR20130043559A (ko) * 2011-10-20 2013-04-30 삼성전자주식회사 이퀄라이저, 이를 포함하는 리시버 회로 및 이퀄라이징 방법
KR20140020129A (ko) * 2012-08-08 2014-02-18 삼성전자주식회사 신호 처리 장치, 이를 구비한 전자 장치, 신호 처리 방법 및 컴퓨터 판독가능 기록매체
KR101489668B1 (ko) * 2010-11-19 2015-02-04 인텔 코포레이션 심볼 간 간섭을 보상하기 위한 방법, 장치 및 시스템
KR101743455B1 (ko) * 2016-05-12 2017-06-05 가부시키가이샤 세레브렉스 데이터 수신 장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5991339A (en) * 1998-01-16 1999-11-23 Intel Corporation Adaptive equalization using a minimum- jitter criterion
JP4331641B2 (ja) * 2004-04-09 2009-09-16 富士通株式会社 等化回路を有する受信回路
JP4324198B2 (ja) * 2004-08-03 2009-09-02 パナソニック株式会社 再生信号処理装置
US7577193B2 (en) * 2005-06-28 2009-08-18 Intel Corporation Adaptive equalizer
US20070097825A1 (en) * 2005-10-31 2007-05-03 Plasmon Lms, Inc. Waveform reconstructor for optical disk read channel
CN103053140B (zh) * 2010-08-03 2015-01-28 松下电器产业株式会社 自适应型接收系统及自适应型收发系统
US8995520B2 (en) * 2011-02-14 2015-03-31 Fujitsu Limited Analog continuous-time phase equalizer for data transmission
TWI693811B (zh) * 2018-12-19 2020-05-11 國立交通大學 多位準脈衝振幅調變接收裝置
US11601151B2 (en) * 2019-12-12 2023-03-07 Rambus Inc. Pattern detection based parameter adaptation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110299585A1 (en) * 2010-06-03 2011-12-08 Fujitsu Semiconductor Limited Receiving device and receiving method
KR101489668B1 (ko) * 2010-11-19 2015-02-04 인텔 코포레이션 심볼 간 간섭을 보상하기 위한 방법, 장치 및 시스템
KR20130043559A (ko) * 2011-10-20 2013-04-30 삼성전자주식회사 이퀄라이저, 이를 포함하는 리시버 회로 및 이퀄라이징 방법
KR20140020129A (ko) * 2012-08-08 2014-02-18 삼성전자주식회사 신호 처리 장치, 이를 구비한 전자 장치, 신호 처리 방법 및 컴퓨터 판독가능 기록매체
KR101743455B1 (ko) * 2016-05-12 2017-06-05 가부시키가이샤 세레브렉스 데이터 수신 장치

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