CN107810622A - 信道适配的基于adc的接收机 - Google Patents

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Abstract

一种接收机(100)，整体上涉及到信道适配。在这种接收机(100)中，第一信号处理块(101)被耦合到通信信道(20)。所述第一信号处理块(101)包括：AGC块(102)和CTLE块(103)，用于接收调制信号(21)，以便提供模拟信号(104)；ADC(105)，用于将模拟信号(104)转换成数字采样(106)；和FFE块(112)，用于均衡所述数字采样(106)，以提供均衡的采样(114)。第二信号处理块(111)包括：DFE块(113)，用于接收所述均衡的采样(114)，以提供再均衡的采样(116)；和被耦合到DFE块(113)的限幅器(123)，用于对所述再均衡的采样(116)进行限幅。接收机适配块(150)被耦合到所述第一信号处理块(101)和所述第二信号处理块(111)。所述接收机适配块(150)被配置成给所述通信信道(20)提供AGC适配、CTLE适配、和限幅适配。

Description

信道适配的基于ADC的接收机
技术领域
本说明涉及到集成电路(“IC”)。更具体地，本说明涉及到用于IC的、信道适配的基于模拟-数字转换器的接收机。
背景技术
高速串行通信电路，诸如，例如40吉比特/秒(“Gbits/s”)的输入侧或更快速的串行器-去串行器(“SerDes”)，常规上使用信号处理电路来至少达到目标误码率。基于这些原理，高速通信链路或信道可能具有不同的信号损耗水平。因此，使得信道适配的基于模拟-数字转换器(“ADC-based”)的接收机(诸如，例如信道适配的基于ADC的SerDes接收机)适应动态改变信号信道传输条件从而至少达到目标误码率是有用的。
发明内容
一种接收机整体上涉及到信道适配。在这种接收机中，第一信号处理块被耦合到通信信道。所述第一信号处理块包括自动增益控制(“AGC”)块和连续时间线性均衡(“CTLE”)块，用于接收调制信号，以便提供模拟信号。所述第一信号处理块还包括模拟-数字转换器(“ADC”)，用于将模拟信号转换成数字采样。所述第一信号处理块还包括前馈均衡(“FFE”)块，用于均衡所述数字采样，以提供均衡的采样。第二信号处理块包括判决反馈均衡(“DFE”)块，用于接收所述均衡的采样，以便提供再均衡的采样。所述第二信号处理块还包括被耦合到DFE块的限幅器，用于对所述再均衡的采样进行限幅。接收机适配块被耦合到所述第一信号处理块和所述第二信号处理块。所述接收机适配块被配置成给所述通信信道提供AGC适配、CTLE适配、和限幅适配。
可选地，所述调制信号可以是脉冲调幅信号以及所述通信信道是背板信道。
可选地，所述接收机适配块可包括AGC适配环的反馈路径，所述反馈路径包括AGC块，用于对所述通信信道进行AGC适配。
可选地，所述AGC块可包括第一计数器、第二计数器，和AGC适配模块。所述第一计数器可被耦合以接收时钟信号和窗口长度信号，以提供复位信号。所述第二计数器可被耦合以接收数字采样和复位信号，以提供计数信号，以及所述AGC适配模块可被耦合以接收计数信号、第一饱和阈值信号、和第二饱和阈值信号，以提供反馈信号到所述AGC块。
可选地，所述第一计数器可被配置成具有响应于所述窗口长度信号设置的窗口长度，并响应于对应于所述窗口长度的、所述时钟信号的脉冲数目，断言所述复位信号。所述第二计数器被配置成对于在所述窗口长度期间所接收的所述数字采样中ADC饱和状态的数目进行计数，以便经由所述计数信号提供所述计数到所述AGC适配模块。
可选地，所述AGC适配模块可被配置成输出所述反馈信号作为当前增益。所述当前增益可以等于以前的增益加上更新的增益值乘以误差，以及所述误差是通过使用所述计数相对于分别经由所述第一饱和阈值信号和所述第二饱和阈值信号所提供的高阈值和低阈值而选择的。
可选地，所述接收机适配块可包括CTLE适配环的反馈路径，所述反馈路径包括CTLE适配块和信道估计块，用于对所述通信信道进行CTLE适配。
可选地，所述限幅器可用于接收所述再均衡的采样，以提供判决。所述信道估计块可用于接收所述数字采样和所述判决，用于为所述通信信道提供对于等效信道的估计法信道系数，以及所述CTLE适配块可用于接收所述估计的信道系数、第一阈值信号、或第二阈值信号，以提供反馈信号到CTLE块。
可选地，所述CTLE适配块可被配置成输出所述反馈信号，以控制由所述CTLE块进行的高频提升的量。所述CTLE适配块可被配置成输出所述反馈信号的当前版本，等于所述反馈信号的以前的版本加上更新增益值乘以误差，以及所述误差可以通过使用奈奎斯特响应相对于分别经由所述第一阈值信号和第二阈值信号所提供的高阈值和低阈值而选择的。
可选地，所述接收机适配块可包括限幅适配环的反馈路径，所述反馈路径包括限幅适配块和平均值确定块，用于对所述通信信道进行限幅适配。
可选地，所述限幅器可用于接收所述再均衡的采样，以提供判决。所述平均值确定块可用于接收所述数字采样，以提供对于所述数字采样的平均值，以及所述限幅适配块可被耦合到所述限幅器和所述DFE块，以便接收与所述数字采样相关联的误差，并被耦合到所述限幅器，以便接收所述判决，给所述限幅器提供更新的限幅水平。
可选地，所述限幅适配块可被配置成提供中间的更新的限幅水平，等于以前的限幅水平加上所述误差的符号、更新的增益值和所述判决互相相称的乘积结果。所述限幅适配块可被配置成用于相对于主要从所述数字采样的绝对值的平均值而确定的下限和上限，处理所述中间的更新的限幅水平，以便提供所述更新的限幅水平。
可选地，所述接收机适配块可包括波特速率时序恢复环的反馈路径，所述波反馈路径包括最小均方误差(“MMSE”)时钟数据恢复(“CDR”)块，用于反馈输入到ADC，以便调节所述ADC的采样相位，用于对所述通信信道的适配。
可选地，所述限幅器用于接收所述再均衡的采样，以提供判决。所述MMSE CDR块被耦合到所述限幅器，用于接收所述判决，并被耦合到所述限幅器与所述DFE块，用于接收与所述数字采样相关联的误差。所述MMSE CDR块可被配置成用于接收h1系数和用于提供所述反馈输入。
可选地，所述MMSE CDR块可被配置成根据下式为所述反馈输入提供相位误差：
tek-1＝ek-1(yk–yk-2),
其中k是所述均衡的采样的索引，tek-1是对于第(k-1)个采样的相位误差，ek-1是在时间k-1时的均衡误差，以及yk和yk-2分别是在时间k和时间k-2时估计的理想的信号采样，分别针对由FFE块输出的与其对应的被均衡的采样。所述MMSE CDR块可被配置成根据下式提供yk：
可选地，所述接收机还可以包括数字有限脉冲响应(“DFIR”)滤波器，用于接收判决，以提供估计的剩余码间干扰(“ISI”)，其中所述限幅器用于接收所述再均衡的采样，以提供所述判决；预滤波器，用于所述数字采样的局部响应均衡和噪声整形，以便提供预滤波的输出；以及减法器，用于接收所述预滤波的输出和所述估计的剩余ISI，用于减小在所述预滤波的输出中的实际的剩余的ISI，以提供均衡的信号。
可选地，所述限幅器可以是第一限幅器，以及接收机还可以包括分集组合器，用于接收所述均衡的信号和所述再均衡的采样，以提供组合的均衡的信号，以及第二限幅器，用于接收所述组合的均衡的信号，以提供数据输出信号。
一种方法整体上涉及到接收。在这样的方法中，用判决反馈均衡(“DFE”)块对于已均衡的采样进行判决反馈均衡，以便提供再均衡的采样。用限幅器对所述再均衡的采样进行限幅，以提供对应于调制信号的调制类型的判决。用自动增益控制(“AGC”)适配块生成AGC适配反馈，以便对于通信信道调节AGC块。用所述AGC适配反馈调节所述AGC适配块。用信道估计块和连续时间线性均衡(“CTLE”)适配块生成CTLE适配反馈，以便对于所述通信信道调节CTLE块。用所述CTLE适配反馈调节所述CTLE适配块。用均值确定块和限幅适配块生成限幅适配反馈，用于调节被提供给所述限幅器的限幅水平，以适配于所述通信信道。
可选地，所述方法还包括接收来自所述通信信道的所述调制的信号；分别用所述AGC块和所述CTLE块对所述调制的信号进行增益控制和连续时间线性均衡，以提供模拟信号；用模拟-数字转换器(“ADC”)将所述模拟信号转换成数字采样；以及用前馈均衡(“FFE”)块对所述数字采样进行前馈均衡，以提供所述均衡的采样。
可选地，所述方法还包括通过最小均方误差(“MMSE”)时钟数据恢复(“CDR”)块生成采样相位调节信号；响应于所述采样相位调节信号调节所述ADC的采样相位，用于波特率时序恢复，以便于对所述通信信道进行适配；用预滤波器对所述数字采样进行预滤波，以提供预滤波的输出；用数字有限脉冲响应(“DFIR”)滤波器对所述判决进行数字的有限脉冲响应滤波，以提供估计的剩余ISI；用减法器从所述预均衡的输出中减去所述估计的剩余码间干扰(“ISI”)，用于减小在所述预滤波的输出中的剩余ISI，以提供均衡的信号，以及用分集组合器组合所述均衡的信号与所述再均衡的采样，以提供组合的均衡的信号。
通过考虑以下的详细说明和权利要求书，将可以认识到本公开的其它特性。
附图说明
附图显示示例性设备和/或方法。然而，所述附图不应当用来限制权利要求的范围，而仅仅用来作为解释和理解。
图1是显示示例性通信系统的框图。
图2是显示用于图1的信道适配接收机的接收机适配块的示例性自动增益控制(“AGC”)适配环的框图。
图3A和3B是显示用于配置图2的AGC适配环的AGC适配块的示例性方程的方程图。
图4是显示用于图1的信道适配接收机的接收机适配块的示例性连续时间线性均衡(“CTLE”)适配环的框图。
图5A到5D是显示用于配置图4的CTLE适配环的CTLE适配块的示例性方程的方程图。
图6是显示用于图1的信道适配接收机的接收机适配块的示例性限幅适配环的框图。
图7A和7B是显示用于配置图6的限幅适配环的限幅适配块的示例性方程的方程图。
图8是显示用于图1的信道适配接收机的接收机适配块的示例性波特率时序恢复环的框图。
图9A和9B是显示用于配置图8的波特率时序恢复环的最小均方误差(波特率时序恢复时钟数据恢复(“CDR”)块的示例性方程的方程图。
图10是显示用于图1的信道适配接收机的适配接收过程的流程图。
图11是显示示例的柱状现场可编程门阵列(“FPGA”)架构的简化框图。
具体实施方式
在以下的说明中，阐述了许多具体细节，以便对于这里描述的具体的例子提供更透彻的说明。然而，本领域技术人员应当看到，一个或多个其它例子和/或这些例子的变形可以被实施，而没有用到下面给出的所有的具体细节。在其它示例中，对于熟知的特性不作详细描述，以免掩盖这里的例子的描述。为了易于说明，在不同的图上使用相同的数字标号，来表示相同的项目；然而，在替换例中，这些项目可能是不同的。
在详细描述几个图上说明性地显示的例子之前，先提供总的介绍，以便深化认识。
因为信道可能具有噪声，诸如除了其它类型的噪声外，有码间干扰(“ISI”，inter-symbol interference)，接收机可能不得不适配于信道，以便在目标误码率下或低于目标误码率下解析数据。对于诸如可能是与串行通信相关联的那样的高数据传输频率，对信道进行适配对于在目标误码率下或低于目标误码率下解析数据可能是重要的。
如下所述，信道适配接收机使用多个反馈环或路径，用于相对通信信道调节该接收机。这些适配可包括下述调节中的一种或多种：自动增益控制反馈调节(automatic gaincontrol feedback adjustment)、连续时间线性均衡反馈调节(continuous time linearequalization feedback adjustment)、限幅滤波器系数调节(slicer filtercoefficient adjustment)、和/或用于ADC采样相位调节的波特率时序恢复(baud ratetiming recovery)。另外，可选的分集组合(diversity combining)可被用来在限幅之前进一步净化数字信号。
记住以上的整体的理解，下面整体地描述用于信道适配接收机及其模块的各种配置。
图1是显示示例性通信系统199的框图。通信系统199包括互相耦合的发射机10和接收机100，用于经由通信信道20进行通信。接收机100可以是信道适配接收机，如下面以附加细节描述的。接收机100可以是在被用于以高串行数据率(通常大于40吉比特/秒(“Gbits/s”))进行数据有线通信的FPGA、ASIC或任何其它IC中。接收机100可被用作为SerDes的一部分，其中由接收机100输出的串行数据可以随后被转换成并行数据。然而，为了简明起见，下面的说明只是对于由信道适配接收机100输出的串行数据流的恢复，并且，为了清楚和非限制的目的，关于这样的串行数据到并行数据的转换的已知细节并没有进行描述。
发射机10和通信信道20可以是常规的，因此在这里为了清楚和非限制的目的也不作描述。根据这些原则，通信信道20可以是常规的背板信道(backplane channel)。
接收机100可包括第一信号处理块101。信号处理块101可包括自动增益控制(“AGC”)块102和连续时间线性均衡(“CTLE”)块103。第一信号处理块101可被耦合到通信信道20，用于从其接收调制信号21，以提供模拟信号104。虽然下面的说明是用于脉冲幅度调制(“PAM”)，并且特别是PAM4，为了通过举例的方式清楚起见以及非限制的目的，下面的说明通常可应用于任何形式的调制信号21，因为这样的信号可被均衡，并且可以从这样的信号得到时序恢复。
AGC块102可以放大调制信号21，以提供放大的信号115。CTLE块103可以预滤波或预均衡放大的信号115，以提供模拟信号104。
接收机100可包括模拟-数字转换器(“ADC”)105，用于将模拟信号104转换成数字采样106。第一信号处理块101，特别是AGC块102，可被使用来保证模拟信号104的幅度不会太低，也不太高，用于输入到ADC 105，以保证在ADC 105运行期间可接受的均衡误差。使得CTLE块103在模拟域执行预均衡，可被使用来减小与由前馈均衡(“FFE”，feed-forwardequalization)块112和第二信号处理块111在数字域进行的均衡相关联的复杂性。通常，在模拟域进行的预均衡可被使用来减小数字域均衡复杂性。如大体上用虚线所表示，第一信号处理块101通常还可以包括ADC 105和FFE 112作为接收机100的前馈路径的一部分，。
如大体上由箭头107所表示，ADC 105的采样相位可以是可调节的，。而且，如下面以附加细节所描述，AGC块102和CTLE块103可以是分别响应于AGC反馈信号108和CTLE反馈信号109可调节的，。ADC 105可以将模拟信号104转换成数字采样106，用于输入到前馈均衡(“FFE”)块112和延时器131。根据这些原则，AGC块102和CTLE块103是具有由各个数字反馈信号(即AGC反馈信号108和CTLE反馈信号109)控制的反馈的模拟块。同样地，ADC 105的重要的部分是模拟的，但，如下面以附加细节所描述的，ADC 105的这个模拟部分是由数字反馈信号(即，采样相位调节信号110)控制的。
接收机100可包括FFE块112。除了后续(postcursor)ISI减小以外，FFE块112可以过滤数字采样106，以便均衡掉，或至少大大地减小，前导(precursor)码间干扰(“ISI”)，以便把均衡的采样114提供到第二信号处理块111的判决反馈均衡(“DFE”，decisionfeedback equalization)块113。DFE块113还可以进一步均衡已均衡的采样116，用于输入到第二信号处理块111的限幅器123。在本例中，DFE 113是一个抽头的(one-tap)DFE；然而，在另外的实施方案中，对于DFE可以使用一个以上的抽头。通过一个抽头的DFE 113，后续ISI可通过判决被抵消，或至少被大大地减小。限幅器123可以“限幅”这样的再均衡的采样116，用于数据重建。
接收机100的第二信号处理块111可包括减法器121、减法器124、限幅器123、乘法器127和延时器126。通常，第二信号处理块111的DFE 113可以接收系数h1 129输入。如下面所详细描述，DFE 113可包括乘法器127和减法器121。而且，系数h1 129输入可以由接收机110通过例如接收来自发送器的训练图案数据流而以已知的方式被确定，因此，为了简明起见，这样的已知的惯例的说明在这里不作描述。然而，系数h0 128输入可以通过如这里描述的信道适配而被生成。
均衡的采样114可被输入到减法器121的加端口(plus port)，以及乘法器127的输出可被提供到减法器121的减端口(minus port)。从减法器121输出的再均衡的采样116可以被提供作为输入到限幅器123、减法器121的加端口、和分集组合器137。如下文详细描述，分集组合器137可以组合从减法器121输出的再均衡的采样116与从减法器134输出的数字采样。根据这些原则，数字差信号173和再均衡的采样116可以通过分集组合器137进行分集组合，用于提供数字输出，即，用于提供组合的均衡的信号174。
从限幅器123输出的数据可被输入到延时器126，以及可被输入到减法器124的减端口。从减法器124输出的差值，其可能是误差，可被提供作为到接收机适配块150的最小均方误差(“MMSE”)时钟数据恢复(“CDR”)块151和限幅适配块153的输入。
来自延时器126的输出可被提供作为到乘法器127的输入。来自延时器126的输出还可以被提供作为到判决有限脉冲响应(“DFIR”，decision finite impulse response)滤波器133的输入，以及作为到接收机150的MMSE CDR块151、限幅适配块153、和信道估计块155的输入。到乘法器127的另一个输入可以是h1系数129，以及到限幅器123的另一个输入可以是h0系数128。h1系数129的值可以是被固定的或被调节的。h0系数128的值可以是来源于限幅适配块153的输出的反馈值。到MMSE CDR块151的另一个输入可以是这样的h1系数129。从MMSE CDR块151输出的采样相位调节信号110可被使用来调节ADC 105的采样相位作为受控的反馈调节。
通常，DFIR滤波器133可被使用来生成与预滤波器132的预滤波的数字采样输出171相关联的估计的剩余ISI 172。在一些情形下，预滤波器可以与FFE 112或FFE 112的一部分相同。DFIR滤波器133的估计的剩余ISI 172的输出可被提供到减法器134的减端口，并且预滤波器132的输出171可被提供到减法器134的加端口。到预滤波器132的输入可以是在通过延时器131后的数字采样106。延时器131可被用于大体上模拟通过FFE 112和第二信号处理块111来处理数字采样106的延时，这样，预滤波器132和滤波器133的输出被互相对齐，用于由减法器134抵消，或至少大大地减小，剩余ISI的数字表示。与一抽头的DFE 113相比，DFIR 133可以通过判决而抵消，或至少大大地减小，前导和后续ISI。DFIR 133可以允许更高分辨率的噪声增强，以及附加的ISI减小，用于较小的残余或剩余的ISI。
因此，除了通过FFE 112和第二信号处理块111传递以外，预滤波器132为预滤波提供另一条路径，用于局部响应均衡(partial response equalization)和噪声整形(noiseshaping)，以提供数字采样106的预滤波的输出171。预滤波器132的输出171可被提供作为到减法器134的加端口的输入，用于去除或至少减小其实际的剩余的ISI。通过DFIR滤波器133的输出172而估计的这样的剩余的ISI包括要由减法器134减去的前导和后续ISI的估值。
因为预滤波器132和FFE 112/第二信号处理块111可以具有不同的频率响应，在这两个信号路径中的噪声可以是不同的。而且，由于在ISI抵消中的差异，在这两个信号路径中的剩余ISI可以是不同的。通过馈送互相对准的减法器121和134的输出，用于输入到分集组合器137，在这两个输出之间的分集(diversity)可被使用来增强均衡，以提供到数据限幅器139。分集组合器137因此可以组合这两个输入，以提供“更干净的”信号。
减法器134的数字差输出173可被提供作为到数据限幅器136的输入和作为到分集组合器137的输入。数据限幅器136的数据输出141可以从由接收机100经由通信信道20接收的发送的数据而得到。分集组合器137的组合的均衡的信号174可被提供作为到数据限幅器139的输入，并且数据限幅器139的数据输出142可以从由接收机100经由通信信道20接收的发送的数据而得到。因此，这两个数据路径的任一个都可(即，无论是有还是没有分集组合时)被使用，所以，带有乘法器(未示出)的单个数据限幅器可以在另一个实施方案中被使用。
接收机100可包括接收机适配块150，其被耦合到第一信号处理块101、ADC 105、第二信号处理块111和限幅器块153，用于提供AGC适配、CTLE适配、和限幅适配，以便适配到通信信道20。尽管四种类型的适配可被包括在接收机适配块150中，但在另外的实施方案中可以使用少于所有的四种类型的这样的适配，虽然这可能对性能产生负面的影响。
除了MMSE CDR块151、限幅适配块153和信道估计块155以外，接收机适配块150还可以包括AGC适配块157和CTLE适配块156。
接收机100的架构可以减小在它的不同的块之间的适配交互，这可以增加接收机100的鲁棒性。总之，接收机100可以支持高速数据速率，诸如40Gbits/s或更多。根据那些原则，接收机100可被使用于高速串行链路，包括用在比起传统的基于模拟的接收机更具挑战性的SerDes信道应用中。
接收机适配块150包括AGC适配块157、CLTE适配块156、信道估计块155、ADC绝对值(“ABS”)平均值确定块158、限幅适配块153、和MMSE CDR块151。从ADC 105输出的数字采样106，或它的饱和状态，可被提供作为到AGC适配块157、信道估计块155、和ADC ABS平均值确定块158的输入。信道估计块的输出可被提供作为到CTLE适配块156的输入。CTLE适配块156的输出可以是CTLE反馈信号109，即控制信号。AGC适配块157的输出可以是AGC反馈信号108。ADC ABS均值确定块158的输出，即数字采样106的绝对值的运行平均值或均值(running average or mean)，可被提供作为到限幅适配块153的输入。接收机适配块150的其它块的其它输入和输出在此前已描述，关于接收机适配块150的附加细节，为了简明起见，在下面参照节点161，162和163进行描述。
图2是显示用于接收机100的接收机适配块150的示例性AGC适配环200的框图。如前所述，调制信号21通过包括AGC块102的第一信号处理块101被处理，用于提供模拟信号104到ADC 105。ADC 105为这样的输入模拟信号104输出数字采样106。第一信号处理块101和ADC 105作为AGC适配环200的前馈路径部分。AGC适配环200的反馈路径部分包括AGC适配块157。
AGC适配块157包括第一计数器201、第二计数器202、和AGC适配模块203，如下所述。第一计数器201，诸如时钟脉冲计数器(“时钟计数器”)，可以被耦合用于接收时钟信号211和窗口长度信号212，以便把复位信号213提供到第二计数器202。时钟计数器201可以被编程或被设置为由窗口长度信号212提供的窗口长度。时钟计数器201因此可以计数在设置的窗口长度的持续时间内的脉冲。根据这些原则，这样的窗口长度可被规定为适于时钟信号211的频率的脉冲的数目。在达到这样的窗口长度或脉冲计数值后，时钟计数器201可以对于第二计数器202断言(assert)复位信号213。
第二计数器202可被耦合以接收复位信号213和数字采样106，用于反馈。数字采样106可以源自于ADC输出节点161。
第二计数器202可以计数在复位信号213的断言之间(即在响应于窗口长度信号212设置的当时的当前窗口长度的持续时间期间)在数字采样106中ADC 105的饱和状态。响应于被提供到第二计数器(“饱和计数器”)202的复位信号213的断言，饱和计数器202可以经由计数信号输出当时的当前计数值(即在这样的窗口长度内对于数字采样106的AGC饱和状态的数目)到AGC适配模块203。换句话说，被计数的饱和状态的数目(“sat”)不需要是连续运行输出，而是可以响应于复位信号213的每个断言，在单个窗口长度上对于每个总的积累的数值被发送出。窗口长度可以是经由窗口长度信号212可编程的。
AGC适配模块203可以被耦合用于接收高阈值饱和(“sat_h”或“饱和高”)信号215、低阈值饱和(“sat_l”或“饱和低”)信号216、和计数信号214，用于提供增益指示信号，即AGC反馈信号108，作为到第一信号处理块101的AGC块102的控制控制反馈输入。根据这些原则，饱和高信号215与饱和低信号216分别用于为AGC适配模块203设置饱和高电平和饱和低电平。这样的饱和高电平与饱和低电平可以是分别经由饱和高信号215和饱和低信号216可编程的。
另外参照图3A和3B，进一步描述AGC适配模块203。AGC适配模块203可以把按照公式300表示当前增益值313的AGC反馈信号108提供到AGC块102。这个AGC反馈信号108是数字信号，因此，这样的数字反馈控制可被AGC块102用于进行模拟调节。这样的当前增益值313可被设置为等于被存储在AGC适配模块203中的以前的增益值加上，误差值301乘以更新增益值μ311。
在本例中，这样的误差值301可以是+1，0，或-1，取决于由饱和计数器202在窗口长度L内输出的总的饱和计数值“sat”，与分别由高饱和阈值信号215与低饱和阈值信号216提供的高饱和电平或阈值与低饱和电平或阈值的相对关系。在本例中，有三种可能的误差状态，即高误差状态304、中等误差状态303、和低误差状态302。在本例中，“μ”是更新增益值311，它可以是可编程的，用于AGC适配环200的带宽的可编程控制。AGC适配环200可以相对于CTLE适配和限幅适配被独立操作，CTLE适配和限幅适配将在下面以附加细节进行描述。
通常，如果在窗口长度内有太多的饱和，则在AGC块102中的信号增益被调节得太高，因此要减小，即ADC分辨率被设置得太高，并且可以使用-1来逐步减低信号增益。根据这些原则，如果sat计数值大于高饱和sat_h阈值，则对于误差301选择高误差状态304。
如果在窗口长度内有太少的饱和，则在AGC块102中的信号增益被调节得太低，因此要增加，即ADC分辨率没有完全被使用，并且可以使用+1来逐步增大信号增益。根据这些原则，如果sat计数值小于低饱和sat_l阈值，则对于误差301选择低误差状态302。
最后，如果在窗口长度内有中等数量的饱和，则在AGC块102中的信号增益被调节得正好，所以可以使用0调节或者不调节，使得信号增益仍是原先那样。根据这些原则，如果sat计数值处在低饱和sat_l阈值与高饱和sat_h阈值之间(包括该低饱和sat_l阈值与高饱和sat_h阈值)，则在AGC块102中的信号增益被正确地调节，即选择误差状态303从而不在AGC块102中作任何改变。
通过ADC饱和，应当理解ADC具有输出位宽度。例如，假设ADC具有6的输出位宽度，用符号位(sign bit)来表示加或减。则从这样的ADC输出的正的最大值数字采样值将是+31，并且从这样的ADC输出的负的最大值(即，最小值)数字采样值将是-32。这些极端的数值是饱和状态，它们可分别被使用来表示ADC分辨率是太高或太低。
因此，AGC块102被使用于幅度均衡。虽然CTLE块103主要是与频率的均衡相关联的，然而也可以包括某些幅度均衡。
图4是显示用于接收机100的接收机适配块150的示例性CTLE适配环的框图。再次地，这个实施方案假设PAM4调制，从而来自图1的限幅器123的可能的或基于概率的判决420的输出是从[-3,-1,1,3]*h0中选择的数值，即对于PAM4调制的用于可能的判决的理想化数值或信号电平，其中h0是限幅水平。然而，在另一个实施方案中，判决420输出的可能状态可以是与本例不同的。可被使用的其它类型的调制包括正交幅度调制(“QAM”)、频率移位键控(“FSK”)或相位移位键控(“PSK”)调制的形式。对于二进制PSK调制(“BPSK”)，用于可能的结果的理想化的数值是[-1，1]。
如前所述，调制信号21通过第一信号处理块101被处理，其包括CTLE块103，用于把模拟信号104提供到ADC 105。ADC 105对于输入的这样的模拟信号104，输出数字采样106。数字采样106，如以前描述地，通常通过FFE 112、DFE 113和限幅器123被处理，并且为了简明起见，通常被表示为FFE/DFE/限幅器块410。第一信号处理块101、ADC 105和FFE/DFE/限幅器块410可以是CTLE适配环400的前馈路径部分。CTLE适配环400的反馈路径部分包括信道估计块155和CTLE适配块156，用于对于通信信道20的CTLE适配。
信道估计块包括延时器401、减法器402、误差积累器403、和估计信道块404。在本例中，延时器401是固定延时器，被耦合到节点161，用于接收从ADC 105输出的数字采样106，xk。估计信道块404被耦合到节点162，用于接收限幅器123输出判决420，即，来自FFE/DFE/限幅器块410的判决输出，在传递到延时器126后，生成对应于从延时器401输出的、来自ADC 105的数字采样106的估计的ADC数字采样414。实际上，估计的ADC数字采样414是估计的信道输出。
从延时器401输出的、来自ADC 105的数字采样106被提供到减法器402的加端口，并且由估计信道块404生成的、数字估计的ADC采样414被提供到减法器402的减端口。从减法器402输出的实际的采样106与估计的ADC采样414之间的差值是误差412。误差412可被提供到误差积累器403，误差积累器402可以提供积累的误差413作为误差调节环418的反馈输入，到估计信道块404。
估计信道块404可包括N抽头滤波器，在本例中它是5抽头数字有限脉冲响应滤波器，然而，在其它实施方案中，对于这样的滤波器可以使用少于或多于5个抽头。通常，估计信道块404的数字有限脉冲响应滤波器与输出判决420卷积，为ADC 105提供理想化的估计的ADC数字采样414，它可以由减法器402与对应于它的实际的ADC数字采样106相比较。
这样的估计信道块404可以是响应于积累误差413可调节的，正如大体上由箭头405表示。根据这些原则，估计信道块404可被配置成用于最小均方(“LMS”)，对于积累误差413进行调节，用于信道适配。在本例中，LMS适配被使用来得到信道系数的估计值或估计的信道系数417，用于等效信道，即通信信道20的等效表示(“等效信道”)，它是发射机10、通信信道20、AGC 102、CTLE 103、和ADC 105的组合。然而，在其它例子中，可以使用其它类型的适配实施方案。
信道估计块155提供信道系数417的估值到CTLE适配块156，它实际上是用于等效信道的估计的信道脉冲响应。CTLE适配块156可被配置成获取信道频率响应，用于对应于接收的信道系数417的估值的这样的等效信道。从这样的信道频率响应，可以确定是否要对CTLE使用高频提升(high-frequency boost)。CTLE适配块器156控制CTLE块103的高频提升，其中CTLE块103为了均衡的目的使用高频提升。根据这些原则，ADC通常具有噪声和某些高频误差。误差积累器430可包括数字低通滤波器，以滤除高频噪声和误差。
另外参照图5A到5D，根据具有五抽头[f0，f1，f2，f3，f5]的估计信道块404，进一步描述CTLE适配块156。根据这些原则，分别如图5A和5B所示，可以确定DC响应501和奈奎斯特(Nyquist)响应502，这样的响应501和502可被提供给CTLE块156，用来确定CTLE块103的高频提升是否被适当地设置。
CTLE适配块156可被耦合以经由高阈值(“th-h”)信号415接收高阈值和经由低阈值(“th-l”)信号416接收低阈值。这样的高阈值和低阈值可以是在CTLE适配块156中可编程的。CTLE适配块156可被配置成通过由经由高阈值信号415提供的这样的高阈值乘以DC响应501而生成高频阈值(“f_h”)。同样地，CTLE适配块156可被配置成通过由经由低阈值信号416提供的这样的低阈值乘以DC响应501而生成低频阈值(“f_l”)。
通常，CTLE适配环400可以相对于FFE/DFE适配独立地被操作，这在减小环交互方面是有用的。根据这些原则，FFE/DFE/限幅器块410仅仅提供理想化的判决值，因此这些离散的数值相对于FFE/DFE适配是充分非纠缠的(unentangled)，用于CTLE适配环400相对于FFE/DFE适配的独立操作。
应当理解，带有数字反馈路径的CTLE适配环400被使用来调节CTLE块103，这个反馈的执行不用使用傅立叶变换。而是，CTLE适配使用在估计信道的DC与Nyquist响应之间的比值。
CTLE适配块156可被配置成确定相对于频率响应的CTLE适配误差510。有三种可能的误差状态，在本例中，即高误差状态502、中等误差状态503、和低误差状态504。在本例中，“μ”是更新增益值511，它可以是可编程的，用于CTLE适配环400的带宽的可编程控制。CTLE适配块156可以提供具有当前的kh值513的CTLE反馈信号109，其中kh确定由CTLE块103生成的高频提升量。通常，随着kh值增加时，使用更大的高频提升量。
通常，如果Nyquist响应502小于低频阈值(“f_l”)，则在CTLE块103中的频率响应被调节得太低，要进行增加，即，选择误差状态504。如果高频阈值(“f_h”)小于Nyquist响应502，则在CTLE块103中的频率响应被调节得太高，要进行减小，即，选择误差状态502。如果Nyquist响应是在低频阈值(“f_l”)与高频阈值(“f_h”)之间，则在CTLE块103中的频率响应被正确地调节，即，选择误差状态503，这样，不用在CTLE块103中作出改变。
CTLE适配块156可以提供表示当前的kh值513的CTLE反馈信号109，作为到CTLE块103的控制反馈输入。这个CTLE反馈信号109是数字信号，因此这样的数字反馈控制可被CTLE块103使用于模拟调节。
如在公式500中那样，当前的kh值513可被设置为等于以前的kh值512(即被存储在CTLE适配块156中的、用于CTLE的以前的控制信号)，加上选择的误差值510乘以被存储在CTLE适配块156中的更新增益值，μ，511。在本例中，这样的误差值510可以是+1,0,-1，如前所述，取决于Nyquist响应502相对于高和低阈值频率处在什么地方。简言之，CTLE适配块156可被配置成输出反馈控制信号109的当前的版本(即数值513)，它等于这样的反馈信号109的以前的版本(即数值512)，加上被乘以更新增益值511的误差510，如前所述。
图6是显示用于接收机100的接收机适配块150的、示例性限幅适配环600的框图。再次地，这个实施方案假设PAM4调制，从而来自图1的限幅器420的可能的判决420的输出是从[-3,-1,1,3]*h0中选择的数值，即，用于PAM4调制的可能的判决的理想化的数值或信号电平。然而，在另外的实施方案中，判决420输出的可能的状态可以是与在本例中的不同的。如前所述，可被使用的其它类型的调制包括QAM、FSK、或PSK的形式。限幅器块123的运算可以在数学上被大体描述如下：令Yk为在图1的节点116处的第kth个均衡的采样。然后，对应的限幅器输出可以由下式给出：
如前所述，调制信号21通过第一信号处理块101被处理，用于提供模拟信号101到ADC 105。ADC 105对于这样的模拟信号104输入，输出数字采样106。数字采样106通常通过FFE 112、DFE 113、和限幅器123被处理，如前所述，并且为了简明起见，通常被表示为FFE/DFE/限幅器块410。FFE/DFE/限幅器块410可以是在限幅适配环600的前馈路径部分上。限幅适配环600的反馈路径部分可包括ADC ABS均值确定块158和限幅适配块153，用于对通信信道20的CTLE适配。
在本示例性实施方案中，ADC ABS阈值确定块158包括延时器601、绝对值块602、和均值或平均块603。在本例中，计时器601是固定延时器，被耦合到节点161，用来接收从ADC105输出的数字采样106，xk。限幅适配块153被耦合到节点162，用来接收限幅器123输出判决420，即，在传递通过延时器126后，从FFE/DFE/限幅器块410输出的判决，其中是第kth码元(symbol)的判决以及是第(k-1)th码元的判决。
限幅适配块153可被耦合到节点163，用来接收由FFE/DFE/限幅器块410的减法器124输出的、来自节点163的误差ek。每个误差ek是在节点116处均衡的采样与限幅器123处输出的理想码元之间的差值。
另外参照图7A和7B，进一步描述限幅适配环600。从延时器601输出的、来自ADC105的数字采样被提供到绝对值块602，以对于来自ADC 105的每个数字采样106输出绝对值。由绝对值块602输出的这些绝对值可被提供到平均块603，以得到对于这样的数字采样106的均值，x_mean。均值信号613可被使用来把均值，x_mean提供到限幅适配块153。限幅适配块153可被配置成更新或调节的限幅水平h0(“更新的h0”)128，作为到限幅器123的反馈输入。限幅适配块153可以按照图7A和7B的公式被配置，以提供更新的h0 128。按照公式700，中间更新的h0 130被设置为等于紧邻的以前的h0 701加上，数值μ711乘以第kth个判决420再乘以误差620的符号的乘积的结果。在本例中，“μ”是更新的增益值711，它可以是可编程的，用于限幅适配环600的可编程控制，并且它可被存储在限幅适配块153中。另外，在确定中间的更新h0(即，中间的更新的限幅水平输入130)后，更新的限幅水平h0 128可以通过使用这样的中间的更新的限幅水平h0 130而被确定。
由限幅器块123使用的、更新的限幅水平h0可以通过使用公式702，703和704，从公式700处理中间的更新的限幅水平h0 130而得到。如果来自公式700的更新的限幅水平h0130大于上限713(其等于x_mean值被除以2再加上Δh，Δh可以是可编程的数值，如在公式702中那样的)，然后，更新的限幅水平128被设置为等于这样的上限。如果来自公式700的更新的限幅水平h0 130小于下限712(其等于x_mean值被除以2再减去Δl，Δl可以是可编程的数值，如在公式704中那样的)，然后，更新的限幅水平h0 128被设置为等于这样的下限。如果公式702和704的不等式都不成立，则对于来自公式700的更新的限幅水平130不作任何变化。在按照公式702，703和704处理后，更新的限幅水平h0 128可被限幅器块123使用。
根据以上的原则，公式702和704可以是部分基于：x_mean等于2乘以当前的限幅水平h0，如果在从ADC 105输出的数字采样106中没有ISI的话。因为这是受限于由限幅适配环600进行的h0适配的x_mean，h0的数值通常可以由ADC绝对值均值被确定，而不是用DFE误差，它可被使用来减小这样的h0适配与FFE/DFE适配之间的交互。因此，限幅适配块153通常可被配置成，相对于主要从数字采样106的绝对值的均值确定的下限712和上限713，处理中间的更新的限幅水平130，用于提供更新的限幅水平128。
图8是显示用于接收机100的接收机适配块150的、示例性波特率时序恢复环800的框图。再次地，这个实施方案假设PAM4调制，从而来自图1的限幅器123的可能的判决420的输出是从[-3,-1,1,3]*h0选择的数值，即，用于PAM4调制的可能的判决的理想化的数值或信号电平。然而，在另外的实施方案中，判决420输出的可能的状态可以是与在本例中的不同的。如前所述，可被使用的其它类型的调制包括QAM、FSK、或PSK的形式。
如前所述，调制信号21通过第一信号处理块101被处理，用于提供模拟信号104到ADC 105。ADC 105对于这样的模拟信号104输入，输出数字采样106。数字采样106通常通过如前面描述的FFE 112、DFE 113、和限幅器123被处理，并且为了简明起见，表示为FFE/DFE/限幅器块410。ADC 105和FFE/DFE/限幅器块410可以是在波特率时序恢复环800的前馈路径部分。
波特率时序恢复环800的反馈路径部分可包括MMSE CDR块151，用于对于通信信道20进行波特率时序恢复。通常，MMSE CDR块151被配置成使得均方误差最小化，其中ek,620是在节点116处的均衡的采样与来自限幅器块123(即输出节点163)的判决之间的差值。
MMSE CDR块151可包括相位误差块801、环形滤波器802、和相位内插器803。相位误差块801可被耦合用于接收系数h1 129，并且被分别耦合到FFE/DFE/限幅器块410的第二信号处理块111的输出节点162和163。从输出节点162，相位误差块801可以接收限幅器123输出判决420，即在传递通过延时器126后，从FFE/DFE/限幅器块410输出的判决。从输出节点163，相位误差块801可以接收由减法器124输出的差值或误差，即再均衡的采样116与在从延时器126输出之前从限幅器123输出的对应的判决420之间的差值，该差值是对于对应的第kth个均衡的采样的均衡误差,ek，620。
另外参照图9A和9B，进一步描述波特率时序恢复环800。相位误差可以按照公式900和910被确定。因此，相位误差块801可以按照公式900和910被配置成经由相位误差信号811提供相位误差，其中tek是时序误差梯度并且yk是在FFE 112输出处的估计的理想信号，即均衡的采样114。因此，在公式900中，k是均衡的采样114的索引，其中“te”用于时序误差(即，tek-1是对应于用于第(k-1)个采样的相位误差的变量)；ek-1是在时间(k-1)时的均衡误差；并且yk和yk-2分别是在FFE 112处输出的对应的均衡的采样114的、在时间k和时间(k-2)时的估计的理想信号采样。
环形滤波器802可被耦合以经由这样的相位误差信号811接收来自相位误差块801的相位误差。环形滤波器802，在本例中是数字低通滤波器，可被使用来滤除在这样的相位误差中的高频噪声和误差，以便经由滤波的相位误差信号812提供低通滤波的相位误差到相位内插器(phase interpolator)803。相位内插器803，它可包括数字-模拟转换器(“DAC”)、压控振荡器(“VCO”)、和它的其它熟知的部件，可被配置成响应于从环形滤波器802输出的这样的低通滤波的相位误差，调节ADC 105的采样相位。根据这些原则，相位内插器803可以输出采样相位调节信号110，用于到ADC的反馈输入，以便调节它的采样相位，如大体上由箭头107所表示。
图10是显示用于图1的接收机100的适配接收过程1000的流程图。因此，同时参照图1到10来进一步描述适配接收过程1000。
在1001，来自通信信道20的调制信号可以被接收。在1002，可以分别用AGC块102和CTLE块103执行调制信号21的增益控制和连续时间线性均衡，用于提供模拟信号104。
在1003，模拟信号104可以通过ADC 105被转换成数字采样106。在1004，用FFE块112执行数字采样106的前馈均衡，以提供均衡的采样114。在1005，用DFE块113执行均衡的采样114的判决反馈均衡，以提供再均衡的采样116。在1006，用限幅器123对于再均衡的采样116进行限幅，以提供对应于调制信号21的调制类型的判决420。
对于可用的数字采样106，在1007，用AGC适配块157生成AGC适配反馈，正如以前对于反馈信号108的生成所描述的，反馈到操作步骤1002，以便对于通信信道20调节AGC块102。因此，在1017，AGC块102可以响应于这样的反馈进行调节，用于在1002的连续操作。
对于可用的判决420，在1008，用信道估计块155和CTLE适配块156生成CTLE适配反馈，正如以前对于反馈信号109的生成所描述的，反馈到操作步骤1002，以便对于通信信道20调节CTLE块103。因此，在1018，CTLE块103可以响应于这样的反馈进行调节，用于在1002的连续操作。
对于在1009可用的判决420，以及与其相关联的误差620，在1009，用均值确定块158和限幅器适配块153生成限幅器适配反馈，正如以前对于h0系数128的生成所描述的，反馈到操作步骤1006，用于调节h0系数或到限幅器123的限幅水平输入，以便对于通信信道20进行调节。这大体上表示为h0系数128对于操作1006的反馈。
对于可用的判决420，以及与其相关联的误差620和h1系数，在1010，用MMSE CDR块151生成采样相位调节信号110，正如以前所描述的。在1011，ADC 105的采样相位可以响应于采样相位调节信号110被调节，用于波特率时序恢复，以便对于通信信道20进行适配，正如前面描述的。
另外，在如前所述的、与过程1000的操作步骤1004到1006相关联的延时之后，对于可用的数字采样106，在1012，可以用预滤波器对于数字采样106进行预滤波，以提供预滤波的输出171。在1013，判决420可以是用DFIR滤波器133进行数字地有限脉冲响应滤波，以提供估计的剩余ISI输出172。在1014，可以使用减法器134从预滤波的输出171中减去估计的剩余的ISI输出172，用于减小预滤波的输出171中的剩余的ISI，以提供均衡的信号173，它是数字差值信号。可选地，在1015，数字差值信号173和再均衡的采样116可以用分集组合器137进行分集组合，用于提供组合的均衡的信号。可选地，组合操作1015可以被旁路，直接对于来自减法操作1014的输出的均衡的信号173进行限幅。在1016，均衡的信号173或组合的均衡的信号174可由数据限幅器，诸如数据限幅器136或139，进行限幅，用于提供数据输出141或142。这样的数据输出141和142是串行数据，并且这样的串行数据可被转换成下行的并行数据流，虽然为了简明起见未示出，而且不作为限制。
因为这里描述的一个或多个例子可以以FPGA被实施，所以提供了这样的IC的详细说明。然而，应当看到，其它类型的IC也可以从这里描述的技术获益。
可编程逻辑器件(“PLDs”)是熟知类型的集成电路，可被编程来执行规定的逻辑功能。一种类型的PLD，现场可编程门阵列(“FPGA”)，典型地包括可编程单元块(tile)的阵列。这些可编程单元块可包括，例如，输入输出块(“IOBs”)、可配置的逻辑块(“CLBs”)、专用随机存取存储器块(“BRAMs”或“DRAMs”)、乘法器、数字信号处理块(“DSPs”)、处理器、时钟管理器、延时锁相环(“DLLs”)、等等。正如这里使用的，“include包括”和“including包括”是指包括但不限于。
每个可编程单元块典型地包括可编程互连和可编程逻辑。可编程互连典型地包括大量的不同长度的互连线，通过可编程互连点(“PIP”)被互连的。可编程逻辑通过使用可编程单元而实施用户设计的逻辑，所述可编程单元可包括例如函数反生气、寄存器、算术逻辑等等。
可编程互连和可编程逻辑典型地通过把配置数据流装载到内部配置存储器单元而被编程，所述内部配置存储器单元限定可编程单元如何被配置。配置数据可以从存储器(例如，从外部PROM)读出，或通过外部设备被写入到FPGA中。各个存储器单元的总的状态然后确定FPGA的功能。
另一种类型的PLD是复杂可编程逻辑器件，或CPLD。CPLD包括通过互连开关矩阵互相连接的、并且连接到输入/输出(“I/O”)资源的两个或多个“功能块”。CPLD的每个功能块包括类似于在可编程逻辑阵列(“PLA”)和可编程阵列逻辑(“PAL”)器件中使用的、二电平(two-level)AND/OR结构。在CPLD中，配置数据典型地被存储在非易失性存储器中在芯片上。在某些CPLD中，配置数据被存储在片上的(on-chip)非易失性存储器中，然后被下载到易失性存储器，作为初始配置(编程)序列的一部分。
对于所有的这些可编程逻辑器件(“PLD”)，器件的功能通过被提供到用于该目的的器件的数据比特而被控制。数据比特可被存储在易失性存储器(例如，静态存储器单元，如在FPGA和某些CPLD中那样)、非易失性存储器(例如，FLASH存储器，如在某些CPLD中那样)、或任何其它类型的存储器单元。
其它PLD是通过应用诸如金属层那样的处理层，其可编程地互连在器件上的各种单元，而被编程的。这些PLD被称为掩膜可编程器件。PLD也可以以其它方式被实施，例如，使用熔丝或反熔丝技术。术语“PLD”和“可编程逻辑器件”包括，但不限于，这些示例性器件，以及包括仅仅是局部可编程的器件。例如，一种类型的PLD包括硬编码的晶体管逻辑和用来可编程地互连所述硬编码的晶体管逻辑的、可编程交换结构的组合。
如上所述，先进的FPGA可包括在阵列中的几个不同类型的可编程逻辑块。例如，图11显示包括大量不同的可编程单元块的FPGA结构体系1100，其包括多吉比特收发机(“MGT”)1101、可配置逻辑块(“CLB”)1102、随机存取存储器块(“BRAM”)1103、输入/输出块(“IOB”)1104、配置和时钟逻辑(“CONFIG/CLOCKS”)1105、数字信号处理块(“DSP”)1106、专用输入输出块(“I/O”)1107(例如，配置端口和时钟端口)、以及其它可编程逻辑1108，诸如，数字时钟管理器、模拟-数字转换器、系统监视逻辑等等。某些FPGA还包括专用处理器块(“PROC”)1110。
在某些FPGA中，每个可编程单元块包括可编程的互连单元(“INT”)1111，其具有与每个相邻单元块中对应的互连单元的标准化的连接。因此，可编程互连单元合在一起实施可编程的互连结构，用于所显示的FPGA。可编程的互连单元1111还包括到达或来自相同的单元块内的可编程逻辑单元的连接，如由图11的顶部处所包括的例子显示的。
例如，CLB 1102可包括可配置的逻辑单元(“CLE”)1112，它可被编程为实施用户逻辑加上单个可编程互连单元(“INT”)1111。除了一个或多个可编程互连单元以外,BRAM1103可包括BRAM逻辑单元(“BRL”)1113。典型地，被包括在单元块中的互连单元的数目取决于单元块的高度。在显示的实施例中，BRAM单元块具有与五个CLB相同的高度，但也可以使用其它数目(例如，四个)。除了适当的数目的可编程互连单元以外，DSP单元块1106可包括DSP逻辑单元(“DSPL”)1114。除了可编程互连单元1111的一个示例以外，IOB 1104还可以包括例如输入/输出逻辑单元(“IOL”)1115的两个实例。正如本领域技术人员将会看到的，例如，被连接到I/O逻辑单元1115的、实际的I/O焊垫典型地不限定于输入/输出逻辑单元1115的区域。
在显示的实施例中，靠近芯片的中心的水平区域(图11显示的)被使用于配置、时钟、和其它控制逻辑。从这个水平区域或列延伸的垂直列1109被使用来将时钟和配置信号分发到FPGA的底部。
利用在图11上显示的结构的某些FPGA包括附加的逻辑块，其打乱组成FPGA的大部分的正常的列结构。所述附加的逻辑块可以是可编程块和/或专用逻辑。例如，处理器块1110横跨CLB和BRAM的几列。
应当指出，图11仅仅打算显示示例性FPGA结构体系。例如，在一行中的逻辑块的数目、逻辑块的相对尺寸、以及在图11的顶部所包括的互连/逻辑实施方案纯粹是示例性的。例如，在实际的FPGA中，典型地包括CLB的一个以上的相邻的行，而无论CLB在哪里出现，已便于实现用户逻辑的有效的实施方案，但相邻的CLB行的数目随FPGA的总的尺寸而变化。
虽然以上描述了示例性设备和/或方法，但可以按照这里描述的一个或多个方面，设计出其它的和另外的例子，而不背离由以下的权利要求所确定的本发明及其等价物的范围。权利要求列出的步骤并不暗示所述步骤的任何次序。注册商标是它们的各自的所有人的财产。

Claims (14)

1.一种接收机，其特征在于，所述接收机包括：
被耦合到通信信道的第一信号处理块，所述第一信号处理块包括：
自动增益控制AGC块和连续时间线性均衡CTLE块，用于接收调制信号，以便提供模拟信号；
模拟-数字转换器ADC，用于将所述模拟信号转换成数字采样；和
前馈均衡FFE块，用于均衡所述数字采样，以提供均衡的采样；
第二信号处理块，所述第二信号处理块包括：
判决反馈均衡DFE块，用于接收所述均衡的采样，以便提供再均衡的采样；和
被耦合到DFE块的限幅器，用于对所述再均衡的采样进行限幅；以及
被耦合到所述第一信号处理块和所述第二信号处理块的接收机适配块，所述接收机适配块被配置成给所述通信信道提供AGC适配、CTLE适配、和限幅适配。
2.根据权利要求1所述的接收机，其特征在于，所述接收机适配块包括AGC适配环的反馈路径，所述反馈路径包括AGC适配块，用于对所述通信信道进行AGC适配。
3.根据权利要求2所述的接收机，其特征在于，所述AGC适配块包括第一计数器、第二计数器、和AGC适配模块，以及其中：
所述第一计数器被耦合来接收时钟信号和窗口长度信号，以提供复位信号；
所述第二计数器被耦合来接收所述数字采样和所述复位信号，以提供计数信号；
所述AGC适配模块被耦合来接收所述计数信号、第一饱和阈值信号、和第二饱和阈值信号，以提供反馈信号到所述AGC块；
所述第一计数器被配置成具有响应于所述窗口长度信号设置的窗口长度，并响应于对应于所述窗口长度的、所述时钟信号的脉冲数目，设置所述复位信号有效；
所述第二计数器被配置成对于在所述窗口长度期间所接收的所述数字采样中ADC饱和状态的数目进行计数，以便经由所述计数信号提供所述计数到所述AGC适配模块；
所述AGC适配模块被配置成输出所述反馈信号作为当前增益；
所述当前增益等于以前的增益加上更新的增益值乘以误差；以及
所述误差是通过使用所述计数相对于分别经由所述第一饱和阈值信号和第二饱和阈值信号所提供的高阈值和低阈值而选择的。
4.根据权利要求1或2所述的接收机，其特征在于，所述接收机适配块包括CTLE适配环的反馈路径，所述反馈路径包括CTLE适配块和信道估计块，用于对所述通信信道进行CTLE适配。
5.根据权利要求4所述的接收机，其特征在于，
所述限幅器用于接收再均衡的采样，以提供判决；
所述信道估计块用于接收所述数字采样和所述判决，以便为所述通信信道提供用于等效信道的估计的信道系数；
所述CTLE适配块用于接收所述估计的信道系数、第一阈值信号、和第二阈值信号，以提供反馈信号到所述CTLE块；
所述CTLE适配块被配置成输出所述反馈信号来控制由所述CTLE块进行的高频提升的量；
所述CTLE适配块被配置成输出所述反馈信号的当前版本，等于所述反馈信号的以前的版本加上更新增益值乘以误差；以及
所述误差是通过使用奈奎斯特响应相对于分别经由所述第一阈值信号和第二阈值信号所提供的高阈值和低阈值而选择的。
6.根据权利要求1，2或4所述的接收机，其特征在于，所述接收机适配块包括限幅适配环的反馈路径，所述反馈路径包括限幅适配块和平均值确定块，用于对所述通信信道进行限幅适配。
7.根据权利要求6所述的接收机，其特征在于，
所述限幅器用于接收所述再均衡的采样，以提供判决；
所述平均值确定块用于接收所述数字采样，以提供对于所述数字采样的平均值；
所述限幅适配块被耦合到所述限幅器和所述DFE块，以便接收与所述数字采样相关联的误差，并被耦合到所述限幅器，以便接收所述判决，给所述限幅器提供更新的限幅水平；
所述限幅适配块被配置成提供中间的更新的限幅水平，等于以前的限幅水平加上所述误差的符号、更新的增益值和所述判决互相相乘的乘积结果；以及
所述限幅适配块被配置成用于相对于主要从所述数字采样的绝对值的平均值而确定的下限和上限，处理所述中间的更新的限幅水平，以便提供所述更新的限幅水平。
8.根据权利要求1，2，4或6所述的接收机，其特征在于，所述接收机适配块包括波特速率时序恢复环的反馈路径，所述反馈路径包括最小均方误差MMSE时钟数据恢复CDR块，用于反馈输入到ADC，以便调节所述ADC的采样相位，从而对所述通信信道进行适配。
9.根据权利要求8所述的接收机，其特征在于，
所述限幅器用于接收所述再均衡的采样，以提供判决；
所述MMSE CDR块被耦合到所述限幅器，用于接收所述判决，并被耦合到所述限幅器与所述DFE块，用于接收与所述数字采样相关联的误差；
所述MMSE CDR块还用于接收h1系数；
所述MMSE CDR块被配置成提供所述反馈输入；
所述MMSE CDR块被配置成根据下式为所述反馈输入提供相位误差：
tek-1＝ek-1(yk–yk-2),
其中k是所述均衡的采样的索引，tek-1是对于第(k-1)个采样的相位误差，ek-1是在时间k-1时的均衡误差，以及yk和yk-2分别是在时间k和时间k-2时估计的理想的信号采样，分别针对由FFE块输出的与其对应的被均衡的采样；以及
所述MMSE CDR块被配置成根据下式提供：
<mrow> <msub> <mi>y</mi> <mi>k</mi> </msub> <mo>=</mo> <msub> <mover> <mi>d</mi> <mo>^</mo> </mover> <mi>k</mi> </msub> <mo>+</mo> <msub> <mi>h</mi> <mn>1</mn> </msub> <mo>&amp;CenterDot;</mo> <msub> <mover> <mi>d</mi> <mo>^</mo> </mover> <mrow> <mi>k</mi> <mo>-</mo> <mn>1</mn> </mrow> </msub> <mo>.</mo> </mrow>
10.根据权利要求1，2，4，6或8所述的接收机，进一步包括：
数字有限脉冲响应DFIR滤波器，用于接收判决，以提供估计的剩余码间干扰ISI；
其中所述限幅器用于接收所述再均衡的采样，用于提供所述判决；
预滤波器，用于所述数字采样的局部响应均衡和噪声整形，以便提供预滤波的输出；以及
减法器，用于接收所述预滤波的输出和所述估计的剩余ISI，用于减小在所述预滤波的输出中的实际的剩余的ISI，以提供均衡的信号。
11.根据权利要求10所述的接收机，其特征在于，所述限幅器是第一限幅器，所述接收机还包括：
分集组合器，用于接收所述均衡的信号和所述再均衡的采样，以提供组合的均衡的信号；以及
第二限幅器，用于接收所述组合的均衡的信号，以提供数据输出信号。
12.一种用于接收的方法，其特征在于，所述方法包括：
用判决反馈均衡DFE块来判决反馈均衡已均衡的采样，以便提供再均衡的采样；
用限幅器对所述再均衡的采样进行限幅，以提供对应于调制信号的调制类型的判决；
用自动增益控制AGC适配块生成AGC适配反馈，以便对于通信信道调节AGC块；
用所述AGC适配反馈调节所述AGC适配块；
用信道估计块和连续时间线性均衡CTLE适配块生成CTLE适配反馈，以便对于所述通信信道调节CTLE块；
用所述CTLE适配反馈调节所述CTLE适配块；以及
用均值确定块和限幅适配块生成限幅适配反馈，以用于调节被提供给所述限幅器的限幅水平，以适配于所述通信信道。
13.根据权利要求12所述的方法，其特征在于，还包括：
接收来自所述通信信道的所述调制的信号；
分别用所述AGC块和所述CTLE块对所述调制的信号进行增益控制和连续时间线性均衡，以提供模拟信号；
用模拟-数字转换器ADC将所述模拟信号转换成数字采样；以及
用前馈均衡FFE块对所述数字采样进行前馈均衡，以提供所述均衡的采样。
14.根据权利要求13所述的方法，其特征在于，还包括：
通过最小均方误差MMSE时钟数据恢复CDR块生成采样相位调节信号；
响应于所述采样相位调节信号调节所述ADC的采样相位，用于波特率时序恢复，以便于对所述通信信道进行适配；
用预滤波器对所述数字采样进行预滤波，以提供预滤波的输出；
用数字有限脉冲响应DFIR滤波器对所述判决进行数字的有限脉冲响应滤波，以提供估计的剩余ISI；
用减法器从所述预均衡的输出中减去所述估计的剩余的ISI，以用于减小在所述预滤波的输出中的剩余码间干扰ISI，从而提供均衡的信号；以及
用分集组合器组合所述均衡的信号与所述再均衡的采样，以提供组合的均衡的信号。
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