JP6850735B2 - チャネル適合ａｄｃベース受信機 - Google Patents

Description

以下の説明は集積回路デバイス（「ＩＣ」）に関する。より詳細には、以下の説明は、ＩＣのためのチャネル適合アナログ−デジタル変換器ベース受信機に関する。

例えば４０ギガビット／秒（「Ｇｂｉｔｓ／ｓ」）またはそれより速いシリアライザ−デシリアライザ（「ＳｅｒＤｅｓ」）の入力側などの高速シリアル通信回路は、従来、少なくとも目標ビット誤り率を達成するために信号処理回路機構を使用している。これに関して、高速通信リンクすなわちチャネルは、異なる信号損失レベルを有し得る。したがって、例えば動的に変化する信号チャネル伝送状態に適応して少なくとも目標誤り率を達成するためには、チャネル適合ＡＤＣベースのＳｅｒＤｅｓ受信機などのチャネル適合アナログ−デジタル変換器ベース（「ＡＤＣベース」）受信機を有することが有用であろう。

受信機は一般にチャネル適合に関する。このような受信機では、第１の信号処理ブロックは通信チャネルに結合される。第１の信号処理ブロックは、変調信号を受信してアナログ信号を提供するための自動利得制御（「ＡＧＣ」）ブロックおよび連続時間線形等化（「ＣＴＬＥ」）ブロックを含む。第１の信号処理ブロックは、アナログ信号をデジタルサンプルに変換するためのアナログ−デジタル変換器（「ＡＤＣ」）をさらに含む。第１の信号処理ブロックは、デジタルサンプルを等化して等化サンプルを提供するためのフィードフォワード等化（「ＦＦＥ」）ブロックをさらに含む。第２の信号処理ブロックは、等化サンプルを受け取って再等化サンプルを提供するための決定フィードバック等化（「ＤＦＥ」）ブロックを含む。第２の信号処理ブロックは、ＤＦＥブロックに結合された、再等化サンプルをスライスするためのスライサをさらに含む。受信機適合ブロックは、第１の信号処理ブロックおよび第２の信号処理ブロックに結合される。受信機適合ブロックは、通信チャネルへのＡＧＣ適合、ＣＴＬＥ適合およびスライサ適合を提供するように構成される。

任意選択で、変調信号はパルス振幅変調信号であってもよく、また、通信チャネルはバックプレーンチャネルである。

任意選択で、受信機適合ブロックは、通信チャネルへのＡＧＣ適合のためのＡＧＣ適合ブロックを含むＡＧＣ適合ループのフィードバック経路を含むことができる。

任意選択で、ＡＧＣ適合ブロックは、第１の計数器、第２の計数器およびＡＧＣ適合モジュールを含むことができる。第１の計数器は、リセット信号を提供するためにクロック信号および窓長さ信号を受け取るように結合することができる。第２の計数器は、計数信号を提供するためにデジタルサンプルおよびリセット信号を受け取るように結合することができ、また、ＡＧＣ適合モジュールは、ＡＧＣブロックにフィードバック信号を提供するために計数信号、第１の飽和閾値信号および第２の飽和閾値信号を受け取るように結合することができる。

任意選択で、第１の計数器は、窓長さ信号に応答して設定される窓長さを有し、かつ、該窓長さに対応するクロック信号のパルスの数に応答してリセット信号をアサートするように構成することができる。第２の計数器は、窓長さの間に受け取ったデジタルサンプル中のＡＤＣ飽和状態の数を計数して、計数信号を介して計数をＡＧＣ適合モジュールに提供するように構成することができる。

任意選択で、ＡＧＣ適合モジュールは、フィードバック信号を現在の利得として出力するように構成することができる。現在の利得は、その前の利得＋誤差×更新利得値に等しくてもよく、また、誤差は、それぞれ第１の飽和閾値信号および第２の飽和閾値信号を介して提供される高い閾値および低い閾値と比べた計数を使用することによって選択することができる。

任意選択で、受信機適合ブロックは、通信チャネルへのＣＴＬＥ適合のためのＣＴＬＥ適合ブロックおよびチャネル予測ブロックを含むＣＴＬＥ適合ループのフィードバック経路を含むことができる。

任意選択で、スライサは、決定を提供するために再等化サンプルを受け取るためのものであってもよい。チャネル予測ブロックは、通信チャネルの等価チャネルについての予測チャネル係数を提供するためにデジタルサンプルおよび決定を受け取るためのものであってもよく、また、ＣＴＬＥ適合ブロックは、ＣＴＬＥブロックにフィードバック信号を提供するために予測チャネル係数、第１の閾値信号、および第２の閾値信号を受け取るためのものであってもよい。

任意選択で、ＣＴＬＥ適合ブロックは、ＣＴＬＥブロックによる高周波ブーストの量を制御するためにフィードバック信号を出力するように構成することができる。ＣＴＬＥ適合ブロックは、フィードバック信号の現在のバージョンを、その前のバージョンのフィードバック信号＋誤差×更新利得値に等しいものとして出力するように構成することができ、また、誤差は、それぞれ第１の閾値信号および第２の閾値信号を介して提供される高い閾値および低い閾値と比べたナイキスト応答を使用することによって選択することができる。

任意選択で、受信機適合ブロックは、通信チャネルへのスライサ適合のためのスライサ適合ブロックおよび平均決定ブロックを含むスライサ適合ループのフィードバック経路を含むことができる。

任意選択で、スライサは、決定を提供するために再等化サンプルを受け取るためのものであってもよい。平均決定ブロックは、デジタルサンプルの平均を提供するためにデジタルサンプルを受け取るためのものであってもよく、また、スライサ適合ブロックは、デジタルサンプルに関連する誤差を受け取るためにスライサおよびＤＦＥブロックに結合することができ、また、スライサに更新スライサレベルを提供するために決定を受け取るようにスライサに結合することができる。

任意選択で、スライサ適合ブロックは、その前のスライサレベルに誤差の符号と更新利得値と決定とを互いに掛け合わせた乗算の結果を加えたレベルに等しいものとして中間更新スライサレベルを提供するように構成することができる。スライサ適合ブロックは、更新スライサレベルを提供するために、主としてデジタルサンプルの絶対値の平均から決定される下限および上限と比べて中間更新スライサレベルを処理するように構成することができる。

任意選択で、受信機適合ブロックは、ＡＤＣのサンプリング位相を調整して通信チャネルに適合させるためにＡＤＣに入力されるフィードバックに対する最小平均二乗誤差（「ＭＭＳＥ」）クロックデータ回復（「ＣＤＲ」）ブロックを含むボーレートタイミング回復ループのフィードバック経路を含むことができる。

任意選択で、スライサは、決定を提供するために再等化サンプルを受け取るためのものであってもよい。ＭＭＳＥ ＣＤＲブロックは、決定を受け取るためにスライサに結合することができ、また、デジタルサンプルに関連する誤差を受け取るためにスライサおよびＤＦＥブロックに結合することができる。ＭＭＳＥ ＣＤＲブロックは、ｈ１係数を受け取り、かつ、フィードバック入力を提供するように構成することができる。

任意選択で、ＭＭＳＥ ＣＤＲブロックは、
ｔｅ_ｋ−１＝ｅ_ｋ−１（ｙ_ｋ−ｙ_ｋ−２）
に従って、フィードバック入力に対する位相誤差を提供するように構成することができ、ここで、ｋは等化サンプルの指数であり、ｔｅ_ｋ−１は（ｋ−１）番目のサンプルに対する位相誤差であり、ｅ_ｋ−１は時間ｋ−１における等化誤差であり、ｙ_ｋおよびｙ_ｋ−２は、ＦＦＥブロックによって出力される予測理想信号サンプルに対応する等化サンプルに対する、それぞれ時間ｋおよび時間ｋ−２における予測理想信号サンプルである。ＭＭＳＥ ＣＤＲブロックは、

に従ってｙ_ｋを提供するように構成することができる。

任意選択で、受信機は、予測残留符号間干渉（「ＩＳＩ」）を提供するための決定を受け取るためのデジタル有限インパルス応答（「ＤＦＩＲ」）フィルタであって、スライサは、決定を提供するために再等化サンプルを受け取るためのものである、ＤＦＩＲフィルタと、事前フィルタリング済み出力を提供するためのデジタルサンプルの部分応答等化および雑音整形のための前置フィルタと、等化信号を提供するための事前フィルタリング済み出力中の実際の残留ＩＳＩを小さくするために、事前フィルタリング済み出力および予測残留ＩＳＩを受け取るための減算器とをさらに含むことができる。

任意選択で、スライサは第１のスライサであってもよく、また、受信機は、結合等化信号を提供するために等化信号および再等化サンプルを受け取るためのダイバーシティ結合器と、データ出力信号を提供するために結合等化信号を受け取るための第２のスライサとをさらに含むことができる。

方法は一般に受信することに関する。このような方法では、等化サンプルは、再等化サンプルを提供するために、決定フィードバック等化（「ＤＦＥ」）ブロックを使用して決定フィードバック等化される。再等化サンプルは、変調信号の変調タイプに対応する決定を提供するために、スライサを使用してスライスされる。ＡＧＣブロックを通信チャネルに合わせて調整するために、ＡＧＣ適合ブロックを使用して自動利得制御（「ＡＧＣ」）適合フィードバックが生成される。ＡＧＣ適合フィードバックを使用してＡＧＣ適合ブロックが調整される。ＣＴＬＥブロックを通信チャネルに合わせて調整するために、チャネル予測ブロックおよびＣＴＬＥ適合ブロックを使用して連続時間線形等化（「ＣＴＬＥ」）適合フィードバックが生成される。ＣＴＬＥ適合フィードバックを使用してＣＴＬＥ適合ブロックが調整される。通信チャネルに適合させるようにスライサに提供されるスライサレベルを調整するために、平均決定ブロックおよびスライサ適合ブロックを使用してスライサ適合フィードバックが生成される。

任意選択で、方法は、通信チャネルから変調信号を受信することと、アナログ信号を提供するために、それぞれＡＧＣブロックおよびＣＴＬＥブロックを使用して変調信号を利得制御し、かつ、連続時間線形等化することと、アナログ−デジタル変換器（「ＡＤＣ」）を使用してアナログ信号をデジタルサンプルに変換することと、等化サンプルを提供するために、フィードフォワード等化（「ＦＦＥ」）ブロックを使用してデジタルサンプルをフィードフォワード等化することとをさらに含む。

任意選択で、方法は、最小平均二乗誤差（「ＭＭＳＥ」）クロックデータ回復（「ＣＤＲ」）ブロックによってサンプリング位相調整信号を生成することと、通信チャネルに適合するように、ボーレートタイミング回復のためのサンプリング位相調整信号に応答してＡＤＣのサンプリング位相を調整することと、事前フィルタリング済み出力を提供するために、前置フィルタを使用してデジタルサンプルを事前フィルタリングすることと、予測残留ＩＳＩを提供するために、デジタル有限インパルス応答（「ＤＦＩＲ」）フィルタを使用して決定をデジタル的に有限インパルス応答フィルタリングすることと、等化信号を提供するための事前フィルタリング済み出力中の残留符号間干渉（「ＩＳＩ」）を小さくするために、減算器を使用して事前フィルタリング済み出力から予測残留ＩＳＩを減算することと、結合等化信号を提供するために、ダイバーシティ結合器を使用して等化信号と再等化サンプルを結合することとをさらに含む。

他の特徴は、以下の発明を実施するための形態および特許請求の範囲の考察から認識されよう。

添付の図面は、例示的装置および／または方法を示したものである。しかしながら添付の図面は、単なる説明および理解のためのものにすぎず、特許請求の範囲を限定するものとして解釈してはならない。

例示的な通信システムを示すブロック図である。 図１のチャネル適合受信機の受信機適合ブロックのための例示的な自動利得制御（「ＡＧＣ」）適合ループを示すブロック図である。 図２のＡＧＣ適合ループのＡＧＣ適合ブロックを構成するための例示的な式を示す数式図である。 図２のＡＧＣ適合ループのＡＧＣ適合ブロックを構成するための例示的な式を示す数式図である。 図１のチャネル適合受信機の受信機適合ブロックのための例示的な連続時間線形等化（「ＣＴＬＥ」）適合ループを示すブロック図である。 図４のＣＴＬＥ適合ループのＣＴＬＥ適合ブロックを構成するための例示的な式を示す数式図である。 図４のＣＴＬＥ適合ループのＣＴＬＥ適合ブロックを構成するための例示的な式を示す数式図である。 図４のＣＴＬＥ適合ループのＣＴＬＥ適合ブロックを構成するための例示的な式を示す数式図である。 図４のＣＴＬＥ適合ループのＣＴＬＥ適合ブロックを構成するための例示的な式を示す数式図である。 図１のチャネル適合受信機の受信機適合ブロックのための例示的なスライサ適合ループを示すブロック図である。 図６のスライサ適合ループのスライサ適合ブロックを構成するための例示的式を示す数式図である。 図６のスライサ適合ループのスライサ適合ブロックを構成するための例示的式を示す数式図である。 図１のチャネル適合受信機の受信機適合ブロックのための例示的なボーレートタイミング回復ループを示すブロック図である。 図８のボーレートタイミング回復ループの最小平均二乗誤差（「ＭＭＳＥ」）クロックデータ回復（「ＣＤＲ」）ブロックを構成するための例示的な式を示す数式図である。 図８のボーレートタイミング回復ループの最小平均二乗誤差（「ＭＭＳＥ」）クロックデータ回復（「ＣＤＲ」）ブロックを構成するための例示的な式を示す数式図である。 図１のチャネル適合受信機のための適合受信プロセスを示す流れ図である。 例示的なカラム状フィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）アーキテクチャを示す簡易ブロック図である。

以下の説明には、本明細書において説明される特定の例についてのより十分な説明を提供するために多くの特定の詳細が示されている。しかしながら以下で与えられるすべての特定の詳細がなくても、１つまたは複数の他の例および／またはこれらの例の変形形態を実践することができることは当業者には明らかなはずである。他の実例では、本明細書における例についての説明を曖昧にしないように、よく知られている特徴については詳細に説明しない。例証を容易にするために、同じアイテムを参照するために同じ参照符号が異なる図に使用されているが、代替例ではアイテムが異なることがあり得る。

いくつかの図に図解的に示されている例を説明する前に、さらなる理解のために概略的な導入を提供しておく。

チャネルは、種々の雑音の中でもとりわけ符号間干渉（「ＩＳＩ」）などの雑音を有し得るため、受信機は、目標ビット誤り率またはそれ未満でデータを分解するためにチャネルに適合させなければならないことがある。シリアル通信に関連し得るような高データ伝送周波数の場合、チャネルへの適合は、目標ビット誤り率またはそれ未満でデータを分解するために重要であり得る。

以下で説明されるように、チャネル適合受信機は、複数のフィードバックループ、すなわちこのような受信機を通信チャネルに合わせて調整するための経路を使用する。これらの適合は、自動利得制御フィードバック調整、連続時間線形等化フィードバック調整、スライサフィルタ係数調整、および／またはＡＤＣサンプリング位相調整のためのボーレートタイミング回復のうちの１つまたは複数を含むことができる。さらに、任意選択のダイバーシティ結合を使用して、スライシングに先立ってデジタル信号からさらに雑音を除くことができる。

上記の一般的な理解を念頭において、以下、チャネル適合受信機ならびにそのモジュールのための様々な構成について概略的に説明する。

図１は、例示的な通信システム１９９を示すブロック図である。通信システム１９９は、通信チャネル２０を介した通信のために互いに結合された送信機１０および受信機１００を含むことができる。受信機１００は、以下でさらに詳細に説明されるチャネル適合受信機であってもよい。受信機１００は、ＦＰＧＡ、ＡＳＩＣ、または高直列データ転送速度、一般的には４０ギガビット／秒（「Ｇｂｉｔｓ／ｓ」）を超えるデータ転送速度でのデータの有線通信のために使用される任意の他のＩＣの中に存在し得る。受信機１００はＳｅｒＤｅｓの一部として使用することができ、受信機１００によって出力される直列データは、その後並列データに変換することができる。しかしながら簡潔にするために、以下の説明は、チャネル適合受信機１００によって出力される直列データストリームの回復についての説明であり、したがってこのような直列データの並列データへの変換に関する知られている詳細は、簡潔にするために説明されず、また、非限定的である。

送信機１０および通信チャネル２０は、従来の送信機および通信チャネルであってもよく、したがって簡潔にするために本明細書においては不必要に詳細には説明されず、また、非限定的である。これに関して、通信チャネル２０は、従来のバックプレーンチャネルであってもよい。

受信機１００は、第１の信号処理ブロック１０１を含むことができる。信号処理ブロック１０１は、自動利得制御（「ＡＧＣ」）ブロック１０２および連続時間線形等化（「ＣＴＬＥ」）ブロック１０３を含むことができる。第１の信号処理ブロック１０１は、通信チャネル２０に結合することができ、アナログ信号１０４を提供するために通信チャネル２０から変調信号２１を受信することができる。以下の説明はパルス振幅変調（「ＰＡＭ」）についての説明であり、簡潔にするために一例としてとりわけＰＡＭ４に対する説明であり、また、非限定的であるが、このような信号は等化されることが可能であり、また、タイミング回復はこのような信号から獲得され得るため、以下の説明は一般に任意の形態の変調信号２１に適用することができる。

ＡＧＣブロック１０２は、変調信号２１を増幅して増幅信号１１５を提供することができる。ＣＴＬＥブロック１０３は、増幅信号１１５を事前フィルタリングするか、または事前等化して、アナログ信号１０４を提供することができる。

受信機１００は、アナログ信号１０４をデジタルサンプル１０６に変換するためのアナログ−デジタル変換器（「ＡＤＣ」）１０５を含むことができる。第１の信号処理ブロック１０１、詳細にはＡＧＣブロック１０２を使用して、アナログ信号１０４の振幅がＡＤＣ１０５に入力するのに小さすぎることも、大きすぎることもないことを保証し、それによりＡＤＣ１０５が動作している間、許容可能な量子化誤差を保証することができる。ＣＴＬＥブロック１０３によるアナログ領域における事前等化の実施は、フィードフォワード等化（「ＦＦＥ」）ブロック１１２および第２の信号処理ブロック１１１によるデジタル領域における等化に関連する複雑性を低減するために使用することができる。一般に、アナログ領域における事前等化は、デジタル領域等化複雑性を低減するために使用することができる。第１の信号処理ブロック１０１は、通常、鎖線でまとめて示されているように、受信機１００のフィードフォワード経路の一部としてＡＤＣ１０５およびＦＦＥ１１２をさらに含むことができる。

ＡＤＣ１０５のサンプリング位相は、矢印１０７によって概略的に示されるように調整が可能である。その上、ＡＧＣブロック１０２およびＣＴＬＥブロック１０３は、以下でさらに詳細に説明されるように、それぞれＡＧＣフィードバック信号１０８およびＣＴＬＥフィードバック信号１０９に応答して調整することができる。ＡＤＣ１０５は、フィードフォワード等化（「ＦＦＥ」）ブロック１１２および遅延器１３１に入力するために、アナログ信号１０４をデジタルサンプル１０６に変換することができる。これに関して、ＡＧＣブロック１０２およびＣＴＬＥブロック１０３はアナログブロックであり、それぞれのデジタルフィードバック信号、すなわちＡＧＣフィードバック信号１０８およびＣＴＬＥフィードバック信号１０９によってフィードバック制御される。同様に、ＡＤＣ１０５の重要な部分はアナログであるが、ＡＤＣ１０５のこのアナログ部分は、以下でさらに詳細に説明されるように、デジタルフィードバック信号、すなわちサンプリング位相調整信号１１０によって制御される。

受信機１００はＦＦＥブロック１１２を含むことができる。ポストカーサーＩＳＩ低減の他に、ＦＦＥブロック１１２は、第２の信号処理ブロック１１１の決定フィードバック等化（「ＤＦＥ」）１１３に等化サンプル１１４を提供するために、デジタルサンプル１０６をフィルタリングしてプリカーサー符号間干渉（「ＩＳＩ」）を等化するか、または少なくとも実質的に小さくすることができる。ＤＦＥブロック１１３は、第２の信号処理ブロック１１１のスライサ１２３に入力するための再等化サンプル１１６を提供するために、等化サンプル１１４をさらに等化して残留ポストカーサーＩＳＩを相殺するか、または少なくとも実質的に小さくすることができる。この例では、ＤＦＥ１１３は１タップＤＦＥであるが、別の実施態様では、複数のタップをＤＦＥに使用することができる。１タップＤＦＥ１１３の場合、決定を使用してポストカーサーＩＳＩを相殺するか、または少なくとも実質的に小さくすることができる。スライサ１２３は、データ復元のためにこのような再等化サンプル１１６を「スライス」することができる。

受信機１００の第２の信号処理ブロック１１１は、減算器１２１、減算器１２４、スライサ１２３、乗算器１２７、および遅延器１２６を含むことができる。通常、第２の信号処理ブロック１１１のＤＦＥ１１３は、ｈ１ １２９係数入力を受け取ることができる。ＤＦＥ１１３は、以下でさらに詳細に説明されるように、乗算器１２７および減算器１２１を含むことができる。その上、係数ｈ１ １２９入力は、例えば訓練パターンデータストリームを送信機から受信することにより、受信機１１０によって知られている方法で決定することができ、したがってこのような知られている慣例の説明は、簡潔にするために本明細書においては説明されない。しかしながら係数ｈ０ １２８入力は、本明細書において説明されるチャネル適合を介して生成することができる。

等化サンプル１１４は、減算器１２１の＋ポートに入力することができ、乗算器１２７の出力は、減算器１２１の−ポートに提供することができる。減算器１２１から出力される再等化サンプル１１６は、スライサ１２３、減算器１２４の＋ポート、およびダイバーシティ結合器１３７への入力として提供することができる。ダイバーシティ結合器１３７は、以下でさらに詳細に説明されるように、減算器１２１から出力されるデジタル再等化サンプル１１６を減算器１３４から出力されるデジタルサンプルと結合することができる。これに関して、デジタル出力を提供するために、すなわち結合等化信号１７４を提供するために、デジタル差信号１７３と再等化サンプル１１６をダイバーシティ結合器１３７を使用してダイバーシティ結合することができる。

スライサ１２３から出力されるデータは遅延器１２６に入力することができ、また、減算器１２４の−ポートに入力することができる。減算器１２４から出力される、誤差の場合もある差は、いずれも受信機適合ブロック１５０の最小平均二乗誤差（「ＭＭＳＥ」）クロックデータ回復（「ＣＤＲ」）ブロック１５１およびスライサ適合ブロック１５３への入力として提供することができる。

遅延器１２６からの出力は、乗算器１２７への入力として提供することができる。遅延器１２６からの出力は、決定有限インパルス応答（「ＤＦＩＲ」）フィルタ１３３への入力として、また、受信機適合ブロック１５０のＭＭＳＥ ＣＤＲブロック１５１、スライサ適合ブロック１５３およびチャネル予測ブロック１５５への入力としてさらに提供することができる。乗算器１２７へのもう１つの入力はｈ１係数１２９であってもよく、また、スライサ１２３へのもう１つの入力はｈ０係数１２８であってもよい。ｈ１係数１２９の値は、固定することもまたは調整することも可能である。ｈ０係数１２８の値は、スライサ適合ブロック１５３の出力から供給されるフィードバック値であってもよい。ＭＭＳＥ ＣＤＲブロック１５１へのもう１つの入力は、このようなｈ１係数１２９であってもよい。ＭＭＳＥ ＣＤＲブロック１５１から出力されるサンプリング位相調整信号１１０は、制御フィードバック調整としてＡＤＣ１０５のサンプリング位相を調整するために使用することができる。

通常、ＤＦＩＲフィルタ１３３は、前置フィルタ１３２の事前フィルタリング済みデジタルサンプル出力１７１に関連する予測残留ＩＳＩ１７２を生成するために使用することができる。いくつかの事例では、前置フィルタは、ＦＦＥ１１２またはＦＦＥ１１２の一部と同じであってもよい。ＤＦＩＲフィルタ１３３の予測残留ＩＳＩ１７２の出力は、減算器１３４の−ポートに提供することができ、前置フィルタ１３２の出力１７１は、減算器１３４の＋ポートに提供することができる。前置フィルタ１３２への入力は、遅延器１３１を通過した後のデジタルサンプル１０６であってもよい。遅延器１３１は、通常、ＦＦＥ１１２および第２の信号処理ブロック１１１を介したデジタルサンプル１０６の処理の遅延を模擬するために使用することができ、したがって前置フィルタ１３２の出力とＤＦＩＲフィルタ１３３の出力は、減算器１３４による残留ＩＳＩのデジタル表現を相殺するか、または少なくとも実質的に小さくするために互いに整列される。１タップＤＦＥ１１３とは対照的に、ＤＦＩＲ１３３は、決定を使用してプリカーサーＩＳＩおよびポストカーサーＩＳＩの両方を相殺するか、または少なくとも実質的に小さくすることができる。ＤＦＩＲ１３３は、雑音強調のより細かい分解、ならびに残留すなわち残余ＩＳＩをより少なくするための追加的なＩＳＩ低減を可能にすることができる。

したがってＦＦＥ１１２および第２の信号処理ブロック１１１の通過に加えて、前置フィルタ１３２は、デジタルサンプル１０６の事前フィルタリング済み出力１７１を提供するために、部分応答等化および雑音整形のための事前フィルタリングを伴う別の経路を提供する。前置フィルタ１３２の出力１７１は、前置フィルタ１３２の出力１７１の実際の残留ＩＳＩを除去するかまたは少なくとも小さくするための減算器１３４の＋ポートへの入力として提供することができる。ＤＦＩＲフィルタ１３３の出力１７２によるこのような残留ＩＳＩ予測は、後に減算器１３４によって減算されるプリカーサーＩＳＩおよびポストカーサーＩＳＩの予測を含む。

前置フィルタ１３２およびＦＦＥ１１２／第２の信号処理ブロック１１１は異なる周波数応答を有し得るため、このような２つの信号経路中の雑音は異なり得る。その上、ＩＳＩ相殺の相違により、このような２つの信号経路中の残留ＩＳＩも異なり得る。ダイバーシティ結合器１３７中に入力するために互いに整列される減算器１２１および１３４の出力を供給することにより、このような２つの出力間のダイバーシティを使用して、データスライサ１３９に提供するための等化を改善することができる。したがってダイバーシティ結合器１３７は、このような２つの入力を結合して「よりきれいな」信号を提供することができる。

減算器１３４のデジタル差出力１７３は、データスライサ１３６への入力として、また、ダイバーシティ結合器１３７への入力として提供することができる。データスライサ１３６のデータ出力１４１は、通信チャネル２０を介して受信機１００によって受信される送信データから獲得されるデータであってもよい。ダイバーシティ結合器１３７の結合等化信号１７４は、データスライサ１３９への入力として提供することができ、データスライサ１３９のデータ出力１４２は、通信チャネル２０を介して受信機１００によって受信される送信データから獲得されるデータであってもよい。したがって、このようなデータ出力経路のうちのいずれか、すなわちダイバーシティ結合を有する経路、またはダイバーシティ結合がない経路を使用することができ、したがって別の実施態様では、マルチプレクサ（図示せず）を有する単一のデータスライサを使用することができる。

受信機１００は、第１の信号処理ブロック１０１に結合された受信機適合ブロック１５０と、ＡＤＣ１０５と、第２の信号処理ブロック１１１と、通信チャネル２０に適合させるためのＡＧＣ適合、ＣＴＬＥ適合、およびスライサ適合を提供するためのスライサブロック１５３とを含むことができる。受信機適合ブロック１５０には４つのタイプの適合を含めることができるが、別の実施態様では、このような適合の４つのすべてのタイプよりも少ない適合を使用することも可能である。ただし、これは性能に悪影響を及ぼす可能性がある。

ＭＭＳＥ ＣＤＲブロック１５１、スライサ適合ブロック１５３、およびチャネル予測ブロック１５５に加えて、受信機適合ブロック１５０は、ＡＧＣ適合ブロック１５７およびＣＴＬＥ適合ブロック１５６を含むことも可能である。

受信機１００のアーキテクチャは、受信機１００のアーキテクチャの異なるブロック間の適合相互作用を低減することができ、したがって受信機１００のロバスト性を増すことができる。総合すると、受信機１００は、４０Ｇｂｉｔｓ／ｓまたはそれ以上などの高速データ転送速度をサポートすることができる。これに関して、受信機１００は、従来のアナログベース受信機よりも課題の多いＳｅｒＤｅｓチャネルアプリケーションに含まれる高速シリアルリンクに使用することができる。

受信機適合ブロック１５０は、ＡＧＣ適合ブロック１５７、ＣＴＬＥ適合ブロック１５６、チャネル予測ブロック１５５、ＡＤＣ絶対値（「ＡＢＳ」）平均決定ブロック１５８、スライサ適合ブロック１５３、およびＭＭＳＥ ＣＤＲブロック１５１を含む。ＡＤＣ１０５から出力されるデジタルサンプル１０６またはデジタルサンプル１０６の飽和状態は、ＡＧＣ適合ブロック１５７、チャネル予測ブロック１５５およびＡＤＣ ＡＢＳ平均決定ブロック１５８への入力として提供することができる。チャネル予測ブロックの出力は、ＣＴＬＥ適合ブロック１５６への入力として提供することができる。ＣＴＬＥ適合ブロック１５６の出力は、ＣＴＬＥフィードバック信号１０９、すなわち制御信号であってもよい。ＡＧＣ適合ブロック１５７の出力はＡＧＣフィードバック信号１０８であってもよい。ＡＤＣ ＡＢＳ平均決定ブロック１５８の出力、すなわちデジタルサンプル１０６の移動平均または絶対値の平均は、スライサ適合ブロック１５３への入力として提供することができる。受信機適合ブロック１５０の他のブロックの他の入力および出力については既に説明されており、受信機適合ブロック１５０に関する追加の詳細は、簡潔にするためにノード１６１、１６２および１６３を参照して以下で説明される。

図２は、受信機１００の受信機適合ブロック１５０のための例示的なＡＧＣ適合ループ２００を示すブロック図である。既に説明したように、変調信号２１は、ＡＤＣ１０５にアナログ信号１０４を提供するためのＡＧＣブロック１０２を含む第１の信号処理ブロック１０１を介して処理される。ＡＤＣ１０５は、このようなアナログ信号１０４の入力に対するデジタルサンプル１０６を出力する。第１の信号処理ブロック１０１およびＡＤＣ１０５は、ＡＧＣ適合ループ２００のうちのフィードフォワード経路部分のものである。ＡＧＣ適合ループ２００のフィードバック経路部分はＡＧＣ適合ブロック１５７を含む。

ＡＧＣ適合ブロック１５７は、以下のように第１の計数器２０１、第２の計数器２０２、およびＡＧＣ適合モジュール２０３を含む。クロックパルス計数器（「クロック計数器」）などの第１の計数器２０１は、第２の計数器２０２にリセット信号２１３を提供するためのクロック信号２１１および窓長さ信号２１２を受け取るように結合することができる。したがってクロック計数器２０１は、窓長さ信号２１２を介して提供される窓長さにプログラムする、または設定することができる。したがってクロック計数器２０１は、設定された窓長さの継続期間の間、パルスを計数することができる。これに関して、このような窓長さは、クロック信号２１１の周波数に対するパルスの数として規定することができる。このような窓長さ、すなわちパルス計数数に到達すると、クロック計数器２０１は、第２の計数器２０２に対するリセット信号２１３をアサートすることができる。

第２の計数器２０２は、フィードバックのために受信機リセット信号２１３およびデジタルサンプル１０６に結合することができる。デジタルサンプル１０６は、ＡＤＣ出力ノード１６１に供給することができる。

第２の計数器２０２は、リセット信号２１３のアサートとアサートの間、すなわち窓長さ信号２１２に応答して設定された、その時点における窓長さの継続期間の間、デジタルサンプル１０６におけるＡＤＣ１０５の飽和状態を計数することができる。第２の計数器（「飽和計数器」）２０２に提供されるリセット信号２１３のアサートに応答して、飽和計数器２０２は、その時点における計数値、すなわちこのような窓長さにわたるデジタルサンプル１０６に関するＡＤＣ飽和状態の数を、計数信号２１４を介してＡＧＣ適合モジュール２０３に出力することができる。言い換えると、計数された飽和状態の数（「ｓａｔ」）は、継続して実行される出力である必要はなく、むしろリセット信号２１３の個々のアサートに応答する単一の窓長さにわたる総蓄積値毎に送出することができる。窓長さは、窓長さ信号２１２を介してプログラムすることができる。

ＡＧＣ適合モジュール２０３は、利得指示信号、すなわち第１の信号処理ブロック１０１のＡＧＣブロック１０２に入力される制御フィードバックとしてＡＧＣフィードバック信号１０８を提供するための高い閾値飽和（「ｓａｔ＿ｈ」すなわち「飽和ハイ」）信号２１５、低い閾値飽和（「ｓａｔ＿ｌ」すなわち「飽和ロー」）信号２１６、および計数信号２１４を受け取るように結合することができる。これに関して、飽和ハイ信号２１５および飽和ロー信号２１６は、ＡＧＣ適合モジュール２０３の飽和ハイレベルおよび飽和ローレベルをそれぞれ設定するためのものである。このような飽和ハイレベルおよび飽和ローレベルは、それぞれ飽和ハイ信号２１５および飽和ロー信号２１６を介してプログラムすることができる。

ＡＧＣ適合モジュール２０３について、図３Ａおよび図３Ｂを追加的に参照してさらに説明する。ＡＧＣ適合モジュール２０３は、現在の利得値３１３を指示するために、式３００に従ってＡＧＣブロック１０２にＡＧＣフィードバック信号１０８を提供することができる。このＡＧＣフィードバック信号１０８はデジタル信号であり、したがってこのようなデジタルフィードバック制御は、ＡＧＣブロック１０２によるアナログ調整のために使用することができる。このような現在の利得値３１３は、ＡＧＣ適合モジュール２０３に記憶されているその前の利得値３１２＋誤差値３０１×更新利得値μ３１１に等しい値に設定することができる。

この例では、このような誤差値３０１は、窓長さＬに対して飽和計数器２０２によって出力される総飽和計数値である「ｓａｔ」が、それぞれ高い飽和閾値信号２１５および低い飽和閾値信号２１６を介して提供される飽和ハイレベルすなわち閾値、および低い飽和レベルすなわち閾値と比べてどこにあるかに応じて、＋１、０、または−１のいずれかにすることができる。この例では、３つの可能誤差状態、すなわち高い誤差状態３０４、中間の誤差状態３０３、および低い誤差状態３０２が存在している。この例では、「μ」は、ＡＧＣ適合ループ２００の帯域幅のプログラム可能な制御のためにプログラムすることができる更新利得値３１１である。ＡＧＣ適合ループ２００は、それぞれ以下でさらに詳細に説明されるＣＴＬＥ適合およびスライサ適合に関して独立して動作することができる。

通常、窓長さ内に存在する飽和が多すぎる場合、ＡＧＣブロック１０２内の信号利得は過剰に大きく調整されており、低減すべきであり、すなわちＡＤＣ分解能が過剰に高く設定されており、−１を使用することによって信号利得がステップダウンされ得る。これに関して、ｓａｔ計数が高い飽和ｓａｔ＿ｈ閾値より大きい場合、高い誤差状態３０４が誤差３０１に対して選択される。

窓長さ内に存在する飽和が少なすぎる場合、ＡＧＣブロック１０２内の信号利得は過剰に小さく調整されており、増大すべきであり、すなわちＡＤＣ分解能が最大限には使用されておらず、＋１を使用することによって信号利得がステップアップされ得る。これに関して、ｓａｔ計数が低い飽和ｓａｔ＿ｌ閾値未満である場合、低い誤差状態３０２が誤差３０１に対して選択される。

最後に、窓長さ内に中間の量の飽和が存在する場合、ＡＧＣブロック１０２内の信号利得はちょうど適切に調整されており、したがって０調整を使用することによって、すなわち調整することなく、そのままの信号利得が維持され得る。これに関して、ｓａｔ計数が低い飽和ｓａｔ＿ｌ閾値以上、高い飽和ｓａｔ＿ｈ閾値以下の間に存在する場合、ＡＧＣブロック１０２内の信号利得は適切に調整されており、すなわち誤差状態３０３が選択され、したがってＡＧＣブロック１０２内の変化は生じない。

ＡＤＣ飽和により、ＡＤＣは出力ビット幅を有することを理解されたい。例えばＡＤＣは、プラスまたはマイナスを示す符号ビットを伴う６ビットの出力ビットを有すると仮定する。この場合、このようなＡＤＣから出力される正の最大デジタルサンプル値は＋３１になり、このようなＡＤＣから出力される負の最大（すなわち最小）デジタルサンプル値は−３２になる。これらの極値は、ＡＤＣ分解能がそれぞれ高すぎるか、または低すぎることを示すために使用することができる飽和状態である。

したがってＡＧＣブロック１０２は振幅の等化のために使用される。一方、ＣＴＬＥブロック１０３は概して周波数の等化に関連するが、何らかの振幅等化が含まれる可能性もある。

図４は、受信機１００の受信機適合ブロック１５０のための例示的なＣＴＬＥ適合ループ４００を示すブロック図である。この場合も、この実施態様は、図１のスライサ１２３からの可能な、すなわち確率ベースの決定４２０の出力に対するＰＡＭ４変調が、［−３、−１、１、３］^＊ｈ０から選択される値、すなわちＰＡＭ４変調のための可能な決定に対する理想化された値または信号レベルであることを仮定しており、ここでｈ０はスライサレベルである。しかしながら、別の実施態様では、決定４２０出力の可能な状態はこの例における状態とは異なることがあり得る。使用することができる他のタイプの変調は、直交振幅変調（「ＱＡＭ」）、周波数シフトキーイング（「ＦＳＫ」）変調、または位相シフトキーイング（「ＰＳＫ」）変調の形態を含む。二進ＰＳＫ（「ＢＰＳＫ」）変調の場合、可能な結果に対して理想化される値は［−１、１］である。

既に説明したように、変調信号２１は、ＡＤＣ１０５にアナログ信号１０４を提供するための、ＣＴＬＥブロック１０３を含む第１の信号処理ブロック１０１を介して処理される。ＡＤＣ１０５は、このようなアナログ信号１０４の入力に対するデジタルサンプル１０６を出力する。デジタルサンプル１０６は、通常、既に説明したように、また、簡潔にするためにＦＦＥ／ＤＦＥ／スライサブロック４１０として概略的に示されているＦＦＥ１１２、ＤＦＥ１１３およびスライサ１２３を介して処理される。第１の信号処理ブロック１０１、ＡＤＣ１０５、およびＦＦＥ／ＤＦＥ／スライサブロック４１０は、ＣＴＬＥ適合ループ４００のうちのフィードフォワード経路部分のものであってもよい。ＣＴＬＥ適合ループ４００のフィードバック経路部分は、通信チャネル２０へのＣＴＬＥ適合のためのチャネル予測ブロック１５５およびＣＴＬＥ適合ブロック１５６を含む。

チャネル予測ブロックは、遅延器４０１、減算器４０２、誤差蓄積器４０３、および予測チャネルブロック４０４を含む。この例では、遅延器４０１は、ＡＤＣ１０５から出力されるデジタルサンプル１０６であるｘ_ｋを受け取るためのノード１６１に結合された固定遅延器である。予測チャネルブロック４０４は、遅延器４０１から出力される、ＡＤＣ１０５からのデジタルサンプル１０６に対応する予測ＡＤＣデジタルサンプル４１４を生成するために、スライサ１２３の出力決定４２０、すなわちＦＦＥ／ＤＦＥ／スライサブロック４１０から出力される、遅延器１２６を通過した後の決定を受け取るためのノード１６２に結合されている。実質的には、予測ＡＤＣデジタルサンプル４１４は予測チャネル出力である。

遅延器４０１から出力される、ＡＤＣ１０５からのデジタルサンプル１０６は、減算器４０２の＋ポートに提供され、予測チャネルブロック４０４によって生成されるデジタル予測ＡＤＣサンプル４１４は、減算器４０２の−ポートに提供される。実際のＡＤＣサンプル１０６と減算器４０２から出力される予測ＡＤＣサンプル４１４の差が誤差４１２である。誤差４１２は誤差蓄積器４０３に提供することができ、誤差蓄積器４０３は、蓄積された誤差４１３を予測チャネルブロック４０４への誤差調整ループ４１８のフィードバック入力として提供することができる。

予測チャネルブロック４０４は、この例では５タップデジタル有限インパルス応答フィルタであるＮタップフィルタを含むことができるが、他の実施態様では、５個より少ないタップまたは５個より多いタップをこのようなフィルタに使用することができる。通常、予測チャネルブロック４０４のデジタル有限インパルス応答フィルタは、ＡＤＣ１０５に対する理想化された予測ＡＤＣデジタルサンプル４１４を提供するために出力決定４２０を畳み込み、ＡＤＣ１０５に対する理想化された予測ＡＤＣデジタルサンプル４１４は、減算器４０２によって、該理想化された予測ＡＤＣデジタルサンプル４１４に対応する実際のＡＤＣデジタルサンプル１０６と比較することができる。

このような予測チャネルブロック４０４は、矢印４０５によって概略的に示されるように、蓄積された誤差４１３に応答して調整することができる。これに関して、予測チャネルブロック４０４は、チャネル適合のために、蓄積された誤差４１３への調整のために最小平均二乗（「ＬＭＳ」）化するように構成することができる。この例では、ＬＭＳ適合は、等価チャネル、すなわち送信機１０、通信チャネル２０、ＡＧＣ１０２、ＣＴＬＥ１０３、およびＡＤＣ１０５の組合せである通信チャネル２０（「等価チャネル」）の等価表現のためのチャネル係数の予測、すなわち予測チャネル係数４１７を獲得するために使用される。しかしながら他の例では他のタイプの適合実施態様を使用することができる。

チャネル予測ブロック１５５は、実質的には等価チャネルについての予測チャネルインパルス応答であるチャネル係数の予測４１７をＣＴＬＥ適合ブロック１５６に提供する。ＣＴＬＥ適合ブロック１５６は、受け取ったチャネル係数の予測４１７に対応する、このような等価チャネルに対するチャネル周波数応答を獲得するように構成することができる。このようなチャネル周波数応答から、高周波ブーストをＣＴＬＥに対して使用すべきかどうかを決定することができる。ＣＴＬＥ適合ブロック１５６は、ＣＴＬＥブロック１０３の高周波ブーストを制御し、この場合、ＣＴＬＥブロック１０３は、等化の目的のために高周波数ブーストを使用する。これに関して、ＡＤＣは、従来、雑音およびいくらかの高周波誤差を有している。誤差蓄積器４０３は、高周波雑音および誤差をフィルタ除去するためのデジタル低域通過フィルタを含むことができる。

ＣＴＬＥ適合ブロック１５６について、図５Ａ〜５Ｄを追加的に参照して、５個のタップ［ｆ_０、ｆ_１、ｆ_２、ｆ_３、ｆ_５］を有する予測チャネルブロック４０４に基づいてさらに説明する。これに関して、ＤＣ応答５０１およびナイキスト応答５０２は、それぞれ図５Ａおよび図５Ｂに示されているように個々に決定することができ、このような応答５０１および５０２は、ＣＴＬＥブロック１０３の高周波ブーストが適切に設定されているかどうかを決定するためにＣＴＬＥ適合ブロック１５６に提供することができる。

ＣＴＬＥ適合ブロック１５６は、高い閾値（「ｔｈ＿ｈ」）信号４１５を介して高い閾値を受け取り、低い閾値（「ｔｈ＿ｌ」）信号４１６を介して低い閾値を受け取るように結合することができる。このような高い閾値および低い閾値は、ＣＴＬＥ適合ブロック１５６の中にプログラムすることができる。ＣＴＬＥ適合ブロック１５６は、ＤＣ応答５０１と高い閾値信号４１５を介して提供されるこのような高い閾値とを乗算することによって高い周波数閾値（「ｆ＿ｈ」）を生成するように構成することができる。同様に、ＣＴＬＥ適合ブロック１５６は、ＤＣ応答５０１と低い閾値信号４１６を介して提供されるこのような低い閾値とを乗算することによって低い周波数閾値（「ｆ＿ｌ」）を生成するように構成することができる。

通常、ＣＴＬＥ適合ループ４００は、ＦＦＥ／ＤＦＥ適合に関して独立して動作することができ、これはループ相互作用の低減に有用であり得る。これに関して、ＦＦＥ／ＤＦＥ／スライサブロック４１０は、理想化された決定値のみを提供し、したがってこれらの離散値は、ＦＦＥ／ＤＦＥ適合に関してＣＴＬＥ適合ループ４００を独立して動作させるために、ＦＦＥ／ＤＦＥ適合に関して十分に区別可能にされる。

デジタルフィードバック経路を有するＣＴＬＥ適合ループ４００は、ＣＴＬＥブロック１０３を調整するために使用され、また、このフィードバックは、フーリエ変換を使用することなく実施されることを理解されたい。むしろ、ＣＴＬＥ適合は、予測チャネルのＤＣ応答とナイキスト応答の比を使用する。

ＣＴＬＥ適合ブロック１５６は、周波数応答に関するＣＴＬＥ適合誤差５１０を決定するように構成することができる。この例では３つの可能な誤差状態、すなわち高い誤差状態５０２、中間の誤差状態５０３、および低い誤差状態５０４が存在する。この例では、「μ」は、ＣＴＬＥ適合ループ４００の帯域幅のプログラム可能な制御のためにプログラムすることができる更新利得値５１１である。ＣＴＬＥ適合ブロック１５６は、現在のｋｈ値５１３を有するＣＴＬＥフィードバック信号１０９を提供することができ、ｋｈは、ＣＴＬＥブロック１０３によって生成される高周波ブーストの量を決定する。通常、ｋｈ値が大きくなるにつれて、より大量の高周波ブーストが使用される。

通常、ナイキスト応答５０２が低い周波数閾値（「ｆ＿ｌ」）未満である場合、ＣＴＬＥブロック１０３内の周波数応答は過剰に小さく調整されており、増大すべきであり、すなわち誤差状態５０４が選択される。高い周波数閾値（「ｆ＿ｈ」）がナイキスト応答周波数５０２未満である場合、ＣＴＬＥブロック１０３内の周波数応答は過剰に大きく調整されており、低減すべきであり、すなわち誤差状態５０２が選択される。ナイキスト応答周波数が低い周波数閾値（「ｆ＿ｌ」）以上、高い周波数閾値（「ｆ＿ｈ」）以下の間に存在する場合、ＣＴＬＥブロック１０３内の周波数応答は適切に調整されており、すなわち誤差状態５０３が選択され、したがってＣＴＬＥブロック１０３内の変更は生じない。

ＣＴＬＥ適合ブロック１５６は、現在のｋｈ値５１３を指示するために、ＣＴＬＥブロック１０３に入力される制御フィードバックとしてＣＴＬＥフィードバック信号１０９を提供することができる。このＣＴＬＥフィードバック信号１０９はデジタル信号であり、したがってこのようなデジタルフィードバック制御は、ＣＴＬＥブロック１０３によるアナログ調整のために使用することができる。

式５００のように、現在のｋｈ値５１３は、その前のｋｈ値５１２、すなわちＣＴＬＥ適合ブロック１５６に記憶されている、ＣＴＬＥに対するその前の制御信号＋選択された誤差値５１０×ＣＴＬＥ適合ブロック１５６に記憶されている更新利得値μ５１１、に等しい値に設定することができる。この例では、このような誤差値５１０は、既に説明したように、ナイキスト応答５０２が高い閾値周波数および低い閾値周波数に対してどこにあるかに応じて＋１、０、または−１のいずれかにすることができる。要するにＣＴＬＥ適合ブロック１５６は、フィードバック制御信号１０９の現在のバージョン、すなわち既に説明したように、このようなフィードバック制御信号１０９のその前のバージョンすなわち値５１２＋誤差５１０×更新利得値５１１、に等しい値として値５１３を出力するように構成することができる。

図６は、受信機１００の受信機適合ブロック１５０のための例示的なスライサ適合ループ６００を示すブロック図である。この場合も、この実施態様は、図１のスライサ１２３からの可能な決定４２０の出力に対するＰＡＭ４変調が、［−３、−１、１、３］^＊ｈ０から選択される値、すなわちＰＡＭ４変調のための可能な決定に対する理想化された値または信号レベルであることを仮定している。しかしながら、別の実施態様では、決定４２０出力の可能な状態は、この例における状態とは異なることがあり得る。使用することができる他のタイプの変調は、既に説明したように、ＱＡＭ変調、ＦＳＫ変調、またはＰＳＫ変調の形態を含む。スライサブロック１２３の動作は、以下のように数学的に概ね説明することができる。Ｙ_ｋを図１のノード１１６でｋ番目に等化されたサンプルとする。この場合、対応するスライサ出力

は、以下の式によって与えることができる。

既に説明したように、変調信号２１は、ＡＤＣ１０５にアナログ信号１０４を提供するための第１の信号処理ブロック１０１を介して処理される。ＡＤＣ１０５は、このようなアナログ信号１０４の入力に対するデジタルサンプル１０６を出力する。デジタルサンプル１０６は、通常、既に説明したように、また、簡潔にするためにＦＦＥ／ＤＦＥ／スライサブロック４１０として概略的に示されているＦＦＥ１１２、ＤＦＥ１１３、およびスライサ１２３を介して処理される。ＦＦＥ／ＤＦＥ／スライサブロック４１０は、スライサ適合ループ６００のうちのフィードフォワード経路部分のものであってもよい。スライサ適合ループ６００のフィードバック経路部分は、通信チャネル２０へのＣＴＬＥ適合のためのＡＤＣ ＡＢＳ平均決定ブロック１５８およびスライサ適合ブロック１５３を含むことができる。

この例示的実施態様では、ＡＤＣ ＡＢＳ平均決定ブロック１５８は、遅延器６０１、絶対値ブロック６０２、および平均または平均化ブロック６０３を含む。この例では、遅延器６０１は、ＡＤＣ１０５から出力されるデジタルサンプル１０６であるｘ_ｋを受け取るためのノード１６１に結合された固定遅延器である。スライサ適合ブロック１５３は、スライサ１２３の出力決定４２０、すなわちＦＦＥ／ＤＦＥ／スライサブロック４１０から出力される、遅延器１２６を通過した後の決定を受け取るためのノード１６２に結合されており、

はｋ番目の記号の決定であり、

は（ｋ−１）番目の記号の決定である。

スライサ適合ブロック１５３は、ＦＦＥ／ＤＦＥ／スライサブロック４１０の第２の信号処理ブロック１１１の減算器１２４によって出力された誤差ｅ_ｋをノード１６３から受け取るためにノード１６３に結合することができる。個々の誤差ｅ_ｋは、ノード１１６における等化サンプルとスライサ１２３における理想記号出力の差である。

スライサ適合ループ６００について、図７Ａおよび図７Ｂを追加的に参照してさらに説明する。遅延器６０１から出力される、ＡＤＣ１０５からのデジタルサンプル１０６は、ＡＤＣ１０５からのデジタルサンプル１０６毎に絶対値を出力するために絶対値ブロック６０２に提供される。絶対値ブロック６０２によって出力されるこれらの絶対値は、このようなデジタルサンプル１０６に対する平均値ｘ＿ｍｅａｎを獲得するために平均化ブロック６０３に提供することができる。平均値信号６１３は、スライサ適合ブロック１５３に平均値ｘ＿ｍｅａｎを提供するために使用することができる。スライサ適合ブロック１５３は、スライサ１２３に入力されるフィードバックとして更新された、すなわち調整されたスライサレベルｈ０（「更新されたｈ０」）１２８に対して構成することができる。スライサ適合ブロック１５３は、更新ｈ０ １２８を提供するために、図７Ａおよび図７Ｂの式に従って構成することができる。式７００によれば、中間更新ｈ０ １３０は、すぐ前のｈ０ ７０１＋値μ７１１×ｋ番目の決定４２０

×誤差６２０の符号の乗算の結果に等しい値に設定される。この例では、「μ」は更新利得値７１１であり、これは、スライサ適合ループ６００の帯域幅のプログラム可能な制御のためにプログラムすることができ、スライサ適合ブロック１５３に記憶することができる。さらに、中間更新ｈ０すなわち中間更新スライサレベル入力１３０を決定した後、このような中間更新スライサレベルｈ０ １３０を使用して更新スライサレベルｈ０ １２８を決定することができる。

スライサブロック１２３によって使用される更新スライサレベルｈ０ １２８は、式７０２、７０３および７０４を使用して、式７００からの中間更新スライサレベルｈ０ １３０を処理することによって得ることができる。式７００からの更新スライサレベルｈ０ １３０が、式７０２のように、プログラム可能な値であってもよい、ｘ＿ｍｅａｎ値を２で割ってΔ_ｈを加えた値に等しい上限７１３より大きい場合、更新スライサレベル１２８は、このような上限に等しい値に設定される。式７００からの更新スライサレベルｈ０ １３０が、式７０４のように、プログラム可能な値であってもよい、ｘ＿ｍｅａｎ値を２で割ってΔ_ｌを引いた値に等しい下限７１２未満である場合、更新スライサレベルｈ０ １２８は、このような下限に等しい値に設定される。式７０２および７０４の不等式がいずれも真ではない場合、式７００からの更新スライサレベル１３０に関しては何もなされない。式７０２、７０３および７０４に従って処理した後、更新スライサレベルｈ０ １２８は、スライサブロック１２３によって使用することができる。

これに関して、式７０２および７０４は、部分的には、ＡＤＣ１０５から出力されるデジタルサンプル１０６中にＩＳＩが存在しない場合、ｘ＿ｍｅａｎが２×現在のスライサレベルｈ０に等しいことに基づき得る。これは、スライサ適合ループ６００によるｈ０適合に縛られたｘ＿ｍｅａｎであるため、ｈ０の値は、通常、このようなｈ０適合とＦＦＥ／ＤＦＥ適合の間の相互作用を小さくするために使用することができるＤＦＥ誤差を使用してではなく、ＡＤＣ絶対値平均によって決定することができる。したがって、通常、スライサ適合ブロック１５３は、更新スライサレベル１２８を提供するために、主としてデジタルサンプル１０６の絶対値の平均から決定される下限７１２および上限７１３に関して中間更新スライサレベル１３０を処理するように構成することができる。

図８は、受信機１００の受信機適合ブロック１５０のための例示的なボーレートタイミング回復ループ８００を示すブロック図である。この場合も、この実施態様は、図１のスライサ１２３からの可能な決定４２０の出力に対するＰＡＭ４変調が、［−３、−１、１、３］^＊ｈ０から選択される値、すなわちＰＡＭ４変調のための可能な決定に対する理想化された値または信号レベルであることを仮定している。しかしながら、別の実施態様では、決定４２０出力の可能な状態は、この例における状態とは異なることがあり得る。使用することができる他のタイプの変調は、既に説明したように、ＱＡＭ変調、ＦＳＫ変調、またはＰＳＫ変調の形態を含む。

既に説明したように、変調信号２１は、ＡＤＣ１０５にアナログ信号１０４を提供するための第１の信号処理ブロック１０１を介して処理される。ＡＤＣ１０５は、このようなアナログ信号１０４の入力に対するデジタルサンプル１０６を出力する。デジタルサンプル１０６は、通常、既に説明したように、また、簡潔にするためにＦＦＥ／ＤＦＥ／スライサブロック４１０として概略的に示されているＦＦＥ１１２、ＤＦＥ１１３およびスライサ１２３を介して処理される。ＡＤＣ１０５およびＦＦＥ／ＤＦＥ／スライサブロック４１０は、ボーレートタイミング回復ループ８００のうちのフィードフォワード経路部分のものであってもよい。

ボーレートタイミング回復ループ８００のフィードバック経路部分は、通信チャネル２０のためのボーレートタイミング回復のためのＭＭＳＥ ＣＤＲブロック１５１を含むことができる。通常、ＭＭＳＥ ＣＤＲブロック１５１は、二乗平均化誤差

を最小化するように構成され、ｅ_ｋ６２０は、ノード１１６における等化サンプルと、スライサブロック１２３からの決定すなわち出力ノード１６３との差である。

ＭＭＳＥ ＣＤＲブロック１５１は、位相誤差ブロック８０１、ループフィルタ８０２、および位相補間器８０３を含むことができる。位相誤差ブロック８０１は、係数ｈ１ １２９を受け取るように結合することができ、また、ＦＦＥ／ＤＦＥ／スライサブロック４１０の第２の信号処理ブロック１１１の出力ノード１６２および１６３にそれぞれ結合することができる。位相誤差ブロック８０１は、出力ノード１６２からスライサ１２３の出力決定４２０、すなわちＦＦＥ／ＤＦＥ／スライサブロック４１０から出力される、遅延器１２６を通過した後の決定を受け取ることができる。位相誤差ブロック８０１は、出力ノード１６３から、減算器１２４によって出力される差すなわち誤差、すなわち再等化サンプル１１６と、遅延器１２６からの出力に先立ってスライサ１２３から出力される対応する決定４２０との差を受け取ることができ、この差は、対応するｋ番目の等化サンプルに対する等化誤差ｅ_ｋ６２０である。

ボーレートタイミング回復ループ８００について、図９Ａおよび図９Ｂを追加的に参照してさらに説明する。位相誤差は、式９００および９１０に従って決定することができる。したがって位相誤差ブロック８０１は、位相誤差信号８１１を介して位相誤差を提供するために、式９００および９１０に従って構成することができ、ｔｅ_ｋはタイミング誤差勾配であり、ｙ_ｋは、ＦＦＥ１１２の出力における予測理想信号、すなわち等化サンプル１１４である。したがって式９００では、ｋは等化サンプル１１４の指数であり、「ｔｅ」はタイミング誤差に対するものである（すなわちｔｅ_ｋ−１は、（ｋ−１）番目のサンプルに対する位相誤差に対応する変数であり、ｅ_ｋ−１は時間ｋ−１における等化誤差であり、ｙ_ｋおよびｙ_ｋ−２は、ＦＦＥ１１２における対応する等化サンプル１１４出力のそれぞれ時間ｋおよび時間ｋ−２における予測理想信号サンプルである）。

ループフィルタ８０２は、このような位相誤差信号８１１を介して位相誤差ブロック８０１から位相誤差を受け取るように結合することができる。この例ではデジタル低域通過フィルタであるループフィルタ８０２は、位相補間器８０３にフィルタリング済み位相誤差信号８１２を介して低域通過フィルタリング済み位相誤差を提供するために、このような位相誤差中の高周波雑音および誤差をフィルタ除去するために使用することができる。デジタル−アナログ変換器（「ＤＡＣ」）、電圧制御発振器（「ＶＣＯ」）および他の知られている構成要素を含むことができる位相補間器８０３は、ループフィルタ８０２から出力されるこのような低域通過フィルタリング済み位相誤差に応答して、ＡＤＣ１０５のサンプリング位相を調整するように構成することができる。これに関して、位相補間器８０３は、矢印１０７によって概略的に示されるように、ＡＤＣ１０５のサンプリング位相を調整するためにＡＤＣ１０５に入力されるフィードバックのためのサンプリング位相調整信号１１０を出力することができる。

図１０は、図１の受信機１００の適合受信プロセス１０００を示す流れ図である。したがって適合受信プロセス１０００は、図１から図１０を同時に参照してさらに説明される。

１００１で、通信チャネル２０からの変調信号２１を受信することができる。１００２で、アナログ信号１０４を提供するために、それぞれＡＧＣブロック１０２およびＣＴＬＥブロック１０３を使用して変調信号２１の利得制御および連続時間線形等化を実施することができる。

１００３で、ＡＤＣ１０５を使用してアナログ信号１０４をデジタルサンプル１０６に変換することができる。１００４で、等化サンプル１１４を提供するために、ＦＦＥブロック１１２を使用してデジタルサンプル１０６のフィードフォワード等化を実施することができる。１００５で、再等化サンプル１１６を提供するために、ＤＦＥブロック１１３を使用して等化サンプル１１４の決定フィードバック等化を実施することができる。１００６で、変調信号２１の変調タイプに対応する決定４２０を提供するために、スライサ１２３を使用して再等化サンプル１１６をスライスすることができる。

利用可能なデジタルサンプル１０６を使用して、１００７で、フィードバック信号１０８の生成で既に説明したように、ＡＧＣ適合ブロック１５７を使用してＡＧＣ適合フィードバックを生成し、ＡＧＣブロック１０２を通信チャネル２０に合わせて調整するために操作１００２にフィードバックすることができる。したがって、１０１７で、１００２の操作を継続するためにこのようなフィードバックに応答してＡＧＣブロック１０２を調整することができる。

利用可能な決定４２０を使用して、１００８で、フィードバック信号１０９の生成で既に説明したように、チャネル予測ブロック１５５およびＣＴＬＥ適合ブロック１５６を使用してＣＴＬＥ適合フィードバックを生成し、ＣＴＬＥブロック１０３を通信チャネル２０に合わせて調整するために操作１００２にフィードバックすることができる。したがって１０１８で、１００２の操作を継続するために、このようなフィードバックに応答してＣＴＬＥブロック１０３を調整することができる。

利用可能な決定４２０ならびに該決定４２０に関連する誤差６２０を使用して、１００９で、ｈ０係数１２８の生成で既に説明したように、平均決定ブロック１５８およびスライサ適合ブロック１５３を使用してスライサ適合フィードバックを生成し、通信チャネル２０に合わせて調整するためにスライサ１２３に入力されるｈ０係数すなわちスライサレベルを調整するために操作１００６にフィードバックすることができる。これは、操作１００６へのｈ０係数１２８のフィードバックにより概略的に示されている。

利用可能な決定４２０ならびに該決定４２０に関連する誤差６２０およびｈ１係数を使用して、１０１０で、既に説明したように、ＭＭＳＥ ＣＤＲブロック１５１によってサンプリング位相調整信号１１０を生成することができる。１０１１で、既に説明したように、通信チャネル２０に適合させるためのボーレートタイミング回復のためのサンプリング位相調整信号１１０に応答して、ＡＤＣ１０５のサンプリング位相を調整することができる。

また、プロセス１０００の操作１００４から１００６に関連し得る、既に説明した遅延器の後の利用可能なデジタルサンプル１０６を同じく使用して、１０１２で、事前フィルタリング済み出力１７１を提供するために、前置フィルタ１３２を使用してデジタルサンプル１０６を事前フィルタリングすることができる。１０１３で、予測残留ＩＳＩ出力１７２を提供するために、ＤＦＩＲフィルタ１３３を使用して決定４２０をデジタル的に有限インパルス応答フィルタリングすることができる。１０１４で、デジタル差信号である等化信号１７３を提供するために事前フィルタリング済み出力１７１中の残留ＩＳＩを小さくするために、減算器１３４を使用して事前フィルタリング済み出力１７１から予測残留ＩＳＩ出力１７２を減算することができる。任意選択で、１０１５で、結合等化信号を提供するために、ダイバーシティ結合器１３７を使用してデジタル差信号１７３および再等化サンプル１１６をダイバーシティ結合することができる。任意選択で、結合操作１０１５を迂回して、減算操作１０１４の出力からの等化信号１７３のスライスへ直接進行することができる。１０１６で、データ出力１４１または１４２を提供するために、例えばデータスライサ１３６または１３９などのデータスライサによって等化信号１７３または結合等化信号１７４のいずれかをスライスすることができる。このようなデータ出力１４１および１４２は直列データであり、また、このような直列データは、下流側で並列データに変換することができるが、簡潔にするために図には示されず、また、非限定的である。

本明細書において説明される例のうちの１つまたは複数はＦＰＧＡの中で実現することができるため、このようなＩＣの詳細な説明を提供する。しかしながら、他のタイプのＩＣも本明細書において説明される技術から利益を受けることができることを理解されたい。

プログラマブル論理デバイス（「ＰＬＤ」）は、特定の論理関数を実施するようにプログラムすることができるよく知られているタイプの集積回路である。ＰＬＤの１つのタイプであるフィールドプログラマブルゲートアレイ（「ＦＰＧＡ」）は、典型的にはプログラマブルタイルのアレイを含む。これらのプログラマブルタイルは、例えば入力／出力ブロック（「ＩＯＢ」）、構成可能論理ブロック（「ＣＬＢ」）、専用ランダムアクセスメモリブロック（「ＢＲＡＭ」または「ＤＲＡＭ」）、乗算器、デジタル信号処理ブロック（「ＤＳＰ」）、プロセッサ、クロックマネジャ、遅延固定ループ（「ＤＬＬ」）等を含むことができる。本明細書において使用される場合、「を含む」および「を含んでいる」は、限定なく含んでいることを意味する。

個々のプログラマブルタイルは、典型的にはプログラマブル相互接続およびプログラマブル論理の両方を含む。プログラマブル相互接続は、典型的には、プログラマブル相互接続点（「ＰＩＰ」）によって相互接続される長さが変化する極めて多数の相互接続線を含む。プログラマブル論理は、例えば関数発生器、レジスタ、算術論理等を含むことができるプログラマブル要素を使用してユーザ設計の論理を実現する。

プログラマブル相互接続およびプログラマブル論理は、典型的には、プログラマブル要素を構成する方法を定義した構成データのストリームを内部構成メモリセルにロードすることによってプログラムされる。構成データは、メモリから（例えば外部ＰＲＯＭから）読み出すことができ、または外部デバイスによってＦＰＧＡに書き込むことができる。次に、個々のメモリセルの集合的な状態がＦＰＧＡの関数を決定する。

別のタイプのＰＬＤは、複合プログラマブル論理デバイスすなわちＣＰＬＤである。ＣＰＬＤは、互いに接続され、かつ、相互接続スイッチマトリックスによって入力／出力（「Ｉ／Ｏ」）資源に接続された２つまたはそれ以上の「関数ブロック」を含む。ＣＰＬＤの関数ブロックの各々は、プログラマブル論理アレイ（「ＰＬＡ」）デバイスおよびプログラマブルアレイ論理（「ＰＡＬ」）デバイスに使用される２レベルＡＮＤ／ＯＲ構造と同様の２レベルＡＮＤ／ＯＲ構造を含む。ＣＰＬＤでは、構成データは、典型的には不揮発性メモリ内のチップ上に記憶される。いくつかのＣＰＬＤでは、構成データは、不揮発性メモリ内のチップ上に記憶され、次に、初期構成（プログラミング）シーケンスの一部として揮発性メモリにダウンロードされる。

これらのプログラマブル論理デバイス（「ＰＬＤ」）のすべてに対して、デバイスの機能性は、その目的のためにデバイスに提供されるデータビットによって制御される。データビットは、揮発性メモリ（例えばＦＰＧＡおよびいくつかのＣＰＬＤで使用されているようなスタティックメモリセル）、不揮発性メモリ（例えばいくつかのＣＰＬＤで使用されているようなＦＬＡＳＨメモリ）または任意の他のタイプのメモリセルに記憶することができる。

他のＰＬＤは、デバイス上の様々な要素をプログラム可能に相互接続する金属層などの処理層を適用することによってプログラムする。これらのＰＬＤはマスクプログラマブルデバイスとして知られている。また、ＰＬＤは、例えばヒューズまたはアンチヒューズ技術を使用して他の方法で実現することも可能である。「ＰＬＤ」および「プログラマブル論理デバイス」という用語は、これらの例示的デバイスに限定されず、部分的にのみプログラマブルであるデバイスも包含する。例えばＰＬＤの１つのタイプは、ハードコード化トランジスタ論理と該ハードコード化トランジスタ論理をプログラム可能に相互接続するプログラマブルスイッチファブリックの組合せを含む。

上で言及したように、最新のＦＰＧＡは、いくつかの異なるタイプのプログラマブル論理ブロックをアレイで含むことができる。例えば図１１は、マルチギガビットトランシーバ（「ＭＧＴ」）１１０１、構成可能論理ブロック（「ＣＬＢ」）１１０２、ランダムアクセスメモリブロック（「ＢＲＡＭ」）１１０３、入力／出力ブロック（「ＩＯＢ」）１１０４、構成およびクロッキング論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）１１０５、デジタル信号処理ブロック（「ＤＳＰ」）１１０６、専用入力／出力ブロック（「Ｉ／Ｏ」）１１０７（例えば構成ポートおよびクロックポート）、およびデジタルクロックマネジャなどの他のプログラマブル論理１１０８、アナログ−デジタル変換器、システム監視論理等を含む極めて多数の異なるプログラマブルタイルを含むＦＰＧＡアーキテクチャ１１００を図解したものである。また、いくつかのＦＰＧＡは、専用プロセッサブロック（「ＰＲＯＣ」）１１１０をも含む。

いくつかのＦＰＧＡでは、個々のプログラマブルタイルは、個々の隣接するタイル内の対応する相互接続要素への標準化された接続、および個々の隣接するタイル内の対応する相互接続要素からの標準化された接続を有するプログラマブル相互接続要素（「ＩＮＴ」）１１１１を含む。したがってプログラマブル相互接続要素は、総合すると、図解されているＦＰＧＡのためのプログラマブル相互接続構造を実現している。また、プログラマブル相互接続要素１１１１は、図１１の一番上に含まれている例によって示されているように、同じタイル内のプログラマブル論理要素への接続、および同じタイル内のプログラマブル論理要素からの接続を同じく含む。

例えばＣＬＢ１１０２は、ユーザ論理に加えて単一のプログラマブル相互接続要素（「ＩＮＴ」）１１１１を実現するようにプログラムすることができる構成可能論理要素（「ＣＬＥ」）１１１２を含むことができる。ＢＲＡＭ１１０３は、１つまたは複数のプログラマブル相互接続要素に加えて、ＢＲＡＭ論理要素（「ＢＲＬ」）１１１３を含むことができる。典型的には、タイルに含まれる相互接続要素の数はタイルの高さで決まる。描かれている実施形態では、ＢＲＡＭタイルは、５個のＣＬＢと同じ高さを有しているが、他の数（例えば４個）も同じく使用することができる。ＤＳＰタイル１１０６は、適切な数のプログラマブル相互接続要素に加えて、ＤＳＰ論理要素（「ＤＳＰＬ」）１１１４を含むことができる。ＩＯＢ１１０４は、プログラマブル相互接続要素１１１１の１つの実例に加えて、例えば入力／出力論理要素（「ＩＯＬ」）１１１５の２つの実例を含むことができる。当業者には明らかであるように、例えばＩ／Ｏ論理要素１１１５に典型的に接続される実際のＩ／Ｏパッドは、入力／出力論理要素１１１５の区域に限定されない。

描かれている実施形態では、ダイの中心に近い水平方向の区域（図１１に示されている）は、構成、クロックおよび他の制御論理のために使用される。この水平方向の区域すなわち列から延びている垂直方向の列１１０９は、ＦＰＧＡの広さ全体にわたってクロックおよび構成信号を分配するために使用される。

図１１に図解されているアーキテクチャを利用しているいくつかのＦＰＧＡは、ＦＰＧＡの大きな部分を構築している規則的な列構造を中断する追加論理ブロックを含む。この追加論理ブロックは、プログラマブルブロックおよび／または専用論理であってもよい。例えばプロセッサブロック１１１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にわたっている。

図１１には、例示的なＦＰＧＡアーキテクチャのみを図解することが意図されていることに留意されたい。例えば行中の論理ブロックの数、行の相対幅、行の数および順序、行に含まれている論理ブロックのタイプ、論理ブロックの相対サイズ、および図１１の一番上に含まれている相互接続／論理実装は、単に例示的なものにすぎない。例えば実際のＦＰＧＡでは、ユーザ論理の有効な実現を容易にするために、典型的には、ＣＬＢが出現するところではどこにでもＣＬＢの複数の隣接する行が含まれているが、隣接するＣＬＢ行の数は、ＦＰＧＡの総合サイズに応じて変化する。

以上は、例示的装置および／または方法を説明したものであるが、本発明の範囲を逸脱することなく、本明細書において説明される１つまたは複数の態様に従って他の例およびさらに他の例を考案することが可能であり、本発明の範囲は、以下の特許請求の範囲およびその等価物によって決定される。ステップを列記している請求項は、ステップの何らかの順序を示唆しているわけではない。商標は、各自の所有者の財産である。

Claims (13)

1. 受信機であって、
   通信チャネルに結合された第１の信号処理ブロックであって、
   変調信号を受信してアナログ信号を提供するための自動利得制御（「ＡＧＣ」）ブロックおよび連続時間線形等化（「ＣＴＬＥ」）ブロックと、
   前記アナログ信号をデジタルサンプルに変換するためのアナログ−デジタル変換器（「ＡＤＣ」）と、
   前記デジタルサンプルを等化して等化サンプルを提供するためのフィードフォワード等化（「ＦＦＥ」）ブロックと
   を備える第１の信号処理ブロックと、
   第２の信号処理ブロックであって、
   前記等化サンプルを受け取って再等化サンプルを提供するための決定フィードバック等化（「ＤＦＥ」）ブロックと、
   前記ＤＦＥブロックに結合され、決定を提供するために、前記再等化サンプルをスライスするためのスライサと
   を備える第２の信号処理ブロックと、
   前記第１の信号処理ブロックおよび前記第２の信号処理ブロックに結合された受信機適合ブロックであって、前記通信チャネルへのＡＧＣ適合、ＣＴＬＥ適合、およびスライサ適合を提供するように構成された受信機適合ブロックと、
   予測干渉を提供するために前記決定を受け取るように構成されたフィルタと、
   前記デジタルサンプルに関連する実際の干渉を小さくするために前記デジタルサンプルおよび前記予測干渉を受け取るように構成された減算回路と
   を備え、
   前記フィルタが、予測残留符号間干渉（「ＩＳＩ」）を前記予測干渉として提供するための前記決定を受け取るためのデジタル有限インパルス応答（「ＤＦＩＲ」）フィルタであり、
   前記減算回路が前置フィルタおよび減算器を含み、前記前置フィルタが、事前フィルタリング済み出力を提供するための前記デジタルサンプルの部分応答等化および雑音整形のためのものであり、
   前記減算器が、等化信号を提供するための前記事前フィルタリング済み出力中の実際の残留ＩＳＩを小さくするために、前記事前フィルタリング済み出力および予測残留ＩＳＩを受け取るためのものである、受信機。
2. 前記受信機適合ブロックが、前記通信チャネルへの前記ＡＧＣ適合のためのＡＧＣ適合ブロックを含むＡＧＣ適合ループのフィードバック経路を含む、請求項１に記載の受信機。
3. 前記ＡＧＣ適合ブロックが、第１の計数器、第２の計数器、およびＡＧＣ適合モジュールを含み、
   前記第１の計数器が、リセット信号を提供するためにクロック信号および窓長さ信号を受け取るように結合され、
   前記第２の計数器が、計数信号を提供するために前記デジタルサンプルおよび前記リセット信号を受け取るように結合され、
   前記ＡＧＣ適合モジュールが、前記ＡＧＣブロックにフィードバック信号を提供するために前記計数信号、第１の飽和閾値信号、および第２の飽和閾値信号を受け取るように結合され、
   前記第１の計数器が、前記窓長さ信号に応答して設定される窓長さを有し、かつ、前記窓長さに対応する前記クロック信号のパルスの数に応答して前記リセット信号をアサートするように構成され、
   前記第２の計数器が、前記窓長さの間に受け取った前記デジタルサンプル中のＡＤＣ飽和状態の数を計数して、前記計数信号を介して前記計数を前記ＡＧＣ適合モジュールに提供するように構成され、
   前記ＡＧＣ適合モジュールが、前記フィードバック信号を現在の利得として出力するように構成され、
   前記現在の利得が、その前の利得＋誤差×更新利得値に等しく、
   前記誤差が、それぞれ前記第１の飽和閾値信号および前記第２の飽和閾値信号を介して提供される高い閾値および低い閾値と比べた前記計数を使用することによって選択される、
   請求項２に記載の受信機。
4. 前記受信機適合ブロックが、前記通信チャネルへの前記ＣＴＬＥ適合のためのＣＴＬＥ適合ブロックおよびチャネル予測ブロックを含むＣＴＬＥ適合ループのフィードバック経路を含む、請求項１または２に記載の受信機。
5. 前記スライサが、前記決定を提供するために前記再等化サンプルを受け取るためのものであり、
   前記チャネル予測ブロックが、前記通信チャネルの等価チャネルについての予測チャネル係数を提供するために前記デジタルサンプルおよび前記決定を受け取るためのものであり、
   前記ＣＴＬＥ適合ブロックが、前記ＣＴＬＥブロックにフィードバック信号を提供するために前記予測チャネル係数、第１の閾値信号、および第２の閾値信号を受け取るためのものであり、
   前記ＣＴＬＥ適合ブロックが、前記ＣＴＬＥブロックによる高周波ブースティングの量を制御するためにフィードバック信号を出力するように構成され、
   前記ＣＴＬＥ適合ブロックが、前記フィードバック信号の現在のバージョンを、その前のバージョンの前記フィードバック信号＋誤差×更新利得値に等しいものとして出力するように構成され、
   前記誤差が、それぞれ前記第１の閾値信号および前記第２の閾値信号を介して提供される高い閾値および低い閾値と比べたナイキスト応答を使用することによって選択される、
   請求項４に記載の受信機。
6. 前記受信機適合ブロックが、前記通信チャネルへの前記スライサ適合のためのスライサ適合ブロックおよび平均決定ブロックを含むスライサ適合ループのフィードバック経路を含む、請求項１、２または４のいずれか一項に記載の受信機。
7. 前記スライサが、前記決定を提供するために前記再等化サンプルを受け取るためのものであり、
   前記平均決定ブロックが、前記デジタルサンプルの平均を提供するために前記デジタルサンプルを受け取るためのものであり、
   前記スライサ適合ブロックが、前記デジタルサンプルに関連する誤差を受け取るために前記スライサおよび前記ＤＦＥブロックに結合され、前記スライサに更新スライサレベルを提供するために前記決定を受け取るように前記スライサに結合され、
   前記スライサ適合ブロックが、その前のスライサレベルに前記誤差の符号と更新利得値と前記決定とを互いに掛け合わせた乗算の結果を加えたレベルに等しいものとして中間更新スライサレベルを提供するように構成され、
   前記スライサ適合ブロックが、前記更新スライサレベルを提供するために、前記デジタルサンプルの絶対値の平均を使用することによって決定される下限および上限と比べた前記中間更新スライサレベルを処理するように構成される、
   請求項６に記載の受信機。
8. 前記受信機適合ブロックが、前記ＡＤＣのサンプリング位相を調整して前記通信チャネルに適合させるために前記ＡＤＣに入力されるフィードバックに対する最小平均二乗誤差（「ＭＭＳＥ」）クロックデータ回復（「ＣＤＲ」）ブロックを含むボーレートタイミング回復ループのフィードバック経路を含む、請求項１、２、４または６のいずれか一項に記載の受信機。
9. 前記スライサが、前記決定を提供するために前記再等化サンプルを受け取るためのものであり、
   前記ＭＭＳＥ ＣＤＲブロックが、前記決定を受け取るために前記スライサに結合され、前記デジタルサンプルに関連する誤差を受け取るために前記スライサおよび前記ＤＦＥブロックに結合され、
   前記ＭＭＳＥ ＣＤＲブロックがさらに、ｈ１係数を受け取るためのものであり、
   前記ＭＭＳＥ ＣＤＲブロックがフィードバック入力を提供するように構成され、
   前記ＭＭＳＥ ＣＤＲブロックが、
   ｔｅ_ｋ−１＝ｅ_ｋ−１（ｙ_ｋ−ｙ_ｋ−２）
   に従って、前記フィードバック入力に対する位相誤差を提供するように構成され、ここで、ｋは等化サンプルの指数であり、ｔｅ_ｋ−１は（ｋ−１）番目のサンプルに対する位相誤差であり、ｅ_ｋ−１は時間ｋ−１における等化誤差であり、ｙ_ｋおよびｙ_ｋ−２は、ＦＦＥブロックによって出力される、予測理想信号サンプルに対応する等化サンプルに対する、それぞれ時間ｋおよび時間ｋ−２における予測理想信号サンプルであり、
   前記ＭＭＳＥ ＣＤＲブロックが、
   

   

   に従ってｙ_ｋを提供するように構成される、
   請求項８に記載の受信機。
10. 前記スライサが第１のスライサであり、前記受信機が、
    結合等化信号を提供するために前記等化信号および前記再等化サンプルを受け取るためのダイバーシティ結合器と、
    データ出力信号を提供するために前記結合等化信号を受け取るための第２のスライサと
    をさらに備える、請求項１、２、４、６または８のいずれか一項に記載の受信機。
11. 受信のための方法であって、
    アナログ信号をデジタルサンプルに変換することと、
    等化サンプルを提供するために、前記デジタルサンプルを等化することと、
    再等化サンプルを提供するために、決定フィードバック等化（「ＤＦＥ」）ブロックを使用して前記等化サンプルを決定フィードバック等化することと、
    変調信号の変調タイプに対応する決定を提供するために、スライサを使用して前記再等化サンプルをスライスすることと、
    ＡＧＣブロックを通信チャネルに合わせて調整するために、ＡＧＣ適合ブロックを使用して自動利得制御（「ＡＧＣ」）適合フィードバックを生成することと、
    前記ＡＧＣ適合フィードバックを使用して前記ＡＧＣブロックを調整することと、
    ＣＴＬＥブロックを前記通信チャネルに合わせて調整するために、チャネル予測ブロックおよびＣＴＬＥ適合ブロックを使用して連続時間線形等化（「ＣＴＬＥ」）適合フィードバックを生成することと、
    前記ＣＴＬＥ適合フィードバックを使用して前記ＣＴＬＥブロックを調整することと、
    前記通信チャネルに適合させるように前記スライサに提供されるスライサレベルを調整するために、平均決定ブロックおよびスライサ適合ブロックを使用してスライサ適合フィードバックを生成することと、
    予測干渉を提供するために前記決定をフィルタリングすることと、
    前記予測干渉を使用して、前記デジタルサンプルに関連する実際の干渉を小さくすることと、
    事前フィルタリング済み出力を提供するために、前置フィルタを使用して前記デジタルサンプルを事前フィルタリングすることと、を含み、
    前記前置フィルタが、事前フィルタリング済み出力を提供するための前記デジタルサンプルの部分応答等化および雑音整形のためのものであり、
    前記フィルタリングすることが、予測残留ＩＳＩを前記予測干渉として提供するために、デジタル有限インパルス応答（「ＤＦＩＲ」）フィルタを使用して前記決定をデジタル的に有限インパルス応答フィルタリングすることを含み、
    前記小さくすることが、等化信号を提供するための前記事前フィルタリング済み出力中の残留符号間干渉（「ＩＳＩ」）を小さくするために、減算器を使用して前記事前フィルタリング済み出力から予測残留ＩＳＩを減算することを含む、
    方法。
12. 前記通信チャネルから前記変調信号を受信することと、
    前記アナログ信号を提供するために、それぞれ前記ＡＧＣブロックおよび前記ＣＴＬＥブロックを使用して前記変調信号を利得制御し、かつ、連続時間線形等化することと、
    を含み、
    前記アナログ信号は、アナログ−デジタル変換器（「ＡＤＣ」）を使用して前記デジタルサンプルに変換され、
    前記デジタルサンプルを等化することは、前記等化サンプルを提供するために、フィードフォワード等化（「ＦＦＥ」）ブロックを使用して前記デジタルサンプルをフィードフォワード等化することによって行われる、請求項１１に記載の方法。
13. 最小平均二乗誤差（「ＭＭＳＥ」）クロックデータ回復（「ＣＤＲ」）ブロックによってサンプリング位相調整信号を生成することと、
    前記通信チャネルに適合するように、ボーレートタイミング回復のための前記サンプリング位相調整信号に応答して前記ＡＤＣのサンプリング位相を調整することと、
    結合等化信号を提供するために、ダイバーシティ結合器を使用して前記等化信号と前記再等化サンプルを結合することと
    をさらに含む、請求項１２に記載の方法。

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