CN116171554A - 经接收数据的数据转换跟踪 - Google Patents

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CN116171554A CN202180054477.6A CN202180054477A CN116171554A CN 116171554 A CN116171554 A CN 116171554A CN 202180054477 A CN202180054477 A CN 202180054477A CN 116171554 A CN116171554 A CN 116171554A
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Abstract

信号调节电路系统(400)包含逻辑电路系统(402)、低通滤波器(404)及比较器电路系统(406)。所述逻辑电路系统(402)经配置以将来自数据单元序列的数据单元与之前的数据单元进行比较，并提供逻辑输出信号。所述低通滤波器(404)耦合到所述逻辑电路系统(402)，并且所述低通滤波器(404)经配置以基于所述逻辑输出信号提供所述数据单元序列的数据转换密度测量值。所述比较器电路系统(406)耦合到所述低通滤波器(404)，并且所述比较器电路系统(406)经配置以将所述数据转换密度测量值与阈值进行比较，并且基于与所述阈值的所述比较，指示所述数据单元序列中的破坏性模式。

Description

经接收数据的数据转换跟踪
技术领域
本公开通常涉及数据传输，且更具体地涉及经接收数据的数据转换跟踪。
背景技术
当传输器跨通信信道传输含有数据的信号(本文称为数据信号或信号)(例如高速数据(HSD)信号)时，离开信道的信号可相对于进入信道的信号而失真。失真补偿电路系统(例如均衡器或时钟及数据恢复(CDR)电路)可接收离开信道的信号，并在将信号提供给接收器之前对信号执行失真补偿。
发明内容
在一些情况下，例如在存在破坏性数据模式的情况下，一些或所有失真补偿电路系统可能无法可靠地执行其预期功能。如本文所使用的，破坏性数据模式是具有可导致电路以导致未能遵守性能或操作标准的方式操作或可导致电路完全失效的值、振幅或量值的模式的数据单元序列(例如，数据位序列)。在这个意义上，破坏性数据模式可被认为是失真补偿电路的“病态”数据序列或“病态”模式。在失真补偿电路是自适应的或执行自适应操作(也称为自适应)(举例来说，电路根据信道的变化条件、温度、电源电压或其它变化周期性地调谐)的情况下，在破坏性数据模式或病态模式期间操作失真补偿电路(例如自适应)可导致电路偏离其优选调谐。
所描述的实例可用于监测数据中的变化或转换，并检测数据单元序列中的破坏性数据模式。因此，失真补偿电路中的一或多者可在存在破坏性数据模式的情况下被选通，例如，暂停自适应或重新启动电路，并且在不存在破坏性数据模式的情况下，被允许完全操作，例如，恢复自适应。在没有一或多个所描述的实例的情况下，除了上述问题之外，在失真补偿电路系统包含均衡器及CDR电路的情况下，由失真补偿电路系统提供的信道覆盖范围扩展可降级近50％或更多。一或多个所描述的实例可减少或消除此覆盖范围扩展损失。此外，一或多个所描述的实例可防止均衡器及/或CDR电路系统失效，从而在存在破坏性数据模式的情况下维持数据信号的完整性。
在一个实例中，信号调节电路系统包含逻辑电路系统、低通滤波器及比较器电路系统。所述逻辑电路系统经配置以将来自数据单元序列的数据单元与之前的数据单元进行比较，并提供逻辑输出信号。所述低通滤波器耦合到所述逻辑电路系统，并且所述低通滤波器经配置以基于所述逻辑输出信号提供所述数据单元序列的数据转换密度测量值。所述比较器电路系统耦合到所述低通滤波器，并且所述比较器电路系统经配置以将所述数据转换密度测量值与阈值进行比较，并且基于与所述阈值的比较，指示所述数据单元序列中的破坏性模式。破坏性模式的指示可提供给失真补偿电路，使得失真补偿电路的至少一个方面或部分(例如自适应)可在不存在破坏性模式的情况下操作，并且在存在破坏性模式的情况下暂停或复位(本文通常称为“选通”或“被选通”)。
在另一实例中，信号调节电路系统包含数据转换跟踪电路系统及均衡器。数据转换跟踪电路系统包含异或门、耦合到异或门的低通滤波器以及耦合到低通滤波器的比较器电路系统。所述比较器电路系统经配置以将数据转换密度测量值与阈值进行比较，并基于所述比较指示数据单元序列中的破坏性模式。所述均衡器耦合到所述比较器电路系统，并且经配置以响应于所述指示来选通自适应操作。
在另一实例中，一种方法包含将来自数据单元序列的数据单元与之前的数据单元进行比较，并提供逻辑输出信号。所述方法还包含基于逻辑输出信号产生时间平均信号。所述方法还包含将时间平均信号与阈值进行比较，并且基于与阈值的比较，指示数据单元序列中的破坏性模式。所述方法进一步包含响应于破坏性模式的指示来选通失真补偿电路系统自适应。
附图说明
图1描绘具有数据转换跟踪电路系统的实例通信系统。
图2描绘可在图1所展示的系统中实施的实例失真补偿电路系统。
图3描绘图1中展示的信号调节电路系统的一部分，其包含实例数据转换跟踪电路系统。
图4描绘具有数据转换跟踪电路系统的实例信号调节电路系统。
图5描绘说明图4中所展示的信号调节电路系统的操作的时序图。
图6描绘操作图2及4中所展示的信号调节电路系统的模拟结果。
图7描绘操作图2及4中所展示的信号调节电路系统的模拟结果。
图8描绘具有数据转换跟踪电路系统的实例信号调节电路系统。
图9描绘操作图2及8中所展示的信号调节电路系统的模拟结果。
图10描绘具有数据转换跟踪电路系统的实例信号调节电路系统。
图11描绘具有数据转换跟踪电路系统的实例信号调节电路系统。
图12描绘具有数据转换跟踪电路系统的实例信号调节电路系统。
图13描绘说明操作数据转换跟踪电路系统的实例方法的流程图。
具体实施方式
在图式中，相似参考元件符号通篇指代相似的元件，且各个特征不一定是按比例绘制的。在说明书和权利要求书中，术语“包含”和“具有”及其变体以类似于术语“包括”的方式为包含性的，除非另有说明。另外，术语“耦合(couple/coupled/couples)"意味间接或直接电或机械连接。
首先参考图1，其描绘根据本教示的具有数据转换跟踪电路系统124的实例通信系统100。系统100包含如所说明那样耦合的传输器102、信号调节电路系统106及接收器108。在通信系统100内，传输器102可使用信道104向接收器108传输数据信号。信号调节电路系统106包含失真补偿电路系统112、数据单元提取电路系统120、数据单元延迟电路系统122及数据转换跟踪电路系统124。失真补偿电路系统112包含均衡器116，例如在重驱动器电路的情况下。在另一实例实施方案中，失真补偿电路系统112还包含CDR 118，例如在重定时器电路的情况下。
如说明，信号调节电路系统106与接收器108分离。例如，信号调节电路系统106包含在与包含接收器108的电路系统的一或多个芯片或裸片分开的芯片或裸片上。然而，包含信号调节电路系统106的芯片及包含接收器108的一或多个芯片可共享(例如，可安装到)共同印刷电路板(PCB)。替代地，信号调节电路系统106可集成到接收器110中，如由表示接收器110的虚线框所说明。例如，信号调节电路系统106及接收器110的电路系统包含在同一芯片上。
而且，尽管描绘单向通信，如由箭头说明，但信道104可用于双向通信。因此，传输器102及接收器108各自包含在收发器(未展示)中。而且，在双向通信的实例中，信号调节电路系统106也可包含在信道104的传输器102侧上。
在系统100的操作期间，传输器102使用信道104传输数据信号TXOUT。信道104可为在传输期间使TXOUT失真的“有损”信道，使得从信道104输出失真信号CHANOUT。图126描绘表示TXOUT的实例眼图，且图128描绘表示CHANOUT的实例眼图。如由眼图所说明，眼图126中所展示的数据(例如130及132)中的转换在眼图128中是不可检测的，并且可很难与噪声区分开来。失真补偿电路系统112接收CHANOUT并校正信号中的失真，以向接收器108提供失真更少的信号RXIN。
在一个实例中，数据信号TXOUT是表示为电压的高速串行数据流，其中“高速”可对应于1吉比特每秒(Gbps)或更高的速度。例如，0可为大约-500毫伏(mV)，且1可为大约500mV。在特定实例中，数据信号TXOUT是以10Gbps或更高传输并且具有从奈奎斯特到低得多的频率的频率内容的宽带4K或更高分辨率的数字视频信号。因此，传输器102可为输出视频信号的摄像机。信道104可为同轴电缆，其具有耦合在传输器102与接收器108之间并用于将视频信号发送到接收器108的相关联的连接器。接收器108对接收到的信号执行数字信号处理，并将视频内容输出到例如电视屏幕或监测器的输出装置(未展示)。
然而，实施方案不限于这些实例。即，传输器102及接收器108可为用于通过由信道104表示的物理介质发送的数据信号的任何两个端点。例如，在另一实例中，传输器102是微控制器或中央处理单元，其通过信道104向接收器108发送TXOUT，接收器108是存储装置或图形控制器，信道104是例如主板或子卡的PCB上的迹线。在其它实例中，信道104是HDMI电缆、USB电缆或光纤链路。在又一实例中，信道104是无线介质，其中TXOUT是调制信号及/或模拟信号，并且传输器102及接收器108具有无线能力。在无线传输的情况下，解调电路系统(未展示)可耦合到信道104以接收及解调CHANOUT，并向信号调节电路系统106提供解调信号。
当高速宽带信号传播时，信道104可依据频率使信号的较高频率内容衰减，从而实际上表现为低通滤波器。从信道104输出的信号CHANOUT还可包含被称为抖动的振幅及/或定时(时间)噪声。失真补偿电路系统112去除CHANOUT上的至少一些失真，并输出更接近TXOUT的RXIN信号，从而允许在接收器电路系统108中进行数据恢复。即，均衡器116用作通过将增益加回到被信道104衰减的较高频率内容来补偿信道104中的频率相依损失的高通滤波器。CDR 118重新定时均衡信号以去除抖动及CHANOUT上的至少一些失真。均衡及/或重定时信号是提供给接收器108的失真补偿信号RXIN及提供给数据单元延迟电路系统122的信号CTRLIN，其包含数据单元。当不使用CDR 118时，均衡器116的输出可提供给数据单元提取电路系统120(例如，决策电路)以提供CTRLIN。尽管为简单起见未展示，失真补偿电路系统112还可包含输出驱动器，以驱动失真补偿电路系统112与接收器108之间的信道，例如电缆、链路或PCB上的迹线。
图2描绘可在图1所展示的系统中实施的实例失真补偿电路系统112。更具体地，图2说明实例重定时器电路实施方案。在此实例中，失真补偿电路系统112包含均衡器116及CDR 118两者。失真补偿电路系统还包含如说明那样耦合的输入端接电路200、均衡(EQ)自适应控制电路系统204及决策电路206。在此实例中，CDR 118被实施为锁相环(PLL)，并且包含如说明那样耦合的相位-频率检测器210、电荷泵212、低通滤波器214及压控振荡器(VCO)216。低通滤波器包含如说明那样耦合在电荷泵212的输出与参考电压230(例如接地)之间的电阻器226、电容器228及电容器232。
在另一实例实施方案中，PLL 118包含除以N的块218，其将VCO 216的频率除以因子N。因此，块218在本文也被称为分频器218。而且，如展示，CDR 118使用来自VCO 216的本地产生的时钟来对来自均衡器116的信号重新定时，以产生重新定时的信号RXIN。
如说明，CDR 118使用二阶模拟PLL来实施，并且因此在本文也被称为PLL 118。替代地，使用数字PLL或延迟锁定环(DLL)来实施CDR 118。在另一实例实施方案中，CDR是基于相位内插器的，其使用PLL或DLL来实施参考环，所述参考环接受输入参考时钟信号并产生用作参考相位的一组高速时钟信号。这些参考路径被馈送到CDR环，所述环包含用于选择参考相位对并在它们之间插值以提供用于从数据信恢复数据的时钟的电路系统。而且，为简单起见，所说明的失真补偿电路系统112将均衡器116、决策电路206及相位-频率检测器210展示为单独的电路块。然而，这些块的电路系统之间可能有一些重叠。
在失真补偿电路系统112的操作期间，CHANOUT(如眼图128所表示)被接收到输入端接电路系统200中。在一实例中，输入端接电路系统200包含一或多个电阻器，其在将CHANOUT信号传送到均衡器116时执行阻抗匹配。如前所述，均衡器116用作补偿CHANOUT信号中的频率相依损失的高通滤波器，从而产生均衡信号(EQOUT)202。均衡信号202由眼图222表示。如在眼图222中可看到的，数据中的转换是可检测的。然而，如在眼图222中还可看到的，一些噪声及抖动仍然保留在均衡信号202中。
均衡器116可包含连续时间线性均衡器(CTLE)、具有一或多个抽头的前馈均衡器(FFE)、具有一或多个抽头并且还包含作为反馈环路的部分的决策电路的决策反馈均衡器(DFE)或组合。EQ自适应控制电路系统204允许均衡器116通过基于信道104中的条件或系统中的其它条件或变化(例如温度及/或电源电压的变化)调谐或调整均衡器116的设置(例如增益及传递函数)而自适应。EQ自适应控制电路系统204可实施为硬件控制器及存储器，或者实施为循序逻辑与组合逻辑的组合。
在一个实例实施方案中，在CDR锁定之前，EQ自适应控制电路系统204可搜索或“扫描”均衡器设置以建立初始设置以实现CDR锁定。在CDR锁定时，调整时钟信号的频率及相位，使得时钟边沿与均衡信号202对准。这些初始均衡器设置可对应于例如信道104的长度(例如电缆的长度)以及信道204的相关联衰减，其是先验未知的。此后，随着温度及/或电源电压随时间缓慢变化，这些初始均衡器设置(例如均衡器116的增益及传递函数)可在EQ自适应控制电路系统204的控制下递增地调整。
在图2所展示的实例重定时器电路实施方案中，均衡信号202被馈送到决策电路206及PLL 118。在没有PLL 118的情况下，例如在重驱动电路实施方案中，均衡信号202被馈送到决策电路206，并且也可直接馈送到接收器108(未展示)。在重定时器及重驱动器实例两者中，决策电路206在给定时间点确定均衡信号202中的数据是0(低)还是1(高)。在这个意义上，决策电路充当数据单元提取电路系统。
在一个实例重驱动器电路实施方案中，决策电路206是限幅或削波放大器，其试图在零伏或在眼236的中心对经均衡的眼(例如，图222中所展示的元素236)进行切片。如果切片器输出大于0(或经均衡的眼的中心)，那么放大器增强信号202，直到其在正方向上削波。但是，如果切片器输出小于0(或经均衡的眼的中心)，那么放大器增强信号，直到信号在负方向上削波。以这种方式，决策电路206可减少一些电压噪声，但是其不解决与经均衡的眼236相关联的定时噪声(抖动)。然后，决策电路206将决策作为CTRLIN(其包含数据单元序列)提供给数据单元延迟电路系统122。
在图2所展示的实例重定时器电路实施方案中，PLL 118将均衡信号202接收到相位-频率检测器210中。当实施分频器218时，相位-频率检测器210监测信号202中相对于VCO216的频率或相对于VCO 216的频率的一小部分的相位误差。基于相位误差，PLL 118使用电荷泵212及低通滤波器214将VCO 216输出(时钟信号208)的频率及相位调整到定时噪声分布的中心。
来自VCO的具有经调整的相位及频率的时钟信号208被提供给决策电路206及PLL118的反馈环路。决策电路206使用时钟信号208对均衡信号202重新计时，以消除定时对准误差，并由此产生重新定时信号RXIN及重新定时信号CTRLIN。RXIN由眼图224表示，其比CHANOUT或均衡信号202更接近TXOUT。即，决策电路206对均衡信号202做出关于在时钟信号208的给定时钟边沿上(即，对于每一位)均衡信号202是1还是0的决策。为此，决策电路206被设计成用相位/频率对准时钟信号208在均衡信号202的开眼236的中心采样，以确定样本是1还是0。这导致信号202的振幅噪声及定时噪声两者的减少。
决策电路206还可包含锁定检测电路系统(未展示)，其可包含一或多个寄存器及触发器。锁定检测电路系统通过将均衡信号202的频率及相位与时钟信号208的频率及相位进行比较来确定CDR何时已经实现对均衡信号202的锁定。在特定实例实施方案中，在实现CDR锁定之前，决策电路206将重新定时的均衡信号202作为CTRLIN提供给数据单元延迟电路系统122。然而，最初没有RXIN信号被提供给接收器108，因为所述信号可具有超过可接受阈值的误差率，例如位误差率。在CDR锁定之后，决策电路206将重新定时的CTRLIN提供给数据单元延迟电路系统122，并将重新定时的RXIN提供给接收器108。
PLL 118也是自适应的。更具体地，在CDR已经实现对均衡信号202的锁定之后，PLL118保持来自VCO 216的时钟信号208在存在噪声(无论是由信道104引起还是由电路系统112引起)的情况下与均衡信号202对准。当时钟信号208对准归因于噪声或温度/电源电压变化(也称为“搜索抖动”)而偏离理想值时，相位-频率检测器210检测到对准偏离或搜索抖动。PLL 118然后使用电荷泵212及低通滤波器214将时钟信号208拉回到与均衡信号202对准，从而减少搜索抖动。
失真补偿电路系统112的问题是均衡器116及CDR 118中的一者或两者在存在某些数据序列或模式的情况下可发生故障或可不可靠地运作。例如，均衡器116及CDR 118两者被设计成在存在随机或伪随机(例如，加扰的)数据的情况下可靠地操作。因此，对于均衡器116及/或CDR 118，数据单元序列(例如位序列)中的病态模式或破坏性模式含有不再是随机或伪随机的数据。例如，可破坏均衡器116或CDR 118的操作的病态模式是连续相同数字(CID)的序列，例如连续的1序列或连续的0序列，或一些其它重复模式，例如交替的1与0的序列。
一个实例病态模式是时钟信号或模拟时钟信号的、具有1与0的交替模式的数据。在数字视频应用中，实例病态模式可为单个0后跟19个一，或者单个1后跟19个零，其可表示例如品红色的颜色。在其它应用中，不同数据序列可导致失真补偿电路系统的病态模式。
病态模式可导致均衡器116及CDR 118的操作中的任何数量的问题。例如，病态模式可导致搜索抖动增加，这导致CDR 118失去锁定，从而阻止数据恢复。在另一实例中，病态模式导致均衡器116丢失其当前及优选设置，这在恢复的数据中引起噪声及所得的误差。在又一实例中，病态模式导致均衡器116失效，这也阻止数据恢复。
一种解决方案是减小CDR 118的带宽，这减少其在数据时钟对准中的响应时间偏差。另一解决方案是以足够的余量过度设计接收器108，以容忍增加的搜索抖动及/或次优均衡器设置。然而，这些解决方案可导致整个接收器系统的一或多个性能参数被牺牲、归因于功率消耗及电路复杂性增加而导致的更昂贵的接收器、及/或接收器系统的其它规格的失效中的一或多者。
根据此描述的解决方案是检测数据中的病态模式，并在存在病态模式的情况下选通“操作”，这可包含选通失真补偿电路中的一或多者(例如均衡器116及/或CDR 118)的自适应行为。即，数据转换跟踪电路系统可用于跟踪数据单元序列(例如位序列)的数据转换密度(DTD)测量，并且例如当DTD测量值指示在数据流中存在病态模式时，暂停均衡器116自适应并暂停或复位CDR 118相位/频率跟踪。一旦不再检测到病态模式，均衡器116及CDR118操作(例如，自适应)的至少一部分或方面可被取消选通或被允许操作及调谐其相应的块。
“数据转换密度”或“DTD”是一段时间内数据单元转换与数据单元总数的比。例如，DTD是给定时间段内数据流中的转换(例如，从0到1或1到0的转换)数与数据流的单位间隔总数(例如，恢复的位数)的比。对于一些实例应用，对于随机或伪随机数据，高速数字数据流的DTD趋向于0.5，并且在存在病态模式时趋向于0或1。因此，可将DTD与一或多个阈值进行比较以检测病态模式的存在。一旦检测到，数据转换跟踪电路系统就可输出或提供选通信号(在本文称为GTRIG)，以选通失真补偿电路系统的自适应。
使用本描述的一或多个实例实施方案可具有一或多个优点或益处。实例优点是选通失真补偿电路系统的自适应以防止其在存在病态模式的情况下失效或不可靠的能力。对于重定时器电路，选通可包含在存在病态模式的情况下在CDR锁定之前复位CDR，以防止均衡扫描的同步过程及防止CDR锁定错误锁定，这可阻止数据恢复。另一实例优点是，用于数据转换跟踪的至少一些电路系统比用于过度设计接收器的电路系统更简单。另一实例优点是防止在存在病态模式的情况下丢失优选的自适应均衡设置。在重定时器电路的上下文中，又一个实例优点是甚至在数据能够可靠地恢复之前，例如甚至在CDR锁定之前，检测病态模式的能力。这是因为数据转换跟踪电路系统可被设计成使得具有长CID序列的重复模式甚至在产生重新定时的CTRLIN之前也是可检测的。
再次参考图1及2，失真补偿电路系统112进一步包含开关220及开关234。开关220耦合在EQ自适应控制电路系统204与均衡器116之间。开关234耦合在VCO 216与低通滤波器214之间。当在存在随机或伪随机数据的情况下操作失真补偿电路系统112时，开关220及234闭合。然而，在存在检测到的病态模式的情况下，失真补偿电路系统112从数据转换跟踪电路系统124接收GTRIG。
在接收到GTRIG后，断开开关220，从而选通EQ自适应控制电路系统204。这有效地冻结或维持均衡器设置，直到不再检测到病态模式为止，其中开关220闭合，从而重新启用EQ自适应控制电路系统204。在接收到GTRIG后，也断开开关234，从而选通PLL118的相位及频率跟踪能力。这使VCO 216的频率保持恒定，直到不再检测到病态模式为止，其中开关234闭合，从而允许相位及频率跟踪以及VCO 216的相位及频率的相关联的自适应。可使用GTRIG执行其它选通。在另一实例中，除了断开开关234之外或代替断开开关234，检测CDR锁定的锁定检测电路系统(未展示)被选通。
图3描绘图1的信号调节电路系统106的一部分300，其包含实例数据转换跟踪电路系统124。更具体地，电路300进一步包含数据单元提取电路系统120及数据单元延迟电路系统122。数据转换包含数据单元提取电路系统120、数据单元延迟电路系统122及数据转换跟踪电路系统124。数据转换跟踪电路系统124包含如说明那样耦合的逻辑电路系统302、低通滤波器304及比较器电路系统306。
数据单元提取电路系统120从接收到信号调节电路系统的信号中提取并输出数据单元(例如数据位)序列。信号可为来自信道104的CHANOUT，或者可为均衡器的输出EQOUT。然而，在下面的描述中，我们将进入数据单元提取电路系统120的信号称为EQOUT。数据单元提取电路系统120提供作为CTRLIN的数据单元，CTRLIN可为重定时器或重驱动器电路内的决策电路的输出，并且是RXIN的数字等效物。在重定时器实施方案中，数据单元提取电路系统120也从时钟发生器330接收时钟信号。例如，时钟发生器330是从CDR输出的相位对准时钟信号，例如，来自CDR 118的时钟信号208。
在一个实例实施方案中，例如当使用重定时器时，数据单元提取电路系统120包含采样器，其接收EQOUT及时钟信号，在每一时钟边沿对EQOUT进行采样，并输出所得位作为数据单元。可使用缓冲放大器、运算放大器(op amp)、耦合在缓冲放大器的输出与运算放大器的输入之间的开关(例如场效应晶体管)以及耦合到运算放大器的输入的电容器来实施采样器。采样器将EQOUT接收到缓冲放大器中，开关可在时钟边沿上断开及闭合，以采样并输出对应于电容器的充电状态的电压，所述充电状态表示来自EQOUT的1或0采样位。
在另一实例实施方案中，例如当使用重驱动器时，数据单元提取电路系统120包含切片器，其接收EQOUT并输出所得位作为数据单元。可使用将EQOUT与阈值进行比较的模拟比较器来实施所述切片器。如果EQOUT超过阈值，那么比较器输出变为高电平，指示1。如果RXINEQOUT低于阈值，那么比较器输出变为低电平，指示0。
数据单元延迟电路系统122接收数据单元并产生一或多个之前的数据单元。在数字电路实例中，数据单元延迟电路系统122包含产生多个并行位及之前位的解串器。在模拟或混合模拟/数字实例中，数据单元延迟电路系统122包含触发器、延迟线或将当前数据单元(例如位)延迟一个单元间隔周期的一些其它模拟延迟电路系统。
逻辑电路系统302(例如一或多个异或门)从数据单元序列接收一或多个数据单元并将其与一或多个之前的数据单元进行比较，并基于比较产生逻辑输出信号(例如LOGICOUT)。低通滤波器304基于逻辑输出信号提供数据单元序列的时间平均DTD测量值。比较器电路系统306将DTD测量值与至少一个阈值(例如TH1)进行比较，并且基于所述比较，指示数据单元序列中是否存在破坏性(病态)模式。所述指示展示为信号GTRIG。
在一个实例中，例如当使用整流器时，比较器电路系统306将DTD测量值与单个阈值TH1进行比较，所述阈值在本文中也称为上限阈值。当DTD测量值超过阈值时，由GTRIG指示病态模式。在另一实例中，比较器电路系统306将DTD测量值与阈值TH1及阈值TH2进行比较，阈值TH1及阈值TH2在本文也被称为下限阈值。当DTD测量值在任一阈值之外，例如高于阈值TH1或低于阈值TH2时，由GTRIG指示病态模式。
在实例中，低通滤波器304具有足够低的截止频率，使得GTRIG在数据中的瞬时偏移(例如CID的短突发)期间不指示病态模式。而且，数据转换跟踪电路系统124的时间常数小于使用GTRIG选通DTD测量值的其它控制逻辑(例如，用于自适应均衡器116)的时间常数。这使得数据转换跟踪电路系统124能够比其它自适应电路系统更快地做出反应，以在病态模式可使自适应失真之前暂停或复位自适应电路系统。在特定实例中，低通滤波器304的时间常数比使用GTRIG选通的自适应控制电路系统的时间常数小大约一个数量级。因此，转换跟踪电路系统124的反应速度将为系统中的其它自适应电路系统的10倍。
图4、8及10到12描绘根据本描述的包含数据转换跟踪电路系统的不同实例的信号调节电路系统。具体地，图4描绘具有数据转换跟踪电路系统的实例数字实施方案的实例信号调节电路系统400。即，电路系统400包含如说明那样耦合的作为数据单元提取电路系统的采样器或切片器420、作为数据单元延迟电路系统的解串器422及数据转换跟踪电路系统424。
在一个实例实施方案中，电路系统400与重定时器电路一起用作失真补偿电路系统，其中块420是接收均衡信号EQOUT 456及来自时钟发生器430的相位对准时钟信号432两者以用于产生数据单元序列434(在这种情况下是位序列)的采样器。例如，时钟发生器430是重定时器电路的CDR内的本地VCO。采样器420可如上文参考图3的块120所描述那样实施。在另一实例实施方案中，电路系统400与重驱动器电路一起用作失真补偿电路系统，其中块420是仅接收EQOUT信号456以用于产生位序列434的切片器。切片器420可如上文参考图3的块120所描述那样实施。在重定时器及重驱动器实施方案两者中，剩余电路系统422及424是相同的。因此，参考图4及相关联的图5到7，仅描述了一种实施方案(在这种情况下是重定时器电路实施方案)。
在特定实例中，包含数据的EQOUT信号以大约10Gb/秒的速度提供。因此，每100皮秒(例如，10Gb数据的1个单位间隔(UI)或1个周期)，采样器420对时钟信号432的上升边沿上的数据中心进行采样以输出新的数据位。此高速串行数据流434被提供给解串器422。解串器422将串行数据流434并行化为多个(n)较慢的数据流436，所述数据流436在数字域中由数据转换跟踪电路系统424处理。在其它实例中，数据速率可为不同的，例如270Mb/s到12Gb/s，或者甚至更高的数据速率，例如50Gb/s、100Gb/s或更高。
在实例实施方案中，解串器122包含经配置以串行输入并行输出(SIPO)的多个移位寄存器。在例如数字视频的实例应用中，n＝64。但n可为其它值，例如32。因此，解串器422接收来自串行数据流434的64个循序位(1、2、3、…n)，并将其输出到64个相应的(单独的)线上。高速采样时钟信号432也被馈送到解串器422，其中其被分割(例如分段)以除以n，n个并行输出位436被定时到n。因此，提供给数据转换跟踪电路系统424的具有n个并行位436的64个线中的每一者的速度是串行数据流434的64分之一。
数据转换跟踪电路系统424包含如展示那样耦合的具有多个异或门(其中一个标记为406)的异或组402的数字逻辑电路系统、低通滤波器404及比较器电路系统406。低通滤波器404包含具有耦合到异或组402的输出的输入的求和器408以及耦合到求和器408的输出的积分及转储电路460。低通滤波器404还可包含耦合到积分及转储电路404的输出的右移位器418。积分及转储电路460包含具有加法器410及z-1寄存器412的累加器，其中z-1指示寄存器412延迟一个时钟循环。加法器410的输入分别耦合到求和器408的输出及寄存器412的输出(形成反馈环路)。加法器410的输出耦合到寄存器412的输入。积分及转储电路460还包含开关416，开关416的一个端子耦合到寄存器412的输出，且另一端子耦合到右移位器418(如果在电路中使用)的输入或比较器电路系统406的输入。
比较器电路系统406包含两个数字比较器454及426以及与门428。比较器454的一个输入及比较器426的一个输入耦合到开关416的端子或右移位器418的输出。比较器454的另一输入经耦合以接收上限阈值TH1。比较器426的另一输入经耦合以接收下限阈值TH2。阈值TH1及TH2可被编程到耦合到比较器454及426的寄存器或某一其它存储器装置(未展示)中。比较器454及426的输出耦合到与门428的输入，并且在与门428的输出处提供GTRIG信号452。
n个并行位436输入到多个(例如，63个)异或门406，其中每一位与前一位进行异或运算。因此，对于进入的64个信号436，我们有(n-1)63个信号438从异或组402出来。求和器408将63个信号438组合(例如，相加)成整数值的单个信号440，每一信号440具有log2(n)个位，或在此实例中具有6个位。在此实例中，单个信号440的最小值可为0，且最大值可为63。信号440的整数值在每个解串器时钟边沿以原始数据速率的1/64的速率更新。
信号440被提供给积分及转储电路460，所述积分及转储电路460提供时间平均的DTD信号或测量值446。如果被使用，那么右移位器418截断最低有效位(LSB)以从信号446去除噪声。即，来自求和器408的输出的信号440的和与从寄存器输出的信号442在寄存器412中累加，直到清零及转储时钟边沿或脉冲444被提供给寄存器412及开关416为止。脉冲444闭合开关416，使电流累加和442作为DTD测量值446从积分及转储电路460输出，并清零寄存器412。然后，开关416再次断开以重新启动累加器，直到提供另一时钟边沿或脉冲444为止。在此实例中使用开关416。然而，在替代实例中，不存在开关416，并且低通滤波器404被设计成监测信号440的斜率或变化率。
比较器454将DTD测量值446与TH1进行比较，并且当信号446小于TH1时，断言例如提供高信号450(1)。否则，比较器454被解除断言，从而提供低信号450(0)。比较器426将DTD测量值446与TH2进行比较，并且当信号446大于TH2时，断言例如提供高信号448(1)。否则，比较器426被解除断言，从而提供低信号448(0)。
当信号450及448两者为高时，与门428断言例如提供高GTRIG信号452(1)，指示“好”数据，意味着允许失真补偿电路系统自适应的正确操作的数据类型。因此，高GTRIG信号452向失真补偿电路系统发出信号，以连续自适应方式继续操作。在一个实例中，好的数据是充分随机化的数据。相反，当信号450及448中的一者或两者为低时，与门428被解除断言，从而提供低GTRIG信号452(0)。低GTRIG信号452指示病态模式，且从而允许失真补偿电路系统自适应的选通。
TH1及TH2是应用特定的及实施方案特定的。在一个实例中，基于n的值以及积分及转储电路460的设计来设计TH1及TH2。即，寄存器412累加信号440达除以n的时钟信号的数个循环，并且其输出信号446可表示为多位数字。累加器深度的大小(总位数)以及读取及清零时钟或脉冲的频率确定由积分及转储电路提供的平均化水平。因此，阈值TH1及TH2可由积分及转储电路460执行的平均化的量、提供DTD 446测量值的频率以及来自异或组402的输出信号438的数量来确定。
在n为64的实例中，当数据434是随机的或伪随机的时，来自求和器408的输出信号438预期处于极值的中间，例如，大约31.5，其在0与63中间。如果数据434含有病态模式，那么来自求和器408的输出信号438朝向最大值(63)或最小值(0)偏斜持续足够长的时间段，使得经时间平均的DTD测量信号446触发与门428解除断言并指示病态模式的存在。在n＝64的实例中，阈值TH1及TH2可分别设置为400及275，以当DTD测量值446超出所述阈值时使与门428解除断言。
图5描绘说明图4中所展示的信号调节电路系统400在没有右移位器418的情况下的操作的时序图。特定来说，三个时间段500、502及504的波形440、442、444、446、448、450及452表示图4中所展示的具有相同元件符号的相应信号。由求和器408将被描绘为表示一系列整数值的小写字母的信号440提供给积分及转储电路406。作为反馈的结果，累加和442被描绘为表示一系列整数值的一系列大写字母。
在时序图的开始处，假设寄存器412刚刚被清零，如波形442开始处的0及波形446中没有值所指示。在整个时间段500中，不提供清零及转储脉冲444，并且波形448、450及452被描绘为低(0)。对于第一后续时钟边沿(在时间t1)，累加信号442具有值Z，其是被反馈的先前值0与来自信号440的当前值z求和。如进一步说明，由于z-1寄存器412处的一个时钟延迟，累加信号442从波形440表示的值延迟一个时钟边沿。
对于下一个时钟边沿(在时间t2)，累加信号442具有值Y，其是被反馈的先前值Z与来自信号440的当前值y求和。对于下一个时钟边沿(在时间t3)，累加信号442具有值X，其是被反馈的先前值Y与来自信号440的当前值x求和。此累加持续直到在时间段502期间的时间t5向积分及转储电路460提供清零及转储脉冲444为止。脉冲444之前的最终累加发生在时间t4，其中累加信号442具有值S。S是被反馈的先前值T与来自信号440的当前值s求和。在替代实施方案中，清零及转储信号444是时钟而不是脉冲。
在清零及转储脉冲444的上升边沿处，开关416闭合并且寄存器412的值(当前为S)被提供作为来自积分及转储电路460的DTD测量值446。然后，开关416断开，且寄存器412被清零，如波形442中的0所指示，使得累加再次开始并继续(如展示)，直到在时间段504期间的时间t6向积分及转储电路460提供清零及转储脉冲444为止。
恰在时间t6处的脉冲444之前的累加信号442具有值J。J是被反馈的先前值K与来自信号440的当前值j求和。在清零及转储脉冲444的上升边沿处，开关416闭合并且寄存器412的值(当前为J)被提供作为来自积分及转储电路460的DTD测量值446。然后，开关416断开，寄存器412被清零，如时间段504期间波形442中的0所指示，使得累加再次开始。
在时间段502期间，假设提供给比较器454及426的S的DTD值446大于TH1并且大于TH2。这导致比较器426的输出信号448变高，而比较器454的输出信号450保持低。因此，从与门428输出的GTRIG信号452保持低，指示病态模式，其可用于门失真补偿电路系统自适应。然而，在时间段504期间，假设提供给比较器454及426的J的DTD值446小于TH1且大于TH2。这使得比较器426的输出信号448保持高，并且比较器454的输出信号450从低变为高。因此，从AND门428输出的GTRIG信号452变为高，指示良好数据，其向失真补偿电路系统发出信号以恢复以自适应方式操作。
图6及7描绘共同操作图2及4中所展示的信号调节电路系统112及400的模拟结果。图6说明相对于时间绘制的描绘表示VCO 216的控制电压的波形604的图600。图6还说明随时间绘制的描绘表示DTD测量信号446的波形446的图603。叠加在波形446上的线说明400的上限阈值TH1及274的下限阈值TH2。图7说明相对于时间绘制的描绘表示均衡器116的CTLE的自适应的波形706的图700。图7还说明波形702、704及708，其描绘针对相对于时间绘制的均衡器116的DFE的三个抽头系数产生的自适应。
在实例模拟中，并且如波形604所说明，CDR 118以500ppm的偏移在时间t2获取对均衡信号202的锁定。在CDR锁定之前，CTLE(波形706)以最小增强开始，并且如果CDR 118未能锁定，那么在超时之后递增3。在检测到CDR锁定之前，如果发生CTLE超时，那么复位VCO控制电压604。如果DTD测量值446从指示病态模式转换为指示随机或伪随机数据，那么VCO控制电压604也被复位。例如，在t1与t2之间的时间帧期间，当DTD测量值446从小于TH2转换为在TH1与TH2之间时，指示此复位。因此，DTD测量值446可指示CDR锁定之前的病态模式。而且，波形702到708说明在CDR锁定(其发生在时间t2)之前及之后，暂停均衡自适应。当DTD测量值446在TH1或TH2之外时，被暂停的均衡由波形702到708的水平部分描绘，例如在时间t1、t3及t4开始。
图8描绘具有数据转换跟踪电路系统的实例模拟实施方案的实例信号调节电路系统800。即，电路系统800包含作为数据单元提取电路系统的采样器820、作为数据单元延迟电路系统的1个UI延迟电路系统822及数据转换跟踪电路系统824。在此实例实施方案中，电路系统800与重定时器电路一起用作失真补偿电路系统，其中采样器820接收含有数据的均衡信号EQOUT及来自时钟发生器830的相位对准时钟信号两者，以用于产生数据单元序列(在这种情况下是位序列)。例如，时钟发生器830是重定时器电路的CDR内的本地VCO。采样器820可如上文参考图3的块120所描述那样实施。
因此，每1个UI或每1个数据周期，采样器820对时钟信号的上升边沿上的数据中心进行采样以输出恢复的数据位。此高速串行数据流被提供给延迟电路系统822及数据转换跟踪电路系统824。延迟电路系统822将串行数据流中的每一位延迟1个UI-。延迟电路系统822将延迟的数据位作为之前的数据单元输出到数据转换跟踪电路系统824。在一个实例中，延迟电路系统822使用D触发器实施。
数据转换跟踪电路系统824包含异或门802、低通滤波器804及比较器电路系统806的模拟电路系统。低通滤波器804可实施为具有至少一个电阻器及一个电容器的RC电路。比较器电路系统806包含模拟比较器808、模拟比较器810及在对应于TH2比较器810输出的输入处具有反转的或门812。
如说明，异或门802的一个输入耦合到采样器820的输出。异或门802的另一输入耦合到延迟电路系统822的输出。异或门802的输出耦合到低通滤波器804的输入。低通滤波器804的输出耦合到比较器808的一个输入及比较器810的一个输入。比较器808的另一输入经耦合以接收上限阈值TH1。比较器810的另一输入经耦合以接收下限阈值TH2。阈值TH1及TH2可被编程到耦合到比较器808及810的寄存器或某一其它存储器装置(未展示)中。比较器808及810的输出耦合到或门812的输入，并且在或门812的输出处提供GTRIG信号。
异或门802将每一位与前一位进行异或运算，并提供所得XOROUT信号。低通滤波器804基于低通滤波器804的时间常数对XOROUT信号进行时间平均，以产生DTD信号或测量值814。比较器808将DTD测量值814与TH1进行比较，并且当信号814小于TH1时，断言例如提供高信号。否则，比较器808被解除断言，从而提供低信号。比较器810将DTD测量值814与TH2进行比较，并且当信号814大于TH2时，断言例如提供高信号。否则，比较器810被解除断言，从而提供被反转的低信号。当来自两个比较器808及810的信号为高时，或门812解除断言，例如提供低GTRIG信号，向失真补偿电路系统指示良好的数据。否则，或门812断言，从而提供指示病态模式的高GTRIG信号，以选通失真补偿电路系统。在此实例中，相对于图4中给出的实例使GTRIG的极性反转。
图9描绘共同操作图2及8中所展示的信号调节电路系统112及800的模拟结果。其中展示随时间绘制的描绘表示DTD测量信号814的波形814的图800。在此特定实例中，叠加在波形814上的线说明50mV的上限阈值TH1及-50mV的下限阈值TH2。然而，TH1及TH2可针对特定应用及病态模式进行编程。此外，在此实例中，当DTD测量值814下降到大约-75mV时，检测到病态模式。然而，当DTD测量值814具有大约0V的平均值时，检测到良好的数据。
图10描绘具有数据转换跟踪电路系统的另一实例模拟实施方案的实例信号调节电路系统1000。即，电路1000包含作为数据单元提取电路系统的切片器1020、作为数据单元延迟电路系统的延迟线1022及数据转换跟踪电路系统824(如上文参考图8所描述)。在此实例实施方案中，电路系统1000与重驱动器电路一起用作失真补偿电路系统，其中切片器1020接收含有数据的均衡信号EQOUT以用于产生数据单元序列(在这种情况下是位序列)。切片器1020可如上文参考图3的块120所描述那样实施。
切片器1020放大及削波EQOUT以输出“经恢复”的数据位。此高速串行数据流被提供给延迟线1022及数据转换跟踪电路系统824。延迟线1022将串行数据流中的每一位延迟1个UI。延迟线1022将延迟的数据位作为之前的数据单元输出到数据转换跟踪电路系统824。数据转换跟踪电路系统824如上面参考图8所描述那样处理数据流及延迟的数据流，以将指示良好数据或病态模式的GTRIG信号输出到失真补偿电路系统。在此实例中，相对于图4中给出的实例使GTRIG的极性反转。
图11描绘具有数据转换跟踪电路系统的另一实例模拟实施方案的实例信号调节电路系统1100。即，电路系统1100包含作为数据单元提取电路系统的采样器1120、作为数据单元延迟电路系统的1个UI延迟电路系统1122及数据转换跟踪电路系统1124。在此实例实施方案中，电路系统1100与重定时器电路一起用作失真补偿电路系统，其中采样器1120接收含有数据的均衡信号EQOUT及来自时钟发生器1130的相位对准时钟信号两者，以用于产生数据单元序列(在这种情况下是位序列)。例如，时钟发生器1130是重定时器电路的CDR内的本地VCO。采样器1120可如上文参考图3的块120所描述那样实施。
因此，每1个UI或每1个数据周期，采样器1120对相位对准时钟信号的上升边沿上的数据中心进行采样以输出新的数据位。此高速串行数据流被提供给延迟电路系统1122及数据转换跟踪电路系统1124。延迟电路系统1122将串行数据流中的每一位延迟1个UI。延迟电路系统1122将延迟的数据位作为之前的数据单元输出到数据转换跟踪电路系统1124。在一个实例中，延迟电路系统1122使用D触发器实施。
数据转换跟踪电路系统1124包含异或门1102、低通滤波器1104及比较器电路系统1106的模拟电路系统。低通滤波器1104可实施为具有至少一个电阻器及一个电容器的RC电路。比较器电路系统1106包含全波(FW)整流器1108及模拟比较器1110。
如说明，异或门1102的一个输入耦合到采样器1120的输出。异或门1102的另一输入耦合到延迟电路系统1122的输出。异或门1102的输出耦合到低通滤波器1104的输入。低通滤波器1104的输出耦合到低FW整流器1108的输入。FW整流器1108的输出耦合到比较器1110的一个输入。比较器1110的另一输入经耦合以接收上限阈值TH1。阈值TH1可被编程到耦合到比较器1110的寄存器或某一其它存储器装置(未展示)中。在比较器1110的输出处提供GTRIG信号。
异或门1102将每一位与前一位进行异或运算，并提供所得XOROUT信号。低通滤波器1104基于低通滤波器1104的时间常数对XOROUT信号进行时间平均，以产生时间平均信号。FW整流器1108将时间平均信号中的任何负电压整流为正电压以产生DTD测量值。比较器1110将DTD测量值与TH1进行比较，并且当DTD测量值大于TH1时，断言例如提供高GTRIG信号。否则，比较器1110被解除断言，从而提供低GTRIG信号。低GTRIG信号向失真补偿电路系统指示良好数据。高GTRIG信号指示病态模式以选通失真补偿电路系统自适应。在此实例中，相对于图4中给出的实例使GTRIG的极性反转。
图12描绘具有数据转换跟踪电路系统的实例混合模拟及数字实施方案的实例信号调节电路系统1200。即，电路系统1200包含作为数据单元提取电路系统的采样器1220、作为数据单元延迟电路系统的1个UI延迟电路系统1222及数据转换跟踪电路系统1224。在此实例实施方案中，电路系统1200与重定时器电路一起用作失真补偿电路系统，其中采样器1220接收含有数据的均衡信号EQOUT及来自时钟发生器1230的相位对准时钟信号两者，以用于产生数据单元序列(在这种情况下是位序列)。例如，时钟发生器1230是重定时器电路的CDR内的本地VCO。采样器1220可如上文参考图3的块120所描述那样实施。
因此，每1个UI或每1个数据周期，采样器1220对相位对准时钟信号的上升边沿上的数据中心进行采样以输出新的数据位。此高速串行数据流被提供给延迟电路系统1222及数据转换跟踪电路系统1224。延迟电路系统1222将串行数据流中的每一位延迟1个UI。延迟电路系统1222将延迟的数据位作为之前的数据单元输出到数据转换跟踪电路系统1224。在一个实例中，延迟电路系统1222使用D触发器实施。
数据转换跟踪电路系统1224包含异或门1202及低通滤波器1204及数字比较器电路系统1206的模拟电路系统。低通滤波器1204被实施为高速计数器，其提供高速模拟域与低速数字域之间的接口。比较器电路系统1206包含两个数字比较器1208及1210以及与门1212。
如说明，异或门1202的一个输入耦合到采样器1220的输出。异或门1202的另一输入耦合到延迟电路系统1222的输出。异或门1202的输出耦合到计数器1204的输入。计数器1204的输出耦合到比较器1208的一个输入及比较器1210的一个输入。比较器1208的另一输入经耦合以接收上限阈值TH1。比较器1210的另一输入经耦合以接收下限阈值TH2。阈值TH1及TH2可被编程到耦合到比较器1208及1210的寄存器或某一其它存储器装置(未展示)中。比较器1208及1210的输出耦合到与门1212的输入，并且在与门1212的输出处提供GTRIG信号。
异或门1202将每一位与前一位进行异或运算，并提供所得XOROUT信号。计数器1204基于计数器1204的时间常数对XOROUT进行时间平均以产生DTD信号或测量值。即，XOROUT信号在计数器1204中累加，直到读取及清零信号被提供给计数器1204为止。读取及清零信号使电流累加和作为DTD测量值446从计数器1204输出，并且清零计数器1204。
比较器1208将DTD测量值与TH1进行比较，并且当DTD测量小于TH1时，断言例如提供高信号(1)。否则，比较器1208被解除断言，从而提供低信号(0)。比较器1210将DTD测量值与TH2进行比较，并且当DTD测量值大于TH2时，断言例如提供高信号(1)。否则，比较器1210被解除断言，从而提供低信号(0)。
当两个比较器的输出信号为高时，与门1212断言例如提供高GTRIG信号(1)，指示“良好”数据，意味着允许失真补偿电路系统自适应的正确操作的数据类型。因此，高GTRIG信号向失真补偿电路系统发出信号，以按自适应方式继续操作。相反，当来自比较器的输出信号中的一者或两者为低时，与门1212被解除断言，从而提供低GTRIG信号(0)。低GTRIG信号指示病态模式，且从而允许失真补偿电路系统的选通。TH1及TH2是应用特定的及实施方案特定的。在一个实例中，TH1及TH2由计数器1204执行的平均化的量确定。
图13描绘说明操作包含数据转换跟踪电路系统的信号调节电路系统的实例方法1300的流程图。例如，方法1300可在图1到4、8及10到12中的一或多者中展示的电路系统(或其部分)中实施。
根据方法1300，在框1302及1304，电路系统(例如失真补偿电路系统)接收信号并从信号中提取数据单元序列。例如，数据单元提取电路系统接收均衡信号EQOUT并使用重定时器实施方案中的采样器或重驱动器实施方案中的切片器来提取数据单元。数据单元可作为CTRLIN提供给数据单元延迟电路系统及数据转换跟踪电路系统。
在框1306，数据单元延迟电路系统产生之前的数据单元。在一个实例中，触发器或延迟线产生一个延迟的数据流。在另一实例中，解串器产生多个并行数据流。
在框1308，逻辑电路系统将一或多个数据单元与一或多个之前的数据单元进行比较，并提供一或多个逻辑输出。在一个实例中，单个异或门将数据单元与来自数据流及单个延迟数据流的之前的数据单元进行比较，以产生单个异或输出。在另一实例中，具有多个异或门的异或组将数据单元与来自并行数据流的之前的数据单元进行比较，并输出多个异或输出。
在框1310，低通滤波器基于一或多个逻辑输出信号产生时间平均信号(DTD测量值)。在一个实例中，低通滤波器是例如RC电路或计数器的模拟电路，其接收单个异或输出并提供时间平均信号。在另一实例中，低通滤波器是包含求和器及积分及转储电路的数字电路，其接收多个异或输出并提供时间平均信号。
在框1312，比较器电路系统将时间平均信号与单个阈值进行比较，其中比较器电路系统包含FW整流器，并且基于所述比较，指示数据单元序列中的破坏性模式。例如，指示是GTRIG信号。在另一实例中，比较器电路系统将时间平均信号与两个阈值进行比较以产生GTRIG。比较器电路系统可为数字或模拟电路。
在框1314，响应于破坏性模式的指示(例如，GTRIG)，选通失真补偿电路系统的至少一部分(例如，失真补偿电路系统自适应)。例如，暂停EQ自适应控制，暂停CDR电路中的相位-频率自适应，及/或复位CDR电路。
上述实例说明本公开的各种方面的几个可能的实施例，其中在阅读和理解本说明书和所附附图时，所属领域的其它技术人员将发生等效的改变和/或修改。在所描述实施例中，修改是可能的，且在权利要求书的范围内，其它实施例是可能的。

Claims (22)

1.一种信号调节电路系统，其包括：
逻辑电路系统，其经配置以将来自数据单元序列的数据单元与之前的数据单元进行比较，并提供逻辑输出信号；
低通滤波器，其耦合到所述逻辑电路系统，其中所述低通滤波器经配置以基于所述逻辑输出信号提供所述数据单元序列的数据转换密度测量值；及
比较器电路系统，其耦合到所述低通滤波器，其中所述比较器电路系统经配置以将所述数据转换密度测量值与阈值进行比较，并且基于与所述阈值的所述比较，指示所述数据单元序列中的破坏性模式。
2.根据权利要求1所述的信号调节电路系统，其进一步包括：
采样器；以及
解串器，其耦合到所述采样器；并且
其中所述逻辑电路系统包含耦合在所述解串器与所述低通滤波器之间的多个异或门。
3.根据权利要求1所述的信号调节电路系统，其中所述逻辑电路系统由具有第一及第二输入的单个异或门组成。
4.根据权利要求3所述的信号调节电路系统，其进一步包括：
采样器，其耦合到所述第一输入；及
延迟电路系统，其耦合在所述采样器与所述第二输入之间。
5.根据权利要求3所述的信号调节电路系统，其进一步包括：
切片器，其耦合到所述第一输入；及
延迟线，其耦合在所述切片器与所述输入之间。
6.根据权利要求1所述的信号调节电路系统，其中所述低通滤波器包含：
求和器电路，其耦合到所述逻辑电路系统；以及
累加器，其耦合到所述求和器电路。
7.根据权利要求6所述的信号调节，其中所述低通滤波器进一步包含：
开关，其将所述累加器耦合到所述比较器电路系统。
8.根据权利要求1所述的信号调节电路系统，其进一步包括：
失真补偿电路系统，其耦合到所述比较器电路系统，所述失真补偿电路系统经配置以响应于所述破坏性模式的所述指示来选通自适应操作。
9.根据权利要求8所述的信号调节电路系统，其中所述失真补偿电路系统包含均衡器。
10.根据权利要求8所述的信号调节电路系统，其中所述失真补偿电路系统包含时钟及数据恢复电路。
11.一种信号调节电路系统，其包括：
数据转换跟踪电路系统，其包含：
异或门；
低通滤波器，其耦合到所述异或门；以及
比较器电路系统，其耦合到所述低通滤波器，其中所述比较器电路系统经配置以将数据转换密度测量值与阈值进行比较，并且基于所述比较，指示数据单元序列中的破坏性模式；及
均衡器，其耦合到所述比较器电路系统，其中所述均衡器经配置以响应于所述指示来选通自适应操作。
12.根据权利要求11所述的信号调节电路系统，其进一步包括耦合到所述比较器电路系统的时钟及数据恢复电路，其中所述时钟及数据恢复电路经配置以响应于所述指示来选通操作。
13.根据权利要求12所述的信号调节电路系统，其中所述时钟及数据恢复电路经配置以响应于所述指示来选通自适应操作。
14.根据权利要求11所述的信号调节电路系统，其进一步包括耦合到所述比较器电路系统的时钟及数据恢复电路，其中所述时钟及数据恢复电路经配置以响应于所述指示而复位操作。
15.根据权利要求11所述的信号调节电路系统，其进一步包括：
采样器；以及
解串器，其耦合在所述采样器与所述异或门之间；并且
其中所述数据转换电路系统进一步包含耦合在所述解串器与所述低通滤波器之间的额外异或门；并且
其中所述低通滤波器包含：
求和器电路，其耦合到所述第一及第二异或门；
累加器，其耦合到所述求和器电路，及
开关，其将所述累加器耦合到所述比较器电路系统。
16.根据权利要求11所述的信号调节电路系统，所述异或门具有第一及第二输入，所述信号调节电路系统进一步包括：
采样器，其耦合到所述第一输入；及
延迟电路系统，其耦合在所述采样器与所述第二输入之间。
17.根据权利要求11所述的信号调节电路系统，所述异或门具有第一及第二输入，所述信号调节电路系统进一步包括：
切片器，其耦合到所述第一输入；及
延迟线，其耦合在所述切片器与所述第二输入之间。
18.根据权利要求11所述的信号调节电路系统，其中所述比较器电路系统包含：
第一比较器，其耦合到所述低通滤波器；
第二比较器，其耦合到所述低通滤波器；以及
逻辑门，其耦合到所述第一及第二比较器。
19.根据权利要求18所述的信号调节电路系统，其中所述第一及第二比较器是数字比较器，并且所述低通滤波器包含计数器。
20.根据权利要求11所述的信号调节电路系统，其中所述比较器电路系统包含：
比较器；以及
整流器电路，其耦合在所述低通滤波器与所述比较器之间。
21.一种接收器，其包含根据权利要求11所述的信号调节电路系统。
22.一种方法，其包括：
将来自数据单元序列的数据单元与之前的数据单元进行比较，并提供逻辑输出信号；
基于所述逻辑输出信号产生时间平均信号；
将所述时间平均信号与阈值进行比较，并且基于与所述阈值的所述比较，指示所述数据单元序列中的破坏性模式；以及
响应于所述破坏性模式的所述指示来选通失真补偿电路系统自适应。
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