JP2020534723A - 時間エンコードされたデータ通信プロトコル、データ信号を生成および受信するための装置および方法 - Google Patents

Abstract

データ信号を生成するための装置が、前記データ信号を生成するように構成された処理回路を備え、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される。出力インターフェース回路が、前記データ信号を出力するように構成される。

Description

本願は、2017年9月18日に出願された米国仮出願第62/559,814号に対する優先権の利益を主張するものであり、その全体が参照により援用される。

技術分野
例は、時間エンコードされたデータ通信プロトコル、データ信号を生成するための装置、およびデータ信号を受信するための装置に関する。

データを転送するための相互接続は、相互接続の用途に依存する種々の要件を満たす必要がある。たとえば、適度なエネルギー消費で高いスループットを達成することが望ましいことがある。さらに、たとえばモバイル装置／電話、コンピュータ、メモリ／記憶システム、センサー・システムなどのような、相互接続を使用するシステム内に存在する他の構成要素への相互接続の干渉を回避することが望ましいことがある。

たとえば、ハードディスクドライブまたはソリッドステートドライブ（SSD）のような記憶装置間のデジタル・インターフェースは、ペリフェラルコンポーネント相互接続エクスプレス（PCI-E）またはシリアルATアタッチメント（SATA）に基づくことができるが、これらはモバイル装置内で適用するには転送される情報のビット当たり要求される電力が多すぎる可能性がある。たとえば、無線周波数フロントエンドとモバイル遠隔通信装置などのさらなる信号処理回路との間のアナログまたはデジタル接続は、高価であり、かなりのスペースを消費することがある。向上した特性をもつ相互接続に対する需要があるかもしれない。

データ信号相互接続を示す図である。 STEP相互接続を示す図である。 時間‐デジタル変換器のアーキテクチャーを示す。 データ信号を受信する装置の例を示す。 データ信号を受信する装置のさらなる例を示す。 データ信号を生成する装置の例を示す。 データ信号を生成する装置のさらなる例を示す。 データ信号を生成する方法の一例のフローチャートを示す。 データ信号を受信する方法の一例のフローチャートを示す。 差動信号対を生成する装置の例を示す。 差動信号の例を示す。 差動信号対を処理する装置の例を示す。 差動信号対を処理する装置のさらなる例を示す。 差動信号対の特性を決定する処理回路の例を示す。 例を示す。 差動信号対の特性を決定する処理回路のさらなる例を示す。 データ信号を受信する方法の一例のフローチャートを示す。 データ信号を生成する方法の一例のフローチャートを示す。 一連のデータ・シンボルに基づくデータ信号を生成する方法の例を示す。 図3aの方法によって生成された一連の送信データの例を示す。 一連のデータ・シンボルに基づくデータ信号を生成する方法のさらなる例を示す。 データ信号を生成する装置の例を示す。 データ信号を生成する装置のさらなる例を示す。 データ信号を受信する方法の例を示す。 データ信号を受信する装置の一例を示す。 図3a〜3gのうちの一つに示される例を使用して生成されたデータ信号のスペクトルの改善を示す。 Iデリミタ、SOP、およびEOPデリミタの例を示す。 Iデリミタ、SOP、およびEOPデリミタのさらなる例を示す。 従来のアプローチに従った、同じタイプの後続するデリミタを含むデータ信号の例を示す。 データ信号を生成する装置の一例によって生成されたデータ信号の例を示す図である。 図4dのデータ信号を生成するための装置の例を示す。 図4dのデータ信号を生成するための方法の一例のフローチャートを示す。 図4dのデータ信号を生成するための装置のさらなる例を示す。 図4dのデータ信号を生成するための方法のさらなる例のフローチャートを示す。 一つの相互接続から別の相互接続への漏れを示す。 クロストークによる一つの相互接続から別の相互接続への漏れを示す。 伝送システムの例を示す。 漏れ緩和のためのフィルタ回路の例を示す。 データ受信システムの例を示す。 第一の相互接続の第二の相互接続への漏洩を緩和するための方法の一例のフローチャートを示す。 STEP相互リンクを示す。 データ信号を処理する方法の一例のフローチャートを示す。 データ信号を生成する方法の一例のフローチャートを示す。 データ信号を処理する装置の例を示す。 データ信号を生成する装置の例を示す。 データ伝送のための相互接続の例を示す。 図6b〜図6fの一つに記載されている例を使用する場合に達成可能な性能利得の例を示す。 上記の続きである。 通信プロトコルの各ペイロード・データ・シンボルへの時間期間およびシンボル幅の割り当てを決定するための方法の一例のフローチャートを示す。 ペイロード・データ・シンボルのエッジ位置の確率分布を示す。 すべてのペイロード・データ・シンボルの均等な確率分布をもつSTEP相互リンクを示す。 上記の続きである。 ペイロード・データ・シンボルの不均等な確率分布をもつSTEP相互リンクを示す。 上記の続きである。 データ信号を生成する方法の一例のフローチャートを示す。 データ信号を処理する方法の一例のフローチャートを示す。 データ信号を生成する装置の例を示す。 データ信号を処理する装置の例を示す。 時間‐デジタル変換器を示す。 STEPプロトコルによるデータ信号を示す。 データ信号内のペイロード・データ・シンボルを決定する方法の一例のフローチャートを示す。 図8bの方法を用いて処理されたデータ信号の例を示す。 データ信号を処理する装置の例を示す。 通信システムの例を示す。 STEP相互接続の例を示す。 上記の続きである。 データ・シンボルのシーケンスを送信する方法の一例のフローチャートを示す。 相互リンクの一例におけるデータ処理の例を示す。 一連の受信データ・シンボルを処理する方法の一例のフローチャートを示す。 データ・シンボルのシーケンスを送信する装置の例を示す。 一連の受信データ・シンボルを処理する装置の例を示す。 直列に順序付けられた所定数のビットを送信するためのデータ信号を生成する方法の一例のフローチャートを示す。 データの二次元表現の例を示す。 上記の続きである。 一連の送信シンボルに制御シンボル指示子および制御シンボルを挿入する位置の例を示す。 データ信号を処理する方法の一例のフローチャートを示す。 直列に順序付けられた所定数のビットを送信するためのデータ信号を生成する装置の例を示す図である。 データ信号を処理するための装置の例を示す。 データ信号を生成するための装置の別の例を示す。 データ信号の例を示す。 物理層表現と媒体アクセス制御層表現との間のビット再配置の第一の例を示す。 物理層表現と媒体アクセス制御層表現との間のビット再配置の第二の例を示す。 物理層表現と媒体アクセス制御層表現との間のビット再配置の第三の例を示す。 物理層表現と媒体アクセス制御層表現との間のビット再配置の第四の例を示す。 物理層表現と媒体アクセス制御層表現との間のビット再配置の第五の例を示す。 物理層表現と媒体アクセス制御層表現との間のビット再配置の第六の例を示す。 データ信号の別の例を示す。 データ信号を生成する装置の別の例を示す。 データ信号をデコードする装置の例を示す。 データ信号をデコードする装置の別の例を示す。 データ信号を生成する方法の一例のフローチャートを示す。 データ信号を生成する方法の別の例のフローチャートを示す。 データ信号をデコードする方法の一例のフローチャートを示す。 データ信号をデコードする方法の別の例のフローチャートを示す。 データ信号を生成する装置の例を示す。 データ信号を生成する装置の例を示す。 データ信号をデコードする装置の例を示す。 データ信号をデコードする装置の別の例を示す。 データ信号を生成する方法の一例のフローチャートを示す。 データ信号を生成する方法の別の例のフローチャートを示す。 データ信号をデコードする方法の一例のフローチャートを示す。 データ信号をデコードする方法の別の例のフローチャートを示す。 データ信号を生成する装置の例を示す。 データ信号を生成する装置の例を示す。 データ信号をデコードする装置の例を示す。 データ信号をデコードする装置の別の例を示す。 データ信号を生成する方法の一例のフローチャートを示す。 データ信号を生成する方法の別の例のフローチャートを示す。 データ信号をデコードする方法の一例のフローチャートを示す。 データ信号をデコードする方法の別の例のフローチャートを示す。 第一の優先度の第一のデータ・パケットと、より高い第二の優先度の第二のデータ・パケットとを送信するための装置の例を示す。 データ信号の別の例を示す。 第一の優先度の第一のデータ・パケットと、より高い第二の優先度の第二のデータ・パケットとを送信するための方法の一例のフローチャートを示す。 通信システムの一例を示す。 二つの通信装置の間のデータの流れの一例を示す。 通信システムの例を示す。 通信システムの別の例を示す。 通信システムのさらなる例を示す。 通信装置の通信方法の一例のフローチャートを示す。 通信装置の通信方法の別の例のフローチャートを示す。 通信装置の通信方法のさらに別の例のフローチャートを示す。 通信装置の通信方法のさらなる例のフローチャートを示す。 データ信号を生成する装置の例を示す。 電力状態の状態図の例を示す。 上記の続きである。 データ信号をデコードするための装置の例を示す。 通信装置の例を示す。 データ信号を生成する装置の例を示す。 データ信号の例を示す。 データ信号の別の例を示す。 データ信号を生成する装置の別の例を示す。 データ信号をデコードする装置の例を示す。 データ信号を生成する方法の一例のフローチャートを示す。 データ信号を生成する方法の別の例のフローチャートを示す。 データ信号をデコードする方法の一例のフローチャートを示す。 通信システムの例を示す。 通信方法の一例のフローチャートを示す。 通信方法の別の例のフローチャートを示す。 データ信号を生成する装置の例を示す。 データ信号をデコードする装置の例を示す。 第一の動作モードにおける通信システムの例を示す。 第二の動作モードにおける通信システムの例を示す。 第二の動作モードにおける通信システムの別の例を示す。 データ信号を生成する方法の一例のフローチャートを示す。 データ信号をデコードする方法の一例のフローチャートを示す。 データ信号を生成する装置の別の例を示す。 電子装置用の低ドロップアウト・レギュレータによって生成された供給信号を調整するための装置の例を示す。 キャパシタ上の電圧の例示的な時間的推移を示す。 電流の例示的な比較を示す。 通信装置の例を示す。 通信装置の別の例を示す。 電子装置用の低ドロップアウト・レギュレータによって生成された供給信号を調整するための方法の一例のフローチャートを示す。 通信システムの例を示す。 上記の続きである。 電流モード論理から相補型金属酸化物半導体への変換回路の例を示す。 インバータの入力とインバータの出力との間の例示的な関係を示す。 図22aに示される回路内の信号の例示的な推移を示す。 電流モード論理から相補型金属酸化物半導体への変換回路の別の例を示す。 通信装置の別の例を示す。 上記の続きである。 デジタル‐時間変換器の例を示す。 デジタル‐時間変換器の別の例を示す。 デジタル‐時間変換器のさらに別の例を示す。 デジタル‐時間変換器のさらなる例を示す。 データ信号を生成する装置の例を示す。 デジタル‐時間変換器の別の例を示す。 振動信号とデータ信号との関係を示す。 時間‐デジタル変換器の電流プロファイルの例を示す。 供給電圧の例示的な時間的推移を示す。 供給電圧を調整するための装置の例を示す。 供給電圧の別の例示的な時間的推移を示す。 供給電圧を調整するための装置の別の例を示す。 供給電圧を調整するための装置のさらなる例を示す。 通信装置の例を示す。 通信装置の別の例を示す。 供給電圧を調整する方法の一例のフローチャートを示す。 通信方法の一例のフローチャートを示す。 通信方法の別の例のフローチャートを示す。 静電放電に対する保護回路の例を示す。 差動データ信号の受信機の例を示す。 差動データ信号を受信する装置の例を示す。 無線ヘッドRHシステムのブロック図を示す。 増幅された高周波送信信号を生成する装置のブロック図を示す。 STEP相互接続上の送信機TXデジタル予歪DPDを有する無線周波数電磁RFEMモジュールのブロック図を示す。 上記の続きである。 上記の続きである。 上記の続きである。 ベースバンド・プロセッサのブロック図を示す。 増幅された高周波送信信号を生成する方法のフローチャートを示す。 予歪設定を決定する方法のフローチャートを示す。 送信機の例を示す。 シンボル・タイミング誤差と周波数誤差との間の例示的な関係を示す。 送信機の別の例を示す。 周波数およびシンボル・レートの例示的な時間的推移を示す。 データ信号を生成する装置のブロック図を示す。 参照タイミング設定用の適応的デリミタの例を示す。 低い参照周波数でのSTEPタイミングの例を示す。 高い参照周波数でのSTEPタイミングの例を示す。 データ信号をデコードする装置のブロック図を示す。 STEPシステムおよび高参照抽出のブロック図を示す。 モバイル装置のブロック図を示す。 データ信号を生成する方法のフローチャートを示す。 データ信号をデコードする方法のフローチャートを示す。 データ信号を生成する装置のブロック図を示す。 二つの出力レベルを使用する例を示す。 三つの出力レベルを使用する例を示す。 データ信号をデコードする装置のブロック図を示す。 一対のデータ信号を生成する装置のブロック図を示す。 データ信号の例を示す。 一対のデータ信号を受信する装置のブロック図を示す。 データ信号を生成する方法のフローチャートを示す。 データ信号をデコードする方法のフローチャートを示す。 一対のデータ信号を生成する方法のフローチャートを示す。 一対のデータ信号を受信する方法のフローチャートを示す。 データ信号を生成する装置のブロック図を示す。 三つのデータ信号のセットの例を示す。 送信機と受信機との間の三つの伝送線のセットの例を示す。 上記の続きである。 データ信号を受信する装置のブロック図を示す。 受信機のブロック図を示す。 データ信号を生成する方法のフローチャートを示す。 データ信号を受信する方法のフローチャートを示す。 通信システムの例を示す。 出力データを生成する装置の例を示す。 時間‐デジタル変換器の第一の分解能の例を示す。 時間‐デジタル変換器の第二の分解能の例を示す。 入力データ信号と時間‐デジタル変換器の量子化レベルとの間の関係の例を示す。 時間‐デジタル変換器の例を示す。 較正されていない時間‐デジタル変換器の例を示す。 ヒストグラムの例を示す。 較正された時間‐デジタル変換器の例を示す。 通信システムの別の例を示す。 出力データを生成する方法の一例のフローチャートを示す。 出力データ信号を生成する装置のブロック図を示す。 DTC出力信号およびXOR出力信号の例を示す。 DTC出力信号およびXOR出力信号の別の例を示す。 データ信号を生成する装置のブロック図を示す。 インターリーブされたデータ信号を使用するSTEP接続を示す。 出力データ信号を生成する方法のフローチャートを示す。 データ信号を生成する方法のフローチャートを示す。 データ信号を生成する装置のブロック図を示す。 FDDを用いたSTEPシステムのブロック図を示す。 FDDを用いた別のSTEPシステムのブロック図を示す。 FDDを用いた別のSTEPシステムのブロック図を示す。 TDDを用いたSTEPシステムのブロック図を示す。 出力データを生成する方法のフローチャートを示す。 STEPシステムのブロック図を示す。 データ信号を生成する装置のブロック図を示す。 単一レーン上の複数のSTEPストリームの概略的な帯域図を示す。 データ信号を生成する装置のブロック図を示す。 単一レーンおよび単一キャリア上の直交STEPストリームを使用するSTEPシステムのブロック図を示す。 上記の続きである。 単一の伝送線を通じた伝送のためのベースバンドSTEPストリームおよび高周波STEPストリームを使用するSTEPシステムのブロック図を示す。 上記の続きである。 単一の伝送線を通じた伝送のためのベースバンドSTEPストリームおよび直交高周波STEPストリームを使用するSTEPシステムのブロック図を示す。 上記の続きである。 出力データを生成する方法のフローチャートを示す。 出力データを生成する別の方法のフローチャートを示す。 データ信号のための適応回路の例を示す。 データ信号のための受信機の例を示す。 減衰レベルを決定するための方法の一例のフローチャートを示す。 図36aに示される適応回路の例を使用したジッタの劣化の例を示す。 データ信号を生成する装置とデータ信号を処理する装置とを含む相互接続の例を示す。 データ信号を処理する装置の例を示す。 データ信号を生成する装置の第一の例を示す。 アイ・ダイアグラムの第一の例を示す。 アイ・ダイアグラムの第二の例を示す。 データ信号を生成する装置の第二の例を示す。 従来の通信リンクを示す。 送信されたデータ信号と受信されたデータ信号との比較を示す。 データ信号を生成する方法の一例のフローチャートを示す。 データ信号を生成する方法の別の例のフローチャートを示す。 シンボル間干渉のモデルを示す。 予歪の概念を示す。 粗い分解能をもつ時間‐デジタル変換器を使用して、二つの信号エッジ間の時間期間を決定する方法の例を示す。 較正因子によって、データ信号内の一連の後続する信号エッジ間の時間期間をスケーリングするための例を示す。 相互リンク上の反射のためのモデルを示す。 データ信号に対する反射の影響の例を示す。 データ信号を処理する装置の例を示す。 データ信号を生成する装置の例を示す。 較正のために使用される一連のペイロード・データ・シンボルの三つの繰り返しの例を示す。 データ信号を生成する装置の例を示す。 制御シンボル指示子と、一連の較正シンボルを示す制御シンボルと、一連の較正シンボルとのシーケンスを含むデータ・ストリームの例を示す。 データ信号を処理する装置の例を示す。 データ信号を生成する方法の例を示す。 データ信号を処理する方法の例を示す。 可変遅延素子を較正する方法の例を示す。 可変遅延素子を含むTDCを示す。 上記の続きである。 上記の続きである。 DTCおよび該DTCに結合されたTDC内の時間期間を相互に較正するための方法の例を示す。 上記の続きである。 可変遅延素子を含むTDCの例を示す。 上記の続きである。 上記の続きである。 デジタル信号のジッタを劣化させる回路の例を示す。 電子装置の例を示す。 電子装置の別の例を示す。 二つの結合された電子装置を含むシステムを示す。 データ・ケーブルの例を示す。 データ・ケーブルの別の例を示す。 半導体パッケージの例を示す。 半導体ダイの例を示す。 半導体パッケージの別の例を示す。 ビークル用のデータ集約装置の例を示す。 ビークル用のデータ処理装置の例を示す。 ビークルの例を示す。 上記の続きである。 電子装置の例を示す。 電子装置の別の例を示す。 電子装置のさらなる例を示す。 ユーザー装置の例を示す。 基地局の例を示す。 無線システムの第一の例を示す。 無線システムの第二の例を示す。 無線システムの第三の例を示す。 無線システムの第四の例を示す。 モバイル装置を示す。 無線システムの第五の例を示す。 無線システムの第六の例を示す。 半導体ダイの例を示す。 記憶装置の例を示す。 異なる通信プロトコル間で選択するための方法の一例のフローチャートを示す。 コンピューティング装置の例を示す。

ここで、さまざまな例が、いくつかの例が示される添付の図面を参照して、より完全に説明される。図において、線、層および／または領域の太さ／厚さは、明確のために誇張されていることがある。

よって、さらなる例はさまざまな修正および代替形が可能であるが、そのいくつかの具体例が、図面に示され、下記で詳細に記述される。しかしながら、この詳細な説明は、記載された特定の形にさらなる例を限定するものではない。さらなる例は、本開示の範囲内にはいるあらゆる修正、等価物、および代替物をカバーしうる。諸図面の説明を通して、同じまたは類似の数字は同じまたは類似の要素を指し、それらは、同じまたは類似の機能性を提供しつつ、互いに比較して同一または修正された形で実施することができる。

要素が別の要素に「接続されている」または「結合されている」と呼ばれる場合、要素は、直接接続または結合されてもよく、または一つまたは複数の介在要素を介してもよいことが理解されよう。二つの要素AとBが「または」を用いて組み合わされる場合、明示的または暗黙的に他の定義がなければ、これは、あらゆる可能な組み合わせ、すなわち、Aのみ、Bのみ、およびAとBを開示するものと理解されるべきである。同じ組み合わせの代替表現は、「AおよびBの少なくとも一つ」または「Aおよび／またはB」である。三つ以上の要素の組み合わせについてもこれに準じる。

具体例を記述する目的で本明細書中で使用される用語は、さらなる例を限定することを意図するものではない。「a」、「an」および「the」のような単数形が使用され、かつ、単一の要素だけであることが明示的にも暗黙的にも必須であると定義されていない場合は、さらなる例は、同じ機能を実装するために複数の要素を使用してもよい。同様に、ある機能が後に、複数の要素を用いて実装されると記載される場合、さらなる例は、単一の要素または処理エンティティを用いて同じ機能を実装してもよい。さらに、用語「含む」、「有する」、および／または「包含する」は、使用される場合、記載された特徴、整数、ステップ、動作、プロセス、工程、要素および／または構成要素の存在を特定するが、一つまたは複数の他の特徴、整数、ステップ、動作、プロセス、工程、要素、構成要素および／またはそれらの任意のグループの存在または追加を妨げるものではないことが理解されよう。

別段の定義がない限り、すべての用語（科学技術用語を含む）は、本明細書において、諸例が属する技術分野の通常の意味において使用される。

シリアル時間エンコードPhy（Serial Time Encoded Phy、STEP）は、低い電力要件、たとえば1〜2pJ/ビットのビット効率で、数10Gb/sの高いスループットを可能にする相互接続でありうる。STEPは、時間エンコードを使用してデジタル・パルスを変調し、相互接続の伝送リンクを介して伝送されるデータ信号に存在する各信号エッジについて複数のビットを転送する。同時に、別個のクロック・レーンまたはクロック回復回路の必要性をなくすことができる。STEP相互接続の送信機と受信機との間の伝送リンクは、二つの別々の伝送線を使用して差動的であってもよく、または単一の伝送線を使用してシングルエンドであってもよい。

たとえば、データは、図1aに示されるように、STEP相互接続におけるデータ信号の、各対の連続する相補的な信号エッジの間の時間期間（上昇エッジから下降エッジまで、または下降エッジから上昇エッジまで）によってエンコードされる。図1aの例では、各信号エッジは、上昇信号エッジおよびその後の下降信号エッジの8つの可能な対によって示されるように、3ビットのペイロード・データを表わす。ペイロード・データの第一の部分は、上昇信号エッジ1と、8つの可能なその後の下降信号エッジ2、3、4、5、6、7、8、および9のうちの一つとの間の時間期間（または時間差）によってエンコードされ、連続する相補的な信号エッジのその対において3ビットのデータをエンコードすることを許容する。一対の連続する相補的な信号エッジの間の時間期間によってエンコードされ送信されるデータは、シンボルまたはデータ・シンボルとも呼ばれる。図1aに示されるデータ信号において、第一のシンボルは、上昇信号エッジ1と、下降信号エッジ2〜9のうちの選択信号エッジとの間の時間期間によってエンコードされる。

後続のシンボルは、第一のデータ・シンボルの前記選択下降信号エッジと後続の上昇信号エッジ10との間の時間期間によってエンコードされる。第一のデータ・シンボルが、上昇信号エッジ1および下降信号エッジ9によってエンコードされた「7」であったとすると、図1は、下降信号エッジ9および上昇信号エッジ10によってエンコードされたデータ・シンボル「0」のその後の送信を示しているが、これらは最小パルス幅によって隔てられているだけである。

図1aの例は、データ・シンボル当たり3ビットのデータ（連続する相補的な信号エッジの対の間の時間期間）がある例を示すが、さらなる例は、シンボル当たり任意の異なるビット数、たとえば、1、2、4、5、または任意の他の整数を使用してもよい。各シンボルが整数のビット数Nを表わす場合、後続する信号エッジの間には2^N通りの可能な時間期間が存在する。さらなる例は、2^N通りの可能な時間期間を生じる整数ビット数に対応しないが、たとえば3、5、6、7、または他の整数のような、後続する信号エッジ間の任意の数の可能な時間期間を使用するエンコード方式を使用してもよい。

実装上の理由により、任意の対の後続する相補的な信号エッジの間、たとえば上昇信号エッジ1と第一の可能な下降信号エッジ2との間に必要とされる最小パルス幅があってもよく、これは、たとえば、任意の対の隣接する下降信号エッジの間、たとえば下降信号エッジ2と3との間の時間差よりも長い。同じタイプの二つの可能な隣接する信号エッジ間の時間差は、シンボル分離時間と記されてもよい。代替的な実装は、最小パルス幅を要求しなくてもよく、それによれば、シンボル「0」もシンボル分離時間に等しい時間期間によってエンコードされる。

図1aに示されるように、STEP相互接続において伝送されるデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むことを特徴とし、第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される。

あるいはまた、データ信号は、互いに直後に続く三つの信号エッジを含むことを特徴とすることができ、三つの信号エッジの第一の信号エッジと三つの信号エッジの第二の信号エッジとの間の第一の時間間隔が第一の送信シンボルに対応し、三つの信号エッジの第二の信号エッジと三つの信号エッジの第三の信号エッジとの間の第二の時間間隔が第二の送信シンボルに対応する。

STEP相互接続のデータ信号についての前述の特徴付けの両方は代替的に使用されることができ、特徴付けの一方が使用される場合はいつでも、他方の特徴付けを代わりに使用することができる。

前述の考察に基づいて、STEP相互接続のためのデータ信号（STEP信号）を（たとえば送信機内で）生成することができる装置の例は、該データ信号を生成するよう構成された処理回路を含むことを特徴とすることができ、該データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、該第一の信号エッジおよび該第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、該第二の信号エッジおよび該第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。

あるいはまた、データ信号を生成するための装置は、該データ信号を生成するように構成された処理回路を含むことを特徴とすることができ、該処理回路は、送信されるべきそれぞれのデータ部分に基づいて、データ信号の直接相続く信号エッジ間の時間期間を調整するように構成される。

STEP相互接続のデータ信号についての前述の特徴付けの両方は代替的に使用されることができ、特徴付けの一方が使用される場合はいつでも、他方の特徴付けを代わりに使用することができる。

任意的に、データ信号を生成するための装置は、データ信号を出力するように構成された出力インターフェース回路をさらに含んでいてもよい。

図1bは、双方向通信のためのSTEP相互接続の例を概略的に示す。双方向実装では、互いに通信するSTEPインターフェース12と14の両方が、データ信号を送信し、受信することができる。STEPインターフェース12および14は、単一の伝送リンク16によって接続されてもよい。伝送リンク16は、単一の伝送リンク16を介した双方向通信を可能にするために、時分割複信（半二重）で動作させることができる。あるいはまた、二つの伝送リンク16aおよび16bを全二重（二連の単信）通信に使用してもよく、それぞれは、一方のSTEPインターフェースの出力ドライバ段を他方のSTEPインターフェースの入力ドライバ段に接続する。単一の伝送リンクは、単一の伝送線路を使用してシングルエンドであってもよく、または二つ以上の伝送線路を使用して差動式であってもよい。STEPインターフェース12および14、ならびにそれらの関連する伝送リンクが、STEP相互接続を構成する。代替例においては、STEP相互接続は、一方向通信のために確立されてもよい。

両方のSTEPインターフェース12および14は同一アーキテクチャーであるため、STEPインターフェース12のみがさらに議論される。STEPインターフェース12は、デジタル信号処理のためのデジタル処理回路18を含む。送信の観点では、デジタル処理は、STEPプロトコルに従ってペイロード・データをペイロード・データ・シンボルに変調することを含んでいてもよい。さらに、デジタル処理は、各ペイロード・データ・シンボルおよびSTEP実装において使用される任意的なさらなるシンボルに時間期間を割り当てることを含んでいてもよい。割り当てられた時間期間に基づいてデータ信号を生成するために、デジタル‐時間変換器22を使用して、データ信号内の一連の相補的な信号エッジを生成することができる。電力増幅器がDTC 22に結合され、伝送リンクを駆動することができる。

データ信号を受信するためには、STEPインターフェース12は、伝送リンク16に結合された低ノイズ増幅器と、データ信号内の二つの後続する信号エッジ間の時間期間を決定するための後続の時間‐デジタル変換器（Time to Digital Converter）20（TDC）とを含む。TDC 20は、信号エッジ間の各時間期間についてデジタル量を決定し、それがデジタル処理回路18内でさらに処理されることができる。受信の観点では、デジタル処理は、ペイロード・データ・シンボルをそれぞれの決定された時間期間に割り当て、ペイロード・データ・シンボルを復調してペイロード・データを決定することを含みうる。

バッテリー駆動の電圧コンバータ24（DC/DVコンバータ）を使用して、STEPインターフェース12への供給電力を提供してもよい。ただし、さらなる例はAC電源から同様に電力供給されてもよい。図1bは、データ・インターフェースの物理層コントローラ内で使用されるコンポーネントに焦点を当てているが、さらなる例は、プロトコル・スタックのより上位層の処理、たとえば、媒体アクセス制御（MAC）のための処理回路を含んでいてもよい。STEPインターフェースを使用する物理層（PHY）コントローラの場合、PHYコントローラ内の入出力インターフェースは、専用のMAC層コントローラに接続するはたらきをしてもよい。

STEPインターフェース内で使用されるTDCのいくつかの例は、データ信号内の二つの後続する相補的な信号エッジ間の時間期間を直接決定してもよい。図1cは、データ信号内の二つの後続する相補的な信号エッジ間（上昇信号エッジとその後の下降信号エッジとの間および下降信号エッジとその後の上昇信号エッジとの間）の時間期間を決定する時間‐デジタル変換器（Time to Digital Converter、TDC）の例示的な実装を示している。TDCは、図1aのデータ信号内の第一のタイプの第一の信号エッジと、第二のタイプの第二の信号エッジと、第一のタイプの第三の信号エッジとを含む相補的な信号エッジのシーケンスを決定し、後続する相補的な信号エッジ間の時間期間を測定する。

図1cに概略的に示されるTDCは、それぞれが遅延素子として動作するインバータ30a〜30fのシーケンスとして実装される。各インバータによって導入される遅延は固定されてもよいが、さらなる実装は、インバータの遅延を個別に調整することを許容してもよい。データ信号は、系列の第一のインバータ30aに入力され、同時にトリガー・インバータ32に入力される。各インバータにより、データ信号に存在する信号エッジが遅延させられ、その間、信号の状態が変化する（高から低、またはその逆に）。各遅延素子30a〜30fの出力は、エッジ・トリガーされるフリップフロップの第一のバンク34aの入力と、エッジ・トリガーされるフリップフロップの第二のバンク34bの入力とに結合される。

両方のバンク34aおよび34bのすべてのフリップフロップは、インバータ32をトリガーすることによって共同でリセットされる。しかしながら、第一のバンク34aのフリップフロップは正のエッジによってトリガーされ、第二のバンク34bのフリップフロップは負のエッジによってトリガーされる。前記セットアップを使用すると、フリップフロップの第一のバンク34aは、データ信号内に負の信号エッジが存在する場合に信号を出力し、一方、フリップフロップの第二のバンク34bは、データ信号内に正の信号エッジが存在する場合に信号を出力する。しかしながら、第一バンクのフリップフロップの出力における信号パターンは、先行する正の信号エッジがデータ信号内でどれくらい前に受信されたかを結論することを許容する。特に、（対応するフリップフロップによって読み出される）その出力およびその入力において同一の信号状態を有するインバータは、遅延線内の先行する正の信号エッジの位置を、よってトリガーする負の信号エッジと先行する正の信号エッジとの間の時間期間を示すことができる。よって、正のパルス・デコーダ36aによるフリップフロップの第一のバンク34aの読み出しは、受信データ信号が高状態にあった時間期間を導出することを許容し、よって、受信シンボルに関連付けられた時間期間を提供する。

同様に、負のパルス・デコーダ36bは、受信されたデータ信号が低状態にあった時間期間を導出することを許容し、よって、受信されたシンボルに関連付けられた時間期間を提供する。図1cのTDCが、図1aに示すようなデータ信号を受信する場合、TDCは、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定する。第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって離間され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって離間される。パルス・デコーダ36a、36bは、インバータ30a〜30fの遅延によって与えられる分解能で高パルスと低パルスの時間期間を決定し、遅延線の全体的な遅延をもたらすインバータの全体的な数に依存する単一の時間期間の最大の長さ（TDCのダイナミックレンジ）を許容する。

前述の考察を要約すると、STEP信号を（たとえば送信機内で）生成する、または（たとえば受信機内で）受信することができる装置の例は、以下のように定義されうる。

一例によれば、データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路であって、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される、処理回路と、前記データ信号を出力するように構成された出力インターフェース回路とを備える。

たとえば、第一のタイプが上昇エッジ〔立ち上がりエッジ〕であり、第二のタイプが下降エッジ〔立ち下がりエッジ〕である、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジである。

第一の時間期間と第二の時間期間の合計は、1×10^-7s未満（または5×10^-7s未満、1×10^-8s未満、または5×10^-8s未満）であってもよい。

たとえば、処理回路はさらに、第二のデータ信号を生成するよう構成されてもよく、第二のデータ信号は、データ信号に対して反転される。

第一のデータは第一のデータ・シンボルによって表わされてもよく、第二のデータはデータ通信プロトコルに従って送信される第二のデータ・シンボルによって表わされる。

たとえば、当該装置はさらに、前記データ信号を生成するように構成された少なくとも一つのデジタル‐時間変換器を含むことができる。

出力インターフェース回路は、一つまたは複数の伝送線から構成される有線伝送リンクに前記データ信号を出力するように構成されてもよい。

一例によれば、データ信号を受信するための装置は、データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を備える。さらに、当該装置は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路を備える。

たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジである。

第一の時間期間と第二の時間期間の合計は、10^-7秒未満（または5×10^-7秒未満、1×10^-8秒未満、または5×10^-8秒未満）であってもよい。

処理回路はさらに、第二のデータ信号を受信するように構成されてもよく、第二のデータ信号は、前記データ信号に対して反転されている。さらに、処理回路は、第二のデータ信号にさらに基づいて、第一の信号エッジ、第二の信号エッジ、および第三の信号エッジを決定するように構成されてもよい。

二つの信号エッジ間の時間期間は、通信プロトコルのデータ・シンボルに対応しうる。

当該装置はさらに、第一の時間期間および第二の時間期間を決定するよう構成された少なくとも一つの時間‐デジタル変換器を含むことができる。

一例によれば、データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路を備え、該データ信号は、第一のタイプおよび第二のタイプの交互の信号エッジを含む。信号エッジのそれぞれの後続する対の間の時間期間は、送信されるべきデータに対応しうる。1秒あたりの時間期間の数は、1×10⁷より多くてもよい（または5×10^-7秒より長い、1×10^-8秒より長い、または5×10^-8秒より長い）。

二つの信号エッジ間の時間期間は、通信プロトコルのデータ・シンボルに対応しうる。

データ信号は有線伝送リンクを使用して送信されるデジタル信号であってもよい。

一例によれば、データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路を備え、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される。

一例によれば、データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路を備え、該処理回路は、送信されるべきそれぞれのデータ部分に基づいて、該データ信号の直接後続する信号エッジ間の時間期間を調整するように構成されている。

STEP相互接続の例は、実装特有の目標を達成し、複数の使用事例のために相互接続の例を使用することを許容するために、複数の特徴を実装することができる。続いて、これらの特徴のいくつかを、独立した例を用いて説明する。さまざまな例は、相互接続の種々の側面に関連するグループで説明される。

論議は、物理インターフェース（Phy）および前記インターフェースを実行するために使用されるアルゴリズムに関連する例から始め、続いて、媒体アクセス制御（MAC）およびそれに関連するアルゴリズムに関連する例を示す。その後、相互接続のさまざまな機能を実装するための回路に関する例について説明する。その後のセクションでは、相互接続の諸部分の較正に関連する例を議論し、続いて、相互接続の個別的なアーキテクチャー側面に関連する例を議論する。最後に、相互接続によって可能にされる種々の使用事例の例を示す。

後に開示される実施例のいずれも、データ信号を生成するための装置またはデータ信号を受信するための装置の前述の例の任意の側面と組み合わせることができる。

STEPシステムでは、受信機（RX）は「自己トリガー」されてもよい。これは、少なくともPHYを動作させるために必要とされるクロックが、データ信号自身から導出されることを意味する。よって、送信機（TX）とRXとの間でクロック信号を渡す必要がないことがある。RXクロッキングは受信信号によって行なわれ、これはTXとRXの間のレーン数を最小にする。さらに、RXにおいてPLLやCDRが必要ないので消費電力が低減され、RXにおけるPLL/CDRがロックされるまで待つ必要がないため、システム・レイテンシーが低減される。

図1dは、たとえばSTEPシステム内など、自己トリガーされる受信機で動作させられるべき、データ信号を受信するための装置の例を示す。

装置102は、復調回路106と、処理回路104と、検出回路108と、発振回路110とを備える。装置100は、たとえば、図1aに単に例示目的のために示されているSTEP準拠送信機112によって生成されたデータ信号を受信する。復調回路106は、STEP準拠データ信号を復調するように構成される。たとえば、二つのデータ・シンボルが受信された場合、復調回路106は、データ信号内の第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを、データ信号の第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定する。処理回路104は、データ信号内の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを決定する。処理回路104は、たとえば、前記第一および第二の決定された時間期間を復調回路106に通信する時間‐デジタル変換器（TDC）を備えることができる。

検出回路108は、前記第一のデータまたは前記第二のデータ内にデータが識別されない場合に、トリガー信号を生成するように構成される。検出回路108は、復調回路106に、または図1に示すように処理回路104に結合されてもよい。検出は、たとえば、データに対応しない一つまたは複数の後続する時間期間を同定することによって実行されうる。あるいはまた、検出回路108は、処理回路104が、所定の時間期間にわたってデータ信号内の信号エッジを決定しない場合、または、後続する相補的な信号エッジの特定のパターンが処理回路104によって受信される場合、データが送信されないと結論することができる。

トリガー信号に際して、発振器回路110がクロック信号を生成する。次いで、該クロック信号は、普通なら受信データ信号自身から導出されるクロックを使用して動作させられる受信機内の内部コンポーネントをクロックするために使用されることができる。よって、発振器回路110は、たとえデータ信号によってデータが受信されなくても、装置102の諸部分を動作させることを許容する。このようにして生成されたクロック信号は、たとえば、処理回路104によってそれ以上データが受信されず結果的に自己トリガーされたクロックがなくても、受信機または装置102の信号処理チェーン内でデータをさらに処理することに役立つ。それにもかかわらず、信号処理チェーン内にすでに存在するデータは、発振器回路110のクロック信号を使用して信号処理チェーンの終端まで処理されることができる。これにより、受信されたすべてのデータが、たとえばMAC層など、受信機の、より高いプロトコル・レベルに転送できることを確実にする。検出回路108と発振器回路110とを備えた装置102を使用することにより、STEP受信機は、送信の終わりにデータを失うリスクなしに、データ信号自身からクロックを導出することができる。いくつかの例によれば、データ信号中に欠落しているデータはペイロード・データであってもよい。

要約すると、STEPは、デジタル‐時間変換器（Digital to Time Converter、DTC）によって生成され、TDCを介して受信される時間変調された信号を使用するので、データ・リンクを通じたデータの瞬時レートは、データに依存する。TDCデータ処理回路は、TDC受信データによって生成される瞬時CLKを使用して動作している。これは、STEP RXが自己トリガーされ、CLK/PLL/CDRを必要としない可能性があるため、非常に価値のある特徴である。ひとたびTXがペイロード・データ・シンボルまたはデータ信号の送信を終了すると、RX「パイプライン」の諸コンポーネントに存在するペイロード・データは、それ以上処理されないことがありうる。それらのコンポーネントを動作させるクロック信号が欠落している可能性があるためである。これは、たとえば、データがMACに到達できない結果となる可能性がある。STEPがデータを受信する限り、復調回路（受信機）は、それ自身が生成したCLKを使用して、受信したシンボルを、さらなる処理のために先入れ先出し（FIFO）回路に送達してもよい（FIFOは、たとえば、二つのクロックで動作するためのレート・コンバータのはたらきをし、PHY内でTDCのレートで満たされ、MAC層内で使用される第二のクロックの第二のレートで読み出される）。ひとたびペイロード・データが停止すると（たとえばパケットの終了時に）、TDCはCLK信号の発生を停止し、TDC出力とFIFO入力との間のデータ・サンプルは、それ以上渡されない、または処理されないことがありうる。そのようなことが、図1aに示すような装置102を使用して回避される。図1aは第一の例を提示しており、ここで、我々は、RX PHY層における伝送の終わりを検出し、TDC出力からFIFO入力にデータを渡すために合成CLKを生成することを提案する。この動作をPHY層（たとえばMACではなく）で実行することは、リンクのレイテンシーを最小にする。

図1eは、図1aに示される装置と複数の構成要素を共有する、データ信号を受信するための装置のさらなる例を示す。図1eの特定の例では、発振器回路110は、リング発振器110aおよびカウンタ110bを備える。トリガー信号に応じて、リング発振器は発振を開始し、カウンタ110bがすべての発振をカウントする。所定の数の発振の後、カウンタ110bは、リング発振器100aの発振を停止させる。図1eは、所定の数の発振のみを含むクロック信号を生成する発振器回路の特定の例を示す。これは、装置102の自己トリガーされる処理パイプライン内の処理動作の数がよく決定されている場合には、有益な実装でありうる。パイプラインを空にするために必要な数の発振のみが発振器回路110によって生成されるので、先験的に不必要であることが知られている発振でエネルギーを無駄にする必要はない。

図1dの例に加えて、図1eの装置102は、ペイロード・データをPHY層からMAC層に転送するように構成されたMACインターフェース112を含む。いくつかの例によれば、MACインターフェースは、PHYとMACの異なるクロック・ドメイン間をインターフェースするための非同期FIFOを含む。PHYでそれ以上ペイロード・データが受信されない間は、FIFOは発振器回路110によって生成されたクロック信号を使用して充填される。

さらなる例によれば、装置100は、発振器回路110のクロック信号を使用して動作させられるFIFO以外の少なくとも一つのデータ処理回路を備えることができる。FIFOは、クロックされる処理回路についての具体例として使われているだけである。

いくつかの例によれば、検出回路は、データ信号内のパケット終了シンボル（End of Packet symbol、EOP）を識別し、パケット終了シンボルの識別時にトリガー信号を生成するように構成される。そのような構成は、各データ・パケットの受信後（このことはEOPによって示される）に受信機内の信号処理パイプラインを安全に空にすることを許容し、さらに各EOPの後に受信機のより低電力状態に入ることを許容する。言い換えると、合成CLKはパケット終了（EOP）検出後に生成される。検出回路108は、トリガーされるリング発振器をイネーブルにするEOP検出ブロックのはたらきをする。CLK発生は、カウンタ110bによってNサイクルに制限される。Nサイクルは、最悪のシナリオに対して必要とされるサイクルの最大数にあらかじめ決定することができる。

図1fは、送信の終了時に自己トリガーされる受信機の動作を適切に可能にするために必要なクロック信号が送信機内で生成される、データ信号120を生成する装置の例を示す。装置120は、ペイロード・データ用の入力インターフェース122と、出力インターフェース126によって出力されるデータ信号を生成するように構成された処理回路とを含む。生成されたデータ信号は、第一のタイプの第一の信号エッジ128aと、第二のタイプの第二の信号エッジ128bと、第一のタイプの第三の信号エッジ128cとを含む。第一の信号エッジ128aと第二の信号エッジ128bとを分離する第一の時間期間、および第二の信号エッジ128bと第三の信号エッジ128cとを分離する第二の時間期間は、ペイロード・データが入力インターフェース122において受信されるか否かに依存して、処理回路124によって異なる仕方で生成される。

ペイロード・データが入力インターフェース122において受信される場合、第一の時間期間は第一のペイロード・データ・シンボルに基づいており、第二の時間期間は第二のペイロード・データ・シンボルに基づいており、入力インターフェース122で受信されるペイロードに依存する。しかしながら、ペイロード・データが入力インターフェース122で受信されない場合、第一の時間期間は第一の所定のクロック・サイクル時間に基づき、第二の時間期間は第二の所定のクロック・サイクル時間に基づき、それによりデータ信号中にクロック信号を含める。このクロック信号が、ペイロード・データがない場合に受信機によって、その内部コンポーネントを動作させるためのクロック信号を生成するために使用されうる。

よって、いくつかの実施形態によれば、処理回路124は、ペイロード・データが存在しない場合に適切なクロック信号を提供するために、第一の所定のクロック・サイクル時間および第二の所定のクロック・サイクル時間を格納したメモリ124aを含んでいてもよい。ペイロード・データのための適切なデータ信号を生成するために、処理回路124は、たとえば、STEP通信プロトコルに従って受信ペイロード・データ・サンプルに時間期間を関連付けるように構成された変調器124bを含むことができる。データ信号内のエッジのシーケンスは、たとえば、デジタル‐時間変換器（DTC）を用いて生成されてもよい。

個別的な実装に依存して、ペイロード・データの不在時に生成される第一および第二の時間期間は、同一であり、50%のデューティーサイクルの振動を引き起こしてもよく、他の実装は、異なる時間期間を使用してもよい。さらに、ペイロード・データの不在時に生成される振動の周波数は、一定である必要はない。逆に、任意の数の時間期間がメモリから読み取られてデータ信号およびペイロード・データの不在を生成してもよく、それにより、データ信号は、メモリから読み取られた時間期間のシーケンスに従って変化する諸時間期間によって隔てられた後続する相補的な信号エッジを含むことができる。

さらなる例によれば、装置120は、図1gに示すように、ペイロード・データの不在時に出力インターフェース126に結合される発振器回路を含んでいてもよい。図1gの例では、データ信号を生成する装置130は、出力インターフェース132と、変調器134と、検出器回路136と、発振器回路138とを含む。STEP準拠受信機140は、単に例示目的のために示されている。変調器134は、受領されたペイロード・データに基づいて、後続する信号エッジ間の時間期間を生成する。検出器回路136は、それ以上ペイロード・データが変調器134によって処理されない時を判別する。それ以上ペイロード・データが処理されない場合、検出回路136は、発振回路138に発振を開始させ、出力インターフェース132に発振回路138の発振をデータ信号に含めさせる。

言い換えれば、図1fおよび1gは、送信の終了がTX PHY層で検出され、それが送信されるべき合成DATAまたはデータ・シンボルを生成し、それによりRXがTDC出力からのデータをFIFO入力に渡すことができる例を示している。この動作を（MAC層ではなく）PHY層で実行することにより、リンクのレイテンシーが最小になる。送信終了はTX側（TX PHY）で識別され、合成データ（MACによって送信されるのではない）が生成され、RXのパイプライン内のデータをプッシュする。

続いて、前述の装置のいずれかによって実行される方法が、フローチャートによって簡単に例解される。図1hは、データ信号を生成する方法の一例のフローチャートを示す。この方法は、データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定152することを含む。この方法はさらに、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定154するステップとを含む。さらに、この方法は、第一のデータや第二のデータ内にペイロード・データが同定されない場合に、クロック信号を生成156することを含む。

図1iは、データ信号を受信する方法の一例のフローチャートを示す。この方法は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むデータ信号を生成162することを含み、第一の信号エッジおよび第二の信号エッジは第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは第二の時間期間によって分離される。この方法はさらに、ペイロード・データが利用可能であるときに、第一のペイロード・データ・シンボルに基づいて前記第一の時間期間を、第二のペイロード・データ・シンボルに基づいて前記第二の時間期間を決定164するステップ；またはペイロード・データが利用可能でないときに、第一の所定のクロック・サイクル時間に基づいて前記第一の時間期間を、第二の所定のクロック・サイクル時間に基づいて前記第二の時間期間を決定166するステップを含む。

差動インターフェースは、正しく機能するためには、伝送リンクの両端において、正しい極性で接続される必要があることがある。伝送リンクが2本の別々の伝送線路（たとえば同軸線）によって確立される場合、この要件により、両側で正しい極性で正および負を接続するために、伝送線路の交差を引き起こすことがありうる。伝送線路の交差は、次に、たとえばクロストークによって信号品質を劣化させ、さらに、電子装置内で限られている可能性のあるスペースをより多く消費することがありうる。電気的特性のために、すべての標準的な相互接続が、伝送線路の反転／交差を許容するわけではなく、それによってプラットフォームのルーティングが制限することがある。

いくつかの相互接続、たとえばPCIエクスプレス（PCIe）は、極性チェックをサポートする。PCIeでは、極性チェックは、極性（polarity）と呼ばれる専用のシンボルを回復フロー毎に送信するMACによってトリガーされる。このように開始された極性チェックの開始時に、インターフェースは、専用のメッセージ・フローを使用して差動伝送リンクの伝送線の極性のチェックを実行し、必要ならその入力を反転する。専用のフローを有することは、システムを複雑にし、データを全く含まない極性パターンを伝送することにより出口レイテンシーを増加させ、さらに、前記フローの開始を信号伝達するためだけの特別なシンボルを必要とする。極性チェックをサポートしないことは、全体的なシステムをさらに複雑にする可能性があり、その場合、両側の間の良好なアライメントが要求される。プラットフォーム・ルーティング（platform routing）は、トレースの交差を引き起こし、トレース・マッチングの劣化を引き起こす可能性がある。たとえば、DPHYは差動伝送リンクの正接点と負接点の間の反転をまったく許容しない。リンクに対する極性チェックを実装すると、プラットフォーム・ルーティングが容易になる。さらに、それは、伝送線路に沿って交差を回避し、より良好なライン・マッチングを得ることがありうる。それはまた、交差を避けるために前もって事前調整も必要としない。低いオーバーヘッドで伝送線路の極性チェックを提供することが望ましい。

図2aは、伝送リンクの受信端で極性チェックを実行することを許容する差動信号対を生成する装置の例を示している。装置202は、二つの伝送線路〔伝送線、伝送ライン〕204aおよび204bを含む伝送リンク204を通じた伝送のための差動信号対を生成する。装置202の出力インターフェース回路203は、伝送リンク204の第一の伝送線路204aに差動信号対の第一の信号を、伝送リンク204の第二の伝送線路204bに差動信号対の第二の信号を同時に供給するように構成されている。通常動作中、第一の信号および第二の信号の両方は、相補的な状態を有する。すなわち、第一の信号が高状態にあり第二の信号が低状態にあるか、第一の信号が低状態にあり第二の信号が高状態にあるかのいずれかである。極性検出のために、両方の信号は、最初、しばらくの間、同一状態であってもよい。信号がある期間にわたって同一の状態にあることは、受信機の電力状態を制御するために使用されてもよく、これについてはたとえば後にさらに詳細に説明される。図2bは、関連する受信機が伝送線路204aおよび204bの正しい極性を決定できるようにするために生成されうる第一の信号206aおよび第二の信号206bの例を示す。信号対の信号に関する以下の議論については、正の極性は、第一の伝送線路204aのために選択される第一の信号206aに関連すると仮定することができる。もちろん、さらなる実施形態では、正の極性はまた、第二の伝送線路204bのために選択されてもよい。

第一の信号206aおよび第二の信号206bは、初期には両方とも、この特定の例では高レベルである第一の信号レベルである。さらなる例では、両方の信号は、同様に、初期に低レベルであってもよい。極性検出を可能にするために、装置202はさらに、第一の信号206aが第一の極性である場合に、第一の信号206aの信号レベルを第二の信号レベルに変更するように構成された処理回路208を備える。図2bに示す例では、信号206aの高レベルが時刻210に低レベルに切り換えられる。処理回路208は、第一の信号206aにおいて下降信号エッジを生成することによって、第一の信号206aの信号レベルを第二の信号レベルに変更するよう構成される。

上述のような装置202を使用することにより、受信機は、伝送線路のどちらが信号レベルの変化を示すかをPHY内ですでに決定することによって、伝送線204aおよび204bの両方の極性を正しく決定することができる。すでに上述したように、両方の伝送線の極性は任意に選択できるので、代替例では、処理回路208は、第二の信号206bの信号レベルを第二の信号レベルに変更し、第一の信号211aを第一の信号レベルに維持するように構成されてもよい。

極性情報は、STEP相互接続の電源投入後、最初のペイロード・データの送信開始前にのみ収集されてもよい。しかしながら、いくつかの例は、初期電源投入後にペイロード・データが送信されない場合には、STEPインターフェースを電力節約モードに維持してもよい。この目的のために、処理回路208は、ペイロード・データが送信されるようになるまで、第一の信号206aが第一の極性である場合、第二の信号206bを第一の信号レベルに維持（保持）するように構成されてもよい。

前記の諸例の一つに従い、PHYにおいて極性チェックを実装することにより、電力節約モードからのシステムの出口レイテンシーを劇的に短縮しうる。極性チェックは、両方向に差し込むことができる対称コネクタをサポートすることも許容する。これは、いくつかの解決策では要求されることがある。

差動信号対の極性を示した後、処理回路はさらに、第一の信号206aおよび第二の信号206bの一方または両方を、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように生成することによって、ペイロード・データを提出するよう構成されてもよい。第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ離間しており、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ離間している。

たとえば、第一の伝送線については、第一のタイプの信号エッジは上昇エッジであり、第二のタイプの信号エッジは下降エッジであり、第二の伝送線は相補的な信号エッジを受け取る、すなわち、第二の伝送線については、第一のタイプは下降エッジであり、第二のタイプは第二の伝送線の上昇エッジである。あるいはまた、第一の伝送線のための第二のタイプは上昇エッジであってもよく、第一のタイプは下降エッジであってもよい。

STEPシステムでは、第一の時間期間と第二の時間期間の合計は、たとえば10^-7秒（たとえば、10^-8、10^-9、10^-10、10^-11秒またはそれ以下）より短くてもよい。換言すれば、STEPシステムのいくつかの例では、データ信号の最小または平均周波数は、10MHz（たとえば、100MHz、1GHz、10GHz、100GHz、またはそれ以上）より高くてもよい。第一のデータはたとえば第一のデータ・シンボルであってよく、第二のデータは、データ通信プロトコルに従って送信される第二のデータ・シンボルであってよい。

装置2100aのさらなる詳細および側面は、提案される技術または上記もしくは下記の一つまたは複数の例（たとえば、図2a〜2i）に関連して記載される。装置202は、提案される技術または上記もしくは下記の一つまたは複数の例の一つまたは複数の側面に対応する一つまたは複数の追加の任意的な特徴を含んでいてもよい。

要約すると、STEP PHY層は二つの独特な状態（電力状態フローの一部であり、やはり後に詳述される）を含む可能性があるため、TXがRXの電源を切る（power down）とき、RXはPとNの両方を高に出力する。TXが電源オフ（power off）・モードを終了するとき、TXはアイドルまたはパッケージ先頭に移行し、それがPを低に、Nを高に強制する。RX側は、この情報を用いてこうして極性を決定することができる。

図2cは、さらに、たとえばSTEP受信機内で使用されうる差動信号対を処理するための装置212を示す。装置212は、伝送リンク204の第一の伝送線路204aから差動信号対の第一の信号を、伝送リンク204の第二の伝送線路204bから前記差動信号対の第二の信号を同時に受信するように構成された入力インターフェース回路214を含む。第一の信号および第二の信号は、最初は、両方とも第一の（論理）信号レベル（たとえば高または低）にある。装置212はさらに、第一の信号の信号レベルが（第一の信号レベルから）第二の信号レベルに変化する場合に、第一の信号が第一の極性であると判定するように構成された処理回路216を備える。第一の信号が第一の極性のものであると判定することは、第一の伝送線路204aが第一の極性の信号を伝送するために使用されるものであると決定することと同等でありうる。それにより、装置212または対応する受信機が適切に構成されることができる。図2bに示された例示的な信号を使うと、装置212は、第一の伝送線路204aを介して受信される第一の信号206aがその信号レベルを高から低に変化させ、一方、第二の信号206bが信号レベルを高に維持している場合、第一の伝送線路204aが正の極性のために使用されると決定する。換言すれば、処理回路216は、第二の信号が第一の信号レベルを維持する（に留まる）場合、第一の信号が第一の極性であると決定するようにさらに構成されてもよい。この目的のために、処理回路216は、たとえば、第一の信号における下降信号エッジを用いて、第一の信号が第二の信号レベルに変化することを判別するように構成されてもよい。

さらなる例では、処理回路212は、第二の信号212bの信号レベルが第二の信号レベルに変化し、第一の信号が第一の信号レベルを維持する（に留まる）場合に、第一の信号が第二の極性であるとを決定するようにさらに構成されてもよい。

図2dは、図2cに示された例に基づく差動信号対を処理するための装置のさらなる例を示す。図2dの例では、装置は、さらなる信号処理回路218をさらに備える。さらなる信号処理回路218はMAC層内に実装され、装置212はPHY層内に実装される。図2dはこのように、本明細書に記載される例を使用する極性検出が、PHY層内で完全に実装されてもよく、その結果、MAC層の対話が必要とされないため、極性検出によりシステムの起動または覚醒時のレイテンシーを非常に短くなることを示す。MAC層において前記機能を実装するには、極性検出が実行できるようになる前に、PHY層が完全に覚醒し、MAC層が完全に覚醒する必要がでてくる。しかしながら、図2a〜図2iに関して記載された例によれば、極性検出は、覚醒手順の一部として、したがって、最小のレイテンシーおよび最小の信号伝達オーバーヘッドで、システムのパワーアップまたは覚醒の際に自動的に実行される。

STEPプロトコルをサポートする一例では、装置212はさらに、後続する信号エッジ間のペイロード・データを受信および処理する回路を含むことができる。これらの例において、処理回路212は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを、第一の信号および第二の信号の少なくとも一つに基づいて決定するように構成されてもよい。さらに、装置212は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路を含んでいてもよい。

図2eは、極性検出を可能にするために、差動信号対の特性を決定するための処理回路220の例を示す。図2fは、図2eの処理回路内に存在する信号の例を示す。図2eに示された例の機能の以下の説明は、図2bに示された信号フローに依存する。処理回路220は、両方の伝送線路204a、204bに結合された入力を有するNANDゲート222を含む。第一のNORゲート224aの第一の入力は第一の伝送線路204aに結合され、第二の入力はNANDゲート222の出力に結合される。第二のNORゲート224bの第一の入力は第二の伝送線路204bに結合され、一方、NORゲート224bの第二の入力はNANDゲート222の出力に結合される。第一のNORゲート2224aの出力は、ラッチ226のセット入力に結合される。第二のNORゲート224bの出力は、ラッチ226のリセット入力に結合される。ラッチ226の出力は、差動信号対の特性を示し、これは、伝送線路のうちのどれが正極性のために使用されるかの情報を含む。

図2fに示されるように、ひとたび伝送線路204a（P線路）上の信号が先に低になると、ラッチ出力が高になり、これは伝送線路204a上の極性が正であることを示す。伝送線路204b（N線路）が先に低になる場合は、ラッチは低を出力し、これは、極性が負であり、データが反転される必要があることを示す。

図2eの例では、処理回路は、第一の信号および第二の信号に基づいて論理信号を生成するように構成されたNANDゲートを含む。さらに、処理回路は、第一の信号および前記論理信号に基づいて第一の決定信号を生成するように構成された第一のNORゲートと、第二の信号および前記論理信号に基づいて第二の決定信号を生成するように構成された第二のNORゲートとを含む。処理回路はさらに、第一の決定信号および第二の決定信号に基づいて、第一の信号の極性を示す極性信号を出力するように構成されたフリップフロップ回路を備える。

図2gは、参照クロック信号に基づいて第一の信号232aおよび第二の信号232bを同時にサンプリングするように構成された時間‐デジタル変換器（TDC）231を含むさらなる処理回路230を示す。TDC 231は、第一の信号232aおよび第二の信号232bが反転されるべきかどうかを決定するために、第一の信号および第二の信号のうち、第一の信号レベルから第二の信号レベルに変化するものを示す情報信号240を提供するようにさらに構成される。XORゲート236aおよび236bは、論理的な「1」が二つの入力の一方に供給され、他方の入力が伝送線路に接続される場合に、両方の信号232aおよび232bを同時に反転させる信号交換回路のはたらきをする。論理的な「0」が供給される場合は、信号は反転されない。

論理的な「1」または「0」は、いったん両方の伝送線が異なるレベルに保持されたときにアクティブであるラッチ242によって供給される。両伝送線が異なるレベルに保持されることは、両伝送線に結合されたANDゲート238によって評価される。ラッチ242は、参照クロック信号234によってイネーブルされ、情報信号240は、ラッチ242のデータ入力に入力される。情報信号240を生成する際に、TDCが極性検出器として使用される。PHYの電源が切れている間は、TDCはアクティブではなく、クロックは生成されない。TXがペイロード・データ（または、たとえばデリミタなどの他の信号）の送信を開始すると、TDC 231は、第一のデータ（たとえば、長いパルス、次いで、その終わりに短パルスがある）の終わりによって第一のエッジを取得する。受信データの第一の信号エッジ（たとえばデリミタ指示）を見て、伝送線路で低パルスが受信されるか高パルスが受信されるかを決定することによって、対応する伝送線路が正の極性であるか負の極性であるかが認識できる。よって、TDC入力が転じられるべきであるかどうかが決定され、もしそうであれば、情報信号240は論理的な「1」に設定されうる。

すでに示したように、極性が受信機によって要求されるところと異なると判定される場合、処理回路230は、第一の伝送線を介して受信された第一の信号と第二の伝送線を介して受信された第二の信号とをフリップして、その後、正しい極性を有する信号を処理することができる。

この目的のために、処理回路は、第一の信号および第二の信号を受信するように構成された信号交換回路236をさらに含むことができる。信号交換回路236は、情報信号240に基づく第一の信号および第二の信号の一方をTDC 231の第一の入力に提供し、前記情報信号に基づく第一の信号および第二の信号の他方をTDCの第二の入力に提供するように構成される。

図2gに示す例では、フリップは、XORゲートを使って両方の信号を反転させることによって論理的に実行される。さらなる例は、伝送線の信号を反転させる代わりに、伝送線を異なる入力にルーティングするために、たとえばマルチプレクサのような他の信号交換回路を使用してもよい。

図2hは、差動信号対を生成する方法の一例のフローチャートを示している。この方法は、差動信号対の第一の信号を伝送リンクの第一の伝送線に、差動信号対の第二の信号を伝送リンクの第二の伝送線に同時に供給262することを含み、第一の信号および第二の信号は初期にはいずれも第一の信号レベルである、この方法はさらに、第一の信号が第一の極性に対応する場合、第一の信号の信号レベル264を第二の信号レベルに変更することを含む。

図2iは、差動信号対を処理する方法の一例のフローチャートを示している。この方法は、伝送リンクの第一の伝送線から差動信号対の第一の信号を、伝送リンクの第二の伝送線から差動信号対の第二の信号を同時に受信272することを含み、第一の信号および第二の信号は両方とも第一の信号レベルである。この方法はさらに、第一の信号の信号レベルが第二の信号レベルに変化する場合、第一の信号が第一の極性に対応することを判別274することを含む。

上述したように、本開示は、システム・ルーティングに沿った正の線と負の線との間の誤接続に起因するデータ誤解を回避するために、差動線路の極性を扱う相互接続のための解決策を提案する。そのために、データに先立って極性を検出できるPHY層内の機構が提案される。それにより、MAC層は、極性を扱う必要なしに、正しくデータを得る。前述の諸例は、STEP相互接続にも適用されうる。

提案された解決策のいくつかの例は、STEPにおいてサポートされる電力状態フローを使用し、その上に極性チェックを追加してもよく、余分なフロー／シンボルを追加しない。いくつかのSTEP相互接続では、PHYが電源オフ（power off）のとき、TXは高インピーダンス（高Z）状態にある。RXはこれを、両方の線路（PおよびN）が論理状態「1」にある状態として認識する。これは、両伝送線路が等しい信号レベルに維持されるときの唯一のケースである。TXがこの状態を終了すると、TXは特定のデリミタを送信し、このデリミタがRXに、電源をオンにすべきことを示す。このデリミタは、P線を高に、N線を低に設定し、RXは、線路の一方が論理状態「1」→「0」と移行するのを見る。この線は正に設定されており、以後、MACの関与なしに、正しい極性がわかる。

すなわち、いくつかの例では、極性チェックは、MAC層からの専用メッセージ・フローを必要とせずに、PHY層で行なわれる。極性チェックをサポートするために、PHY層における余分なシンボル／デリミタは必要ないことがありうる。さらに、リンクの極性を決定するためにTDC能力が使用される場合、極性チェックのためのレイテンシー・ペナルティーがないことがありうる。たとえば、この手順は、パワーアップ（power up）時に一回行なわれてもよい。決定された値は、常時オン・レジスタに書き込まれてもよい。代替的に、この手順はTXの各電源投入（power on）時に行なわれてもよい（追加のHWサポートは不要）。提案される技術はさらに、ホットプラグをサポートしてもよい：TXデバイスが挿入されていないとき、RXはパワーダウン（power down）状態（両方の線路が論理状態「1」）にあり、TXデバイスが差し込まれると、TXは正しいデリミタとともにパワーダウン状態終了を送信する。

STEPインターフェースは、時間エンコードを使用して、クロック・レーンまたはクロック回復回路の必要性をなくしつつ、デジタル・パルスを変調し、データ信号内の各信号エッジについて（たとえば上昇エッジとその後の下降エッジの間および下降エッジとその後の上昇エッジの間において）複数ビットを転送する。データは、後続するエッジ間の時間差においてエンコードされ、よって、伝送リンクを介して伝送されるデータ信号の瞬時周波数は、データ自身に依存する。これは、パフォーマンスに影響するか、あるいは、たとえば送信されるペイロード・データに起因して長期間にわたって平均周波数が高すぎる場合、受信機においてバッファ・オーバーラン／アンダーランを引き起こす可能性がある。

図3aは、一連のデータ・シンボルに基づくデータ信号を生成する方法の例を示す。図3aは、伝送されるべきデータに関わりなく所望の信号属性または特性を維持しつつ、一連のデータ・シンボルに基づくデータ信号がどのようにして生成されることができるかを、ブロック図によって示す。所望の信号特性の例は、以下の段落の一つで与えられる。単に例解目的のために、図3aの方法は、一連のデータ・シンボル302の受領をも示しているが、これは任意的である。実装に依存して、この方法は、PHYインターフェースを介した伝送のためにペイロード・データがデータ・シンボル中に変調される前に、ペイロード・データに基づいて実行されてもよい。信号評価304の間、所望の信号特性からの逸脱が、現在の逸脱としてデータ・シンボルのグループについて決定される。この方法は、データ・シンボルを使用して、データ・シンボルのグループについての、所望の信号特性からの逸脱を直接計算してもよく、または、計算は、データ・シンボルが依存するペイロード・データに基づいて実行されてもよい。たとえば、データ・シンボルがMAC層内で生成された一連のデータ・ビットに基づいて生成される場合、逸脱の計算は、データ・ビットがPHY層による送信のためにデータ・シンボル中に変調される前に、データ・ビットに基づいて実行されてもよい。変調は、PHYインターフェースを通じて送信される単一のシンボルにいくつかのビットを割り当てる。たとえば、STEPインターフェースのいくつかの例は、3ビットのデータをデータ・シンボル中に変調する。

この方法はさらに、現在の逸脱を累積逸脱307と比較306するステップを含み、累積逸脱は、一連のデータ・シンボルの先行するデータ・シンボルに基づく。累積逸脱307は、たとえば、メモリ等に記憶されてもよい。送信シンボルのグループが変換308の間に生成される。送信シンボルのグループは、現在の逸脱と累積逸脱の両方が同一の特性（たとえば同一の符号）を有する場合に、該シンボルのグループのデータ・シンボル毎に反転したデータ・シンボルを含むように生成される。現在の逸脱と累積逸脱が異なる特性をもつ場合は、送信シンボルのグループは、データ・シンボル自身を組み込んで生成される。データ・シンボルの個々のグループについて、所望の信号特性からの逸脱が、先行するデータ・シンボルについて決定された累積逸脱と同一の（類似の）特性を有するかどうかについて決定することで、個々のグループ内のデータ・シンボルを変更することができ、それにより、生成されるデータ信号内で平均的には所望の信号特性が維持されるようにできる。所望の信号特性からの逸脱がどのように決定されるかに依存して、データ信号の種々の平均特性または属性が維持または制御されることができる。続いて、方法の例に従って、STEPインターフェースの伝送リンク上のデータ信号の平均周波数および／または平均共通モードがどのようにして維持できるかについて詳述する。

図3bは、本明細書に記載される方法によって生成されうる送信シンボルのグループの例を示す。図3bは、一連の8つのペイロード・データ・シンボル310a〜310hを示す。送信信号のグループは、二つの状態シンボル312aおよび312bをさらに含む。状態シンボルの少なくとも一つは、送信シンボルのグループが反転シンボルを含むか否かに関して示し、それにより、受信機はデータ信号内で送信されたペイロード・データを正しく決定することができる。状態シンボルはペイロード・データをも担持してもよい。たとえば、状態シンボル中に変調された1ビットが、送信シンボルのグループが反転されたシンボルを含むかどうかを信号伝達するために使用される場合、状態シンボル中に変調された残りのビットは、ペイロード・データを送信するために使用できる。

いくつかの例によれば、この方法はまた、送信シンボルのグループに基づいて累積逸脱を更新することをも含む。この目的のために、先に決定された現在の逸脱304が、累積逸脱307を更新するために使用されてもよく、その際、データ・シンボルのグループ内のデータ・シンボルが変換されるべきか否かをさらに考慮する。データ・シンボルの各処理されたグループについての累積逸脱307を更新することにより、所望の信号特性を長期間にわたって維持することができる。

STEP相互接続の場合、データ信号の平均周波数を維持することは、送信シンボルのグループ内の各データ・シンボルに関連する平均の時間長さが一定であることを保証することと等価である。すでに図1に示したように、ペイロード・データは、伝送線上のデータ信号が一定レベルに維持される複数の可能な時間期間のうちの一つによってエンコードされる。図1は、二つの可能なレベルを示しているが、さらなる例は、追加的に振幅変調を実装するために、複数の異なるレベルを使用してもよい。よって、ペイロード・データ内の複数の後続する短いシンボルを仮定すると、一連の複数の後続する複数の長いシンボルによって生成されるデータ信号よりも高い周波数をもつデータ・データ信号が得られる。

STEPシステムでは、所望の平均周波数は、任意の手段によって定義されうる。たとえば、時間期間の平均長さが、ペイロード・データのために使用される送信シンボルに関連する最大長の50%であることを要求することによって定義される。8つの可能な送信シンボルを示している図1の例では、時間期間の平均長さは、下降信号エッジ9によって送信されるシンボル7に関連する時間期間の50%に対応する。さらなる可能な実装によれば、時間期間の平均長さは、最も短いシンボル0と最も長いシンボル7の長さの中間に当たるように定義されてもよい。後者を要求することは、たとえば、送信されるシンボルの平均値が3.5になることを要求することによって達成されうる。

所望の平均信号特性を維持するために必要とされるときはいつでも、シンボルのグループのシンボルは反転される。シンボルは、そのシンボルのバイナリー表現における各ビットを反転させ、反転されたバイナリー表現を図1の標準的な変調方式に従ってシンボルに変調することによって、反転させることができる。シンボルを反転させるもう一つの方法は、2^N個の状態をもつシンボルXについて、シンボルXとその反転シンボルYの和が（2^N−1）であるという関係X＋Y＝（2^N）−1を使うことである。したがって、
Y＝（2^N）−1−X
となる。たとえば、反転されるシンボルXが7であれば、反転されたシンボルYは0となり、結果として、データ信号の所望の周波数変化をもたらす。このことは図1から明白になる。

上記の考慮に基づいて、STEP相互接続のための平均周波数がどのように維持できるかに関する具体的な解決策が、下記に記述される。

データ・シンボルのグループ内の各STEPデータ・シンボルについて（ならびに制御シンボルまたは制御シンボル指示子について）、STEPエンコーダは、各新しいシンボルについて、所望される平均からのシンボル・デルタの和（以下、sum[n]と呼ばれる）を計算することができ、nはシーケンスのn番目のシンボルを同定するインデックスである。2^N個のデータ・シンボル（たとえば、N＝3の場合は8個）が生じ、各シンボルは[0,…,2^N−1]のうちの一つである。シンボルの平均は（2^N−1）/2である（N＝3の場合は3.5）である。したがって、n番目のシンボル（symbol）については、所望される平均からのすべてのシンボルの逸脱は次のように計算される：
sum[n]＝sum[n−1]＋symbol−（2^N−1）/2

ある具体例では、エンコーダは、グループまたは一連のm個の入力シンボル（n＝n₀、…、n₀＋m−1）をサンプリングし、これらのm個のシンボルの平均符号を計算し、それをこれまでの和の符号（総符号）と比較する。

二つの符号が同じであれば、m個のシンボルを無修正に維持することは、所望の信号特性からの逸脱を増し、したがってm個のシンボルは反転されると結論できる。反転されたデータ・シンボルが送信され、所望の平均（sum[n₀＋m−1]）からの新しい逸脱をゼロに近づける。

いくつかの受信機は、信号の共通モードにも敏感であることがある。よって、たとえ送信されたデータが固定した平均周波数を有する高低のパルスで構成されていたとしても、受信機のパフォーマンスが劣化しないことを確実にするために、共通モードのバランスを取ることがさらに必要とされることがある。共通モードは、データ信号が高状態にある累積時間と、データ信号が低状態にある累積時間（高パルスの和と低パルスの和）との間の差である。たとえば、一連のシンボル0、7、0、7、…は、一定の平均周波数を有するデータ信号を生成するが、最大の共通モードを生じさせる。

図1に示されるようになSTEP相互接続の信号の平均共通モードを維持することは、信号特性として、図1に示される二つの可能な信号状態（高および低）の平均継続時間の差がゼロであることを保証することと等価である。

いくつかの例によれば、送信シンボルについての平均時間期間を維持するために先に提示された方法が、高状態で送信される信号パルスおよび低状態で送信される信号パルスの両方について並列かつ独立に実行される場合、信号の平均共通モードが維持される。低状態と高状態の両方が、その関連するパルスについての平均時間期間を示すように制御されるならば、共通モードは、平均では、高状態と低状態の間の中間にあり、これが望ましいことがありうる。高状態と低状態を別々に制御することは、図3cのフローチャートによって示されるように、一連のシンボルの一つおきのシンボルを前述の方法によって考慮することに相当する。

よって、データ信号を生成する方法の一例は：データ・シンボルのグループの一つおきのデータ・シンボルについて所望の信号特性からの逸脱を第一の現在の逸脱として決定320し、データ・シンボルのグループの残りのデータ・シンボルについて所望の信号特性からの逸脱を第二の現在の逸脱として決定322することを含む。第一の現在の逸脱が第一の累積逸脱と比較324され、第一の累積逸脱は、データ・シンボルの先行する諸グループの一つおきのデータ・シンボルに基づく。同様に、第二の現在の逸脱が第二の累積逸脱と比較326され、第二の累積逸脱は、データ・シンボルの先行する諸グループの残りのデータ・シンボルに基づく。合成プロセス328では、送信シンボルのグループが生成される。比較324および326の結果に基づいて、送信シンボルのグループが生成される。その際、送信シンボルのグループは、第一の現在の逸脱および第一の累積逸脱の両方が同一の特性を有する場合には、データ・シンボルの該グループの一つおきのデータ・シンボルについて、反転したデータ・シンボルを含む、または第一の現在の逸脱と第一の累積逸脱の両方が異なる特性を有する場合には、データ・シンボルの該グループの一つおきのデータ・シンボルを含む。さらに、送信シンボルのグループは、第二の現在の逸脱と第二の累積逸脱の両方が同一の特性を有する場合には、データ・シンボルの該グループの残りのデータ・シンボル毎に反転したデータ・シンボルを含む、または第二の現在の逸脱と第二の累積逸脱の両方が異なる特性を有する場合には、データ・シンボルのグループのすべての残りのデータ・シンボルを含む。

図3cの方法を他の言い方で要約すると、共通モードは、高パルスの和と低パルスの和との差である。平均共通モードを維持するために、一つまたは二つのさらなるビットが追加されてもよく、エンコーダは二つの和を追跡し、補正する。一つは高パルス用、一つは低パルス用である（または下降および上昇エッジ用）。すなわち、sum[n]が、低パルスおよび高パルスについての0の目標を満たすように個別に計算され調整されれば、所望の平均周波数および平均共通モード抑制の両方を達成する。その際、それぞれの和（sum_highおよびsum_low）が平均0に収束する。よって、それぞれの和は平均周波数を維持し、組み合わせも信号の平均DC値（または共通モード）を維持する。

実装によっては、前述の基準のいずれかにしたがって、一緒に反転されるシンボルの数mは、任意に選択されうる。しかしながら、単一のペイロード・データ・シンボル内で所定数のビットを同時に送信するための選択された変調に応じて、mの特定の数が有益であることがある。たとえば、単一のペイロード・データ・シンボルによって3ビットのデータを提出できる場合、上記の手段によって22個のデータ・シンボルを合同処理することが有益な選択である。22個のシンボルは66ビットのデータに対応し、これは、送信信号の正のサイクルおよび／または負のサイクルが反転されたペイロード・データ・シンボルを担持する場合、バイトに対して作用するMac層に信号オーバーヘッドを引き起こすことなく、信号伝達すべき二つの追加的な状態ビットを挿入することを許容する。たとえば、STEPシステムのMAC層からくる8バイト（64ビット）を送信することは、22個のシンボルを要求する。しかしながら、22個のシンボルは66ビットを転送することができ、追加のオーバーヘッドを生じさせることなく、二つの状態ビットを含める可能性を提供する。同様の選択は、44個のデータ・シンボルを合同処理することである。44シンボルの場合、4ビットのデータが状態ビットとして使用できる。エンコーダは、信号状態のうちの一つの信号状態の極性を信号伝達するために、（追加的な）状態シンボル内に二つの同一ビットを追加してもよい。たとえば、2ビットが一つの信号状態（高または低）についての状態情報を表わす場合、それらのデータ・ビットは、誤りを回避するために、独立に処理されるシンボルの諸サブグループについて二つの同一ビットによってパディングされてもよい。第一のサブグループは、データ・シンボルのグループの一つおきのデータ・シンボルを含み、第二のサブグループは、データ・シンボルのグループの残りのデータ・シンボルを含む。異なるサブグループについての状態ビットも、二つの別々の送信シンボルを使用して提出されうる。

状態ビットの伝送の信頼性を高めるための別のアプローチは、誤りを避けるために、それぞれのシンボルについて信頼性の高い変調方式で状態情報を伝送することである。たとえば、閾値を超えるすべての可能なデータ・シンボルが一方の状態として解釈されてもよく（たとえば、可能なデータ・シンボル6および7）、さらなる閾値を下回るすべての可能なデータ・シンボルが他方の状態として解釈されてもよい（たとえば、可能なデータ・シンボル0および1）。

さらなる例では、さらに、グレー符号を使用してコードを順序付けする。状態ビットをMSBに埋め込むことは、同様に、グレー符号がミラー符号であるので、それを誤りから保護することを可能にする。

別の言い方で上記の考察をまとめると、純粋なペイロード・データのみを送信する代わりに、送信機（X）が平均周波数および共通モードを維持するために送信データを操作することを許容する符号化方式を形成するために、いくらかの冗長性を追加することができる。冗長性により、受信機（RX）が情報を正しく復号できるよう、その変更について受信機（RX）に信号伝達することが提案される。TXは、現在送信されているデータを追跡し、平均周波数（または位相ドリフト）および累積共通モードを計算することができる。各データ・シンボルについて、または入力される一連のデータ・シンボルについて、周波数および／または共通モードに対する影響を決定するために計算が実行される。周波数および／または共通モード条件を満たすために、個別のデータ・シンボルまたは一連のデータ・シンボル全体を反転させることができる。符号化方式は、送信されるデータ（パルス）またはシンボルがもとの形式であるか反転形式であるかをRXに信号伝達するために、所定の位置に数ビットを追加する。よって、TXは、平均データを制御することができ、平均周波数および共通モードを保証しうる。このアプローチは、平均周波数および共通モードを維持することを許容し、設計努力およびシステムからの回路制約を低減する。

たとえば、提案される方式は、受信機のバッファ・サイズを制限し、平均データレートに頼ることを可能にする。

平均周波数および共通モードとは別に、パワースペクトル密度内の一つまたは複数のピークの存在であるスプリアスの発生が問題となることがある。いくつかの実装では、スプリアスの生成は避けるべきである。

前述の方法は、所望の平均周波数を維持することを保証するのに役立つことがありうるが、その機構は、スプリアスの発生を回避するためにも使用されうる。いくつかの例によれば、前述のようなデータ信号を生成する方法で使用される平均目標周波数は、さらなる平均目標周波数に変更される。さらなる平均目標周波数からの逸脱は、平均目標周波数と比較されたデータ・シンボルの先行グループの後の、データ・シンボルのさらなるグループについて決定される。換言すれば、平均目標周波数は、進行中の方法の間に変えられてもよい。目標周波数を変化させると、生成されたデータ信号のスペクトルにおけるスプリアスを回避するようにはたらく、パワースペクトル密度の広がりが生じる。

平均目標周波数を変更するまたは変化させることは、種々の手段によって実行されうる。たとえば、平均目標周波数のシーケンスを使用して、前記さらなる目標周波数は平均目標周波数の所定のシーケンスから選択されるのでもよい。さらなる例では、平均目標周波数は、乱数発生法を用いて決定される。

換言すれば、生成されるデータ信号のスペクトルを拡散させるために望ましいことがありうる以下の公式に従って所望の（desired）平均AV_desを変更することによって、平均周波数をさらに変調することができる：
sum[n]＝sum[n−1]＋symbol−AV_des
平均目標周波数が変更される有効周波数は任意でありうる。たとえば、平均目標周波数は、合同処理されるデータ・シンボルのグループ毎に変更されてもよい。さらなる例によれば、平均目標周波数は、合同処理されるデータ・シンボルの一つおきのグループ、三つ毎のグループまたはN個毎のグループについて変更されてもよい。

平均目標周波数がどのようにして変調されうるかに関する一つの具体的な実装が、次段で議論される。

いくつかの例では、PHYの平均周期は、シンボルの和をチェックし、それを平均シンボルs_avgにPHY単位内のシンボルの数Nをかけたものと比較することによって、データ・シンボルのグループ（たとえば、44個のデータ・シンボルについて；これは22個のDTCサイクルに対応する）について制御される。

値S_i（信号特性「平均周波数」からの逸脱）をもつデータ・シンボルのグループについての総和オフセットO_kは、

として定義される。全重みはすべてのオフセットを統合するが、ビットを反転するか否かを決定した後、加算／減算を変更する。

（ここで、kは単位インデックス、すなわち現在考慮されているシンボルのグループの番号であり、iは特定の単位内のシンボルのランニング・インデックスであり、N＝単位内のシンボル数である。）
これは、一定の参照をもつ閉ループであり、スプリアスを生成することがある。これを克服するため、我々は、拡散因子Rを用いて、新しいシフト参照（shifting reference）を作成するための、O_kに対する新たな追加を提示する。

換言すれば、データ・シンボルのグループ内の諸データ・シンボルについての信号特性の累積値は、該累積値に拡散因子を加算することによって修正され、信号特性の現在の推定値を決定する。

R_kは二つの基本パラメータをもつ拡散因子のシーケンスである。最小値と最大値が、スペクトルの拡散幅をもたらす拡散因子を設定する。さらに、シーケンスは周期的であり、この周期は拡散を完了するのに要する時間である。

シーケンスはいくつかのオプションに従って生成することができる。第一のオプションは、たとえばLFSR実装を使用した疑似乱数生成である。ここで、ビット数が拡散周期を設定し（T＝2^NT_cycle）、拡散因子はLFSRをある値で除算することによって設定される。ビット数および除算因子の両方が、両方の拡散パラメータに対する制御をもつために、構成設定可能である。

第二のオプションは、決定論的なシーケンスを使うものである。たとえば、拡散因子によって設定された負から正のx値までをとる三角形シーケンスを実装し、ステップ窓yが、最終的に拡散周期をT＝2xyT_cycleに設定するように構成設定される。

ある変調が要求される場合、さまざまなステップ窓を構成設定することもできる。

言い換えれば、いくつかの例は、データ・シンボルのグループについての拡散因子を考慮する。いくつかの例は、データ・シンボルのグループ内のデータ・シンボルについての信号特性の累積値を決定するステップと、累積値に拡散因子を加算して信号特性の現在の推定値を決定するステップと、現在の推定値を所望の信号特性と比較して現在の逸脱を決定するステップとを含む。

拡散因子の系列は任意に生成できる。いくつかの例では、拡散因子の所定のシーケンスから拡散因子を選択する。さらなる例は、乱数発生法を用いて拡散因子を決定してもよい。

記述された方法の一つによって合同処理されるデータ・シンボルのグループは、基本伝送単位（Basic Transmission Unit、BTU）として特徴付けられてもよい。BTUは、PHYインターフェース内のデータ処理方法によって合同して処理されるデータの量であってもよい。たとえば、エンコード／デコードまたはインターリーブ／デインターリーブ（スクランブリング／デスクランブリング）も、BTUのブロック・サイズのデータに対して実行されてもよい。BTUのデータは、MAC層からSTEP層に渡される。MAC層からPHY層へのインターフェースは、並列リンクであってもよいが、MAC間のシリアル・インターフェースであってもよい。BTUを構成するデータは、MAC層内で使用されるデータ構造（たとえば、ビットおよびバイト）によって、またはPHY層内で使用されるデータ構造によって特徴付けられてもよい。BTU内のデータの量は任意でありうる。たとえば、BTUは、MAC層の264データ・ビット（33バイト）またはMAC層の528データ・ビット（66バイト）にそれぞれ対応する44データ・シンボルまたは88データ・シンボルによって与えられてもよい。

図3dは、前述の方法の一つを実行することができるデータ信号を生成するための装置330の例を示す。装置330は、データ・シンボルのグループについての所望の信号特性からの逸脱を現在の逸脱として決定するように構成されたモニタリング回路332を含む。装置はさらに、現在の逸脱を累積逸脱338と比較するように構成された判定回路334を備え、累積逸脱338は、前記一連のデータ・シンボルの先行データ・シンボルに基づいている。さらに、装置は、送信シンボルのグループを生成するように構成された回路336を備え、送信シンボルのグループは、現在の逸脱と累積逸脱の両方が同一の符号を有する場合には、データ・シンボルの該グループのデータ・シンボル毎に反転されたデータ・シンボルを含む、または現在の逸脱と累積逸脱の両方が異なる符号を有する場合には、データ・シンボルの該グループのデータ・シンボルを含む。

図3eは、図3dの装置に基づく、データ信号を生成するための装置のさらなる例を示す。図3dの装置に加えて、図3の装置は、送信データ・シンボルのグループと、少なくとも一つの状態データ・シンボルとをデータ信号に含めるように構成されたマルチプレクサ回路340を含み、前記少なくとも一つの状態データ・シンボルは、送信データ・シンボルのグループが反転されたデータ・シンボルを含むかどうかを示す。

これまでに、多くの信号生成が論じられた。図3fおよび図3gは、先に論じた例の一つによって生成されたデータ信号を受信することができる装置における方法の例を簡単に要約している。

図3fは、データ信号を受信する方法の例を示す。この方法は、少なくとも一つの状態データ・シンボルおよびデータ・シンボルのグループを含む送信シンボルのグループを受信342することを含む。さらに、本方法は、状態データ・シンボルが送信シンボルのグループが反転データ・シンボルを含むことを示す場合に、送信シンボルのグループのデータ・シンボルを反転させること344を含む。

図3gは、データ信号を受信するための装置の例を示す。装置は、少なくとも一つの状態データ・シンボルおよびデータ・シンボルのグループを含む送信シンボルのグループを受信するように構成された入力回路350を含む。さらに、装置は、状態データ・シンボルが送信シンボルのグループが反転データ・シンボルを含むことを示す場合に、送信シンボルのグループのデータ・シンボルを反転させるように構成された反転回路352を含む。

図3hは、図3cによる方法の一例を用いて生成されたデータ信号のスペクトルの改善例を示す。図3hは、目標周波数の変動なしのパワースペクトル密度と比較した、図3cの方法に従って生成されたデータ信号のパワースペクトル密度を示す。データ信号はペイロード・データのランダム・シーケンスに基づいている。図3hから明らかなように、スプリアス・ピーク360a、360b、360c、および360dは、本例の方法を使うときは解消される。電子装置またはコンポーネント間の相互接続として（高速）通信インターフェースを使用する場合、相互接続の両側の送信回路と受信回路の間の一組の制御を定義する必要がある場合がある。たとえば、制御は、同期、電力管理、フロー制御等のために使用されてもよい。制御は、全体的なデータ・スループットに対するペナルティーを最小限にするための他のペイロード・データ送信と混同されるべきではない。制御の不明瞭化は、ペイロード・データの欠落よりも大きな障害となる可能性がある。

PCIe Gen 1&2およびM-Phyのような標準的なプロトコルでは、送信機は、データ信号内の遷移の数を拡大するために、データ・ビットに対するオーバーヘッド（たとえば、8ビットから10ビットへのマッピング、PCIe Gen 3および4は128-130マッピングを使う）を使用し、それにより、受信機によってデータ信号からクロックが回復できる。このようにして作られた付加的なコードまたはシンボルは、相互接続の動作を制御するために、送信機から受信機への制御語の提出のために使用できる。制御語または制御シンボルは、他のインターフェース技術ではマーカーとも呼ばれる。周波数および共通モード電圧のようなデータ信号の動的パラメータのバランスをとることをさらに可能にするために、いくつかのコードまたはシンボルが単一のマーカーにマッピングされてもよい。

従来の機構は、スループットを損なう可能性のある、データに対する大きなオーバーヘッドを経験することがありうる。また、制御語／シンボルは、保護されないこともあり、そのため制御語内のビット誤りが混同され、データ語として翻訳されることがありうる。

STEPインターフェースでは、制御のためのメッセージまたはメッセージ・フロー（制御コード）は「デリミタ」（delimiter）と称される。デリミタは、少なくとも二つの後続するパルスまたはシンボル、制御シンボル指示子、および後続または先行の制御シンボルによって表わされる。デリミタを参照しての以下の議論は、STEP以外の通信インターフェースにも適用できる。

STEPプロトコルは、送信されるべきデータのパルス幅変調に基づいており、各シンボルは、二つの後続する相補的な信号エッジ間の時間期間に関連付けられる。データのために使用される時間期間は、下記ではペイロード・データ・シンボルとも称される。ペイロード・データ・シンボルをデリミタで無駄にしないために、プロトコルはデリミタのために帯域外の／一意的なシンボルを割り当て、受信機がオーバーヘッド・ペナルティなしにそれらを容易に検出できるようにする。いくつかの例では、デリミタに関連付けられた時間期間は、ペイロード・データに関連付けられた最も長い時間期間よりも長い。さらに、ラインの動的パラメータをバランスさせるために、デリミタは、MAC/Phyからの専用の処置を必要とせずに、自らをバランスさせる特殊なクロック周期にマッピングされてもよい。デリミタは、誤りが誤検出を起こさないようにマッピングすることによってさらに保護されてもよい。要約すると、STEPは帯域外シンボルをデリミタとして割り当て、デリミタは周波数およびDCレベルから自己バランスされうる。デリミタは一意的であってもよく、データとして誤解されることはできない。さらに、デリミタは信頼性が高くてもよく、他のデリミタと混同できない。

デリミタの簡単かつ保護された／信頼できる受信のために、帯域外の高／低パルスが使用される。各デリミタは、データ信号内の少なくとも二つの後続するシンボル（二つの後続するパルスとも呼ばれる）、制御シンボル指示子、および後続する制御シンボルによって表わされる。制御シンボル指示子には、どのペイロード・データ・シンボルの時間期間よりも長い時間期間が関連付けられる。言い換えれば、制御シンボル指示子は、この点で帯域外である。

帯域外制御シンボル指示子はデリミタの存在を示す一方、帯域内であっても（ペイロード・データ・シンボルの長さをもつ）または帯域外であってもよい制御シンボルはデリミタのタイプを、よって内容を与える。さらなる例は、利用可能なデリミタ（制御文）の数を増加させるために、制御シンボル指示子と一緒に二つ以上の制御シンボルを使用してもよい。

ペイロード・データ・シンボルの場合と同じ位相分離を制御シンボルに使用すると、シンボル当たり三つのペイロード・データ・ビットが転送されることを考えると、7つの可能なデリミタが生成されうる。各デリミタは、制御シンボル指示子として長い高または低のパルスを有し、デリミタ・タイプを示す、後続のまたは先行する短いパルスを有してもよい。

典型的な実装は、少なくとも三つのデリミタを定義することができる。パケット開始（Start of Packet、SOP）は、パケットの開始を示す制御シンボルである。パケット終了（End of Packet、EOP）は、パケットの終了を示す制御シンボルである。アイドル（Iデリミタ）は、アイドル・モード、たとえばMACが送信すべきペイロード・データをもたない時を示す制御シンボルである。たとえば、低電力モードに移行する前に、アイドル・モードを示す制御シンボルが送信されてもよい。

デリミタの他の例は、短／長／マージンのような種々のタイプの較正をもつ較正サイクル開始（Start of Calibration cycle、SOC）、超高信頼パケット・フォーマットの開始（Start of ultra-reliable packet format、SOR）でありうる。

図4aは、Iデリミタ、SOPデリミタ、およびEOPデリミタの例を、ペイロード・データ・シンボルと比較して示す。図4aの例では、デリミタを提出する第一の代替が示されており、制御シンボル指示子402がまず提出され、その後に制御シンボル404が提出される。図4aの特定の例では、制御シンボル指示子402は、ペイロード・データ・シンボルの最も長い時間期間より長い時間期間のパルス幅によって提出される。図4aが想定する変調方式によれば、一度に3ビットがペイロード・データ・シンボルに変調され、ペイロード・データ・シンボル「7」について、最長の時間期間に対応する下降信号エッジ406を生じる。制御シンボル指示子は、最も長いペイロード・データ・シンボルよりも長く、ペイロード・データ閾値を超えている。制御シンボル指示子402（図4aでは初期の高の時間）は、実データを運ばず、むしろデリミタの提出を示す。制御シンボル404（図4aにおける後続の低の時間）は、デリミタのタイプを示す。図4Aに示された例では、三つの可能なデリミタが、上昇信号エッジ408a、400bおよび408cの位置によって区別される。Iデリミタは、最短制御シンボル（信号エッジ408a）によって構成され、SOPデリミタは中間的な長さの制御シンボル（信号エッジ408b）によって構成され、EOPデリミタは最長の制御シンボル（信号エッジ408c）によって構成される。しかしながら、さらなる実施形態は、同様に、Iデリミタを示すために別の制御シンボルを使用してもよい。デリミタのタイプを確実に検出するために、異なる制御シンボルはペイロード・データ・シンボルよりも長い時間期間によって分離される。図4aの例では、異なるデリミタ・タイプの間、すなわち異なる制御シンボルの間に三つのステップがあり、一方、ペイロード・データ・シンボルは単一のステップによって分離されている。

図4bが示すデリミタを提出するための代替的な可能性によれば、制御シンボル410が制御シンボル指示子412に先行する。図4bに示される例では、デリミタは、低の時間を長期間として使用し、低の時間はさらなる情報を運ばない。一方、高の時間はデリミタ・タイプを運び、制御シンボル410を構成する。

図4aおよび図4bによって示されるように、デリミタのデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは第二の時間期間によって分離され、第一の時間期間および第二の時間期間のうちの少なくとも一つは、通信プロトコルによって定義されるいかなるペイロード・データ・シンボルの時間期間よりも長い。通信プロトコルによって定義される任意のペイロード・データ・シンボルのうちで最も長い時間期間は、ペイロード・データ閾値と称されることもある。

Iデリミタ以外のデリミタ・タイプは、図12a〜図12xを参照する後続の段落でより詳細に説明される。図4c〜図4gに関連する説明は、アイドル・デリミタの魅力的な使用に焦点を当てる。

アイドル・デリミタは、電源管理のために使用できる。アイドル・デリミタは、MACがいかなるペイロード・データも送信していないときに、たとえば合同で処理される単位（たとえばnビット）の終わりまで、送信されてもよい。しかしながら、送信されるべきペイロード・データがない時間が長い場合、図4cに示されるようなIデリミタの長いシーケンスが生じることがありうる。

図4cは、従来のアプローチによる、同じタイプの三つの後続するデリミタ420、422、および424を含むデータ信号の例を示す。図4cは反復的な信号を示しているので、主高調波の周波数においてスパーまたはスプリアスを生成することがある。たとえば、Iデリミタの長さが0.8nSec（800psec）であれば、スパーは1.25GHz、2.5GHz、3.75GHzなど（n*1.25GHz）で生成される。

図4dは、データ信号を生成する装置の一例によって生成されたデータ信号の例を示す。制御シンボル指示子（高低いずれであれデリミタの長い部分）は、ペイロード・データ閾値より大きな（たとえば、図に示されている例については9を超える）任意の長さをもちうる。よって、スパーの発生は、デリミタの長い部分の長さを変調することによって、すなわち、制御シンボル指示子（図23dでは高の時間）をペイロード・データ閾値よりも大きい任意の数に変調することによって、回避されうる。図4dに示されるように、第一の制御シンボル指示子424を送信するために使用される時間期間は、後続の制御シンボル指示子426および428の時間期間とは異なる。

しかしながら、後続の制御シンボル425、427、および429の時間期間は同一であり、同じタイプのデリミタ、たとえばIデリミタを示す。制御シンボル指示子の長さを変調することによって、Iデリミタの全体的な長さが、後続のIデリミタの間で変化し、スプリアスの発生を回避することができる。

この原理に従って生成されるデータ信号は、第一のタイプの第一の信号エッジ420、第二のタイプの第二の信号エッジ432、第一のタイプの第三の信号エッジ434、第二のタイプの第四の信号エッジ436、および第一のタイプの第五の信号エッジ438のシーケンスを含み、第一の信号エッジと第二の信号エッジとが第一の時間期間424によって分離され、第二の信号エッジと第三の信号エッジとが第二の時間期間425によって分離され、第三の信号エッジと第四の信号エッジとが第三の時間期間426によって分離され、第四の信号エッジと第五の信号エッジとが第四の時間期間427によって分離され、第一の時間期間424がペイロード・データ閾値よりも長く、第二の時間期間425がペイロード・データ閾値よりも短く、第三の時間期間426がペイロード・データ閾値よりも長く第一の時間期間424とは異なる、第四の時間期間427は第二の時間期間425に等しい、ことを特徴とする。
代替的な実施形態は、同様に、図4bによって示されるような、デリミタを提出する代替モードを使用してもよい。すなわち、制御シンボルで始まり、制御シンボル指示子がそれに続いて変調される。よって、生成されるデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、第二のタイプの第四の信号エッジ、および第一のタイプの第五の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは第二の時間期間によって分離され、第三の信号エッジおよび第四の信号エッジは第三の時間期間によって分離され、第四の信号エッジおよび第五の信号エッジは第四の時間期間によって分離され、第一の時間期間はペイロード・データ閾値よりも短く、第二の時間期間はペイロード・データ閾値よりも長く、第三の時間期間は第一の時間期間に等しく、第四の時間期間は、ペイロード・データ閾値よりも長く、第二の時間期間とは異なる。

制御シンボル指示子に使用される時間期間の変調方式は、必要に応じて選択することができる。たとえば、変調は、最小の9から始まり25まで進み、もとの9まで減ってまた最初から繰り返すランプ（ramp）として使用されてもよい。あるいは、長さは乱数発生器によって選択されてもよい。さらに、長さは必ずしもIデリミタ毎に変更されなくてもよい。その代わりに、長さは、再度変更されるまで、有限個のIデリミタにわたって一定のままであってもよい。たとえば、ほんのいくつかの例を挙げると、時間期間は数個のデリミタにわたって長さ9に留まり、その後10まで増える、などとなってもよい。

図4eは、データ信号を生成するための装置440の例を示す。装置440は、データ信号を生成するよう構成された処理回路442を備え、該データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、第二のタイプの第四の信号エッジ、および第一のタイプの第五の信号エッジのシーケンスを含み、前記第一の信号エッジと前記第二の信号エッジは第一の時間期間によって分離され、前記第二の信号エッジと前記第三の信号エッジは第二の時間期間によって分離され、前記第三の信号エッジと前記第四の信号エッジは第三の時間期間によって分離され、前記第四の信号エッジと前記第五の信号エッジは第四の時間期間によって分離され、前記第一の時間期間はペイロード・データ閾値より長く、前記第二の時間期間はペイロード・データ閾値より短く、前記第三の時間期間は前記ペイロード・データ閾値より長く前記第一の時間期間とは異なり、前記第四の時間期間は前記第二の時間期間と等しい。さらに、装置は、データ信号を出力するように構成された出力インターフェース444回路を含む。

図4fは、データ・ストリームを生成するための装置448のさらなる例を示す。装置448は、制御シンボル指示子のシーケンスと、アイドル状態を示す制御シンボルと、さらなる制御シンボル指示子と、アイドル状態を示すさらなる制御シンボルとを含むデータ・ストリームを生成するように構成された処理回路450を備え、前記制御シンボル指示子は第一の時間期間に関連付けられ、前記制御シンボルは第二の時間期間に関連付けられ、前記さらなる制御シンボル指示子は第三の時間期間に関連付けられ、前記さらなる制御シンボルは前記第二の時間期間に関連付けられる。さらに、装置448は、所定の変調方式に従って時間期間区間内で時間期間を変化させることによって、前記第一の時間期間および前記第三の時間期間を決定するように構成された変調器回路452を備える。

図4gは、データ信号を生成する方法の一例のフローチャートを示す。本方法は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、第二のタイプの第四の信号エッジ、および第一のタイプの第五の信号エッジのシーケンスを生成460することを含み、第一の信号エッジおよび第二の信号エッジは第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは第二の時間期間によって分離され、第三の信号エッジおよび第四の信号エッジは第三の時間期間によって分離され、第四の信号エッジおよび第五の信号エッジは第四の時間期間によって分離され、第一の時間期間はペイロード・データ閾値よりも長く、第二の時間期間はペイロード・データ閾値よりも短く、第三の時間期間はペイロード・データ閾値よりも長く、第四の時間期間は第二の時間期間に等しい。さらに、本方法は、前記第三の時間期間を前記第一の時間期間と異なるように変化させること462を含む。

図4hは、データ信号を生成する方法のさらなる例のフローチャートを示す。方法は、制御シンボル指示子のシーケンスと、アイドル状態を示す制御シンボルと、さらなる制御シンボル指示子と、アイドル状態を示すさらなる制御シンボルとのシーケンスを含むデータ・ストリームを生成464することを含み、前記制御シンボル指示子は第一の時間期間に関連付けられ、前記制御シンボルは第二の時間期間に関連付けられ、前記さらなる制御シンボル指示子は第三の時間期間に関連付けられ、そして前記さらなる制御シンボルは前記第二の時間期間に関連付けられる。さらに、この方法は、前記第一の時間期間および異なる第三の時間期間を生成するために、ある時間期間区間内で時間期間を変化させること466を含む。

用途によっては、帯域幅の要求のためまたはアーキテクチャー上の理由から、複数のチャネルまたは相互接続を並列に使用してもよい。たとえば、CPUは、複数の相互接続（STEPレーン）を並列に使って、メモリ／グラフィック／等に接続されてもよい。モバイル装置では、単一のAPがマルチチャネルSTEP相互接続を使用して、たとえばLTE、WiFi、5Gなどを駆動してもよい。複数の相互接続が並列に使用される場合、隣接する相互接続間で漏れが発生する可能性がある。たとえば、STEPシステムでは、伝送リンク間の漏れはジッタを増加させ、リンク品質を劣化させる可能性がある。他の相互接続は、リンク品質を劣化させる他の理由を経験することがある。漏れに対する支配的な寄与は、装置（たとえば送信機および／または受信機）の出力から、または、たとえば、PCB上のレーンとして実装される伝送リンク間のクロストークから生じうる。たとえばSTEPリンクのような相互接続のあらゆる実装者は、PCBの制約に従って、自身のPCBを設計し、伝送リンクの伝送線路をルーティングする。PCB上の隣接チャネル／伝送リンクの組み合わせは任意でありうるので、漏れの主な源が何であるかを事前に予測することはできない。

漏れの支配的な源を事前に確実に予測することはできないものの、漏れは以下の特性のうちの少なくとも一つを有する可能性がある。漏れは、高域通過周波数応答を有してもよく、これは、低周波数での良好な隔離が、周波数が上昇するにつれて劣化することを意味する。周波数応答は、容量性結合または電磁結合によるものであってもよい。漏れは、たとえば、互いにクロストークする二つの隣接する伝送リンクのように、一つまたは複数の支配的な源を有しうる。

影響を受ける送信機と受信機が離れていても、任意の対の相互接続の間で漏洩が起こりうる。図5aおよび図5bは、相互接続間で漏れが発生しうる二つのセットアップを示す。図5aは、伝送リンク502c、504c、および506cによってそれぞれ接続される送信機502a、504a、506aおよびそれらの関連する受信機502b、504b、506bによって構成される三つの相互接続502、504、および506を示す。図5aの例では、相互接続のレイアウトは完全に並列である、すなわち、送信機と受信機は互いに隣接しており、伝送リンクは、それらに関連する送信機および受信機と同一に、互いに隣接しているようにルーティングされる。図5aのセットアップにおいては、漏れは、伝送リンク502c、504c、および506c間のクロストークによって、または送信機の出力から隣接する伝送リンクへ、または隣接する送信機の出力へのクロストークによって支配されうる。

図5bは、単一のチップ518またはパッケージ内の4つの送信機510a〜516aと、関連付けられた受信機510b〜516bを含む二つのチップ519〜520とを有するセットアップを示す。伝送リンク510c〜516cは、送信機と受信機を接続する。送信機510a、516aはチップ518内で離間しているが、それにもかかわらず、伝送リンク510c、516cのルーティングのために、それらの相互接続の間に漏洩が発生しうる。たとえば、PCB上のルーティングは、チップ518、519、および520の製造者によって予測不可能である。

伝送リンク／データ・リンク間または相互接続間の漏れを補償または緩和する手段を有することが望ましいことがありうる。

図5cは、送信システム530の例を示す。

送信システム530は、第一のデータ・リンク532cのための第一の出力インターフェース532bに結合された第一の送信機532aを含む。第二の送信機534aは、第二のデータ・リンク534cのための第二の出力インターフェース534bに結合される。マルチプレクサ回路536は、第一の送信機532aによって生成された第一のデータ信号から導出された信号をフィルタ回路538にスイッチングするように構成され、該フィルタ回路538は、第二の出力インターフェース532bに結合されるものである。フィルタ回路538は、第一の伝送リンク532cを介して送信されるデータ信号に関連するデータ信号に対して作用する。第一の送信機532aおよび第一の伝送リンク532cを含む第一の相互リンク532から第二の送信機534aおよび第二の伝送リンク534cを含む第二の相互接続534への漏洩の場合、漏洩は、フィルタ回路538を使用して導出された補正信号を第二の相互接続によって使用される出力インターフェース532bに適用することによって、打ち消されるまたは少なくとも減少させることができる。図5cの送信システムを使用することにより、漏洩の主な源に関係なく、漏洩の負の影響を緩和することができる。マルチプレクサを使用することによって、第一の相互接続から第二の相互接続への漏れがない判別されない場合には、補正信号を加えないことも許容される。

さらなる例は、図5cに示されるように、三つ以上の相互接続のための送信機を含んでいてもよく、図5cはさらに、第三の送信機540aを出力インターフェース540bと一緒に、また第一の送信機542aを関連する出力インターフェース542bと一緒に示している。システムの最大限の柔軟性を保証するために、マルチプレクサ536は、すべての送信機532a〜542aによって生成されたデータ信号から導出された信号を、関連するフィルタ回路を介して出力インターフェースのうちの任意のものにスイッチングするように構成されてもよい。

さらなる例は、複数の相互接続が同時に単一の相互接続に漏れることによって生じる信号劣化を緩和するために、二つ以上の送信機から導出される信号を、二つ以上のフィルタ回路を介して、単一の出力インターフェースに切り替えるように構成されてもよい。さらなる例によれば、フィルタ回路538は可変フィルタ特性を示し、それが、可能な限り漏れによって生じる信号劣化を抑制するために、二つの相互接続間の漏れの特性を再現できるようフィルタ回路538をチューニングすることを許容する。さらなる例によれば、フィルタ回路538は、高域通過フィルタ特性を有する。

言い換えれば、漏洩相殺のための普遍的な解決策が図5cに示されている。送信機の各データ信号（たとえばSTEPチャネル）は、MUX 536によってサンプリングされ、それがクロストークするチャネルに多重化される。図5cに示されるように、打ち消しが送信側で実行される場合、送信機からの信号（たとえば、STEPシステム内のDTCからの信号）をサンプリングせずに直接複製することも可能である。一般に、送信機に関連するデータ信号から導出される信号は、漏洩相殺の目的で使用される。図5cは、単一チャネルの漏洩相殺のみを示しているが、同じ原理は、単一チャネルへの複数チャネルのクロストークを考慮するために注入される複数の相殺信号と一緒に使用されてもよい。

図5dは、一つのチャネルから別のチャネルへの適応的な漏洩相殺のためのフィルタ回路550の例を概略的に示す。特に、図5dは、第一の相互リンクのデータ信号から導出された補正信号の破壊的重畳が、相互リンクの正負の成分を相互にクロスカップリングすることによって達成される例を示す。フィルタ回路550は、差動データ信号の正成分に対する正入力552aと、差動データ信号の負成分に対する負入力552bとを備える。フィルタ回路550はさらに、差動データ信号の正成分に対する正出力554aと、差動データ信号の負成分に対する負出力554bとをさらに備える。フィルタ回路556は、正入力552aと負出力552bとの間、および負入力552bと正出力554aとの間に結合される。差動信号の正成分の入力を差動信号の負成分の出力に結合する際に、補正信号を構成するフィルタリングされた入力信号は、フィルタ回路550の出力に接続された信号から自動的に減算され、第一の相互接続546と第二の相互接続548との間の漏れを緩和する。図5dは、単一チャネルの漏洩相殺のみを示しているが、同じ原理を、図5cおよび5eによって示されるように、単一チャネルへの複数チャネルのクロストークを考慮するために注入される複数の相殺信号と一緒に使用されてもよい。

図5dによってさらに示されるように、適応的な漏洩相殺は、RX側またはTX側で実行されうる。図5cの例は、漏洩相殺を実行できる送信システムを示しているが、図5eは、RX側で漏洩相殺を実行できるなデータ受信システムを示している。換言すれば、図5eは、適切なクロスカップリングおよび漏洩相殺のためにMUXを用いた、RX側での漏洩相殺を示す。

図5eは、第一のデータ・リンク582cのための第一の入力インターフェース582bに結合された第一の受信機582aを備えるデータ受信システム580を示す。第二の受信機584aは、第二のデータ・リンク584cのための第二の入力インターフェース584bに結合され、マルチプレクサ回路586は、第一の入力インターフェース582bにおいて受信された第一のデータ信号から導出された信号をフィルタ回路585に切り替えるように構成され、フィルタ回路585の出力は、第二の入力インターフェース584bに結合される。

フィルタ回路585および漏洩相殺の一般原理は、図5cの送信システムに関して説明したものと同様であり、したがって、ここでは、対応する段落が参照される。図5eのデータ受信システム580は受信側で動作するため、第一の入力インターフェース582bにおいて受信された第一のデータ信号は、フィルタ回路585によって補正信号を生成することができるように、サンプリングされてからフィルタ回路585にコピーされる、またはフィルタ回路585に直接コピーされる必要がありうる。図5cに示される例と同様に、たとえば受信機586aおよび受信機588aのような複数のさらなる受信機が、それらの入力インターフェース586bおよび588bとともに、データ受信システムのさらなる実施例内に存在して、非常に柔軟なシステムを構築してもよい。

図5cの例と同様に、図5eの例は、高域通過特性を有するフィルタ回路585を含んでいてもよい。さらなる例によれば、フィルタ特性は、動作中にフィルタ回路585の伝達関数を二つの相互接続の間の漏れの伝達関数に同調させるように可変であってもよい。前記伝達関数が先験的には知られていないためである。

図5c〜図5eの例の一つを使用すると、PCBおよび相互接続のRFIC出力に要求される仕様として、データ・レーン間の高い相互分離を要求することを避けることができる。そのような高い相互分離は、レーン間の大きな離間を課すことがあり、非効率的なPCBおよびRFICを生じることになる。

図5c〜5eは、漏洩相殺を可能にするデータ送信システムおよびデータ受信システムの例を示しているが、図5fは、前述のシステムの一方または両方によって第一の相互接続の第二の相互接続への漏洩を緩和する方法のフローチャートを示している。

第一の相互接続の第二の相互接続への漏洩を緩和する方法は、第一の相互接続の第一の送信機によって生成された第一のデータ信号からデータ信号を導出592して、生信号を生成することを含む。この方法はさらに、生信号をフィルタリング594して補正信号を生成し、該補正信号を第二の相互接続によって使用される第二のデータ・リンクに適用596することを含む。

いくつかの例によれば、第一のデータ信号から前記データ信号を導出することは、たとえば、本方法が受信機側で実装される場合、第一のデータ信号をサンプリングすることを含んでいてもよい。さらなる例によれば、第一のデータ信号から前記データ信号を導出することは、たとえば、本方法が送信機側で実装される場合、第一のデータ信号をコピーすることを含んでいてもよい。

いくつかの例によれば、フィルタリングは、前に詳述した理由により、高域通過特性を使用する。

いくつかの例はさらに、補正信号の振幅、位相、および遅延のうちの少なくとも一つを調節することを含む。これらのパラメータの一つを調整することは、第一の相互接続から第二の相互接続へ漏れる信号にできるだけ近く対応するように補正信号をチューニングし、漏れる信号をできるだけ良好に相殺するように機能することができる。

漏洩がどの程度良好に相殺されるか、および／または生信号のフィルタリングが漏洩信号をどの程度うまく模倣するかを判断できるようにするために、さらなる例は、第二のデータ・リンク上の第二のデータ信号の信号特性を決定することを含む。

いくつかの例によれば、特性は、ビット誤り率（Bit Error Rate、BER）またはジッタの少なくとも一つである。漏洩によって損なわれる第二のデータ信号のビット誤り率またはジッタは、漏洩が該信号をどれだけ損なうかを判断することを可能にする。たとえば、ビット誤り率が高い場合、現在の漏れは、依然として、信号品質の高い劣化をもたらすと結論することができる。同様に、高いジッタ・レートは、同じ結論を可能にしうる。他方、それらの信号特性がいずれも低い場合、漏洩相殺が良好に機能していると結論することができる。

さらなる例は、信号特性が所定の基準を満たすまで、生信号をフィルタリングするためのフィルタ特性を変化させることを含む。所定の基準が満たされるまでフィルタ特性を変化させながら信号特性を繰り返し評価することは、動作中に可能な限り良好に漏れの特性に適合するようにフィルタ特性を調整するのに役立ちうる。たとえば、信号特性が最小を示す場合、または信号特性が所定の閾値を下回る場合、所定の基準が満たされてもよい。フィルタ特性の所与の探索空間内で所与のフィルタ特性において、特定の信号特性の最小が経験される場合、信号特性は最小を示すと結論されることができる。次いで、そのようにして決定された所与のフィルタ特性が、動作中に、第一の相互接続から第二の相互接続への漏れによって生じる信号障害を緩和するために使用されることができる。

変化させられるべきフィルタ特性は、たとえば、ある周波数における信号の減衰、フィルタ内の信号に適用される位相シフト、フィルタが有効である下限および／または上限周波数、またはフィルタの任意の他の特性であってもよい。いくつかの例によれば、フィルタの伝達関数が変化させられてもよい。

たとえば図6aに示されるSTEPインターフェースのような相互接続は、非常に低いビット誤り率で機能することがしばしば要求される（STEP相互接続の場合、ビット誤り率は、BER＝1e-12のように低いことが要求されうる）。STEP相互接続では、STEPトランシーバ602は、第一の伝送リンク606aに結合された送信機602aと、第二の伝送リンク606bに結合されたSTEP受信機602bとを含む。同様に、STEPトランシーバ604は、第二の伝送リンク606bに結合された送信機604aと、第一の伝送リンク606aに結合されたSTEP受信機604bとを含み、二つの単方向伝送リンクを含むSTEP相互接続を確立する。

STEPの諸ジェネレーションは、BAUD＝20Gbpsおよびたとえば40Gbpsのような一層高いボーレートをサポートしうる。STEP相互接続のBAUDレートを上げることは、ノイズおよびジッタは低くならないのに、シンボル間の時間差（シンボル分離時間）を短くする必要があることを意味する。たとえば、STEPの場合、低いBERは、シンボルを決定する際の誤りを避けるために、データ信号のジッタが非常に低いことを要求する。STEP以外の他の相互接続については、低BERを達成するためには、ジッタとしての他のパラメータに対する要求が同じくらい厳しいことがありうる。

それにもかかわらず、ビット誤り率を増加させることなく相互接続の帯域幅（BAUD）を増加させることが望ましいことがありうる。

図6bは、データ信号を処理する方法の一例のフローチャートを示す。図6bに示す例によれば、ペイロード・データ・シンボルのグループが受信610される。グループのデータ・シンボルが誤りを含む場合、否定受け取り確認信号612が発行される。さらに、誤りが検出される場合、否定受け取り確認信号を発してからペイロード・データ・シンボルの所定数のグループ後に、またはペイロード・データ・シンボルのグループを受信してからペイロード・データ・シンボルの所定の数のグループ後に、ペイロード・データ・シンボルの第二のグループが受信614される。この方法はさらに、前記グループのペイロード・データ・シンボルの代わりに、前記第二のグループのペイロード・データ・シンボルを使用616することを含む。

誤りが存在する時に否定受け取り確認信号（NACK）を発することは、送信機に、たとえばペイロード・データ・シンボルの第二のグループを使用してペイロード・データ・シンボルの前記グループに含まれる情報を再送させることを可能にしうる。次いで、受信機または受信データ信号を処理する装置は、データ・シンボルの第二のグループによる再送信を使用して、正しいペイロード・データを決定してもよい。図6bに示される方法を使用する相互接続のラウンドトリップ時間は既知である可能性があるので、ペイロード・データ・シンボルの第二のグループによる再送が受信されるまでの、経過時間または受信されるペイロード・データ・シンボルのグループの数は予測可能である。よって、この方法を実装する受信機は、ペイロード・データ・シンボルのどの後続グループが再送を含むかを事前に知ることができる。よって、ペイロード・データ・シンボルの現在受信されているグループが再送を含んでいることを信号伝達するために要求されるさらなるオーバーヘッドは回避できる。第一の代替では、ペイロード・データ・シンボルの第二のグループによる再送が受信されるまで待機するためのシンボルのグループが、誤りを含むペイロード・データ・シンボルのグループから開始してカウントされる。第二の代替では、否定受け取り確認信号の発行時にカウントが開始されてもよい。

グループのペイロード・データ・シンボルについて誤りが判別されない場合、方法の実施形態は、図6bの任意的なSTEP 618によって示されるように、ペイロード・データ・シンボルの前記グループを置き換えることをスキップすることに進むことができる。

いくつかの例によれば、ペイロード・データ・シンボルのグループおよび再送に使用されるペイロード・データ・シンボルの第二のグループは、異なる復調方式を使用して復調されうる。たとえば、ペイロード・データ・シンボルの第二のグループ内での再送のためには、より堅牢な変調方式が選択されてもよい。より堅牢な変調方式は、伝送中のデータ信号の信号パラメータに影響を与える誤りに対してより誤り耐性のある変調方式である。たとえば、STEP相互接続の場合、より堅牢な変調方式は、隣接するシンボルを区別するために、より長いシンボル分離時間を使用することができる。より長いシンボル分離時間は、復調誤りを生じることなく、より高いジッタが存在することを許容しうる。よって、より堅牢な変調方式を使用することは、破損したペイロード・データを繰り返し受信することを回避することがありうる。

いくつかの例によれば、ペイロード・データ・シンボルのグループは、第一の伝送リンクを介して受信され、一方、否定受け取り確認信号は、第二の伝送リンクを介して送信される。別の伝送リンクを使用することは、第一の伝送リンクを受信モードから送信モードに切り替えることを回避することができ、それにより、否定受け取り確認信号が発されるまでのレイテンシーを節約し、よって、第二のグループの再送信されたデータ・シンボルが受信されるまでの追加的なレイテンシーも回避することができる。

ペイロード・データ・シンボルのグループ内の誤りは、たとえば、巡回冗長検査（CRC）または他の任意の誤り検出方法を使用して決定されうる。巡回冗長検査は、データが相互接続を介してシリアルに受信されるにつれて連続的に計算できるという点で有利でありうる。

諸例によれば、否定受け取り確認メッセージのみが送信され、破損したペイロード・データ・シンボルに含まれるデータを再送信することはできつつ、肯定受け取り確認メッセージを送信するためのオーバーヘッドを節約する。

図6cは、データ信号を生成する方法の一例のフローチャートを示しており、これは、たとえば、送信機内に実装されてもよい。

この方法は、ペイロード・データ・シンボルのグループを送信620することを含む。否定受け取り確認信号が受信される場合、この方法はさらに、ペイロード・データ・シンボルの前記グループに関係したペイロード・データ・シンボルの第二のグループを送信622することを含む。図6bに関してすでに詳述したように、ペイロード・データ・シンボルの第二のグループは、ペイロード・データ・シンボルの前記グループを送信してからペイロード・データ・シンボルの所定の数のグループ後に、または否定受け取り確認信号を受信してからペイロード・データ・シンボルの所定の数のグループ後に送信されてもよい。いったん相互接続上のデータ信号のラウンドトリップ時間または伝搬遅延がわかれば、否定受け取り確認信号の受信は、前に送信された、誤りを含んだペイロード・データ・シンボルのグループを特定するのに十分でありうる。たとえば、ペイロード・データ・シンボルの第二のグループは、否定受け取り確認信号を受信するとすぐに送信されてもよい。否定受け取り確認信号を受信した際、所定数のグループ前にすでに送信されたペイロード・データ・シンボルのグループに含まれるペイロード・データが再送される。図6cに示されるように、否定受け取り確認メッセージが受信されない場合は、この方法は任意的に、ステップ624においてデータ・シンボルの第二のグループを送信することをスキップしてもよい。

さまざまなさらなる例は、図6bに関してすでに詳述された諸側面を、データ信号を処理するための方法内でも実装してもよい。たとえば、異なる変調方式を使用した変調である。これらの任意的な実装の議論については、冗長を避けるため、図6bの説明がここで参照される。

続いて、図6dおよび図6eが、図6bおよび図6cの方法を実装しうる、データ信号を処理し、データ信号を生成するための装置を簡単かつ概略的に示す。

データ信号を処理するための装置630は、ペイロード・データ・シンボルのグループを受信するように構成された受信機回路632を含む。装置630はさらに、ペイロード・データ・シンボルのグループのデータ・シンボルが誤りを含む場合に、否定受け取り確認信号を生成するように構成された誤り検出回路634を含む。誤り訂正回路636は、ペイロード・データ・シンボルの前記グループを置き換えるためにペイロード・データ・シンボルの第二のグループを使用するように構成され、ペイロード・データ・シンボルの第二のグループは、否定受け取り確認信号を発してからペイロード・データ・シンボルの所定数のグループ後に受信される、またはペイロード・データ・シンボルの該グループは、ペイロード・データ・シンボルの前記グループを受信してからペイロード・データ・シンボルの所定数のグループ後に受信される。

データ信号を生成するための装置640は、ペイロード・データ・シンボルのグループを送信するように構成された送信機回路642を含む。装置640はさらに、否定受け取り確認信号を受信するように構成された入力インターフェース644を含む。送信機回路642はさらに、ペイロード・データ・シンボルの前記グループを送信してからペイロード・データ・シンボルの所定数のグループ後に、または否定受け取り確認信号を受信してからペイロード・データ・シンボルの所定数のグループ後に、ペイロード・データ・シンボルの前記グループに関係したペイロード・データ・シンボルの第二のグループを送信するよう構成される。

図6fは、データ伝送のための、特にSTEP相互接続のための相互接続の例を示す。相互接続は、送信機内の第一の物理層コントローラ650と、受信機内の第二の物理層コントローラ660と、第一の物理層コントローラ650と第二の物理層コントローラ660を接続する伝送リンク670とを含む。

第二の物理層コントローラ660は、たとえば、図6dに示される、データ信号を処理するための装置630を含んでいてもよい。同様に、第一の物理層コントローラ650は、たとえば、図6eに示される、データ信号を生成するための装置640を含んでいてもよい。図6eはSTEP相互リンクを示しているので、送信機は、一連のデータ・シンボルに基づいてデータ信号を生成するためのデジタル‐時間変換器652を含み、受信機は、受信したデータ信号に基づいてデータ・シンボルを生成するための時間‐デジタル変換器662を含む。増幅器654および664は、それぞれ、データ信号および受信データ信号を増幅するはたらきをする。STEPインターフェースはシリアル・インターフェースであるので、パラレル‐シリアル変換器（parallel to serial converter、PISO）656およびシリアル‐パラレル変換器（serial to parallel converter、SIPO）666が、たとえばMAC層などからの、より高次のプロトコル層への送信前に、およびかかるプロトコル層からの受信後に、データをシリアル化およびデシリアル化するはたらきをする。図6fに示される物理層コントローラ660の例の誤り検出回路668は、一連の受信データ・シンボルに対して直接動作する時間‐デジタル変換器662の出力に接続される。さらなる例は、同様に、たとえば使用される誤り検出方法に依存して、シリアル‐パラレル変換器666の後にやはりデータ・ストリームに接続される誤り検出回路をもつ。図6fは、送信物理層コントローラ650を受信物理層コントローラ660に接続する一つの伝送リンク670を示す。受信物理層コントローラ660から送信物理層コントローラ650へNACKメッセージを送信するために、さらなる伝送リンクが使用されてもよい。あるいはまた、NACKを転送するために、STEPとは異なる通信プロトコルに従って機能する相互接続が使用されてもよい。

データ・シンボルの個々のグループ内の誤りは、データ・シンボルの第二のグループを使って誤ったペイロード・データを再送することによって回復されるので、前述の方法または装置の例を使用することによって、所望される全体的なビット誤り率を維持しながら、伝送リンクを通じたより低いビット誤り率を受け入れることができる。制御された再送機構をもつ相互リンクの、より高い正味の帯域幅に起因する誤ったデータ・シンボルを含むより多くのグループを受け入れることと、物理層コントローラ内の低いオーバーヘッドとの組み合わせは、高いビット誤り率でより高い帯域幅を生じる可能性がある。言い換えれば、より高い正味のデータレート（STEPインターフェースについては、より短いシンボル分離時間）によって引き起こされる追加的な誤りは、きわめて効率的な再送機構によって補償される。MAC層によって開始される再送信と比較して、上記の再送信機構によるレイテンシー・コストは非常に低く維持される。

言い換えれば、前述の例は、以下の原理に基づくものと要約できる。STEPリンク上のBERは、短いシンボル分離時間で機能して正味の帯域幅を増加させることができるように、意図的に下げられる（たとえば、BER＝1e-12から1e-4へ）。誤り検出はPHY層で実行され、NACK（否定受け取り確認）のみがリンク（たとえば、受信リンクのために使用されるものとは別の伝送線路）を通じて伝送され、該リンクはSTEP伝送リンクまたは他の伝送リンクでありうる。低いレイテンシーの要件（low latency requirement）のため、再送信は一度行なわれる。送信パケットは、たとえば、より堅牢な変調方式により、より良い正味BER（より少数のアクティブ・シンボル）で送信されうる。リンク遅延が事前に知られているので、NACKは既知の時刻にTX側をトグルして、正しいグループのデータ・シンボル（パッケージ）を自動的に再送信させ、その結果、NACK検出およびデータ準備時間が低くなる。

STEPインターフェースのパフォーマンスを評価するための一つの具体例が、図6gに示されている。パフォーマンスは、シンボル分離時間約24psおよび12ps（ピコ秒）でBAUDレート約20Gbpsの標準的なSTEP実装と比較されている。BAUDレートを48Gbpsに倍増すると、シンボル分離時間は約9または6psに短縮される可能性がある。ノイズは一定であり、より高いスペクトル含有量のためにシンボル間干渉が増加するため、伝送リンク上のBER（正味BER）が増加するが、図6b〜図6fに関して説明した例（高速再送信）を使うと、そのような短いパルスで動作することができる。たとえば、STEP上で低いBERを受け入れ、高速再送信（fast re-transmission、FRT）機構を使用して誤りを訂正することができる。

図6gに示されるように、伝送リンクに対してBER＝1e-4を受け入れることさえできる。FRTなしでは、8.55ps_p2pのノイズ予算（BER＝1e-12について）に到達し、FRTありでは、5.6ps_p2pのノイズ予算（BER＝1e-4、FRT後はBER=1e-12）に到達する。

再送機構を高速化するために、NACKのみが送信される。NACKは、他のトレース／伝送リンク（TXモードにおける伝送リンクではない）を通じて送信されてもよい。該他の伝送リンクが非アクティブである場合（低電力GPIOモードにあることがある）でも、それはNACKの送信に使用されてもよい。該他の伝送リンクがSTEPモードでアクティブである場合、NACKを提出するために特殊なデリミタが使用されてもよく、NACK検出を高速化してもよい。

よって、STEPレートは一定ではないが、再送信リンク伝搬は既知（測定可能）であり、再送信されるパケットの位置を固定することができる（たとえば、再送信パケットは、NACKがRXによって生成された瞬間から固定数のパケット後にRXに送信される）。リンクの実際のBERが低く、1e-12よりはるかに低いため、不良パケットの数が多いことがあり、連続するパケット（consecutive packets）の数も多くなる（BER＝1e-12と比較して）という事実のため、再送信されたパケットは安全な仕方で送信されうる（たとえば、通常の8シンボル、BER=1e-12から4シンボル、BER≪1e-12に移行することによって）。

STEP相互接続内では、均等に分布したシンボルが生成されうる。すなわち、すべてのシンボルが等しい確率で送信される。しかしながら、実装上の制限および障害のために、STEP伝送リンク上で送信され、その後STEP受信機によって回復されるシンボルは、不均等な分布の、誤り確率をもつことがありうる。異なるシンボルは、損なわれ、不正確に受信される異なる確率を経験しうる。全体的なビット誤り率（BER）は、個々のシンボルの誤りの確率の分布に敏感であるので、相互接続の最適でないパフォーマンスが帰結する可能性がある。たとえばSTEP相互接続のような高速相互接続のBERを増加させることが望まれる場合がある。

通信プロトコルの各ペイロード・データ・シンボルへの時間期間（time period）およびシンボル幅（symbol width）の割り当てを決定するための方法の例が、図7aに示されている。

この方法は、少なくとも一つのペイロード・データ・シンボルに割り当てられたシンボル幅および時間期間を変化させる変動プロセス702を備える。シンボル幅および時間期間を変化させることは、たとえばジッタを増加させうるデータ信号の劣化が存在するときに、関連するシンボルを決定する確率を変化させることになる。シンボル幅を大きくすると、いまだシンボルを正しく決定できる受け容れ可能なジッタが大きくなる。一つのシンボルのシンボル幅を増すと、残りのシンボルのための利用可能なシンボル幅が減少することがありうる。この方法はさらに、すべてのペイロード・データ・シンボルについて受信誤り確率を決定すること704を含む。これは、一つのシンボルのシンボル幅および時間期間の変動の、残りのシンボルへの影響を考慮することを許容しうる。さらに、この方法は、すべてのペイロード・データ・シンボルの受信誤り確率が所定の許容差の範囲内で等しい場合に、現在の時間期間およびシンボル幅をペイロード・データ・シンボルに割り当てること706を含む。すべてのペイロード・データ・シンボルの受信誤り確率が可能な限り等しくなるという基準を適用することは、以下の考察が示すように、相互リンクの達成可能な最良の全体的BERをもたらす可能性がある。

図7bは、STEP相互リンクにおけるペイロード・データ・シンボルの信号エッジの到着時間の確率分布の例を示す。図7bの具体例において、確率分布P_jは、ガウス分布であると仮定され、よって、ペイロード・データ・シンボルjに関連付けられる時間期間708（μ_j）に関して対称で、標準偏差σ_jをもつと仮定される。

シンボル幅（symbol width）710は、ペイロード・データ・シンボルの時間期間（time period）708の周りの時間区間（time interval）であり、この中では受信機によって受信されたエッジはペイロード・データ・シンボルjであると解釈される。時間期間708およびシンボル幅710によって与えられる時間区間の外でエッジを受信すると、ペイロード・データ・シンボルjの誤検出につながり、よってペイロード・データ・シンボルjの受信誤り確率P_ejを増す。分布の標準偏差σ_jは、たとえば、ランダム・ジッタによって支配されてもよい。

分布の標準偏差σ_jが与えられると、特定のペイロード・データ・シンボルについて特定のBERを達成するために必要とされるシンボル幅710は、図7bの右側のグラフに示されるように、標準偏差σ_jを用いて表わせる。

しかしながら、完全な（complete）相互リンクのBERは、他の可能なペイロード・データ・シンボルからの寄与も有する。このことは、関連する公称時間期間712a、714a、716a、718a、および720aをもつN＝5個のシンボル712、714、716、718、および720を有する例示的なシステムについて図7cによって示されている。図7cは、すべてのペイロード・データ・シンボルが同じP_ejをもつ構成を示し、すなわち、σ_jは（よってシンボル幅712b、714b、716b、718b、および720bも）、すべてのペイロード・データ・シンボルに対して同一である。さらに、特定のシンボルを送信する確率はP_Sであり、これはすべてのペイロード・データ・シンボルについて同じであると仮定され、全体的なBERは次のように計算される。

STEPでは、決定性ジッタ（較正または信号依存のジッタ）およびガウス・ランダム・ジッタ（ランダム・ノイズ源からの）の両方が存在しうる。P_jがガウス・ランダム・ジッタによって支配されると仮定すると、すべてのシンボルが同一のP_ejを経験するという仮定は合理的でありうる。BER＝1e-12（7.1σに対応）を得るためには、各シンボルがT_LSB/2＞7.1σに従うことを保証する必要があり、これは、シンボル幅712b〜720bが14.2σより大きい必要があることを意味する。

しかしながら、実装の詳細のために、異なるシンボルは、異なる確率分布、特に異なる標準偏差σ_jを有する異なる確率分布を経験することもある。

図7dは、図7cと同じシステムを示しており、ペイロード・データ・シンボル3（718）が、よりジッタを経験することを示しており、結果として、より低いPe（たとえば、Pe3≫Pe）を経験し、その結果、全体的なBERは以下のようになる：

そのような状況では、全体的なBERはペイロード・データ・シンボル3によって支配されうる。図7dのペイロード・データ・シンボル3がより高いランダム・ジッタを有し、シンボル幅718b（T_LSB）＝J_S3＝±5.7σをもたらすと仮定すると、上記の考察は、Pe3＝1e-8を生じ、全体的なBERは約1e-9となり、これは最適ではない。

しかしながら、図7aに示される方法によれば、シンボル3のシンボル幅および時間期間は、すべてのペイロード・データ・シンボルに対する受信誤り確率が可能な限り等しくなるまで変化させることができ、これは、たとえば、すべての誤り確率が所定の許容差の範囲内であることを要求することによって達成されうる。受信誤り確率は、割り当てられた時間期間を使って生成されたペイロード・データ・シンボルが、割り当てられた時間期間を中心とした割り当てられたシンボル幅によって与えられた時間区間内に受信される確率を示す。所与の時間予算については、一つのペイロード・データ・シンボルの結果のシンボル幅を変更することは、他のペイロード・データ・シンボルの時間期間およびシンボル幅、または少なくとも一つのさらなるペイロード・データ・シンボルの時間期間およびシンボル幅を調整することにもなる。いくつかの例によれば、変更後のすべてのペイロード・データ・シンボルについて受信誤り確率を再決定することが要求されることがある。これは、たとえば、ペイロード・データ・シンボルの所定のシーケンスを送信し、ペイロード・データ・シンボルの受信されるシーケンスを決定することによって達成されうる。ペイロード・データ・シンボルの所定のシーケンスをペイロード・データ・シンボルの受信シーケンスと比較は、次いで、すべてのシンボルの受信誤り確率について結論を下すことを許容しうる。受信誤り確率の決定は、一般に、ペイロード・データ・シンボルに割り当てられた時間期間の幅をもつデータ・パルスを含むデータ信号を送信し、該データ信号を受信することを含む。ペイロード・データ・シンボルは、前記時間期間を中心とするシンボル幅によって与えられた時間区間内の幅を有するデータ・パルスが該データ信号内で受信される場合に受信されたと考えられる。

シンボルが時間‐デジタル変換器を使って決定される場合、シンボル幅は時間‐デジタル変換器の分解能の有限ステップで変更されうる。同様に、時間期間を変化させることは、デジタル‐時間変換器の分解能の有限ステップで時間期間を変化させることを含みうる。

ペイロード・データ・シンボルの受信誤り確率が要件を満たす場合、現在の時間期間および現在のシンボル幅は、変更を経験したシンボルに割り当てられる。この方法によれば、すべてのペイロード・データ・シンボルが、ほぼ同一または同一の受信誤り確率を経験し、前述の諸考察に従って最良の達成可能な全体的なBERをもたらすことが達成されうる。図7dに示された例の方法を用いて、シンボル#0、#1、#2、#4（712、714、716、および720）のシンボル幅を下げ、シンボル#3（718）の幅を増加させて、すべてのシンボルについて均等なPeに到達する。特定の例では、ペイロード・データ・シンボル3のシンボル幅を〜20%増加させ、他の4つのシンボルのシンボル幅を〜5%減少させる。これを行なうと、結果として、約±6.8σだけ均等に離間されたすべてのペイロード・データ・シンボルについての時間期間およびシンボル幅となり、全体的なBERは、約1e-11となり、これは、個々のシンボル期間およびシンボル幅を割り当てる方法の例を使用することなくペイロード・データ・シンボル3によって支配される1e−9よりもはるかに優れている。

本方法の例は、たとえば、STEP相互リンクのような通信相互リンクを通じたBERの最適化を許容する注水（water pouring）法として特徴付けられてもよい。

図7aの方法は、たとえば、相互リンクが起動されるときのオンライン較正として、または特別な較正サイクル内で実行されてもよい。この方法は、相互リンクの工場での較正中に1回実行されてもよい。

図7aによって示される方法の一部は、受信側で実行されてもよく、他の部分は、相互リンクの送信側で実行されてもよい。シンボル幅の変更は、データ信号を処理する方法によって受信側で実行されるだけだであってもよいが、ペイロード・データ・シンボルに関連する時間期間の変更は、データ信号を処理する方法によって受信側で実行され、データ信号を生成する方法によって送信側で実行されてもよい。

図7eは、相互リンクの送信側で実行されうるデータ信号を生成する方法の一例のフローチャートを示す。
この方法は、データ信号内の時間期間730を各ペイロード・データ・シンボルに割り当てることを含み、ペイロード・データ・シンボルの隣接する対の時間期間は、関連するシンボル分離時間によって分離される。時間期間は、少なくとも第一のシンボル分離時間が少なくとも第二のシンボル分離時間と異なるように割り当てられる。この方法は、さらに、データ信号を生成するステップ732を含む。この方法は、隣接するペイロード・データ・シンボル間のシンボル分離時間が異なりうるように個々のペイロード・データ・シンボルに時間期間を割り当てることによって、受信機側ですべてのペイロード・データ・シンボルについての等しい受信誤り確率を有するデータ信号を生成することを許容する。従って、通信相互リンクの全体的なBERが最適化されうる。

図7fは、受信側で実行されうるデータ信号を処理するための方法の一例のフローチャートを示す。この方法は、通信プロトコルの各ペイロード・データ・シンボルに時間期間およびシンボル幅を割り当てるステップ734を含み、少なくとも第一のシンボル幅は、少なくとも第二のシンボル幅とは異なる。本方法は、一連のデータ・パルスを含むデータ信号を受信するステップ736をさらに含む。さらに、この方法は、割り当てられた時間期間を中心とする割り当てられたシンボル幅によって与えられた時間区間内の幅を有するデータ・パルスがデータ信号内で受信された場合に、ペイロード・データ・シンボルが受信されたと判別すること738を含む。個々のペイロード・データ・シンボルについての異なるシンボル幅および時間期間を許容して、相互リンクの全体的なBERを減少させることができる。

たとえば、すべてのペイロード・データ・シンボルがTXおよびRXにおいて一様な条件を有するSTEP実装と比較して、今やチャネルおよびSTEP障害は、不均等に分布した誤りの確率によって考慮され、それが全体的なBERを低下させうる。

本方法のいくつかの例はオンライン較正または工場較正として実行されうるが、さらなる例は、通信相互リンクについての先験的な知識に基づいて、個々の時間期間およびシンボル幅の所定のセットを使用してもよい。

たとえば、STEP相互リンクにおいて、データ信号の系統的な障害が存在し、非一様な受信誤り確率を引き起こすことがある。たとえば、支配的な障害が、たとえば、図7iに示されるような、データ信号を受信するために使用される時間‐デジタル変換器（TDC）のサプライヤー変調（supplier modulation）に由来する場合、シンボルの数が多いほど、関連する信号エッジの決定における誤差は高くなりうる。図7iに示されるように、TDCは、遅延素子として動作するインバータ762a〜762fのシーケンスとして実装されてもよく、これは、この実装によれば、インバータによって構成される個々の遅延素子をチューニングすることをも許容しうる。各遅延素子762a〜762fの出力は、二つのフリップフロップに結合され、これらのフリップフロップは、データ信号内に信号エッジが発生する際にリセットされる。このセットアップを使用すると、フリップフロップの第一のバンク764は、正の信号エッジがデータ信号内に存在する場合に信号を出力し、一方、フリップフロップの第二のバンク766は、負の信号エッジがデータ信号内に存在する場合に信号を出力する。この実装のため、TDCの電力消費は、受信されるペイロード・データ・シンボルに依存する。というのも、より長いペイロード・データ・シンボルが、TDC 760内のより多くのデジタル・コンポーネントが操作される結果となるからである。より多くのコンポーネントがより多くの電力を消費し、その結果、電力供給のより高い変動が生じ、かかる変動はシステム内のより大きな誤差に変換される。電力供給の変動により、より長い時間期間を有するペイロード・データ・シンボルは、より高い誤差（ジッタ）を経験する。さらに、より高次の（より長い）シンボルについては、より多くの遅延素子の個々の誤差が足し合わされて、より短いシンボルについてよりも高い誤差となる。

いくつかの例が、シンボル分離時間が、増大する時間期間とともに、すなわち、より高次のシンボルについて増加するように、時間期間がペイロード・データ・シンボルに割り当てられる体系を説明する。

他の相互接続は、たとえば送信機と受信機の間の伝送リンクのために長くて損失の大きいケーブルが使用される場合、シンボル間干渉（inter-symbol interference、ISI）によって引き起こされる信号劣化によって支配されることがある。より短い時間期間のシンボルは、より高いスペクトル含有量のために、よりISIに敏感である。さらなる例は、増大する時間期間とともにシンボル分離時間が減少するように時間期間がペイロード・データ・シンボルに割り当てられる前記特性を説明することができる。言い換えれば、減少するシンボル分離をもつシステム（S0〜S1が最も高い分離を有する）を設計することになる。

前述の例のいくつかは、ソフトウェアで実装されてもよく、さらなる例はハードウェアで実装されてもよい。図7gおよび図7hは、前述の諸方法の一つを実行することができる装置を概略的に示している。

図7gは、データ信号を生成するための装置740の例を示す。本装置は、データ信号内の時間期間を各ペイロード・データ・シンボルに割り当てるよう構成されたマッピング回路742を備え、ペイロード・データ・シンボルの隣接する対の時間期間は、関連するシンボル分離時間によって分離され、少なくとも第一のシンボル分離時間は、少なくとも第二のシンボル分離時間とは異なる。本装置はさらに、時間期間を記憶するよう構成されたメモリ744を備える。

いくつかの例は、任意的にさらに、データ信号を出力するよう構成された出力インターフェース746を含んでいてもよく、データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、第一のペイロード・データ・シンボルに割り当てられた第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、第二のペイロード・データ・シンボルに割り当てられた第二の時間期間によって分離される。

図7hは、データ信号を処理するための装置750の例を示す。本装置は、通信プロトコルの各ペイロード・データ・シンボルに時間期間およびシンボル幅を割り当てるためのメモリ752を備え、少なくとも第一のシンボル幅は、少なくとも第二のシンボル幅とは異なる。さらに、本装置は、それぞれ割り当てられた時間期間を中心とするそれぞれ割り当てられたシンボル幅によって与えられた時間区間内の幅を有するデータ・パルスが、データ信号内で受信された場合に、ペイロード・データ・シンボルが受信されたことを判別するよう構成されたデマッピング回路754を備える。

いくつかの例は、任意的にさらに、第一のタイプの第一の信号エッジと、第二のタイプの第二の信号エッジと、第一のタイプの第三の信号エッジとのシーケンスを含むデータ信号を受信するよう構成された入力インターフェース756を備えていてもよく、前記第一の信号エッジおよび前記第二の信号エッジが第一のデータ・パルスを構成し、前記第二の信号エッジおよび前記第三の信号エッジが第二のデータ・パルスを構成する。

STEP相互接続は、ペイロード・データ・シンボルおよび他のシンボル（たとえば制御シンボル）に割り当てられた時間期間を測定する。図8aに示されるように、シンボル802、804、および806は、下降エッジから上昇エッジまでの間の時間期間によって、またはデータ信号の上昇エッジから下降エッジまでの間の時間期間によって伝送される。

ジッタによりタイミング誤差や結果的な誤ったシンボル測定が発生することがありうる。しかしながら、時間領域誤差だけが、測定される時間期間に影響しうるわけではない。STEP相互接続のラインアップ（line-up）に沿って、いくつかの加法的ノイズ源が存在し、STEPデータ信号810に加算されるノイズを引き起こすことがある。図8aに示されるように、データ信号810の振幅を変化させる加法的ノイズ812も、ひとたびデータ信号810がスライサーを通過してデジタル信号811を生成すると、ジッタ814に変換される。データ信号8aのエッジが無限に急峻ではないからである。インバータは、スライサーの一つの具体例である。たとえば、図7iに示されるようなTDC内では、シンボルは、データ信号のゼロ交差に基づいて決定される。これはスライシングの一形態である。時間‐デジタル変換器（TDC）（たとえば、スライサーとして機能する入力インバータ段を有する）の前後のSTEPデータ。加法的ノイズがない場合、データ信号810のゼロ交差813は、データの上昇エッジおよび下降エッジのちょうど中間にくる。

しかしながら、図8aに示されるように、加法的ノイズが、STEPデータ信号810に加算される。変更されたデータ信号810がひとたび、たとえばゼロ交差を決定するために、スライサーを通過すると、加法的振幅ノイズ812は、データ信号810のゼロ交差をジッタ814として前後させ、間違った時間期間をもたらし、これが、スライサーによって出力されるデジタル信号811内のシンボルを識別するためにたとえばTDCによって使用される。シンボルが二つの隣接する相補的な信号エッジの間で表現されるSTEPシステムでは、加法的ノイズは、二つの後続するエッジ（正および負、またはその逆）に反対方向に影響を与え、それによりシンボルの決定のためのタイミング誤差を2倍にする。たとえば、シンボル804の下降エッジがより長い時間にシフトされる一方で、その後の上昇エッジはより短い時間にシフトされ、事実上、エッジ間の時間期間を単一エッジの誤差の2倍だけ短縮する。加法的振幅ノイズは、このように、有意なタイミング誤差を引き起こし、受信されるペイロード・データ・シンボルの潜在的な誤解釈につながる可能性がある。

通信相互リンクにおける加法的ノイズの負の影響を緩和することが望まれる場合がありうる。

図8bは、データ信号830内のペイロード・データ・シンボルを決定する方法の一例のフローチャートを示す。この方法については、図8cのデータ信号も参照して説明する。この方法は、データ信号における第一のタイプの第一の信号エッジ832、第二のタイプの第二の信号エッジ834、第一のタイプの第三の信号エッジ836、および第二のタイプの第四の信号エッジ838のシーケンスを受信すること814を含む。この方法はさらに、第一の信号エッジ832と第三の信号エッジ836との間の第一の時間期間840を決定するとともに、第二の信号834エッジと第四の信号エッジ838との間の第二の時間期間842を決定することを含む。さらに、この方法は、第一の時間期間840および第二の時間期間842に基づいて、第三の信号エッジ836と第四の信号エッジ838との間の時間期間846に対応するペイロード・データ・シンボル818を決定することを含む。ペイロード・データ・シンボルに対応する時間期間は、後続する相補的な信号エッジ836と838との間の時間を直接測定することによってではなく、同じタイプの後続するエッジ間の二つの時間期間を測定することによって決定される。同じタイプの信号エッジは、加法的ノイズの存在時に同一のタイミング誤差を受けるので、両信号エッジ間の時間差は、一定の加法的ノイズによって影響されないままである。加法的ノイズによって影響されない二つの時間期間を用いて受信ペイロード・データ・シンボルを決定することにより、ペイロード・データ・シンボルの決定は加法的ノイズにほとんど影響されなくなる。同一タイプの二つの後続する信号エッジ間の時間期間を決定するために使用可能なTDCは、図7iのTDCに基づくことができる。

言い換えると、上記の誤解釈の源を避けるために、図8cに示されるように、立ち上がりから立ち上がり、立ち下がりから立ち下がるまでの間の時間を用いて各シンボルが表現または復調されるように、シンボルを変更することが提案される。これを行なうと、図8cに示されるように、同一のエッジ（正または負）が同一の誤差を受けるので、シンボル・エッジ上の可能なゼロ交差誤差が互いに相殺する。

シンボルがどのようにして決定されうるかに関するある具体例は、加法的なフリッカーノイズが図8cに示される誤差の源であると想定してもよい。STEPシンボルは、非常に短い（80〜160psec）が、一方、フリッカーノイズおよび加法的なDCスパー（spur）は、STEPシンボルと比較して、遅い（非常に長い時間期間をもつ）。図8cに示されるように、遅いノイズ信号をSTEP信号に加えると、各シンボルの上昇エッジと下降エッジの両方に、ほぼ同じ電圧誤差が加えられる。

さらに、STEP信号に加えられた望まれないノイズ信号は、シンボルの各信号エッジにTERRの誤差をもたらすと想定する。すでに上記で示したように、これらの誤差は、足し合わされて、後続する相補的な信号エッジ間の時間期間を直接決定する際に、各シンボルについて2*TERRのタイミング誤差を生じる。

しかしながら、図8bの方法によれば、シンボルは、上昇から上昇、下降から下降までの間で決定される（任意的には生成もされる）。この結果、加法的で遅いノイズが打ち消される。

同じタイプの二つの後続する信号エッジ間の各時間期間K[n]は、二つの後続するシンボルの時間期間とそれらのタイミング誤差（D[n]；TERR）の和である：
K[n]＝D[n]＋2*TERR＋D[n＋1]−2*TERR＝D[n]＋D[n＋1]
この方法により、タイミング誤差は相殺される。

再構成中に、第一の時間期間K[n]は第二の時間期間K[n＋1]から減算され、結果としてD[n＋2]＋D[n＋1]−D[n＋1]−D[n]＝D[n＋2]−D[n]となる。すなわち、シンボルD[n＋2]は、先行するシンボルD[n＋1]とは独立して、先行するシンボルを知らずに決定できる。言い換えれば、任意的に、二つの連続したオリジナル・データ・シンボルずつTXにおいて加算し、減算することによってRXにおいてそれらを再生成するよう、シンボルを構築し、デコードすることができる。代替例は、DTCを使って、ペイロード・データ・シンボルに割り当てられた時間期間だけ離間された二つの後続する相補的な信号エッジを直接生成することによって、従来のように送信機においてペイロード・データ・シンボルを生成する。

上述のように、ペイロード・データ・シンボルを決定することは、シンボルの時間期間D[n＋2]を決定するために、第二の時間期間K[n＋1]から第一の時間期間K[n]を減算することを含みうる。いくつかの例において、本方法は、任意的に、最新の二つの時間期間またはシンボルを記憶することを含み、任意的に、それらをペイロード・データ・シンボルを決定するために使用してもよい。そして、決定された時間期間は、通信プロトコルに従ってペイロード・データ・シンボルに割り当てられてもよい。

いくつかの実施形態によれば、第一の信号エッジと第二の信号エッジとの間の時間期間は、所定の継続時間を有する、パケットの開始を示す制御シンボルに対応することができ、これにより、本願の諸方法が先験的にわかっている時間期間で開始されるため、誤検出の確率をさらに低下させることができうる。

図8bは、フローチャートによって、データ信号内のペイロード・データ・シンボルを決定する方法の一例を示している一方、図8dおよび8eは、本方法を実行するよう構成された装置の例を概略的に示す。

図8dは、データ信号においてデータ信号を処理するための装置850の一例を示す。装置850は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを決定するように構成された処理回路852を備える。復調回路854は、第一の信号エッジと第三の信号エッジとの間の第一の時間期間、および第二の信号エッジと第四の信号エッジとの間の第二の時間期間に基づいて、第三の信号エッジと第四の信号エッジとの間の時間期間に対応するペイロード・データ・シンボルを決定するよう構成される。

いくつかの例において、処理回路852は、任意的に、データ信号中の第一のタイプの信号エッジを決定するよう構成された第一のエッジ検出器856aと、データ信号中の第二のタイプの信号エッジを決定するよう構成された第二のエッジ検出器856bとを含んでいてもよい。

図8eは、通信システム860の一例を示す。通信システムは、データ信号を生成するための装置862を有する。装置862は、データ信号を生成するように構成された処理回路864を備え、該データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、第一のペイロード・データ・シンボルに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、第二のペイロード・データ・シンボルに対応する第二の時間期間によって分離され、第三の信号エッジおよび第四の信号エッジは、第三のペイロード・データ・シンボルに対応する第三の時間期間によって分離される。装置862はさらに、前記データ信号を出力するよう構成された出力インターフェース回路866を含む。さらに、通信システム860は、データ信号を受信するための装置870を備え、装置870は、データ信号における第一の信号エッジ、第二の信号エッジ、第三の信号エッジ、および第四の信号エッジのシーケンスを判別するよう構成された処理回路872と、第一の信号エッジと第三の信号エッジとの間の第一の受信時間期間と、第二の信号エッジと第四の信号エッジとの間の第二の受信時間期間とを使用して、第三のペイロード・データ・シンボルを判別するよう構成された復調回路874とを備える。

図8a〜図8eを参照して説明した方法および装置の例によれば、相関的な加法的ノイズの効果を低下させることができる。このようなノイズの源として考えられるのは、フリッカーノイズ、電源スパー（supply spur）（DC/DCコンバータおよび同DC/DC上に接続された他のブロックからの）、および他の外部侵害者（これはたとえばCLK、Fref、コントロールなど、STEPにおいてシンボルに割り当てられる時間期間に比べて遅いことがありうる）である。あるいはまた、ノイズのレベルを下げようとすることによって、加法的な相関ノイズの影響を下げるように試みてもよい。しかしながら、これは、より高い電力消費と、大きなフィルタリング・コンポーネント（主にキャパシタ）を有するより複雑なDCスキーム（DC/DC＋LDO）という欠点を伴う。

データ信号内のペイロード・データ・シンボルを決定する方法の例を用いて、STEP相互リンクまたは任意の他の通信相互リンクは、フリッカーノイズ、電源スパーおよび他の加法的な相関ノイズに対する免疫性〔イミュニティー〕を増加させることができる。結果は、より良いリンク・ノイズ予算（より少ない誤差）と、より単純でより低コストのDC供給を使用する可能性でありうる。フリッカーノイズは（CMOS）デバイス・エリア（長さおよび幅）に反比例するので、フリッカーノイズのレベルを低下させるには、（CMOS）デバイスのサイズを増大させる必要がある。しかしながら、（CMOS）デバイスのサイズを大きくすると、デバイスのキャパシタンスが増し、それにより消費電力が増加する。方法の例を使用することにより、より小さいサイズのデバイスを使用することが許容され、結果として、電力効率の良い実装がもたらされうる。

図8fは、前述のSTEP相互接続の例を示し、電力および低雑音増幅器からのフリッカーノイズ880、伝送リンクにクロストークする外部侵害者からの加法的ノイズ882、および電源884の負荷変調によって引き起こされるノイズのような、加法的ノイズの異なる可能性のある源をさらに示している。

図9a〜図9eは、相互接続の伝送リンクを介して伝送されるデータ信号の障害によって引き起こされる誤りをどのように緩和するかについての例に関する。

いくつかの用途は、ペイロード・データが高い堅牢性および誤りに対する耐性をもって交換されることを要求する。これは、誤り訂正符号（ECC）を加えることによって達成されうる。ECCのオーバーヘッドは、保護する必要のあるデータの量と、訂正すべき潜在的な誤りの数に依存する。オーバーヘッドを追加することなく相互接続の伝送リンクを介して伝送されるデータ信号の障害によって引き起こされる誤りを緩和する手段を提供することが有利でありうる。

図9aは、一連のデータ・シンボルを送信する方法の一例のフローチャートを示す図である。この方法は、エンコードされたデータ・シンボルのシーケンスを生成するためにグレー符号を用いてデータ・シンボルのシーケンスをエンコードすること902を含む。グレー符号は、二つの相続く値が一つのビット（2値の数字）においてのみ異なるような、2進数系の順序である。言い換えれば、整数を表わす一連のデータ・ビットのグレー符号表現では、その数が1増減する場合に1つのビットしか変化しない。可能なグレー符号の数は、エンコードされるビットの数に依存する。nビットのシーケンスについては、n!（nの階乗）個のグレー符号が、前述の特性をもって存在しうる。たとえば、シンボル当たり3ビットを送信するSTEP相互接続の場合、6つのグレー符号が存在してもよく、そのそれぞれが本方法によって使用されてもよい。よって、データ・シンボルをエンコードすることは、データ・シンボルに割り当てられたビットのシーケンスをエンコードし、その後、ビットのエンコードされたシーケンスをエンコードされたデータ・シンボルに変調することによって、または変調方式の知識に基づいてデータ・シンボルをエンコードされたデータ・シンボルに直接変換することによって、実行されうる。第一のオプションは、グレー符号を使用して単一のデータ・シンボルに関連付けられたビット・シーケンスをエンコードして、エンコードされたビット・シーケンスを生成し、該エンコードされたビット・シーケンスを、通信プロトコルの変調方式を使用して変調して、エンコードされたデータ・シンボルにすることとして記述されうる。

この方法はさらに、エンコードされたデータ・シンボルのシーケンスを差分化して（differentiating）送信データ・シンボルのシーケンスを生成するステップ904と、送信データ・シンボルのシーケンスを送信するステップ906とを含む。換言すれば、再び図9bに示されるように、提出前に、データ・シンボルはグレー符号を使ってエンコードされ908、エンコードされたデータ・シンボルはその後、送信前に差分化（微分）910される。

受信機では、両方のアクションが逆にされ、受信された一連のデータ・シンボルを積分912して一連の積分データ・シンボルを生成することから始めて、その後、グレー・デコーダを用いて積分データ・シンボルのシーケンスをデコード914して、データ・シンボルのシーケンスに関する情報を生成する。シンボルを差分化することは、送信シンボルを生成するために、送信されるシンボルの値から前のシンボルの値を引くことによって実行されてもよい。減算は、データ・シンボルの数を法として実行される。エンコードされたデータ・シンボルのシーケンスを差分化することは、シーケンスの最初のデータ・シンボルを、変更することなく送信することを含んでいてもよい。同様に、積分は、受信されたシンボルを、シーケンス内で決定されるべきデータ・シンボルまで加えていくことによって実行されてもよい。加算は、変調方式のデータ・シンボルの数を法として実行されてもよい。

いくつかの実装によれば、データ・シンボルのシーケンスの開始は、データ・フレームの開始によって与えられてもよい。よって、データ・シンボルのシーケンスは、所定のデータ・シンボル、たとえば、データ・フレームの開始を示すための通信プロトコルの制御シンボルであるデータ・シンボルで始まってもよい。

たとえば、STEPインターフェースの符号化スキームでは、受信機は、シンボル／パルスの開始時に1度、シンボル／パルスの終了時に2度目と、各エッジを2回測定する。単一の信号エッジは、このように、隣接する二つのデータ・シンボルに影響する。もし単一の信号エッジが誤った位置に判別されるならば、両方の隣接するデータ・シンボルが誤って受信されるかもしれない。送信前にデータ・シンボルを差分化することは、ひとたび受信機が一連の受信データ・シンボルを積分することによって差分を逆転したとき、受信機側で信号エッジを誤って検出することによって破壊されるのが単一のデータ・シンボルのみでありうることを保証する。シーケンスのデータ・シンボルにグレー符号を適用すると、データ・シンボルが誤って決定された場合、誤って決定されたデータ・シンボルが正しいデータ・シンボルに隣接しているとすると、発生する誤りが単一ビットのみであることが保証される。

よって、図9aに示される方法に従った、グレー符号化とシンボル差分との組み合わせは、図1に示されるデータ信号内の単一の信号エッジの誤検出が、データ・シンボル中に変調されたビット・シーケンス内の単一ビットの誤りをもたらすだけであることを提供する。

何らかの理由（たとえば、ノイズ、歪み、または外部イベントに起因する）により受信機が到来ペイロード・データ・シンボルを誤って解釈する場合、誤解釈されたペイロード・データ・シンボルに対応する、結果として得られるビット・シーケンスは、送信されたビット・シーケンスと単一のビットによってのみ異なる。一つの信号エッジの乱れは、1ビットの誤差を生じる。換言すれば、図9aに示される方法の符号化スキームによれば、単一のエッジ誤りは単一のシンボル誤りを引き起こし、それはやはり単一のビット誤りをもたらす。

図9cは、一連の受信データ・シンボルを処理する方法の一例のフローチャートを示す。受信されたデータ・シンボルは、図9aの方法を使用して送信されてもよい。この方法は、一連の受信データ・シンボルを積分920して一連の積分データ・シンボルを生成し、グレー・デコーダを使用して積分データ・シンボルのシーケンスを復号922してデータ・シンボルのシーケンスに関する情報を生成することを含む。エンコードと同様に、データ・シンボルのデコードされたシーケンスは、通信プロトコルに従ってデータ・シンボルとして与えられてもよいし、各データ・シンボルについてのデータ・ビットのシーケンスとしてすでに与えられてもよい。後者の場合、デコードは、通信プロトコルの変調方式を使用して積分データ・シンボルを復調して、エンコードされたビット・シーケンスを生成し、グレー符号を使用して、エンコードされたビット・シーケンスをデコードして、デコードビット・シーケンスを生成するステップとを含んでいてもよい。

以下では、結果としてグループ[0,…,7]からのデータ・シンボルを与える、データ・シンボルあたり3ビットを使用するSTEP相互接続によってデータ・シンボルのシーケンスを提出する際の、想定される誤りについて、具体例が与えられる。

送信機がデータ・シンボルのシーケンス012321を送信し、一つのエッジにジッタがあると仮定すると、受信機は、一連の受信データ・シンボル012411を受信することがありうる。エッジは二つのシンボルに使用されるので、単一のエッジ誤りは、二つの後続するシンボルに相関し、よって、単一の破壊された信号エッジは、二つのデータ・シンボルが誤って受信される結果となる。

しかしながら、前述したような方法の例を用いると、受信信号エッジに誤りが発生する際、結果として単一ビット誤りが生じるだけである。

本方法によれば、データ・シンボルのシーケンス012321を送信する代わりに、データ・シンボルはグレー‐ビン・コード（gray to bin code）を通され、結果としてたとえばエンコードされたデータ・シンボルのシーケンス013231が得られる（この特定の例について、可能な6つのグレー符号のうちの一つを任意に選んだ）。このシーケンスを差分化すると、送信データ・シンボルのシーケンス012716が得られる。

第五の信号エッジでの誤りを想定すると、受信機は、二つの隣接するシンボルが送信データ・シンボルのシーケンスと異なる一連の受信データ・シンボル013616を受信しうる。

方法の例では、データ・シンボルの受信シーケンスが積分され、その結果、一連の積分データ・シンボル014231が得られる（8個のペイロード・データ・シンボルを有するこの例については、積分は、8を法として実行される）。最後に、積分データ・シンボルのシーケンス014231は、gray2binコードとマッチするbin2grayコードを使用してデコードされ、結果としてデータ・シンボルのシーケンス016321を与える。

要約すると、送信機は012321を送信し、受信機は、あるシンボル・エッジの誤りに応答して016321をデコードした。つまり、データ・シンボル2がデータ・シンボル6となり、これは単一ビットの誤り（010対110）である。グレー符号なしでは、受信されたシンボル4はビット・シーケンス100に変換され、これは2ビット誤りであった。

これまでの図は、データ・シンボルのシーケンスを送受信するための方法の例を示したが、図9dおよび図9eは、下記で、方法のうちの一つを実行するように構成された装置を概略的に示す。

図9dは、データ・シンボルのシーケンスを送信するための装置930の一例を示す。装置930は、グレー・エンコーダを使用してデータ・シンボルのシーケンスをエンコードして、エンコードされたデータ・シンボルのシーケンスを生成するよう構成されたエンコーダ回路932と、エンコードされたデータ・シンボルのシーケンスを差分化して、送信データ・シンボルのシーケンスを生成するよう構成された回路934とを含む。出力インターフェース936は、送信データ・シンボルのシーケンスを出力するよう構成される。

図9eは、一連の受信データ・シンボルを処理するための装置940の一例を示す。

本装置は、一連の受信データ・シンボルを積分して、一連の積分データ・シンボルを生成するよう構成された積分器回路942を含む。デコーダ回路944は、積分データ・シンボルのシーケンスをグレー符号を用いてデコードし、データ・シンボルのシーケンスを生成するよう構成される。任意的に、本装置は、一連の受信データ・シンボルを受信するための入力インターフェース946をさらに含んでいてもよい。

STEP相互接続内での本方法の諸実装のために特に、受信機内のTDCが隣接するペイロード・データ・シンボルを分離するシンボル閾値よりも高い分解能を提供する場合には、シンボルの差分化を少なくとも部分的に置き換える軟判定方法を任意的に追加することが可能であってもよい。TDCがシンボル判定閾値に近いデータ・シンボルを提供し、かつ次のデータ・シンボルがシンボル判定閾値に近い場合、最初のシンボルのシフトが次のシンボルから差し引かれる。一方のシンボルがより長い場合、他方のシンボルはより短い。これは誤りを増幅するが、誤りどうしの間により多くの相関があることを保証し、よって、グレー符号化は、単一ビット誤りのみがあることを保証する。（両方のシンボルが判定閾値にある場合には、そうではなく、量子化およびノイズのために、一方が誤って判定され、他方が正しい値であると判定され、最終的に二つの誤りを生じる可能性がある。）それぞれの装置は、グレー・エンコーダを使用してデータ・シンボルのシーケンスをエンコードして、送信データ・シンボルのシーケンスを生成するよう構成されたエンコーダ回路を含むことを特徴としてもよい。本装置の処理回路は、データ信号を生成し、該データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信データ・シンボルのシーケンスの第一のデータ・シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信データ・シンボルのシーケンスの第二のデータ・シンボルに対応する第二の時間期間だけ分離される。

一連の受信データ・シンボルを処理するためのSTEP相互リンクの受信側におけるそれぞれの装置は、一連の受信データ・シンボルを含む受信データ信号において、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するよう構成された処理回路を含むことを特徴としてもよい。復調回路は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて、前記一連のデータ・シンボルのうちの第一の受信データ・シンボルを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて前記一連のデータ・シンボルのうちの第二の受信データ・シンボルを決定するように構成される。装置内のデコーダ回路は、グレー符号を使用して受信データ・シンボルのシーケンスをデコードして、データ・シンボルのシーケンスを生成するよう構成される。

以下の段落は、送信中のデータ信号の破損によって引き起こされる誤りを訂正する可能性を例解する。以下に記載される方法および装置は、送信側および受信側でのデータの処理を含む。

送信側については、シリアルに順序付けられた所定数のビットを送信する方法の一例が、図10aに概略的に示されている。この方法は、ビットの複数のサブグループの各サブグループ内のデータ・ビットについて、少なくとも一つの誤り訂正ビットを生成することを含む。誤り訂正ビットの生成1002により、ビットのサブグループ内の誤りを判定または訂正することを許容しうる。検出可能または訂正可能な誤りの量は、使用される誤り訂正符号（ECC）の強度に依存する。

この方法はさらに、データの多次元表現の第一の次元に沿って、各サブグループのビットおよびそれらの関連付けられた誤り訂正ビットを順序付けるステップ1004を含む。

さらに、この方法は、前記多次元表現から第二の次元に沿ってデータ・ビットを読んで、一連の送信ビットを決定するステップ1006と、一連の送信ビットを一連の送信シンボルに変調するステップ1008とを含む。送信ビットを送信シンボルによって送る前に別の次元方向で送信ビットを読み取ることは、インターリーブとも称され、ある送信誤りによって同じサブグループの複数のビットが影響を受ける確率を減らす。というのも、サブグループのビットが異なる送信シンボルによって送信されうるからである。結果として、オーバーヘッドがより少ない、より弱いECCが使用されてもよい。さらなる例は、隣接するビットが異なるペイロード・データ・シンボルによって物理的に伝送されるようにする異なるインターリーブ方式を使用してもよい。

さらに、本方法は、制御シンボル指示子および制御シンボルを、一連の送信シンボルに挿入するステップ1010を含む。挿入位置は、一連のビット内の制御コマンドを示すビットのグループの位置に依存する。STEP実装内では、制御シンボル指示子および関連する制御シンボルは、デリミタとして合同して特徴付けされてもよい。制御シンボル指示子およびその関連する制御シンボルを、所定の位置で、諸送信シンボルに挿入することにより、インターリーブの恩恵を維持しながら、ペイロード・データを送信するために使用されるペイロード・データ・シンボル以外の特性を示す、データ信号の特別な制御シンボルを使用することを許容しうる。

いくつかの例によれば、制御シンボル指示子および制御シンボルは、ビットのグループ内の、制御コマンドを示すバイトの番号に対応する、多次元表現内の第二の次元についてのインデックスによって同定される諸ビットから生成される送信シンボル内に挿入される。送信シンボルを所定の位置に挿入することにより、追加的な信号伝達オーバーヘッドなしに、受信機において、多次元表現内の適切な位置に、制御コマンドを示すビットのグループ（これは制御シンボル指示子およびその関連付けられた制御シンボルによってデータ信号中に変調されてもよい）を再配置することを許容しうる。

図10bは、STEP相互接続のためのデータ信号を生成する特定の例を示す。図10bの例において、多次元表現は2次元を有し、ビットは、2次元マトリクスの列ごとに順序付けられるか、または充填され、一方、それらのビットは行ごとに読み出されて、図10cに示される一連の送信ビットを決定する。換言すれば、第一の次元1020は列によって与えられ、第二の次元1022は行によって与えられる。さらなる例は、3次元以上を使用してもよい。同様に、ビットの順序付けが行の次元に沿って実行されてもよく、一方、読み出しが列の次元に沿って実行されてもよい。図10bの例と比較すると、第一の次元と第二の次元が交換されている。

図10bの例では、データ・ビットは、たとえばプロトコル・スタックのMAC層内で生成されうる、後続する諸バイトによって提供される。3つのバイト1024a、1024b、および1024cは、たとえば、複数バイトからなるデータ・パケットの開始のための指示のような、制御コマンドを示す。

57ビットの各サブグループについて、6つの誤り訂正ビットが生成され、各サブグループのビットおよびそれらの関連する誤り訂正ビットが第一の次元1020に沿って順序付けられ、その結果、2次元表現の単一の列が得られる。図10bの例では、処理される一連のデータ・ビットは、512データ・ビットを含み、結果として、マトリクスは9列を有する。結果として、多次元表現の第一の次元は63個のエントリーを含み、第二の次元は9個のエントリーを含む。

さらなる例は、異なる数のビット、たとえば512データ・ビットの整数倍を合同して処理してもよい。同様に、サブグループ内のビット数は、例に示されている57ビットとは異なっていてもよい。同様に、訂正ビットの数は、より強いECCまたはより弱いECCを使用するために異なるように選択されてもよい。

第二の次元1022に沿った一連の送信ビット読み出しは、図10cに示されている。一連の送信ビットは一連の送信シンボルに変調される。STEP実装では、三つの後続するビットが単一のシンボルに割り当てられてもよい。各制御コマンド1024a、1024b、および1024cについて、制御シンボル指示子および制御シンボル（デリミタ）が、送信前に、一連のビット内の制御コマンドを示すビットのグループの位置に依存する位置において、一連の送信シンボルに挿入される。図10cの例では、制御コマンドを示すビットを含むシリアルに順序付けられたある数のビット内のバイトの番号が、送信前に関連するデリミタが挿入される行の番号を定義する。たとえば、制御コマンド1024aは、マトリクス内で処理されるべき、シリアルに順序付けられた所定数のビット内のバイト番号1に含まれる。対応する制御シンボル指示子および制御シンボル1034aは、行#1の先頭に挿入される。図10bのマトリクスの要素は、第一の次元に関する当該エントリーの番号（そのエントリーが入っている列の番号）を与える第一のインデックスと、第二の次元に関する当該エントリーの番号（そのエントリーが入っている行の番号）を示す第二のインデックスとによって同定できる。換言すれば、制御シンボル指示子および制御シンボル1034aは、ビットのグループ内の制御コマンドを示すバイトの番号に対応する、多次元表現内の第二の次元に対するインデックスによって同定される諸ビットから生成される諸送信シンボル内に挿入される。さらなる例は、図10bおよび図10cに示されるSTEP相互接続の例において、3ビットが単一のペイロード・データ・シンボルによって合同で送信されることを考慮して、デリミタを挿入するために、一連の送信シンボル内の他の所定の位置を使用してもよい。一連のビット内の制御コマンドを示すビットのグループの位置に依存する任意の所定の位置を使用することは、挿入されたデリミタの位置を示すデータを受信機に追加的に提出することを回避しうる。しかしながら、さらなる例は、追加的または代替的に、挿入されたデリミタの位置を受信機に対して示すデータを挿入するよう実装されてもよい。

あるいはまた、さらなる例は、制御コマンド1024aのための制御シンボル指示子および制御シンボルを、行#1内の、先頭とは別の位置に挿入してもよい。たとえば、制御シンボル指示子および制御シンボル1034bは、第二行（R1）のビットの最初の3ビットの後、すなわち、伝送リンクを通じて送信される最初のペイロード・データ・シンボルの後に挿入されてもよい。3つのペイロード・データ・ビットのすべての後続する対が、データ信号内で異なる極性を有するペイロード・データ・シンボルによって送信されることを考慮すると、一つのペイロード・データ・シンボル（3ビットに等しい）離れた該代替位置を使用することにより、制御シンボル指示子がSTEP相互接続のデータ信号内で常に所定の極性（正または負）をもって送信されることを保証することができる。

要約すると、任意の通信プロトコルの制御コマンド1024a、1024b、および1024b（これらはたとえばSTEP相互接続におけるデリミタによって送信される）は、ペイロード・データのために使用されるものとは異なる変調方式を使用して送信されてもよい。したがって、図10cに示される一連のインターリーブされたビットを変調することのみは、制御コマンド1024a、1024b、および1024bの情報を破損することがあり、それは、図10a〜10cによって示される方法を使って回避されうる。

言い換えれば、図10bおよび図10cは、単一のマトリクスを使う例を記述している。しかしながら、異なるマトリクス・サイズが遅延および効率に影響を与えることを考慮して、複数のマトリクス寸法を実装することができる。マトリクスは、9つの符号語を含む、63×9のサイズであり、各符号語は57の情報ビットおよび6の冗長ビットをもつ（例外として、列9の1つの符号語は、56の情報ビットを担持する）。これは64*8＝512のアプリケーション・データ・ビットの総オリジナル・データに収まり、一方、転送される総データは63*9＝567であり、効率は90%を超える。データは列ごとに埋められる。デリミタがデータ・バイトを置き換えていてもよく、最小パケット・サイズは3バイトを下回らないと想定される。各行の先頭にあるそのような「予約された余地」はデリミタ用なので、いくつかのSTEP接続は3ビット単位でデータを送信し、デリミタが送信される行は、そのデリミタがもともと置かれたバイトを表わす。

以下の例では、512ビットが合計64バイト（0〜63）を表わし、合計63行あり、64個のデリミタのための余地がある。もとのデータ（64ビット）は57ビットとしてマトリクス列0に配置され、残りのビット（7ビット）は次の列に配置され、次の64ビットが続き、この単位からは50ビットが列1に配置され、残りの14ビットが列2に配置される、などとなる。57ビットの列ごとに、6ビットのECCコードが列に追加される（e1〜e9とマークされている）。最初の64ビット・データ単位の2バイト目にあると想定されるデリミタは、「第二の位置」（L1とマークされている）に「位置される」。マトリクスがいっぱいになると送信が開始される。最初のバイトがデリミタであった場合、そのデリミタは先行して送信され、その後にマトリクスの最初の行に位置する9ビットのデータが続く。第二のバイトがデリミタである場合、それは、最初の行が送信された直後に、すなわち第二の行の始まりにおいて送信され、それに第二の行のビットなどが続く。デリミタがない場合は、デリミタは送信されない。

デリミタは、長い「1」時間（高パルス）と変調された「0」時間（低パルス）または長い「0」時間と変調された「1」時間のいずれかをもちうる。極性の順序は固定されることが要求されてもよいが（デリミタ位置を変更する必要がある場合もあるので）デリミタ・タイプと、デリミタが送信されるときの行の正確な状態に依存する。たとえば、第一のデータ単位の第二バイトが、長い「0」および変調された「1」である必要があるデリミタであるとする。最初の3ビットは上昇エッジとして送信され、それに下降エッジを変調する3ビットの第二のセットが続き、それにビット6〜8のための変調された上昇エッジが続く。ここで、デリミタを配置し終わるはずだったが、デリミタは長い「0」を必要とするのに、信号は上昇したばかりである。よって、次の3ビット（9〜11）は下降エッジを変調しており、デリミタは、信号が0に下がり、長い「0」およびその後の変調された「1」が適用できるようになった後に送信される。送信されるデリミタは、特定のパターンを持つべきである。そうでなければ、デリミタが「変調」され、それに長いレベルが続くか、またはデリミタが長く、それに変調されたレベルが続くかを検出することができないことがありうる。送信可能なデリミタは、長いレベルとそれに続く変調されたレベル（またはその逆）という一定のスキームをもつ必要がある。あるいはまた、第一のデリミタが前記一定のフォーマットであり、第二のデリミタが必要に応じて使用されるカスケードされたデリミタが使用されてもよい。

図10bに示される例によるBERの増加は、変調が前述のようにグレー符号化を追加的に使用し、それにより、単一のエッジを変調している3ビットが誤りをもつ確率が低いという仮定の下で推定されうる。しかしながら、二つのトリプレックスの二つの誤りが可能でありうる。図10bの例を使用すると、少なくとも9ビット離れたバースト誤りなら、結果として、誤りは、ECCによって保護される単一のデータ単位（列内の57ビットのデータ）より多くにわたって分散され、よってECCが誤りビットを訂正できる。

更新された確率は、2つの誤りが、マトリクス（インターリーブの概念）を用いた誤り訂正がそれら2つの誤りを扱うことができるように分布しており、単一ビット確率がPによって与えられると想定して、推定される。先述したインターリーブ器はA列B行の寸法のマトリクスを使う。データの源は行ごと（または列ごと）にマトリクスを埋め、各データ単位に1ビットまたは複数ビットの誤り訂正符号を追加する。ひとたびマトリクスがいっぱいになったら、送信が開始されるが、媒体上のデータは列ごと（あるいはマトリクスが列ごとに充填された場合は行ごと）に取られ、バースト誤りの影響を緩和する。バースト誤りはECCによって保護される複数のデータ単位に分散されるからである。

前述の変調方式（グレー符号化を含む）を用いると、二つの誤りは、互いに1〜5ビットの距離であることが期待される。つまり、誤りがどのように分布するかに依存するが、誤り符号は誤りを訂正できるはずである。この方式を使用すると、全部で9個までの誤りを訂正できる。

ビット誤りはマトリクス誤り率（matrix error rate、MER）に変換され、それは次式によって与えられる：
MER＝1−P[誤りなし]−P[単一の誤り]−P[2つの誤り]
P[誤りなし]＝{1−P}^[送信ビット数]
P[単一の誤り]＝[ビット数!]/[1!*（マトリクス中のビット数−1）!]*P*（1−P）^[マトリクス中のビット数−1]
P[2つの誤り]＝[ビット数!]/[2!*（マトリクス中のビット数−2）!]*P^2*（1−P）^[マトリクス中のビット数−2]
上記を適用し、P＝1e-10、マトリクス・ビットが567（＝63*9）であると仮定すると、MERは3.022e-20となり、これは非常に低い誤り率である。

図10dは、図10aの方法によって生成されたデータ信号を処理するために使用できるデータ信号を処理する方法のフローチャートを示す。この方法は、一連のシンボルを受信すること1050と、一連のシンボル内の制御シンボル指示子および制御シンボルを識別すること1052とを含む。この方法はさらに、データの多次元表現内の第二の次元に沿って前記一連のシンボルの各シンボルに関連付けられたビットを順序付けるステップ1054と、多次元表現の第一の次元に沿って誤り訂正符号を評価するステップ1056とを含む。さらに、本方法は、一連のシンボル内の制御シンボル指示子および制御シンボルの位置に依存する多次元表現内の位置において、第一の次元に沿ったビットのグループを、制御コマンドとして解釈することを含む。

方法の例を用いることにより、受信されたデータ信号内の誤りを訂正することができ、制御コマンドの伝送のために特殊で堅牢な変調方式を使用することができる。

図10eおよび図11aは、図10aおよび図10dによる方法を、データ通信リンクまたは相互接続の送信側または受信側のいずれかで実装可能な装置を概略的に示す。図10eは、直列に順序付けられた所定数のビットを送信するためのデータ信号を生成するための装置を示し、それらのビットは制御コマンドを示すビットのグループを含む。装置1060は、ビットの複数のサブグループの各サブグループ内のデータ・ビットに対して少なくとも一つの誤り訂正ビットを生成するよう構成された符号生成回路1062を含む。

インターリーブ回路1064は、データの多次元表現の第一の次元に沿って各サブグループのビットおよびそれらの関連する誤り訂正ビットを順序付け；第二の次元に沿って多次元表現からデータ・ビットを読み出して一連の送信ビットを決定するよう構成される。

変調器回路1066は、一連の送信ビットを一連の送信シンボルに変調し；制御シンボル指示子および制御シンボルを、一連のビット内の制御コマンドを示すビットのグループの位置に依存する位置において、一連の送信シンボル中に挿入するよう構成される。

いくつかの例によれば、図10eの装置の変調器回路は、ビットのグループ内の制御コマンドを示すバイトの番号に対応する多次元表現内の第二の次元についてのインデックスによって同定される諸ビットから生成される送信シンボル内に、制御シンボル指示子および制御シンボルを挿入するよう構成される。

いくつかの例によれば、本装置は、任意的にさらに、データ信号を生成するよう構成された処理回路であって、該データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、第一の送信シンボルに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、第二の送信シンボルに対応する第二の時間期間によって分離される、処理回路と；前記データ信号を出力するよう構成された出力インターフェース回路とを有する。

図11aは、データ信号を処理するための装置1070を示す。装置1070は、一連のシンボルを受信し、一連のシンボル内の制御シンボル指示子および制御シンボルを識別し、各シンボルを関連ビットに復調するよう構成された復調器回路1072を含む。

さらに、装置1070は、前記一連のシンボルの各シンボルに関連付けられた諸ビットを、データの多次元表現内の第二の次元に沿って順序付けし、多次元表現の諸ビットを第一の次元に沿って読み出すよう構成されたデインターリーブ回路1074を備える。

装置1070はさらに、第一の次元に沿って読み出された諸ビットに対する誤り訂正符号を評価して訂正された諸ビットを決定し、一連のシンボル内の制御シンボル指示子および制御シンボルの位置に依存する多次元表現内の位置において、第一の次元に沿ったビットのグループを、制御コマンドとして解釈するよう構成された符号評価回路1076を備える。

さらなる例によれば、装置1070は、任意的にさらに、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、およびデータ信号中の第一のタイプの第三の信号エッジのシーケンスを受信するように構成された入力インターフェースを含み、復調回路は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一の関連ビットを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二の関連ビットを決定するよう構成される。

これまでのセクションでは、STEP相互接続の基本的な諸側面が、たとえばSTEPプロトコルやSTEPプロトコルの物理層との関係で記述されている。以下の記述セクションは、STEPプロトコルの媒体アクセス制御（MAC）層に焦点を当てる。以下に記載される回路および技術は、STEPプロトコルに従って通信を可能にするための送信機、受信機、またはトランシーバにおいて使用されうることを注意しておく。しかしながら、以下に記載される回路および技術は、STEPプロトコルとは異なる通信プロトコルのために使用されてもよい。

電子装置間の（高速の）通信インターフェースを使用するとき、両方の相互接続側で、送信、受信、またはトランシーバ回路間の一組のコントロールを規定する必要がある場合がある。たとえば、コントロールは、同期、電力管理、フロー制御、シグナリング等のために使用されうる。コントロールは、他のいかなるデータ伝送とも混同されるべきではなく、全体的なデータ・スループットに対して最小限の影響しか与えないようにすべきである。

コントロールの（きわめて）信頼できる伝送を可能にしうる技術が、図12a〜図12qに関して以下に記載される。図12aは、データ信号1201を生成するための装置1200の例を示す。装置1200は、データ信号1201を生成するよう構成された処理回路1205（たとえばDTC）を含む。処理回路1205は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むようにデータ信号1201を生成する。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

さらに、装置1200は、データ信号1201を伝送リンク（図示せず）に出力するよう構成された出力インターフェース回路1210を含む。

処理回路1205は、第一の信号エッジと第二の信号エッジが、通信プロトコル（たとえば、STEPプロトコル）に従って送信されるペイロード・データ・シンボルに対応する第一の時間期間だけ分離されるように、データ信号1201を生成する。

ペイロード・データ・シンボルをデータ信号にエンコードするための例示的な可能な時間期間の概観が図12bに示されている。図12bの左部分では、第一のパルス1202が示されている。パルス1202は、上昇信号エッジ1203で始まり、下降信号エッジ1204で終わる。示されるように、下降信号エッジ1204の位置は、データ信号1201にエンコードされるペイロード・データ・シンボルに基づいて処理回路1205によって調整可能である。図12bの例において、下降信号エッジ1204のための10通りの異なる可能な位置が示されている（ラベル0〜9）。位置0は、パルス1202についての最小パルス長を定義する。よって、上昇信号エッジ1203と下降信号エッジ1204との間の10通りの異なる時間期間が調整されうる。言い換えれば、10通りの異なるパルス長が調整されうる。

図12bの例において、位置0〜7が、パルス1202にペイロード・データ・シンボルを（たとえば、STEPプロトコルに従って）エンコードするために使用されると想定される。すなわち、8つの異なるペイロード・データ・シンボルまたは3ビットが、下降信号エッジ1204の位置を調整することによって、パルス1202にエンコードされうる。換言すれば、上昇信号エッジ1203と下降信号エッジ1204との間の異なる時間期間が、通信プロトコルの異なるペイロード・データ・シンボルを示す。上昇信号エッジ1203と下降信号エッジ1204との間の異なる時間期間は、異なるペイロード・データ・シンボルのシンボル幅（symbol widths）として理解されうる。図12bからわかるように、通信プロトコルの異なるペイロード・データ・シンボルに対応する時間期間は、（少なくとも）一定のシンボル分離時間ΔTだけ異なる。たとえば、装置1200の処理回路1205は、データ信号1201に特定のペイロード・データ・シンボルをエンコードするために、データ信号1201内の第一の信号エッジと第二の信号エッジとの間の第一の時間期間を、図12bのパルス1202によって示される8つの可能なオプションのうちの一つに調整してもよい。

処理回路1205はさらに、第二の信号エッジと第三の信号エッジが、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間だけ分離されるように、データ信号1201を生成する。さらに、処理回路1205は、第三の信号エッジに直接続く前記第二のタイプの第四の信号エッジを含むように、データ信号1201を生成するよう構成される。第三の信号エッジと第四の信号エッジは、通信プロトコルの制御シンボルに対応する第三の時間期間によって分離される。換言すれば、処理回路1205は、制御シンボル指示子（たとえば、帯域外シンボル）をデータ信号1201にエンコードするために、データ信号1201において帯域外パルスを生成する。制御シンボル指示子は、制御シンボル（制御語）をペイロード・データ・シンボル（単数または複数）から分離する。

図12bの例を参照すると、ペイロード・データ・シンボルについて、パルス1202は、最大で位置7で終了する。よって、位置8および9は、制御シンボル指示子を送信するために使用されてもよい。

制御シンボル指示子の信頼性を高めるために、制御シンボル指示子をデータ信号1201にエンコードするために、位置9のみが使用されてもよい。換言すれば、制御シンボル指示子に対応する（を示す）時間期間は、通信プロトコルのペイロード・データ・シンボルに対応する（を示す）最も長い可能な時間期間から、シンボル分離時間ΔT二つぶん以上異なってもよい。たとえば、装置1200の処理回路1205は、制御シンボル指示子をデータ信号1201にエンコードするために、データ信号1201内の第二の信号エッジと第三の信号エッジとの間の第二の時間期間を、図12b内の位置9によって示される時間期間に調整してもよい。

通信プロトコルの特定の制御シンボルをデータ信号1201にエンコードするために、処理回路1205は、データ信号1201内の第三の信号エッジと第四の信号エッジとの間の第三の時間期間を調整する。図12bの例を参照すると、パルス1202は、制御シンボル指示子を示すために、位置9で終了する。パルス1202の直後には、第二のパルス1206が続く。パルス1206は、位置9で下降信号エッジ1204をもって始まる。パルス1206は、上昇信号エッジ1207で終了する。上昇信号エッジ1207の位置に対して、三つのオプションが可能である。よって、パルス1206は、通信プロトコルの三つの異なる制御シンボルを示すことができる。

図12bの例では、通信プロトコルの異なる制御シンボルに対応する期間は、シンボル分離時間ΔT三つぶん異なる。しかしながら、通信プロトコルの異なる制御シンボルに対応する時間期間は、代わりに、シンボル分離時間ΔTの任意の他の整数倍（たとえば、シンボル分離時間ΔTの2つまたは4つぶん）異なってもよい。換言すれば、通信プロトコルの異なる制御シンボルに対応する時間期間は、シンボル分離時間ΔT二つぶん以上異なってもよい。通信プロトコルの異なる制御シンボルに対応する時間期間を二つ以上のシンボル分離時間ΔTによって分離することによって、異なる制御シンボル間の時間差が大きいため、制御シンボルのエンコードをより堅牢にできる。しかしながら、いくつかの例において、通信プロトコルの異なる制御シンボルに対応する時間期間は、代わりに、1シンボル分離時間ΔTだけ異なっていてもよい。

たとえば、装置1200の処理回路1205は、特定の制御シンボルをデータ信号1201にエンコードするために、データ信号1201における第三の信号エッジと第四の信号エッジとの間の第三の時間期間を、図12bのパルス1206によって示されるように三つの可能なオプションのうちの一つに調整してもよい。

制御シンボル指示子は、制御シンボルと一緒に、あるコントロールのための一意的なデリミタとして理解されてもよい。帯域外制御シンボル指示子のため、ペイロード・データ・シンボルと間違われることはない。

制御シンボルは、通信インターフェースのデータ送信および／または動作を制御するための多様な異なるコマンド、状態などを示してもよい。たとえば、制御シンボルは、データ・パケットの開始（SOPデリミタ）、データ・パケットの終了（EOPデリミタ）、アイドル・モード（Iデリミタ）、較正（トレーニング）データのその後の送信、より堅牢なデータ・パケット・フォーマットによるその後の送信、およびデータ信号1201を搬送する伝送リンク上のデータ・フローの方向の反転のうちの一つを示してもよい。

アイドル・モードを示す制御シンボルは、たとえば、（MAC層によって）送信すべきデータがない場合、または低電力モードに進む前に（可能な電力モードの詳細については、図15a〜15dの下記の説明を参照）、データ信号にエンコードされてもよい。

デリミタは、電力管理のためにさらに使用されてもよい。たとえば、少なくとも（nビットの）送信データ単位の終わりまでMAC層によって送信すべきデータがない場合、アイドル・モードを示す制御シンボルと一緒に制御シンボル指示子が、データ信号1201に対して1回、2回、3回、またはそれ以上エンコードされてもよい。アイドル・モードを示すデリミタの（反復される）送信は、装置1200（送信機として作用する）の活動が低い、一種の低電力モードとして理解されてもよい。しかしながら、同時に、伝送リンク（ライン）は、アイドル・モードを示すデリミタの連続的な伝送のため、装置1200によって「ホット」に保たれる。よって、アイドル・モードからフル・スループット・モードへの装置1200（および／またはデータ信号1201の受信機）の覚醒／起動/パワーアップは、非常に高速でありうる。換言すれば、デリミタは、非常に低いレイテンシーで、フルに動作する（フル・スループットの）モードに出入りすることを許容することによって、システム効率を向上させうる。

さらに、アイドル・モードを示すデリミタに対する長いパルスが引き伸ばされてもよい。たとえば、装置1200の処理回路1205は、データ信号1201内の第二の信号エッジと第三の信号エッジとの間の第二の時間期間を、図12bの位置9によって示される期間よりも長い時間期間に調整してもよい。たとえば、処理回路1205は、データ信号1201内の第二の時間期間を、最小時間期間（図12bの位置0によって示される）にシンボル分離時間ΔTの20倍、50倍、100倍、またはそれ以上を加えた合計である時間期間に調整してもよい。すなわち、処理回路1205は、通信プロトコルのペイロード・データ・シンボルに対応する（を示す）最長の可能な時間期間の倍数であるように、データ信号1201における第二の時間期間を調整してもよい。よって、データ信号1201は、処理回路1205によって低レートで生成されてもよい。長いアイドル・デリミタを使用するバースト・モードは、トグルすることなくラインをホットに（実質的に）保つことがあり、よって、送信されるビット当たりのエネルギー量を低く保つことができる（たとえば、ビット当たり約1ピコジュール）。

代替として、二つの連続する長いパルス（帯域外パルス）が、データ信号1201に制御シンボルをエンコードするために使用されてもよい。すなわち、処理回路1205は、第二の信号エッジと第三の信号エッジとの間の第二の時間期間、および第三の信号エッジと第四の信号エッジとの間の第三の時間期間が、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長くなるように、データ信号1201を生成するよう構成されてもよい。換言すれば、処理回路1205は、特定の制御シンボルをデータ信号1201に効果的にエンコードするために、二つの連続した制御シンボル指示子（デリミタ）をデータ信号1201にエンコードすることができる。装置1200の処理回路1205は、たとえば、データ信号1201内の第二の時間期間および第三の時間期間を、図12b内の位置9によって示される時間期間に調整してもよい。

たとえば、電力管理デリミタについて、データ信号についてバランスのとれたデューティーサイクルを作成するために、高パルスと低パルスの両方が帯域外であってもよい。データ信号1201内の二つの連続する帯域外パルスは、たとえば、異なる電力モード（電力状態、動作モード）を示すために使用されてもよい。

ペイロード・データは、データ信号1201内の連続する信号エッジ間の時間期間を調整することによって、データ信号1201にエンコードされる。よって、処理回路1205は、第一の信号エッジに（直接）先行する第二のタイプの少なくとも第五の信号エッジをさらに含むように、データ信号1201を生成するように構成されてもよい。第五の信号エッジと第一の信号エッジは、別のペイロード・データ・シンボルに対応する第四の時間期間によって分離される。上述のように、他の時間エンコードされる通信プロトコルとは別に、装置1200は、STEPプロトコルに従って通信のために使用されてもよい。第一の時間期間と第四の時間期間の合計は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒よりも低くてもよい。

上記ではデータ信号1201内のペイロード・データ・シンボルを表わす信号エッジのシーケンスが、制御シンボル指示子および制御シンボルを表わす信号エッジの前にあることが記述されているが、ペイロード・データ・シンボルをデータ信号1201にエンコードするための上記の例は、単に教育目的のためのものであることを注意しておく。データ信号にエンコードされるデリミタの前後には、任意の種類のデータ（たとえば、別のデリミタ、トレーニング・データ・シンボルなど）がありうる。よって、制御シンボルと一緒に制御シンボル指示子を表わすデータ信号1201内の信号エッジのシーケンスの直前または直後に必ずしもペイロード・データ・シンボルがなくてもよいことを注意しておく。換言すれば、1つ、2つまたはそれ以上のペイロード・データ・シンボルを表わす信号エッジのシーケンスは、制御シンボルと一緒に制御シンボル指示子を表わすデータ信号1201における信号エッジのシーケンスより前または後の、データ信号1201内の任意の位置にエンコードされうる。

装置1200の処理回路1205は、さらに、周波数およびDCレベル（共通モード電圧）に関して自己バランスされた（self-balanced）諸デリミタを生成することを可能にしてもよい。よって、処理回路1205は、デリミタの長いパルスの前または後にくる一つまたは複数のパルスを、短い（たとえば、データ信号1201内の連続する信号エッジ間の平均時間期間より短い）ように生成するよう構成されてもよい。たとえば、処理回路1205は、第一の時間期間と第四の時間期間の和が、データ信号1201内の同じタイプの連続する信号エッジの間の平均時間期間よりも低いように、データ信号1201を生成するように構成されてもよい。よって、デリミタの長いパルスは、周波数およびDCレベルの点でデータ信号1201をバランスさせるために、より短い先行パルス（単数または複数）によって補償されてもよい。

諸デリミタのための信号バランスは、たとえば、MAC層から物理層へ進むときに、データ再配置を介して行なわれてもよい。いくつかの例示的なデータ再配置が、図12c〜12iを参照して、以下に記載される。たとえば、データ・パケットの開始またはデータ・パケットの終了を示すデリミタについて、MAC層によって与えられるデリミタ・データのいくつかのビットは、物理層において冗長であってもよい。これらのビットは、ライン周波数とデューティーサイクルのバランスを取るために使用されてもよい。

MAC層が8ビットの分解能で動作し、物理層が6ビットの分解能（たとえば、二つの3ビット・シンボル）で動作すると想定すると、デリミタはバイト上で送信されてもよく、ここで、該デリミタを表わすために要求されるのは6ビットのみである。したがって、デリミタを表わす8ビットのうち2ビットは冗長である。これは、図12cに例示的に示される。

図12cの上部では、MAC層におけるビットb0〜b23のシーケンスの配列が示されている。ビットb0〜b7はデリミタをを表わし、一方、ビットb8〜b15、ビットb16〜b23はペイロード・データを表わす。つまり、デリミタは3バイト・セットの末尾に位置する。デリミタを表わすために必要なのは、ビットb0〜b5のみである。よって、ビットb6およびb7は0である。

図12cの下部に示されるように、それらのビットは物理層において4つのクロック周期に再配置される。冗長なビットb6、b7は、次の低パルス・シンボルの最上位ビット（MSB）として位置される（0のビットb6、b7はビットb8とb9の間に配置される）。よって、b6、b7、b8の3ビットで定義されるペイロード・データ・シンボルは、短い継続時間をもつ。たとえば、図12bに示されるパルス長を参照すると、三つのビットb6、b7およびb8によって定義されるシンボルペイロード・データ・シンボルを表わすパルスは、ビットb8の値に依存して、位置0または位置1のいずれかで終わりうる。データ信号がバランスしていると仮定すると、平均パルス長（連続した信号エッジ間の時間期間）は、位置3と位置4との間である。（ビットb0〜b5によって定義される）デリミタのパルスの前の低パルスは平均パルス長より短いので、データ信号が均衡したままであるようにデリミタの長い高パルスが補償される。言い換えれば、平均シンボルは、MAC層と物理層との間でのデータ再配置によってバランスされる。

図12dは、デリミタを表わす諸ビットがペイロード・データを表わす諸ビットの間に配置される同様の状況を示す。ビットb8〜b15はデリミタを表わし、ビットb0〜b7、ビットb16〜b23はペイロード・データを表わす。デリミタを表わすために必要なのはビットb8〜b13のみである。よって、ビットb14、b15は0である。

それらのビットは、やはり物理層で4クロック周期に再配置される。ビットb6、b7は、それぞれ、次の高パルス・シンボル、次の低パルス・シンボルに移される。冗長ビットb14およびb15はやはり、次の低パルス・シンボルのMSBとして配置される。ここでもまた、デリミタのパルス（ビットb8〜b13によって定義される）の前の低パルスは、平均パルス長よりも短く、デリミタの長いパルスが補償され、データ信号は均衡したままである。

図12eは、デリミタを表わす諸ビットがペイロード・データを表わす諸ビットの前に配置される同様の状況を示す。ビットb16〜b23はデリミタを表わし、ビットb8〜b15、ビットb0〜b7はペイロード・データを表わす。デリミタを表わすために必要なのは、ビットb16〜b21のみである。よって、ビットb22、b23は0である。

それらのビットは、やはり、物理層において4クロック周期に再配置される。冗長ビットb22およびb23は、次の低パルス・シンボルのMSBとして配置される。（ビットb16〜b21によって定義される）デリミタのパルスに続く低パルスは、平均パルス長よりも短く、デリミタの長いパルスが補償され、データ信号はバランスされたままである。

図12fは、二つの連続したアイドル・デリミタを表わす諸ビットが3バイト・セットの末尾に位置する状況を示す。ビットb0〜b7は第一のアイドル・デリミタを表わし、ビットb8〜b15は第二のアイドル・デリミタを表わし、一方、ビットb16〜b23はペイロード・データを表わす。第二のアイドル・デリミタを表わすために必要とされるのは、ビットb8〜b13のみである。よって、ビットb14、b15は0である。

ビットはやはり物理層で4クロック周期に再配置される。第一のアイドル・デリミタのビットb6とb7は、それぞれペイロード・データを表わす次の高パルス・シンボルと次の低パルス・シンボルに移される。冗長なビットb14およびb15は、やはりペイロード・データを表わす次の低パルス・シンボルのMSBとして配置される。ここでもまた、（ビットb8〜b13によって定義される）第二のアイドル状態のデリミタの諸パルスの前の低パルスは、平均パルス長よりも短く、よって、デリミタの長いパルスが補償され、データ信号は均衡したままである。

図12gは、3バイト・セットが三つの連続したアイドル・デリミタを表わす状況を示す。ビットb0〜b7は第一のアイドル・デリミタを表わし、ビットb8〜15は第二のアイドル・デリミタを表わし、ビットb16〜b23は第三のアイドル・デリミタを表わす。第二のアイドル・デリミタを表わすために必要とされるのはビットb8〜b13のみであり、第三のアイドル・デリミタを表わすために必要とされるのはビットb16〜b21のみである。よって、ビットb14、b15およびビットb22、b23は0である。

それらのビットは、やはり物理層で4クロック周期に再配置される。ビットb1〜b5、ビットb8〜b13、ビットb16〜b21は、物理層において第一、第二、第三のアイドル・デリミタを表わすために使用される。第一のアイドル・デリミタのビットb6とb7は、ペイロード・データを表わすために、それぞれ、次の高パルス・シンボルと次の低パルス・シンボルに移される。冗長なビットb14およびb15、ならびに冗長なビットb22およびb23は、それぞれペイロード・データを表わす次の低パルス・シンボルおよび次の高パルス・シンボルのMSBとして配置される。ペイロード・データを表わす低パルスと高パルスの両方は、平均パルス長よりも短いので、デリミタの長いパルスが補償され、データ信号はバランスされたままとなる。

図12hは、ペイロード・データを表わすバイト・セットがデリミタを表わす2つのバイト・セットの間に配置される別の状況を示す。ビットb0〜b7は第一のデリミタを表わし、ビットb16〜b23は第二のデリミタを表わすが、一方、ビットb8〜b15はペイロード・データを表わす。第一および第二のデリミタを表わすために必要とされるのはビットb1〜b5とビットb16〜b21のみである。よって、ビットb6、b7およびビットb22、b23に0である。

それらのビットはやはり、物理層で4クロック周期に再配置される。ビットb1〜b5、ビットb16〜b21は、第一および第二のデリミタを表わすために使用される。第一のデリミタの冗長なビットb6およびb7は、ペイロード・データを表わす次の低パルス・シンボルのMSBとして配置される。さらに、第二のデリミタの冗長なビットb22およびb23は、ペイロード・データを表わす先行する低パルス・シンボルのMSBとして配置される。ペイロード・データを表わす両方の低パルスは、平均パルス長よりも短く、その結果、デリミタの長いパルスが補償され、データ信号はバランスされたままである。

装置1200は、上述のように、シングルエンド・データ信号を生成すること、または差動信号対を生成することを可能にしてもよい。すなわち、いくつかの例では、処理回路1205はさらに、第二のデータ信号を生成するよう構成されてもよく、第二のデータ信号は、データ信号1201に対して反転される。よって、出力インターフェース回路1210は、第二のデータ信号を伝送リンクにさらに出力するよう構成されてもよい。

上述の側面による別の例示的なデータ信号1215が図12iに示されている。データ信号1215は、異なるペイロード・データ・シンボルをデータ信号1215にエンコードするために、異なるパルス長を示す複数のパルス1215-n−(m＋3)、…、1215-n−2を含む。さらに、パルス1215-n−1および1215-nは、アイドル・デリミタをデータ信号1215にエンコードする。制御シンボル指示子を表わすパルス1215-n−1は、上述のように拡張される。たとえば、装置1200がデータ信号1215を生成してもよい。

上述の例では、制御シンボル指示子は、時間的に制御シンボルの前に置かれる。しかしながら、いくつかの例においては、代替的に、制御シンボルのほうが制御シンボル指示子の前に置かれてもよい。それに応じたデータ信号1221を生成するための装置1220が、図12jに示されている。

装置1200は、データ信号1221を生成するように構成された処理回路1225（たとえば、DTC）を含む。処理回路1225は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように、データ信号1221を生成するように構成される。第一の信号エッジと第二の信号エッジは、通信プロトコル（たとえば、STEPプロトコル）の制御シンボルに対応する第一の時間期間によって分離される。第二の信号エッジと第三の信号エッジとは、データ信号1221に制御シンボル指示子をエンコードするために、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間によって分離される。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

装置1200は、伝送リンク（図示せず）にデータ信号1221を出力するように構成された出力インターフェース回路1230を含む。

図12aおよび図12bに関連して上述したものと同様に、通信プロトコルの異なるペイロード・データ・シンボルに対応するデータ信号1221内の時間期間は、少なくともシンボル分離時間ΔTだけ異なってもよく、通信プロトコルの異なる制御シンボルに対応する時間期間は、シンボル分離時間ΔTよりも大きく異なってもよい。たとえば、異なる制御シンボルに対応する時間期間は、シンボル分離時間ΔTの整数倍だけ異なってもよい。さらに、制御シンボル指示子に対応する（を示す）時間期間は、通信プロトコルのペイロード・データ・シンボルに対応する（を示す）最も長い可能な時間期間から、一つのシンボル分離時間ΔTより多く異なってもよい。

制御シンボルは、やはり、通信インターフェースのデータ伝送および／または動作を制御するための多様な異なるコマンド、状態などを示すことができる。たとえば、制御シンボルは、データ・パケットの開始、データ・パケットの終了、アイドル・モード、較正データのその後の送信、より堅牢なデータ・パケット・フォーマットによるその後の送信、およびデータ信号を運ぶ伝送リンク上のデータ・フローの方向の反転のうちの一つを示すことができる。

さらに、ペイロード・データは、データ信号1221内の連続する信号エッジ間の時間期間を調整することによって、データ信号1221にエンコードされてもよい。よって、処理回路1225は、第二のタイプの第四の信号エッジをさらに含むようにデータ信号1221を生成するように構成されてもよく、第三の信号エッジと第四の信号エッジは、通信プロトコルのペイロード・データ・シンボルに対応する第三の時間期間だけ分離される。さらに、処理回路1225は、第一のタイプの第五の信号エッジをさらに含むようにデータ信号1221を生成するように構成されてもよく、第四の信号エッジと第五の信号エッジは、通信プロトコルの別のペイロード・データ・シンボルに対応する第四の時間期間だけ分離される。上述のように、他の時間エンコードされる通信プロトコルとは別に、装置1200は、STEPプロトコルに従って通信に使用されてもよい。第三の時間期間と第四の時間期間の和は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒よりも低くてもよい。

上記では、データ信号1211内のペイロード・データ・シンボルを表わす信号エッジのシーケンスが、制御シンボルおよび制御シンボル指示子を表わす信号エッジの後にくることが記述されているが、ここでもまた、ペイロード・データ・シンボルをデータ信号1221にエンコードする上記の例は、単に教育目的のためのものであることを注意しておく。前記データ信号にエンコードされたデリミタの前後には任意の種類のデータがくることができる（たとえば、別のデリミタ、トレーニング・データ・シンボルなど）。よって、ペイロード・データ・シンボルが、必ずしも、制御シンボル指示子と一緒に制御シンボルを表わすデータ信号1221内の信号エッジのシーケンスの直前または直後にあるとは限らないことを注意しておく。換言すれば、一つ、二つ、またはそれ以上のペイロード・データ・シンボルを表わす信号エッジのシーケンスは、制御シンボル指示子と一緒に制御シンボルを表わすデータ信号1221内の信号エッジのシーケンスの前または後の、データ信号1221内の任意の位置にエンコードされうる。

装置1220の処理回路1225はさらに、周波数およびDCレベル（共通モード電圧）に関して自己バランスされた（self-balanced）諸デリミタを生成することを可能にしてもよい。したがって、処理回路1225は、デリミタの長いパルスの前または後にくる一つまたは複数のパルスを、短い（たとえば、データ信号1221内の連続する信号エッジ間の平均時間期間より短い）ように生成するよう構成されてもよい。たとえば、処理回路1205は、第三の時間期間と第四の時間期間の和が、データ信号1221内の同じタイプの連続する信号エッジの間の平均時間期間よりも低いように、データ信号1201を生成するように構成されてもよい。

装置1200と同様に、装置1220は、上述のようにシングルエンドのデータ信号を生成すること、または差動信号対を生成することを許容しうる。すなわち、いくつかの例において、処理回路1225は、第二のデータ信号を生成するようにさらに構成されてもよく、第二のデータ信号は、データ信号1221に対して反転される。よって、出力インターフェース回路1230は、第二のデータ信号を伝送リンクにさらに出力するように構成されてもよい。

装置1220または装置1220の少なくとも回路部分は、いくつかの例において、装置1200に関連して上述した、さらに適応された機能（たとえば、データ信号における制御シンボル指示子位置と制御シンボル位置の相互交換に適合した）を実行するように構成されてもよい。

上述のように、STEPプロトコルは、送信されるデータに基づくパルス幅変調に基づく。デリミタのために一つまたは複数のペイロード・データ・シンボルを無駄にしないために、提案される技法は、デリミタのための帯域外の独特な制御シンボルを使用し、それが、受信機がオーバーヘッド・ペナルティなしでデリミタを（簡単に）検出することを許容しうる。

さらに、デリミタは、ラインの動的パラメータをバランスさせるために、自己をバランスさせる、物理層の特別な諸クロック周期にマッピングされてもよい。MAC層または物理層からの専用の処理は必要とされなくてもよい。また、デリミタは、誤りが誤検出を生じないように、前記マッピングによって保護されてもよい。

たとえば、図12bに関連して上述したように、STEPプロトコルは、データ信号の各パルスをいくつかのオプションの一つとして変調する（たとえば、nビットのシンボルを生成する）。図12bの例を参照すると、シンボル当たり三つのビットが使用されてもよく、よってパルスのために8つの異なる位相が使用される。換言すれば、パルスの8つの異なる可能な位相が、データをエンコードするために使用されうる。

デリミタの簡単で、かつ保護された／信頼できる受信を可能にするために、帯域外の高パルスおよび低パルスが使用されてもよい。各デリミタは二つのパルスによって表わされる。たとえば、7つのデリミタが使用されてもよく、各デリミタが、長い高パルスと短い低パルス、長い低パルスと短い高パルスをもち、または前記高パルスと短パルスが両方とも長い。二つのパルスのうち一つだけが長い場合、次のパルスはデリミタ・タイプ（制御シンボル）を保持する。上述のように、デリミタ・タイプの短いパルスへのマッピングは、受信誤りを回避するために、たとえば三つ以上の位相によって分離されてもよい。

図12a〜12jの前述の説明は、デリミタを含むデータ（送信）信号の生成に焦点を当てている。データ（受信）信号におけるデリミタの検出に関する以下の対応する諸側面は、図12kおよび12lに関連して記述される。

図12kは、データ信号1241をデコードするための装置1240の例を示す。装置1240は、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路1245（たとえば、TDC）を含む。ここでも、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。たとえば、データ信号1241は、装置1240のインターフェース回路（図示せず）によって伝送リンクから受信されてもよい。

さらに、データ信号1241をデコードするための装置1240は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間がペイロード・データ閾値より短い場合に、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいてペイロード・データ・シンボルを決定するように構成された復調回路1250を含む。復調回路1250は、第二の信号エッジと第三の信号エッジとの間の第二の時間期間がペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定するように構成される。

上述のように、通信プロトコル（たとえば、STEPプロトコル）のペイロード・データ・シンボルに対応する、データ信号内の直接相続く信号エッジの間には、可能な最長の時間期間がある。よって、ペイロード・データ閾値は、パルスにエンコードされたデータがペイロード・データであるか、またはデリミタの制御シンボル指示子であるかを判断するための判断基準として使用される参照時間期間である。図12bの例を参照すると、ペイロード・データ閾値は、たとえば、下降信号エッジ1204についての位置7と9との間の任意のパルス幅でありうる。換言すれば、ペイロード・データ閾値は、通信プロトコルのペイロード・データ・シンボルに対応する、データ信号内の直接相続く信号エッジの間の可能な最長の時間期間より長く、ペイロード・データ閾値は、制御シンボル指示子のために通信プロトコルで定義されている時間期間よりも短い。たとえば、ペイロード・データ閾値は、図12bの例における下降信号エッジ1204についての位置8によって示されるパルス幅であってもよい。

データ信号1241内の連続する信号エッジ間の時間期間をペイロード・データ閾値と比較することによって、デリミタの開始を比較的簡単に検出することができる。よって、処理回路1245は、第三の信号エッジに直接続くデータ信号1241内の第二のタイプの第四の信号エッジを決定するようにさらに構成されてもよく、復調回路1250は、第三の信号エッジと第四の信号エッジとの間の第三の時間期間に基づいて、通信プロトコルのそれぞれの制御シンボルを決定するように構成されてもよい。

上述したように、制御シンボルは、ここでも、通信インターフェースのデータ送信および／または動作を制御するための多様な異なるコマンド、状態などを示してもよい。たとえば、制御シンボルは、データ・パケットの開始、データ・パケットの終了、アイドル・モード、較正データのその後の送信、より堅牢なデータ・パケット・フォーマットによるその後の送信、およびデータ信号を運ぶ伝送リンク上のデータ・フローの方向の反転のうちの一つを示してもよい。

信号生成について図12aおよび図12bに関連して上述したように、通信プロトコルの異なるペイロード・データ・シンボルに対応する時間期間は、少なくともシンボル分離時間ΔTだけ異なってもよく、通信プロトコルの異なる制御シンボルに対応する時間期間は、シンボル分離時間ΔTよりも大きく異なってもよい。たとえば、異なる制御シンボルに対応する時間期間は、シンボル分離時間ΔTの整数倍だけ異なってもよい。よって、復調回路1250は、通信プロトコルの異なるペイロード・データ・シンボルに対応する時間期間に関する情報および通信プロトコルの異なる制御シンボルに対応する時間期間に関する情報に基づいて、ペイロード・データ・シンボルおよび制御シンボルを決定するように構成されてもよい。

ペイロード・データは、連続する信号エッジ間の時間期間によりデータ信号1241にエンコードされる。よって、処理回路1245は、時間的に第一の信号エッジに直接先行するデータ信号1241内の第二のタイプの第五の信号エッジを決定するようにさらに構成されてもよい。よって、復調回路1250は、第五の信号エッジと第一の信号エッジとの間の第四の時間期間がペイロード・データ閾値より短い場合、第五の信号エッジと第一の信号エッジとの間の第四の時間期間に基づいて、別のペイロード・データ・シンボルを決定するように構成されてもよい。上述のように、第一の時間期間と第四の時間期間の和は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

データ信号1241内のペイロード・データ・シンボルをデコードするための上記の例は、単に教育目的のためである。データ信号にエンコードされたデリミタの前後には、任意の種類のデータ（たとえば、別のデリミタ、トレーニング・データ・シンボルなど）がくることができる。よって、ペイロード・データ・シンボルは、必ずしも、制御シンボル指示子および制御シンボルを表わすデータ信号1241内の信号エッジのシーケンスの直前または直後ではないことを注意しておく。換言すれば、一つ、二つ、またはそれ以上のペイロード・データ・シンボルを表わす信号エッジのシーケンスは、制御シンボル指示子とともに制御シンボルを表わすデータ信号1241内の信号エッジのシーケンスの前または後の、データ信号1241内の任意の位置にエンコードされうる。

いくつかの例において、差動信号対が装置1240によって受信されてもよい。すなわち、処理回路1245は、データ信号1241に対して反転された第二のデータ信号を受信するようにさらに構成されてもよい。よって、処理回路1245は、前記第二のデータ信号に基づいて、前記第一の信号エッジ、前記第二の信号エッジ、および前記第三の信号エッジを決定するように構成されてもよい。換言すれば、処理回路1245は、差動対のデータ信号に基づいて信号エッジを決定することができる。

信号生成について上述したように、制御シンボルは、代替的に、データ信号における制御シンボル指示子の前に置いてもよい。それに応じたデータ信号1261をデコードするための装置1260が、図12lに示されている。

装置1260は、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路1265（たとえば、TDC）を含む。ここでも、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。たとえば、データ信号1261は、装置1260のインターフェース回路（図示せず）によって伝送リンクから受信されてもよい。

さらに、データ信号1261をデコードする装置1260は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて、通信プロトコル（たとえば、STEPプロトコル）の制御シンボルを決定するように構成された復調回路1270を備える。さらに、復調回路1270は、第二の信号エッジと第三の信号エッジとの間の第二の時間期間がペイロード・データ閾値よりも長い場合に、通信プロトコルの制御シンボル指示子を決定するように構成される。

装置1240とは対照的に、装置1260は、デリミタの終端を検出するために、データ信号1261内の連続する信号エッジの時間期間をペイロード・データ閾値と比較する。しかしながら、デリミタは、ここでも、比較的簡単に検出できる。

また、データ信号1261では、ペイロード・データは、連続する信号エッジ間の時間期間により信号にエンコードされる。したがって、処理回路1265はさらに、第三の信号エッジに直接続くデータ信号内の第二のタイプの第四の信号エッジを決定し、第四の信号エッジに直接続くデータ信号内の第一のタイプの第五の信号エッジを決定するように構成されてもよい。よって、復調回路1270は、第三の信号エッジと第四の信号エッジとの間の第三の時間期間がペイロード・データ閾値より短い場合、第三の信号エッジと第四の信号エッジとの間の第三の時間期間に基づいて、通信プロトコル（たとえば、STEPプロトコル）のペイロード・データ・シンボルを決定するように構成されてもよい。同様に、復調回路1270は、前記第三の時間期間がペイロード・データ閾値より短い場合、第四の信号エッジと第五の信号エッジとの間の第四の時間期間に基づいて、通信プロトコルの別のペイロード・データ・シンボルを決定するように構成されてもよい。上述のように、第一の時間期間と第二の時間期間の和は、STEPプロトコルに従って、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

ここでもまた、データ信号1261内のペイロード・データ・シンボルをデコードするための上記の例は、単に教育目的のためのものである。データ信号にエンコードされたデリミタの前後には、任意の種類のデータ（たとえば、別のデリミタ、トレーニング・データ・シンボルなど）がくることができる。よって、ペイロード・データ・シンボルは、必ずしも、制御シンボルおよび制御シンボル指示子を表わすデータ信号1261内の信号エッジのシーケンスの直前または直後ではないことを注意しておく。換言すれば、一つ、二つ、またはそれ以上のペイロード・データ・シンボルを表わす信号エッジのシーケンスは、制御シンボル指示子とともに制御シンボルを表わすデータ信号1241内の信号エッジのシーケンスの前または後の、データ信号1241内の任意の位置にエンコードされうる。

また、復調回路1270は、通信プロトコルの異なるペイロード・データ・シンボルに対応する時間期間に関する情報、および通信プロトコルの異なる制御シンボルに対応する時間期間に関する情報に基づいて、ペイロード・データ・シンボルおよび制御シンボルを決定するように構成されてもよい。異なる時間期間に関する情報は、装置1240について上述したようにしてもよい。

いくつかの例では、処理回路1265はさらに、データ信号1261に対して反転された第二のデータ信号を受信するように構成されてもよい。よって、処理回路1265は、第二のデータ信号に基づいて、第一の信号エッジ、第二の信号エッジ、および第三の信号エッジを決定するように構成されてもよい。すなわち、処理回路1265は、差動対のデータ信号に基づいて信号エッジを決定してもよい。

装置1260または装置1260の少なくとも回路部分は、装置1240に関連して上述した、さらにしかるべく適応された機能（たとえば、データ信号における制御シンボル指示子位置と制御シンボル位置の相互交換に適応した機能）を実行するように構成されてもよい。

デリミタに関する上記の諸側面のいくつかを要約すると、データ信号を生成するための方法1200mの例が、図12mのフローチャートによって示される。方法1200mは、データ信号を生成すること1202mを含む。データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。第一の信号エッジおよび第二の信号エッジは、通信プロトコルに従って送信されるペイロード・データ・シンボルに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間によって分離される。さらに、方法1200mは、データ信号を出力すること1204mを含む。

任意的に、データ信号はさらに、第二のタイプの第四の信号エッジを含んでいてもよく、第三の信号エッジと第四の信号エッジは、通信プロトコルの制御シンボルに対応する第三の時間期間によって分離される。

方法1200mのさらなる詳細および側面は、提案される技術または上記の一つまたは複数の例（たとえば、図12a〜12i）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する、一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

データ信号を生成するための方法1200nの別の例が、図12nのフローチャートによって示される。方法1200nは、データ信号を生成すること1202nを含む。データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。第一の信号エッジと第二の信号エッジとは、通信プロトコルの制御シンボルに対応する第一の時間期間によって分離され、第二の信号エッジと第三の信号エッジとは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間によって分離される。さらに、方法1200nは、データ信号を出力すること1204nを含む。

任意的に、データ信号はさらに、第二のタイプの第四の信号エッジをさらに含んでいてもよく、第三の信号エッジと第四の信号エッジは、通信プロトコルのペイロード・データ・シンボルに対応する第三の時間期間だけ分離されている。

方法1200nのさらなる詳細および側面は、提案される技術または上記の一つまたは複数の例（たとえば、図12j）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

データ信号をデコードするための方法1200oの一例が、図12oのフローチャートによって例示される。方法1200oは、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンス1202oを決定することを含む。さらに、方法1200oは、第一の信号エッジと第二の信号エッジとの間の第一の時間期間がペイロード・データ閾値より短い場合、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて、通信プロトコルのペイロード・データ・シンボルを決定すること1204oを含む。さらに、方法1200oは、第二の信号エッジと第三の信号エッジとの間の第二の時間期間がペイロード・データ閾値よりも長い場合に、通信プロトコルの制御シンボル指示子を決定すること1206oを含む。

任意的に、方法1200oはさらに、データ信号における第二のタイプの第四の信号エッジを決定1208oし、第三の信号エッジと第四の信号エッジとの間の第三の時間期間に基づいて通信プロトコルの制御シンボルをに決定1210oすることを含んでいてもよい。

方法1200oのさらなる詳細および側面は、提案される技術または上述の一つまたは複数の例（たとえば、図12k）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

データ信号をデコードするための方法1200pの別の例は、図12pのフローチャートによって示される。方法1200pは、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定すること1202pを含む。さらに、方法1200pは、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて、通信プロトコルの制御シンボルを決定すること1204pを含む。さらに、方法1200pは、第二の信号エッジと第三の信号エッジとの間の第二の時間期間がペイロード・データ閾値よりも長い場合、通信プロトコルの制御シンボル指示子を決定すること1206pを含む。

任意的に、方法1200pはさらに、データ信号内の第二のタイプの第四の信号エッジを決定1208pし、第三の信号エッジと第四の信号エッジとの間の第三の時間期間がペイロード・データ閾値より短い場合に、第三の信号エッジと第四の信号エッジとの間の第三の時間期間に基づいて、通信プロトコルのペイロード・データ・シンボルを決定1210pすることを含んでいてもよい。

方法1200pのさらなる詳細および側面は、提案される技術または上記の一つまたは複数の例（たとえば、図121）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

デリミタについての上記の例では、通信プロトコルの一つの制御シンボル指示子と一つの制御シンボルの組み合わせを使用した。デリミタの数を増やすために、二つ以上の制御シンボルが制御シンボル指示子の後に続いてもよい。換言すれば、デリミタはカスケードされてもよい。それに応じたデータ信号を生成またはデコードするためのいくつかの例示的な回路が、図12q〜12sに関して以下に記述される。

図12qは、データ信号1276を生成するための装置1275の別の例を示す。装置1275は、データ信号1276を生成するように構成された処理回路1277（たとえば、DTC）を含む。処理回路1277は、少なくとも第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを含むように、データ信号1276を生成するように構成される。

処理回路1277は、第一の信号エッジと第二の信号エッジが、通信プロトコル（たとえば、STEPプロトコル）のどのペイロード・データ・シンボルの時間期間よりも長い第一の時間期間だけ分離されるように、データ信号1276を生成する。さらに、第二の信号エッジと第三の信号エッジは、通信プロトコルの少なくとも一つのさらなる制御シンボルの後続（succession）を示す、通信プロトコルの第一の制御シンボルに対応する第二の時間期間だけ分離される。第三の信号エッジと第四の信号エッジは、通信プロトコルの第二の制御シンボルに対応する第三の時間期間によって分離される。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

さらに、データ信号1276は、第四の信号エッジに直接続く第一のタイプの第五の信号エッジを含んでいてもよい。第四の信号エッジと第五の信号エッジは、通信プロトコルの第三の制御シンボルに対応する第四の時間期間だけ分離される。

装置1275はさらに、伝送リンク（図示せず）にデータ信号1276を出力するように構成された出力インターフェース回路1278を含む。

複数の連続した制御シンボルを使用することによって、可能なコントロールの数が拡張されてもよい。各制御シンボルは、制御シンボル指示子とともにそれが単独でデータ信号にエンコードされる場合、特定の特性／特徴を制御または指示しうる。さらに、データ信号内の制御シンボル指示子に続く連続した制御シンボルの組み合わせは、特定の特性／特徴の追加的なコントロールまたは指示をデータ信号にエンコードすることを許容しうる。たとえば、制御シンボルのあるシーケンスが、特定のコマンドに割り当てられてもよい。

換言すれば、エスケープ（ESC）デリミタ（これは任意の選択されたデリミタでありうる）に続いて、一つまたは複数のセミレガシー・デリミタがあってもよい。セミレガシー・デリミタは、依然として非常にコンパクトで信頼性が高いことがありうる。たとえば、上述のように、ESCデリミタの後には、二つの制御シンボルが続いてもよい。図12bに関連して上述されたものと同様に、異なる制御シンボルのための時間期間は、二つ以上のシンボル分離時間ΔTによって分離されてもよい。たとえば、両方の制御シンボルが三つの異なる時間期間（たとえば、任意の長さ0、3、および6）を示すことができる場合、二つの制御シンボルを組み合わせることにより、3²＝9通りの追加的なコントロールを可能にしうる。

いくつかの例では、第一の制御シンボルは、後続の制御シンボル（the succeeding control symbols）の正確な数を示してもよい。他の例では、後続の制御シンボルの数は、通信プロトコルによって定義されてもよい（たとえば、通信プロトコルは、第一の制御シンボルの後に常に二つ、三つ、四つ、またはそれ以上のさらなる制御シンボルが続くことを定義してもよい）。

あるいはまた、第一の制御シンボルは、後続の制御シンボルの数が通信プロトコルによって定義される場合には、省略されてもよい。たとえば、通信プロトコルは、制御シンボル指示子の後に常に二つ、三つ、四つ、またはそれ以上の制御シンボルが続く（後続する）ことを定義してもよい。よって、データ信号1276内の第二の信号エッジおよび第三の信号エッジは、通信プロトコルの第二の制御シンボルに対応する第二の時間期間だけ分離されてもよく、データ信号1276内の第三の信号エッジおよび第四の信号エッジは、通信プロトコルの第三の制御シンボルに対応する第三の時間期間だけ分離されてもよい。

さらに、ペイロード・データは、データ信号1276内の連続する信号エッジ間の時間期間を調整することによって、データ信号1276にエンコードされてもよい。よって、処理回路1277は、第一のタイプの第六の信号エッジ、第二のタイプの第七の信号エッジ、および第一のタイプの第八の信号エッジのシーケンスをさらに含むように、データ信号1276を生成するように構成されてもよい。処理回路1277は、第六の信号エッジと第七の信号エッジとが、通信プロトコルの第一のペイロード・データ・シンボルに対応する第五の時間期間だけ分離され、第七の信号エッジと第八の信号エッジとが、通信プロトコルの第二のペイロード・データ・シンボルに対応する第六の時間期間だけ分離されるように、データ信号1276を生成する。上述のように、他の時間エンコードされる通信プロトコルとは別に、装置1275は、STEPプロトコルに従って通信に使用されてもよい。第五の時間期間と第六の時間期間の和は、STEPプロトコルに従い、10^-7s、10^-8s、10^-9s、10^-10s、10^-11s、または10^-12s未満であってもよい。

装置1200と同様に、装置1275は、上述のようにシングルエンドのデータ信号を生成すること、または差動信号対を生成することを許容しうる。すなわち、いくつかの例において、処理回路1277はさらに、第二のデータ信号を生成するように構成されてもよく、第二のデータ信号は、データ信号1276に対して反転される。よって、出力インターフェース回路1278は、第二のデータ信号を伝送リンクにさらに出力するように構成されてもよい。

装置1275または装置1275の少なくとも回路部分はさらに、装置1200に関連して上述した、他のしかるべく適応された機能を実行するように構成されてもよい。

いくつかの例において、制御シンボルは、代替的に、制御シンボル指示子の前に置かれてもよい。それに応じたデータ信号1281を生成するための装置1280が、図12rに示されている。装置1280は、データ信号1281を生成するように構成された処理回路1282（たとえば、DTC）を含む。処理回路1282は、少なくとも第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを含むように、データ信号1281を生成するように構成される。第一の信号エッジと第二の信号エッジは、通信プロトコル（たとえば、STEPプロトコル）の第一の制御シンボルに対応する第一の時間期間によって分離される。第二の信号エッジと第三の信号エッジは、通信プロトコルの少なくとも一つの先行する制御シンボルを示す、通信プロトコルの第二の制御シンボルに対応する第二の時間期間によって分離される。さらに、第三の信号エッジと第四の信号エッジとは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第三の時間期間だけ分離される。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

さらに、データ信号1281は、第一の信号エッジに直接先行する第二のタイプの第五の信号エッジを含んでいてもよい。第一の信号エッジと第五の信号エッジは、通信プロトコルの第三の制御シンボルに対応する第四の時間期間だけ分離される。

装置1280はさらに、伝送リンク（図示せず）にデータ信号1281を出力するように構成された出力インターフェース回路1283を含む。

複数の連続した制御シンボルを使用することによって、可能な制御の数は、ここでも、装置1275について上述したように、拡張されうる。装置1275とは対照的に、装置1280は、カスケードされたデリミタの終端を示すために前記制御シンボル指示子を使用する。

いくつかの例では、第二の制御シンボルは、先行する制御シンボル（preceding control symbols）の正確な数を示してもよい。他の例では、先行する制御シンボルの数は、通信プロトコルによって定義されてもよい（たとえば、通信プロトコルは、第二の制御シンボルの前に常に二つ、三つ、四つ、またはそれ以上のさらなる制御シンボルがあることを定義してもよい）。

あるいはまた、第二の制御シンボルは、ここでも、先行する制御シンボルの数が通信プロトコルによって定義されるならば、省略されてもよい。たとえば、通信プロトコルは、制御シンボル指示子の前に常に二つ、三つ、四つ、またはそれ以上の制御シンボルがあることを定義してもよい。よって、データ信号1281内の第一の信号エッジおよび第二の信号エッジは、通信プロトコルの第三の制御シンボルに対応する第一の時間期間によって分離されてもよく、データ信号1281内の第二の信号エッジおよび第三の信号エッジは、通信プロトコルの第一の制御シンボルに対応する第二の時間期間によって分離されてもよい。

さらに、ペイロード・データは、データ信号1281内の連続する信号エッジ間の時間期間を調整することによって、データ信号1281にエンコードされてもよい。よって、処理回路1282は、第一のタイプの第六の信号エッジ、第二のタイプの第七の信号エッジ、および第一のタイプの第八の信号エッジのシーケンスをさらに含むように、データ信号1281を生成するように構成されてもよい。第六の信号エッジと第七の信号エッジは、第一のペイロード・データ・シンボルに対応する第五の時間期間によって分離され、第七の信号エッジと第八の信号エッジは、第二のペイロード・データ・シンボルに対応する第六の時間期間によって分離される。上述のように、他の時間エンコード通信プロトコルとは別に、装置1280は、STEPプロトコルに従って通信に使用されてもよい。第五の時間期間と第六の時間期間の和は、STEPプロトコルに従い、10^-7s、10^-8s、10^-9s、10^-10s、10^-11s、または10^-12s未満であってもよい。

装置1275と同様に、装置1280は、上述のようにシングルエンドのデータ信号を生成すること、または差動信号対を生成することを許容しうる。すなわち、いくつかの例において、処理回路1282は、第二のデータ信号を生成するようにさらに構成されてもよく、第二のデータ信号は、データ信号1281に対して反転される。よって、出力インターフェース回路1283は、第二のデータ信号を伝送リンクにさらに出力するように構成されてもよい。

装置1280または装置1280の少なくとも回路部分はさらに、装置1200、1220、および1275に関連して上述した、他のしかるべく適応された機能を実行するように構成されてもよい。

図12q〜12rの前述の説明は、カスケードされたデリミタを含むデータ（送信）信号の生成に焦点を当てている。以下では、図12sおよび図12tに関連して、データ（受信）信号におけるカスケードされたデリミタの検出の対応する諸側面が記述される。

図12sは、データ信号1286をデコードするための装置1285の一例を示す。装置1285は、データ信号1286内の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを決定するように構成された処理回路1286（たとえば、TDC）を含む。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。たとえば、データ信号1286は、装置1285のインターフェース回路（図示せず）によって伝送リンクから受信されてもよい。

さらに、データ信号1286を復号するための装置1285は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が通信プロトコルで定義されるペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定するように構成された復調回路1287を含む。さらに、復調回路1287は、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が、通信プロトコルにおいて定義される所定の時間期間に対応する場合に、通信プロトコルの少なくとも一つのさらなる制御シンボルの後続を示す、通信プロトコルの第一の制御シンボルを決定するように構成される。復調回路1287はさらに、第三の信号エッジと第四の信号エッジとの間の第三の時間期間に基づいて、通信プロトコルの第二の制御シンボルを決定するように構成される。

処理回路1287はさらに、データ信号1286内の第四の信号エッジに直接続く第一のタイプの第五の信号エッジを決定するように構成されてもよい。よって、復調回路1288はさらに、第四の信号エッジと第五の信号エッジとの間の第四の時間期間に基づいて、通信プロトコルの第三の制御シンボルを決定するように構成されてもよい。

データ信号1286内の連続する信号エッジ間の時間期間をペイロード・データ閾値と比較することによって、カスケードされたデリミタの開始を比較的簡単に検出することができる。たとえば、データ信号1286を復号するための装置1285の復調回路1288またはさらなる回路は、データ信号1286にエンコードされている（制御）コマンドのタイプを決定するために、データ信号1286内の第二の制御シンボルおよび第三の制御シンボルのシーケンス／組み合わせを分析してもよい。

いくつかの例では、第一の制御シンボルは、後続の制御シンボルの正確な数を示してもよい。他の例では、後続の制御シンボルの数は、通信プロトコルによって定義されてもよい（たとえば、通信プロトコルは、第一の制御シンボルの後に常に二つ、三つ、四つ、またはそれ以上のさらなる制御シンボルが続くことを定義してもよい）。

あるいはまた、第一の制御シンボルは、後続の制御シンボルの数が通信プロトコルによって定義される場合には、省略されてもよい。たとえば、通信プロトコルは、制御シンボル指示子の後に常に二つ、三つ、四つ、またはそれ以上の制御シンボルが続く（後続する）ことを定義してもよい。よって、復調回路1288は、データ信号1286内の第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて、通信プロトコルの第二の制御シンボルを決定し、データ信号1286内の第三の信号エッジと第四の信号エッジとの間の第三の時間期間に基づいて、通信プロトコルの第三の制御シンボルを決定するように構成されてもよい。

ペイロード・データは、連続する信号エッジ間の時間期間を介してデータ信号1286にエンコードされる。よって、処理回路1287はさらに、データ信号1286内の第一のタイプの第六の信号エッジ、第二のタイプの第七の信号エッジ、および第一のタイプの第八の信号エッジのシーケンスを決定するように構成されてもよい。さらに、復調回路1288は、第六の信号エッジと第七の信号エッジとの間の第五の時間期間がペイロード・データ閾値より短い場合、第六の信号エッジと第七の信号エッジとの間の第五の時間期間に基づいて、通信プロトコルの第一のペイロード・データ・シンボルを決定するように構成されてもよい。よって、復調回路1288は、第六の時間期間がペイロード・データ閾値より短い場合、第七の信号エッジと第八の信号エッジとの間の第六の時間期間に基づいて、通信プロトコルの第二のペイロード・データ・シンボルを決定するように構成されてもよい。上述のように、第五の時間期間と第六の時間期間の和は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

また、復調回路1288は、通信プロトコルの異なるペイロード・データ・シンボルに対応する時間期間に関する情報、および通信プロトコルの異なる制御シンボルに対応する時間期間に関する情報に基づいて、ペイロード・データ・シンボルおよび制御シンボルを決定するように構成されてもよい。異なる時間期間に関する情報は、装置1240について上述したようにしてもよい。

いくつかの例では、処理回路1287は、データ信号1286に対して反転された第二のデータ信号を受信するようにさらに構成されてもよい。よって、処理回路1287は、さらに第二のデータ信号に基づいて、少なくとも第一の信号エッジ、第二の信号エッジ、第三の信号エッジ、および第四の信号を決定するように構成されてもよい。すなわち、処理回路1287は、差動対のデータ信号に基づいて信号エッジを決定してもよい。

装置1285または装置1285の少なくとも回路部分はさらに、装置1240および1260に関連して上述される、他のしかるべく適応された機能を実行するように構成されてもよい。

信号生成のために上述したように、制御シンボルは、代替的に、データ信号において制御シンボル指示子の前にきてもよい。それに応じたデータ信号1291を復号するための装置1290が、図12tに示されている。

装置1290は、データ信号1291内の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを決定するように構成された処理回路1292（たとえば、TDC）を含む。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。たとえば、データ信号1291は、装置1290のインターフェース回路（図示せず）によって伝送リンクから受信されてもよい。

さらに、データ信号1291をデコードする装置1290は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて、通信プロトコル（たとえば、STEPプロトコル）の第一の制御シンボルを決定するように構成された復調回路1293を含む。さらに、復調回路1293は、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が、通信プロトコルにおいて定義される所定の時間期間に対応する場合に、通信プロトコルの少なくとも一つの先行する制御シンボルを示す、通信プロトコルの第二の制御シンボルを決定するように構成される。復調回路1293は、第三の信号エッジと第四の信号エッジとの間の第三の時間期間が、通信プロトコルにおいて定義されるペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定するように構成される。

さらに、処理回路1292は、データ信号1291内の第一の信号エッジに直接先行する第二のタイプの第五の信号エッジを決定するように構成されてもよい。よって、復調回路1293は、さらに、第五の信号エッジと第一の信号エッジとの間の第四の時間期間に基づいて、通信プロトコルの第三の制御シンボルを決定するように構成されてもよい。

装置1285とは対照的に、装置1290は、カスケードされたデリミタの終端を検出するために、データ信号1291内の連続する信号エッジの時間期間をペイロード・データ閾値と比較する。しかしながら、カスケードされたデリミタは、ここでも、比較的簡単に検出されうる。たとえば、データ信号1291をデコードするための装置1290の復調回路1293またはさらなる回路は、データ信号1291にエンコードされている（制御）コマンドのタイプを決定するために、データ信号1291内の第一の制御シンボルおよび第三の制御シンボルのシーケンス／組み合わせを解析してもよい。

いくつかの例では、第二の制御シンボルは、先行する制御シンボルの正確な数を示してもよい。他の例では、先行する制御シンボルの数は、通信プロトコルによって定義されてもよい（たとえば、通信プロトコルは、第一の制御シンボルの前に常に二つ、三つ、四つ、またはそれ以上のさらなる制御シンボルがくることを定義してもよい）。

装置1285について上述したものと同様に、後続する制御シンボルの数が通信プロトコルによって定義される場合、第二の制御シンボルは省略されてもよい。たとえば、通信プロトコルは、制御シンボル指示子の前に常に二つ、三つ、四つ、またはそれ以上の制御シンボルがくることを定義してもよい。よって、復調回路1293は、データ信号1291内の第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて、通信プロトコルの第三の制御シンボルを決定し、データ信号1291内の第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて、通信プロトコルの第一の制御シンボルを決定するように構成されてもよい。

また、データ信号1291において、ペイロード・データは、連続する信号エッジ間の時間期間を介して該信号にエンコードされる。したがって、処理回路1292は、データ信号1291内の第一のタイプの第六の信号エッジ、第二のタイプの第七の信号エッジ、および第一のタイプの第八の信号エッジのシーケンスを決定するようにさらに構成されてもよい。よって、復調回路1293は、第六の信号エッジと第七の信号エッジとの間の第五の時間期間がペイロード・データ閾値より短い場合には、第六の信号エッジと第七の信号エッジとの間の第五の時間期間に基づいて通信プロトコル（たとえば、STEPプロトコル）の第一のペイロード・データ・シンボルを決定し、第六の時間期間がペイロード・データ閾値より短い場合には、第七の信号エッジと第八の信号エッジとの間の第六の時間期間に基づいて第二のペイロード・データ・シンボルを決定するように構成されてもよい。上述のように、第五の時間期間と第六の時間期間の和は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

また、復調回路1293は、通信プロトコルの異なるペイロード・データ・シンボルに対応する時間期間に関する情報、および通信プロトコルの異なる制御シンボルに対応する時間期間に関する情報に基づいて、ペイロード・データ・シンボルおよび制御シンボルを決定するように構成されてもよい。異なる時間期間に関する情報は、装置1240について上述したようにしてもよい。

いくつかの例では、処理回路1292はさらに、データ信号1291に対して反転された第二のデータ信号を受信するように構成されてもよい。よって、処理回路1292は、さらに第二のデータ信号に基づいて、少なくとも第一の信号エッジ、第二の信号エッジ、第三の信号エッジ、および第四の信号を決定するように構成されてもよい。すなわち、処理回路1292は、差動対のデータ信号に基づいて信号エッジを決定してもよい。

装置1290または装置1290の少なくとも回路部分は、装置1285に関連して上述した、さらなるしかるべく適応された機能（たとえば、データ信号内の制御シンボル指示子位置および制御シンボル位置の相互交換に適応した）を実行するように構成されてもよい。

カスケードされたデリミタに関する上記の諸側面のいくつかを要約すると、データ信号を生成するための方法1200uの例が、図12uのフローチャートによって示される。方法1200uは、データ信号を生成1202uすることを含む。データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを含む。第一の信号エッジと第二の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第一の時間期間によって分離される。第二の信号エッジと第三の信号エッジは、通信プロトコルの少なくとも一つのさらなる制御シンボルの後続を示す、通信プロトコルの第一の制御シンボルに対応する第二の時間期間によって分離される。第三の信号エッジと第四の信号エッジは、通信プロトコルの第二の制御シンボルに対応する第三の時間期間によって分離される。さらに、方法1200uは、データ信号を出力1204uすることを含む。

任意的に、データ信号はさらに、第一の信号エッジに直接先行する第二のタイプの第五の信号エッジを含んでいてもよい。第一の信号エッジと第五の信号エッジは、通信プロトコルの第三の制御シンボルに対応する第四の時間期間だけ分離される。

方法1200uのさらなる詳細および諸側面は、提案される技術または上記の一つまたは複数の例（たとえば、図12q）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

データ信号を生成するための方法1200vの別の例が、図12vのフローチャートによって示される。方法1200vは、データ信号を生成1202vすることを含む。データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを含む。第一の信号エッジと第二の信号エッジは、通信プロトコルの第一の制御シンボルに対応する第一の時間期間によって分離される。第二の信号エッジと第三の信号エッジは、通信プロトコルの少なくとも一つの先行する制御シンボルを示す、通信プロトコルの第二の制御シンボルに対応する第二の時間期間によって分離される。第三の信号エッジと第四の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第三の時間期間によって分離される。さらに、方法1200vは、データ信号1204vを出力することを含む。

任意的に、データ信号はさらに、第四の信号エッジに直接続く第二のタイプの第五の信号エッジを含んでいてもよい。第一の信号エッジと第五の信号エッジは、通信プロトコルの第三の制御シンボルに対応する第四の時間期間だけ分離される。

方法1200vのさらなる詳細および諸側面は、提案される技術または上述の一つまたは複数の例（たとえば、図12r）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

データ信号をデコードするための方法1200wの例が、図12wのフローチャートによって示される。方法1200wは、データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを決定1202wすることを含む。さらに、方法1200wは、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が、通信プロトコルにおいて定義されるペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定1204wすることを含む。さらに、方法1200wは、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が、通信プロトコルにおいて定義される所定の時間期間に対応する場合に、通信プロトコルの少なくとも一つのさらなる制御シンボルの後続を示す、通信プロトコルの第一の制御シンボルを決定1206wするステップを含む。さらに、方法1200wは、第三の信号エッジと第四の信号エッジとの間の第三の時間期間に基づいて、通信プロトコルの第二の制御シンボルを決定1208wするステップを含む。

任意的に、方法1200wはさらに、データ信号において第四の信号エッジに直接続く第一のタイプの第五の信号エッジを決定1210wし、第四の信号エッジと第五の信号エッジとの間の第四の時間期間に基づいて、通信プロトコルの第三の制御シンボルを決定1212wすることを含んでいてもよい。

方法1200wのさらなる詳細および諸側面は、提案される技術または上記の一つまたは複数の例（たとえば、図12s）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

データ信号をデコードするための方法1200xの別の例が、図12xのフローチャートによって示される。方法1200xは、データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを決定1202xすることを含む。さらに、方法1200xは、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて、通信プロトコルの第一の制御シンボルを決定1204xすることを含む。さらに、方法1200xは、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が、通信プロトコルにおいて定義された所定の時間期間に対応する場合に、通信プロトコルの少なくとも一つの先行する制御シンボルを示す、通信プロトコルの第二の制御シンボルを決定1206xすることを含む。さらに、方法1200xは、第三の信号エッジと第四の信号エッジとの間の第三の時間期間が、通信プロトコルで定義されるペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定1208xすることを含む。

任意的に、方法1200wは、さらに、データ信号内の第一の信号エッジに直接先行する第二のタイプの第五の信号エッジを決定1210xし、第五の信号エッジと第一の信号エッジとの間の第四の時間期間に基づいて、通信プロトコルの第三の制御シンボルを決定1212xすることを含んでいてもよい。

方法1200xのさらなる詳細および諸側面は、提案される技術または上述の一つまたは複数の例（たとえば、図12t）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

通信インターフェース（たとえば、STEPプロトコルに従った）は、媒体を通じて種々のタイプのサービスのデータを転送しうる。たとえば、いくつかのサービスはレイテンシーに敏感であることがある一方、他のサービスは非常に低いBERを必要とすることがありうる。STEPプロトコルは、たとえば1・10^-12のデフォルトBERで、数ギガビット毎秒のビットレートをサポートすることがありうる。このデフォルトBERは、いくつかのサービスには十分かもしれないが、他のサービスではさらに良いBERを要求することがある。

さらに、いくつかの場合には、サービスは、どちらかというと決定論的な振舞いのものであることがある（たとえば、データが、どちらかというと決定論的なタイミングで生成され、データ・サイズが既知の長さであってもよい）。他の場合には逆でもよく、データ生成がどちらかというとランダムな瞬時帯域幅のものであってもよい。また、転送されるビットは、場合によっては、制御または状態ビットであることがあり、よって、レイテンシーおよび／または誤り率に敏感であることがある（たとえば、低いBERが要求されることがある）。

以下では、異なるタイプのサービスのデータを効率的に搬送することを可能にしうる、データ信号1301を生成する装置1300が、図13aに関連して記述される。

装置1300は、データ信号1301を生成するように構成された処理回路1302（たとえば、DTC）を含む。処理回路1302は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むようにデータ信号1301を生成する。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

さらに、装置1300は、伝送リンク（図示せず）にデータ信号1301を出力するように構成された出力インターフェース回路1303を含む。

処理回路1302は、制御シンボル指示子をデータ信号1301にエンコードするために、第一の信号エッジと第二の信号エッジが通信プロトコル（たとえば、STEPプロトコル）のどのペイロード・データ・シンボルの時間期間よりも長い第一の時間期間だけ分離されるように、データ信号1301を生成する。さらに、第二の信号エッジと第三の信号エッジは、データ・パケットの開始およびデータ・パケットのサービス・タイプを示す通信プロトコルの制御シンボルに対応する第二の時間期間だけ分離される。

装置1300は、データ信号1301の受信機に対して、これからくるデータ・パケットのタイプ（たとえば、タイプA、BまたはCのデータ・パケット）を示す／信号伝達するために、一意的な（そして信頼性の高い）デリミタを使用する。よって、受信機は、これからくるデータ・パケットをそれに応じて処理することができうる。たとえば、データ・パケットのサービス・タイプに関する情報は、データ・パケットがあるフォーマットに変換される必要があることを受信機に示唆したり、あるいはデータ・パケットをどのようにパースし、どこに送信するかを受信機に示唆したりしてもよい。

デリミタ自身は、図12aおよび図12bに関連して上述したように構成されてもよい。

データ・パケットのデータは、連続する信号エッジ間の時間期間によりデータ信号1301にエンコードされる。よって、処理回路1302は、第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスをさらに含むように、データ信号1301を生成するように構成されてもよい。第四の信号エッジと第五の信号エッジとは、データ・パケット内の第一のペイロード・データ・シンボルに対応する第三の時間期間によって分離され、第五の信号エッジと第六の信号エッジとは、データ・パケット内の第二のペイロード・データ・シンボルに対応する第四の時間期間によって分離される。上述のように、他の時間エンコード通信プロトコルとは別に、装置1300は、STEPプロトコルに従って通信に使用されてもよい。第三の時間期間と第四の時間期間の和は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

装置1300は、上述のようにシングルエンドのデータ信号を生成すること、または差動信号対を生成することを許容しうる。すなわち、いくつかの例において、処理回路1302はさらに、第二のデータ信号を生成するように構成されてもよく、第二のデータ信号は、データ信号1301に対して反転される。よって、出力インターフェース回路1303は、第二のデータ信号を伝送リンクにさらに出力するように構成されてもよい。

いくつかの例では、データ・パケットの開始およびデータ・パケットのサービス・タイプを信号伝達するために、二つ以上の制御シンボル（たとえば、カスケードされたデリミタ）が使用されてもよい。たとえば、処理回路1302は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、第二のタイプの第七の信号エッジ、および第一のタイプの第八の信号エッジのシーケンスを含むように、データ信号1301を生成してもよい。第一の信号エッジと第二の信号エッジは、ここでも、データ信号1301に制御シンボル指示子をエンコードするために、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第一の時間期間によって分離される。さらに、第二の信号エッジと第三の信号エッジは、通信プロトコルのある数の制御シンボルの後続を示す、通信プロトコルの第一の制御シンボルに対応する第二の時間期間だけ分離される。第三の信号エッジと第七の信号エッジとは、通信プロトコルの第二の制御シンボルに対応する第五の時間期間だけ分離され、第七の信号エッジと第八の信号エッジとは、通信プロトコルの第三の制御シンボルに対応する第六の時間期間だけ分離される。データ信号1301における第二の制御シンボルおよび第三の制御シンボルのシーケンス／組み合わせは、データ・パケットの開始およびデータ・パケットのサービス・タイプを示す。上述のように、第一の制御シンボルは、いくつかの実施例では省略されてもよい。

データ・パケットの開始およびデータ・パケットのサービス・タイプを示すために、二つより多くの連続する制御シンボルが使用されてもよいことを注意しておく。

装置1300または装置1300の少なくとも回路部分は、上述のデリミタ生成に関連する他の特徴を実行するように追加的に構成されてもよい（たとえば、図12aおよび12bを参照）。

いくつかの例において、制御シンボル（単数または複数）は、代替的に、制御シンボル指示子の前に置かれてもよい。それに応じたデータ信号1311を生成するための装置1310が、図13bに示されている。

装置1310は、データ信号1311を生成するように構成された処理回路1312（たとえば、DTC）を含む。処理回路1312は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むデータ信号1311を生成する。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

さらに、装置1310は、伝送リンク（図示せず）にデータ信号1311を出力するように構成された出力インターフェース回路1313を含む。

処理回路1312は、第一の信号エッジと第二の信号エッジが、通信プロトコル（たとえば、STEPプロトコル）の制御シンボルに対応する第一の時間期間だけ分離されるように、データ信号1311を生成する。制御シンボルは、データ・パケットの開始とデータ・パケットのサービス・タイプを示す。第二の信号エッジと第三の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間によって分離される。

ここでもまた、デリミタは、受信機がこれからくるデータ・パケットをしかるべく処理できるようにされるよう、これからくるデータ・パケットのタイプをデータ信号1311の受信機に示す／信号伝達することを許容しうる。装置1300とは対照的に、装置1310は、カスケードされたデリミタの終端を示すために、制御シンボル指示子を使用する。

データ・パケットのデータは、連続する信号エッジ間の時間期間によってデータ信号1311にエンコードされる。よって、処理回路1312は、第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスをさらに含むように、データ信号1311を生成するように構成されてもよい。第四の信号エッジと第五の信号エッジとは、データ・パケット内の第一のペイロード・データ・シンボルに対応する第三の時間期間によって分離され、第五の信号エッジと第六の信号エッジとは、データ・パケット内の第二のペイロード・データ・シンボルに対応する第四の時間期間によって分離される。ここでもまた、他の時間エンコード通信プロトコルとは別に、装置1310は、STEPプロトコルに従って通信に使用されてもよい。第三の時間期間と第四の時間期間の和は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

また、装置1310は、上述のようにシングルエンドのデータ信号を生成すること、または差動信号対を生成することを許容してもよい。すなわち、いくつかの例において、処理回路1312は、第二のデータ信号を生成するようにさらに構成されてもよく、第二のデータ信号は、データ信号1311に対して反転される。よって、出力インターフェース回路1313は、第二のデータ信号を伝送リンクにさらに出力するように構成されてもよい。

いくつかの例では、データ・パケットの開始およびデータ・パケットのサービス・タイプを信号伝達するために、二つ以上の制御シンボル（たとえば、カスケードされたデリミタ）が使用されてもよい。たとえば、処理回路1312は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、第二のタイプの第七の信号エッジ、および第一のタイプの第八の信号エッジのシーケンスを含むように、データ信号1311を生成してもよい。第一の信号エッジと第二の信号エッジは、通信プロトコルの第一の制御シンボルに対応する第一の時間期間によって分離される。さらに、第二の信号エッジと第三の信号エッジは、通信プロトコルの第二の制御シンボルに対応する第二の時間期間だけ分離される。第三の信号エッジと第七の信号エッジは、通信プロトコルのある数の先行する制御シンボルを示す、通信プロトコルの第三の制御シンボルに対応する第五の時間期間によって分離される。第七の信号エッジと第八の信号エッジとは、データ信号1311に制御シンボル指示子をエンコードするために、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第六の時間期間だけ分離される。データ信号1311内の第一の制御シンボルおよび第二の制御シンボルのシーケンス／組み合わせは、データ・パケットの開始およびデータ・パケットのサービス・タイプを示す。上述のように、第三の制御シンボルは、いくつかの例では省略されてもよい。

ここでもまた、データ・パケットの開始およびデータ・パケットのサービス・タイプを示すために、二つより多くの連続する制御シンボルが使用されてもよいことを注意しておく。

装置1310または装置1310の少なくとも回路部分はさらに、上述のデリミタ生成に関連する他の機能を実行するように構成されてもよい（たとえば、図12aおよび12bを参照）。

図13a〜図13bの上記の記述は、サービスのタイプを示すデリミタを含むデータ（送信）信号の生成に焦点を当てている。以下では、図13cおよび図13dに関連して、データ（受信）信号内のこれらのデリミタの検出についての相補的な側面について述べる。

図13cは、データ信号1321をデコードするための装置1320の例を示す。装置1320は、データ信号1321内の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを決定するように構成された処理回路1322（たとえば、TDC）を含む。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。たとえば、データ信号1321は、装置1320のインターフェース回路（図示せず）によって伝送リンクから受信されてもよい。

さらに、データ信号1286をデコードするための装置1285は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が、通信プロトコル（たとえば、STEPプロトコル）において定義されるペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定するように構成される復調回路1287を含む。さらに、復調回路1287は、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が、通信プロトコルで定義される所定の時間期間に対応する場合に、データ・パケットの開始およびデータ・パケットのサービス・タイプを示す、通信プロトコルの第一の制御シンボルを決定するように構成される。

データ信号1321内の連続する信号エッジ間の時間期間をペイロード・データ閾値と比較することによって、デリミタの開始が比較的簡単に検出されうる。さらに、制御シンボルによって示されるデータ・パケットのサービス・タイプは、装置1320または下流の受信回路が、これからくるデータ・パケットを必要に応じて処理することを許容しうる。

データ・パケットのデータは、連続する信号エッジ間の時間期間によりデータ信号1321にエンコードされる。よって、処理回路1322は、データ信号1321内の第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するようにさらに構成されてもよい。さらに、復調回路1323は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間がペイロード・データ閾値より短い場合には、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいてデータ・パケットの第一のペイロード・データ・シンボルを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間がペイロード・データ閾値より短い場合には、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいてデータ・パケットの第二のペイロード・データ・シンボルを決定するように構成されてもよい。上述のように、第三の時間期間と第四の時間期間の和は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

いくつかの例では、装置1320はさらに、データ・ハンドリング回路（data handling circuit）1324（たとえば、誤り訂正のためまたは信号を整えるための回路、ベースバンド・プロセッサまたはアプリケーション・プロセッサ）をさらに備える。データ・ハンドリング回路1324は、データ・パケットのサービス・タイプに基づいて、第一のペイロード・データ・シンボルおよび第二のペイロード・データ・シンボルを処理するように構成される。よって、装置1320による適切なデータ・ハンドリングが可能にされうる。

いくつかの例では、処理回路（processing circuit）1322は、データ信号1321に対して反転された第二のデータ信号を受信するようにさらに構成されてもよい。よって、処理回路1322は、さらに第二のデータ信号に基づいて、少なくとも第一の信号エッジ、第二の信号エッジ、第三の信号エッジ、および第四の信号を決定するように構成されてもよい。すなわち、処理回路1322は、差動対のデータ信号に基づいて信号エッジを決定してもよい。

上述したように、データ・パケットの開始およびデータ・パケットのサービス・タイプを信号伝達するために、二つ以上の制御シンボル（たとえば、カスケードされたデリミタ）が使用されてもよい。よって、処理回路1322はたとえば、データ信号1321内の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、第二のタイプの第七の信号エッジ、および第一のタイプの第八の信号エッジのシーケンスを決定するように構成されてもよい。さらに、復調回路1323は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が、通信プロトコルにおいて定義されるペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定するように構成されてもよい。さらに、復調回路1323は、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が、通信プロトコルにおいて定義される所定の時間期間に対応する場合に、通信プロトコルのある数の制御シンボルの後続を示す通信プロトコルの第一の制御シンボルを決定するように構成されてもよい。復調回路1323は、第三の信号エッジと第七の信号エッジとの間の第五の時間期間に基づいて通信プロトコルの第二の制御シンボルを、第七の信号エッジと第八の信号エッジとの間の第六の時間期間に基づいて通信プロトコルの第三の制御シンボルを決定するように構成されてもよい。データ信号1321内の第二の制御シンボルおよび第三の制御シンボルのシーケンス／組み合わせは、データ・パケットの開始およびデータ・パケットのサービス・タイプを示す。たとえば、データ信号1321を復号するための装置1320の復調回路1323またはさらなる回路は、データ・パケットの開始およびデータ・パケットのサービス・タイプを決定するために、データ信号1321内の第二の制御シンボルおよび第三の制御シンボルのシーケンス／組み合わせを分析してもよい。上述のように、第一の制御シンボルは、いくつかの例では省略されてもよい。

上述のように、データ・パケットの開始およびデータ・パケットのサービス・タイプを示すために、二つより多くの連続する制御シンボルが使用されてもよい。

他の復調回路について上述したように、復調回路1323は、通信プロトコルの種々のペイロード・データ・シンボルに対応する時間期間に関する情報、および通信プロトコルの種々の制御シンボルに対応する時間期間に関する情報に基づいて、ペイロード・データ・シンボルおよび制御シンボルを決定するように構成されてもよい。

いくつかの例において、制御シンボル（単数または複数）は、代替的に、制御シンボル指示子の前に置かれてもよい。それに応じたデータ信号1331を復号するための装置1300が、図13dに示されている。

装置1330は、データ信号1331内の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路1332（たとえば、TDC）を含む。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。たとえば、データ信号1331は、装置1330のインターフェース回路（図示せず）によって伝送リンクから受信されてもよい。

さらに、データ信号1331を復号するための装置1330は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が通信プロトコルに定義された所定の時間期間に対応する場合に、データ・パケットの開始およびデータ・パケットのサービス・タイプを示す通信プロトコル（たとえば、STEPプロトコル）の第一の制御シンボルを決定するように構成された復調回路1333を備える。復調回路1333はさらに、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が、通信プロトコルにおいて定義されるペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定するように構成される。

データ信号1321内の連続する信号エッジ間の期間をペイロード・データ閾値と比較することによって、デリミタの終端が比較的簡単に検出されうる。さらに、制御シンボルによって示されるデータ・パケットのサービス・タイプは、装置1330または下流の受信回路が、これからくるデータ・パケットを必要に応じて処理することを許容しうる。

データ・パケットのデータは、連続する信号エッジ間の時間期間によってデータ信号1331にエンコードされる。よって、処理回路1332はさらに、データ信号1331内の第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成されてもよい。さらに、復調回路1333は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間がペイロード・データ閾値より短い場合には、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいてデータ・パケットの第一のペイロード・データ・シンボルを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間がペイロード・データ閾値より短い場合には、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいてデータ・パケットの第二のペイロード・データ・シンボルを決定するように構成されてもよい。上述のように、第三の時間期間と第四の時間期間の和は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

また、装置1320は、いくつかの例において、データ・ハンドリング回路1334（たとえば、誤り訂正のためまたは信号を整えるための回路、ベースバンド・プロセッサまたはアプリケーション・プロセッサ）をさらに含んでいてもよい。データ・ハンドリング回路1334は、データ・パケットのサービス・タイプに基づいて、第一のペイロード・データ・シンボルおよび第二のペイロード・データ・シンボルを処理するように構成される。よって、装置1330による適切なデータ・ハンドリングが可能にされうる。

いくつかの例では、処理回路1332はさらに、データ信号1331に対して反転された第二のデータ信号を受信するように構成されてもよい。よって、処理回路1332は、さらに第二のデータ信号に基づいて、少なくとも第一の信号エッジ、第二の信号エッジ、第三の信号エッジ、および第四の信号を決定するように構成されてもよい。すなわち、処理回路1332は、差動対のデータ信号に基づいて信号エッジを決定してもよい。

図13bに関連して説明したように、データ・パケットの開始およびデータ・パケットのサービス・タイプを信号伝達するために、二つ以上の制御シンボル（たとえば、カスケードされたデリミタ）が使用されてもよい。よって、処理回路1332はたとえば、データ信号1331内の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、第二のタイプの第七の信号エッジ、および第一のタイプの第八の信号エッジのシーケンスを決定するように構成されてもよい。さらに、復調回路1323は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて、通信プロトコルの第一の制御シンボルを決定するように構成されてもよい。復調回路1323はまた、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて、通信プロトコルの第二の制御シンボルを決定するように構成されてもよい。さらに、復調回路1323は、第三の信号エッジと第七の信号エッジとの間の第五の時間期間が、通信プロトコルに定義された所定の時間期間に対応する場合に、通信プロトコルのある数の先行する制御シンボルを示す通信プロトコルの第三の制御シンボルを決定するように構成されてもよい。復調回路1323は、第七の信号エッジと第八の信号エッジとの間の第六の時間期間が、通信プロトコルで定義されるペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定するように構成されてもよい。データ信号1331内の第一の制御シンボルおよび第二の制御シンボルのシーケンス／組み合わせが、データ・パケットの開始およびデータ・パケットのサービス・タイプを示す。たとえば、データ信号1331を復号するための装置1330の復調回路1333またはさらなる回路が、データ・パケットの開始およびデータ・パケットのサービス・タイプを決定するために、データ信号1331内の第一の制御シンボルおよび第二の制御シンボルのシーケンス／組み合わせを分析してもよい。上述のように、第三の制御シンボルは、いくつかの例では省略されてもよい。

ここでもまた、データ・パケットの開始およびデータ・パケットのサービス・タイプを示すために、二つより多くの連続する制御シンボルが使用されてもよい。

他の復調回路について上述したものと同様に、復調回路1333も、通信プロトコルの種々のペイロード・データ・シンボルに対応する時間期間に関する情報、および通信プロトコルの種々の制御シンボルに対応する時間期間に関する情報に基づいて、ペイロード・データ・シンボルおよび制御シンボルを決定するように構成されてもよい。

以下では、サービス・タイプに敏感なデリミタに関する上記の諸側面を要約するために、データ信号を生成するおよびデコードするためのいくつかの例示的な方法が、図13e〜13hに関連して記載される。

図13eは、データ信号を生成するための方法1300eの一例を示す。方法1300eは、データ信号を生成すること1302eを含む。データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。第一の信号エッジと第二の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第一の時間期間によって分離される。第二の信号エッジおよび第三の信号エッジは、データ・パケットの開始およびデータ・パケットのサービス・タイプを示す通信プロトコルの制御シンボルに対応する第二の時間期間だけ分離される。さらに、方法1300eは、データ信号を出力すること1304eを含む。

方法1300eのさらなる詳細および諸側面は、提案される技術または上述の一つまたは複数の例（たとえば、図13a）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図13fは、データ信号を生成するための方法1300fの別の例を示す。方法1300fは、データ信号を生成すること1302fを含む。データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。第一の信号エッジおよび第二の信号エッジは、データ・パケットの開始およびデータ・パケットのサービス・タイプを示す通信プロトコルの制御シンボルに対応する第一の時間期間だけ分離される。第二の信号エッジと第三の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間によって分離される。さらに、方法1300fは、データ信号を出力すること1304fを含む。

方法1300fのさらなる詳細および諸側面は、提案される技術または上記の一つまたは複数の例（たとえば、図13b）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

データ信号をデコードするための方法1300gの例は、図13gのフローチャートによって示される。方法1300gは、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定すること1302gを含む。さらに、方法1300gは、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が、通信プロトコルにおいて定義されるペイロード・データ閾値よりも長い場合に、制御シンボル指示子1304gを決定することを含む。さらに、方法1300gは、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が、通信プロトコルで定義された所定の時間期間に対応する場合に、データ・パケットの開始およびデータ・パケットのサービス・タイプを示す通信プロトコルの第一の制御シンボルを決定すること1306gを含む。

方法1300gのさらなる詳細および諸側面は、提案される技術または上記の一つまたは複数の例（たとえば、図13c）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図13hは、データ信号をデコードするための方法1300hの別の例を示す。方法1300hは、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定すること1302hを含む。さらに、方法1300hは、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が、通信プロトコルで定義された所定の時間期間に対応する場合に、データ・パケットの開始およびデータ・パケットのサービス・タイプを示す通信プロトコルの制御シンボルを決定すること1304hを含む。方法1300hはさらに、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が、通信プロトコルにおいて定義されるペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定すること1306hを含む。

方法1300hのさらなる詳細および諸側面は、提案される技術または上記の一つまたは複数の例（たとえば、図13d）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

デリミタは、データ・パケットのその送信に優先順位を付けるために、データ・パケットを別のデータ・パケットにネストすることをさらに許容してもよい。第一の優先度の第一のデータ・パケットと、より高い第二の優先度の第二のデータ・パケットとを送信するための対応する装置1340の例が、図13iに示されている。

装置1340は、データ信号1341を生成するように構成された処理回路1350（たとえば、DTC）を含む。データ信号1341は、図13jに示される。

処理回路1350は、第一の優先度のデータ・パケットの開始を示す通信プロトコル（たとえば、STEPプロトコル）の第一の制御シンボル1342（＋制御シンボル指示子）と、少なくとも一つのペイロード・データ・シンボルを含む第一のデータ・パケットの第一の部分1343-1と、第二の優先度のデータ・パケットの開始を示す通信プロトコルの第二の制御シンボル1344（＋制御シンボル指示子）と、前記第二のデータ・パケット1345と、第二の優先度のデータ・パケットの終わりを示す通信プロトコルの第三の制御シンボル1346（＋制御シンボル指示子）と、少なくとも一つのペイロード・データ・シンボルを含む第一のデータ・パケットの第二の部分1343-2とのシーケンスを表わすように、データ信号1341を生成するように構成される。

さらに、装置1340は、伝送リンク（図示せず）にデータ信号1360を出力するように構成された出力インターフェース回路1350を含む。

たとえば、第二のデータ・パケットは、緊急に送信される必要のある優先度の高いデータ・パケットであってもよい。図13jに示されるように、第一のデータ・パケットは、たとえば、長いデータ・パケットであってもよい。第二のデータ・パケットを第一のデータ・パケット中に入れ子にすることによって、第一のデータ・パケットの送信が終了する前に、優先度の高い第二のデータ・パケットが送信されうる。よって、異なる優先度のデータ・パケットは、より高い優先順位を付けられたデータ・パケットが先に送信されることを許容する仕方で、同じデータ信号1341に多重化されうる。

たとえば、第一のデータ・パケットは、伝送遅延に耐えられるデータを含んでいてもよく、第二のデータ・パケットは、可能な限り少ない転送遅延で信頼性をもって転送されるべき制御データであってもよい。装置1340は、両方のデータ・パケットを同じデータ信号1341に多重化することを可能にしうる。第二のデータ・パケットが第一のデータ・パケットの送信中に送信される必要がある場合、第一のデータ・パケットの送信が転送の途中で一時停止され、第二のデータ・パケットの開始を示すデリミタ、第二のデータ・パケット自身、および第二のデータ・パケットの終了を示す別のデリミタのシーケンスが送信され、その後に、第一のデータ・パケットの残りの部分の送信が再開されるからである。

前述の例を参照するに、第一および第二のデータ・パケットは、さらに、異なるフォーマットおよび／または異なるヘッダを示してもよい。たとえば、第二のデータ・パケットが信頼性をもって転送されるべきである場合、それは複製されて送信されてもよく、または誤り訂正符号を担持してもよい。しかし、高優先度データ・パケットは、エラー回復、誤り訂正符号、データ・パケットの複製、またはデータ・パケットの再送信なしに送信されてもよい。

ここでもまた、データは、処理回路1350によってデータ信号1341に時間エンコードされてもよい。すなわち、データ信号1341は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含んでいてもよい。第一の信号エッジと第二の信号エッジは、データ信号1341に制御シンボル指示子をエンコードするために、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第一の時間期間によって分離される。さらに、第二の信号エッジと第三の信号エッジは、第一の制御シンボル1342に対応する第二の時間期間によって分離される。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

第二のデータ・パケット1345は、少なくとも、第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスによって、データ信号1341にエンコードされうる。第四の信号エッジと第五の信号エッジは、第二のデータ・パケット1345の第一のペイロード・データ・シンボルに対応する第三の時間期間だけ分離される。第五の信号エッジと第六の信号エッジは、第二のデータ・パケット1345の第二のペイロード・データ・シンボルに対応する第四の時間期間だけ分離される。他の時間エンコード通信プロトコルとは別に、装置1340は、STEPプロトコルに従って通信に使用されてもよい。第三の時間期間と第四の時間期間の和は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

同様に、第一のデータ・パケットの第一の部分1343-1、第一のデータ・パケットの第二の部分1343-2、および任意的には第一のデータ・パケットのさらなる諸部分のペイロード・データ・シンボルは、データ信号1341内の異なるタイプの連続する信号エッジ間の時間期間を調整することによって、データ信号1341にエンコードされてもよい。

第二の制御シンボル1344を表わすために、データ信号1341はさらに、第一のタイプの第七の信号エッジ、第二のタイプの第八の信号エッジ、および第一のタイプの第九の信号エッジのシーケンスを含んでいてもよい。第七の信号エッジおよび第八の信号エッジは、別の制御シンボル指示子をデータ信号1341にエンコードするために、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第五の時間期間によって分離される。第八の信号エッジおよび第九の信号エッジは、第二の制御シンボル1344に対応する第六の時間期間によって分離される。

データ信号1341はさらに、第三の制御シンボル1346を表わすために、第一のタイプの第十の信号エッジ、第二のタイプの第十一の信号エッジ、および第一のタイプの第十二の信号エッジのシーケンスを含んでいてもよい。第十の信号エッジおよび第十一の信号エッジは、別の制御シンボル指示子をデータ信号1341にエンコードするために、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第七の時間期間によって分離される。第十一の信号エッジおよび第十二の信号エッジは、第三の制御シンボル1346に対応する第八の時間期間によって分離される。

図13jに示されるように、データ信号1341はその後さらに、第一のデータ・パケットの終端を示すために、第一の優先度のデータ・パケットの終端を示す通信プロトコルの第四の制御シンボル1348（＋制御シンボル指示子）を表わしてもよい。たとえば、データ信号1341はさらに、第四の制御シンボル1348を表わすために、第一のタイプの第十三の信号エッジ、第二のタイプの第十四の信号エッジ、および第一のタイプの第十五の信号エッジのシーケンスを含んでいてもよい。第十三の信号エッジと第十四の信号エッジは、別の制御シンボル指示子をデータ信号1341にエンコードするために、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第九の時間期間によって分離される。第十四の信号エッジと第十五の信号エッジは、第四の制御シンボル1348に対応する第十の時間期間だけ分離される。

さらに、アイドル・デリミタが、データ・パケットの送信を一時停止するために、データ・パケット内にネストされてもよい。たとえば、まだデータ・パケットのすべてのデータは送信のために利用可能でない場合（たとえば、送信バッファがデータ・パケットの一部のデータをいまだ欠いている場合）、アイドル・デリミタがネストされてもよい。よって、データ・パケットのすでに利用可能なデータが、データ・パケットが完全〔完備〕になる前に送信されてもよい。よって、装置1340は、データ・パケットのすべてのデータが送信のための利用可能になるまで待つ必要はない。これは、図13jにさらに示されており、データ信号1341がさらに、アイドル・モードを示す通信プロトコルの第五の制御シンボル1347（＋制御シンボル指示子）と、少なくとも一つのペイロード・データ・シンボルを含む前記第一のデータ・パケットの第三の部分1343-3とをさらに表わしていることが示されている。第五の制御シンボル1347は、第一のデータ・パケットの第二の部分1343-2および第三の部分1343-3のペイロード・データ・シンボルの間に配置される。アイドル・デリミタを第一のデータ・パケットに入れ子にすることは、第二のデータ・パケットを第一のデータ・パケットに入れ子にすることとは独立であることを注意しておく。

たとえば、データ信号1341はさらに、第五の制御シンボル1347を表わすために、第一のタイプの第十六の信号エッジ、第二のタイプの第十七の信号エッジ、および第一のタイプの第十八の信号エッジのシーケンスを含んでいてもよい。第十六の信号エッジと第十七の信号エッジは、データ信号1341に別の制御シンボル指示子をエンコードするために、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第十一の時間期間によって分離される。第十七の信号エッジと第十八の信号エッジは、第五の制御シンボル1347に対応する第十二の時間期間によって分離される。

いくつかの例では、制御シンボルは、代替的に、制御シンボル指示子の前に置かれてもよい。すなわち、第一の信号エッジと第二の信号エッジは、代替的に、第一の制御シンボル1342に対応する第一の時間期間によって分離されてもよく、第二の信号エッジと第三の信号エッジは、データ信号1341に制御シンボル指示子をエンコードするために、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間によって分離されてもよい。

同様に、第七の信号エッジおよび第八の信号エッジは、第二の制御シンボル1344に対応する第五の時間期間だけ分離されてもよく、第八の信号エッジおよび第九の信号エッジは、データ信号1341に制御シンボル指示子をエンコードするために、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第六の時間期間だけ分離されてもよい。

さらに、第十の信号エッジおよび第十一の信号エッジは、代替的に、第三の制御シンボル1346に対応する第七の時間期間によって分離されてもよく、第十一の信号エッジおよび第十二の信号エッジは、制御シンボル指示子をデータ信号1341にエンコードするために、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第八の時間期間によって分離されてもよい。

また、第十三の信号エッジおよび第十四の信号エッジは、代替的に、第四の制御シンボル1348に対応する第九の時間期間によって分離されてもよく、第十四の信号エッジおよび第十五の信号エッジは、データ信号1341に制御シンボル指示子をエンコードするために、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第十の時間期間によって分離されてもよい。

第十六の信号エッジおよび第十七の信号エッジはさらに、いくつかの例では、第五の制御シンボル1347に対応する第十一の時間期間だけ分離されてもよく、第十七の信号エッジおよび第十八の信号エッジは、制御シンボル指示子をデータ信号1341にエンコードするための通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第十二の時間期間だけ分離されてもよい。

図13bに関連して上述したように、データ・パケットの開始、データ・パケットの終了などを信号伝達するために、二つ以上の制御シンボル（たとえば、カスケードされたデリミタ）が使用されてもよい。

図13jに示されるように、データ信号1341は任意的に、トレーニング・データ1349-1（たとえば、トレーニング・データ・シンボル）、さらなるデータ・パケット1349-2（データ・パケットの開始または終了を示す制御シンボルを含む）、またはアイドル・モードを表わす制御シンボル1349-3、1349-4などのさらなるデータを表わしていてもよい。

装置1340は、上述のようにシングルエンドのデータ信号を生成すること、または差動信号対を生成することを許容しうる。すなわち、いくつかの例において、処理回路1350はさらに、第二のデータ信号を生成するように構成されてもよく、第二のデータ信号は、データ信号1341に対して反転される。よって、出力インターフェース回路1360は、第二のデータ信号を伝送リンクにさらに出力するように構成されてもよい。

データ・パケット中に他のデータを入れ子にする〔ネストする〕上述の諸側面を要約するために、図13kは、第一の優先度の第一のデータ・パケットと、より高い第二の優先度の第二のデータ・パケットとを送信するための方法1300kの例を示す。方法1300kは、データ信号を生成1302kすることを含む。データ信号は、第一の優先度のデータ・パケットの開始を示す通信プロトコルの第一の制御シンボルと、少なくとも一つのペイロード・データ・シンボルを含む第一のデータ・パケットの第一の部分と、第二の優先度のデータ・パケットの開始を示す通信プロトコルの第二の制御シンボルと、第二のデータ・パケットと、第二の優先度のデータ・パケットの終端を示す通信プロトコルの第三の制御シンボルと、少なくとも一つのペイロード・データ・シンボルを含む第一のデータ・パケットの第二の部分とのシーケンスを表わす。さらに、方法1300kは、データ信号を出力1304kすることを含む。

任意的に、データ信号はさらに、第一の優先度のデータ・パケットの終端を示す通信プロトコルの第四の制御シンボルを表わしてもよい。

いくつかの例において、データ信号はさらに、アイドル・モードを示す通信プロトコルの第五の制御シンボルと、少なくとも一つのペイロード・データ・シンボルを含む第一のデータ・パケットの第三の部分とをさらに表わしていてもよい。第五の制御シンボルは、第一のデータ・パケットの第二の部分および第三の部分のペイロード・データ・シンボルの間に配置される。

方法1300kのさらなる詳細および諸側面は、提案される技術または上述の一つまたは複数の例（たとえば、図13iおよび13j）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

高い信頼性を要求する伝送のために、図10a〜図10fに関連して上述したようなインターリーブ方式が使用されてもよい。インターリーブ方式の使用は、通常、レイテンシーを導入する。マトリクスがいっぱいになり、計算が完了するまではデータの伝送が開始できないからである。さらに、マトリクス全体が受信されて誤り訂正が適用されない限り、送信用データをアプリケーション層に渡すことができない。しかしながら、高信頼性および／または高優先度データ・パケットのために一つまたは複数の（たとえば若干数の）デリミタを割り当てることによって、マトリクスの伝送が途中で一時停止されることができ、マトリクス全体が完了するのを待たずに高信頼性および／または高優先度のデータ・パケットを押し込むことができる。たとえば、専用の（高優先度の）デリミタが、マトリクス転送の途中で送信されてもよく、次いで、高信頼性および／または高優先度のデータ・パケットが送信されてもよい。さらに、前記データ・パケットの終端を示すデリミタが送信されてもよく、マトリクスの送信が再開されてもよい。

アプリケーションによっては、通信インターフェースは同時並行して対称である必要はない。たとえば、第一の時間期間の間には、二つの通信パートナー間で主に第一の方向のデータ・トラフィックが存在することがあり、第二の時間期間の間には、主に第一の方向とは反対の第二の方向のデータ・トラフィックが存在することがある。帯域幅（スループット）目標を満足させるために、従来の解決策は、各方向のデータ・トラフィックのみについての一つまたは複数のトレースをそれぞれ提供する。図14aは、第一の通信装置1410と第二の通信装置1420との間の、より効率的なデータ交換を許容しうる通信システム1400を示す。

第一の通信装置1410は、第二の通信装置1420と通信するために少なくとも第一の伝送リンク1401に結合するように構成されたインターフェース回路1411を含む。インターフェース回路1411は、第一伝送リンク1401を介して第二通信装置1420に第一の送信データ信号1405を出力するように構成される。

図14aに示されるように、第一の通信装置1410は、任意的に、さらなる伝送リンクを介して第二の通信装置1420と通信してもよい。たとえば、インターフェース回路1411は、第二の通信装置1420と通信するために、第二の伝送リンク1402、第三の伝送リンク1403および／または第四の伝送リンク1404に結合するように構成されてもよい。

第一の通信装置1410はさらに、第一の送信データ信号1405を生成するように構成された処理回路1412を備える。たとえば、処理回路1412は、第一の送信データ信号1405を生成するためのDTCを含んでいてもよい。第一の送信データ信号1405は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第一のタイプが下降エッジであり、第二のタイプが上昇エッジであってもよい。第一の信号エッジと第二の信号エッジは、第一の送信データ信号1405に制御シンボル指示子をエンコードするために、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第一の時間期間によって分離される。第二の信号エッジと第三の信号エッジは、伝送リンク上のデータ・フローの方向の反転を示す通信プロトコルの第一の制御シンボルに対応する第二の時間期間だけ分離される。

第二の通信装置1420は、第一の通信装置1410と通信するために、少なくとも第一の伝送リンク1401に結合するように構成されたインターフェース回路1421を含む。インターフェース回路1421はさらに、第一の伝送リンク1401を介して、第一の通信装置1410からの第一の送信データ信号1405を受信するように構成される。第一の通信装置1410によって出力される第一の送信データ信号1405は、第二の通信装置1420については第一の受信データ信号として理解されうる。

さらに、第二の通信装置1420は、第一の送信データ信号1405における第一の信号エッジ、第二の信号エッジ、および第三の信号エッジのシーケンスを決定するように構成された処理回路1422を備える。たとえば、処理回路1422は、受信された第一の送信データ信号1405内の信号エッジを決定するためのTDCを含んでいてもよい。

第二の通信装置1420はさらに、第一の送信データ信号1405における第一の信号エッジと第二の信号エッジとの間の第一の時間期間が、通信プロトコル（たとえば、STEPプロトコル）において定義されるペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定するように構成された復調回路1423を備える。復調回路1423はさらに、第一の送信データ信号1405における第二の信号エッジと第三の信号エッジとの間の第二の時間期間が、通信プロトコルにおいて定義される所定の時間期間に対応する場合に、通信プロトコルの第一の制御シンボルを決定するように構成される。換言すれば、復調回路1423は、第一の送信データ信号1405内の時間エンコードされた信号エッジをデータに変換し戻す。

第一の制御シンボルは、第一の通信装置1410と第二の通信装置1420との間で、第一の伝送リンク1401を介して、異なる方向にデータを交換することを許容しうる。たとえば、インターフェース回路1421はさらに、第一の制御シンボルの受信に応答して、第一の伝送リンク1401を介して第二の通信装置1420の第一の送信データ信号1406を第一の通信装置1410に出力するように構成されてもよい。よって、インターフェース回路1411は、第一の制御シンボルを出力した後、第一の伝送リンク1401を介して第二の通信装置1420から第一の送信データ信号1406を受信するように構成されてもよい。第二通信装置1420によって出力される第一の送信データ信号1406は、第一の通信装置1410については第一の受信データ信号として理解されうる。

第一の伝送リンク1401上のデータ・フローの方向の反転は、第一の通信装置1410によって、一意的なデリミタを介して第二の通信装置1420に信号伝達される。上述のように、デリミタは、比較的短い継続時間（たとえば、5ナノ秒よりずっと短い）の、信頼性の高いシンボルである。よって、第一の伝送リンク1401上のデータ・フローの方向は、比較的短い時間（たとえば、1マイクロ秒μs未満）以内に反転されうる。

さらに、第一の通信装置1410と第二の通信装置1420との間の伝送リンクの数が、従来のアプローチと比較して、低減されてもよい。たとえば、インターフェース回路1411はさらに、第一の伝送リンク1401上のデータ・フローの方向に関係なく、第二の伝送リンク1402を介して第二の送信データ信号を第二の通信装置1420に出力するように構成されてもよい。ここでもまた、第一の通信装置1410の第二の送信データ信号は、第二の通信装置1420についての第二の受信データ信号として理解されてもよい。換言すれば、インターフェース回路1421はさらに、第一の伝送リンク1401上のデータ・フローの方向に関係なく、第二の伝送リンク1402を介して、第一の通信装置1410から第二の受信データ信号を受信するように構成されてもよい。同様に、インターフェース回路1421はさらに、第一の伝送リンク1401上のデータ・フローの方向に関係なく、第三の伝送リンク1403を介して第二の送信データ信号を第一の通信装置1410に出力するように構成されてもよい。第二通信装置1420の第二の送信データ信号は、第一通信装置1410についての第二の受信データ信号として理解されうる。換言すれば、インターフェース回路1411はさらに、第一の伝送リンク1401上のデータ・フローの方向に関係なく、第三の伝送リンク1403を介して第二の通信装置1420から第二の受信データ信号を受信するように構成されてもよい。

前記三つの伝送リンクは、第一の通信装置1410と第二の通信装置1420との間の二つの異なるデータ交換モードをサポートするのに十分でありうる。たとえば、第一の動作モードでは、第一の通信装置1410から第二の通信装置1420への30Gbit/secの帯域幅でのデータ送信が要求されることがあり、第二の通信装置1420から第一の通信装置1410へのデータ送信は20Gbit/secよりも（はるかに）低い帯域幅で要求されることがある。他方、第二の動作モードでは、第二の通信装置1420から第一の通信装置1410へのデータ送信は30Gbit/secの帯域幅が要求され、第一の通信装置1410から第二の通信装置1420へのデータ送信は20Gbit/secよりも（はるかに）低い帯域幅で要求されることがある。

第一ないし第三の伝送リンク1401〜1403のそれぞれが20Gbit/secの帯域幅でデータを搬送しうるとすると、第二の伝送リンク1402は、両方の動作モードにおいて、第一の通信装置1410から第二の通信装置1420へデータを搬送するために使用することができ、第三の伝送リンク1403は、両方の動作モードにおいて、第二の通信装置1420から第一の通信装置1410へデータを搬送するために使用することができる。さらに、第一伝送リンク1401上のデータ・フローの方向は、現在の動作モードに基づいて選択されてもよい。たとえば、第一の伝送リンク1401上のデータ・フローの方向は、第一の通信装置1410から第二の通信装置1420へのものとすることができ、その結果、第一および第二の伝送リンク1401および1402は、第一の動作モードにおいて第一の通信装置1410から第二の通信装置1420へデータを搬送するのに十分な帯域幅を提供する。逆に、第一の伝送リンク1401および第三の伝送リンク1403が、第二の動作モード中に第二の通信装置1420から第一の通信装置1410へデータを搬送するのに十分な帯域幅を提供するように、第一の伝送リンク1401上のデータ・フローの方向が反転させられてもよい。

20Gbit/secを超える帯域幅は、データ・フローの両方向に対して同時には要求されないので、第一の通信装置1410と第二の通信装置1420との間のデータ交換の必要性は、三つの伝送リンクのみで対処することができる。1方向あたり2本の伝送線（伝送ライン）を使用する従来の解決策と比較して、1本の線（レーン）を節約できる。換言すれば、データ・フローの各方向のための一つの伝送リンクと、方向を反転させうる第三の伝送リンクが、ニーズに対処するのに十分でありうる。

上記データ交換概方式を示すアプリケーションは、たとえば、無線通信トランシーバであってもよい。空中のデータ伝送がある場合、ベースバンド回路（たとえば、第一の半導体チップ／ダイ上）と無線周波数回路（たとえば、第二の半導体チップ／ダイ上）との間で伝送されるデータの大半は、ベースバンド回路から無線周波数回路に出力されるが、無線周波数回路からベースバンド回路への必要とされる帯域幅は、はるかに小さい。他方、空中から信号が受信される場合、ベースバンド回路と無線周波数回路との間のデータ交換のための帯域幅の大半は、無線周波数回路からベースバンド回路へのデータ転送のために必要とされるが、ベースバンド回路から無線周波数回路への必要な帯域幅は、はるかに小さい。よって、ベースバンド回路と無線周波数回路との間のデータ交換のために通信システム1400を使用することにより、少なくとも一つの伝送リンクがそのデータ・フローの方向を反転させることができるので、二つの回路間の伝送リンクの数を減らすことを許容しうる。上述のように、通信システム1400はさらに、他の伝送リンク（ここでは、変更されない伝送リンク1402および1403）が、中断することなく、その動作を維持することを許容してもよい。さらに、反転した伝送リンクは、（その方向反転の後に）データ・フローの同じ方向を示す一つまたは複数の他のラインとマージされてもよい。

たとえば、第一の通信装置1410は、受信された制御信号に基づいて第一の制御シンボルを第二の通信装置1420に送信するように構成されてもよい。たとえば、通信インターフェースの上位層（の回路）は、第一の通信装置1410のための制御信号を生成（提供）してもよい。

第二通信装置1420の第一送信データ信号1406は、たとえば、処理回路1422によって生成されてもよい。たとえば、処理回路1422はさらに、第二通信装置1420の第一の送信データ信号1406を生成するためのDTCを含んでいてもよい。第一の制御シンボルの受信を受け取り確認するために、処理回路1422はさらに、第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを含むように第一の送信データ信号1406を生成するように構成されてもよい。第四の信号エッジと第五の信号エッジは、第一の送信データ信号1406に制御シンボル指示子をエンコードするために通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第三の時間期間だけ分離される。第五の信号エッジと第六の信号エッジとは、通信装置による伝送リンク上のデータ・フローの方向の受け取り確認を示す通信プロトコルの第二の制御シンボルに対応する第四の時間期間だけ分離される。

第一の通信装置1410について、処理回路はさらに、第一の送信データ信号1406（これは第一の通信装置1410にとての第一のデータ受信信号として理解されうる）における第四の信号エッジ、第五の信号エッジ、および第六の信号エッジのシーケンスを決定するように構成されてもよい。第一の通信装置1410はさらに、第四の信号エッジと第五の信号エッジとの間の第三の時間期間がペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定するように構成された復調回路1413を含んでいてもよい。さらに、復調回路1413は、第五の信号エッジと第六の信号エッジとの間の第四の時間期間が、通信プロトコルにおいて定義された所定の時間期間に対応する場合に、第二の通信装置1420による伝送リンク上のデータ・フローの方向の受け取り確認を示す通信プロトコルの第二の制御シンボルを決定するように構成されてもよい。

いくつかの例では、第一の通信装置1410のインターフェース回路1411と第二の通信装置1420のインターフェース回路1421は、第一の伝送リンク1401に結合し、第一の送信データ信号1405/1406を第一の伝送リンク1401を介して他の通信装置に出力するように構成されたそれぞれの送信回路（図示せず）を含んでいてもよい。同様に、第一の通信装置1410のインターフェース回路1411および第二の通信装置1420のインターフェース回路1421は、第一の伝送リンクに結合し、第一の伝送リンク1401を介して他の通信装置から第一の受信データ信号1406/1405を受信するように構成された受信回路（図示せず）を含んでいてもよい。

換言すれば、第一の通信装置1410は、まず反転デリミタを送信し、その後、送信モードから受信モードに変更することができ、一方、第二の通信装置1420は、反転デリミタを受け取った後、該デリミタ後には第一の伝送リンク1401を介してそれ以上のデータが来ないことを認識することができる。その後、第二の通信装置1420は、その送信回路をアクティブ化し、反転受け取り確認デリミタを第一の通信装置1410に送信することができる。

これは、図14bに例示的に示されている。ライン1431aは、第一の伝送リンク1401に関する第一の通信装置1410の活動を表わす。第一の時間期間1431a-1の間、第一の通信装置1410は、第一の伝送リンク1401を介して第二の通信装置1420にデータを出力する。次いで、第一の通信装置1410は、第二の時間期間1431a-2の間に反転デリミタを出力する。反転デリミタを出力した後、第一の通信装置1410は、時間期間1431a-3にわたって受信モードにある。

ライン1431bは、第一の伝送リンク1401に関する第二の通信装置1420の活動を表わす。第二の通信装置1420は、第一の通信装置1410から反転デリミタを受信するまで、初期期間1431b-1の間、受信モードにある。反転デリミタを受信した後、第二の通信装置1420は、第二の時間期間1431b-2の間に反転受け取り確認デリミタを出力する。第二の通信装置1420は、反転受け取り確認デリミタを出力した後、第三の時間期間1431b-3の間、第一の伝送リンク1401を介して第一の通信装置1410にデータを出力する。

ライン1432は、第二の伝送リンク1402に関する第一の通信装置1410の活動を表わす。図14bから分かるように、第一の通信装置1410は、第一の伝送リンク1401上のデータ・フローの方向に関係なく、第二の伝送リンク1402を介して第二の通信装置1420にデータを送信する。同様に、ライン1433は、第三の伝送リンク1403に関する第二の通信装置1420の活動を表わす。第二の通信装置1420は、第一の伝送リンク1401上のデータ・フローの方向に関係なく、第三の伝送リンク1403を介して第一の通信装置1410にデータを送信する。

図14bから分かるように、第一の通信装置1410と第二の通信装置1420は、第一の伝送リンク1401上のデータ・フローの方向が反転されている間は、同時に受信モードにある。第一の通信装置1410および第二の通信装置1420のうちの少なくとも一つは、その期間中は第一の伝送リンク1401上の浮動状態を回避するように構成されてもよい。たとえば、インターフェース回路1411は、送信データ信号1405の第三の信号エッジを出力した後、第一の送信データ信号1406（これは第一の通信装置1410にとっては第一の受信データ信号として理解されうる）を受信する前に、第一の伝送リンク1401を非浮動状態に駆動するように構成されてもよい。

同様に、第六の信号エッジを生成した後、ペイロード・データの開始を示す信号エッジを生成する前に、処理回路1422はさらに、第一の伝送リンク1401が非浮動状態にあるように、第一の送信データ信号1406を生成するように構成されてもよい。

たとえば、処理回路1422は、第二通信装置1420の第一送信データ信号1406にアイドル・モードを示す一つまたは複数のデリミタをエンコードしてもよい。上述のように、アイドル・モードを示すデリミタは、第一の伝送リンク1401を引き上げる（pull up）ことができる（たとえば、リンク上に少なくとも非常に低いレートのトラフィックが連続的に存在するように、リンクをホットに保つ）。よって、処理回路1422は、アイドル・モードからフル動作（フル・スループット）モードに迅速に変化しうる。換言すれば、処理回路1422は、第六の信号エッジに直接続く、第二のタイプの第七の信号エッジと、第一のタイプの第八の信号エッジとの少なくとも一つのシーケンスを含むように、第一の送信データ信号1406を生成するように構成されてもよい。第七の信号エッジとその直前の第一のタイプの信号エッジとの間の第五の時間期間は、第二の通信装置1420の第一の送信データ信号1406に制御シンボル指示子をエンコードするために、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い。第七の信号エッジと第八の信号エッジの間の第六の時間期間は、アイドル・モードを示す、通信プロトコルの第三の制御シンボルに対応する。

次の適切な時点において、第二の通信装置1420は、第一の伝送リンクを介して第一の通信装置1410へのデータの送信を開始してもよい。すなわち、処理回路1422は、第一のタイプの第九の信号エッジ、第二のタイプの第十の信号エッジ、および第一のタイプの第十一の信号エッジのシーケンスをさらに含むように、第一の送信データ信号1406を生成するように構成されてもよい。第九の信号エッジは、第七の信号エッジと第八の信号エッジの前記少なくとも一つのシーケンスのうちの最後のものに続く。第九の信号エッジと第十の信号エッジは、第一のペイロード・データ・シンボルに対応する第七の時間期間によって分離され、第十の信号エッジと第十一の信号エッジは、第二のペイロード・データ・シンボルに対応する第八の時間期間によって分離される。第七の時間期間と第八の時間期間の和は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

よって、処理回路はさらに、第二通信装置1420の第一送信データ信号1406（これは第一通信装置1410にとっては第一の受信データ信号として理解されうる）における第九信号エッジ、第十信号エッジ、および第十一信号エッジのシーケンスを決定するように構成されてもよい。さらに、復調回路はさらに、信号エッジ間のそれぞれの時間期間に基づいて、第一および第二のペイロード・データ・シンボルを決定するように構成されてもよい。

第一の通信装置1410と第二の通信装置1420は、さらに、両方の通信装置を結合する二つ以上の伝送リンク上のデータ・フローの方向を反転させることができてもよい。図14aに示されるように、両方の通信装置1410および1420のインターフェース回路1411および1421は、それぞれ、他方の通信装置と通信するために第四の伝送リンク1404に結合するように構成されてもよい。

すなわち、第二の通信装置1420のインターフェース回路1421はさらに、第四の伝送リンク1403を介して、第一の通信装置1410から第三の受信データ信号を受信するように構成されてもよい。第三の受信データ信号は、第一の通信装置1410の第三の送信データ信号として理解されうる。上述したことと同様に、処理回路1422はさらに、第三の受信データ信号内の第一のタイプの第十二の信号エッジ、第二のタイプの第十三の信号エッジ、および第一のタイプの第十四の信号エッジのシーケンスを決定するように構成されてもよい。さらに、復調回路1423はさらに、第十二の信号エッジと第十三の信号エッジとの間の第九の時間期間がペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定し、第十三の信号エッジと第十四の信号エッジとの間の第十の時間期間が所定の時間期間に対応する場合に、第一の制御シンボルを決定するように構成されてもよい。第四の伝送リンク1404を介して第一の制御シンボルを受信することに応答して、インターフェース回路1422は、第四の伝送リンク1410を介して第一の通信装置1410に第三の送信データ信号を出力するように構成されてもよい。よって、データ・フローの方向は、追加的に、第四の伝送リンク1404上で反転されうる。

よって、第一の通信装置1410のインターフェース回路1411はさらに、第四の伝送リンク1404を介して、第二の通信装置1420のための第三の受信データ信号（これは第一の通信装置1410の第三の送信データ信号として理解されうる）を出力するように構成されてもよい。処理回路1412はさらに、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い時間期間および通信プロトコルの第一の制御シンボルに対応する時間期間によって分離された信号エッジのシーケンスとを含むように、第三の受信データ信号を生成するように構成されてもよい。

上述のように、第二の通信装置1420は、反転デリミタを受信する前に、第一の伝送リンク1401を介してペイロード・データを受信してもよい。たとえば、処理回路1422は、第一のデータ送信信号1405（これは第二の通信装置1420にとっては第一のデータ受信信号として理解されうる）における第一のタイプの第十五の信号エッジ、第二のタイプの第十六の信号エッジ、および第一のタイプの第十七の信号エッジのシーケンスを決定するように構成されてもよい。ペイロード・データが時間的に反転デリミタの前にあるため、第十七の信号エッジは第一の信号エッジより前にある。復調回路はさらに、第十五の信号エッジと第十六の信号エッジとの間の第十一の時間期間に基づいて第三のペイロード・データ・シンボルを決定し、第十六の信号エッジと第十七の信号エッジとの間の第十二の時間期間に基づいて第四のペイロード・データ・シンボルを決定するように構成される。

よって、第一の通信装置1410の処理回路1412はさらに、第一のデータ送信信号1405に第三および第四のペイロード・データ・シンボルをエンコードするための上述の諸信号エッジを含むように、第一のデータ送信信号1405を生成するように構成されてもよい。換言すれば、第一の通信装置1410の処理回路1412は、第三のペイロード・データ・シンボルおよび第四のペイロード・データ・シンボルに基づいて、上述の諸信号エッジ間の時間期間を調整するように構成されてもよい。第三および第四のペイロード・データ・シンボルを表わす二つの時間期間の和は、STEPプロトコルに従って、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

いくつかの例では、第一の通信装置1410と第二の通信装置1420との間の伝送リンクの一つまたは複数は、差動伝送リンクであってもよい。たとえば、少なくとも第一の伝送リンク1401は差動伝送リンクであってもよい。よって、第一の通信装置1410および第二の通信装置1420は、上述の開示に従って、差動対のデータ送信信号を生成し出力するように構成されてもよい。さらに、第一の通信装置1410および第二の通信装置1420は、上述の開示に従って、差動対のデータ送信信号を受信し復号するように構成されてもよい。

他の復調回路について上述したように、復調回路1413および1423も、通信プロトコルの種々のペイロード・データ・シンボルに対応する時間期間に関する情報および通信プロトコルの種々の制御シンボルに対応する時間期間に関する情報に基づいて、ペイロード・データ・シンボルおよび制御シンボルを決定するように構成されてもよい。

なお、通信装置1410、1420は、上述のようにして反転可能な伝送リンクを介して初期にデータを送信または受信するだけでなくてもよい。通信装置1410、1420は、反転を可能にする一つの伝送リンク上のデータを受信し、同時に反転を可能にする別の伝送リンク上でデータを送信することができる。

いくつかの例では、上述の技術に従って伝送リンク上のデータ・フローの方向の反転を他の通信装置に示すために、二つ以上の制御シンボル（たとえば、カスケードされたデリミタ）が使用されてもよい。

いくつかの例では、制御シンボル（単数または複数）は、代替的に、制御シンボル指示子の前に置かれてもよい。別の通信装置1440にデータを初期に送信するそれに応じた通信装置1430が図14cに示されている。通信装置1430は、図14aに示される通信装置1410と実質的に同一であるが、通信装置間で交換される信号における制御シンボル指示子と制御シンボルの位置が入れ替わっている。

通信装置1430は、他の通信装置1440と通信するために少なくとも第一の伝送リンク1441に結合するように構成されたインターフェース回路1431を備える。インターフェース回路1431はさらに、第一の伝送リンク1441を介して他の通信装置1440に第一の送信データ信号1435を出力するように構成される。

さらに、通信装置1430は、第一の送信データ信号1435を生成するように構成された処理回路1432を備える。第一の送信データ信号1435は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。第一の信号エッジと第二の信号エッジは、伝送リンク上のデータ・フローの方向の反転を示す通信プロトコル（たとえばSTEPプロトコル）の第一の制御シンボルに対応する第一の時間期間によって分離される。第二の信号エッジと第三の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間によって分離される。

装置1410とは対照的に、装置1430は、反転デリミタの終端を示すために制御シンボル指示子を使用する。ここでもまた、第一の伝送リンク上のデータ・フローの方向は、通信装置1430によって効果的に制御されうる。

通信装置1410と同様に、インターフェース回路1431は、第一の伝送リンク1441上のデータ・フローの方向の反転に起因する第一の制御シンボルを出力した後、第一の伝送リンク1401を介して他の通信装置1440から第一の受信データ信号1436を受信するように構成されてもよい。

よって、処理回路1432はさらに、第一の受信データ信号1436内の第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成されてもよい。通信装置1430は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間が、通信プロトコルにおいて定義される所定の時間期間に対応する場合に、他方の通信装置1440による伝送リンク上のデータ・フローの方向の受け取り確認を示す、通信プロトコルの第二の制御シンボルを決定するように構成された復調回路1433をさらに含んでいてもよい。さらに、復調回路1433は、第五の信号エッジと第六の信号エッジとの間の第四の時間期間がペイロード・データ閾値よりも長い場合、制御シンボル指示子を決定するように構成されてもよい。つまり、ここでも、制御シンボル指示子は、デリミタ（ここでは反転受け取り確認デリミタ）の終わりを決定するために使用される。

送信データ信号1445の第三の信号エッジを出力した後、第一の受信データ信号1436を受信する前に、インターフェース回路は、第一の伝送リンク1441を非浮動状態に駆動するように構成されてもよい。図14bに関連して上述したものと同様に、方向反転中の第一の伝送リンク1441の浮動状態が回避されうる。

図14cに示されるように、インターフェース回路1431は、他方の通信装置1440と通信するために、第二の伝送リンク1442に結合するように構成されてもよい。インターフェース回路1431はさらに、第一の伝送リンク1441上のデータ・フローの方向に関係なく、第二の伝送リンク1442を介して、他方の通信装置1440に第二の送信データ信号を出力するように構成されてもよい。

同様に、インターフェース回路1431は、他方の通信装置1440と通信するために第三の伝送リンク1443に結合するように構成されてもよい。インターフェース回路1431はさらに、第一の伝送リンク1441上のデータ・フローの方向に関係なく、第三の伝送リンク1443を介して、他方の通信装置1440から第二の受信データ信号を受信するように構成されてもよい。

換言すれば、各伝送リンクは事実上独立であり、データは前記インターフェースを通じて各伝送リンク上で半非同期的に（semi-asynchronously）伝送されうる。STEPプロトコルはネイティブに非同期なので、これは、各伝送リンク上で正確に同じビットレートを必要とする従来の通信プロトコルとは異なり、異なる伝送リンク上で異なるビットレートを使用することを許容しうる。STEPプロトコルのためのMAC層の回路（論理）は、単に、異なる伝送リンク上の異なる伝搬遅延を解決するだけでよい。

通信装置1410と同様に、通信装置1430は、複数の伝送リンク上のデータ・フローの方向を反転するができてもよい。図14cから分かるように、インターフェース回路1431はさらに、他方の通信装置1440と通信するために第四の伝送リンク1444に結合するように構成される。インターフェース回路1431は、第四の伝送リンク1444を介して他の通信装置1440に第三の送信データ信号を出力するように構成される。よって、処理回路1432はさらに、第一のタイプの第七の信号エッジ、第二のタイプの第八の信号エッジ、および第一のタイプの第九の信号エッジのシーケンスを含むように第四の送信データ信号を生成するように構成される。第七の信号エッジと第八の信号エッジは、通信プロトコルの第一の制御シンボルに対応する第五の時間期間で分離され、第八の信号エッジと第九の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第六の時間期間で分離される。

第一の伝送リンク1441と同様に、通信装置1430は、第四の伝送リンク1444上のデータ・フローの方向を効果的に制御することができる。

上述のように、通信装置1430は、データ・フローの方向が反転される前に、ペイロード・データを他方の通信装置1440に送信してもよい。すなわち、処理回路1432は、第一のタイプの第十の信号エッジ、第二のタイプの第十一の信号エッジ、および第一のタイプの第十二の信号エッジのシーケンスをさらに含むように、第一の送信データ信号1435を生成するように構成されてもよい。第十二の信号エッジは、時間的に第一の信号エッジに先行する。第十の信号エッジと第十一の信号エッジは、第一のペイロード・データ・シンボルに対応する第七の時間期間によって分離され、第十一の信号エッジと第十二の信号エッジは、第二のペイロード・データ・シンボルに対応する第八の時間期間によって分離される。第七の時間期間と第八の時間期間の和は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

なお、通信装置1440は、反転可能な伝送リンクを介して初期にデータを送信するだけでなくてもよい。通信装置1440は、反転を可能にする一つの伝送リンク上のデータを受信し、同時に反転を可能にする別の伝送リンク上でデータを送信することができる。

通信装置1430または通信装置1430の少なくとも回路部分はさらに、通信装置1410（データ信号における制御シンボル指示子位置および制御シンボル位置の交換にしかるべく適応されている）について上述した一つまたは複数の特徴を含んでいてもよい／実装してもよい。

別の通信装置1460から初期にデータを受信する通信装置1450の別の例が図14dに示されている。通信装置1450は、図14aに示される通信装置1420と実質的に同一であるが、通信装置間で交換される信号における制御シンボル指示子と制御シンボルの位置が入れ替わっている。

通信装置1450は、他方の通信装置1460と通信するために少なくとも第一の伝送リンク1461に結合するように構成されたインターフェース回路1451を含む。インターフェース回路1451はさらに、第一の伝送リンク1461を介して、他方の通信装置1460から第一の受信データ信号1456を受信するように構成される。さらに、通信装置1450は、第一の受信データ信号1456内の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路1452を備える。

通信装置1450の復調回路1453は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が通信プロトコルに定義された所定の時間期間に対応する場合に、伝送リンク上のデータ・フローの方向の反転を示す通信プロトコル（たとえば、STEPプロトコル）の第一の制御シンボルを決定するように構成される。復調回路1453は、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が、通信プロトコルにおいて定義されるペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定するようにさらに構成される。

装置1420とは対照的に、装置1450は、反転デリミタの終端を示すために制御シンボル指示子を使用する。ここでもまた、第一の伝送リンク上のデータ・フローの方向の変更は、フリップ・デリミタによって通信装置1450に効果的に通信されうる。

通信装置1420と同様に、インターフェース回路1451は、第一の制御シンボルの受信に応答して、第一の伝送リンク1461を介して、他方の通信装置1460に第一の送信データ信号1455を出力するように構成されてもよい。第一の伝送リンク上のデータ・フローの方向は、今や反転される。

ペイロードを他方の通信装置1460に送信する前に、通信装置1440は、第一の伝送リンク1461上のデータ・フローの反転を受け取り確認してもよい。よって、処理回路1452は、第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを含むように第一の送信データ信号1455を生成するように構成されてもよい。第四の信号エッジと第五の信号エッジは、通信装置1460による伝送リンク上のデータ・フローの方向の受け取り確認を示す通信プロトコルの第二の制御シンボルに対応する第三の時間期間だけ分離される。第五の信号エッジと第六の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第四の時間期間だけ分離される。ここでも、デリミタ（ここでは反転受け取り確認デリミタ）の終わりを決定するために、制御シンボル指示子が使用される。

第六の信号エッジを生成した後、ペイロード・データの開始を示す信号エッジを生成する前に、処理回路1452はさらに、第一の伝送リンク1461が非浮動状態にあるように、第一の送信データ信号1455を生成するように構成されてもよい。図14bに関連して上述したものと同様に、方向反転中の第一の伝送リンク1461の浮動状態が回避されうる。

たとえば、処理回路1452は、第二のタイプの第七の信号エッジと、第六の信号エッジに直接続く第一のタイプの第八の信号エッジとの少なくとも一つのシーケンスを含むように第一の送信データ信号1455を生成するように構成されてもよく、第七の信号エッジとその直前にくる第一のタイプの信号エッジとの間の第五の時間期間は、アイドル・モードを示す通信プロトコルの第三の制御シンボルに対応する。第七の信号エッジと第八の信号エッジの間の第六の時間期間は、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い。換言すれば、処理回路1452は、フル動作（フル・スループット）モードへの高速遷移を可能にするために、第一の伝送リンク1461を引き上げる（pull up）（たとえば、ホットに保つ）ために、第一の送信データ信号1455にアイドル・モードを示す一つまたは複数のデリミタをエンコードしうる。

第一の伝送リンク1461上のデータ・フローの方向の反転後、通信装置1450は、ペイロード・データを他方の通信装置1460に送信してもよい。たとえば、処理回路1452は、第一のタイプの第九の信号エッジ、第二のタイプの第十の信号エッジ、および第一のタイプの第十一の信号エッジのシーケンスを含むよう第一の送信データ信号1455を生成するように構成されてもよい。第九の信号エッジは、第七の信号エッジと第八の信号エッジの前記少なくとも一つのシーケンスのうちの最後のものに続く。第九の信号エッジと第十の信号エッジは、第一のペイロード・データ・シンボルに対応する第七の時間期間によって分離され、第十の信号エッジと第十一の信号エッジは、第二のペイロード・データ・シンボルに対応する第八の時間期間によって分離される。第七の時間期間と第八の時間期間の和は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

通信装置1450は、いくつかの例において、一つまたは複数のさらなる伝送リンクを介して他方の通信装置と通信してもよい。

たとえば、インターフェース回路1451は、他方の通信装置1460と通信するために第二の伝送リンク1462に結合するように構成されてもよい。インターフェース回路1451はさらに、第一伝送リンク1461上のデータ・フローの方向に関係なく、第二の伝送リンク1462を介して、他方の通信装置1460に第二の送信データ信号を出力するように構成されてもよい。

同様に、インターフェース回路1451は、他方の通信装置1460と通信するために第三の伝送リンク1463に結合するように構成されてもよい。インターフェース回路はさらに、第一の伝送リンク1460上のデータ・フローの方向に関係なく、第三の伝送リンク1463を介して、他方の通信装置1460から第二の受信データ信号を受信するように構成されてもよい。

換言すれば、各伝送リンクは事実上独立しており、データは各伝送リンク上で前記インターフェースを通じて半非同期的に伝送されうる。

通信装置1450はさらに、複数の伝送リンク上のデータ・フローの方向を反転させることができてもよい。たとえば、インターフェース回路1451は、他方の通信装置1460と通信するために第四の伝送リンク1464に結合するように構成されてもよい。インターフェース回路1451はさらに、第四の伝送リンク1464を介して、他方の通信装置1460から第三の受信データ信号を受信するように構成されてもよい。処理回路1452はさらに、第一の受信データ信号における第一のタイプの第十二の信号エッジ、第二のタイプの第十三の信号エッジ、および第一のタイプの第十四の信号エッジのシーケンスを決定するように構成されてもよい。よって、復調回路1453は、第十二の信号エッジと第十三の信号エッジとの間の第九の時間期間が第一の所定の時間期間に対応する場合に第一の制御シンボルを決定し、第十三の信号エッジと第十四の信号エッジとの間の第十の時間期間がペイロード・データ閾値よりも長い場合に制御シンボル指示子を決定するようにさらに構成されてもよい。第一の伝送リンク1461についてと同様に、伝送リンク上のデータ・フローの方向の変化は、反転デリミタによって効果的に通信装置1450に通信されうる。

第一の伝送リンク1461について上述したものと同様に、インターフェース回路1451は、第一の制御シンボルの受信に応答して、第四の伝送リンク1464を介して他の通信装置1460に第三の送信データ信号を出力するように構成されてもよい。

なお、通信装置1450は、反転可能な伝送リンクを介してデータを初期に受信するだけではなくてもよい。通信装置1450は、反転を可能にする一つの伝送リンク上のデータを受信し、同時に反転を可能にする別の伝送リンク上のデータを送信してもよい。

通信装置1450または通信装置1450の少なくとも回路部分はさらに、通信装置1420（データ信号における制御シンボル指示子位置および制御シンボル位置の交換にしかるべく適応されている）について上述した一つまたは複数の特徴を含んでいてもよい。

第一の通信装置1480および第二の通信装置1490を備える別の通信システム1470が、図14eに示されている。たとえば、第一の通信装置1480は、通信装置1410および1430について上述したように実装されてもよく、第二の通信装置1490は、通信装置1420および1450について上述したように実装されてもよい。図14eから分かるように、第一の通信装置1480は、第一の半導体ダイ（チップ）に配置されてもよく、第二の通信装置1490は、（異なる）第二の半導体ダイ（チップ）に配置されてもよい。よって、第一の通信装置1480と第二の通信装置1490との間の通信を可能にする三つの伝送リンク1471、1472、および1473は、たとえば、第一の通信装置1480と第二の通信装置1490とを保持するプリント回路基板（PCB）上に配置されてもよく、または、第一の通信装置1480と第二の通信装置1490とを含む半導体パッケージ内に配置されてもよい。あるいはまた、第一の通信装置1480および第二の通信装置1490は、同一の半導体ダイ（チップ）内に配置されてもよく、三つの伝送リンク1471、1472および1473は、半導体ダイ（チップ）内に配置されてもよい。見て分かるように、伝送リンク1471、1472および1473は差動リンクである。たとえば、それらは、通信装置間で差動対のデータ信号を伝送するための二つの伝送線路を備えることができる。

第一の通信装置1480は、伝送リンク1471、1472および1473に結合するためのインターフェース回路1481を備える。同様に、第二通信装置1490は、伝送リンク1471、1472、および1473に結合するためのインターフェース回路1491を備える。図14eに示されるように、第二の伝送リンク1472は、（恒久的に／連続的に）第二の通信装置1490から第一の通信装置1480へデータを送信するために使用される。第三の伝送リンク1473は、（恒久的に／連続的に）第一の通信装置1480から第二の通信装置1490へデータを送信するために使用される。第一の伝送リンク1471上のデータ・フローの方向は、入れ換え／反転されてもよい。

よって、インターフェース回路1481は、第一の伝送リンク1471および第三の伝送リンク1743に結合するように構成された送信回路1481-1を含む。送信回路1481-1は、第三の伝送リンク1473および任意的には第一の伝送リンク1471を介して、送信データ信号を第二の通信装置1490に出力するように構成される。図14eに示されるように、送信回路1481-1は、たとえば、送信データ信号（たとえば、図14eの例におけるような差動信号対、または代替的なシングルエンドの実装におけるシングルエンド信号）を伝送リンクに出力するように構成された（電力）増幅器を含んでいてもよい。

さらに、インターフェース回路1481は、第一の伝送リンク1471および第二の伝送リンク1472に結合するように構成された受信回路1481-2を含む。受信回路1481-2は、第二の伝送リンク1472および任意的には第一の伝送リンク1471を介して、第二の通信装置1490から受信データ信号を受信するように構成される。図14eに示されるように、受信回路1481-2は、たとえば、伝送リンクからの受信データ信号（たとえば、図14eの例におけるような差動対の信号、または代替的なシングルエンドの実装におけるシングルエンド信号）を増幅するための（演算）増幅器を含んでいてもよい。

第二通信装置1490のインターフェース回路1491は、送信回路1491-1および受信回路1491-2を含む同様の仕方で実装される。

処理回路および復調回路の上述した機能は、通信装置の制御回路1482、1492によって図14eに示される。

図14eに示されるように、第一の伝送リンク1471上のデータ・フローの方向をいつ反転させるかについての決定は、上位層によって行なわれてもよい。たとえば、専用の有限状態機械1475が、第一の伝送リンク1471上のデータ・フローの方向を決定し、通信装置の制御回路1482および1492にしかるべき制御信号を提供してもよい。

換言すれば、図14eは、三つの伝送リンクを有する状況を示す。たとえば、それらの伝送リンクのうちの二つは、初期には方向Aで動作し（たとえば、伝送リンク1471および1473）、一方、第三の伝送リンクは、初期には、反対方向Bで動作する（たとえば、伝送リンク1472）。伝送リンク1471がデータ・フローの方向を方向Bに変える必要（需要／要求）がある場合、伝送リンク1471は、データの転送を停止し、データ・フローの方向を反転させ、方向Bでデータの転送を開始する。

伝送リンク上のデータ・フローの方向を反転させることに関する上記の諸側面のいくつかを要約するために、図14fは、通信装置の通信方法1400fの一例を示す。通信方法1400fは、他の通信装置と通信するための第一の伝送リンクを介して、他の通信装置に第一の送信データ信号を出力すること1402fを含む。さらに、通信方法1400fは、第一の送信データ信号を生成すること1404fを含む。第一の送信データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。第一の信号エッジと第二の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第一の時間期間によって分離され、第二の信号エッジと第三の信号エッジは、伝送リンク上のデータ・フローの方向の反転を示す通信プロトコルの第一の制御シンボルに対応する第二の時間期間によって分離される。

任意的に、通信方法1400fはさらに、第一の制御シンボルを出力した後に、第一の伝送リンクを介して、他方の通信装置から第一の受信データ信号を受信すること1406fをさらに含んでいてもよい。

方法1400fのさらなる詳細および諸側面は、提案される技術または上記の一つまたは複数の例（たとえば、図14aおよび14b）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

通信装置のための通信方法1400gの別の例が図14gに示される。通信方法1400gは、他の通信装置と通信するための第一の伝送リンクを介して、他の通信装置に第一の送信データ信号を出力すること1402gを含む。さらに、通信方法1400gは、第一の送信データ信号を生成すること1404gを含む。第一の信号エッジと第二の信号エッジは、伝送リンク上のデータ・フローの方向の反転を示す通信プロトコルの第一の制御シンボルに対応する第一の時間期間によって分離され、第二の信号エッジと第三の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間によって分離される。

任意的に、通信方法1400gは、第一の制御シンボルを出力した後に、第一の伝送リンクを介して、他方の通信装置から第一の受信データ信号を受信すること1406gをさらに含んでいてもよい。

方法1400gのさらなる詳細および諸側面は、提案される技術または上記の一つまたは複数の例（たとえば、図14c）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

通信装置のための通信方法1400hのさらなる一例が図14hに示されている。通信方法1400hは、他の通信装置と通信するための第一の伝送リンクを介して、他の通信装置から第一の受信データ信号を受信すること1402hを含む。さらに、通信方法1400hは、第一の受信データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定すること1404hを含む。通信方法1400hはさらに、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が通信プロトコルにおいて定義されるペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定すること1406hを含む。さらに、通信方法1400hは、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が、通信プロトコルで定義された所定の時間期間に対応する場合に、伝送リンク上のデータ・フローの方向の反転を示す通信プロトコルの第一の制御シンボルを決定すること1408hを含む。

任意的に、通信方法1400hはさらに、第一の制御シンボルの受信に応答して、第一の伝送リンクを介して他方の通信装置に第一の送信データ信号を出力すること1410hを含んでいてもよい。

方法1400hのさらなる詳細および諸側面は、提案される技術または上記の一つまたは複数の例（たとえば、図14aおよび14b）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図14iは、通信装置のための通信方法1400iの別の例を示す。通信方法1400iは、他の通信装置と通信するための第一の伝送リンクを介して、他の通信装置からの第一の受信データ信号を受信すること1402iを含む。さらに、通信方法1400iは、第一の受信データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定すること1404iを含む。さらに、通信方法1400iは、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が通信プロトコルで定義された所定の時間期間に対応する場合に、伝送リンク上のデータ・フローの方向の反転を示す通信プロトコルの第一の制御シンボルを決定すること1406iを含む。さらに、通信方法1400iは、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が通信プロトコルで定義されるペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定すること1408iを含む。

任意的に、通信方法1400iはさらに、第一の制御シンボルの受信に応答して、第一の伝送リンクを介して他方の通信装置に第一の送信データ信号を出力することを含んでいてもよい。

方法1400iのさらなる詳細および諸側面は、提案される技術または上記の一つまたは複数の例（たとえば、図14d）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図14a〜14iに関連して上述したように、STEPプロトコルは、二つの信頼性が高い、一意的なデリミタ、すなわち、反転デリミタおよび反転受け取り確認デリミタを使用してもよい。STEPプロトコルについては、いくつかの伝送リンクは、同一セットの伝送線について、送信および受信回路ブロックを実装（使用）してもよい。たとえば、STEPプロトコルに基づく、より上位レベルのエンティティが、一つまたは複数の伝送リンク上のデータ・フローの方向を反転することを決定し、方向反転を実行するよう回路をトリガーしてもよい。さらに、STEPプロトコルに従った受信機のいくつかの例は、浮動状態の伝送リンクを残さない。STEPプロトコルによる通信システムの送信側が、データ・フローの方向を反転させるとき、送信側は反転デリミタを送り、データの送信を停止し、受信モードに変更することができる。よって、受信側は、方向反転の検出時にその送信モードをアクティブ化し、反転受け取り確認デリミタを送ってもよい。いくつかの例において、方向反転は、常に、送信側によって伝送リンク・レベルで開始されうる。

消費電力は、通信インターフェース（たとえば、シリアル・インターフェース）についてのKPI（Key Performance Indicator［キーパフォーマンス指標］）である。電力効率の良い回路とは別に、電力消費は、専用の電力状態によって最適化されうる。一方の電力状態から他方の電力状態に変更するときに回路がオンまたはオフされる場合、高速で効率的なオン／オフが望まれる。以下では、通信インターフェース（たとえばSTEPプロトコルに基づく）ののための電力状態スキームであって、通信インターフェースのエネルギー効率の良い動作と、電力状態間の高速遷移とを許容しうるものが、図15a〜図15dに関連して記述される。

図15aは、データ信号1501を生成するための装置1500の例を示す。装置1500は、データ信号1501を伝送リンク1505に出力するように構成された出力インターフェース回路1510を含む。さらに、装置1500は、データ信号1501を生成するように構成された処理回路1515（たとえば、DTC）を含む。データ信号1501は、少なくとも、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

異なる電力モード（電力状態）における装置1500の例示的な動作が、図15bに関連して以下に説明される。図15bは、可能な電力モードおよびかかる電力モード間の可能な遷移を示す状態図を示している。電力モードは、装置1500についての異なる動作モードとして理解されうる。

第一の動作モード1531では、処理回路1515は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間を、通信プロトコル（たとえば、STEPプロトコル）に従って送信される第一のペイロード・データ・シンボルに対応する時間期間になるよう調整し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間を、通信プロトコルに従って送信される第二のペイロード・データ・シンボルに対応する時間期間になるよう調整するように構成される。すなわち、処理回路1515は、第一の動作モード1531では、データ信号1501にペイロード・データを時間エンコードするように構成される。第一の時間期間と第二の時間期間の和は、STEPプロトコルに従った第一の動作モード1531において、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。よって、第一の動作モードは、データを転送するための高速モード、フル・スループット・モード、またはフル動作モードとして理解されうる。たとえば、装置1500は、第一の動作モードにおいて、2GHz〜6GHzの間の周波数を示すようにデータ信号1501を生成してもよい。しかしながら、いくつかの例では、より高い周波数（たとえば、10GHz、12GHz、20GHzまたはそれ以上）が使用されてもよい。

送信のためにデータが存在しない、またはデータがほとんどない場合、装置1500は、第二の動作モード1532に移行してもよい。第二の動作モード1532では、処理回路1515は、データ信号1501に制御シンボル指示子をエンコードするために、第一の時間期間を、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長くなるように調整し、第二の時間期間を、アイドル・モードを示す通信プロトコルの制御シンボルに対応する時間期間に調整するように構成される。あるいはまた、処理回路は、第二の時間期間を、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長くなるように調整し、第一の時間期間を、アイドル・モードを示す通信プロトコルの制御シンボルに対応する時間期間に調整するように構成されてもよい。換言すれば、処理回路1515は、第二の動作モード1532において、アイドル・モードを示すデリミタをデータ信号1501にエンコードするように構成される。上述のように、アイドル・デリミタ（単数または複数）をデータ信号1501にエンコードすることにより、伝送リンク1505をホットに保つとともに、同時に、処理回路1515の（よって装置1500の）の活動を、第一の動作モード1531と比較して低減することができる。たとえば、装置1500は、第二の動作モードにおいて100MHz〜400MHzの間（たとえば、約200MHz）の周波数を示すようにデータ信号1501を生成してもよい。よって、第二の動作モードは、第一の低電力モード（first low power mode、LPH1）として理解されうる。

処理回路1515は、伝送リンクをホットに保つために、第二の動作モードにおいて、複数のアイドル・デリミタをデータ信号1501にエンコードしてもよい。よって、第二の動作モードにおいて、処理回路1515は、第三の信号エッジの直後にくる、第二のタイプの第四の信号エッジと、第一のタイプの第五の信号エッジとの少なくとも一つのシーケンスをさらに含むように、データ信号1501を生成するように構成されてもよい。第四の信号エッジと、その直前にくる第一のタイプの信号エッジとの間の第三の時間期間、または第四の信号エッジと第五の信号エッジとの間の第四の時間期間は、データ信号1501に制御シンボル指示子をエンコードするために、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い。第四の時間期間または第三の時間期間は、それぞれアイドル・モードを示す、通信プロトコルの制御シンボルに対応する。

ある動作モードから別の動作モードへの移行（異なる電力状態間の移行）は、装置1500の制御回路1520によって制御されてもよい。たとえば、制御回路1520は、送信されるデータの量が第一の閾値を下回る場合に第一の動作モードから第二の動作モードに変化するように、および送信されるデータの量が第一の閾値を上回る場合に第二の動作モードから第一の動作モードに変化するように、装置1500の回路を制御するように構成されてもよい。第一の閾値は任意に選択されてよい。たとえば、制御回路1520は、送信されるべきデータがない場合（たとえば、送信データサイズがゼロ）、装置1500の回路を制御して、第二の動作モードに変化させてもよい。たとえば、制御回路1520は、送信されるべきデータを記憶するバッファの充填レベルをモニタリングしてもよい。バッファが空（empty）の場合、または充填レベルが別の閾値を下回る場合、制御回路1520は、伝送リンク1505を通じてアイドル・デリミタ（単数または複数）を送信するために、装置1500の回路を制御して、第二の動作モードに変化させてもよい。バッファがもはや空でないか、または前記別の閾値を超える場合、制御回路1520は、装置1500の回路を制御して、フル・スループット・モード（たとえば、第一の動作モード）に戻してもよい。

換言すれば、システムは、高スループット・データを転送するための高速モード（状態）を有していてもよい。しかしながら、たまたま転送すべきデータがない場合には、システムは、低周波数で一意的なシンボル（たとえば、アイドル・デリミタ）を送信することによって、これらの（短い）アイドル時間の間、エネルギーを節約してもよい。第一の低電力モードは、低レートでラインをアクティブに維持することによって、システムを、送信に再開する準備ができた状態に保つことを可能にしうる。たとえば、第一の動作モード1531から第二の動作モード1532への移行にかかるのは5ナノ秒（ns）未満（たとえば1ns）であってもよく、第二の動作モードから第一の動作モードへの移行にかかるのは、20ns未満（たとえば10ns）であってもよい。

装置1500はさらに、伝送リンク1505に差動式にデータを出力するようにさらに構成されてもよい。すなわち、処理回路1515はさらに、データ信号1501に対して反転された第二のデータ信号を生成するように構成されてもよい。さらに、出力インターフェース回路1510は、第二のデータ信号を伝送リンク1505に出力するように構成されてもよい。よって、伝送リンク1505は、第一のデータ信号1501および第二のデータ信号のための二つの伝送線路を含む差動伝送リンクであってもよい。

以下の図21に関連してより詳細に説明されるように、出力インターフェース回路1510は、装置1500をデータ信号1501の受信機にDC結合するために、グラウンドおよび（差動）伝送リンク1505に結合するように構成されてもよい。受信機は供給電圧に結合される。換言すれば、出力インターフェース回路1510は、受信機とグラウンドとの間に結合され、一方、受信機は、出力インターフェース回路1510と供給電圧との間に結合される。この構成は、第一の低電力モード（すなわち、前記の第二の動作モード1532）と比較して低下した電力消費の第二の低電力モード（LPH2）、すなわち、第三の動作モード1533を可能にしてもよい。たとえば、第三の動作モードでは、出力インターフェース回路1510は、図21に関連してのちに詳細に説明するように、受信機をグラウンドから切り離すことによって、受信機の電源を切るように構成されてもよい。さらに、処理回路1515は、第三の動作モードにおいて非アクティブ化されて、伝送リンク1505を通じた伝送がないようにされてもよい。第三の動作モード1533では、装置1500（送信機として理解されうる）は、受信機からの電流をシンクすることを事実上止める。受信機は一種のスタンバイ・モードにされる。よって、装置1500が送信を再開する（たとえば、受信機からの電流をシンクする）まで、伝送リンクを通じた伝送は行なわれない。よって、第三の動作モード1533への出入りのために、受信機によるさらなるアクションは要求されない。

第三の動作モードにおいては装置1500の回路が非アクティブ化され、受信機が非アクティブ化されるので、第二の動作モード1532から第三の動作モードへの移行、およびその逆は、第一の動作モード1531と第二の動作モード1532との間の移行よりも長い時間がかかることがありうる。しかしながら、第二の動作モード1532と比較して、第三の動作モード1533では、より多くの電力が節約されうる。換言すれば、より長い出口レイテンシー（たとえば、約100ns）と引き換えに、第三の動作モード1533においては、より多くの電力が節約されうる。よって、装置1500はたとえば、より長い（所定の）期間にわたって何のデータも送信されない場合に、第三の動作モード1533で動作させられてもよい。

制御回路1520は、たとえば、送信されるデータ量が第二の閾値（第一の閾値とは異なっていてもよい）を下回る場合に、装置1500の回路を制御して、第二の動作モード1532から第三の動作モード1533に変化させるように構成されてもよい。上述のように、制御回路1520は、受信された制御信号（ALLOW_DIS）が、第三の動作モード1533が有効にされていることを示す場合に、装置1500の回路を制御して、第二の動作モード1532から第三の動作モード1533に変化させるだけであってもよい。たとえば、制御信号は、所定の閾値時間にわたって何のデータも送信されない場合に、第三の動作モード1533が有効にされることを示してもよい。

逆に、制御回路1520は、送信されるべきデータ量が第二の閾値を超える場合、または制御信号が第三の動作モード1533が無効にされていることを示す場合に、装置1500の回路を制御して、第三の動作モード1533から第二の動作モード1532に戻るように変化させるよう構成されてもよい。たとえば、制御回路1520は、送信されるべきデータを記憶するバッファの充填レベルをモニタリングしてもよい。バッファが空の場合、または充填レベルが別の閾値を下回り、制御信号が第三の動作モード1533が有効にされていることを示す場合、より深い省電力モードに移行するために、制御回路1520は、装置1500の回路を制御して、第三の動作モードに変化させてもよい。バッファがもはや空でないか、または前記別の閾値を超える場合、および／または制御信号が第三の動作モード1533が無効にされていることを示す場合、制御回路1520は、装置1500の回路を制御して、第二の動作モード1532に戻るよう変化させてもよい。

図21に関連して後述するように、出力インターフェース回路1510は、第三の動作モード1533において（差動）伝送リンク1505に高いインピーダンスを呈するように構成されてもよい。よって、伝送リンク1505が差動伝送リンクである場合、差動伝送リンク1505の両方の伝送線は、第三の動作モード1533の間、同じ信号レベル（たとえば、高）である――これは、差動伝送リンク1505の伝送線が差動的に交互する（differentially alternating）第一および第二の動作モード1531、1532とは反対である。

さらに、第三の動作モード1533から第二の動作モード1532に変化するとき、出力インターフェース回路1510は、受信機をグラウンドに再結合することによって、受信機に電力を供給するように構成されてもよい（より詳細には、下記の図21の説明を参照されたい）。

さらに、装置1500は、別の深い電力節約モード（すなわち、第四の動作モード1534）に進むために完全にオフにされてもよい。制御回路1520は、第四の動作モード1534において、当該装置の回路を非アクティブ化1534するように構成されてもよい。出力インターフェース回路は、第四の動作モード1534において、（差動）伝送リンク1505に高いインピーダンスを呈するように構成されてもよい。

たとえば、制御回路1520は、送信されるデータ量（たとえば、送信データ・サイズ）が第三の閾値を超える場合、または制御信号が第四の動作モード1534が無効にされていることを示す場合、装置1500の回路を制御して、第四の動作モード1534から第二の動作モード1532に戻らせるように構成されてもよい。

逆に、制御回路1520は、送信されるデータ量が第三の閾値を下回る場合に、装置1500の回路を制御して、第二の動作モード1532から第四の動作モード1534に変化させるように構成されてもよい。さらに、制御回路1520は、制御信号が、第四の動作モード1534が有効にされていることを示す場合に、第二の動作モード1532から第四の動作モード1534に変化するように、装置1500の回路のみを制御するように構成されてもよい。

たとえば、制御回路1520は、送信されるべきデータを記憶するバッファの充填レベルをモニタリングしてもよい。バッファが空の場合、または充填レベルが別の閾値を下回り、制御信号が第四の動作モード1534が有効にされていることを示す場合、制御回路1520は、より深い省電力モードに移行するために、装置1500の回路を制御して、第四の動作モードに変化させてもよい。バッファがもはや空でないか、または前記別の閾値を上回る場合、および／または制御信号が第四の動作モード1534が無効にされていることを示す場合、制御回路1520は、装置1500の回路を制御して、第三の動作モード1533に戻してもよい。

換言すれば、制御回路1520は、（電力を節約するために、またはデータ転送が行なわれないために）リンクの電源を切ることを選択してもよく、装置1500を無効状態にしてもよい。さらに、第四の動作モード1534への移行は、専用のデリミタを使って、データ信号1501によって受信機に信号伝達されてもよい。たとえば、第二の動作モード1532から第四の動作モード1534に変化するとき、処理回路1515は、第一のタイプの第六の信号エッジ、第二のタイプの第七の信号エッジ、および第二のタイプの第八の信号エッジのシーケンスを含むように、データ信号1501を生成するように構成されてもよい。第六信号エッジと第七信号エッジは第五の時間期間で分離され、第七信号エッジと第八信号エッジは第六の時間期間で分離される。第五の時間期間または第六の時間期間は、制御シンボル指示子をデータ信号1501にエンコードするために、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い。第六の時間期間または第五の時間期間は、それぞれ第四の動作モード1534への切り替えを示す、通信プロトコルの制御シンボルに対応する。いくつかの例において、第四の動作モード1534への切り替えを示すために、二つ以上の制御シンボル（たとえば、カスケードされたデリミタ）が使用されてもよい。

上述の動作モードは、種々の電力消費および種々の出口レイテンシーを示す。しかしながら、電力消費が低いほど、出口レイテンシーは長くなる。第一の動作モードは、数ギガビット毎秒のビットレートでSTEPプロトコルに従って通信を許容しうる。たとえば、この超高帯域幅モードは、かなり大きな転送バースト単位を送信するために使用されてもよい。しかしながら、いくつかのアプリケーションは、データの小さな単位（たとえば、1バイトまたは2バイト）のみを転送することを要求する。他のアプリケーションは、これら二つの極端なデータ転送の間のミックスを要求する。

STEPプロトコルまたは他の任意の通信プロトコルのレガシー・モード（すなわち、第一動作モード1531）を比較的少量のデータのための低い帯域幅しか必要ない（たとえば、転送される必要があるのが数バイトのみ）アプリケーションのためにを使用することは、転送されるビット当たりきわめて多量のエネルギーが消費されるので、かなり非効率的である。さらに、STEPプロトコルまたは他の任意の通信プロトコルの高速モードへの移行および低電力モードの一つへの戻りは、データ転送自身よりも（はるかに）長い時間がかかることがある。たとえば、1マイクロ秒毎に16ビットが転送され（すなわち、16Mビット/秒のデータレートが要求される）、低電力モードから高速モードへの出口レイテンシーが1マイクロ秒を要する場合、通信インターフェースは常時高速モードに留まる必要があり、よって、そのようなアプリケーションにとっては比較的非効率的である。

そのようなアプリケーションについての効率を高めることを可能にするために、装置1500はさらに、第五の動作モード1535をサポートしてもよい。上述のように、第五の動作モード1535は、少量のデータを送信するために使用されてもよい。したがって、制御回路1520は、送信データ・サイズ（送信されるべきデータ量）が第四の閾値を下回る場合に、装置1500の回路を制御して、第四の動作モード1534から第五の動作モード1535に変化させてもよい。第四の閾値は任意に選択されてよい（たとえば、ある種のアプリケーションについては、単位時間当たりに送信されるデータ量に基づいて）。電力を節約するために、制御回路1520は、（第四の閾値よりも少量の）データを送信した後に、第五の動作モード1535から第四の動作モードに戻るように、装置1500の回路を制御するように構成されてもよい。よって、装置1500は、より大量のデータが送信される場合に、第四の動作モード1534から第一の動作モード1531（高速モード）に変化するだけであってもよい。

第五の動作モードでは、制御回路1520は、第一の動作モード1531におけるデータ信号1501よりも低い帯域幅を示す低帯域幅データ信号1502を生成するように構成された別の（第二の）処理回路1525をアクティブ化するように構成される。さらに、制御回路1520は、第四の動作モード1534の間に以前に非アクティブ化された出力インターフェース回路1510をアクティブ化するように構成される。

装置1500が第五動作モード1535で動作していることを受信機に信号伝達するために、差動伝送リンク1505の伝送線上の信号レベルが使用されてもよい。たとえば、出力インターフェース回路1510は、所定の期間（たとえば、100ns、200ns、または300ns）にわたって差動伝送リンク1505の両方の伝送線に、所定の信号レベル（たとえばグラウンド）を出力するように構成されてもよい。定義された信号レベルを差動伝送リンク1505に出力した後、出力インターフェース回路1510は、低帯域幅データ信号1502を伝送リンク1505に出力するようにさらに構成されてもよい。換言すれば、第五の動作モード1535の開始を受信機に信号伝達するために、差動伝送リンク1505の伝送線上の所定の信号レベルが、出力インターフェース回路1510によって駆動されてもよい。

第五の動作モードでは、出力インターフェース回路1510はさらに、送信の終わり（たとえば、第四の動作モード1534への復帰）を受信機に信号伝達するために、低帯域幅データ信号1502を出力した後の第二の所定の期間にわたって、グラウンドを差動伝送リンク1505に出力するように構成されてもよい。よって、装置1500からそれ以上のデータ・トラフィックが期待されないので、受信機は、（深い）スリープ・モードに移行することを可能にされてもよい。

第五の動作モード1535における低帯域幅データ信号1502の帯域幅は、第一の動作モード1531におけるデータ信号1505の帯域幅よりも（はるかに）低い。第五の動作モード1535における低帯域幅データ信号1502の帯域幅は、たとえば、第一の動作モード1531におけるデータ信号1501の帯域幅の少なくとも10、15または20分の1の低さでありうる。たとえば、第一の動作モード1531におけるデータ信号1501の帯域幅が20Gbit/secである場合、第五の動作モード1535における低帯域幅データ信号1502の帯域幅は、100Mbit/secであってもよい。

第五の動作モード1535における低帯域幅データ信号1502の減少した帯域幅は、データ信号1501と比較してより緩和された、低帯域幅データ信号1502内の信号エッジについての上昇および下降時間（たとえば、100Mbit/秒の帯域幅について3〜5ナノ秒の上昇／下降時間）を駆動することを許容しうる。よって、第五の動作モード1535における装置1500の電力消費は、第一の動作モード1531における消費電力よりも（はるかに）低いことがありうる。

第四の動作モード1534から第五の動作モード1535への、およびその逆の移行は、高速（たとえば、200ns以下）であってもよい。第四の動作モード1534から第五の動作モード1535への、およびその逆の移行は、第四の動作モード1534から第二の動作モード1532を介して第一の動作モード1531への変化よりもはるかに速いことがありうる。たとえば、第四の動作モード1534から第二の動作モード1532を介した第一の動作モード1531への変化は、第四の動作モード1534から第五の動作モード1535への変化よりも、少なくとも5倍、10倍、または15倍長い時間を要しうる。

24ビットのデータが送信されると仮定すると、データを送信する完全なサイクルは、たとえば、第五の動作モード1535における100Mbit/secの伝送レート（低帯域幅データ信号1502の帯域幅）のための640nsと、第四の動作モード1534から第五の動作モード1535へおよびその逆の200nsの移行時間とがかかることがある。すなわち、37.5Mbit/secの等価帯域幅が伝送リンク1505を通じて伝送されてもよい。第四の動作モード1534から第二の動作モード1532へ変化するための時間は、たとえば2.5マイクロ秒であってもよく、第二の動作モード1532から第一の動作モード1531へ変化するための時間は、たとえば10nsであってもよい。よって、第四の動作モード1534から第一の動作モード1531に変化するための時間は、すでに、第四の動作モード1534から第五の動作モード1535に移行し、第五の動作モード1535においてデータを送信し、第四の動作モード1534に戻るための時間よりも長い。よって、少量のデータを送信するために第五の動作モード1535を使用することにより、装置1500は、第四の動作モード1534に、より頻繁におよび／またはより長い時間留まることが可能になりうる。よって、装置1500の電力消費が低減され、装置1500の電力効率が増加されうる。

よって、第五の動作モード1535は、低電圧汎用（Low Voltage General Purpose、LVGP）モードまたは半汎用入力出力（semi General Purpose Input Output）モードとして理解されうる。すなわち、時折少量のデータが信号伝達されるべきである場合、システムを覚醒させて高速モードを使用する代わりに（これは小さなデータについては非効率的）、該小さなデータ・ペイロードを転送するためにLVGP状態が使用されてもよい。その効率および高速のオン／オフ時間のためである。

いくつかの例では、前記別の処理回路1525は、第一の動作モード1531においてデータ信号1501を生成するために処理回路1515が使用するものとは異なる変調方式を使用して、低帯域幅データ信号1502を生成するように構成されてもよい。たとえば、処理回路1525は、信号の信号エッジにデータを時間エンコードするのとは別の変調方式を使用してもよい。たとえば、処理回路1525は、振幅変調、別の位相変調方式、または振幅変調と位相変調の組み合わせを使用してもよい。

第五の動作モード1535において、出力インターフェース回路1510は、たとえば、低帯域幅データ信号1502を差動伝送リンク1505の一方の伝送線に出力し、クロック信号を差動伝送リンク1505の他方の伝送線に出力するように構成されてもよい。たとえば、クロック信号は、デュアルデータレート（Dual Data Rate、DDR）クロック信号またはシングルデータレート（Single Data Rate、SDR）クロック信号であってもよい。あるいはまたは、前記別の処理回路1525は、二つのシングルエンドの低帯域幅信号が差動伝送リンク1505の伝送線路を通じて伝送されるように、第二の低帯域幅データ信号を生成するように構成されてもよい。差動信号と比較したシングルエンド信号の免疫性〔イミュニティー〕の低下は、第一の動作モード1531におけるデータ信号1501と比較して、低帯域幅データ信号の減少した帯域幅によって埋め合わされうる。

いくつかの例では、装置1500は、第五の動作モード1535においても、データを差動的に送信してもよい。たとえば、前記別の処理回路1525は、低帯域幅データ信号1502に対して反転される第二の低帯域幅データ信号を生成するように構成されてもよい。よって、出力インターフェース回路1510は、低帯域幅データ信号1502および第二の低帯域幅データ信号を差動伝送リンク1505に出力するように構成されてもよい。

示されるように、装置1500はさらに、オフ状態、すなわち、第六の動作モード1536に駆動されうる。たとえば、装置1500に電力を供給するとき、装置1500は、低エネルギーの第四の動作モード1534に進む前に、まずオフ状態に進んでもよい。オフ状態では、装置1500（またはSTEPインターフェース全体）は、外部コマンド（制御信号）に基づいてリセット／シャットダウンされる。

さらに、装置1500がその受信モードを変更できるようにするために、伝送リンク1505上のデータ・フローの方向をフリップさせる（反転させる）ときに、第七の動作モード1537が使用されてもよい。

データ信号を生成するための装置1500（通信インターフェースの送信側）に加えて、受信側も電力スキームに従って動作してもよい。これは、図15bおよび図15cに関連して以下に説明される。図15cは、データ信号1541をデコードするための装置1540の例を示す。装置1540は、伝送リンク1545からデータ信号1541を受信するように構成されたインターフェース回路1550を含む。さらに、装置は、データ信号1541内の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路1555（たとえば、TDC）を備える。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

装置1540はさらに、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路1560を備える。第一のデータおよび第二のデータがペイロード・データ・シンボルである場合、第一の時間期間と第二の時間期間の和は、STEPプロトコルに従って、10^-7s、10^-8s、10^-9s、10^-10s、10^-11s、または10^-12s未満であってもよい。

装置1540の動作モード（電力モード）は、制御回路1565によって制御される。制御回路1565は、第一のデータおよび第二のデータが通信プロトコル（たとえば、STEPプロトコル）に従うペイロード・データ・シンボルである場合、第一の動作モード1531で動作するように装置1540の回路を制御するように構成される。さらに、制御回路1565は、第一のデータと第二のデータが、制御シンボル指示子と、アイドル・モードを示す通信プロトコルの制御シンボルである場合、第二の動作モード1532で動作するように装置1540の回路を制御するように構成される。

上述のように、復調回路1560は、データ信号1541の第一ないし第三の信号エッジの間の諸時間期間に基づいて、アイドル・モードを示すデリミタを決定してもよい。たとえば、復調回路1560は、第一の時間期間または第二の時間期間が通信プロトコルにおいて定義されるペイロード・データ閾値よりも長い場合、第一のデータまたは第二のデータが制御シンボル指示子であると判断するように構成されてもよい。さらに、復調回路1560は、第一の時間期間または第二の時間期間が通信プロトコルに定義された所定の期間に対応する場合に、第一のデータまたは第二のデータがアイドル・モードを示す通信プロトコルの制御シンボルであると判断するように構成されてもよい。

データ信号1541は、第二の動作モードでは、第一の動作モードにおけるよりも低いレートで生成される（上記参照）。よって、装置1540は、電力を節約するために、より低いレートで動作してもよい。よって、制御回路1565は、第二の動作モードでは第一の動作モードにおけるよりも低いレートで動作するように、装置1540の回路を制御するように構成されてもよい。装置1500と同様に、装置1540は、第二の動作モードにおいて電力を節約しうるが、同時に、低レートでアイドル・デリミタをデコードすることによってホット保たれ、そのため装置1540は低いレイテンシーで第一の動作モード1531に抜けることができる。換言すれば、装置1540は、低いレイテンシーで高速モードに復帰することができるように、低レートでアクティブに保たれる。

装置1540はさらに、（少なくとも第一および／または第二の動作モード1531、1532においては）差動入力信号を処理するように構成されてもよい。すなわち、インターフェース回路1550は、データ信号1541に対して反転された第二のデータ信号を受信するように構成されてもよい。さらに、処理回路1555は、さらに第二のデータ信号に基づいて、第一の信号エッジ、第二の信号エッジ、および第三の信号エッジを決定するように構成されてもよい。よって、伝送リンク1545は、第一のデータ信号1541および第二のデータ信号のために二つの伝送線路を含む差動伝送リンクであってもよい。

図21に関連して以下により詳細に説明されるように、インターフェース回路1550は、装置1540をデータ信号1541を生成する送信機（たとえば、装置1500）にDC結合するために、供給電圧および（差動）伝送リンク1545に結合されてもよい。送信機はグラウンドに接続される。換言すれば、インターフェース回路1550は、送信機と供給電圧との間に結合され、送信機は、インターフェース回路1550とグラウンドとの間に結合される。図21に関連して以下により詳細に説明するように、送信機は、装置1540が第三の動作モード1533に駆動されるようにするために、インターフェース回路1550をグラウンドから切り離すことにより、インターフェース回路1550への電力をダウンさせる〔パワーダウン〕ことができる。すなわち、インターフェース回路1550は、第三の動作モード1533において非アクティブ化するように構成される。第三の動作モード1533の間に非アクティブされるとき、インターフェース回路1550は、伝送リンク1545の伝送線が非浮動状態になるように、定義された信号レベルを差動伝送リンク1545に出力するように構成される（たとえば、高い信号レベル／弱いプルアップ（pull up））。

送信機が第二の動作モード1532に戻り、アイドル・デリミタの送信を開始すると、インターフェース回路はグラウンドに再結合される。よって、インターフェース回路は、送信機によって自動的に再アクティブ化され、第二の動作モード1532に戻るよう駆動される。

上述のように、送信機は、専用のデリミタを介してまたは伝送リンク1545の伝送線路上の信号レベルを介して、第四の動作モード1534への移行を信号伝達してもよい。たとえば、データ信号1541が、第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第二のタイプの第六の信号エッジの専用シーケンスを含む場合、制御回路1565は、第四の動作モード1534で動作するように装置1540の回路を制御してもよい。処理回路1555は、データ信号1541内の信号エッジのシーケンスを決定してもよく、復調回路1560は、信号エッジ間のそれぞれの時間期間、たとえば、第四の信号エッジと第五の信号エッジとの間の第三の時間期間、および第五の信号エッジと第六の信号エッジとの間の第四の時間期間を決定してもよい。制御回路1565は、第三の時間期間または第四の時間期間が通信プロトコルのどのペイロード・データ・シンボルの時間期間より長く、第四の時間期間または第三の時間期間が第四の動作モード1534への変更を示す通信プロトコルの制御シンボルに対応する場合、装置1540の回路を第四の動作モード1534で動作するように制御してもよい。すなわち、装置1540は、予約されたシンボル（デリミタ）が送信機によってブロードキャストされた場合、第四の動作モード1534に移行してもよい。いくつかの例では、第四の動作モード1534への切り替えを示すために、二つ以上の制御シンボル（たとえば、カスケードされたデリミタ）が、使用されてもよい。

上述のように、送信機によって電力状態を明示的に送信することなく、装置1540（受信機として理解されうる）が状態を検出できるようにするために、共通信号伝達または差動信号伝達が代替的に使用されうる。たとえば、インターフェース回路1550が送信機が差動伝送リンク1545の両方の伝送線路を高インピーダンスに駆動することを感知する場合、制御回路1565は、装置1540の回路を制御して、第四の動作モード1534で動作させてもよい。インターフェース回路1500は、装置1540に電力状態を認識させるために、たとえば、伝送リンク1545の伝送線（単数または複数）の状態（信号レベル）を検出するように構成された（小さな）感知回路を含んでいてもよい。

処理回路1555および復調回路1560は、伝送リンク上でデータ伝送が発生しないため、第四の動作モード1534において、制御回路1565によって非アクティブ化されてもよい。さらに、インターフェース回路1534は、感知回路を除いて、非アクティブ化されてもよい。インターフェース回路1550（たとえば、感知回路）が、伝送リンク1545の伝送線上の差動信号対を感知する場合、制御回路1565は、装置1540の回路を、再び第二の動作モード1532で動作するように制御してもよい。

さらに、インターフェース回路1550（たとえば、感知回路）が、所定の期間にわたって差動伝送リンク1545の両方の伝送線上で所定の信号レベル（たとえば、グラウンド）を感知する場合、制御回路1565は、第五の動作モード1535で動作するように装置の回路を制御するように構成されてもよい。第五の動作モード1535では、インターフェース回路1550は、上述のものと同様に、差動伝送リンク1545の少なくとも一つの伝送線から低帯域幅データ信号1542を受信するように構成されてもよい。

第五の動作モード1535では、処理回路1555および復調回路1560は、データ信号1541と比較して、低帯域幅データ信号1542をデコードするためのより低い要件のために、非アクティブ化されてもよい。代わりに、別の処理回路1570が、低帯域幅データ信号1542に基づいてデータを決定するために使用されてもよい。たとえば、前記別の処理回路1570は、低帯域幅データ信号1542の信号エッジおよび／または信号振幅を決定するように構成されてもよい。よって、前記別の処理回路1570は、低帯域幅データ信号1542の信号エッジおよび／または信号振幅に基づいてデータを決定するように構成されてもよい。

上述のように、データ信号1541と比較して低帯域幅データ信号1542には、同じまたは異なる変調方式が使用されうる。よって、前記別の処理回路1570は、データ信号1541のための復調回路1560とは異なる復調方式を使用して、低帯域幅データ信号1542に基づいてデータを決定するように構成されてもよい。

上述のように、第五の動作モード1535における低帯域幅データ信号1542の帯域幅は、第一の動作モード1531におけるデータ信号1541の帯域幅よりも（ずっと）低いことがある。たとえば、低帯域幅データ信号1542の帯域幅は、第一動作モード1531におけるデータ信号1541の帯域幅より、少なくとも5分の1、10分の1、または15分の1の低さであってもよい（たとえば、20Gbit/secの代わりに100Mbit/sec）。

より低い帯域幅のために、装置1540は、第一の動作モード1531と比較して、第五の動作モード1535においてはより低いレートで動作してもよい。換言すれば、第一の動作モード1531と比較して、要件はより緩和される。よって、第五の動作モード1535における装置の電力消費は、第一の動作モード1531におけるよりも（ずっと）低い。

上述のように、データは、少なくとも第一の動作モードにおいて、差動式に送信されてもよい。よって、装置1540（たとえば、インターフェース回路1550）は、差動伝送リンク1545の伝送線路を成端するように構成されてもよい。低帯域幅データ信号1542はシングルエンドのデータ信号であってもよいので、成端は必要とされない。よって、第五の動作モードでは、制御回路1565は、差動伝送リンク1545の伝送線間の装置1540の成端（termination）を非アクティブ化するように構成されてもよい。

あるいはまた、データは、第五の動作モード1535においても、差動式に伝送リンク1545を通じて送信されてもよい。すなわち、第五の動作モード1535では、インターフェース回路1550は、差動伝送リンク1545の他方の伝送線から第二の低帯域幅データ信号を受信するように構成されてもよい。第二の低帯域幅データ信号は、低帯域幅データ信号1542に対して反転されている。よって、前記別の処理回路1570はさらに、第二の低帯域幅データ信号に基づいて前記データを決定するように構成されてもよい。

上述のように、低帯域幅データ信号1542は、クロック信号とともに伝送リンクを通じて送信されてもよい。よって、第五の動作モード1535では、インターフェース回路1550は、差動伝送リンク1545の他方の伝送線からクロック信号を受信するように構成されてもよい。前記別の処理回路1570は、クロック信号を（たとえば、低帯域幅データ信号1542内の信号エッジまたは信号振幅を決定するために）使用して、低帯域幅データ信号1542内のデータを決定するように構成されてもよい。

あるいはまた、低帯域幅データ信号1542は、クロック信号なしで送信されてもよい（たとえば、第二の低帯域幅データ信号が伝送リンク1545を通じて送信されるため）。よって、受信側はクロックを（たとえば非同期に）復元する必要がある。言い換えれば、受信側はそれ自身のクロックを走らせる必要がある。よって、第五の動作モード1535では、制御回路1565は、クロック信号1576を生成するように構成されたクロック生成回路1575をアクティブ化するように構成されてもよい。たとえば、クロック生成回路1575は、低帯域幅データ信号1542に基づいてクロック信号1576を生成するように構成されてもよい（たとえば、装置1540は、クロック回復フェーズロックループ（Phase-Locked Loop、PLL）のようなクロック回復機能をアクティブ化してもよい）。前記別の処理回路1570は、クロック信号1576を（たとえば、低帯域幅データ信号1542内の信号エッジまたは信号振幅を判定するために）使用して、低帯域幅データ信号1542内のデータを判定するように構成されてもよい。

送信機は、第五の動作モード1535におけるデータ伝送が終了したことを示すために、差動伝送リンク1545をグラウンドに駆動する。よって、低帯域幅データ信号1542の受信後、第二の所定の期間にわたって差動伝送リンク1545がグラウンドにあることをインターフェース回路1550が（たとえば、感知回路によって）感知する場合、制御回路1565は、装置1540の回路を制御して、第四の動作モード1534に遷移する（戻る）ようにしてもよい。

図15a〜図15cに関連して上述したように、STEPプロトコルによる通信インターフェースの送信機および受信機は、高速（フル・スループット）モードでは差動式に動作し、LVGPモードではシングルエンドで動作してもよい。差動信号と比較したシングルエンド信号の免疫性の低下は、低減された帯域幅によって比較されうる。

装置1500と同様に、装置1540は、インターフェースのシャットダウン／リセットを可能にするために、第六動作モード1536（すなわち、オフ状態）に進んでもよい。

さらに、装置1540がその送信モードに変化できるようにするために、伝送リンク1545上のデータ・フローの方向をフリップ（反転）させるとき、装置1540は、第六の動作モード1537に進んでもよい。

異なる動作モード間の遷移（変化）のための遷移時間は、装置1540に対しても、装置1500と（実質的に）同じでありうる。

電力スキームの上述の諸側面による通信装置1580の一部が図15dに示されている。通信装置1580は、送受信機能を示すので、トランシーバとして理解されてもよい。

通信装置1580は、差動伝送リンク1587にデータを出力し、受信するために差動伝送リンク1587に結合する送信バッファ1581および受信バッファ1582を含む。よって、送信バッファ1581および受信バッファ1582は、上述のインターフェース回路の機能を提供する。

さらに、通信装置1580は、伝送リンク1587に出力されるデータ信号を生成する信号生成回路1583を備える。信号生成回路1583は、データ信号を生成するための上述の処理回路の機能を示す。

同様に、通信装置1580は、伝送リンク1587から受信された受信信号を処理し、受信信号にエンコードされたデータを決定する受信信号処理回路1584を備える。受信信号処理回路1584は、少なくとも、信号エッジを決定するための上述の処理回路および上述の復調回路の機能を示す。

信号生成回路1583および受信信号処理回路1584は、図15bに示される第一ないし第四の動作モード1531〜1534においてデータを交換するために使用される。第五の動作モード1535で交換される少量のデータのために、通信装置1580は、専用のLVGP信号生成回路1585および専用のLVGP受信信号処理回路1586を備える。LVGP信号生成回路1585は、少なくとも、図15aに関して上述した前記別の処理回路1525の機能を示し、LVGP受信信号処理回路1584は、少なくとも、図15cに関して上述した処理回路1575の機能を示す。

換言すれば、第五の動作モード1535では、送信バッファ1581のためのデータは異なる経路上で生成され、受信バッファ1582からのデータは異なる経路上で処理される。よって、送信バッファ1581および受信バッファ1582の残りのブロックは、LVGPモードには必要とされないので、第五の動作モード1535においてシャットダウン（電力シャット）またはクロックゲーティングされうる。

図15a〜図15dに関連して上述したように、STEPプロトコルは、出口レイテンシーおよび電力（および他のパラメータ）に関して一意的である若干数の電力モードを使用してもよい。STEPプロトコルによれば、物理層回路は、電力消費を低減するために（少なくとも部分的に）電力ダウン／クロックゲーティングされてもよい。送信および／または受信バッファは、他の回路の電力ダウン中、アクティブに保たれてもよい。さらに、送信および／または受信バッファは、STEPプロトコルの時間エンコード方式とは異なる変調方式を使ってデータを解析〔パース〕しうる種々のエンティティにデータをルーティング（入力または出力）してもよい。代替的なLVPGモードの間は、非同期プロトコルまたは源同期プロトコルが、たとえばSTEPプロトコルに従って使用されてもよい。さらに、インターフェースは、（単一の伝送リンクについて）二つのシングルエンドのトレースとして、または差動インターフェースとして動作するように構成されてもよい。LVGPモードへの、そして戻る遷移は、高速モードへの遷移より顕著に短いことがありうる。LVGPモードへの移行は、短い継続時間のためであっても、長い継続時間のためであってもよい。

前述の記述セクションは、（たとえばSTEPプロトコルによる）通信インターフェースの電力消費の最適化に関連する側面に焦点を当てた。以下では、伝送の高い信頼性を要求するデータの送信に関連する諸側面について論じる。データ・パケットを他のデータ・パケットにネストすることに関連して上述したように、いくつかのデータ・パケットは、制御データまたは状態データのような、信頼性の高いデータを運ぶことがある。換言すれば、これらのデータ・パケットは、信頼性の高いデータ伝送を必要とする枢要なデータを運ぶ。たとえば、これらのデータ・パケットについての伝送誤りは、通信規格／プロトコルの要件違反（たとえば、許容されるよりも多くのエネルギーの送信）、回路（たとえば、半導体ダイ）への恒久的な損傷、またはコンポーネント間の不整合につながることがある。

以下では、図16a〜図16hに関して、堅牢なデータ伝送の概念を説明する。図16aは、データ信号1601を生成するための装置1600の一例を示す。

装置1600は、データ信号1601を生成するように構成された処理回路1605（たとえば、DTC）を含む。処理回路1605は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むようデータ信号1601を生成する。第一の信号エッジおよび第二の信号エッジは、第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、第二の時間期間によって分離される。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

さらに、装置1600は、データ信号1601を伝送リンク（図示せず）に出力するように構成された出力インターフェース回路1610を含む。

第一の動作モードでは、処理回路1605は、送信されるべきデータ（たとえば、ペイロード・データまたはペイロード・データ・シンボル）に基づいて、第一の複数の時間期間から第一の時間期間および第二の時間期間を選択するように構成される。第一の複数の時間期間の諸時間期間は、第一のオフセット時間だけ互いにオフセットされる。

第二の動作モードでは、処理回路1605は、第二の複数の時間期間から、送信されるデータに基づいて、第一の時間期間および第二の時間期間を選択するように構成される。第二の複数の期間の諸時間期間は、第一のオフセット時間より大きい第二のオフセット時間の少なくとも一つぶんだけ互いにオフセットされる。

換言すれば、データをデータ信号1601にエンコードするための可能な幅の間のデルタ（幅差）は、第二の動作モードについて、より大きいものが選択される。よって、データ信号1601は、第二の動作モードでは、第一の動作モードにおけるよりも堅牢である（たとえば、誤りを受けにくい）。よって、枢要／きわめて信頼性の高いデータを送信するためには、装置1600は第二の動作モードを使用してもよい。第一の動作モードは、たとえば、通常のデータを送信するために使用されてもよい。

たとえば、他の時間エンコードされる通信プロトコルとは別に、装置1600は、STEPプロトコルに従って通信に使用されてもよい。第一の時間期間と第二の時間期間の和は、両方の動作モードにおいて、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

例示的なデータ信号1620が図16bに示される。図16bの左部分では、第一のパルス1622が示されている。パルス1622は、上昇信号エッジ1623から始まり、下降信号エッジ1624で終わる。示されるように、下降信号エッジ1624の位置は、データ信号にエンコードされるべきデータに基づいて処理回路1605によって調整可能である。図16bの例では、下降信号エッジ1624のための7つの異なる可能な位置が示されている（0〜6とラベル付けされている）。位置0は、パルス1622についての最小パルス長を定義する。よって、上昇信号エッジ1623と下降信号エッジ1624との間の7つの異なる時間期間が調整されうる。換言すれば、7種類のパルス長が調整されうる。図12bに示される例については、異なる時間期間は（一定の）シンボル分離時間ΔTだけ異なる。

たとえば、前記第一の複数の時間期間は、上昇信号エッジ1623と下降信号エッジ1624との間の7つの可能な時間期間すべてを含んでいてもよく、一方、前記第二の複数の時間期間は、たとえば、上昇信号エッジ1623と下降信号エッジ1624との間の7つの可能な時間期間のうち、最も短い可能な時間期間および最も長い可能な時間期間のみを含んでいてもよい（ポジション0および6によって示される）。すなわち、各パルスは、第二の動作モードにおける二つの異なる状態を示すことができる。言い換えれば、各パルスは単一のビット（たとえば、0または1）を運ぶことができる。よって、第二の動作モードでは、第二の複数の時間期間の可能な時間期間は、互いにシンボル分離時間ΔTの7つぶん離れており、一方、第一の動作モードでは、第一の複数の時間期間の可能な時間期間は、互いに1シンボル分離時間ΔT離れている。換言すれば、第一の複数の時間期間の諸時間期間の間の第一のオフセット時間は、シンボル分離時間ΔTに等しく、第二の複数の時間期間の諸時間期間の間の第二のオフセット時間は、シンボル分離時間ΔTの7倍に等しい。

同様に、連続する第二のパルス1625（すなわち、次の低パルス）については、第一の動作モードにおいては下降信号エッジ1624と上昇信号エッジ1626との間の7つの可能な時間期間のすべてが使用されてもよく、一方、第二の動作モードにおいては、下降信号エッジ1624と上昇信号エッジ1626との間の7つの可能な時間期間のうち、最短の可能な時間期間および最長の可能な時間期間のみが使用されうる。よって、データ信号の一つの振動サイクルに2ビットがエンコードされうる。

第二の動作モードで使用される信号エッジ間の大きな間隔のために、信号の堅牢性は非常に高く、誤り（スパー）の可能性は小さいことがありうる。

図16bの例は、単に一例であることを注意しておく。たとえば、第一の複数の期間は、図16bのような7つの異なる時間期間の代わりに、4、5、6、8、9、10、11、12またはそれ以上の異なる時間期間を含んでいてもよい。いくつかの例において、第一の複数の時間期間は、少なくとも6つの時間期間を含んでいてもよい。

同様に、第二のオフセット時間は、図16bのように7倍ではなく、第一のオフセット時間の2倍、3倍、4回、5倍、6倍、8倍またはそれ以上であってもよい。第一の動作モードで生成されたデータ信号と比較して、著しく高い堅牢性を可能にするために、第二のオフセット時間は、第一のオフセット時間の少なくとも2倍であってもよい。

上記の諸例から分かるように、第二の複数の時間期間は、全部で、第一の複数の期間よりも少ない時間期間を含んでいてもよい。

たとえば、パルスの上昇信号エッジと下降信号エッジとの間の8つの可能な時間期間が第一の動作モードのために使用されてもよく、第二の複数の時間期間は、パルスの上昇信号エッジと下降信号エッジとの間の該8つの可能な時間期間のうち、最も短い可能な時間期間および最も長い可能な時間期間のみを含んでいてもよい。すると、第二動作モードにおいて、各エッジは単一のビットを搬送し（0または1）、それにより、データ信号の単一の振動サイクルは2ビットを搬送する。しかしながら、それらは互いから7シンボル分離時間ΔT隔たっており、データ信号へのデータのエンコードは非常に堅牢でありうる。第一の動作モードにおいては、パルスの上昇信号エッジと下降信号エッジとの間の8つの異なる可能な時間期間（すなわち、8つの異なる可能なパルス幅）が、2³＝8ビットを1つのパルス（たとえば、データ信号のそれぞれの低または高の時間）にエンコードすることを許容しうる。

位置0に対応する最小パルス幅が80ps（ピコ秒）であるとすると、ビット値0は、第二の動作モードにおいて80psの長さのパルスとしてデータ信号にエンコードされる。さらに、シンボル分離時間ΔTが15psであるとすると、最大パルス幅は185psである。すなわち、ビット値1は、第二の動作モードにおいて185psの長さのパルスとしてデータ信号にエンコードされる。よって、ビット値0と1をデータ信号にエンコードすることの間には、きわめて大きな差がある。これは、受信機のデータ信号の堅牢で信頼性の高いデコードを許容しうる。たとえば、125ピコ秒未満の継続時間を有する各パルスがビット値0に変換され、125ピコ秒を超える任意のパルス継続時間がビット値1に変換されてもよい。

パルスの上昇信号エッジと下降信号エッジとの間の8つの可能なパルス幅（たとえば、可能なパルス幅0〜7）に関しては、パルス幅0、1、2、および3が、たとえば、受信側でビット値ゼロに翻訳し戻されてもよく、パルス幅4、5、6、および7がビット値1に翻訳し戻されてもよい。

換言すれば、前記第二の複数の時間期間は、二つの時間期間を含んでいてもよく、第二の動作モードにおいて、第一の時間期間は、送信されるデータの二進法表現の第一の数字に対応し、第二の時間期間は、送信されるデータの二進表表現の第二の数字に対応する。

いくつかの例では、処理回路1605はさらに、第二の動作モードにおいて、所定の回数だけ送信されるデータの少なくとも一つのビットを複製するように構成されてもよい。よって、処理回路1605はさらに、ビットおよびビットの所定数の複製に基づいてデータ信号1601を生成するようにさらに構成されてもよい。たとえば、ビットを複製する所定の数は、2、3、4、5またはそれ以上であってもよい。

装置1600では、送信されるすべてのビットが、たとえば3回反復されてもよい。すると、ビット0は000として送信され、ビット1は111として発される。伝送されるべきビットを複製することは、データ伝送の信頼性／堅牢性をさらに高めることがありうる。

第二の動作モードのための、三つの異なる可能な時間期間（符号〔コード〕）を使用する別の例を図16cに示す。図16cは、データ信号1630の別の例を示す。図16cの左側部分では、第一のパルス1632が示されている。パルス1632は、上昇信号エッジ1633で始まり、下降信号エッジ1634で終わる。図16cの例では、下降信号エッジ1634についての7つの異なる可能な位置が示されている（ラベル0〜6）。位置0は、ここでも、パルス1632についての最小パルス長を定義し、位置6は、最大パルス長を定義する。異なる期間は、ここでも、（一定の）シンボル分離時間ΔTだけ異なる。

同様に、降下信号エッジ1634と上昇信号エッジ1636との間の連続する（低）パルス1625は、7つの異なる時間期間に調整されうる。

ここでもまた、第一の動作モードについては、パルスの上昇信号エッジと下降信号エッジとの間の7つの可能な時間期間すべてが使用されうる。図16bの例とは対照的に、第二の複数の時間期間は、7つの可能な時間期間のうちの最も短い可能な時間期間、7つの可能な時間期間のうちの最も長い可能な時間期間、およびパルスの上昇信号エッジと下降信号エッジとの間の7つの可能な時間期間のうちの中程度の可能な時間期間を含む。たとえば、図13bの位置0、3および6によって示される時間期間は、第二の複数の時間期間のために使用されうる。

よって、三つの異なる符号が、一つのパルス（一つの信号エッジ）にエンコードされうる。図16bの例と比較して、わずかに低くなる堅牢性と引き換えに、転送効率は増加されうる。

ここでもまた、図16cの例は、単に一例であることを注意しておく。可能な時間期間および時間オフセットについての他の数が使用されてもよい。たとえば、パルスの上昇信号エッジと下降信号エッジとの間の8つの可能な時間期間が第一の動作モードのために使用されてもよく、8つの可能な時間期間のうちの三つのみが第二の動作モードのために使用されてもよい。8つの可能な時間期間0〜7のうち、時間期間0、3および7は、たとえば、第二の動作モードのために使用されうる。

よって、各パルス（信号エッジ）は三つの異なる符号を搬送してもよく、4つのパルス（信号エッジ）は3⁴＝81通りの異なるオプションを搬送しうる、すなわち81の異なるオプションをデータ信号にエンコードしうる。6ビットのデータをデータ信号にエンコードするためには、2⁶＝64の異なるオプションが必要である。すなわち、各パルスが三つの異なるパルス長をもちうるので、第二の動作モードにおいて、6ビットは、データ信号の4つの連続するパルス（信号エッジ）にマッピング（エンコード）されうる。第一の動作モードでは、8つの可能な時間期間は、12ビットを、データ信号の4つの連続するパルスにエンコードすることを許容する（パルス当たり3ビット）。

よって、第一の動作モードと比較した第二の動作モードの効率は、上記の例では6/12である。比較として、各パルスが第二の動作モードにおいて二つの異なるパルス長のみを有することができる場合は、第一の動作モードと比較した第二の動作モードの効率は4/12である。上述のように、第二の動作モードのためにより多くの可能なパルス長を使用することは、わずかに低くなる堅牢と引き換えに、転送効率を増加させることを許容しうる。第二の動作モードの可能な時間間隔の間に3シンボル分離時間ΔTの距離を用いることは、公称長（継続時間）から1.5ビットまで離れたデータ信号中のパルス長（時間期間）が、受信側でもとの符号に引き戻されることを許容しうる。

同様に、729の異なるオプションを提供する6つのパルス（信号エッジ）を使用して、第二の動作モードにおいて9ビット（2⁹＝512）をデータ信号にマッピングすることができる（効率9/18）。あるいはまた、12ビットが7つのパルス（信号エッジ）にマッピングされてもよい。同様に、3¹⁴＝4564269の異なるオプションを提供する14個のパルス（信号エッジ）を使用して、第二の動作モードにおいて22ビット（2²²＝4194304）をデータ信号にマッピングすることができる（効率22/42）。

エッジにエンコードされる転送ブロック〔トランスポートブロック〕内のビット数を増加させることによって、三つの可能な信号エッジを用いた転送の効率は、K＝52%（2^x＝3、K＝x/3）までに達する可能性がある。

第二の動作モードにおける三つの異なる可能な時間期間のうちの一つにデータをマッピングすることは、データを三進数に変換すること（たとえば、二進数から三進数への変換）として理解されてもよい。

よって、第二の動作モードでは、処理回路1605は、送信されるデータを三進法表現に変換するようにさらに構成されてもよい。さらに、処理回路1605は、データ信号1601内の第一の時間期間が送信されるべきデータの三進法表現の第一の桁に対応し、第二の時間期間が送信されるべきデータの三進法表現の第二の桁に対応するように、データ信号1601を生成するように構成されてもよい。

たとえば、処理回路1605は、基本転送単位（たとえば、上述のように、6、9または22ビット）を二進数に変換してもよい。三進法に変換した後、各数字（たとえば、0、1、または2）は、8つの可能な期間0〜7のうちの時間期間0、3、または7を示すパルスとして符号化される。

受信側では、これは、たとえば、パルス幅0、1を数字0に、パルス幅2、3および4を数字1に、パルス幅5、6および7を三進法のの数字2に翻訳し戻すことを許容しうる。データは、三進法の数字を二進符号に変換し戻すことによって、復元されうる。

上記の例から分かるように、第二の複数の時間期間の諸時間期間は、単一の第二のオフセット時間だけ、または種々の第二のオフセット時間だけ互いにオフセットされうる。しかしながら、一つまたは複数の第二のオフセット時間は、常に第一のオフセット時間よりも大きい。

装置1600は、伝送リンクに対して差動式にデータを出力するようにさらに構成されてもよい。すなわち、処理回路1605は、データ信号1601に対して反転される第二のデータ信号を生成するようにさらに構成されてもよい。さらに、出力インターフェース回路1610は、第二のデータ信号を伝送リンクに出力するように構成されてもよい。

上述したように、データの高信頼性伝送のための代替的な変調方式は、通常の変調方式とは、より少ないデータがデータ信号の一つのパルスにエンコードされるという点で、異なる可能性がある。この側面を要約するために、図16dは、データ信号1641を生成する別の装置1640を示す。装置1600と同様に、装置1640は、データ信号1641が第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように、データ信号1641を生成するように構成された処理回路1645（たとえば、DTC）を含む。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

さらに、装置1640は、データ信号1641を伝送リンク（図示せず）に出力するように構成された出力インターフェース回路1650を含む。

第一の動作モードでは、データ信号1641内の第一の信号エッジと第二の信号エッジは、第一の量の第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジと第三の信号エッジは、前記第一の量の第二のデータに対応する第二の時間期間だけ分離される。

第二の動作モードでは、データ信号1641内の第一の信号エッジと第二の信号エッジは、より小さい第二の量の第三のデータに対応する第三の時間期間だけ分離され、第二の信号エッジと第三の信号エッジは、前記第二の量の第四のデータに対応する第四の時間期間だけ分離される。

たとえば、図16bおよび図16cに関連して上述したように、第一の動作モードでは、連続する信号エッジ間の諸時間期間にそれぞれ、3ビットのデータがエンコードされてもよく、第二の動作モードでは、連続する信号エッジ間の諸時間期間にそれぞれ、1ビットのデータがエンコードされてもよい。

よって、データ信号1641は、第一の動作モードにおけるよりも、第二の動作モードにおいて、より堅牢でありうる（たとえば、エラーが発生しにくい）。よって、第二の動作は、枢要な／高信頼性のデータを送信するために使用されうる。第一の動作モードは、たとえば、通常のデータを送信するために使用されてもよい。

たとえば、他の時間エンコードされる通信プロトコルとは別に、装置1640は、STEPプロトコルに従って通信に使用されてもよい。第一の時間期間と第二の時間期間の和は、両方の動作モードで、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

図16bおよび図16に関連して上述したものと同様に、処理回路1645は、たとえば、第一の複数の時間期間から第一の時間期間および第二の時間期間を選択するように構成されてもよく、第一の複数の時間期間は、第一のオフセット時間だけ互いにオフセットされる。さらに、処理回路1645は、第三の時間期間および第四の時間期間を第二の複数の時間期間から選択するように構成されてもよく、第二の複数の時間期間は、第一のオフセット時間より大きい少なくとも一つの第二のオフセット時間だけ互いにオフセットされる（たとえば、上述したように、8つの時間期間0〜7のうち、時間期間0、3および7）。ここでもまた、第二のオフセット時間は、第一のオフセット時間の少なくとも2倍であってもよい。また、第二の複数の時間期間は、第一の複数の時間期間よりも短い時間期間を含んでいてもよい。第一の複数の時間期間は、たとえば、少なくとも6つの時間期間を含んでいてもよい。

第二の複数の時間期間は、いくつかの例において、たとえば、図16bに関連して上述したような二つの時間期間を含んでいてもよい。よって、第三のデータは、送信されるべきデータの二進法表現の第一の桁であってもよく、第四のデータは、送信されるべきデータの二進法表現の第二の桁であってもよい。

いくつかの例において、第二の複数の時間期間は、たとえば、三つの時間期間を含んでいてもよい。次いで、処理回路1645は、図16cに関連して上述したように、送信されるデータを三進法表現に変換するようにさらに構成されてもよい。よって、第三のデータは、送信されるべきデータの三進法表現の第一の桁であってもよく、第四のデータは、送信されるべきデータの三進法表現の第二の桁であってもよい。

また、装置1640については、処理回路1645は、第二動作モードにおいて、送信されるデータの少なくとも一つのビットを所定回数（たとえば、3回以上）複製し、当該ビットおよび当該ビットの所定数の複製に基づいてデータ信号1641を生成するように構成されてもよい。伝送されるべきデータを複製することは、データ伝送の信頼性／堅牢性をさらに高めることがありうる。

また、装置1640は、いくつかの例では、伝送リンクに差動式にデータを出力するように構成されてもよい。すなわち、処理回路1645は、さらに、データ信号1641に対して反転される第二のデータ信号を生成するように構成されてもよい。さらに、出力インターフェース回路1650は、第二のデータ信号を伝送リンクに出力するように構成されてもよい。

装置1640または装置1640の回路は、いくつかの例において、図16bおよび16cに関連して上述した一つまたは複数の追加的な任意的な特徴を実行／実装するようにさらに構成されてもよい。

図16a〜16dの前述の説明は、主に、（超）高信頼性データ信号の生成に焦点を当てているが、以下の段落は、それに応じたデータ信号のデコードに焦点を当てる。図16eは、データ信号1661をデコードするための装置1660を示す。

データ信号をデコードする上述の装置と同様に、装置1660は、データ信号1661内の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路1665（たとえば、TDC）を備える。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

装置1660は、さらに、第一の動作モードにおいて、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定するように構成された復調回路1670を備える。第一の動作モードでは、復調回路1670は、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するようにさらに構成される。

第二動作モードでは、復調回路1670は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に最も近い、複数の参照時間期間のうちの第一の参照時間期間と、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に最も近い、前記複数の参照時間期間のうちの第二の参照時間期間とを決定するように構成される。さらに、復調回路1670は、第一参照時間期間に基づいて第三のデータを決定し、第二の参照時間期間に基づいて第四のデータを決定するように構成される。

たとえば、図16cに関連して説明した例を参照すると、複数の参照時間期間は、データ信号1641内のパルスの長さについての8つの可能な時間期間0〜7のうち、時間期間0、3、および7を含んでいてもよい。よって、復調回路1670は、データ信号1611内のパルスの実際の長さ（継続時間）を時間期間0、3および7と比較し、データ信号1641内のパルスの実際の長さ（継続時間）に最も近い、時間期間0、3および7のうちの一つを選択してもよい。たとえば、データ信号1661内のパルスがパルス幅0または1を示す場合、復調回路1670は、許容される時間期間0を、パルスの長さとして決定してもよい。パルスがパルス幅2、3または4を示す場合、復調回路1670は、許容される時間期間3を、パルスの長さとして決定してもよい。さらに、パルスがパルス幅5、6、または7を示す場合、復調回路1670は、許容される時間期間7をパルスの長さとして決定してもよい。許容される時間期間0、3、および7のそれぞれは、特定のデータ（たとえば、あるビット値またはあるペイロード・データ・シンボル）に関連付けられており、それにより、データ信号1661にエンコードされたデータが復調回路1670によって復号される。

第一の動作モードでは、復調回路1670は、たとえば、パルスの実際の長さ（継続時間）を8つの可能な時間期間0〜7のそれぞれと比較し、よって、データ信号1661にエンコードされたデータをデコードしうる。換言すれば、復調回路1670は、複数のあらかじめ定義された可能な時間期間のうち、第一の動作モードにおける第一の時間期間および第二の時間期間に最も近いあらかじめ定義された可能な時間期間を決定し、これらのあらかじめ定義された可能な時間期間に基づいて第一のデータおよび第二のデータを決定するように構成されてもよい。

換言すれば、復調回路1670は、第一の動作モードでは、複数のあらかじめ定義された可能な時間期間（たとえば、可能な時間期間0〜7）を使用して、第一のデータおよび第二のデータを決定するように構成されてもよい。第二の動作モードにおいて使用される複数の参照時間期間は、前記複数のあらかじめ定義された可能な時間期間の部分集合である、
第二の動作モードにおける許容されるパルス長の間の、より大きな時間的な間隔のために、デコードは、第二の動作モードについては、より堅牢でありうる。よって、データ伝送の堅牢性が増大されうる。

第一の時間期間と第二の時間期間の和は、たとえば、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

データ信号1661にエンコードされるデータは、たとえば、上述のように、三進法表現であってもよい。すなわち、いくつかの例において、復調回路1670によって決定された第三のデータは、データの三進法表現の第一の桁に対応してもよく、第四のデータは、データの三進法表現の第二の桁に対応してもよい。より通常の二進表現におけるさらなるデータ処理を可能にするために、復調回路1670は、第三のデータおよび第四のデータに基づくデータの二進法表現（バイナリー表現）を生成するように構成されてもよい。

上述のように、データは、差動式に送信されてもよい。よって、処理回路1670は、いくつかの例では、データ信号1661に対して反転された第二のデータ信号を受信するように構成されてもよい。よって、処理回路1670は、第二のデータ信号に基づいて、第一の信号エッジ、第二の信号エッジ、および第三の信号エッジを決定するように構成されてもよい。

図16a〜図16eに関連して上述した装置の動作モードは、根底にある通信プロトコル（たとえば、STEPプロトコル）の種々の層によって選択されうる。言い換えると、通信プロトコルの異なる層が、パックされたデータを超高信頼として送信することを決定するまたはマーク付けし、データ・パケットの送信機および／または受信機をしかるべく制御してもよい。たとえば、物理層が上記決定を行なってもよい。いくつかの例では、MAC層が上記決定を行なってもよい。MAC層における決定は、物理層と比較して実装がより簡単であり、たとえば、RTL（Register Transfer Language［レジスタ転送言語］）コードを用いて行なわれ、自動化されたツールを用いて合成され、また自動化して検証されてもよい。たとえば、MAC層は、一つまたは複数のデータ・パケットが超高信頼として送信される必要があると決定してもよく、すると、MAC層は、上述の超高信頼変調方式に従って該データのマッピングを制御してもよい。

図16a〜図16eに関連して上述した装置は、たとえば、動作モードを示す受信された制御信号（たとえば、MAC層または物理層の回路によって生成される）に基づいて、装置の回路の動作を制御するように構成されたそれぞれの制御回路を備えてもよい。

信頼性の高いデータ伝送に関する上記の諸側面を要約するために、図16fは、データ信号を生成する方法1600fの一例を示す。この方法は、データ信号を生成すること1602fを含む。データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。第一の信号エッジと第二の信号エッジは、第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、第二の時間期間によって分離される。第一の動作モードでは、データ信号を生成すること1602fは、送信されるべきデータに基づいて第一の複数の時間期間から第一の時間期間および第二の時間期間を選択することを含む。前記第一の複数の時間期間は、第一のオフセット時間だけ互いからオフセットされる。第二の動作モードでは、データ信号を生成すること1602fは、送信されるべきデータに基づいて、前記第一の時間期間および前記第二の時間期間を第二の複数の時間期間から選択することを含む。第二の複数の時間期間は、第一のオフセット時間より大きい第二のオフセット時間だけ互いにオフセットされる。方法1600fは、データ信号を出力すること1604fをさらに含む。

方法1600fのさらなる詳細および諸側面は、提案される技術または上記の一つまたは複数の例（たとえば、図16a〜16c）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

データ信号を生成する方法1600gの別の例が、図16gに示されている。方法1600gは、データ信号を生成すること1602gを含む。データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。第一の動作モードでは、第一の信号エッジと第二の信号エッジは、第一の量の第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジと第三の信号エッジは、前記第一の量の第二のデータに対応する第二の時間期間だけ分離される。第二の動作モードでは、第一の信号エッジと第二の信号エッジは、より小さい第二の量の第三のデータに対応する第三の時間期間だけ分離され、第二の信号エッジと第三の信号エッジは、前記第二の量の第四のデータに対応する第四の時間期間だけ分離される。さらに、方法1600gは、データ信号を出力すること1604gを含む。

方法1600gのさらなる詳細および諸側面は、提案される技術または上記の一つまたは複数の例（たとえば、図16d）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

データ信号をデコードするための方法1600hの例が図16hに示されている。方法1600hは、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定することを含む。第一の動作モードでは、方法1600hは、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいての第一のデータを決定1604hし、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいての第二のデータを決定1606hすることをさらに含む。第二の動作モードでは、方法1600hは、第一の時間期間に最も近い、複数の参照時間期間のうちの第一の参照時間期間と、第二の時間期間に最も近い、前記複数の参照時間期間のうちの第二の参照時間期間とを決定1608hすることを含む。方法1600hはさらに、第一の参照時間期間に基づいての第三のデータを決定1610hし、第二の参照時間期間に基づいての第四のデータを決定1612hすることを含む。

方法1600hのさらなる詳細および諸側面は、提案される技術または上記の一つまたは複数の例（たとえば、図16e）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

上述の開示によれば、STEPプロトコルは、数個の位相を単一ビットとしてグループ化することによって、信頼できる符号を使用してもよい。さらに、STEPプロトコルは、一組のビットを三進表現にマッピングし、データを三進数として転送することによって、信頼できる符号を使用してもよい。STEPプロトコルはさらに、信頼性が確立される前にインターフェース接続を確立することを許容してもよい（たとえば、ネゴシエーション・フェーズのために使用されてもよい）。さらに、スループットと信頼性とのバランスは、（完全に）動的な方式でバランスされてもよい。

通信インターフェースのもう一つの興味深い側面は、通信パートナーが互いの能力について認識することである。たとえば、異なる世代の通信規格に由来する装置が互いと通信する場合、インターフェース性能およびサポートされるインターフェース機能が進化しうるので、装置の性能および機能が異なることがありうる。通信インターフェースの諸世代を通じて、ビットレートが改善されることがあり、電力消費が低減されることがあり、あるいはコスト低減もしくは電力消費低減を可能にするためにいくつかの特徴が除去されることがある。しかしながら、これらの特徴はすべて、装置間の通信の性能に影響する可能性がある。さらに、通信パートナーは、通信チャネルの特性を知ることから恩恵を受けることがありうる。以下では、図17a〜図17cに関連して、装置間の通信を最適化することを許容しうる例示的なリンク確立ネゴシエーション・フローについて述べる。

図17aは、伝送リンク1705を介して結合された第一の通信装置1710と第二の通信装置1730とを備える通信システム1700を示す。第一の通信装置1710は、伝送リンク1705に結合するように構成されたインターフェース回路1715を備え、第二の通信装置1730は、伝送リンク1705に結合するように構成されたインターフェース回路1735を備える。

第二の通信装置1730のインターフェース回路1735は、通信装置1730の通信能力を示す第一のデータを伝送リンク1705を介して第一の通信装置1710に送信するように構成される。第一のデータは、第二の通信装置1730によってサポートされる通信関連の機能または仕様を示す。たとえば、第一のデータは、装置によってサポートされる最大データレート、装置によってサポートされる電力モード、装置によってサポートされる最大振幅、および第一の通信装置1710と通信するために第二の通信装置1730によってサポートされる伝送リンクの最大数のうちの少なくとも一つを示してもよい。さらに、第一のデータは、第二の通信装置1730が伝送リンク特徴付け（characterization）をサポートすることを示す。伝送リンク特徴付けは、第二の通信装置1730と第一の通信装置1710との間の伝送リンク、すなわち伝送リンク1705を特徴付けするための手順／フローである。

第一の通信装置1710のインターフェース回路1715は、第二の通信装置1730の通信能力を示す第一のデータを伝送リンク1705を介して受信するように構成される。

第一の通信装置1710は、第一のデータの送信側が伝送リンク特徴付けをサポートするかどうかを第一のデータから判断するように構成された処理回路1720をさらに備える。送信側が伝送リンク特徴付けをサポートする場合、処理回路1720はさらに、伝送リンク特徴付けのために所定の試験信号を生成するように構成される。第二の通信装置1730が、第一のデータにおいて、伝送リンク特徴付けをサポートしていることを示した場合、第一の通信装置1710の処理回路1720は、所定の試験信号を生成する。たとえば、試験信号は、伝送リンク1705を試験する／特徴付けするための所定のデータ、周波数、振幅、または位相パターンを表わしてもよい。いくつかの例において、たとえば、伝送リンク1705を特徴付けするために、周波数掃引が使用されてもよい。すなわち、試験信号は、所定の周波数範囲内の変化する周波数を示してもよい。

第一の通信装置1710のインターフェース回路1715は、試験信号を伝送リンク1705に出力するように構成される。他方、第二通信装置1730のインターフェース回路1735は、第一データの送信に応答して、伝送リンク1705を介して第一通信装置1710から試験信号を受信する。

第二通信装置1730の処理回路1740は、受信された試験信号に基づいて、伝送リンク1705の少なくとも一つの特性を決定するように構成される。たとえば、処理回路1740は、伝送リンク1705の帯域幅、伝送リンク1705のビット誤り率、伝送リンク1705の減衰、または伝送リンク1705の信号伝送挙動を記述することを許容する任意の他の特性を決定してもよい。

よって、第二の通信装置1730は、伝送リンク1705の品質および／または信頼性を判断することを許容しうる。第一の通信装置1710と第二の通信装置1730との間の通信リンクに関するこれらの情報片は、両方の通信装置によって、それらの通信をチャネル条件に適合させるために使用されてもよい。

伝送リンク1705上のチャネル条件について第一の通信装置1710に通知するために、インターフェース回路1725は、伝送リンク1705の前記少なくとも一つの特性（処理回路1740によって決定される）を示す第二のデータを第一の通信装置1710に送信するように構成されてもよい。上述のように、第二のデータは、第一の通信装置1710によって前に送信された試験信号に基づく。

よって、第一の通信装置1710のインターフェース回路1715は、第二の通信装置1730から伝送リンク1705の少なくとも一つの特性を示す第二のデータを受信するようにさらに構成されてもよい。

第一の通信装置1710は、マスター装置として機能し、両方の通信装置の間でデータを交換するためのパラメータを決定してもよい。たとえば、第一の通信装置1710の処理回路1720は、第一のデータおよび第二のデータに基づいて、伝送リンク1705を介して第二の通信装置1730とデータを交換するための少なくとも一つの通信パラメータを決定するようにさらに構成されてもよい。

いくつかの例では、処理回路1720は、伝送リンク1705を介して両方の通信装置間の通信に影響しうる量に関するさらなるデータを追加的に使用してもよい。たとえば、処理回路1740は、第一の通信装置1710自身の通信能力を示す第三のデータに基づいて、前記少なくとも一つの通信パラメータを決定するようにさらに構成されてもよい。

処理回路1740は、たとえば、伝送リンク1705を介して両方の通信装置間でデータを交換するためのデータレートまたは信号振幅を決定してもよい。よって、両通信装置間のデータ交換が最適化されうる。同様に、処理回路1740は、たとえば、通信システム1700のエネルギー効率を改善するために、両通信装置間のデータ交換のアイドル時間の間に使用されうる電力モード（状態）を決定してもよい。

伝送リンク1705を介した通信のための最適化されたパラメータについて第二の通信装置1730に通知するために、第一の通信装置1710のインターフェース回路1715は、前記少なくとも一つの通信パラメータを示す情報信号を伝送リンク1705に出力するように構成されてもよい。第二の通信装置1730の入力インターフェース回路1735は、情報信号を受信するように構成されてもよい。処理回路1740または第二の通信装置1730の他の制御回路は、前記少なくとも一つの通信パラメータに関する情報を、この情報に基づいて第二の通信装置1730の通信回路を適合させる／チューニングする／制御するために、使用してもよい。

同様に、処理回路1720または第一の通信装置1710の任意の他の制御回路は、前記少なくとも一つの通信パラメータに関する情報を、この情報に基づいて第一の通信装置1710の通信回路を適合させる／チューニングする／制御するために、使用してもよい。

たとえば、前記少なくとも一つの通信パラメータを決定した後、処理回路1720は、前記少なくとも一つの通信パラメータを考慮に入れてデータ信号を生成するようにさらに構成されてもよい。たとえば、伝送リンク1705（通信チャネル）を通じたデータ交換のための決定された帯域幅に依存して、処理回路1720は、たとえば、低い帯域幅については電力を節約することを許容しうる、より低い振幅を使用し、高い帯域幅については追加の電圧を駆動してもよい。

処理回路1720は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むようデータ信号を生成してもよい。第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。処理回路1720は、第一の信号エッジと第二の信号エッジが、送信されるべき第四のデータに対応する第一の時間期間だけ分離され、第二の信号エッジと第三の信号エッジが、送信されるべき第五のデータに対応する第二の時間期間だけ分離されるように、データ信号を生成する。たとえば、第四のデータは第一のペイロード・データ・シンボルであってもよく、第五のデータは通信プロトコル（たとえば、STEPプロトコル）に従って送信される第二のペイロード・データ・シンボルであってもよい。他の時間エンコードされる通信プロトコルとは別に、通信システム1700は、STEPプロトコルに従って通信のために使用されてもよい。第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

第一の通信装置1710のインターフェース回路1715は、第二の通信装置1730への送信のために、伝送リンク1705にデータ信号を出力するように構成されてもよい。

他方では、第二の通信装置1730の処理回路1740は、データ信号における第一の信号エッジ、第二の信号エッジ、および第三の信号エッジのシーケンスを決定するように構成されてもよい。復調のために、第二の通信装置1730はさらに、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第四のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第五のデータを決定するように構成された復調回路1745を含んでいてもよい。

また、第一および第二の通信装置1710および1730は、いくつかの例において、伝送リンク1705を通じて差動式にデータを交換するように構成されてもよい。たとえば、第一の通信装置1710の処理回路1720は、データ信号に対して反転された第二のデータ信号を生成するようにさらに構成されてもよい。インターフェース回路1715は、第二のデータ信号を伝送リンク1705に出力するように構成されてもよい。同様に、第二の通信装置1730のインターフェース回路1735は、第二のデータ信号を受信するようにさらに構成されてもよく、処理回路1740は、さらに第二のデータ信号に基づいて、第一の信号エッジ、第二の信号エッジ、および第三の信号エッジを決定するようにさらに構成されてもよい。

上記では第一の通信装置1710から第二の通信装置1730へのデータ伝送について述べているが、データが等価な仕方で第二の通信装置1730から第一の通信装置1710に伝送されてもよいことを注意しておく。

また、第二の通信装置1730の通信能力を示す上述の第一のデータは、時間エンコード式に第一の通信装置に送信されてもよい。たとえば、通信装置1730の処理回路1740は、第一のデータを含む能力情報信号を生成するように構成されてもよい。処理回路1740は、第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを含むように能力情報信号を生成してもよい。第四の信号エッジと第五の信号エッジは、第一のデータの第一の部分に対応する第三の時間期間によって分離され、第五の信号エッジと第六の信号エッジは、第一のデータの第二の部分に対応する第四の時間期間によって分離される。

第一のデータの伝送の信頼性を高めるために、図16a〜図16hに関連して上述した超高信頼変調方式が使用されてもよい。たとえば、通常の送信データをエンコードするための第一の時間期間および第二の時間期間が第一のオフセット時間だけ互いにオフセットされているとすると、処理回路1740は、第一のオフセット時間よりも大きい第二のオフセット時間少なくとも一つぶんだけ互いにオフセットされている複数の時間期間から、第一のデータを能力情報信号にエンコードするための第三の時間期間および第四の時間期間を選択するように構成されてもよい。

すなわち、処理回路1740は、前記データ信号よりも低いデータ速度を示すように、前記能力情報信号を生成するように構成されてもよい。換言すれば、第一の通信装置1710の処理回路1720は、受信された能力情報信号よりも高いデータレートを示すように、前記データ信号を生成するように構成されてもよい。

通信装置1710の側では、処理回路1720は、第二の通信装置1730から受信した能力情報信号における第四の信号エッジ、第五の信号エッジ、および第六の信号エッジのシーケンスを決定するように構成される。復調のために、第一の通信装置1710は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に最も近い、複数の参照時間期間のうちの第一の参照時間期間を決定するように構成された復調回路1725をさらに含んでいてもよい。同様に、復調回路1725は、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に最も近い、複数の参照時間期間のうちの第二の参照時間期間を決定するように構成されてもよい。第一参照時間期間に基づいて、復調回路1725はさらに、第一データの第一部分を決定するように構成されてもよい。同様に、復調回路1725は、第二の参照時間期間に基づいて第一データの第二の部分を決定するように構成されてもよい。

第一のデータは、図16a〜16hに関連して上述したような、枢要な、または信頼性の高いデータの例でありうる。

第一のデータの交換および伝送リンク特徴付けは、事前に定義されたイベントに応答して、定期的に、または要求に応じて行なわれてもよい。たとえば、第一の通信装置1710が伝送リンク1705のソケットに差し込まれている場合、インターフェース回路1715は、第二の通信装置1730に対する要求であって、その通信能力に関する情報を第一の通信装置1710に送信する要求を含むポーリング信号を伝送リンク1705に出力するように構成されてもよい。同様に、第一の通信装置1710の専用回路が、第二の通信装置1730が伝送リンク1705のソケットに接続されていることを検出する場合、インターフェース回路1715は、前記ポーリング信号を出力するように構成されてもよい。あるいはまた、インターフェース回路1715は、定期的に（たとえば、所定の時間期間の経過後に）前記ポーリング信号を出力するように構成されてもよい。さらに、インターフェース回路1715は、一つまたは複数の所定のイベントが発生したときに、前記ポーリング信号を出力するように構成されてもよい。たとえば、第一の通信装置1710の専用回路が、ある通信パラメータが公称値（設定点）から逸脱していることを検出する場合、インターフェース回路1715は、前記ポーリング信号を出力するように構成されてもよい。

他方、第二の通信装置1730のインターフェース回路1735は、伝送リンク1705を介してポーリング信号を受信し、ポーリング信号の受信に応答して第一のデータを出力するように構成されてもよい。

リンク確立ネゴシエーションの上記の諸側面を要約するために、図17bは、通信装置の通信方法1700bの一例を示す。通信方法1700bは、通信装置を伝送リンクに結合1702bすることを含む。通信方法1700bはさらに、別の通信装置から、該別の通信装置の通信能力を示す第一のデータを伝送リンクを介して受信1704bすることを含む。さらに、通信方法1700bは、第一のデータから、前記別の通信装置が伝送リンク特徴付けをサポートするか否かを判断2706bすることを含む。前記別の通信装置が伝送リンク特徴付けをサポートする場合、通信方法1700bはさらに、所定の試験信号を生成1708bし、試験信号を伝送リンクに出力1710bすることを含む。

方法1700bのさらなる詳細および諸側面は、提案される技術または上記の一つまたは複数の例（たとえば、図17a）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

通信装置のための通信方法1700cの相補的なさらなる例が図17cに示されている。通信方法1700cは、通信装置を伝送リンクに結合1702cすることを含む。通信方法1700cは、伝送リンクを介して通信装置の通信能力を示す第一のデータを別の通信装置に送信1704cすることをさらに含む。第一のデータは、伝送リンク特徴付けがサポートされていることをさらに示す。さらに、通信方法1700cは、伝送リンクを介して、前記別の通信装置から所定の試験信号を受信1706cし、試験信号に基づいて、伝送リンクの少なくとも一つの特性を決定1708cすることを含む。

方法1700cのさらなる詳細および諸側面は、提案される技術または上記の一つまたは複数の例（たとえば、図17a）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

STEPプロトコルについて、上記のリンク確立ネゴシエーション・フローは、たとえば、ビットレート、冗長性、または電力を、チャネル・パフォーマンスの関数として調整することを許容しうる。また、このフローは、チャネルが頻繁に変化することが予期されない用途に使用されてもよい。上述のように、送信機はチャネルのマスターであってもよく、受信機はスレーブであってもよい。双方向通信の第一の部分では、各側は、最大ビットレート、最大スイング、電力モード、ライン（レーン）数等のそれぞれの能力に関して他方から情報を「収集」してもよい。この収集は、上述の超高信頼変調方式を使ってもよい。さらに、スレーブは、フローの第二の部分をさらにサポートする場合、マスターに信号伝達する。第二の部分がサポートされる場合、マスターは、チャネルが信頼できるかどうか判断することを受信機に許容する（複数のパターンを含んでいてもよい）一組の合意されたパターンを実行してもよい。マスターがパターンを送信した後、たとえば期待される挙動、帯域幅などが達成されるかどうかを決定することを許容しうる受信機から結果を収集する。それに応じて、インターフェースの電力または帯域幅が適応されてもよい。STEPプロトコルは、ネゴシエーション・フェーズを容易にするために、通常の回路または非常に小さな外部回路のいずれかに統合されたシリコン解決策を容易にしうる。さらに、STEPプロトコルは、全体的な考慮の一部としてチャネル特性を考慮に入れることを許容するデータ・パターンを適用することを可能にしてもよい。

STEPプロトコルのような時間エンコードされる変調方式を使用する通信インターフェースの別の興味深い側面は、パルス振幅変調（Pulse Amplitude Modulation、PAM）に基づく通信プロトコルを使用する回路に対する後方互換性である。以下では、時間エンコードされる変調方式を使用する回路およびPAM方式を使用する回路との通信を許容しうる回路および方法が、図18a〜18gに関連して説明される。

図18aは、データ信号1801を生成するための装置1800の例を示す。装置1800は、データ信号1801を生成するように構成された処理回路1805と、データ信号1801を伝送リンク（図示せず）に出力するように構成された出力インターフェース回路1810とを含む。たとえば、処理回路1805は、データ信号1801を生成するためのDTCを含む。

第一の動作モードでは、処理回路1805は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように、データ信号1801を生成するように構成される。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジと第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジと第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。たとえば、他の時間エンコードされる通信プロトコルとは別に、装置1800は、STEPプロトコルに従って通信に使用されてもよい。すなわち、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。換言すれば、処理回路1805は、第一の動作モードにおいて、データ信号1801内の連続する信号エッジ間の時間差に情報をエンコードする、情報を渡すための変調方式を使用する。

第二の動作モードでは、処理回路1805は、PAMを使用して、第一のデータおよび第二のデータに基づいてデータ信号1801を生成するように構成される。換言すれば、処理回路1805は、定義された時間間隔でデータ信号1801の電圧レベルによって情報をエンコードする。処理回路は、データ信号1801にデータをエンコードするために、異なる数の信号レベルを使用してもよい。たとえば、処理回路1805は、二つ、三つ、四つ、またはそれ以上の可能な信号レベルを有するPAMを使用して（たとえば、PAM2、PAM3、PAM4などの変調を使用）、データ信号1801を生成するように構成されてもよい。いくつかの例において、処理回路1805は、非ゼロ復帰（Non-Return-to-Zero、NRZ）PAMを使用してデータ信号1801を生成するようにさらに構成されてもよい。たとえば、処理回路1805は、第二の動作モードにおいてNRZ PAM2を使用してデータ信号1801を生成してもよい。

第一の動作モードおよび第二の動作モードをサポートすることによって、装置1800は、STEPプロトコルのような時間エンコードされる通信プロトコルならびにPAMを使用するプロトコルに従って通信に使用されてもよい。よって、装置1800は、多様な異なる通信パートナーとの通信を許容しうる。STEPプロトコルをサポートする通信パートナーとは別に、装置1800は、物理層におけるPAM（たとえば、NRZ PAM2）を使用する通信パートナーとさらに通信してもよい。

たとえば、装置1800がSTEPプロトコルの物理層を実装するために使用される場合、処理回路1805は、第二の動作モードでは、NRZ PAM2物理層の挙動を模倣するために連続するサンプル振幅ビットの数にビット長を乗算したものに一致する、データ信号1801における諸パルスを生成してもよい。10Gbit/sでNRZ PAM2変調方式が模倣されると仮定すると、処理回路1805は、100ピコ秒の倍数でパルスを生成することができる。

上述のように、DTCは、データ信号を生成するために使用されうる。第一の動作モードにおいてはDTCの分周（frequency division）回路は、DTCの補間回路とともに、データ信号1801を生成するために使用されてもよいが、第二のモードにおいては、NRZ PAM2変調を模倣するために、DTCの分周回路のみが使用されてもよい。たとえば、DTCの入力発振信号が10GHzの周波数を示す場合、上の例で述べたように100ピコ秒の倍数のパルスを示すデータ信号1801は、DTCの補間回路（たとえば、デジタル制御エッジ補間器（Digitally Controlled Edge Interpolator）、DCEI）を必要とせずに、DTCの分周回路を使用して単に入力発振信号を分周することによって生成されてもよい。換言すれば、DTCは、第二の動作モードにおいては、入力発振信号を分周することによって、データ信号1801を生成するように構成されてもよい。

さらに、PAM変調を使用する模倣されたプロトコルがクロック信号を必要とする場合、処理回路1805はさらに、第二の動作モードにおいて、それに応じたクロック信号1802を生成するように構成されてもよい（たとえば、クロック信号1802を生成するための第二のDTCを含む）。さらに、出力インターフェース回路1810は、第二の動作モードでクロック信号1802とデータ信号1801を同時に出力するように構成されてもよい。たとえば、出力インターフェース回路1810は、クロック信号1802およびデータ信号1801を差動伝送リンクの異なる伝送線に同時に出力するように構成されてもよい。

差動伝送リンクは、伝送されるべきデータを差動式に出力するために第一動作モードで使用されてもよい。すなわち、処理回路1805は、第一の動作モードにおいて、データ信号1801に対して反転された第二のデータ信号1803を生成するようにさらに構成されてもよい。さらに、出力インターフェース回路1810は、第二のデータ信号1803を伝送リンクに出力するように構成されてもよい。

第一の動作モードで動作するとき、装置1800または装置1800の少なくとも回路部分（たとえば、処理回路1805）は、上記または下記に記載される追加的特徴の一つまたは複数を実行または実装するように構成されてもよい。

装置1800の動作モードは、より上位層のアプリケーションまたは回路によって制御されてもよい。たとえば、装置1800は、処理回路1805および／または出力インターフェースを、受信された制御信号（たとえば、より上位層の回路によって提供される）に基づいて、第二の動作モードで動作するように制御するように構成された制御回路（図示せず）を含んでいてもよい。

また、受信側では、時間エンコードされた信号および振幅エンコードされた信号のデコードは、多様な通信パートナーとの互換性を可能にしうる。データ信号1821をデコードするためのそれに応じた装置1820は、図18bに示される。装置1820は、処理回路1825および復調回路1830を含む。

第一の動作モードにおいて、処理回路1825は、データ信号1821内の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成される。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。たとえば、処理回路1825は、データ信号1821における第一の信号エッジ、第二の信号エッジ、および第三の信号エッジのシーケンスを決定するように構成されたTDCを含んでいてもよい。

復調回路1830は、第一の動作モードでは、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定するように構成される。さらに、復調回路1830は、第一の動作モードでは、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成される。第一の時間期間と第二の時間期間の和は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。換言すれば、装置1820は、第一の動作モードでは、データ信号1821内の連続する信号エッジ間の時間差に基づいて情報をデコードする復調方式を使用する。

第二の動作モードでは、処理回路1825は、複数の相続く時間インスタンスにおいて、データ信号1821の信号レベルのシーケンスを決定するように構成される。換言すれば、処理回路1825は、第二の動作モードでは、連続する信号エッジ間の時間ではなく、データ信号1821の振幅を決定する。複数の相続く時間インスタンスは、一定のオフセット時間だけ互いにオフセットされる。すなわち、処理回路1825は、一定周波数でデータ信号1821の振幅をサンプリングしてもよい。上述のように、TDCは、データ信号1821をサンプリングするために使用されてもよい。TDCの複数のフリップフロップ回路が、データ信号1821内の信号エッジを決定するために使用されてもよいが、TDCの複数のフリップフロップ回路のうちの単一の回路のみが、一定周波数でデータ信号1821の振幅をサンプリングするために使用されてもよい。

復調回路1830は、よって、第二の動作モードでは、信号レベルのシーケンスに基づいて、第一のデータおよび第二のデータを決定するように構成される。

第一の動作モードおよび第二の動作モードをサポートすることによって、装置1820は、STEPプロトコルのような時間エンコードされる通信プロトコルならびにPAMを使用するプロトコルに従って通信に使用されてもよい。よって、装置1820は、多様な異なる通信パートナーとの通信を許容してもよい。STEPプロトコルをサポートする通信パートナーとは別に、装置1820は、物理層においてPAMを使用する通信パートナーとさらに通信してもよい。

第二の動作モードでデータ信号1821をサンプリングするために使用される複数の相続く時間インスタンスは、クロック信号1822に基づいてもよい。換言すれば、第二の動作モードにおけるサンプリング周波数は、クロック信号1822によって決定されてもよい。たとえば、処理回路1825は、第二の動作モードにおいて、クロック信号1822およびデータ信号1821を同時に送信機（図示せず）から受信するように構成されてもよい。あるいはまた、装置1820はさらに、データ信号1821に基づいてクロック信号1822を生成するように構成されたクロック回復回路（図示せず）を含んでいてもよい。すなわち、タイミング情報は、データ信号1821にエンコードされたシリアル・データ・ストリームから抽出されてもよい。たとえば、クロック回復回路はPLLであってもよい。PLLは、たとえば、クロック信号1822を生成するために、参照クロック信号をデータ信号1821内の遷移（信号エッジ）に整列させてもよい。

たとえば、STEPプロトコルは、第二動作モードにある装置1820（受信機として理解されうる）のTDCが、クロック経路およびデータ経路を分離することを許容しうる。これは、クロックが、異なる経路からまたは内部源から供給されることを許容するためである。よって、入力データ信号1821は、別の信号（たとえば、専用クロック線からまたは内部ソースからのクロック信号1822）でサンプリングされてもよい。

第一の動作モードでは、データは差動式に受信されてもよい。すなわち、処理回路1825は、第一の動作モードにおいて、データ信号1821に対して反転された第二のデータ信号1823を受信するようにさらに構成されてもよい。よって、処理回路1825は、第一の動作モードにおいて、さらに第二のデータ信号に基づいて、第一の信号エッジ、第二の信号エッジ、および第三の信号エッジを決定するように構成されてもよい。

第二の動作モードでは、データ信号1821およびクロック信号1822は、第一の動作モードにおいてデータ信号1821および第二のデータ信号1823を受信するために使用される差動伝送リンクの二つの異なる伝送線を介して受信されてもよい。装置1820の（入力）インターフェース回路（図示せず）は、処理回路1825と（差動）伝送リンクとの間に結合されてもよい。

第一の動作モードで動作するとき、装置1820または装置1820の少なくとも回路部分（たとえば、処理回路1825）は、上記または下記に記載される追加的な特徴の一つまたは複数を実行または実装するように構成されてもよい。

装置1820の動作モードは、ここでも、より上位層のアプリケーションまたは回路によって制御されてもよい。たとえば、装置1800は、受信された制御信号（たとえば、より上位層の回路によって提供される）に基づいて第二の動作モードで動作するように、処理回路および復調回路を制御するように構成された制御回路（図示せず）を含んでいてもよい。

追加的な振幅変調方式を使用することに関する上述の諸側面による例示的な通信システム1840が、さまざまな動作モードにおいて図18c〜18eに示される。

図18cは、伝送リンク1846を介して結合された送信機1847および受信機1848を備える通信システム1840を示す。

送信機1847は、STEPプロトコルに従って、転送されるデータを、データ信号1841の連続する信号エッジ間の諸時間期間にエンコードすることによって、データ信号1841を生成するDTC 1842を含む。出力インターフェース回路1843（たとえば、増幅器を含む）は、データ信号1841を伝送リンク1846に出力する。

受信機1848は、データ信号1841を受信するための入力インターフェース回路1844を含む。データ信号1841は、データ信号1841内の信号エッジを決定するためにTDC 1845に供給される。信号エッジに関する情報は、復調回路（図示せず）に転送され、復調回路がデータ信号1841内の連続する信号エッジ間の時間期間をデータに翻訳し戻す。

すなわち、送信機1847は、第一の動作モードで動作させられるとき、データ信号を生成する上述の装置1800のように振る舞い、受信機1848は、第一の動作モードで動作させられるときに、データ信号をデコードする上述の装置1820のように振る舞う。

換言すれば、図18cは、通常のSTEP動作中の通信システムを示す。

図18dは、第二の動作モードにおける通信システム1840を示す。上述の第一の動作モードとは対照的に、DTC 1842は、NRZ PAMを使用してデータ信号1841を生成する。

よって、TDC 1845は、データ信号1841からクロック回復PLL 1849によって生成されたクロック信号に基づいて、データ信号1841の振幅をサンプリングする。信号振幅に関する情報は、復調回路に転送され、復調回路が、データ信号1841の信号振幅をデータに戻す。

すなわち、送信機1847は、第二の動作モードで動作させられるとき、データ信号を生成する上述の装置1800のように振る舞い、受信機1848は、第二の動作モードで動作させられるとき、データ信号をデコードする上述の装置1820のように振る舞う。

換言すれば、図18dは、NRZ PAMサポートのためのクロック回復を伴うSTEP動作中の通信システムを示している。

図18eは、ここでも、第二の動作モードにおける通信システム1840を示す。図18dの例とは対照的に、送信機1847は、クロック信号1851を生成するための第二のDTC 1850と、別の伝送リンク1853（または差動伝送リンクの第二の伝送線）にクロック信号を出力するための第二の出力インターフェース回路1852とを含む。

TDC 1845は、ここでも、クロック信号に基づいてデータ信号1841の振幅をサンプリングする。しかしながら、図18dの例とは対照的に、クロック信号は、データ信号1841に基づいてPLL 1849によって提供されるのではなく、送信機1847から、受信機1848の第二の入力インターフェース回路1854を介して受信される。

換言すれば、図18eは、STEP伝送のために常用されるラインがクロックおよび伝送線として使用される状況における通信方式を示す。

図18c〜18eに示される送信機1847および受信機1848はいずれも、時間エンコードおよび振幅エンコードの変調方式をサポートすると述べられているが、送信機1847および受信機1848は、時間エンコードおよび振幅エンコード変調方式のうちの一方のみをサポートする他の受信機または送信機と一緒に使用されてもよいことを注意しておく。たとえば、送信機1847は図18aに関連して詳細に述べた二つの動作モードをサポートするため、送信機1847は、NRZ PAM2信号の復調のみをサポートする受信機と一緒に使用されてもよい。同様に、受信機1848は図18bに関連して詳細に述べた二つの動作モードをサポートするので、受信機1848は、NRZ PAM2変調のみをサポートする送信機と一緒に使用されてもよい。

追加的な振幅変調方式を使用することに関する上記の諸側面を要約するために、図18fは、データ信号を生成するための方法1800fの例を示す。第一の動作モードにおいては、方法1800fは、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むようにデータ信号を生成1802fすることを含む。第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。第二の動作モードでは、方法1800fは、PAMを使用して、第一のデータおよび第二のデータに基づいてデータ信号を生成1804fすることを含む。さらに、方法1800fは、データ信号を出力1806fすることを含む。

方法1800fのさらなる詳細および諸側面は、提案される技術または上記の一つまたは複数の例（たとえば、図18a、18c、18dおよび18e）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

データ信号をデコードするための相補的な方法1800gの例が図18gに示されている。第一の動作モードにおいて、方法1800gは、データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンス1802gを決定することを含む。さらに、方法1800gは、第一の動作モードにおいて、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいての第一のデータを、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定1804gすることを含む。第二の動作モードにおいては、方法1800gは、複数の相続く時間インスタンスにおいてデータ信号の信号レベルのシーケンスを決定1806gし、該信号レベルのシーケンスに基づいて第一のデータおよび第二のデータを決定1808gすることを含む。

方法1800gのさらなる詳細および諸側面は、提案される技術または上記の一つまたは複数の例（たとえば、図18b〜18e）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図18a〜18gに関連して説明された諸側面は、たとえば、NRZ PAM2信号の生成およびデコードのために、STEPプロトコルに従った回路を再使用することを許容しうる。

上記では、STEPプロトコルの基本が、STEPプロトコルの物理層およびSTEPプロトコルのMAC層の諸側面とともに説明した。以下の記述セクションは、STEPプロトコルに従って通信可能な通信ハードウェア（たとえば、送信機、受信機、またはトランシーバ）のための回路に焦点を当てる。なお、以下に記載される回路は、STEPプロトコルに従った通信を可能にするための送信機、受信機、またはトランシーバにおいて使用されうるが、STEPプロトコルに従った通信を可能にするためのこの特定の回路を使用する必要はない。STEPプロトコルに従った通信は、以下に記載されているものとは異なる回路を使用して実行されてもよい。また、以下に記載される回路が、STEPプロトコルによる通信とは異なる用途に使用されてもよいことを注意しておく。たとえば、以下に記載される回路は、STEPプロトコルとは異なる通信プロトコルに従って通信に使用されてもよい。

省電力は多くの電子機器にとって重要な特性である。ほとんどの電子装置は、電力を節約するために、機能の低下した利用可能性または不使用の機能の非アクティブ化（オフにすること）に関連する一つまたは複数の電力節約モードをサポートする。たとえば、（たとえば、STEPプロトコルに従って）高スループットで動作する通信インターフェースは、常に（常時）フル・スループット能力を要求するわけではない。通信インターフェースは、たとえば、データが転送されない時間期間（アイドル期間としても知られる）を示すことがある。よって、通信インターフェースは、データが転送されない時間期間では電力節約モードに移行してもよい。省電力モードに移行するとき、機能を電源投入する／覚醒させる（たとえばインターフェースをフル動作モードに戻す）ことはいくらかの時間がかかることがあり、その間、通信インターフェースによって電力が消費されるが、データは転送されないことを考慮すべきである。さらに、異なる電力節約モードは、異なる電源アップ／覚醒時間を示すことがある。たとえば、より深い電力節約モード（通信インターフェースは、より高い電力節約モードよりも消費電力が少ない）は、より高い電力節約モード（通信インターフェースは、より低い電力節約モードよりも消費電力が大きい）よりも、より長い電力アップ／覚醒時間を示す可能性がある。しかしながら、（深い）電力節約モードからフル・スループット・モードに移行するためのパワーアップ／覚醒時間が、データ転送が必要となるまでの利用可能な時間期間よりも長い場合、通信インターフェースは、アイドル時間の間に、電力を節約するためにこの（深い）電力節約モードに移行することはできない。

図19は、改善されたパワーアップ／覚醒時間を、よって（深部）電力節約モードのより良い利用を許容しうるデータ信号1901を生成するための装置1900の例を示す。

装置1900は、少なくとも第一の動作モードで送信されるべきデータ1902に基づいてデータ信号1901を生成するように構成された処理回路1910を含む。たとえば、処理回路1910は、データ信号を生成するためのDTCを含んでいてもよい。第一の動作モードとは別に、装置1900は、装置1900の回路の少なくとも一部が非アクティブ化される少なくとも第二の動作モードをサポートする。たとえば、第二の動作モードは、（深い）電力節約モードであってもよい。装置1900は、たとえば、データが転送されない（たとえば、装置1900の送信バッファが空であってもよく、またはより上位層の制御アプリケーションまたはハードウェアによって転送のためにデータがスケジュールされていない）場合、第二の動作モードで動作させられてもよい。たとえば、第二の動作モードは、図15bに関連して上述した電力節約モードの一つであってもよい。

さらに、装置1900は、装置1900の回路の安定性を監視するように構成されたモニタリング回路1920を備える。装置1900の回路は、処理回路1910に加えて、たとえば、PLL、一つまたは複数のフィルタ、一つまたは複数のバッファ、一つまたは複数の遅延素子、一つまたは複数の制御回路、一つまたは複数の電圧レギュレータなどを含んでいてもよい。回路の安定性は、攪乱された後にゼロに戻る回路の応答の傾向を表わす。安定した回路の応答は、攪乱された後すぐにゼロに戻るが、不安定な回路の応答がゼロに戻るまでには、より長い時間がかかることがある。いくつかの例では、不安定な回路の応答は、撹乱された後、まったくゼロに戻らない。たとえば、装置1900の回路をパワーアップ／覚醒する間、回路が安定するまでにはある程度の時間がかかることがある。換言すれば、第二の動作モードから第一の動作モードに変更するとき、装置1900の回路は、少なくとも部分的には、初期には不安定であり、ある時間の後にのみ安定であることがある。

第二の動作モードから第一の動作モードに変更するとき、処理回路1910は、モニタリング回路1920が装置1900の回路が安定して動作すると判断するまで、第一の量のそれぞれのデータ部分に基づいて、データ信号1901の直接相続く信号エッジ間の諸時間期間を初期に調整するように構成される。さらに、処理回路1910は、モニタリング回路1920が装置1900の回路が安定して動作すると判断した後に、より大きな第二の量のそれぞれのデータ部分に基づいて、データ信号1901の直接相続く信号エッジ間の諸時間期間を調整するように構成される。たとえば、モニタリング回路1920（または装置1900の他の任意の制御回路）は、装置1900の回路が安定しているか否かを示す対応する制御または情報信号を処理回路1910に供給することができる。

すなわち、処理回路1900は、装置1900が完全に安定化されるまで、低下したパラメータで（たとえば、より下位の変調方式を用いて）データ信号1901を生成することを開始する。たとえば、処理回路1910は、装置1900の回路がまだ安定して動作していない限り、送信されるべきデータのそれぞれの1ビット部分に基づいてデータ信号1901の直接相続く信号エッジ間の時間期間を初期に調整し、装置1900の回路が安定して動作するようになった後に、送信されるべきデータのそれぞれの3ビット部分に基づいてデータ信号1901の直接相続く信号エッジ間の時間期間を調整するように構成されてもよい。データ信号1901を生成するために安定になる前に装置1900の回路を使用することは、データ信号1901における誤り率を増加させることがある（たとえば、データ信号1901の直接相続く信号エッジ間の時間期間が、短すぎる、または長すぎるように調整されることがある）。しかしながら、データ信号1901における増大した誤り率は、装置1900の回路が安定化するまで、より小さいデータ部分に基づいて、データ信号1901の直接相続く信号エッジ間の時間期間を初期に変調することによって（少なくとも部分的に）補償されてもよい。

たとえば、処理回路1910は、モニタリング回路1920が装置1900の回路が安定して動作していると判定するまで、データ信号1901の直接相続く信号エッジ間の時間期間を第一の複数の時間期間の諸時間期間に調整するように構成されてもよい。第一の複数の時間期間は、第一のオフセット時間だけ互いにオフセットされる。さらに、処理回路1910は、モニタリング回路1920が装置1900の回路が安定して動作していると判定した後に、データ信号1901の直接相続く信号エッジ間の時間期間を第二の複数の時間期間の諸時間期間に調整するように構成されてもよい。第二の複数の期間は、少なくとも、第一のオフセット時間よりも小さい第二のオフセット時間だけ、互いにオフセットされる。換言すれば、処理回路1910は、装置1900の回路が安定して動作するまで、図16a〜図16dに関連して上述した超高信頼変調方式と同様の変調方式を初期に使用してもよい。

すなわち、装置1900の回路がまだ安定して動作していない限り、データ信号1901の直接相続く信号エッジ間の可能な時間期間どうしの間のより大きなオフセットが使用される。よって、データ信号1901の直接相続く信号エッジ間の時間期間が、装置1900のまだ不安定な回路のために、短かすぎる、または長すぎるように調整されることがあったとしても、上記の増加したオフセットが、これらの信号誤りに対する増加した耐性を提供しうる。

よって、回路の不安定性に起因する潜在的に増大した信号誤りが補償（緩和）されうる。

たとえば、装置1900のまだ不安定な回路に起因する潜在的に増大した信号誤りに対する信号エッジの高い（十分な）耐性を確実にするために、第一のオフセット時間は、第二のオフセット時間の少なくとも2倍、3倍、4倍、またはそれ以上であってもよい。よって、第一の複数の時間期間は、第二の複数の時間期間よりも少ない時間期間を含んでいてもよい。たとえば、第二の複数の時間期間は、第一の複数の時間期間の少なくとも2倍、3倍、または4倍多い時間期間を含んでいてもよい。第二の複数の時間期間は、たとえば、少なくとも6、8、10、12、14、16またはそれ以上の時間期間を含んでいてもよい。第一の複数の時間期間および第二の複数の時間期間のうちの一方がより多くの時間期間を含むほど、より多くのビットがデータ信号1901のパルスにエンコードされることができ、それにより装置1900のスループットが増加する。

要約すると、第二の動作モードから第一の動作モードに変更するとき、処理回路1910は、モニタリング回路1920が装置1900の回路が安定して動作していると判断するまでは、初期に、データ信号1901の直接相続く信号エッジ間の時間期間を、送信されるべきデータに基づいて、第一の複数の時間期間の諸時間期間に調整し、モニタリング回路1920が装置1900の回路が安定して動作していると判断した後は、データ信号1901の直接相続く信号エッジ間の時間期間を、送信されるべきデータに基づいて、第二の複数の時間期間の諸時間期間になるよう調整するように構成されてもよい。

他の回路の中でも、装置1900は、たとえば、発振信号1931を生成するように構成されたPLL 1930を含んでいてもよい。処理回路1910は、発振信号1931を用いてデータ信号1901を生成するように構成されてもよい（たとえば、処理回路1910は、送信されるデータに従って発振信号1931の信号エッジをシフトさせてもよい）。第二の動作モードでは、電力を節約するためにPLL 1930が非アクティブにされる。よって、第二の動作モードから第一の動作モードに変更するとき、PLL 1930がアクティブ化される。PLL 1930は、ロックされるまで、すなわち、PLL 1930が安定して動作するまで、ある程度の時間を要する。しかしながら、装置1900は、PLL 1930がロックされる前にすでにデータ信号1901を生成することを許容する。たとえば、PLL 1930がロックされる前に、信号送信が、低下したパラメータを用いて開始されてもよい。

PLL 1930がロックされた後、データ信号1901における誤り率は、PLL 1930のロックされていない動作と比較して、著しく低減されうる。よって、モニタリング回路1920は、PLL 1930がロックされている場合に装置1900の回路が安定して動作していると判断するだけであるように構成されてもよい。

さらに、データ信号1901の受信機（図示せず）の動作モードは、より大きな第二の量のデータ部分に基づいて時間期間を調整する（時間期間を第二の複数の時間期間の時間期間に調整する）ことに移行する決定を行なう際に考慮されてもよい。たとえば、モニタリング回路1920（または装置1900の他の任意の制御回路）は、データ信号1901の受信機の動作モードを示すインジケーター信号を受信してもよい。よって、処理回路1910は、インジケーター信号がデータ信号1901の受信機がフル動作モードにあることを示す場合に、第一の量のそれぞれのデータ部分に基づいてデータ信号1901の時間期間を調整することから、より大きな第二の量のそれぞれのデータ部分に基づいてデータ信号1901の時間期間を調整することに変更するだけであるように構成されてもよい。換言すれば、処理回路1910は、インジケーター信号がデータ信号1901の受信機がフル動作モードにあることを示している場合に、データ信号1901の時間期間を第一の複数の時間期間の諸時間期間に調整することから、データ信号1901の時間期間を第二の複数の時間期間の諸時間期間に調整することに変更するだけであるように構成されてもよい。

装置1900は、それが安定になる前に覚醒される。よって、装置1900の覚醒時間は、従来のシステムの場合よりも何倍も（たとえば、5倍、10倍、15倍またはそれ以上）速い／短いことがありうる。たとえば、従来のシステムについて1〜2μsの覚醒時間を仮定すると、装置1900は、たとえば0.1〜0.2μs以内に覚醒されうる（動作状態になりうる）。短縮された覚醒時間は、深い電力節約モード（たとえば、深いスリープ・モード）に、より頻繁に、より長時間、移行することを許容しうる。よって、装置1900は、低減されたエネルギーで、より電力効率の良い仕方で、信号生成および信号伝送を許容しうる。

装置1900は、上述のようなシングルエンドのデータ信号を、または差動信号対を生成することを許容しうる。すなわち、いくつかの例において、処理回路1910は、データ信号1901に対して反転された第二のデータ信号を生成するようにさらに構成されてもよい。

上述のように、他の時間エンコードされる通信プロトコルとは別に、装置1900は、STEPプロトコルに従って通信に使用されてもよい。すなわち、モニタリング回路1920が装置1900の回路が安定であると判定した後、処理回路1910は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように、データ信号1901を生成するように構成されてもよい。第一の信号エッジと第二の信号エッジとの間の第一の時間期間は、第二の量の第一のデータ部分に対応し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間は、第二の量の第二のデータ部分に対応する。上述のように、第一の時間期間と第二の時間期間の和は、STEPプロトコルに従って、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

本明細書に記載されているように、STEPプロトコルによる通信インターフェースは、従来のインターフェースと比較して、無効動作モードまたは電力節約モードからフル動作モード（フル・スループット・モード）への迅速な遷移を可能にしうる。フル動作モードへの遷移時間は、PLL覚醒／パワーアップ（power up）時間によって支配されることがあるが、上記および下記の諸側面に従って加速されうる。

フル動作モード（フル・スループット・モード）への遷移を支配しうる別の回路は、電源回路である。たとえば、低ドロップアウト（Low-DropOut、LDO）レギュレータが、通信回路のための電源として使用されてもよい。他の回路について上述したように、LDOレギュレータを覚醒／パワーアップすることもまた、ある程度の時間を要し、よって、フル動作モードへの遷移時間を増加させることがある。一般に、LDOレギュレータは、迅速な遷移時間を許容にするために、ほとんどの時間保持される。しかしながら、LDOレギュレータを長時間保持することは、電力消費を増すことがあり、それは電子装置の電力消費目標（たとえば、低電力消費はバッテリーを使用するモバイル装置のKPIである）とかちあう可能性がある。

図20aは、LDOレギュレータ2010、よって電子装置2020のための改善された有効パワーアップ／覚醒時間を許容しうる、電子装置2020のために、LDOレギュレータ2010によって生成された供給信号2011を制御するための装置2000を示す。

LDOレギュレータ2010は、入力電圧V_inで供給信号2011を提供する。従来のLDOレギュレータ（外部キャパシタ有りまたは無し）は、その帯域幅によって制限されるパワーアップを示す。典型的には、パワーアップ時間は、制御されるLDOレギュレータおよびオープンループLDOレギュレータに対して1μsより長い（入力電圧V_inは、オープンループLDOレギュレータによって制御されず、これは、LDOレギュレータのソース電圧に到達する入力電圧V_inの高い値を引き起こしうる）。

装置2000は、LDOレギュレータ2010と電子装置2020との間に結合するように構成された出力キャパシタ2030を含む。出力キャパシタ2030は、LDOレギュレータ2010に結合され、供給信号2011を受信するように構成される。

装置2000は、制御信号2001が、電子装置2020が第一の動作モードから第二の動作モードに移行する（変化する）ことを示す場合（または、制御信号2001が、電子装置2020が第一の動作モードから第二の動作モードにこれから遷移することを示す場合）、出力キャパシタ2030に（並列に）電荷源2050を選択的に結合するように構成されたスイッチ回路2040をさらに含む。たとえば、制御信号2001は、より上位層の制御アプリケーションまたはハードウェア（図示せず）から提供されてもよい。図20aに示されるように、電荷源2050は、たとえば、充電されたキャパシタであってもよい。すなわち、事前充電されたスイッチされるキャパシタが使用されてもよい。

たとえば、第一の動作モードは、電子装置2020が電力を消費しない電子装置2020の無効モード（非動作モード）または電力節約モードである。よって、第二の動作モードは、電子装置2020のフル動作モードでありうる。電子装置2020は、第一の動作モードにおいて電力を消費しないので、LDOレギュレータ2010は、初期に非アクティブ化されてもよい（オフにされてもよい）。アクティブ化後、LDOレギュレータ2010が、電子装置2020によって必要とされる電圧レベルで供給信号を提供することができるようになるまでには、ある程度の時間がかかる可能性がある。すなわち、LDOレギュレータ2010が、出力キャパシタ2030において単独で、必要とされる（所望される）出力電圧V_outを生成することができるまでには、ある程度の時間がかかる可能性がある。

出力キャパシタ2030で必要とされる（所望される）出力電圧V_outに達するまでの時間を短縮するために、スイッチ回路2040は、（事前充電された）電荷源2050を出力キャパシタ2030に結合するように構成される。よって、出力キャパシタ2030が必要な出力電圧V_outまでより速く充電されるように、追加の電荷が出力キャパシタ2030に転送される。その結果、電子装置2020が見るLDOレギュレータ2010の有効覚醒／パワーアップ時間が短縮される。よって、LDOレギュレータ2010の覚醒が、実質的に加速される。必要とされる出力電圧V_outが、短縮された時間内に出力キャパシタ2030に提供されるので、電子装置2020のパワーアップ／覚醒も加速されうる。たとえば、電子装置2020がPLLである場合、PLL覚醒が加速されうる。よって、PLLは、PLLについての事実上加速された覚醒／パワーアップ時間に起因して、より頻繁に、またはより長い時間、電力節約モードまたは無効モードにされてもよい。

すなわち、装置2000は、標準的なLDOレギュレータを使用しながら、高速な遷移（たとえば、100n以下）でLDOレギュレータ2010を効果的に覚醒させる／パワーアップすることを許容しうる。LDO出力電圧（供給信号2011）は調整され、制御されるので、LDOレギュレータ2010のパフォーマンスも信頼性も影響されない。

たとえば、パワーアップ／覚醒中に、LDOレギュレータ2010によって電力供給される電子装置2020がアクティブでないとすると、電流消費（漏れを除く）は発生しない。出力キャパシタ2030の既知のキャパシタンスC_outと所望の遷移時間とを考慮に入れると、要求される（所望の）出力電圧V_outに達するための要求される電荷Qは、次のように計算されうる：

V（t）は、出力キャパシタ2030の電極間の電圧の現在値を示す。

出力キャパシタ2030に必要な電荷を供給するために、電荷源2050は、必要な出力電圧V_outに達するまでの時間期間において出力キャパシタ2030に電荷を注入し、その後、電荷注入を停止するために使用される。出力キャパシタ2030の電圧の変化は、次のように記述することができる：

C_injは、電荷源2050（たとえば、図20aに示されるような充電されたキャパシタ）のキャパシタンスを表わす。

たとえば、出力キャパシタ2030に必要な電荷を供給するためにトグルが使用されてもよい。すなわち、スイッチ回路2040は、LDOレギュレータ2010と出力キャパシタ2040との間で充電されたキャパシタ2050の電極をトグルさせるように構成されてもよい。

C_inj、C_out、V_in、V_outを知っていれば、所定のパワーアップ時間内に目標電圧V_outに到達するために、適切な量のトグルが設定されうる。たとえば、スイッチ回路2040は、充電されたキャパシタ2050の電極を、LDOレギュレータ2010と出力キャパシタ2030との間で所定のトグル周波数でトグルさせるように構成されてもよい。トグル周波数は、所定の時間区間内に所定の量の電荷が出力キャパシタ2030に転送されるように選択される。

図20bは、出力キャパシタ2030の電極にかかる電圧2031の例示的な経時的推移を示す。時刻T₀では、トグルが始まり、充電されたキャパシタ2050によって、電荷が出力キャパシタ2030に連続的に転送される（充電されたキャパシタ2050によって出力キャパシタ2030に対して提示される電圧を表わすライン2051によって示される）。出力キャパシタ2030が連続的に充電され、出力キャパシタ2030の電極間の電圧2031が増大する。所定の時間区間T_{power on}が経過した後、必要な（所望の）出力電圧V_outに達し、スイッチング回路2040によってトグルが停止される。

あるいはまた、スイッチ回路2040は、出力キャパシタ2030の電極間の電圧が所定値V_outになるまで、電荷源2050（たとえば、充電されたキャパシタ）を出力キャパシタ2030に選択的かつ連続的に結合するように構成されてもよい。いくつかの例では、装置2000は、出力キャパシタ2030の電極間の電圧2031の現在値と所定値V_outとの比較に基づいて、比較信号2061を生成するように構成された比較回路2060をさらに含んでいてもよい。よって、スイッチ回路2040は、比較信号2061に基づいて、電荷源2040を出力キャパシタに選択的に結合するように構成されてもよい。

さらに代替的に、スイッチ回路2040は、所定の時間区間にわたって、電荷源2050（たとえば、充電されたキャパシタ）を出力キャパシタ2030に選択的かつ連続的に結合するように構成されてもよく、時間区間は、（たとえば、数式（1）に基づいて）所定の量の電荷が出力キャパシタ2030に伝達されるように選択される。

言い換えると、所要のパワーアップ電圧V_outに達するための別の仕方は、ある時間期間にわたってスイッチ2040をオンにし、ひとたび電圧V_outに達したらスイッチ2040を再びオフにすることであってもよい。上述のように、このアプローチは、（高速）比較器2060を使用して、または所定の時間窓にわたってスイッチ2040を開くことによって実施されてもよい。

装置2000は、さらに、低電流を必要とする動作モードから高電流を必要とする動作モードへの電子装置2020の高速な遷移を可能にしうる。たとえば、第一の動作モードは、アイドル・モードまたは低レート・データ送信モード（低スループット・モード）であってもよく、第二の動作モードは、高レート・データ送信モード（高スループット・モード）であってもよい。第一の動作モードから第二の動作モードへの移行は、LDO 2010自身がその制限された帯域幅のために電流変化に追従できないほど速いことがありうる。これは、図20cに例示的に示される。

図20cは、時刻T₁において第一の動作モードから第二の動作モードに変化するときの、電子装置2020についての要求される電流（電子装置2020によって引き出される電流）の時間的推移2021を示している。参照として、LDOレギュレータ2010によって提供される時間的推移2012が示されている。図20cから、LDOレギュレータ2010自身が、その限られた帯域幅のために、電子装置2020の電流変化に追従できないことが明らかである。その結果、電子装置2020に供給される電圧が低下する可能性がある。

しかしながら、スイッチ回路2040は、制御信号2001が電子装置2020が第一の動作モード（ほとんど電流を消費しない）から第二の動作モード（大電流を消費する）に遷移することを示す場合、電荷源2050を出力キャパシタ2030に選択的に結合するように構成されている。電荷源2050の出力キャパシタ2030への選択的結合は、LDOレギュレータ2010が必要な電流を供給できるようになるまで、出力キャパシタ2030への追加的な電荷の注入を可能にしうる。電荷源2050によって出力キャパシタ2030に注入される電流は、例示的なトグル実施について、図20cにおいてライン2041によって示されている。

装置2000は、超高速キャパシタ充電およびLDOレギュレータの覚醒を可能にしうる。

他の電子装置とは別に、装置2000は、STEPプロトコルに従って通信に使用されてもよい。図20dは、通信装置2070の第一の例を示す。通信装置2070は、データ信号2072を生成するための装置2071を含む。データ信号2072を生成するための装置2071は、送信されるべきデータ2075に基づいてデータ信号2072を生成するように構成された処理回路2073（たとえば、DTC）を含む。データ信号2072は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。第一の信号エッジと第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジと第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。上述のように、第一の時間期間と第二の時間期間の和は、STEPプロトコルに従って、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

さらに、データ信号2072を生成するための装置2071は、伝送リンク（図示せず）にデータ信号2072を出力するように構成された出力インターフェース回路2074を含む。

通信装置2070は、上述のように、データ信号2072を生成するための装置2071のための供給信号2011を生成するように構成されたLDOレギュレータ2010と、供給信号2011を制御するための装置2000とを含む。

装置2000は、データ信号2072を生成するための装置2071から見て、LDOレギュレータ2010の有効覚醒／パワーアップ時間を短縮することを許容しうる。よって、データ信号2072を生成するための装置2071の覚醒／パワーアップ時間も改善されうる。

たとえば、処理回路2073が、第一の動作モードでは第一のデータレートでデータ信号2072を生成し、第二の動作モードでは、より高い第二のデータレートでデータ信号2072を生成するように構成される場合、処理回路2073の急速に増加する電流需要は、上述のように、装置2000によって補償されうる。

同様に、第一の動作モードが、データ信号2072を生成するための装置2071のアイドル・モードであり、第二の動作モードが、データ信号2072を生成するための装置2071のフル動作モード（高スループット・モード）である場合、処理回路2073の急速に増加する電流需要は、上述のように、装置2000によって補償されうる。

第一動作モードが、データ信号2072を生成するための装置2071の電力オフ・モードおよび低電力モード（たとえば、電力節約モード）のうちの一つであり、第二動作モードが、データ信号2072を生成するための装置2071のアイドル・モードおよびフル動作モードのうちの一つである場合、データ信号2072を生成するための装置2071の覚醒／パワーアップは、上述のように、装置2000によって加速されてもよい。

通信装置2080の第二の例が図20eに示される。通信装置2080は、伝送リンク（図示せず）から受信したデータ信号2082をデコードするための装置2081を含む。データ信号2082をデコードする装置2081は、データ信号2082内の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路2083（たとえば、TDC）を含む。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。さらに、データ信号2082をデコードする装置2081は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路2084を含む。第一の時間期間と第二の時間期間の和は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

通信装置2080は、上述のように、データ信号2082をデコードするための装置2081のための供給信号2011を生成するように構成されたLDOレギュレータ2010と、供給信号2011を制御するための装置2000とをさらに含む。

装置2000は、データ信号2082をデコードするための装置2081から見て、LDOレギュレータ2010の有効覚醒／パワーアップ時間を低減することを許容しうる。よって、データ信号2082をデコードするための装置2081の覚醒／パワーアップ時間も改善されうる。

たとえば、第一の動作モードが、データ信号2082をデコードするための装置2081のアイドル・モードであり、第二の動作モードが、データ信号2082をデコードするための装置2081のフル動作モード（高スループット・モード）である場合、データ信号2082をデコードするための装置2081の急速に増加する電流需要は、上述のように、装置2000によって補償されてもよい。

第一の動作モードが、データ信号2082をデコードするための装置2081の電力オフ・モードおよび低電力モード（たとえば、電力節約モード）のうちの一つであり、第二の動作モードが、データ信号2082をデコードするための装置2081のアイドル・モードおよびフル動作モード（高スループット・モード）のうちの一つである場合、データ信号2082をデコードするための装置2081の覚醒／パワーアップは、上述のように、装置2000によって加速されてもよい。

LDOレギュレータによって生成される供給信号を調整する上述の諸側面を要約すると、電子装置用のLDOレギュレータによって生成される供給信号を調整するための方法2090の例が、図20fのフローチャートによって示される。方法2090は、LDOレギュレータと電子装置との間に結合された出力キャパシタによって、供給信号を受信2092することを含む。さらに、方法2090は、制御信号が、電子装置が第一の動作モードから第二の動作モードに移行することを示す場合に、出力キャパシタに電荷源を選択的に結合2094することを含む。

方法2090のさらなる詳細および諸側面は、提案される技術または上述の一つまたは複数の例（たとえば、図20a、20bおよび20c）に関連して触れられている。本方法は、提案される技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図20a〜20fに関連して上述した例において、LDOレギュレータの代わりに、任意の他の供給回路（たとえば、DC-DCコンバータ）が使用されうることを注意しておく。

上述のように、電力は（シリアル）通信インターフェースにとっての重要なKPIであることがある。電力効率の良い回路および異なる電力状態（異なる動作モード）をサポートする回路が、電力目標を満たすことを許容しうる。さらに、回路は、異なる動作モードの間で、高速かつ効率的な仕方で変化できるべきである。図21は、電力効率の良い動作および複数の動作モードのサポートを許容しうる送信機2110および受信機2150を備える通信システム2100を示す。送信機2110および受信機2150は、（差動）伝送リンク2140を介してDC結合される。送信機2110および受信機2150は、図21の差動実装で示される。しかしながら、送信機2110および受信機2150のための技術的概念は、さらにシングルエンドの実装において使用されてもよいことを注意しておく。長い繰り返しを避けるため、通信システム2100の以下の記述は、単に正の極性を示す信号のための回路に焦点を当てる。当業者にとって、負の極性を示す信号のための回路が、等価な仕方で機能することは明らかである。

送信機2110は、送信されるべきデータ信号2121を生成するように構成された処理回路（たとえば、DTC）2120を含む。処理回路2120は、送信されるべきデータに基づいてデータ信号2121を生成するように構成される。

他の時間エンコードされる通信プロトコルとは別に、処理回路2120は、STEPプロトコルに従う通信のために使用されてもよい。すなわち、処理回路2120は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように、データ信号2121を生成するように構成されてもよい。第一の信号エッジと第二の信号エッジとの間の第一の時間期間は送信されるべき第一のデータに対応し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間は送信されるべき第二のデータに対応する。たとえば、第一のデータは第一のデータ・シンボルであってもよく、第二のデータはSTEPプロトコルのようなデータ通信プロトコルに従って送信される第二のデータ・シンボルであってもよい。上述のように、第一の時間期間と第二の時間期間の和は、STEPプロトコルに従って、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

さらに、送信機2110は、グラウンド（ノード）2190と、送信機2110を供給電圧（V_DD）2195に結合された受信機2150にDC結合するための伝送リンク2140とに結合するように構成された出力インターフェース回路2130を含む。よって、DC電流は、伝送リンク2140を介して受信機2150から送信機2110に流れる。出力インターフェース回路2130は、伝送リンク2140を介して受信機2150から送信機2110に流れるDC電流をデータ信号2121に基づいて変調することによって、データ信号2121を受信機に出力するように構成される。すなわち、出力インターフェース回路2130（送信機2110の出力ドライバ）は、受信機2150から来る電流を、伝送リンク2140の伝送線（レーン）を通じてデータを送信するためにトグルさせる。出力インターフェース回路2130は、受信機2150の電流を効果的に再利用するため、送信機2110は、（きわめて）エネルギー効率よく動作しうる。

受信機2150から来る電流をトグルするために、出力インターフェース回路2130は、制御端子（たとえば、そのゲート端子）においてデータ信号2121を受信するように構成された第一のトランジスタ2131を含む。第一のトランジスタ2131の第一の端子は、伝送リンク2140に結合するように構成され、第一のトランジスタ2131の第二の端子は、グラウンド2190に結合される。

さらに、出力インターフェース回路2130は、伝送リンク2140のライン効果（たとえば、トレース損失）を等化するために、データ信号2121の高周波成分（エネルギー）をブーストするための回路を備える。特に、出力インターフェース回路2130は、データ信号2121に関連する信号2121'を伝送リンク2140に容量的に結合するようにさらに構成される。よって、出力インターフェース回路2130は、データ信号2121を反転し、反転したデータ信号をデータ信号2121に関連する信号2121'として出力するように構成されたインバータ回路2132を含む。さらに、出力インターフェース回路は、反転されたデータ信号2121'を伝送リンク2140に容量的に結合するように構成された（ブースト）キャパシタ2133を含む。（ブースト）抵抗2134は、キャパシタ2133と伝送リンク2140との間に結合される。

データ信号2121の高周波成分（エネルギー）をブーストするための回路は、送信機の送信伝達関数に零点および極を加えることによって、送信機2110の帯域幅を増加させることを可能にしうる。さらに、受信機2150の入力インターフェース回路2160におけるゼロ交差が回復されてもよい。たとえば、送信機の伝達関数Aは、次のようになりうる。

R₀は受信機負荷（受信機の出力抵抗）を表わし、g_mは送信機の出力トランジスタの利得を表わし、Sはラプラス・ドメインを表わし（S＝j・2・π・f）、C_bは（ブースト）キャパシタ2133の容量を表わし、C₀は送信機がプッシュする出力容量（たとえばパッケージ、ボール、基板、および受信機の入力容量を含む）を表わす。

出力インターフェース回路2130は、第一のトランジスタ2131とグラウンド2190との間に結合されたバイアス電流源2135をさらに含む。

さらに、出力インターフェース回路2130は、静電気放電（ElectroStatic Discharge、ESD）に対する保護回路2137を備える。図21に示される保護回路2137は例示的なものであり、いくつかの例においては、異なる保護回路で置き換えられてもよい（たとえば、図26aを参照）。

図21に示されるような差動実装では、処理回路2120はさらに、第二のデータ信号2122を生成するように構成され、第二のデータ信号2122は、データ信号2121に対して反転される。よって、出力インターフェース回路2130は、伝送リンク2140を介して受信機2150から送信機2110に流れる第二のDC電流を第二のデータ信号2122に基づいて変調することによって、第二のデータ信号2122を受信機2150に出力するようにさらに構成される。変調は、データ信号2121について上述したように行なわれる。よって、出力インターフェース回路2130は、正極性の信号を処理する上述の回路と同等の、負極性の信号を処理するための追加的な回路を備える。

さらに、出力インターフェース回路2130は、差動実装された伝送リンク2140の伝送線路を成端するように構成された成端抵抗器（termination resistor）2136を含む。

出力インターフェース回路2130はさらに、受信機2150の入力インターフェース回路2160の電力状態を、よって動作モードを制御することができる。図21に示されるように、送信機2110は、受信機2150とグラウンド2190との間に結合される。出力インターフェース回路2130は、受信機2150をグラウンド（ノード）2190から脱結合することによって、受信機2150の電源を切るように構成される。出力インターフェース回路2130は、第一のトランジスタ2131を非導通状態に駆動して出力インターフェース回路2130が受信機2150に高いンピーダンスを提示するようにすることによって、受信機2150に（少なくとも部分的に、たとえば少なくとも入力インターフェース回路2160において）の電源を切るように構成される。送信機2110のドライバ（たとえば、第一のトランジスタ2131および負極性のための等価なトランジスタ）にはトグル動作がないため、受信機2150からの電流はゼロになり、受信機2150の入力インターフェース回路2160は、出力インターフェース回路2130とともに電源を切られる。同様に、出力インターフェース回路2130は、受信機2150をグラウンド（ノード）2190に（再）結合することによって、受信機2150を（少なくとも部分的に、たとえば少なくとも入力インターフェース回路2160において）パワーアップするように構成される。

よって、送信機2110は、ライン・マスターとして両エンティティの電力状態を効果的に制御しうるので、送信機2110と受信機2150との間の通信チャネルのマスターとして理解されてもよい。さらに、送信機2110は、単に受信機側から電流を引き出すことを開始することによって、受信機2150に通知する必要なく、いつでも送信を再開してもよい。すなわち、送信機2110は、送信機2110が送信を再開するまで伝送リンク2140上で送信が行われないように、受信機2150をスタンバイ・モードにしてもよい。入力インターフェース回路2160をスタンバイ・モードにするために、受信機2150のさらなる動作は必要とされない。さらに、受信機2150は、送信機2110が送信を再開することを検出するための覚醒受信機のような回路を必要としない。よって、電力および必要な半導体ダイ面積を節約することができる。

第一のトランジスタが非導通状態に駆動されると、出力インターフェース2130はさらに、バイアス電流源2135を非アクティブ化するように構成されてもよい。加えて、送信機2110のさらなる回路（たとえば、PLL）が、非アクティブ化されてもよく、または省電力モードに駆動されてもよい。

電力状態（動作モード）は、たとえば、より上位層の制御アプリケーションまたはハードウェア（たとえば、MAC層）によって制御されてもよい。たとえば、送信機2110および受信機2160の両方をオフにすることは、MAC層によって制御されてもよい。さらに、MAC層は、処理回路2120によって生成されるデータ信号2121のデータの種類を制御してもよい。たとえば、送信機2110は、通信システム2100がアイドル・モードにある場合、特定のアイドル・シンボルを含むようにデータ信号2121を生成してもよい。よって、通信システム2100は、フル動作（高スループット）モードに戻る高速な遷移を可能にするために、たとえば、より低いデータ処理速度での動作状態に維持されてもよい。詳細な例示的な電力スキームは、図15bに関連して上述されている。

上述の説明は、主に送信機2110に焦点を当てたが、下記では受信機2150が記述される。ここでもまた、記述は、正の極性を示す信号についての受信機2150の回路に焦点を当てるだけである。

受信機2150の入力インターフェース回路2160は、伝送リンク2140と供給電圧（ノード）2195との間に結合された共通ゲート増幅器2161を含む。共通ゲート増幅器2161は、定バイアス電圧V_biasを受信する。

さらに、入力インターフェース回路2160は、送信機2110から受信した電流信号の高周波成分（エネルギー）をブーストするための回路を備える。したがって、入力インターフェース回路2160は、第二のトランジスタ2162をさらに備える。第二のトランジスタ2162の第一の端子は、供給電圧（ノード）2195に結合され、第二のトランジスタ2162の第二の端子は、共通ゲート増幅器2161に結合される。第二のトランジスタ2162の制御端子（たとえば、そのゲート端子）は、（ブースト）キャパシタ2163によって伝送リンク2140に容量的に結合される。（ブースト）抵抗器2164が、制御端子と第二のトランジスタ2162の第二の端子との間に結合される。送信機2110の第一のトランジスタ2131および第二のトランジスタ2162は、異なる伝導率を示す。（調整可能な）負荷抵抗器2165が、共通ゲート増幅器2161と第二のトランジスタ2162の第二の端子との間に結合される。負荷抵抗器2165は、入力インターフェース回路2160の利得および動作点を変化させるための負荷制御を可能にしてもよい。ブースト回路は、ライン等化のための高周波数での利得を高めるために、負荷の高周波数ブーストを可能にしてもよい。

出力インターフェース回路2130と同様に、入力インターフェース回路2160は、差動実装された伝送リンク2140の伝送線路を成端するように構成された成端抵抗2166を含む。

さらに、入力インターフェース回路2160は、ESDに対する保護回路2167を備える。図21に示される保護回路2167は、例示的なものであり、いくつかの例では、異なる保護回路に置き換えられてもよい（たとえば、図26aを参照）。

入力インターフェース回路2160は、共通ゲート増幅器2161と第二のトランジスタ2162との間に結合されたノード2168を含む。ノード2168は、入力インターフェース回路2160の、結果的に得られる受信信号を提供する。受信信号は、信号デコードのために受信機2150のさらなる回路に供給される。信号デコードのための回路は、入力インターフェース回路2160に直接結合されてもよく、または一つまたは複数の相互接続された回路を介して結合されてもよい。

受信信号をデコードするために、受信機2150は、少なくとも受信信号中の第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成された処理回路（たとえば、TDC）2170をさらに含む。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

図21に示されるような差動実装では、処理回路2170は、入力インターフェース回路2160によって提供される反対極性の第二の受信信号にさらに基づいて、第四の信号、第五の信号、および第六の信号エッジを決定するように構成されてもよい（第二の受信信号は、正の極性の受信信号に対して反転されている）。

さらに、受信機2150は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第三のデータを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第四のデータを決定するように構成された復調回路2180を備える。
すなわち、処理回路2170および復調回路2180は、送信機2110によって受信信号にエンコードされたデータ時間を回復する。上述のように、第三の時間期間と第四の時間期間の和は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

送信機2110および受信機2150は、同じ半導体ダイまたは異なる半導体ダイに実装されてもよい。たとえば、受信機2150が第一の半導体ダイに実装されてもよく、送信機2110は（異なる）第二の半導体ダイに実装されてもよい。送信機2110および受信機2150の設計は、両方のダイに対して同じまたは異なる供給電圧レベルを使用することを許容する。すなわち、第一の半導体ダイの第一の供給電圧ドメインは、第二の半導体ダイの第二の供給電圧ドメインとは異なってもよい。たとえば、第一の電圧供給ドメインにおいて使用される第一の供給電圧は、第二の電圧供給ドメインにおいて使用される第二の供給電圧よりも高くてもよい。

図21に関連して上述したように、デューティーサイクルCurrent-Mode Logic〔電流モード論理〕（CML）信号が、送信機と受信機との間でデータを転送するために使用されてもよい。CML信号は、低振幅（たとえば±40mV）を使って高周波数信号伝達（たとえば、単一の伝送線上で20Gbit/s以上）を許容しうるので、低電力設計が提供されうる。受信機の少なくとも一部は、相補型金属‐酸化物‐半導体（CMOS）技術で実装されてもよい。CMOSベースの回路は、CML信号の低振幅とは異なっていてもよい、所定の電圧振幅（電圧スイング）を示す信号を処理するように構成される。よって、CMLからCMOS論理への変換が望まれることがありうる。

CML-CMOS論理変換回路2200の一例が図22aに示される。CML-CMOS論理変換回路2200は、差動対のCML入力信号2201を受信するように構成されたCML回路2210を含む。CML回路2210は、差動対のCML入力信号2201に基づいて差動対のCML出力信号2211を生成するように構成される。CML出力信号2211の差動対を生成するために、CML回路2201は、グラウンド・ノード2202とCML回路2210のための電源電圧を提供するノード2205との間に並列に結合されたトランジスタ2212の対を含む。トランジスタ2212の対のそれぞれは、それぞれの制御端子（たとえば、そのゲート端子）において、差動対のCML入力信号2201のうちの一つを受信するように構成される。一対の出力ノード2214が、一対のトランジスタ2212と供給電圧を提供するノード2205との間に結合される。出力ノード2214の対は、CML出力信号2211の差動対を提供する。

さらに、CML-CMOS論理変換回路2200は、差動対のCML出力信号2211を受信し、差動対のCML出力信号2211に基づいて差動対のCMOS信号2221を生成するように構成されたインバータ回路2220を備える。CMOS信号2221の対は、下流のCMOSベースの回路で使用されるCMOS論理に従って電圧振幅を示す。図22aに示されるように、インバータ回路2220は、たとえば、差動対のCML出力信号2211のうちの一方に基づいて差動対のCMOS信号2221のうちの一方を生成するように構成された、直列に結合された第一の対のインバータ2222と、差動対のCML出力信号2211のうちの他方に基づいて差動対のCMOS信号2221のうちの他方を生成するように構成され、直列に結合された第二の対のインバータ2223とを含んでいてもよい。

CML-CMOS論理変換回路2200は、さらに、CML出力信号2211の差動対の共通モード信号成分2211'とインバータ回路2220の閾値電圧を示す信号2231との比較に基づいて、CML回路2210の供給電圧を調整するように構成されたバイアス回路2230を含む。インバータ回路2220の閾値電圧は、インバータ回路2220が第一の論理（CMOS）状態を出力する第一の入力電圧範囲と、インバータ回路2220が第二の論理（CMOS）状態を出力する第二の入力電圧範囲との間の閾値を定義する電圧レベルである。換言すれば、インバータ回路2220の閾値電圧は、インバータ回路2220のスイッチング点として理解されてもよい。

CML出力信号2211の差動対の共通モード信号成分2211'とインバータ回路2220の閾値電圧を示す信号2231との比較に基づいてCML回路2210のための供給電圧を調整することにより、CML出力信号2211の差動対の共通モード信号成分2211'を実質的に正確に、インバータ回路2220の閾値電圧（インバータ閾値点）に調整するように、CML回路2210を制御することができる。よって、CML-CMOS論理変換回路2200は、CML入力信号2201の差動対の共通モードに対して実質的に非感受性であってもよい。よって、CML-CMOS論理変換回路2250は、CML入力信号2201の差動対を提供する上流回路における、グランド・ノイズの変動、ならびにプロセス、電圧および温度（Process, Voltage and Temperature、PVT）の変動の影響を受けないことがありうる。

CML回路2210は、さらに、一対のトランジスタ2212と供給電圧を提供するノード2205との間に結合された一対の抵抗器2215を備える。一対の抵抗器2215は、インバータ回路2220とともに、CML‐CMOS論理変換回路2200の高周波数帯域幅を調整することを許容しうる。CML入力信号2201の差動対は、高周波数である。インバータ回路2220は、CML回路2210に負荷を呈する。インバータ回路2220の低い入力キャパシタンスの選択は、抵抗器の対2215のための好適に選択された抵抗とともに、CML-CMOS論理変換回路2200の高周波数帯域幅をチューニングすることを可能にしうる。たとえば、インバータ回路2220のための30fF入力キャパシタンスと、一対の抵抗器2215のそれぞれのための1kΩの抵抗とは、約5GHzの周波数のところで極を生じ、よって、高い帯域幅を与える。抵抗器のサイズを小さくすることによって、帯域幅をさらに増加させてもよい。

CML回路2210はさらに、トランジスタ2212の対とグラウンド・ノード2202との間に結合されたバイアス電流源2216を備える。図22aに示されるように、バイアス電流源2216は、たとえば、バイアス信号2217に基づいてその伝導率を制御するように構成されたトランジスタであってもよい。バイアス信号2217を変化させることによって、電流源2216を通じた電流を変化させることができる。よって、CML‐CMOS論理変換回路2200の高周波数帯域幅をさらに増加させるために、バイアス信号2217を使用して電流源2216を通じた電流を増加させてもよい。

一対の抵抗器2215に並列に、キャパシタ2218が、CML回路2210のための供給電圧を提供するノード2205とグラウンド・ノード2202との間にさらに結合される。

CML回路2210のための供給電圧を制御するために、バイアス回路2230は、共通モード信号成分2211'およびインバータ回路2220の閾値電圧を示す信号2231に基づいて制御信号2233を生成するように構成された演算増幅器2232を含む。さらに、バイアス回路2230は、供給電圧源2203（供給電圧V_DDを提供する）とCML回路2210の供給電圧を提供するノード2205との間に結合されたトランジスタ2234を含む。トランジスタ2234は、供給電圧源2203からCML回路2210に流れる電流および／または電圧を調整／制御するために、制御信号2233に基づいてその伝導率を調整するように構成される。上述のように、CML回路2210のための供給電圧を制御することによって、CML出力信号2211の差動対の共通モードが、実質的にインバータ回路2220の閾値電圧（インバータ閾値点）に調整されてもよい。

インバータ回路2220の閾値電圧を示す信号2231を提供するために、バイアス回路2220はループ回路2235を含む。ループ回路2235は、直列に結合され、閉ループを形成するインバータ2236および抵抗2237を含む。ループ回路2235のノード2238は、演算増幅器2232の第一の入力に結合され、インバータ回路2220の閾値電圧を示す信号2231を提供する。抵抗器フィードバックは、インバータ2236を実質的にその閾値電圧（閾値点）に維持する。インバータ2236の閾値電圧は、インバータ回路2220の閾値電圧と実質的に同一である。信号2231によって、電圧閾値点が演算増幅器2232に伝達される。演算増幅器2232は、信号2231によって示される電圧閾値を、一対の抵抗器2240によって演算増幅器2232の第二の入力に供給される差動対のCML出力信号2211の共通モード信号成分2211'と比較する。

抵抗器2240の対のそれぞれは、CML出力信号2211の差動対のうちの一つを受信するように構成される。一対の抵抗2240の両方の抵抗器は、差動対のCML出力信号2211の共通モード信号成分2211'を演算増幅器2232に提供するために、演算増幅器2232の第二の入力に結合される。図22aに示されるように、一対の抵抗器2240の抵抗器は、ループ回路2235内の抵抗器2237と同じ抵抗（たとえば、10kΩ）を示してもよい。いくつかの例では、一対の抵抗器2240の抵抗器は、代替的に、ループ回路2235内の抵抗器2237とは異なる抵抗を示してもよい。

たとえば、共通モード信号成分2211'（CML出力信号2211の差動対の共通モード電圧）が、信号2231によって示される電圧閾値よりも小さい場合は、演算増幅器2232は、CML出力信号2211の差動対の共通モードをインバータ回路2220の電圧閾値までシフト／オフセットするために、トランジスタ2234を制御してその伝導率を増加させる。他方、共通モード信号成分2211'が信号2231によって示される電圧閾値よりも大きい場合は、演算増幅器2232は、差動対のCML出力信号2211の共通モード2211をインバータ回路2220の電圧閾値まで下げるようシフト／オフセットするために、トランジスタ2234を制御して、その伝導率を減少させる。

いくつかの例において、アナログ・ループ回路2235は、CML‐CMOS論理変換回路2200の全体的な電流消費を低減するために、所定のデューティーサイクルでオンおよびオフされてもよい。（CML‐CMOS論理変換回路2200の最適な動作点を維持するために）オフ期間の間に正しい電圧を保存しておくために、バイアス回路2230は、任意的に二つの追加のキャパシタを含んでいてもよい。第一のキャパシタ2239aが、制御信号2233を保存するために、演算増幅器2232をトランジスタ2234に結合する信号線とグラウンドとの間に結合されてもよい。さらに、第二のキャパシタ2239bが、信号2231を保存するために、ループ回路2235のノード2238を演算増幅器2232の入力に結合する信号線とグラウンドとの間に結合されてもよい。

図22bはインバータ入力とインバータ出力の関係を示す。横座標はインバータの入力電圧を表わし、縦座標はインバータの出力電圧を表わす。図22bから、最も高い利得は、Inv_thと記されるインバータの閾値電圧（閾値点）のところにあることが見て取れる。CML‐CMOS論理変換回路2200の閉ループ・バイアス回路2230は、CML出力信号2211の差動対を、実質的に正確にインバータ閾値点に維持することを許容しうる。

CML‐CMOS論理変換回路2200に関連して上述した信号の例示的な推移が、図22cに示される。ライン2224は、インバータ回路2220の閾値電圧を表わす。図22cの例では、インバータ回路2220の閾値電圧は、400mV（これは使用されるCMOS論理における二つの論理電圧レベルの差の半分に相当する）と仮定される。しかしながら、任意の他の電圧レベルも閾値電圧のために使用されうることを注意しておく。

ライン2201aおよび2201bは、CML入力信号2201の差動対の二つのCML信号を表わす。図22cから、差動対のCML入力信号2201の二つのCML信号が、約500mVの共通モードと約±50mVの振幅を有することが明らかである。

さらに、ライン2211aおよび2211bは、CML出力信号2211の差動対の二つのCML信号を表わす。図22cから分かるように、差動対のCML出力信号2211の二つのCML信号の共通モードは、バイアス回路2230およびCML回路2210によって約400mV（インバータ回路2220の閾値電圧）に調整される。すなわち、高周波数CML出力信号2211は、ほぼ正確に、インバータの閾値点に位置している。これは、図22cの下部で線2221aおよび2221bによって表わされるように、信号をCMLレベルから完全なレール‐レールCMOSレベルに伝達するときに、インバータ回路2220の正確で高い利得を許容しうる。ライン2221aおよび2221bは、CMOS信号2221の差動対の二つのCMOS信号を表わす。図22cから、CMOS信号2221の差動対の二つのCMOS信号が、使用されるCMOS論理の二つの論理電圧レベル（0mVおよび800mV）の間で変化することが分かる。ここでも、CMOSロジックの図示された電圧レベルは単に例であり、任意の他の電圧レベルが使用されてもよいことを注意しておく。

代替アプローチを使用する別のCML‐CMOS論理変換回路2250が、図22dに示されている。

CML-CMOS論理変換回路2250は、差動対のCML入力信号2251に基づいて差動対のCML出力信号2261を生成するように構成されたCML回路2260を含む。CML回路2210と同様に、CML回路2220は、グラウンド・ノード2252とCML回路2260のための供給電圧を提供するノード2255との間に並列に結合された一対のトランジスタ2262を備える。CML‐CMOS論理変換回路2200とは対照的に、ノード2255は、CML回路2260のための一定の供給電圧を提供する。ここでもまた、トランジスタの対2262のそれぞれは、そのそれぞれの制御端子（たとえば、そのゲート端子）において、CML入力信号の差動対2251のうちの一つを受信するように構成される。さらに、CML回路2260は、ここでも、トランジスタの対2262とCML回路2260のための一定の供給電圧を提供するノード2255との間に結合された一対の出力ノード2264を備える。出力ノード2264の対は、CML出力信号2261の差動対を提供する。さらに、CML回路2260は、トランジスタの対2262とCML回路2260のための一定の供給電圧を提供するノード2255との間に結合された一対の抵抗2265をも含む。また、CML回路2260は、トランジスタの対2262とグラウンド・ノード2252との間に結合されたバイアス電流源2266をさらに含む。バイアス電流源2266は、ここでも、バイアス信号2267に基づいてその伝導率を制御するように構成されたトランジスタであってもよい。一対の抵抗器2265に並列に、キャパシタ2268が、CML回路2260のための一定の供給電圧を提供するノード2255とグラウンド・ノード2252との間にさらに結合される。

さらに、CML-CMOS論理変換回路2250は、CML出力信号2261の差動対に基づいて差動対のCMOS信号2271を生成するように構成されたインバータ回路2270を備える。インバータ回路2220と同様に、インバータ回路2270は、差動対のCML出力信号2261のうちの一つに基づいて差動対のCMOS信号2271のうちの一つを生成するように構成された、直列に結合された第一の対のインバータ2272と、差動対のCML出力信号2261のうちの他方に基づいて差動対のCMOS信号2271のうちの他方を生成するように構成された、直列に結合され第二の対のインバータ2273とを含んでいてもよい。

CML-CMOS論理変換回路2250は、さらに、CML出力信号2261の差動対の共通モード信号成分2261'とインバータ回路2270の閾値電圧を示す信号2281との比較に基づいて、インバータ回路2270の供給電圧（V_{DD_INV}）を調整するように構成されたバイアス回路2280を含む。

CML出力信号2261の差動対の共通モード信号成分2261'とインバータ回路2270の閾値電圧を示す信号2281との比較に基づいてインバータ回路2270の供給電圧を調整することにより、インバータ回路2270の閾値電圧は、CML出力信号2211の差動対の共通モード信号成分2211'（共通モード）に調整されうる。よって、CML-CMOS論理変換回路2250は、CML入力信号2251の差動対の共通モードに対して実質的に非感受性であってもよい。よって、CML-CMOS論理変換回路2250は、CML入力信号2201の差動対を提供する上流回路におけるグラウンド・ノイズの変動およびPVT変動効果には影響されないことがある。

インバータ回路2270の電源電圧を制御するために、バイアス回路2280は、共通モード信号成分2261'およびインバータ回路2270の閾値電圧を示す信号2281に基づいて、制御信号2283を生成するように構成された演算増幅器2282を含む。さらに、バイアス回路2280は、供給電圧源2253（供給電圧V_{DD_IN}を提供する）とインバータ回路2270との間に結合されたトランジスタ2284を備える。トランジスタ2284は、供給電圧源2253からインバータ回路2270に流れる電流および／または電圧を調整／制御するために、制御信号2283に基づいてその伝導率を調整するように構成される。上述のように、インバータ回路2270の供給電圧を制御することによって、インバータ回路2270の閾値電圧（インバータ閾値点）は、CML出力信号2261の差動対の共通モードに調整されてもよい。

インバータ回路2270の閾値電圧を示す信号2281を提供するために、バイアス回路2270は、ループ回路2285を含む。ループ回路2285は、直列に結合され、閉ループを形成するインバータ2286および抵抗2287を含む。ループ回路2285のノード2288は、演算増幅器2282の第一の入力に結合され、インバータ回路2270の閾値電圧を示す信号2281を提供する。抵抗器フィードバックは、インバータ2286を実質的にその閾値電圧（閾値点）に維持する。さらに、インバータ2286は、インバータ2286の閾値電圧を実質的にインバータ回路2270の現在の閾値電圧に調整するために、インバータ回路2270のための供給電圧V_{DD_IN}を受信するように構成された電力供給入力端子を備える。よって、インバータ2286の閾値電圧は、インバータ回路2270の閾値電圧と実質的に同一である。信号2281によって、電圧閾値点は、演算増幅器2282に伝達される。演算増幅器2282は、信号2281によって示される電圧閾値を、一対の抵抗器2290によって演算増幅器2282の第二の入力に供給される差動対のCML出力信号2261の共通モード信号成分2261'と比較する。

抵抗器2290の対のそれぞれは、CML出力信号2261の差動対のうちの一つを受信するように構成される。一対の抵抗器2290の両方の抵抗器は、差動対のCML出力信号2261の共通モード信号成分2261'を演算増幅器2282に提供するための演算増幅器2282の第二の入力に結合される。たとえば、共通モード信号成分2261'（CML出力信号2261の差動対の共通モード電圧）が、信号2281によって示される電圧閾値より小さい場合は、演算増幅器2282は、インバータ回路2270の供給電圧V_{DD_IN}を増加させるために、トランジスタ2284を制御して、その伝導率を増加させ、インバータ回路2270の電圧閾値がCML出力信号2261の差動対の共通モードまでシフトされるようにする。他方、共通モード信号成分2261'が信号2281によって示される電圧閾値よりも大きい場合は、演算増幅器2282は、インバータ回路2270の供給電圧V_{DD_IN}を減少させるために、トランジスタ2284を制御して、その伝導率を減少させ、インバータ回路2270の電圧閾値が下げられてCML出力信号2261の差動対の共通モードまでシフトされるようにする。

インバータ2272の第一の対およびインバータ2272の第二の対のそれぞれは、インバータ回路2270のための供給電圧V_{DD_IN}を受領するように構成されたそれぞれの電源入力端子を備える。

アナログ・ループ回路2235と同様に、アナログ・ループ回路2285も、CML‐CMOS論理変換回路2250の全体的な電流消費を低減するために、あらかじめ定義されたデューティーサイクルでオンおよびオフされてもよい。オフ期間の間、正しい電圧を保存しておくために（たとえば、CML-CMOS論理変換回路2250の最適な動作点を維持するために）、バイアス回路2285は任意的に、二つの追加のキャパシタを含んでいてもよい。第一のキャパシタ2289aは、制御信号2283を保存するために、グラウンドと、演算増幅器2282をトランジスタ2284に結合する信号線との間に結合されてもよい。さらに、第二のキャパシタ2289bは、信号2281を保存するために、グランドと、ループ回路2285のノード2288を演算増幅器2282の入力に結合する信号線との間に結合されてもよい。

上述のCML-CMOS論理変換回路は、CMLからCMOSへの論理変換を必要とする任意の電子装置またはアプリケーションのために使用されうる。上述のCML-CMOS論理変換回路は、たとえば、半導体ダイの異なるダイ内ドメイン間で高周波数クロックを伝送するために使用されてもよい。さらに、上述のCML-CMOS論理変換回路は、たとえば、ペリフェラルコンポーネント相互接続エクスプレス（PCIe）、ユニバーサルシリアルバス（USB）、SERializer/DESerializer（SERDES）または任意の他のCMLベースのインターフェースなどの通信インターフェースのために使用されてもよい。

図22aのCML-CMOS論理変換回路2200を用いるSTEPプロトコルによる通信装置2295の一例が図22eに示される。

通信装置2295は、伝送リンク（図示せず）から受領される差動対のデータ信号In＋およびIn−に基づいて、差動対のCML入力信号2201を生成（提供）するように構成された受信機回路2296を含む。受信機回路2296の例として、図21の受信機2150が示される。しかしながら、任意の他の種類の受信機回路が使用されてもよいことを注意しておく。

さらに、通信装置2295は、CML‐CMOS論理変換回路2200によって提供されるようなCMOS信号2221の差動対をデコードするための処理回路2297および復調回路2298を備える。処理回路2297および復調回路2298の両方は、CMOS技術で実装される。処理回路2297（たとえば、TDC）は、CMOS信号の差動対における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成される。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

復調回路2298は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成される。すなわち、処理回路2297および復調回路2298は、伝送リンクから受信したデータ信号に時間エンコードされたデータを回復する。上述のように、第三の時間期間と第四の時間期間の和は、STEPプロトコルに従い、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

CML-CMOS論理変換回路は、PVT効果や入力信号の変動する共通モードに影響されず、STEPプロトコルに従った高周波数シグナリングをサポートすることができる。さらに、CML-CMOS論理変換回路は、低電力設計を示し、電流をほとんど引き出さない。さらに、CML-CMOS論理変換回路は、データ・ストリームにメモリ効果（memory effects）を導入することを回避しうる。さらに、CML-CMOS論理変換回路は、処理された信号のデューティーサイクルを維持する（たとえば、変調方式を維持する）ことを許容してもよい。さらに、CML-CMOS論理変換回路は、異なる動作モード間で迅速に（たとえば、アイドル・モードから高スループット・モードに1ns未満で）遷移することを許容しうる。

CML-CMOS論理変換回路2200が図22eに示されているが、代替的にCML-CMOS論理変換回路2250が使用されてもよいことを注意しておく。

上述のように、DTCは、時間エンコードされたデータ信号を生成するために使用されうる。DTCは、エンコードされるべきデータに基づいて制御回路によって提供される制御語を介して制御される。制御回路と同様にDTC自身も電力を消費する。以下では、電力消費の低減を可能にしうる若干のDTCアーキテクチャーが、図23a〜23dに関連して記述される。

図23aは、入力として第一の信号2301および第二の信号2302を受信するように構成された複数の補間セル2310-1、…、2310-nを含むDTC 2300を示す。複数の補間セル2310-1、…、2310-nのうちの少なくとも一つは、制御語2303に基づいて、第一の信号2301および第二の信号2302のうちの少なくとも一つを、それぞれのセル出力信号2311-1、…、2311-nとして提供するように構成される。すなわち、制御語2303に基づいて、複数の補間セル2310-1、…、2310-nのうちの少なくとも一つは、第一の信号2301、第二の信号2302、または第一の信号2301と第二の信号2302の組み合わせを、セル出力信号2311-、…、2311-nとして提供する。いくつかの例では、複数の補間セル2310-1、…、2310-nのそれぞれは、制御語2303に基づいて、第一の信号2301および第二の信号2302のうちの少なくとも一つを、それぞれのセル出力信号2311-1、…、2311-nとして提供する。

さらに、DTC 2300は、複数の補間セル2310-1、…、2310-nに結合された出力ノード2320を含む。出力ノード2320は、複数の補間セル2310-1、…、2310-nのセル出力信号2311-1、…、2311-nを出力信号2304に組み合わせるように構成される。出力信号2304は、制御語2303を介して制御される第一の信号2301と第二の信号2302との間の補間を表わす。

図23aに示されるように、出力信号2304は、複数の補間セル2310-1、…、2310-nにフィードバックされる。換言すれば、第一の信号2301および第二の信号2302は、出力信号2304に基づく。結果として、第一の信号2301および第二の信号2302は、出力信号2304と同じタイムグリッドを示す。これは、DTC入力信号がDTC出力信号とは異なるタイムグリッドを示す従来のDTCアーキテクチャーとは相反する。たとえば、DTC入力信号のタイムグリッドは、従来、入力信号またはDTC入力信号のベースになる参照信号を提供する発振器によって決定され、一方、DTC出力信号のタイムグリッドは、DTC制御語によって決定される。よって、従来のDTCのためのDTC入力信号とDTC出力信号との間には、連続的に変化する位相シフトが存在する。結果として、DTC制御語は、従来のDTCについては、各サイクルについて更新される必要がある。たとえDTC出力信号が一定のまま（DTC出力信号における直接相続く信号エッジ間の時間期間が一定のまま）であっても、DTC入力信号とDTC出力信号との間の絶えず変化する位相シフトのため、従来のDTCでは、各サイクルについて、DTCのための符号語が更新される必要がある。よって、従来のDTCのための制御回路（たとえば、デコーダ）は、DTCのための制御語を絶えず更新する必要がある。

しかしながら、DTC 2300については、DTC入力およびDTC出力は、出力信号2304のフィードバックのため、同じタイムグリッドを示すため、制御語2303を更新するのは、出力信号が変化する場合のみで十分でありうる。たとえば、出力信号2304における複数の直接相続く信号エッジ間の時間期間が一定のままである場合、同じ制御語2303が使用されてもよい。時間期間が変わる場合にのみ、制御語2303が更新される必要がある。よって、DTC 2300の制御は、（有意に）容易にされうる。制御語2303のための低減された更新レートは、DTC 2300のための制御回路（たとえば、デコーダ；図示せず）における電力節約を許容しうる。

出力信号2304に基づいて第一の信号2301および第二の信号2302を生成するために、DTC 2300は、二つのインバータ回路2321、2322および遅延回路2323を備える。第一のインバータ回路2321は、出力信号2304を受信し、反転された出力信号を第一の信号2301として、複数の補間セル2310-1、…、2310-nに供給するように構成される。さらに、遅延回路2323は、第一のインバータ回路2321に並列に結合され、出力信号2304を遅延させるように構成される。第二のインバータ回路2322は、遅延回路2323に直列に結合され、遅延された出力信号を受信するように構成される。さらに、第二のインバータ回路2322は、反転された遅延された出力信号を、第二の信号2302として、複数の補間セル2310-1、…、2310-nに供給するように構成される。

別のDTC 2330が図23bに示されている。DTC 2330は実質的にDTC 2300と等しい。しかしながら、DTC 2330はさらに、出力信号2304をリセットすることを許容する。長い繰り返しを避けるために、下記では、単にDTC 2330とDTC 2300の間の相違点を記載する。DTC 2330では、DTC 2300のインバータ回路2321、2322は、出力信号2304に基づいて第一の信号2301および第二の信号2302を生成するために、NANDゲート2324、2325で置き換えられる。

第一のNANDゲート2324は、出力信号2304およびリセット信号2305を受信するように構成される。出力信号2304およびリセット信号2305のそれぞれの論理レベルの比較に基づいて、第一のNANDゲート2324は、第一の信号2301を生成し、それを複数の補間セル2310-1、…、2310-nに供給する。さらに、遅延回路2323は、第一のNANDゲート2324に並列に結合され、出力信号2304を遅延させるように構成される。第二のNANDゲート2325は、遅延回路2323に直列に結合され、遅延された出力信号およびリセット信号2305を受信するように構成される。さらに、第二のNANDゲート2325は、遅延された出力信号およびリセット信号2305のそれぞれの論理レベルの比較に基づいて、第二の信号2302を生成するように構成される。第二のNANDゲート2325は、複数の補間セル2310-1、…、2310-nに第二の信号2302を供給する。

補間回路の代わりに遅延線を使用するDTC 2340が、図23cに示されている。DTC 2340は、複数の遅延された入力信号2347-1、…、2347-nを生成するために、入力信号2344を逐次反復的に遅延させるように構成された遅延回路2341を含む。図23cに示されるように、遅延回路2341は、たとえば、それぞれが、入力信号2344を所定の遅延時間だけ遅延させるように構成された複数の遅延素子を含んでいてもよい。さらに、DTC 2340は、遅延回路2341に結合され、制御語2346に基づいて、複数の遅延入力信号2347-1、…、2347-nのうちの一つを出力信号2345として出力するように構成されたマルチプレクサ2342を備える。

図23cに示されるように、出力信号2345は、遅延回路2341にフィードバックされる。換言すれば、入力信号2344は、出力信号2345に基づく。たとえば、インバータ回路2343は、出力信号2345を受信し、反転された出力信号を入力信号2344としての遅延回路2341に供給するように構成されてもよい。

DTC 2300および2330と同様に、DTC入力およびDTC出力は、出力信号2345のフィードバックのため、同じタイムグリッドを示す。よって、出力信号2345が変化する場合にのみ、制御語2346を更新すれば十分でありうる。ここでもまた、出力信号2345内の複数の直接相続く信号エッジ間の時間期間が一定のままである場合、同じ制御語2346が使用されてもよい。時間期間が変化する場合にのみ、制御語2346が更新される必要がある。よって、DTC 2340の制御は、（有意に）容易にされうる。制御語2346のための低減された更新レートは、制御語2346を生成するDTC 2340のための制御回路（たとえば、デコーダ；図示せず）における電力節約を許容しうる。

上記のDTC 2300および2330と比較して、レートを2倍にすることを許容しうるさらなるDTC 2350が、図23dに示される。

DTC 2350は、第一の信号2351および第二の信号2352を入力として受信するように構成された、第一の複数の補間セル2360-1、…、2360-n（たとえば、デジタル制御エッジ補間器（Digitally Controlled Edge Interpolator）、DCEI）を含む。第一の複数の補間セル2360-1、…、2360-nのうちの少なくとも一つ（たとえば、すべて）は、制御語2355に基づき、第一の信号2351および第二の信号2352のうちの少なくとも一つを、それぞれのセル出力信号2361-1、…、2361-nとして提供するように構成される。すなわち、制御語2355に基づいて、第一の複数の補間セル2310-1、…、2310-nのうちの少なくとも一つは、第一の信号2351、第二の信号2352、または第一の信号2351と第二の信号2352の組み合わせを、それぞれのセル出力信号2361-、…、2361-nとして提供する。いくつかの例において、第一の複数の補間セル2360-1、…、2360-nのそれぞれは、制御語2355に基づいて、第一の信号2351および第二の信号2352のうちの少なくとも一つを、それぞれのセル出力信号2361-1、…、2361-nとして提供する。

さらに、DTC 2350は、第一の複数の補間セル2360-1、…、2360-nに結合され、第一の複数の補間セル2360-1、…、2360-nのセル出力信号2361-1、…、2361-nを第一の補間信号2357に組み合わせるように構成された第一のノード2362を含む。

第二の複数の補間セル2370-1、…、2370-nが、第三の信号2353および第四の信号2354を入力として受信するように構成される。第一の複数の補間セル2360-1、…、2360-nと同様に、第二の複数の補間セル2370-1、…、2370-nのうちの少なくとも一つは、制御語2355に基づいて、第三の信号2353および第四の信号2354のうちの少なくとも一つを、それぞれのセル出力信号2371-1、…、2371-nとして提供するように構成される。いくつかの例において、第二の複数の補間セル2370-1、…、2370-nのそれぞれは、制御語2355に基づいて、第三の信号2353および第四の信号2354のうちの少なくとも一つを、それぞれのセル出力信号2371-1、…、2371-nとして提供する。

第二のノード2372は、第二の複数の補間セル2370-1、…、2370-nに結合され、第二の複数の補間セル2370-1、…、2370-nのセル出力信号2371-1、…、2371-nを第二の補間信号2358に組み合わせるように構成される。

図23dに示されるように、第一の信号2351および第二の信号2352は、第二の補間信号2358に基づいており、第三の信号2353および第四の信号2354は、第一の補間信号2357に基づいている。

DTC 2350は、さらに、第一の補間信号2357と第二の補間信号2358を出力信号2358に結合するように構成された論理回路2388（たとえば、図23dに示されるXORゲート）を含む。

DTC 2300、2330、および2340と同様に、二つの複数の補間セルについての入力は、それぞれの補間信号が他の複数の補間セルに結合されるため、同じタイムグリッドを示す。したがって、出力信号2359が変化する場合にのみ、制御語2355を更新すれば十分でありうる。DTC 2300および2330と比較して、二つの複数の補間セルのループ結合のため、出力信号2359のレートは2倍されうる。

それぞれの補間信号2357および2358に基づいて、第一の信号2351、第二の信号2352、第三の信号2353、および第四の信号2354を生成するために、DTC 2350は、上述のDTC 2330と同様に、NANDゲート2381、2382、2383、および2384を含む。NANDゲート2381、2382、2383、および2384は、さらに、リセット信号2356に基づいて出力信号2359をリセットすることを許容しうる。

第一のNANDゲート2381は、第二の補間信号2358およびリセット信号2356を受信するように構成される。第二の補間信号2358およびリセット信号2356のそれぞれの論理レベルの比較に基づいて、第一のNANDゲート2381は、第一の信号2351を生成し、第一の複数の補間セル2360-1、…、2360-nに供給する。さらに、第一の遅延回路2385が、第一のNANDゲート2381に並列に結合され、第二の補間信号2358を遅延させるように構成される。第二のNANDゲート2382は、第一の遅延回路2385に直列に結合され、遅延された第二の補間信号およびリセット信号2305を受信するように構成される。さらに、第二のNANDゲート2382は、遅延された第二の補間信号およびリセット信号2305のそれぞれの論理レベルの比較に基づいて、第二の信号2352を生成するように構成される。第二のNANDゲート2382は、第二の信号2352を第一の複数の補間セル2360-1、…、2360-nに供給する。

同様に、第三のNANDゲート2383は、第一の補間信号2357およびリセット信号2356を受信するように構成される。第一の補間信号2357およびリセット信号2356のそれぞれの論理レベルの比較に基づいて、第三のNANDゲート2383は、第三の信号2353を生成し、第二の複数の補間セル2370-1、…、2370-nに供給する。さらに、第二の遅延回路2386は、第三のNANDゲート2383に並列に結合され、第一の補間信号2357を遅延させるように構成される。第四のNANDゲート2384は、第二の遅延回路2385に直列に結合され、遅延された第一の補間信号およびリセット信号2305を受信するように構成される。さらに、第四のNANDゲート2384は、遅延された第一の補間信号およびリセット信号2305のそれぞれの論理レベルの比較に基づいて、第四の信号2354を生成するように構成される。第四のNANDゲート2384は、第四の信号2354を第二の複数の補間セル2370-1、…、2370-nに供給する。

いくつかの例において、NANDゲートは、上述のDTC 2300と同様のインバータ回路によって置き換えられてもよい。すなわち、DTC 2350は、代替的に、第二の補間信号2358を受信し、反転された第二の補間信号を第一の信号2352として第一の複数の補間セル2360-1、…、2360-nに供給するように構成された第一のインバータ回路を含んでいてもよい。さらに、DTC 2350は、遅延された第二の補間信号を受信し、反転された遅延された第二の補間信号を第二信号2352として第一の複数の補間セル2360-1、…、2360-nに供給するように構成された第二のインバータ回路を含んでいてもよい。同様に、DTC 2350は、第一の補間信号2357を受信し、反転された第一の補間信号を第三の信号2353として第二の複数の補間セル2370-1、…、2370-nに供給するように構成された第三のインバータ回路を含んでいてもよい。DTC 2350の第四のインバータ回路は、遅延された第一の補間信号を受信し、反転された遅延された第一の補間信号を第四の信号2354として、第二の複数の補間セル2370-1、…、2370-nに供給するように構成されてもよい。

図23a〜23dに関連して上述したDTCは、多様な電子装置および用途内で使用されうる。たとえば、DTCは、通信インターフェースのために使用されうる。図23eは、データ信号2394を生成するための装置2390の対応する例を示す。

装置2390は、図23a〜23dに関連して上述したようなDTC 2391を含む。DTC 2391は、送信されるべきデータ2393に基づいて、データ信号2394をその出力信号として生成するように構成される。データ信号2394は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。第一の信号エッジと第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジと第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される。よって、DTCのための制御語は、送信されるべき第一のデータおよび送信されるべき第二のデータに基づいて生成される。たとえば、第一のデータは第一のデータ・シンボルであり、第二のデータはSTEPプロトコルのようなデータ通信プロトコルに従って送信される第二のデータ・シンボルであってもよい。上述のように、第一の時間期間と第二の時間期間の和は、STEPプロトコルに従って、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

さらに、装置2390は、伝送リンク（図示せず）にデータ信号2394を出力するように構成された出力インターフェース回路2392を含む。

装置2390は、低減された電力および高精度でデータ信号2394を生成することを許容しうる。

伝送リンクを介した差動信号伝送を可能にするために、装置2390は、図23a〜23dに関連して上述したような第二のDTC 2395をさらに含んでいてもよい。第二のDTC 2395は、送信されるべきデータ2393に基づいて第二のデータ信号2396を生成するように構成され、第二のデータ信号2396は、データ信号2394に対して反転される。代替的に、DTC 2394がさらに第二のデータ信号2396を生成するように構成されてもよく、それにより第二のDTC 2395が省略されてもよい。

電力を節約することを許容しうるDTCのさらなる特徴は、DTC分解能（resolution）である。たとえば、STEPプロトコルに従った通信インターフェースのような信号生成アプリケーションでは、一組のあらかじめ定義された変調ステップのみが使用される（データ信号における直接相続く信号エッジ間のあらかじめ定義された諸時間期間のみが使用される）。しかしながら、従来のDTCは一様であり、リンク予算に必要な最大分解能で全範囲をカバーする。従来のDTCは、典型的には、バイナリー数（2^N）のビットをもつ一様な分解能を有する。しかしながら、上述したように、STEPプロトコルのような通信プロトコルは、若干数の離散的な変調ステップの生成を必要とするだけでよい。よって、実際に使用されるコード設定は、わずかである。

図24aは、必要とされる変調ステップを正確に、かつ低減された（最小の）デコードで生成することを許容する簡単な回路設計を示す改良されたDTC 2400を示す。

DTC 2400は、送信されるべきデータをエンコードするためにデータ信号2402の直接相続く信号エッジ間の複数の可能な時間期間を定義する通信プロトコルに従ってデータ信号2402を生成するためのDTCである。複数の可能な時間期間は、あるオフセット時間だけ互いにオフセットされる。たとえば、通信プロトコルはSTEPプロトコルであってもよい。

DTC 2400は、発振信号2401を受信するように構成された入力回路2410を含む。たとえば、入力回路2410は、発振信号2401を生成するPLLまたは別の周波数シンセサイザー（図示せず）に結合されてもよい。いくつかの例において、発振信号2401は、上述のように、データ信号2402に基づいていてもよい。

さらに、DTC 2400は、発振信号2401に基づいてデータ信号2402を生成するように構成された信号生成回路2420を含む。信号生成回路2420は、発振信号2401の発振サイクルの信号エッジから（通信プロトコルにおいて定義される）オフセット時間の整数倍だけ時間的にオフセットされた位置においてのみ、データ信号2402における信号エッジを生成することができる。

これは、STEPプロトコルによる例示的なデータ信号2402について図24bに示される。図24bの例において、STEPプロトコルは、後続する信号エッジ間でデータをエンコードするために、8つの異なる可能な時間期間（シンボル幅）T₀〜T₇を使用すると想定される。図24bから分かるように、8つの可能な期間は、オフセット時間ΔT（シンボル分離時間ΔT）だけ互いにオフセットされる。さらに、図24bは、例示的な発振信号2401を示す。図24bから、発振信号2401の発振サイクルには、5つの可能な時間期間（パルス幅）しか存在しないことが分かる。オフセット時間ΔTは、発振信号2401の発振周期2406の整数分数（integer fraction）である。すなわち、STEPプロトコルによる変調は、発振信号2401の発振サイクルの整数分割（図24bの例では5分割）として理解されうる。

よって、発振信号2401における発信サイクル2406の信号エッジ2405からオフセット時間ΔTの整数倍（0、1、2、3、4、5、6、7）時間的にオフセットされた位置においてのみ、データ信号2402内の信号エッジを生成することができる信号生成回路2420は、STEPプロトコルに従って、直接相続く信号エッジ間のすべての可能な時間期間を生成するのために十分である。

信号生成回路2420は選択されたパルス幅のみを生成することができるため（信号生成回路2420は、リンク予算のために必要とされる最大分解能を示さないため）、信号生成回路2420は、従来のDTCと比較して、より単純な設計を示すことができる。よって、DTC 2400の電力消費、およびDTC 2400のために必要な半導体ダイ面積が、従来のDTCと比較して低減されうる。

信号生成回路2420は、制御語2403に基づいてデータ信号2402内の信号エッジを生成するように構成される。デジタル‐時間変換器2400は、通信プロトコル（たとえば、STEPプロトコル）に従って送信されるべきデータ2404に基づいて制御語2403を生成するように構成された制御回路2430（たとえば、デコーダのようなデジタル処理回路）をさらに含んでいてもよい。信号生成回路2420は、低減された数のパルス幅を生成することができるだけなので、信号生成回路2420の制御は、それに応じて低減されうる。したがって、制御回路2430が生成できる制御語は、信号生成回路2420に、発振信号2402内の発振サイクルの信号エッジからのオフセット時間の整数倍だけ時間的にオフセットされた位置で、データ信号2402内の信号エッジを生成させるだけである。言い換えると、可能なDTC状態の数を減らすことによって、制御語の数を減らすことが許容されうる。可能な制御語の数を減らすことによって、制御回路2430のための必要とされる半導体ダイ面積および電力が節約されうる。

換言すれば、DTC 2400は、通信プロトコルの変調要件に合わせて調整される。DTCおよびコントロールにおける要素を低減することによって、DTCのアナログおよびデジタル部分において電力が節約されうる。

従来のDTCは、バイナリー分解能を示す（たとえば、2の倍数である数の可能な制御語を使用する）を示すが、制御回路2430が生成できる可能な制御語の数は、2の倍数ではない数であってもよい。図24bに示されるように、5つの符号語が、通信プロトコルにおいて定義される8つの可能な時間期間（パルス幅）を生成するのに十分でありうる。すなわち、制御回路2430が生成可能である可能な制御語の数は、通信プロトコルで定義される複数の可能な時間期間の数よりも少なくてもよい。言い換えると、通信プロトコルにおいて定義される複数の可能な時間期間の数は、発振信号2401の発振周期2406の、オフセット時間ΔTに対する比よりも大きくてもよい。よって、（発振信号における信号エッジ2405からの、データ信号2402における信号エッジの時間オフセットを定義する）整数倍数の最大値は、発振信号2401の発振周期2406の、オフセット時間ΔTに対する比と等しくてもよい。

他の時間エンコードされる通信プロトコルとは別に、DTC 2400は、STEPプロトコルに従って通信に使用されてもよい。DTC 2400は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むようにデータ信号2402を生成するように構成されてもよい。第一の信号エッジと第二の信号エッジとの間の第一の時間期間は、通信プロトコルに従って送信される第一のデータに対応し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間は、通信プロトコルに従って送信される第二のデータに対応する。たとえば、第一のデータは第一のデータ・シンボルであってもよく、第二のデータはデータ通信プロトコル（たとえばSTEPプロトコル）に従って送信される第二のデータ・シンボルであってもよい。上述のように、第一の時間期間と第二の時間期間の和は、STEPプロトコルに従って、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

よって、DTC 2400は、所定の数のパルス幅のみを利用する、STEPプロトコルに従った通信のための低電力のアナログおよびデジタルDTCとして理解されうる。

差動信号送信を可能にするために、DTC 2400は、いくつかの例において、データ信号2402に対して反転される第二のデータ信号を生成するようにさらに構成されてもよい。

上記の説明はDTCに焦点を当てているが、以下の説明は電子回路の電源に関連するいくつかの側面に焦点を当てる。回路の電流プロファイルは、処理されるデータによって影響を受ける可能性がある。たとえば、回路の電流消費は、それが現在処理しているデータに依存しうる。よって、高い（データ）レートで動作する回路については、電流消費の分散が大きい場合がある。図25aは、TDCの電流プロファイルの例を示す。ライン2598は、TDCの電流消費の時間的推移を示す。参考として、ライン2599は、TDCに入力されるデータ信号の時間的推移を示す。図25aから分かるように、TDCの電流消費は、データ信号における信号エッジの発生時にスパイクを示す。これは、TDCのサンプリング・サブ回路（たとえば、複数のフリップフロップ回路）におけるデータ信号のサンプリングに起因する。その後、電流消費は、TDCの遅延サブ回路（たとえば、複数の遅延セルを含む遅延線）を通じた信号エッジの伝搬に起因して、増加したレベルにとどまる。短い信号パルスは、長い信号パルスよりも高い電流スパイク（たとえば、より高い電流消費ピーク／振幅）を生じうることが発見された。さらに、TDCに入力された高レート（高周波数）信号は、高レートの電流変化を引き起こす可能性がある。

TDCの電流消費のデータ依存変動の影響が図25bに示されている。図25bの線2597は、TDCに電気エネルギーを供給する従来の電源（たとえば、LDOレギュレータ）の供給電圧を示す。図25bから分かるように、供給電圧は、TDCの電流消費の、データに依存する変動に起因して変化する。これは、従来の電源の帯域幅が限られており、TDCの電流消費の変動の帯域幅よりも小さいためである。供給電圧の変動は、TDCの遅延サブ回路の遅延（たとえば、遅延線における遅延セルの遅延）を変化させることがあり、そのためTDC入力信号の積分された遅延が誤って計算される。よって、TDCの出力（読出）が間違っている可能性がある。

その電流消費の変動によって生じる供給電圧の変動による対応した負の効果は、他の多くの電子回路について生じることがある。たとえば、クロック周波数を分周および／または補間することによってDTCでパルスを生成する場合、DTCの電流プロファイルは、パルス生成レート／生成されるパルスのパルス幅に影響される（たとえば、3GHzおよび6GHz生成レートについての異なるプロファイル）。供給電圧の変動は、たとえば、DTCの補間点を動かし、よって、生成されるパルスの幅を変化させることがある。

さらに、供給変動に敏感なTDCまたはDTCのような回路は、自己生成供給ノイズ（たとえば、回路活動による電力供給の変調によって引き起こされるノイズ）に起因するパフォーマンス劣化を示すことがある。したがって、電子回路の安定した供給が望まれる。

図25cは、データを処理する電子装置2510のための安定した電力供給を可能にしうる、供給電圧を調整するための装置2500の例を示す。電圧源（たとえば、LDOレギュレータまたはDC-DCコンバータ）は、供給ライン2515を介して、供給電圧を電子装置2520に供給する。

装置2500は、供給ライン2515に結合するように構成された少なくとも一つのノード2506を含み、ノード2506に結合された変調回路2505をさらに含む。変調回路2505は、電子装置2520によって処理されるデータに関する情報2501に基づいて、供給電圧を変調するように構成される。

電子装置2520によって処理されるデータに関する情報2501に基づいて供給電圧を変調することによって、電子装置2520のための供給電圧は安定化されうる。たとえば、変調回路2505は、電子装置2520によって処理されるデータに関する情報2501に基づいて、供給ライン2515に追加の電荷を供給することを許容してもよい。供給電圧に対する装置2500の安定化効果は、図25dに示される。ライン2511は、電子装置2520のための供給電圧の時間的推移を示す。（装置2500を使用しない）図25bと比較して図25dから分かるように、供給電圧は、時間を通じて実質的に一定である。換言すれば、図25bとは異なり、供給電圧の変動を回避することができる。装置2500は、電子装置2510の安定した電力供給を可能にしうるため、供給変動に起因する電子装置2510の動作のパフォーマンス劣化は、少なくとも緩和され、またはさらに回避されうる。

図25eは、電子装置のための供給電圧を調整するための装置2530の、より詳細な例を示す。供給電圧を提供する電圧源2510は、図25eではLDOレギュレータとして例示的に実装される。図25eに示されるように、LDOレギュレータは、演算増幅器2512を含んでいてもよい。演算増幅器2512の出力電圧V_{LDO_out}は、電圧調整のための演算増幅器2512の入力の一つへのフィードバックである。演算増幅器2512は、入力電圧V_{LDO_in}を供給される。さらに、LDOレギュレータは、出力キャパシタ2513を含む。しかしながら、いくつかの例では、出力キャパシタ2513は省略されてもよい。よって、LDOレギュレータは、電圧V_{LDO_out}を電子装置のための供給電圧として提供する。

装置2530は、ノード2506および2509を介して電圧源2510および電子装置を接続する供給ラインに結合される。装置2530の変調回路2505は、電子装置によって処理される（デジタルまたはアナログ）データに関する情報2501に基づいて制御信号を生成するように構成される制御回路2507を備える。図25eに示されるように、制御回路2507は、電圧源2510によって提供される供給電圧V_{LDO_out}の電流値に関する情報にさらに基づいて、制御信号を生成してもよい。たとえば、制御回路2507（または任意的な追加的な回路）は、電圧源2510によって提供される供給電圧V_{LDO_out}をサンプリングしてもよい。

さらに、制御回路2507は、特定のデータ（たとえば、ある長さのパルスまたはデータ・シンボル）を処理するために、電子装置によって要求される電荷／電圧／電流に関する情報を使用してもよい。換言すれば、制御回路2507は、電子装置によって処理されるデータと、供給電圧の期待される変動および電子装置の電流消費の期待される変動のうちの一つとの間の依存性に関する情報に基づいて、制御信号を生成するようにさらに構成されてもよい。たとえば、電子装置によって処理されるデータは、通信プロトコル（たとえば、STEPプロトコル）に従って、少なくとも一つのデータ・シンボルを含んでいてもよい。よって、電子装置によって処理されるデータと、供給電圧の期待される変動と電子装置の電流消費の期待される変動の一方との間の依存性に関する情報は、データ・シンボルを処理する間の電子装置の期待される電流消費に関する情報、または電子装置がデータ・シンボルを処理する間の供給電圧の期待される変動に関する情報を含んでいてもよい。

さらに、変調回路2505は、電子装置のための変調された供給電圧を生成するために、制御信号に基づいて電圧V_{LDO_out}を変調する変調器2508を備える。

よって、変調回路2505は、特定のデータ片を処理するために電子装置が必要とする電荷／電圧／電流を、電子装置の変調された供給電圧が担持するように、電圧源2510によって提供される供給電圧V_{LDO_out}を変調しうる。よって、電子装置の動作の供給関連の歪みが回避されうるように、電子装置のための安定した電源供給が可能にされてもよい（たとえば、安定したDC電圧）。

図25fは、より詳細な（例示的な）変調回路を示す、電子装置のための供給電圧を調整するための別の装置2540を示す。図25eのように、電圧源2510は、電子装置のための供給電圧V_{LDO_out}を提供するLDOレギュレータとして実装される。装置2540は、ノード2506によって、電圧源2510と電子装置との間の供給ラインに結合される。

電子装置によって処理されたデータに関する情報2501に基づいて供給電圧V_{LDO_out}を変調する変調回路は、電子装置によって処理されたデータに関する情報2501に基づいて制御信号2504を生成するように構成された制御回路2507を備える。さらに、変調回路は、制御信号2504に基づいて、充電された容量素子2502を供給ラインに選択的に結合するように構成されたスイッチ回路2509を含む。

上述のように、制御回路2507は、電子装置によって処理されるデータと、供給電圧の期待される変動および電子装置の電流消費の期待される変動のうちの一つとの間の依存性に関する情報に基づいて、制御信号2504を生成するように構成されてもよい。たとえば、電子装置によって処理されるデータが少なくとも一つのデータ・シンボルを含む場合、電子装置によって処理されるデータと、供給電圧の期待される変動および電子装置の期待される電流消費の変動のうちの一つとの間の依存性に関する情報は、データ・シンボルを処理する間の電子装置の期待される電流消費に関する情報、または電子装置がデータ・シンボルを処理する間の供給電圧の期待される変動に関する情報を含んでいてもよい。

よって、装置2540は、データ依存の供給電圧変調によって、電子装置（たとえば、DTCまたはTDC）のパフォーマンス劣化を克服することを許容しうる。装置2540は、電力供給と処理されるデータとの間の関係に関する知識を考慮に入れて、充放電概念で供給変調に取り組む。前述のデータ・シンボルの例を参照すると、電子装置によって処理される各シンボルは、動作のために電子装置によって必要とされる電荷の特定の量として理解されうる。装置2540は、この情報を使用して、装置2540の電流消費分散による供給電圧の歪みを最小化する。よって、装置2540は、電子装置のための、安定したDC電圧を可能にしてもよい。

図25fに示されるように、容量性素子2502は、複数のキャパシタ2502-1、2502-2、…を含んでいてもよい。図25fには二つのキャパシタのみが示されているが、任意の数のキャパシタ（たとえば、1、2、3、4、またはそれ以上）が使用されうることを注意しておく。容量性素子2502の諸キャパシタは、同じまたは異なるキャパシタンスを示しうる。たとえば、複数のキャパシタのうちの第一のキャパシタが第一のキャパシタンスを有していてもよく、複数のキャパシタのうちの第二のキャパシタが（異なる）第二のキャパシタンスを有していてもよい。

よって、スイッチ回路2509は、（図25fのスイッチSW1およびSW2によって示されるように）制御信号2504に基づいて、複数のキャパシタのうちのある数を供給ラインに選択的に結合するように構成されてもよい。スイッチ回路2509は、制御信号2504に基づいて、複数のキャパシタのうちの全部または一部のみを供給ラインに結合するように構成されてもよい。さらに、スイッチ回路2509は、制御信号に基づいて、前記複数のキャパシタのうちの前記数を、（図25fに示されるように）並列に、または直列に、供給ラインに選択的に結合するように構成されてもよい。

充電された容量性素子2502（ならびにそのキャパシタ）は、供給電圧の公称値とは異なる電圧に充電されてもよい。たとえば、容量性素子2502は、スイッチ回路2509によって、変調供給電圧V_{sw_in}（供給電圧の公称値とは異なる）に結合されてもよい。

スイッチ回路2509および容量性素子2502は、たとえば、デジタル‐アナログ変換器（DAC）の一部であってもよい。DACは、制御回路2507から制御信号2504を受信し、それに応じてその複数の（あらかじめ充電された）キャパシタのうちのある数を供給ラインに結合してもよい。このようにして、DACは、電子装置の必要な供給電圧を追跡し、追加的に必要な電荷を電子装置に供給することができる。

換言すれば、上述の供給変調は、DC電圧を維持する従来のフォロアLDOレギュレータ（低帯域幅で簡単な電力供給レギュレータの例として）を使用し、各イベント／データのために必要な電荷を提供するためのスイッチング・キャパシタを追加することを許容しうる。

上述の電源変調は、電圧源のための大きな出力キャパシタ（たとえば、LDOレギュレータの大きなキャパシタ）を使用することなく、電力供給変動を低減することを許容してもよく、よって、かなりの量の半導体ダイ面積を節約することを許容してもよい。

さらに、大きなキャパシタに起因する電圧源（たとえば、LDOレギュレータまたはDC-DCコンバータ）の帯域幅の減少が回避されてもよい。

上記では供給変調の基本原理を説明したが、下記では、通信装置のための上述の供給変調の二つの例示的な使用事例を図25gおよび図25hに関連して説明する。

図25gは、通信装置2550を示す。通信装置2550は、データ信号2571を生成するための装置2570を含む。データ信号2571を生成するための装置2570は、データ信号2571を生成するように構成された処理回路2572（たとえば、DTC）を含む。処理回路2572は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように、データ信号2571を生成するように構成される。第一の信号エッジと第二の信号エッジとの間の第一の時間期間は、通信プロトコルに従って送信される第一のデータ2551aに対応し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間は、通信プロトコルに従って送信される第二のデータ2551bに対応する。たとえば、第一のデータ2551aは第一のデータ・シンボルであってもよく、第二のデータ2551bは、データ通信プロトコル（たとえば、STEPプロトコル）に従って送信される第二のデータ・シンボルであってもよい。上述のように、第一の時間期間と第二の時間期間の和は、STEPプロトコルに従って、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。さらに、データ信号2571を生成するための装置2570は、データ信号2571を伝送リンク（図示せず）に出力するように構成されたインターフェース回路2573を含む。

電圧源2510（たとえば、LDOレギュレータまたはDC-DCコンバータ）は、供給ライン2515を介して処理回路2572に結合され、供給電圧を処理回路2572に供給する。

さらに、通信装置2550は、電圧源2510から処理回路2572に供給される供給電圧を調整するための装置2560を備える。供給電圧を調整するための装置2560は、供給ライン2515に結合するように構成されたノード2566を含む。さらに、供給電圧を調整するための装置2560は、ノード2566に結合された変調回路2565を備える。変調回路2565は、第一のデータ2551aおよび第二のデータ2551bに関する情報に基づいて供給電圧を変調するように構成される。

電子装置に関してより一般的な用語で上述されるものと同様に、処理回路2572の電流消費は、処理されるデータに基づいて変化してもよい。たとえば、処理回路2572は、第一のデータ2551aをデータ信号2571にエンコードするために、第二のデータ2551bをデータ信号2571にエンコードするためとは異なる量の電流を必要としてもよい。供給電圧を変調することによって、供給電圧を調整するための装置2560は、電圧源2510によって提供される供給電圧の変動を補償（緩和／軽減）することを許容してもよい。よって、従来のLDOレギュレータまたは帯域幅が小さい従来のDC-DCコンバータが電圧源2510として使用されうる。さらに、電力供給変動に起因する処理回路2572の動作の障害が回避されうる。たとえば、処理回路2572のためにDTCが使用される場合、補間点の移動およびパルス幅の逸脱（たとえば、長すぎるまたは短すぎる第一の時間期間および／または第二の時間期間）が回避されうる。換言すれば、供給電圧を調整するための装置2560は、データ信号2571の高い精度を保証することを許容しうる。

いくつかの例では、処理回路2572は、データ信号2571に対して反転される第二のデータ信号を生成するようにさらに構成されてもよい。すなわち、処理回路2572は、差動対のデータ信号を生成してもよい。よって、インターフェース回路2573は、第二のデータ信号を伝送リンクに出力するように構成されてもよい。

図25c〜25fに関連して上述したものと同様に、変調回路2565は、たとえば、第一のデータ2251aおよび第二のデータ2251bに関する情報に基づいて制御信号を生成するように構成された制御回路を含んでいてもよい。さらに、変調回路2565は、制御信号に基づいて、充電された容量素子を供給ライン2515に選択的に結合するように構成されたスイッチ回路を含んでいてもよい。

ここでもまた、処理されたデータと処理回路2572の電力消費との間の依存性に関する情報が、供給電圧の変調のために使用されてもよい。すなわち、制御回路は、第一のデータ2551a（および／または第二のデータ2551b）と、供給電圧の期待される変動および処理回路2572の電流消費の期待される変動のうちの一つとの間の依存性に関する情報に基づいて、制御信号を生成するように構成されてもよい。たとえば、第一のデータ2551aが第一のデータ・シンボルであり、第二のデータ2551bが通信プロトコル（たとえば、STEPプロトコル）に従って送信される第二のデータ・シンボルである場合、第一のデータ2551aと、供給電圧の期待される変動および処理回路2572の電流消費の期待される変動のうちの一つとの間の依存性に関する情報は、処理回路2572が第一のデータ・シンボルを処理する間の処理回路2572の電流消費の期待される変動に関する情報、または処理回路2572が第一のデータ・シンボルを処理する間の供給電圧の期待される変動に関する情報を含んでいてもよい。

第一のデータ2551a（および／または第二のデータ2551b）と、供給電圧の期待される変動および処理回路2572の電流消費の期待される変動のうちの一つとの間の依存性に関する情報は、たとえば、工場較正に基づいてもよい。換言すれば、処理されるデータと処理回路2572の電力消費との間の依存性に関する情報は、工場／研究所の測定に基づいていてもよく、変調回路2565に（たとえば、専用メモリまたは制御回路に）初期に記憶されてもよい。

いくつかの例では、変調回路2565（たとえば、制御回路）は、第一のデータ2551a（および／または第二のデータ2551b）と、供給電圧の期待される変動および処理回路の電流消費の期待される変動のうちの一つとの間の依存性に関する情報を、データ信号2571の受信側からインターフェース回路2573によって受信される較正情報に基づいて更新するようにさらに構成されてもよい。たとえば、較正情報は、データ信号2571における測定されたジッタに基づいてもよい。較正情報は、たとえば、データ信号2571のビット誤り率（BER）であってもよい。

換言すれば、最小のパルス歪みに到達するために、較正フローが実行されてもよい。較正フローは、供給電圧を調整するための装置2560（たとえば、デジタル補償ブロックとして実装される）と、最小BERを達成する送信データとの間の関係を生成することを許容しうる。あるいはまた、ランダム・データについて供給挙動が（たとえば、高速ADCを使用して）読み出されてもよく、該データ信号の対応するBERが測定されてもよい。

図25c〜図25fに関連して上述したように、変調回路2565においても、充電された容量性素子は、供給電圧の公称値とは異なる電圧まで充電されてもよい。さらに、容量性素子は、同じまたは異なるキャパシタンスを示す複数のキャパシタを含んでいてもよい。たとえば、複数のキャパシタのうちの第一のキャパシタが第一のキャパシタンスを有していてもよく、複数のキャパシタのうちの第二のキャパシタが（異なる）第二のキャパシタンスを有する。供給電圧を調整するための装置2560によって処理回路2572に追加的に供給される電荷を調整するために、スイッチ回路は、制御信号に基づいて、前記複数のキャパシタのうちのある数を供給ライン2515に選択的に結合するように構成されてもよい。ここでもまた、スイッチ回路は、制御信号に基づいて、前記複数のキャパシタのうちの前記数を並列または直列に選択的に結合するように構成されてもよい。スイッチ回路および容量性素子は、たとえばDACの一部であってもよい。

いくつかの例では、変調回路は、供給変調のために先行データの処理をさらに考慮に入れてもよい。たとえば、変調回路2565は、送信されるべき第三のデータに関する情報に基づいて供給電圧を変調するように構成されてもよい。第三のデータは、第一のデータ2551aに先行する。処理回路2572によって処理される先行データも考慮に入れることによって、処理回路2572の要件に対する供給電圧の適合の精度が、さらに高められてもよい。

図25gに示される通信装置2550は、送信信号の生成に焦点を当てたが、図25hは、信号受信に焦点を当てる通信装置2580を示す。

通信装置2580は、データ信号2591をデコードするための装置2590を含む。データ信号2591をデコードするための装置2590は、データ信号2591内の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成される処理回路2592（たとえば、TDC）を含む。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。たとえば、データ信号2591は、通信装置2580のインターフェース回路（図示せず）によって伝送リンクから受信されてもよい。

さらに、データ信号2591をデコードするための装置2590は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータ2594aを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータ2594bを決定するように構成される復調回路2593を含む。すなわち、処理回路2297および復調回路2298は、データ信号2591に時間エンコードされたデータを回復する。たとえば、第一のデータ2594aは第一のデータ・シンボルであってもよく、第二のデータ2594bは通信プロトコル（たとえば、STEPプロトコル）に従って送信される第二のデータ・シンボルであってもよい。上述のように、第一の時間期間と第二の時間期間の和は、STEPプロトコルに従って、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

電圧源2510（たとえば、LDOレギュレータまたはDC-DCコンバータ）は、供給ライン2515を介して処理回路2592に結合され、供給電圧を処理回路2592に供給する。

さらに、通信装置2580は、電圧源2510から処理回路2592に供給される供給電圧を調整するための装置2560を備える。供給電圧を調整するための装置2560は、供給ライン2515に結合するように構成されたノード2566を含む。さらに、供給電圧を調整するための装置2560は、ノード2566に結合された変調回路2565を備える。変調回路2565は、処理回路2592による第二の信号エッジ2595の決定に応答して、供給電圧を変調するように構成される。たとえば、変調回路2565は、第一のデータ2594aに関する情報に基づいて供給電圧を変調するように構成されてもよい。あるいはまた、変調回路2565は、第一のデータ2954aに関する情報に依存せずに供給電圧を変調するように構成されてもよい（たとえば、変調の程度は、第一のデータ、第二のデータまたはさらなるデータとは独立である）。

電子装置に関してより一般的な用語で上述されるものと同様に、処理回路2572の電流消費は、データ信号2591内のパルスの幅に基づいて変化してもよい。たとえば、処理回路2572は、データ信号2591内の第二の信号エッジを決定するためには、データ信号2591内の第三の信号エッジを決定するためとは異なる量の電流を必要としてもよい。供給電圧を変調することによって、供給電圧を調整するための装置2560は、電圧源2510によって提供される供給電圧の変動を補償（緩和／軽減）することを許容しうる。よって、帯域幅が小さい従来のDC-DCコンバータまたは従来のLDOレギュレータが電圧源2510として使用されてもよい。さらに、電源変動に起因する処理回路2592の動作の障害が回避されうる。たとえば、処理回路2592のためにTDCが使用される場合、その遅延セルの遅延の変化、よって、積分された遅延の誤った計算および誤った読み出しが回避されうる。

上述のように、供給変調は、閉ループであってもよく（処理回路2592による第二の信号エッジ2595の決定に応答して供給電圧を変調するために、第一のデータ2954aに関する情報を考慮に入れる）、または開ループであってもよい（処理回路2592による第二の信号エッジ2595の決定に応答して供給電圧を変調することを、第一のデータ2954aに関する情報とは独立に行なう）。たとえば、第二の信号エッジ2595の決定に応答して処理回路2592への供給電圧を調整するための装置2560によって供給される電荷の量は、閉ループ実装では第一のデータ2954a（たとえば、それが表わすシンボルのタイプ）に基づいて選択されてもよい。代替的に、第二の信号エッジ2595の決定に応答して、処理回路2592への供給電圧を調整するための装置2560によって供給される電荷の量は、開ループ実装では、一定の（あらかじめ定義された）量であってもよい。

いくつかの例では、処理回路2592は、データ信号に対して反転された第二のデータ信号を受信するようにさらに構成されてもよい。よって、処理回路2592は、第二のデータ信号にさらに基づいて、第一の信号エッジ、第二の信号エッジ、および第三の信号エッジを決定するように構成されてもよい。すなわち、処理回路は、差動対のデータ信号に基づいて信号エッジを決定することができる。

図25c〜25fに関連して上述されたものと同様に、変調回路2565は、たとえば、処理回路2592による第二の信号エッジ2595の決定に応答して制御信号を生成するように構成された制御回路を含んでいてもよい。制御回路は、第一のデータ2594aに関する情報に基づいて（閉ループ）、または第一のデータ2594aに関する情報から独立して（開ループ）、制御信号を生成するように構成されてもよい。さらに、変調回路2565は、制御信号に基づいて、充電された容量素子を供給ライン2515に選択的に結合するように構成されたスイッチ回路を含んでいてもよい。

閉ループ実装では、データ信号2591にエンコードされたデータ（たとえば、データ信号2591内のパルス幅）と処理回路2592の電力消費との間の依存性に関する情報が、供給電圧の変調のために使用されてもよい。すなわち、制御回路は、第一のデータ2594a（データ信号2951内の第一の信号エッジと第二の信号エッジとの間の時間期間）と、供給電圧の期待される変動および処理回路2572の電流消費の期待される変動のうちの一つとの間の依存性に関する情報に基づいて制御信号を生成するように構成されてもよい。たとえば、第一のデータ2551aが第一のデータ・シンボルであり、第二のデータ2551bが通信プロトコル（たとえば、STEPプロトコル）に従って送信される第二のデータ・シンボルである場合、第一のデータ2551aと、供給電圧の期待される変動および処理回路2592の電流消費の期待される変動のうちの一つとの間の依存関係に関する情報は、処理回路2592が第一のデータ・シンボルを処理する（たとえば、データ信号2951内の第一および／または第二の信号エッジを決定する）間の処理回路2592の電流消費の期待される変動に関する情報または処理回路2572が第一のデータ・シンボルを処理する（たとえば、データ信号2951内の第一および／または第二の信号エッジを決定する）間の供給電圧の期待される変動に関する情報を含んでいてもよい。

ここでもまた、第一のデータ2594aと、供給電圧の期待変動および処理回路2592の電流消費の期待される変動のうちの一つとの間の依存性に関する情報は、工場較正に基づいていてもよい。換言すれば、データ信号2591にエンコードされたデータと処理回路2592の電力消費との間の依存性に関する情報は、工場／研究所の測定に基づいていてもよく、変調回路2565に（たとえば、専用メモリまたは制御回路に）初期に記憶されてもよい。

いくつかの例では、変調回路2565（たとえば、制御回路）は、データ信号2591をデコードするための装置2590によってデータ信号2591から導出された較正情報に基づいて、第一のデータ2594aと、供給電圧の期待される変動および処理回路2592の電流消費の期待される変動のうちの一つとの間の依存性に関する情報を更新するようにさらに構成されてもよい。たとえば、較正情報は、データ信号2591内の測定されたジッタに基づいていてもよい。較正情報は、たとえば、データ信号2591のBERであってもよい。

図25c〜図25fに関連して上述したように、変調回路2565においても、充電された容量性素子は、供給電圧の公称値とは異なる電圧まで充電されてもよい。さらに、容量性素子は、同じまたは異なるキャパシタンスを示す複数のキャパシタを含んでいてもよい。たとえば、複数のキャパシタのうちの第一のキャパシタは、第一のキャパシタンスを有していてもよく、複数のキャパシタのうちの第二のキャパシタは、（異なる）第二のキャパシタンスを有する。供給電圧を調整するための装置2560によって処理回路2592に追加的に供給される電荷を調整するために、スイッチ回路は、制御信号に基づいて、複数のキャパシタのうちのある数を供給ライン2515に選択的に結合するように構成されてもよい。ここでもまた、スイッチ回路は、制御信号に基づいて、複数のキャパシタのうちの前記数を並列または直列に選択的に結合するように構成されてもよい。スイッチ回路および容量性素子は、たとえばDACの一部であってもよい。

いくつかの例では、変調回路2565は、供給変調のために先行データをさらに考慮に入れてもよい。たとえば、変調回路2565は、第一のデータ2594aに先行するデータ信号2591内の第三のデータに関する情報に基づいて、供給電圧を変調するように構成されてもよい。データ信号2591にエンコードされる先行するデータをも考慮に入れることによって、処理回路2592の要件への供給電圧の適合の精度は、さらに高められてもよい。

供給電圧変調に関する上記の諸側面を要約すると、供給ラインを介して電圧源から電子装置に供給される供給電圧を調整するための方法2500iの例が、図25iのフローチャートによって示される。方法2500iは、電子装置によって処理されたデータに関する情報に基づいて供給電圧2502iを変調することを含む。

方法2500iのさらなる詳細および側面は、提案された技術または上述の一つまたは複数の例（たとえば、図25c〜25f）に関連して触れられている。本方法は、提案された技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

通信のための方法2500jの例が、図25jのフローチャートによって示される。方法2500jは、処理回路を使用して、データ信号を生成2502jすることを含む。データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。方法2500jは、さらに、第一のデータおよび第二のデータに関する情報に基づいて、供給ラインを介して電圧源から処理回路に供給される供給電圧を変調2504jすることを含む。

方法2500jのさらなる詳細および側面は、提案された技術または上記の一つまたは複数の例（たとえば、図25g）に関連して触れられている。本方法は、提案された技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

通信のための方法2500kの別の例は、図25kのフローチャートによって示される。方法2500kは、処理回路を使って、データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定2502kすることを含む。さらに、方法2500kは、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいての第一のデータを決定2504kし、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定することを含む。方法2500kは、さらに、処理回路によって、第二の信号エッジの決定に応答して、供給電圧を変調2506kすることを含み、供給電圧は、電圧源から供給ラインを介して処理回路に供給される。方法2500kのさらなる詳細および諸側面は、提案された技術または上記の一つまたは複数の例（たとえば、図25h）に関連して触れられている。本方法は、提案された技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図25c〜25kに関連して説明した供給変調は、閉ループまたは開ループ供給電圧変調補正に基づくSTEPプロトコルに従って通信に使用されるDTCおよび／またはTDCのパフォーマンス劣化を回避するためのシステム・アプローチとして理解されてもよい。高帯域幅データに基づく電荷補償が有効にされてもよい。言い換えれば、STEPプロトコルに従った通信のためのいくつかのメイン・ブロックにわたる歪み低減機構が提案される。たとえば、低速LDOレギュレータと高速デジタル・スイッチド・キャパシタとのハイブリッドが、電力消費を少なくし、パフォーマンスを改善するために使用されうる。しかしながら、提案しされる供給変調は、STEPプロトコルに従った通信以外の用途に使用されてもよいことを注意しておく。

通信インターフェース（たとえば、STEPプロトコルに従った通信インターフェース）については、データ伝送の高い帯域幅が望まれる。たとえば、時間エンコードされたデータ信号について、反射に対するイミュニティーだけでなく、シンボル間干渉（InterSymbol Interference、ISI）に対するイミュニティーも、より高い帯域幅については改善されることがある。さらに、入力／出力インターフェースは、静電放電（ElectroStatic Discharge、ESD）事象からの保護を必要とする。従来のESD保護構造は、ESD事象に耐えることができ、よって伝送リンクに対してきわめて高い寄生容量を呈するダイオードを使用する。よって、従来のESD保護構造は、乏しいライン整合を示すだけであり、受信側で低いスルーレートのみを可能にし、それはISIを増加させ、受信側を、反射に対してより敏感にする。

以下では、寄生容量を低減することを許容しうる、ESDに対する保護回路2600が、図26aに関連して説明される。保護回路2600は、差動伝送リンクの第一の伝送線2601のための第一の入力2610と、差動伝送リンクの第二の伝送線2602のための第二の入力2615とを備える。さらに、保護回路2600は、第一の伝送線路2601に対する第一の出力2620と、第二の伝送線路2602に対する第二の出力2625とを備える。

第一の対のダイオード2630は、第一の入力2610と第一の出力2620との間に結合される。同様に、第二の対のダイオード2635は第二の入力2615と第二の出力2625との間に結合される。第一の対のダイオード2630は、第一の入力2610とグラウンドとの間に結合された第一のダイオード2632と、第一の入力2610と供給電圧2634との間に結合された第二のダイオード2633とを含む。同様に、第二の対のダイオード2635は、第二の入力2615とグラウンドとの間に結合された第三のダイオード2637と、第二の入力2615と供給電圧2634との間に結合された第四のダイオード2638とを含む。

第一の抵抗素子2640が、第一の対のダイオード2630と第一の出力2620との間に結合される。第二の抵抗素子2645が、第二の対のダイオード2635と第二の出力2625との間に結合される。第一の抵抗素子2640および第二の抵抗素子2645は、第一の伝送線路2601および第二の伝送線路2602に減衰を加える。

第一の抵抗素子2640および第二の抵抗素子2645は、第一および第二の伝送線路2601、2602上の大電流を回避することを許容しうる。第一の対のダイオード2630および第二の対のダイオード2635のダイオード・サイズは、従来の構造に比べて小さくされてもよい。よって、第一の対のダイオード2630および第二の対のダイオード2635のそれぞれの寄生容量は、従来の構造に比べて低減されうる。よって、保護回路2600によって伝送線路2601、2602に呈される全体的なキャパシタンスが低減されうる。たとえば、第一の対のダイオード2630および第二の対のダイオード2635の各ダイオードは、250fF（フェムトファラド）、200fF、150fF、100fF、90fF、80fF、または70fF未満のキャパシタンスを示してもよい。図26aにおいて、第一の対のダイオード2630および第二の対のダイオード2635のキャパシタンスは、キャパシタ2631および2636によって示される。

伝送線路2601、2602上で搬送される信号の振幅に実質的に不感性の回路／アプリケーションについては、第一の抵抗素子2640および第二の抵抗素子2645によって第一の伝送線路2601および第二の伝送線路2602に加えられる減衰は、そのパフォーマンスに実質的に影響しない。たとえば、STEPプロトコル（または他の時間エンコードされる通信プロトコル）による通信インターフェースは、第一の抵抗素子2640および第二の抵抗素子2645によって導入される減衰に起因するいくらかの信号電力損失がパフォーマンスに影響しないように、信号の振幅ではなくパルス幅に敏感である。たとえば、第一の抵抗素子2640および第二の抵抗素子2645は、それぞれ、少なくとも2dB、3dB、4dBまたはそれ以上の減衰を第一の伝送線路2601および第二の伝送線路2602に加えてもよい。第一の抵抗素子2640および第二の抵抗素子2645のそれぞれの抵抗率は、たとえば、5Ω、10Ω、15Ω、または20Ωよりも高くてもよい。さらに、第一の抵抗素子2640および第二の抵抗素子2645のそれぞれの抵抗率は、50Ω、45Ω、40Ω、35Ω、または30Ωよりも低くてもよい。

いくつかの例では、第一の抵抗素子2640および第二の抵抗素子2645は、インダクタ（伝送線路2601 2602に対する抵抗も示す）として実装されてもよい。よって、第一の抵抗素子2640は、第一のインダクタンスを示してもよく、第二の抵抗素子2645は、第二のインダクタンス（第一のインダクタンスと異なる、または等しい）を示してもよい。たとえば、第一のインダクタンスおよび第二のインダクタンスのそれぞれは、0.25nH（ナノヘンリー）、0.20nH、または0.15nH未満であってもよい。第一の抵抗素子2640および第二の抵抗素子2645のためにインダクタを使うことにより、さらに、高周波数において、ダイオードの前記諸対の寄生容量を実質的に相殺することが許容されてもよく、それにより、虚インピーダンスが低減されうる一方、実インピーダンスが、第一の入力2610および第二の入力2615において伝送線路2601、2602に呈される。

第一の対のダイオード2630および第二の対のダイオード2635によって伝送線路2601、2602に呈される低減されたキャパシタンスは、従来の構造と比較して保護回路2600の帯域幅を増大させることを許容しうる。たとえば、第一の抵抗素子2640および第二の抵抗素子2645のそれぞれが10Ωの抵抗率を示し、伝送線路2601、2602間の成端抵抗器（termination resistor）2605が100Ωの抵抗率R_termを示すと仮定すると、第一の対のダイオード2630および第二の対のダイオード2635のそれぞれについて、100fFの寄生容量（parasitic capacitance）C_parのための保護回路2600の3dB帯域幅は、

となる。

よって、伝送線路2601、2602上で搬送される信号における信号エッジの立ち上がりおよび立ち下がり時間は、（有意に）縮小された帯域幅（たとえば、寄生容量280fFとして11.3GHz）を示す従来の構造に比べて（劇的に）改善されることがある。

よって、伝送線路2601、2602上で搬送されるω＝6GHzの信号について、伝送線路2601、2602に呈される入力インピーダンスZ_inは、

であってもよい。

従来の構造と比較して、保護回路2600は、改善されたスルーレートに加えて、増加した入力インピーダンスを示し、よって、信号反射に対する低下した感度を示しうる（たとえば、上記の例では、従来の構造におけるS₁₁＝−13.5dBではなく、S₁₁＝−19.08dB）。

さらに、保護回路2600は、第一の抵抗素子2640と第一の出力2620との間に結合される第三の対のダイオード2650と、第二の抵抗素子2645と第二の出力2625との間に結合される第四の対のダイオード2655とを備える。ダイオード2650の第三の対は、第一の出力2620とグラウンドとの間に結合された第五のダイオード2652と、第一の出力2620と供給電圧2634との間に結合された第六のダイオード2653とを含む。同様に、ダイオード2655の第四の対は、第二の出力2625とグラウンドとの間に結合された第七のダイオード2657と、第二の出力2625と供給電圧2634との間に結合された第八のダイオード2658とを含む。第三の対のダイオード2650および第四の対のダイオード2655のキャパシタンスは、図26aではキャパシタ2641および2646によって示される。また、第三の対のダイオード2650および第四の対のダイオード2655のキャパシタンスは低くてもよく、たとえば、第一の対のダイオード2630および第二の対のダイオード2635のキャパシタンスより低くてもよい。たとえば、第三の対のダイオード2650および第四の対のダイオード2655の各ダイオードは、100fF、90fF、80fF、70fF、60fF、50fF、または40fF未満のキャパシタンスを示してもよい。

従来の構造と比較して、保護回路2600は、間にある2組の小さなESDダイオードおよび抵抗器を使用する。冗長なESDダイオードの使用は、信号電力損失に対する下流の回路の不感性に起因してもよい。従来の構造と比較して低下したESD寄生容量は、改善された整合〔マッチング〕を許容しうる。よって、（たとえば、STEPプロトコルに従って）時間エンコードされたI/Oの要件に適合する、より良好で最適化されたESD構造が提供されてもよい。

提案された保護回路2600を使用する差動データ信号のための受信機2660が、図26bに示されている。受信機2660は、差動伝送リンクの第一の伝送線路2661および第二の伝送線路2661に結合するように構成されたインターフェース回路2665を含む。第一の伝送線路2661および第二の伝送線路2661は、差動データ信号を搬送する。

さらに、受信機2660は、第一伝送線2661および第二伝送線2662上の差動データ信号の信号成分間の差に基づいて出力信号2668を生成するように構成された増幅器回路2667を含む。

保護回路2600は、インターフェース回路2665と増幅器回路2667との間に結合される。保護回路2600の詳細は、図26aに関連して説明される。

受信機2660は、高い帯域幅を示してもよく、よって、従来のESD保護構造を使用する受信回路と比較して、ISIおよび信号反射に対してより耐性があることがありうる。

図26cは、通信プロトコル（たとえば、STEPプロトコル）に従って時間エンコードされた差動データ信号を受信するための装置2670の例をさらに示す。装置2670は、提案された保護回路2600をESD保護のために使用する。

装置2670は、差動データ信号を搬送する差動伝送リンクの第一の伝送線路2671および第二の伝送線路2671に結合するように構成されたインターフェース回路2685を含む。

さらに、装置2670は、差動データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路2680（たとえば、TDC）を含む。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

装置2670は、さらに、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路2690を備える。たとえば、第一のデータは第一のデータ・シンボルであってよく、第二のデータは通信プロトコルに従って送信される第二のデータ・シンボルであってよい。上述のように、第一の時間期間と第二の時間期間の和は、STEPプロトコルに従って、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

STEPプロトコルのような時間エンコードされる通信プロトコルの振幅減衰に対する不感性のため、冗長なESDダイオードを使用する保護回路2600は、低下した寄生容量を、よって、高スルーレート、改善された整合、ならびにISIおよび信号反射に対する低い感度を、STEPプロトコルのような時間エンコードされる通信プロトコルに対して所望されるように、許容しうる。よって、改善され最適化されたESD保護が、STEPプロトコルのような時間エンコードされた通信プロトコルのための受信構造のために提供されてもよい。

いくつかの例は、ベースバンド・プロセッサ回路と無線周波数トランシーバ・モジュールとの間のデータ伝送のためのSTEP相互接続の実装に関する。たとえば、ベースバンド送信信号はベースバンド・プロセッサ回路から無線周波数トランシーバ・モジュールへ送信されてもよく、ベースバンド受信信号は無線周波数トランシーバ・モジュールからベースバンド・プロセッサ回路へSTEPインターフェースを通じて送信されてもよい。

図27aは、たとえば、無線ヘッド・システムを実装するトランシーバ回路の例を示す。この例では、ベースバンド集積回路2701（たとえば、ベースバンド・プロセッサ）は、二つの無線周波数電磁（radio frequency electromagnetic）RFEMモジュール2702に接続される。ベースバンド集積回路2701は、STEP相互接続（たとえば、二つの差動STEP送信信号線STEP（V2）TX）を通じて各RFEMモジュール2702にベースバンド送信信号を送信するように構成されてもよく、それぞれのSTEP相互接続（たとえば、二つの差動STEP受信信号線STEP（V2）RX）を通じてRFEMモジュール2702からベースバンド受信信号を受信するように構成されてもよい。電力管理回路xPMU 2703は、ベースバンド・プロセッサ2701および／またはRFEMモジュール2702に供給電圧（たとえば、DC電圧）を提供してもよい。

図27aは、STEPインターフェースを使用して二つのRFEMに接続された単一のBB/MACデバイスを有するRHシステムの例を示してもよい。RFEMはSTEP TXレーンおよびSTEP RXレーンと接続される。

無線周波数トランシーバ・モジュール2703からベースバンド・プロセッサ回路2701へのベースバンド受信信号の送信に対して追加的または代替的に、フィードバック情報が、STEP相互接続を通じて、無線周波数トランシーバ・モジュール2703からベースバンド・プロセッサ回路2701へ送信されてもよい。たとえば、フィードバック情報は、送信信号のデジタル予歪を制御するために使用されてもよい。システムがTXモードの場合、STEP TXレーンのみが使用されてもよいが、DPDフィードバックのためにRX受信機およびSTEP RXレーンが使用されてもよい。

たとえば、送信機（TX）は、送信される信号品質を高め、TX電力消費を低下させるために、DPD（digital pre-distortion［デジタル予歪］）および／またはET（envelop tracking［エンベロープ追跡］）を使用することができる。同時に、ベースバンドBBおよび／またはMACモジュールならびに遠隔RFモデル（remote RF model、RFEM）から構築されるシステムは、WiGigおよびmmW 5Gのように、リアルタイムTX DPDを事前形成することが困難である可能性がある。なぜなら、TX PA（電力増幅器）がRFEM上にあってもよい一方、DPD機構はBB/MACモデルの一部であってもよいからである。一例において、無線ヘッド（radio head）・システムは、BB/MACモジュールおよびRFEMがSTEPインターフェース（たとえば、STEP相互接続）を介してのみ接続されうるように実装されてもよい。たとえば、データ信号は、一つまたは複数のSTEP相互接続のみを通じて、無線周波数トランシーバ・モジュール2703とベースバンド・プロセッサ回路2701との間で交換されてもよい。

DPDは、PA出力からMAC/BB入力へのリアルタイムのループバックを介した閉ループによって実装されてもよい。ループバックは、STEP相互接続上で実装されてもよい。

リアルタイムDPDループバックは、PA非線形性のより良好な補正を可能にする可能性がある。すでに実装されている可能性があるSTEPレーン上でループバックを実装することは、追加のケーブルの必要性を節約する可能性がある。

図27bは、増幅された高周波送信信号を生成するための装置のブロック図を示す。増幅された高周波送信信号2713を生成するための装置2710は、ベースバンド送信信号2711に基づいて、増幅された高周波送信信号2713を生成するように構成された電力増幅器回路2712を含んでいてもよい。さらに、装置2710は、ベースバンド受信データ信号2715を生成するように構成された、時間エンコードされた送信機回路2714を含んでいてもよい。ベースバンド受信データ信号2715は、第一のタイプの第一の信号エッジ（n番目の信号エッジ）、第二のタイプの第二の信号エッジ（第n＋1の信号エッジ）、および第一のタイプの第三の信号エッジ（第n＋2の信号エッジ）のシーケンスを含んでいてもよい。第一の信号エッジおよび第二の信号エッジは、時間エンコード受信機回路2716に送信される第一のベースバンド受信データに対応する第一の時間期間によって分離されてもよく、第二の信号エッジおよび第三の信号エッジは、時間エンコード受信機回路2716に送信される第二のベースバンド受信データに対応する第二の時間期間によって分離されてもよい。第一のベースバンド受信データおよび第二のベースバンド受信データは、フィードバック情報を含んでいてもよい。

時間エンコード受信機回路へのフィードバック情報の送信に起因して、たとえば、増幅された高周波送信信号を生成するために電力増幅器回路によって増幅されるべき、ベースバンド送信信号および／または送信信号のデジタル予歪が、フィードバック情報に基づいて改善されうる。

ベースバンド送信信号2711は、ベースバンド・プロセッサによって生成され、および／または装置2710に提供されてもよい。装置2710は、無線周波数トランシーバ・モジュールであってもよく、または無線周波数トランシーバ・モジュールの一部として実装されてもよい。

時間エンコード送信機回路2714は、無線周波数トランシーバ・モジュールとベースバンド・プロセッサ回路との間のSTEP相互接続の送信機であってもよい。たとえば、時間エンコード送信機回路2714は、一つまたは複数の伝送線を通じて、ベースバンド・プロセッサ回路の一部であってもよい時間エンコード受信機回路2716に接続されてもよい。時間エンコード受信機回路2716は、無線周波数トランシーバ・モジュールとベースバンド・プロセッサ回路との間のSTEP相互接続の受信機であってもよい。

時間エンコード送信機回路2714は、STEP相互接続の例の一つに関して説明したようにデータ信号を生成することによってデータを送信するように構成されてもよく、時間エンコード受信機回路2716は、STEP相互接続の例の一つに関して説明したように受信データを決定するように構成されてもよい。

電力増幅器回路2712は、電力増幅器回路2712に結合された一つまたは複数のアンテナを通じた送信のために、増幅された高周波送信信号2713を提供してもよい。増幅された高周波送信信号は、増幅された高周波送信信号の送信に使用される無線通信プロトコルの送信帯域に対応するキャリア周波数を有してもよい。

ベースバンド受信データ信号2715は、デジタル信号であってもよい。ベースバンド受信データ信号2715は、上記または下記に記載されるSTEPプロトコルの例の一つまたは複数に従って生成されるシリアル時間エンコード信号であってもよい。

フィードバック情報は、増幅された高周波送信信号、装置2710または装置2710を含むデバイスのレジスタの内容、装置2710または装置2710を含むデバイスの電力検出器の出力、および／または装置2710または装置2710を含むデバイスの温度センサーの出力によって引き起こされるフィードバック受信信号に関する情報であってもよい。

フィードバック受信信号は、増幅された高周波送信信号2713または増幅された高周波送信信号2713に基づいて一つまたは複数のアンテナのために生成された一つまたは複数のアンテナ信号から得られてもよい。たとえば、装置2710は、電力増幅器回路2712の出力に結合され、増幅された高周波送信信号によって引き起こされる、または増幅された高周波送信信号に基づいて提供されるアンテナ送信信号によって引き起こされる、フィードバック受信信号を提供するように構成された結合器モジュール（たとえば、指向性結合器（directional coupler））を含んでいてもよい。フィードバック受信信号はアナログ信号（たとえば、アナログ高周波信号）であってもよい。たとえば、装置2710は、ベースバンド・フィードバック受信信号またはフィードバック受信信号に基づく中間周波数IFフィードバック受信信号を生成するように構成された下方変換〔ダウンコンバージョン〕回路を含んでいてもよい。時間エンコード送信機回路2714は、ベースバンド・フィードバック受信信号または中間周波数IFフィードバック受信信号に基づいて、ベースバンド受信データ信号を生成するように構成されてもよい。

たとえば、時間エンコード送信機回路2714は、フィードバック受信信号に基づいて決定された、またはベースバンド・フィードバック受信信号もしくは中間周波数IFフィードバック受信信号の時間エンコードされたバージョンである、パラメータを含む、ベースバンド受信データ信号2715を生成してもよい。ベースバンド・プロセッサ回路は、フィードバック受信信号に関する情報に基づいてデジタル予歪パラメータを決定してもよい。ベースバンド・プロセッサ回路は、ベースバンド送信信号2711に予歪を与えてもよく、あるいは装置2710または装置2710を含む無線周波数トランシーバ・モジュールに予歪パラメータを提供してもよい。

時間エンコード送信機回路2714は、第一の時間区間中におよび／または第一の動作モード（たとえば、フィードバック・モード）において、フィードバック情報を含むベースバンド受信データ信号を送信するように構成されてもよく、第二の異なる時間区間中におよび／または第二の動作モード（たとえば、受信モード）において、ペイロード受信信号に基づいてベースバンド受信データ信号を送信するように構成されてもよい。ペイロード受信信号は、外部送信機から（たとえば、基地局からまたはモバイル・デバイスから）受信された高周波受信信号に基づいて生成されてもよい。ペイロード受信信号は、ベースバンド・プロセッサに送信されるペイロード・データを含んでいてもよい。ベースバンド受信データ信号2715は、第二の時間区間の間のペイロード受信信号の時間エンコードされたバージョンであってもよい。ペイロード受信信号の時間エンコードされたバージョンは、上記または下記に記載されるSTEPプロトコルの例の一つまたは複数に従って生成されてもよい。

たとえば、装置2710の時間エンコード送信機回路2714は、無線周波数トランシーバ・モジュールが増幅された高周波送信信号2713を送信する間、フィードバック情報を含むベースバンド受信データ信号2715の送信のために使用されてもよく、および／または高周波受信信号が無線周波数トランシーバ・モジュールによって受信されるとき、ペイロード受信信号に基づくベースバンド受信データ信号の送信のために使用されてもよい。たとえば、装置2710は、ペイロード受信信号またはフィードバック受信信号に基づく信号をマルチプレクサ出力信号として提供するように構成されたマルチプレクサを含んでいてもよい。時間エンコード送信機回路2714は、マルチプレクサ出力信号に基づいてベースバンド受信データ信号2715を生成するように構成されてもよい。たとえば、増幅された高周波送信信号2713は、外部受信機に（たとえば、基地局にまたはモバイル・デバイスに）送信されるペイロード・データを含む。時間エンコード送信機回路2714は、ペイロード・データを有する増幅された高周波送信信号2713が外部受信機に無線送信される間に、ベースバンド受信データ信号2715を時間エンコード受信機回路2716に送信するように構成されてもよい。たとえば、装置2710は、ペイロード・データが送信されている間に、増幅された高周波送信信号2713上でリアルタイムのフィードバック情報を提供するように構成されてもよい。

装置2710は、STEP相互接続を通じてベースバンド送信信号2711またはベースバンド送信信号に基づく中間周波数IF送信信号を受信してもよい。たとえば、装置2710は、受信ベースバンド送信データ信号（または中間周波数IF送信データ信号）における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された時間エンコード受信機回路を含んでいてもよい。時間エンコード受信機回路は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のベースバンド送信データを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のベースバンド送信データを決定するように構成されてもよい。時間エンコード受信機回路2714は、第一のベースバンド送信データおよび第二のベースバンド送信データに基づいてベースバンド送信信号2711（または中間周波数IF送信信号）を提供するように構成されてもよい。ベースバンド送信データ信号（または中間周波数IF送信データ信号）は、上記または下記のSTEPプロトコルの例の一つまたは複数に従って生成されたベースバンド送信信号の時間エンコードされたバージョンであってもよい。

増幅された高周波送信信号2713は、単一アンテナまたはアンテナ・アレイを通じてデータを送信するために使用されてもよい。装置2710は、増幅された高周波送信信号2713に基づいて複数のアンテナのための複数のアンテナ送信信号を提供するように構成されたフィード・ネットワーク（feeding network）を含んでいてもよい。装置2710を含む無線トランシーバは、アンテナ送信信号を送信するように構成されたアンテナ・アレイを含んでいてもよく、アンテナ送信信号は、増幅された高周波送信信号に基づいている。

さらに、装置2710は、ベースバンド送信信号2711（または中間周波数IF送信信号）に基づいて高周波送信信号を生成するように構成された上方変換〔アップコンバージョン〕回路を含んでいてもよい。電力増幅回路2712は、増幅された高周波送信信号2713を生成するために、高周波送信信号を増幅するように構成されてもよい。

装置2710は、STEPインターフェースを通じてベースバンド・プロセッサに接続されてもよい。ベースバンド・プロセッサは、ベースバンド受信データ信号を受信し、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、およびベースバンド受信データ信号内の第一のタイプの第三の信号エッジのシーケンスを決定するように構成された時間エンコード受信機回路を含むことができる。時間エンコード受信機回路は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のベースバンド受信データを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のベースバンド受信データを決定するように構成されてもよい。時間エンコード受信機回路は、第一のベースバンド受信データおよび第二のベースバンド受信データに基づいてフィードバック情報を含むベースバンド受信データ信号を提供するように構成されてもよい。

さらに、装置2710またはベースバンド・プロセッサは、増幅された高周波送信信号によって引き起こされる前記少なくとも一つのフィードバック受信信号に関する情報に基づいてベースバンド送信信号の予歪を制御するように構成された予歪制御モジュールを含んでいてもよい。ベースバンド送信信号の予歪は、閉ループおよび／またはリアルタイムで制御されてもよい。たとえば、予歪制御モジュールは、電力増幅器回路2712からのリアルタイム・ループバックを介して、かつ時間エンコード送信機回路2714を通じて、閉ループで予歪を制御するように構成されてもよい。予歪制御モジュールは、予歪パラメータおよび／または予歪設定を決定するように構成されてもよく、および／または決定された予歪パラメータおよび／または決定された予歪設定に基づいてベースバンド送信信号に予歪を与えてもよい。

装置2710のさらなる詳細および諸側面は、上述の一つまたは複数の例に関連して触れられている。装置2710は、上記または下記に記載される一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図27cは、一例によるSTEP相互接続を通じた送信機TXデジタル予歪DPDを有する無線周波数電磁RFEMモジュールのブロック図を示す。RFEMモジュールは、図27bに関連して述べた無線周波数トランシーバ・モジュールと同様に実装されてもよく、図27bに関連して記載されるように、増幅された高周波送信信号を生成するための装置を備えてもよい。

RFEMモジュール2720は、アンテナ・スイッチング・モジュール2722（たとえば、TX/RXスイッチング）を通じてアンテナ・アレイ2721（たとえば、フェーズドアレイ・モジュール・アンテナ）に結合される。RFEMモジュール2720は、アンテナ・スイッチング・モジュール2722に結合され、アンテナ送信信号TXinをアンテナ・スイッチング・モジュール2722に提供するように構成されたRF送信機モジュール2740を含む。さらに、RFEMモジュール2720は、アンテナ・スイッチング・モジュール2722に結合され、アンテナ・スイッチング・モジュール2722からアンテナ受信信号RXinを受信するように構成されたRF受信機モジュール2730を含む。

RF送信機モジュール2740およびRF受信機モジュール2730は、データ・デシメーション、補間のため、およびベースバンド・プロセッサにSTEPインターフェースを提供するために構成された回路2723に結合される。回路2723は、STEPインターフェースを通じて受信されたI/Qベースバンド送信信号をRF送信機モジュール2740に提供し、フィードバック情報および／またはペイロード受信信号に関する情報を含むベースバンド受信データ信号をSTEPインターフェースを通じてベースバンド・プロセッサに送信する。

RF送信機モジュール2740は、I/Qベースバンド送信信号をアナログI/Qベースバンド送信信号に変換するためのデジタル‐アナログ変換器2747と、アナログI/Qベースバンド送信信号を低域通過フィルタ処理するための低域通過フィルタ2746とを備える。さらに、RF送信機モジュール2740は、フィルタリングされたアナログI/Qベースバンド送信信号を、RFEMモジュール2720のシンセサイザー2724によって提供される局部発振器信号と混合して、高周波送信信号を生成するミキサー2745を備える。高周波送信信号は、RF送信機モジュール2740のRF増幅器2712によって増幅され、増幅された高周波送信信号を生成する。増幅された高周波送信信号は、複数のアンテナ信号送信経路に提供され、各アンテナ信号送信経路は、調節可能な移相器2743と、電力増幅器2742と、電力増幅器出力電力結合器2741（たとえば、ビーム形成のため）とを含む。

RF受信機モジュール2730は、複数のアンテナ信号受信経路の各アンテナ信号受信経路について電力増幅器2731および調節可能な移相器2730を備える。さらに、RF受信機モジュール2730は、電力増幅器2731および調節可能な移相器2730を通過した後に複数のアンテナ受信信号を結合して、高周波受信信号をRF受信機モジュール2730のRF増幅器2735（たとえば、低雑音増幅器LNA）に提供するように構成された組み合わせ器2734を含む。RF増幅器2735は、増幅された高周波受信信号をRF受信機モジュール2730のマルチプレクサ2736の第一の入力に提供する。さらに、電力増幅器出力電力結合器2741は、マルチプレクサ2736の一つまたは複数のさらなる入力に一つまたは複数の高周波フィードバック信号2725を提供してもよい。マルチプレクサ2736は、RF受信機モジュール2730のI/Qミキサー2737に、増幅された高周波受信信号または高周波フィードバック信号2725を提供する。I/Qミキサー2737は、マルチプレクサの出力信号を、シンセサイザー2724によって提供される局部発振器信号と混合して、I/Qベースバンド信号を生成するように構成される。I/Qベースバンド信号は、RF受信機モジュール2730の低域通過フィルタ2738によってフィルタリングされ、RF受信機モジュール2730のアナログ‐デジタル変換器2739によってデジタルI/Qベースバンド信号に変換される。回路2723は、デジタルI/Qベースバンド信号に基づいてベースバンド受信データ信号を生成する。

図27cは、RX STEPレーンを使用するSTEP上のリアルタイムTX DPDの例でありうる。たとえば、STEP相互接続上のリアルタイム・ループバックを有する無線ヘッド（Radio Head、RH）が実装される。フェーズドアレイ・システムが実装されてもよく、（たとえば、5GまたはWiGig）PAの出力が電力結合器を用いてサンプリングされてもよい。サンプリングされたデータは、特殊な接続（たとえば、カプラフィードバック）を通じてRXセクションに渡されてもよい。これは、諸結合器からの組み合わされた電力を渡す単一のラインであってもよく、あるいはMUXに渡される複数のラインであってもよい。RX経路上のMUXは、RX信号（RXモード）またはカプラフィードバック（DPDループバック・モード）を選択しうる。DPDフィードバック信号は、STEPを通じてリアルタイムでMAC/BBモジュールに渡されてもよい。

アップコンバージョンおよびダウンコンバージョンは、一ステップ（RFからBBまたはBBからRF）で行なわれてもよい。あるいはまた、IF（中間周波数）が使用されてもよく、これは、RFからIF、IFからBBへ、およびBBからIF、IFからRFへを意味する。

たとえば、STEP上のループバックは、MAC内のDPDのための必要とされるデータの計算のためだけに使用されてもよく（たとえば、該データは、多項式補正のための係数および／またはルックアップテーブル（LUT）データであることができる）、DPD機構は、RFEM自身にあってもよい）。

RFEMモジュール2720のさらなる詳細および諸側面は、上述の一つまたは複数の例に関連して触れられている。RFEMモジュール2720は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図27dは、一例によるベースバンド・プロセッサのブロック図を示す。ベースバンド・プロセッサ2750は、受信されたベースバンド受信データ信号2751内の第一のタイプの第一の信号エッジ（第nの信号エッジ）、第二のタイプの第二の信号エッジ（第n＋1の信号エッジ）、および第一のタイプの第三の信号エッジ（n＋2信号エッジ）のシーケンスを決定するように構成された時間エンコード受信機回路2752を含む。時間エンコード受信機回路2752は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のベースバンド受信データを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のベースバンド受信データを決定するように構成される。さらに、ベースバンド・プロセッサ2750は、第一のベースバンド受信データおよび第二のベースバンド受信データに基づいてベースバンド送信信号のための予歪設定2755を決定するように構成されたベースバンド処理回路2754を含む。

ベースバンド・プロセッサは、無線周波数トランシーバ・モジュールとの高速相互接続を通じてフィードバック情報を受信してもよく、それにより、ベースバンド・プロセッサは、リアルタイムで予歪設定を調整することができてもよい。受信されたベースバンド受信データ信号2751は、（たとえば、基地局または他のモバイル装置の）外部受信機への送信のために電力増幅器によって生成される増幅された高周波送信信号によって引き起こされるフィードバック受信信号に基づいてもよい。受信されたベースバンド受信データ信号2751は、図27bに関連して説明されるベースバンド受信データ信号であってもよい。第一のベースバンド受信データおよび第二のベースバンド受信データは、フィードバック受信信号に関する情報を含んでいてもよい。

ベースバンド・プロセッサ2750は、ベースバンド送信データ信号を生成するように構成された時間エンコード送信機回路をさらに含んでいてもよい。ベースバンド送信データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含んでいてもよく、第一の信号エッジおよび第二の信号エッジは、第一のベースバンド送信データに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、第二のベースバンド送信データに対応する第二の時間期間だけ分離される。ベースバンド送信データ信号は、ベースバンド送信信号の時間エンコードされたバージョンであってもよい。ベースバンド送信信号は、決定された予歪設定に基づいてベースバンド・プロセッサ2750によって予歪を与えられてもよく、または、決定された予歪設定または決定された予歪設定の予歪パラメータが、ベースバンド送信データ信号に含まれて、ベースバンド送信信号の予歪のために無線周波数トランシーバ・モジュールによって使用されてもよい。

決定された予歪設定および／または決定された予歪設定の予歪パラメータは、ベースバンド送信信号の後のおよび／または連続的なおよび／または反復される予歪のために、ルックアップテーブルLUTに格納されてもよい。

ベースバンド・プロセッサ2750のさらなる詳細および諸側面は、上述の一つまたは複数の例に関連して触れられている。ベースバンド・プロセッサ2750は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

いくつかの例は、図27bに関連して記載されるような増幅された高周波送信信号を生成するための装置、および／または図27dに関連して記載されるようなベースバンド・プロセッサを含む無線トランシーバ装置に関する。無線トランシーバ装置は、モバイル装置（たとえば、携帯電話またはラップトップ）の一部であってもよい。

図27eは、増幅された高周波送信信号を生成する方法のフローチャートを示す。この方法2760は、ベースバンド送信信号に基づいて、増幅された高周波送信信号を提供2762し、時間エンコード送信機回路によってベースバンド受信データ信号を生成2764することを含む。ベースバンド受信データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、時間エンコード受信機回路に送信される第一のベースバンド受信データに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、時間エンコード受信機回路に送信される第二のベースバンド受信データに対応する第二の時間期間だけ分離される。第一のベースバンド受信データと第二のベースバンド受信データはフィードバック情報を含む。

方法2760のさらなる詳細および諸側面が上記の一つまたは複数の例に関連して触れられている。方法2760は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図27fは、予歪設定を決定する方法のフローチャートである。方法2770は、時間エンコード受信機回路によって、受信されたベースバンド受信データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定2772することを含む。さらに、方法2770は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいての第一のベースバンド受信データを決定2774し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいての第二のベースバンド受信データを決定2776することを含む。さらに、方法2770は、第一のベースバンド受信データおよび第二のベースバンド受信データに基づいて、ベースバンド送信信号のための予歪設定を決定2778することを含む。

方法2770のさらなる詳細および諸側面が上記の一つまたは複数の例に関連して触れられている。方法2770は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

前述したように、STEPプロトコルは、高い動作（データ、シンボル）レートで、クラス内最良の電力消費を可能にしうる。伝送リンク上のデータレートを下げるとき、ビット当たりの低い消費電力（たとえば、1または2pJ/ビット）が維持されるべきである。低いデータレートでは、送信機のデジタル回路（たとえば、CMOS技術で実装される）は、（ほとんど）電力を消費しないが、送信機のアナログ回路は、通常、高いデータレートの場合とほぼ同じ電力を消費する。

たとえば、スタンバイ・モードにおける、または送信バーストと送信バーストの間の電力消費を下げるために、アナログ回路をオフにすることが一つのオプションでありうる。しかしながら、アナログ回路をオフにすると、通常、長い覚醒時間につながり、よって、システム・レイテンシーが増大する。特に、データ信号を生成するための発振信号を提供する送信機の周波数シンセサイザーは、従来のように動作させた場合、高い電力消費と遅い覚醒時間とを組み合わせる。

以下、図28a〜図28dに関連して、システム・レイテンシーを（大幅に）増加させることなく、低電力でのシンセサイザー動作およびシンセサイザー・パワーダウンを可能にしうる回路について説明する。

図28aは、送信機2800の例を示す。送信機2800は、クロック（発振）信号2812（たとえば、クロック信号2812の周波数は、8GHzよりも高くてもよい）を生成するためのシンセサイザー回路2810を含む。さらに、送信機2800は、クロック信号2812を使用してデータ信号2801を生成するための装置2820を含む。

シンセサイザー回路2810は、ステアリング信号2813に応答してクロック信号2812を生成するように構成された、制御された発振器2811（たとえば、デジタル制御発振器（Digitally Controlled Oscillator、DCO）、または電圧制御発振器（Voltage Controlled Oscillator、VCO）を含む。シンセサイザー回路2810は、クロック信号2812に基づいてステアリング信号2813を制御（生成）するように構成された閉ループ制御回路2814をさらに含む。閉ループ制御回路2814は、たとえば、ステアリング信号2813を制御（生成）するために、クロック信号2812または（クロック信号2812から導出された信号の）位相を参照信号と比較するための位相検出器（たとえば、TDC）を含んでいてもよい。さらに、閉ループ制御回路2814は、クロック信号2812を分周し、分周されたクロック信号を位相検出器に提供するためのループ・フィルタおよび／または分周器（frequency divider）を含んでいてもよい。たとえば、シンセサイザー回路2810は、PLL（たとえば、アナログPLL、APLL、またはデジタルPLL、DPLL）であってもよい。

シンセサイザー回路2810は、閉ループ制御回路2814が非アクティブである第一のモード、または閉ループ制御回路2814がアクティブである第二のモードで動作するよう構成される（動作可能である）。第一のモードは、制御される発振器2811の自走モードとして理解されてもよい。シンセサイザー回路2810は、第一の時間期間中は第一のモードで、第二の時間期間中は第二のモードで動作する。

シンセサイザー回路2810の電力消費は、閉ループ制御回路2814が非アクティブであるため、第二のモードと比べ第一のモードのほうが少なくなる。よって、第一のモードでシンセサイザー回路2810を動作させることにより、増大した周波数誤差（たとえば、100ppmをはるかに超える）を代償として、エネルギーを節約することを許容しうる。

周波数誤差は、シンセサイザー回路2810を第一のモードから第二のモードに戻すようにスイッチングすることによって補償されてもよい。たとえば、送信機2800は、所定の条件が満たされる場合にシンセサイザー回路を第一のモードから第二のモードに切り替えるように構成された制御回路2830をさらに含んでいてもよい。所定の条件は、たとえば、温度変化（たとえば、温度検出器またはセンサーによって測定される）および所定の時間期間の経過（たとえば、タイマーによって決定される）のうちの少なくとも一つでありうる。換言すれば、シンセサイザー回路2810は、「開ループ」で動作してもよく（すなわち、制御された発振器2811のみがアクティブ）、時折（たとえば、温度変化またはタイマーによってトリガーされて）、シンセサイザー回路2810は、開ループ動作から帰結する周波数ドリフトを再ロックし、修正してもよい。

たとえば、この動作モードは、フル・データ・レートで（すなわち、フル・スループットで）動作している間に、STEPプロトコルに従って送信機のために使用されてもよい。

STEPプロトコルに従ってデータを送信するために8つのシンボル（すなわち、信号エッジ当たり3ビット）が使用されるとして、図28bは、シンボル0〜7のそれぞれについてのタイミング誤差を示している。各シンボルのタイミング誤差は、制御される発振器2811の異なる周波数誤差について示される。図28bの例では、クロック信号は12GHzの公称周波数を有するとされている。図28bから分かるように、各シンボルについてのタイミング誤差は、制御された発振器2811の周波数誤差とともに増加する。たとえば、40MHz（すなわち±3300ppm）の周波数誤差については、最大タイミング誤差は0.55psである。各シンボルについての小さなタイミング誤差は、システムが周波数誤差に対して高い耐性を示すことを示している（シンボル0〜7に関連する時間期間がそれぞれ15ピコ秒だけ異なると仮定する）。

所定のトリガー事象に依存して、シンセサイザー回路2810を再ロックすることによって、周波数ドリフトが補償されてもよい。周波数誤差に対するシステムの高い免疫性は、シンセサイザー回路2810を、ほとんどの時間、第一のモードで動作させることを許容しうる。言い換えれば、前記第一の時間期間は、前記第二の時間期間よりも長くてもよい。たとえば、第一の時間期間は、第二の時間期間の少なくとも2倍または3倍の長さでありうる。

データ信号2801を生成するために、データ信号2801を生成するための装置2820は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように、データ信号2801を生成するように構成された処理回路（たとえば、DTC；図示せず）を含んでいてもよい。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。上述のように、他の時間エンコードされた通信プロトコルとは別に、送信機2800は、STEPプロトコルに従って通信に使用されてもよい。すなわち、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

さらに、データ信号2801を生成するための装置2820は、伝送リンク（図示せず）にデータ信号2801を出力するように構成された出力インターフェース回路（図示せず）を含んでいてもよい。

また、送信機2800は、いくつかの例において、伝送リンクに差動式にデータを出力するように構成されてもよい。すなわち、処理回路は、データ信号2801に対して反転される第二のデータ信号を生成するようにさらに構成されてもよい。さらに、出力インターフェース回路は、第二のデータ信号を伝送リンクに出力するように構成されてもよい。

別の送信機2850が、図28cに示される。送信機2850は、クロック信号2862を生成するためのシンセサイザー回路2860（たとえば、クロック信号の周波数は、8GHzよりも高くてもよい）と、データ信号2851を生成するための装置2870とを含む。

シンセサイザー回路2860は、ステアリング信号2863に応答してクロック信号2862を生成するように構成された制御発振器2861（たとえば、DCOまたはVCO）を含む。さらに、シンセサイザー回路2860は、クロック信号2861に基づいてステアリング信号2863を制御（生成）するように構成された閉ループ制御回路2864を含む。閉ループ制御回路2864は、図28aに関連して上述した閉ループ制御回路2814のように実装されてもよい。

シンセサイザー回路2860がアクティブ化された後、第一の時間期間の間、シンセサイザー回路2860は、閉ループ制御回路2864がロックされない第一のモードで動作する。第一の時間期間の後、シンセサイザー回路2860は、閉ループ制御回路2864がロックされる第二のモードで動作する。換言すれば、シンセサイザー回路2860の電源投入後、閉ループ制御回路2864は、安定化するためにいくらかの時間を必要とする。回路の安定性は、乱された後にゼロに戻る回路の応答の傾向を記述する。安定した回路の応答は、攪乱された後すぐにゼロに戻るが、不安定な回路の応答がゼロに戻るまでには、より長い時間がかかることがある。

シンセサイザー回路2860の安定化は、図28dの上部に概略的に示される。図28dの例において、DPLLは、シンセサイザー回路2860のために使用される。図28dの上部は、クロック信号2862の周波数の時間的推移2841を示す。シンセサイザー回路2860は、初期に非アクティブ化され、時間T₀にアクティブ化される。初期の安定化フェーズ（たとえば、100ns未満の継続時間）の後、シンセサイザー回路2860は、時間T₁において、制御された発振器2861のための初期の正確な設定を有する。たとえば、送信機2850は、ステアリング信号を格納するためのメモリ2880を含んでいてもよく、シンセサイザー回路2860は、アクティブ化の際に、格納されたステアリング信号を使用するように構成されてもよい。よって、クロック信号2861の初期の周波数誤差は、かなり小さいことがある。図2dの上部から分かるように、シンセサイザー回路2860は、閉ループ制御回路2864が時間T₂においてロックされるまで、すなわち、クロック信号2861の周波数が安定するまで、さらにいくらかの時間を要する。

データ信号2851を生成するための装置2870は、第二の時間期間（クロック信号2861の周波数が安定している）および第一の時間期間（クロック信号2861の周波数がまだ安定していない）の間、シンセサイザー回路2860のクロック信号2862を使用する。

たとえばスタンバイ・モードにおいてまたは送信バーストと送信バーストの間にシンセサイザー回路2860をパワーダウンすることにより、送信機2850の電力消費を（大幅に）低減することを許容しうる。データ信号2851を生成するために安定したクロック信号だけでなく、初期に不安定なクロック信号をも使用することによって、シンセサイザー回路2860の、よって送信機2850の有効覚醒時間を（有意に）短縮することを許容しうる。

初期に不安定なクロック信号2861を補償するために、データ信号2851を生成するための装置2870は、第一の時間期間中に第一の変調方式を使用し、第二の時間期間中に第二の変調方式を使用するように構成されてもよい。第一の変調方式は第二の変調方式より堅牢である。たとえば、第二の時間期間と比較した第一の時間期間の間は、減少したビット数が信号エッジにエンコードされてもよい。

データ信号2851のデータレートの時間的推移2842は、図28dの下部に示される。シンセサイザー回路2860が非アクティブ化されている間および初期安定化フェーズの間、データ信号2851は生成されない、すなわち、データ信号2851のデータレートは、これらの時間期間中は、実質的にゼロである。閉ループ制御回路2864が、時間T₁から時間T₂までの時間期間にロックする間、装置2870は、データ信号2851を生成するために、すでに不安定なクロック信号2861を使用する。示されるように、装置2870は、この時間の間、すでにフル（最大）データレートでデータ信号2851を生成してもよい。不安定なクロック信号2861の周波数誤差のため、データ信号2851は、（安定なクロック信号2861を使用する）時刻T₂以降の通常動作と比較して、より多くの誤りを含む（信号の、より低いBERによって示される）。上述のように、不安定なクロック信号2861に起因するデータ信号2851における追加的な誤りは、少なくとも部分的には、第一の時間期間中に異なる変調方式を使用することによって補償されうる。

データ信号2851を生成するための装置2870は、装置2820について上述したように実装されてもよい。換言すれば、データ信号2851を生成するための装置2870は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように、データ信号2851を生成するように構成された処理回路（たとえば、DTC；図示せず）を含んでいてもよい。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。上述のように、他の時間エンコード通信プロトコルとは別に、送信機2850は、STEPプロトコルに従って通信に使用されてもよい。すなわち、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

さらに、データ信号2851を生成するための装置2870は、伝送リンク（図示せず）にデータ信号2851を出力するように構成された出力インターフェース回路（図示せず）を含んでいてもよい。

また、送信機2850は、いくつかの例において、伝送リンクに差動式にデータを出力するように構成されてもよい。すなわち、処理回路は、データ信号2851に対して反転された第二のデータ信号を生成するようにさらに構成されてもよい。さらに、出力インターフェース回路は、第二のデータ信号を伝送リンクに出力するように構成されてもよい。

STEPプロトコルによる送信機2850の動作は、以下のように要約されうる。通常の動作モード（すなわち、高データレート）では、STEPシンセサイザー2860はロックされていてもよく、クロック信号2862の周波数誤差は最小である。スタンバイ・モード（たとえば、システムは送信または受信していないが、高速なアクティブ化のために待機している）に切り替えるとき、シンセサイザー2860は、（たとえば、LDOレギュレータのようなその電源は、アクティブのままであるが）パワーダウンされる。これは、スタンバイ・モードにおける電力消費を大幅に低下させうる。システムがスタンバイ・モードからアクティブ・モードに移行するとき、STEPインターフェース／送信機（フル・データレート）およびシンセサイザーがアクティブ化される。ひとたびシンセサイザー2860内の制御された発振器2861（たとえば、DCOまたはVCO）が発振を開始すると、STEPインターフェースは、非常に短い時間（たとえば、100ns未満）後に送信および受信を開始するが、シンセサイザー2860は、まだ安定化されていなくてもよい（図28dに示されるように）。周波数誤差を制限するために、制御された発振器2861は、発振器サブバンドが小さい（たとえば、〜80MHz）ように設計されてもよい。制御された発振器2861をオフにする前に、サブバンドおよび周波数制御語（すなわち、ステアリング信号2863）が保持され（たとえば、メモリ2880に記憶され）、ひとたび制御された発振器2861がアクティブ化されたら使用されてもよい。これは、小さな初期周波数誤差（たとえば、約10〜20MHz）に帰結しうる。

要するに、上記の例のいくつかは、閉ループおよび開ループ・シンセサイザーとともに動作することができるSTEP相互接続システムに関する。いくつかの例は、シンセサイザーが収束する間に、短時間（たとえば、100ns未満）でスタンバイからフルレートに進むことが可能なSTEP相互接続システムに関する。さらなる例は、最小の初期周波数誤差を達成するためのDCO較正およびアクティブ化を伴うSTEPシステムに関する。他の例は、（フル／高データレートで動作する間）「開ループ」シンセサイザーを使用し、「ループを閉じる」ことによってドリフト誤差を補正することができるSTEPシステムに関する。ループを閉じるためのトリガーは、たとえば、温度検出器またはタイマーによって生成されてもよい。

異なるコンポーネントにおけるクロック生成、またはデバイスの異なるコンポーネント間のクロック同期が所望される、または必要とされることがありうる。

たとえば、位相ロックループ（phase locked loop、PLL）、シンセサイザー、デジタルPLL、遅延線ロックループ（delay line locked loop、DLL）等のシステムに基づく正確な周波数発生は、参照周波数（たとえば、水晶発振器によって生成される）を使用する。

たとえば、上記の周波数発生システムは、局部発振器LO信号を発生する通信トランシーバ（たとえば、WiFi、5G、LTEなど）に、またはデジタル装置のクロックCLKを発生するサーバーのようなコンピューティング・システムに統合されてもよい。

参照信号frefをシステムの複数点に供給することが望まれることがある。この参照信号fref分布は、STEPインターフェースを使用することによって埋め込まれてもよい。STEPを介して接続されたいかなるデバイスも、STEP相互接続からfrefを抽出することができる。単一の水晶発振器XTALだけ（またはほんの少数のXTAL）が、システムにおいて必要であってもよく、これは、サイズおよびコストを低下させうる。STEPに接続された全モジュール（たとえばMIMOおよびBFのため）間の同期が有効にされてもよい。さらに、プラットフォーム・ノイズ源からの参照信号frefの高いノイズ耐性が達成可能でありうる。

プリント回路基板PCB上でfrefをルーティングする、または周波数発生システムの近くに複数のXTAL（crystal oscillator［水晶発振器］）を配置する、二つの他の方法がありうる。しかしながら、PCB上でfrefをルーティングすることは、fref品質の劣化を招く可能性がある。トランシーバにおいて、それは、TXおよびRX位相雑音（phase noise、PN）を増加させ、よって、TXおよびRX誤差ベクトル大きさ（error vector magnitude、EVM）を劣化させる可能性がある。単一システムにおいて複数のXTALを使用すると、コストおよびサイズを増す可能性がある。さらに、MIMOおよびビームフォーミング（beamforming、BF）システムでは、異なるトランシーバ間の同期の必要があることがあり、これは、各トランシーバが自分独自のXTALを有する場合には、可能でないことがありうる。

いくつかの例は、STEPインターフェースを通じて接続された異なるモジュール間のクロック同期に関する。たとえば、STEPはパルス幅変調（PWM）に基づき、よってレートはデータに依存する。よって、参照信号frefをSTEPデータから（たとえば、ペイロード・データ・シンボルのエッジから）直接抽出することは可能でないことがありうる。参照信号をSTEP上で渡すために、参照信号は、STEPを通じて送信されるデータの一部として（たとえば、クロック分配シンボルおよび可変バッファ・シンボルを使用することによって）変調されてもよい。STEPのPWM特性を克服し、参照信号指示が一定の時刻に現われることを確実にするために、二つのシンボル（たとえば、クロック分配シンボルおよび可変バッファ・シンボル）を有する追加的なデリミタが使用されてもよい。第一のシンボルは、適応的なバッファであってもよく、該バッファの長さを増減することによって、必要とされる時間が補償されてもよく、それにより第二のシンボル（たとえば、参照シンボルまたはクロック分配シンボル）が望まれるタイミングで現われるようにしてもよい。たとえば、無線ヘッドRHまたは他の外部モジュールのためのSTEPプロトコルを通じたクロックCLK同期が実装されてもよい。

図29aは、一例のデータ信号を生成する装置のブロック図を示す。装置2900は、データ信号を生成するように構成された処理回路2902を含む。データ信号は、第一のタイプの第一の信号エッジ（第nの信号エッジ）、第二のタイプの第二の信号エッジ（第n＋1の信号エッジ）、および第一のタイプの第三の信号エッジ（第n＋2の信号エッジ）のシーケンスを含む。第一の信号エッジと第二の信号エッジは、通信プロトコルに従って送信される第一の非ペイロード・データ・シンボルに対応する第一の時間期間によって分離される。さらに、第二の信号エッジと第三の信号エッジは、通信プロトコルに従って送信される第二の非ペイロード・データ・シンボルに対応する第二の時間期間だけ分離される。第一の時間期間および／または第二の時間期間は、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い。さらに、第一の非ペイロード・データ・シンボルおよび第二の非ペイロード・データ・シンボルのうちの一方は（第一の）可変バッファ・シンボルであり、第一の非ペイロード・データ・シンボルおよび第二の非ペイロード・データ・シンボルの他方は（第一の）クロック分配シンボルである。さらに、装置2900は、データ信号を出力するように構成された出力インターフェース2902を含む。

可変バッファ・シンボルおよびクロック分配シンボルに対応する、データ信号内のエッジの生成に起因して、データ信号内のエッジは、本装置の参照信号またはクロック信号のエッジと同期されることができ、受信機におけるクロック回復を可能にしうる。このようにして、受信機における参照信号発生器（たとえば、水晶発振器）の実装は不必要でありうる。

処理回路2902は、可変バッファ・シンボルの時間期間のエッジおよび／またはクロック分配シンボルの時間期間のエッジが装置2900の参照信号（たとえば、参照発振器信号または参照クロック信号）のエッジに対応するように、可変バッファ・シンボルの時間期間の長さを選択するように構成されてもよい。

可変バッファ・シンボルは、処理回路2902が参照信号のエッジに対応する時刻に信号エッジを生成することを可能にするために使用されてもよい。可変バッファ・シンボルの長さは、可変バッファ・シンボルの時間期間のエッジおよび／またはクロック分配シンボルの時間期間のエッジを参照信号のエッジに同期させるために、クロック分配シンボルの異なる送信について、変化してもよい。クロック分配シンボルは、使用される通信プロトコルのシンボルのための一意的な長さ（たとえば、一意的なデリミタ長）であってもよい。このようにして、受信機は、クロック分配シンボルを検出することができてもよく、クロックまたは発振器信号をクロック分配シンボルのタイミングと同期させてもよい。

非ペイロード・データ・シンボルは、ペイロード・データを送信するために使用される通信プロトコルの各データ・シンボルとは異なる時間長を有するシンボルであってもよい。非ペイロード・データ・シンボルは、たとえば制御情報、状態情報、またはクロック情報を送信するために使用されてもよい。たとえば、第一および第二の非ペイロード・データ・シンボルはデリミタ・シンボルであってもよい。たとえば、可変バッファ・シンボルおよびクロック分配シンボルは、非ペイロード・データ・シンボル（たとえば、デリミタ・シンボル）である。たとえば、可変バッファ・シンボルの時間期間および／またはクロック分配シンボルの時間期間は、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い。

第一の非ペイロード・データ・シンボルは、可変バッファ・シンボルであってもよく、第二の非ペイロード・データ・シンボルは、クロック分配シンボルであってもよく、またはその逆であってもよい。たとえば、可変バッファ・シンボルは開始エッジおよび終了エッジを有し、クロック分配シンボルは開始エッジおよび終了エッジを有する。可変バッファ・シンボルがクロック分配シンボルの前に送信される場合、可変バッファ・シンボルの終了エッジは、図29bに示されるように、クロック分配シンボルの開始エッジに等しい。図29bは、可変バッファ・シンボル2910（バッファとラベル付けされている）およびクロック分配シンボル2904（参照とラベル付けされている）を示す。この例では、クロック分配シンボルの開始エッジまたは終了エッジは、装置2900の参照信号のエッジと同期されてもよい。あるいはまた、可変バッファ・シンボルがクロック分配シンボルの後に送信される場合、可変バッファ・シンボルの開始エッジは、クロック分配シンボルの終了エッジに等しい。この場合、可変バッファ・シンボルの終了エッジは、装置2900の参照信号のエッジと同期されてもよい。

処理回路2902は、可変バッファ・シンボルおよびクロック分配シンボルを繰り返し（たとえば、周期的、非周期的、事前定義されたまたはランダムな時刻に）送信するように構成されてもよい。たとえば、クロック信号は、一定のレート／周波数で生成されてもよく、TXおよびRXが拡散シーケンス（spreading sequence）を知るように拡散信号として生成されてもよく、それがRXがクロック信号を抽出することを許容する。たとえば、基本動作（a basic operation）は、拡散（spreading）なしに機能してもよく、すべてのクロック分配シンボルは、既知の一定のレートで出現する（これは、スペクトル放射（spectral emissions）につながりうる）。あるいはまた、「拡散（spreading）」動作の間、前記基本動作からの諸クロック分配シンボルの一部のみが使用されてもよい。レートおよび場所（たとえば、クロック記号が使用されるときの）は、「ランダム」であってもよい（たとえば、あらかじめ定義された擬似ランダム・バイナリー・シーケンス（pseudorandom binary sequence、PRBS）に従う）。よって、クロック・シンボルが現われる場合、それは正しいタイミングにあることができるが、クロック・シンボル出現の一定のレートはないことがありうる。RX側では、クロック回復機構によってクロックが抽出されてもよい。

受信機は、繰り返し送信される可変バッファ・シンボルおよびクロック分配シンボルに基づいて、受信機のクロック信号または局部発振器信号を生成するまたは同期させることができてもよい。装置2900の参照信号の周波数および／または受信機で同期される参照信号の周波数に依存して、クロック分配シンボルは、より高頻度またはより低頻度で送られてもよい。たとえば、高周波数の参照信号（たとえば、10GHzを超える周波数）が使用されうる場合、クロック分配シンボルは、データ信号内で少なくとも1GHzの周波数で発生しうる。

たとえば、処理回路2902は、可変バッファ・シンボルおよびクロック分配シンボルの対を繰り返し含むデータ信号を生成するように構成されてもよい。さらに、処理回路2902は、可変バッファ・シンボルおよびクロック分配シンボルのそれらの対の間にデータ・シンボル（たとえば、ペイロード・データ・シンボル）を含むデータ信号を生成するように構成されてもよい。処理回路2902は、参照クロック信号または参照発振器信号に基づいて、データ信号内のクロック分配シンボルを生成するように構成されてもよい。処理回路2902は、クロック分配シンボルおよび／または可変バッファ・シンボルの上昇エッジまたは下降エッジが参照クロック信号または参照発振器信号のエッジに対応するように、可変バッファ・シンボルの時間期間を生成するように構成されてもよい。

たとえば、処理回路2902は、第四の信号エッジ（第mの信号エッジ）、第五の信号エッジ（第m＋1の信号エッジ）、および第六の信号エッジ（第m＋2の信号エッジ）のシーケンスを含むデータ信号を生成するように構成されてもよい。第四の信号エッジと第五の信号エッジとは、通信プロトコルに従って送信される第三の非ペイロード・データ・シンボルに対応する第三の時間期間だけ分離されてもよい。さらに、第五の信号エッジと第六の信号エッジとは、通信プロトコルに従って送信される第四の非ペイロード・データ・シンボルに対応する第四の時間期間だけ分離されてもよい。たとえば、第三の時間期間および／または第四の時間期間は、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い。第三の非ペイロード・データ・シンボルのおよび第四の非ペイロード・データ・シンボルの一方は、第二の可変バッファ・シンボルであってもよく、第三の非ペイロード・データ・シンボルおよび第四の非ペイロード・データ・シンボルの他方は、第二のクロック分配シンボルであってもよい。

たとえば、ペイロード・データは、データ信号内の信号エッジがペイロード・データの送信中に参照信号と同期されないように、第一のクロック分配シンボルと第二のクロック分配シンボルとの間で送信されてもよい。ペイロード・データは、上記または下記のSTEP接続の一つまたは複数の例に関連して説明されるように、時間エンコードされたデータ・シンボルとして送信されてもよい。第二の可変バッファ・シンボルおよび／または第二のクロック分配シンボルのエッジの一つは、第二の可変バッファ・シンボルの長さを対応して選択することによって、参照信号のエッジと同期されてもよい。よって、ほとんどの場合、二つの相続く可変バッファ・シンボルの長さは、互いに異なりうる。たとえば、（第一の）可変バッファ・シンボルの時間期間は、第二の可変バッファ・シンボルの時間期間とは異なっていてもよい。

可変バッファ・シンボルの時間長とは対照的に、クロック分配シンボルの時間長は、受信機がクロック分配シンボルを検出できるように一定に留まってもよい。たとえば、（第一の）クロック分配シンボルの時間期間は、第二のクロック分配シンボルの時間期間に等しい。

処理回路2902は、ペイロード・データが上記または下記のSTEPプロトコルに従ってクロック分配シンボル間で送信されるように、データ信号を生成するように構成されてもよい。提案されるクロック分配シンボルおよび可変バッファ・シンボルは、上記または下記のSTEP接続またはSTEPインターフェースの一つまたは複数の例の任意的な特徴であってもよい。

これは、低い周波数（たとえば、1MHz〜100MHz）と高い周波数の参照（たとえば、1GHzより大きい）との間で区別されてもよい。しばしば、周波数発生モジュール（たとえば、デジタル位相ロックループDPLL）は、低い周波数参照を使用する。STEPインターフェース（または他の任意の種類の参照接続）上で高い周波数参照を使用する理由は、参照に結合するいかなるノイズもリンクの他端で（たとえば、該高い参照を望まれる周波数に分周した後には）減衰されうるということでありうる。

たとえば、STEPインターフェース上で低い周波数参照を通過させるために、fref CLKシンボル（たとえば、可変バッファ・シンボルおよびクロック分配シンボル）は、基本伝送単位（basic transmission unit、BTU）レートとBTUの意図された平均レートとの間の時間差を補償する。たとえば、STEPでは、上記または下記の例の一つまたは複数に関連して説明したように、STEPを通じた一定の平均レートを維持するために、各BTUの極性を反転させうる「レート制御」機構が使用されてもよい。よって、偶数個のBTUでは、意図されるBTUレートと実際のBTUレートとの間の制限されたタイミング誤差が生じうる。この差は、前記バッファ・シンボルによって補償されうる。

図29cは、参照信号の参照周波数が低いSTEPタイミングの一例を示す。たとえば、参照信号は、1MHz超および／または100MHz未満の周波数を有する水晶発振器によって生成されてもよい。各Fref CLKシンボル（参照信号クロック・シンボル）は、可変バッファ・シンボル2910およびクロック分配シンボル2912を含む。たとえば、参照信号は、周期長T_{fref_LOW}を有し、可変バッファ・シンボル2910の長さT_bufferは、第一のクロック分配シンボルの終了エッジが、後続の第二のクロック分配シンボルの終了エッジから、参照信号の周期長T_{fref_LOW}だけ分離されるように選択される。たとえば、可変バッファ・シンボルの時間期間は、高々、デリミタ時間期間に、通信プロトコルの基本送信単位の最大時間長を加えたものに等しい。可変バッファ・シンボルの時間期間とクロック分配シンボルの時間期間の和は、基本送信単位の最大時間長よりも小さくてもよい。

図29cの例では、二つのFref CLKシンボルの間の時間は、間に4つのBTUを送信するのに十分であるが、BTUの他の任意の数（たとえば偶数）も可能でありうる。

たとえば、STEPを通じて高い周波数参照を通過させるために、参照指示は、より短い時間で挿入されてもよく、動作は、BTUではなく、STEPシンボル上で行なわれてもよい。fref CLKシンボルは、シンボル・レートとシンボルの意図された平均レートとの間の時間差を補償しうる。

図29dは、参照信号の高い参照周波数のSTEPタイミングの例を示す。たとえば、参照信号は、100MHzを超える周波数および／または20GHz未満の周波数を有していてもよい。各fref CLKシンボル（参照信号クロック・シンボル）は、可変バッファ・シンボル2910およびクロック分配シンボル2912を含む。たとえば、参照信号は、周期長T_{fref_HIGH}を有し、可変バッファ・シンボル2910の長さT_bufferは、第一のクロック分配シンボルの終了エッジが、後続の第二のクロック分配シンボルの終了エッジから、参照信号の周期長T_{fref_HIGH}だけ分離されるように選択される。たとえば、可変バッファ・シンボルの時間期間は、高々、デリミタ時間期間に、二つの相続くクロック分配シンボルの間で送信されるデータ・シンボルの最大時間長と最小時間長との差を加えたものに等しい。

いくつかの例は、STEPによって接続されたすべてのモジュール間の参照同期を保証しうる。

装置2900のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。装置2900は、上記または下記の一つまたは複数の例の一つまたは複数の側面に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図29eは、一例によるデータ信号をデコードする装置のブロック図を示す。装置2920は、第一のタイプの第一の信号エッジ（第nの信号エッジ）、第二のタイプの第二の信号エッジ（第n＋1の信号エッジ）、および第一のタイプの第三の信号エッジ（第n＋2の信号エッジ）のシーケンスを決定するように構成された処理回路2922を備える。さらに、装置2920は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて、第一の非ペイロード・データ・シンボルを検出するように構成された復調回路2924を含む。さらに、復調回路2924は、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて、第二の非ペイロード・データ・シンボルを検出するように構成される。第一の時間期間および／または第二の時間期間は、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い。さらに、第一の非ペイロード・データ・シンボルおよび第二の非ペイロード・データ・シンボルの一方は可変バッファ・シンボルであり、第一の非ペイロード・データ・シンボルおよび第二の非ペイロード・データ・シンボルの他方はクロック分配シンボルである。

可変バッファ・シンボルおよびクロック分配シンボルの受信に起因して、装置2920を有するデバイスは、可変バッファ・シンボルおよびクロック分配シンボルに基づいて、参照クロック信号または参照発振器信号を生成することができてもよい。このようにして、受信機デバイスにおける参照信号発生器（たとえば、水晶発振器）の実装が回避可能でありうる。

処理回路2922は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に対応する第一のデジタル値、および第二の信号エッジと第三の信号エッジとの間の第二の時間期間に対応する第二のデジタル値を出力するように構成された時間‐デジタル変換器を含んでいてもよい。復調回路2924は、時間‐デジタル変換器によって出力されるデジタル値に基づいて、データ信号内の第一の非ペイロード・データ・シンボルおよび／または第二の非ペイロード・データ・シンボルを決定しうる。処理回路2922および／または復調回路2924のさらなる詳細および／または任意的な特徴は、上記または下記のSTEP受信機の一つまたは複数の例に関して記載されている。

処理回路2922は、さらに、データ信号における第四の信号エッジ（第mの信号エッジ）、第五の信号エッジ（第m＋1の信号エッジ）、および第六の信号エッジ（第m＋2の信号エッジ）のシーケンスを決定するように構成されてもよい。復調回路2924は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第三の非ペイロード・データ・シンボルを検出するように構成され、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第四の非ペイロード・データ・シンボルを検出するように構成されてもよい。たとえば、第三の時間期間または第四の時間期間は、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い。第三の非ペイロード・データ・シンボルおよび第四の非ペイロード・データ・シンボルの一方は、第二の可変バッファ・シンボルであってもよく、第三の非ペイロード・データ・シンボルおよび第四の非ペイロード・データ・シンボルの他方は、第二のクロック分配シンボルであってもよい。

データ信号は、可変バッファ・シンボルとクロック分配シンボルの対ならびに可変バッファ・シンボルとクロック分配シンボルのそれらの対の間のデータ・シンボルを繰り返し含んでいてもよい。

たとえば、復調回路2924は、データ信号内のクロック分配シンボルに基づいて参照クロック信号を生成するように構成されてもよい。たとえば、生成または同期される参照クロック信号のすべての下降もしくは上昇エッジ、または所定のシーケンスのエッジ（たとえば、2つ毎、3つ毎、または4つ毎の上昇もしくは下降エッジ）が、可変バッファ・シンボルおよび／またはクロック分配シンボルの開始エッジまたは終了エッジに同期されてもよい。たとえば、クロック分配シンボルまたは可変バッファ・シンボルの上昇エッジまたは下降エッジは、参照クロック信号のエッジに対応する。

装置2920は、さらに、参照クロック信号に基づいてローカル・クロック信号および／またはローカル発振器信号を生成するように構成された、クロック発生回路および／または発振器回路を含んでいてもよい。たとえば、参照クロック信号の周波数は、ローカル・クロック信号および／またはローカル発振器信号の周波数よりも低くてもよい。

装置2920は、さらに、分周器を含んでいてもよく、復調回路2924は、データ信号内のクロック分配シンボルに基づいて中間クロック信号を生成するように構成されてもよい。この分周器は、中間クロック信号に基づいて参照クロック信号を提供するように構成されてもよい。たとえば、中間クロック信号は、100MHzを超える周波数を含んでいてもよい（たとえば、図29Dに関連して説明されているように）。

装置2920のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。装置2920は、上記または下記の一つまたは複数の例の一つまたは複数の側面に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図29fは、一例による、STEPシステム2948および高参照抽出（たとえば、図29Dに関連して説明されているような）のブロック図を示す。この例では、データ信号を生成するための装置は、送信TXドライバ2932（たとえば、データ信号を生成するための装置の出力インターフェース）に結合され、デジタル位相ロックループ2934（たとえば、STEP DPLL）に結合された、デジタル‐時間変換器DTC 2930（たとえば、データ信号を生成するための装置の処理回路）を含む。デジタル位相ロックループ2934は、参照発振器信号fvco（たとえば、12GHzの周波数を有する）を生成する。

送信TXドライバ2932は、伝送線路2936（リンク）を通じて、データ信号をデコードするための装置の受信RXドライバ2942に接続される。データ信号をデコードするための装置は、さらに、時間‐デジタル変換器TDC 2940（たとえば、データ信号をデコードするための装置の処理回路）、分周器（divider）2944（DIV N）、およびデジタル位相ロックループ2946（DPLL）を含む。

送信TXドライバ2932は、可変バッファ・シンボルおよびクロック分配シンボルを有するデータ信号を受信RXドライバ2942に送信してもよい。時間‐デジタル変換器TDC 2940および／または時間‐デジタル変換器TDC 2940を含む処理回路は、中間クロック信号または中間発振器信号fref_highを分周器2944に提供してもよい。中間クロック信号または中間発振器信号fref_highは、可変バッファ・シンボルおよびクロック分配シンボルに基づく信号エッジを含む。分周器2944は、中間クロック信号または中間発振器信号fref_highの周波数を因子N（たとえば整数）で分周し、参照クロック信号または参照発振器信号frefをデジタル位相ロックループ2946に出力する。データ信号をデコードするための装置のデジタル位相ロックループ2946は、参照クロック信号または参照発振器信号frefに基づいてローカル・クロック信号またはローカル発振器信号を生成してもよい。

たとえば、TX側では：
STEP DPLL fvco＝12GHz、ノイズ@100KHz＝−110dBc/Hz
f_{REF_HIGH}＝600MHz ->ノイズ@100KHz＝−110−20log（20）＝−136dBc/Hz
たとえば、RX側では：
TDCはCLKシンボルを検出し、回復されたf_{REF_HIGH}を生成
f_{REF_HIGH}をN=10で分周 ->fref＝60MHz、ノイズ@100KHz＝−156dBc/Hz
すべてのシステム・ノイズおよびリンク・ノイズも、分周器によって20dBだけ減衰されうる。

STEPシステム2948のさらなる詳細および諸側面が、上記の一つまたは複数の例に関連して触れられている。STEPシステム2948は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

いくつかの例は無線トランシーバに関し、該無線トランシーバは、データ信号をデコードする装置ならびに、ベースバンド送信信号と、可変バッファ・シンボルおよびクロック分配シンボルに基づいて生成された局部発振器信号〔ローカル発振器信号〕とに基づいて高周波送信信号を生成するように構成されたアップコンバージョン回路とを含む。データ信号をデコードするための装置は、（たとえば、図29a〜29fに関連して）上述した例の一つまたは複数に従って実装されてもよい。

いくつかの例は、データ信号を生成するための装置を含むベースバンド・プロセッサに関する。データ信号を生成するための装置は、（たとえば、図29a〜29fに関連して）上述した例の一つまたは複数に従って実装されてもよい。

図29gは、一例によるモバイル装置のブロック図を示す。モバイル装置2960は、（たとえば、図29aに関連して記載される）データ信号を生成するための装置と、（たとえば、図29eに関連して記載される）データ信号をデコードするための装置とを含む。

たとえば、モバイル装置は、データ信号を生成するための装置を含むベースバンド・プロセッサ2950（ベースバンド集積回路BB-IC）を含む。さらに、モバイル装置は、一つ、二つ、またはそれ以上の無線周波数RFトランシーバ2952を備え、それぞれがデータ信号をデコードするための装置を備える。無線周波数RFトランシーバ2952は、STEP接続を通じてベースバンド・プロセッサ2950に接続されてもよい。

さらに、モバイル装置2960は、ベースバンド・プロセッサ2950への供給電圧（DC電圧）を提供するとともに、アナログ部分のための供給電圧（DC/DC Ana）およびデジタル部分のための供給電圧（DC/DC Dig）を無線周波数RFトランシーバ2952に、高電力直流DCラインを通じて提供するように構成された電力管理ユニット2956（たとえば、xPMU）を含んでいてもよい。

モバイル装置2960のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。モバイル装置2960は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図29hは、一例によるデータ信号の生成方法のフローチャートを示す。方法2980は、データ信号を生成2982することを含み、データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。第一の信号エッジおよび第二の信号エッジは、通信プロトコルに従って送信される第一の非ペイロード・データ・シンボルに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、通信プロトコルに従って送信される第二の非ペイロード・データ・シンボルに対応する第二の時間期間だけ分離される。さらに、第一の時間期間および／または第二の時間期間は、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い。第一の非ペイロード・データ・シンボルと第二の非ペイロード・データ・シンボルの一方は可変バッファ・シンボルであり、第一の非ペイロード・データ・シンボルと第二の非ペイロード・データ・シンボルの他方はクロック分配シンボルである。さらに、方法2980は、データ信号を出力2984することを含む。

方法2980のさらなる詳細および諸側面あ、上記の一つまたは複数の例に関連して触れられている。方法2980は、上記または下記の一つまたは複数の例の一つまたは複数の側面に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図29iは、一例によるデータ信号をデコードする方法のフローチャートを示す。方法2990は、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定2992することを含む。さらに、方法2990は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一の非ペイロード・データ・シンボルを検出2994し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二の非ペイロード・データ・シンボルを検出2996することを含む。さらに、第一の時間期間または第二の時間期間は、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い。第一の非ペイロード・データ・シンボルと第二の非ペイロード・データ・シンボルの一方は可変バッファ・シンボルであり、第一の非ペイロード・データ・シンボルと第二の非ペイロード・データ・シンボルの他方はクロック分配シンボルである。

方法2990のさらなる詳細および諸側面が、上記の一つまたは複数の例に関連して触れられている。方法2990は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

いくつかの例は、STEP接続のパルス幅変調に加えて、振幅変調の実装に関する。STEPインターフェースはすでに数Gbits/secの容量をもつことがあるが、ビットレートをさらに増すことが望まれることがありうる。STEP接続は、ビットレートを増すために、パルス振幅変調PAMxを使用してもよい。

たとえば、より多くのビットが振幅でエンコードされてもよい（たとえば、PAM3またはそれ以上を使用することによって、2以上のビット）。振幅の数の増加は、チャネル反射および／またはISI（シンボル間干渉、たとえば、以前に送信されたシンボルの一つが次の送信されたシンボルに影響を与える可能性がある）へのより高い曝露につながることがありうるが、ビットレートを増加させることができる。

たとえば、各位相は、3つの時間エンコードされたビットを有するデータ・シンボルについての例のように3ビットではなく4ビットを生成してもよい。あるいはまた、二つのシンボルが8または9ビットを生成すること（たとえば、一つのシンボルが4ビットを生成するのではない）、または一つのシンボルがさらには5ビット以上を生成するオプションを許容することが提案されてもよい。

たとえば、STEPは、差動信号伝達（たとえば、図30fに示される）を使ってビット（たとえば、信号の立ち上がり／立ち下がりに3ビット）を符号化するために位相変調を適用してもよい。位相の低下または上昇がシンボルでありうる。代替的または追加的に、STEPは、同じ方式を使用してもよいが、差動信号の代わりに、それぞれのPおよびN信号の振幅に別個に三つの符号が使用されてもよく、追加の「振幅」オプション（たとえば、図30fに示される）を加えてもよい。この振幅オプションは、単一ビット／シンボルを追加することを許容しうる（たとえば、転送されるビットの数を3ビット（典型的）から4ビットに増す）。

たとえば、STEPは、2レベル変調を使用してもよく、このようにして、図30bに示されるように、各シンボルのために1ビットを余計に追加してもよい（たとえば、3ビットを4ビットにする）。あるいはまた、STEPは、図30cに示されるように、PAM3を使用してもよい（たとえば、2つのシンボルを組み合わせることにより、コードは2つのシンボルに追加の3ビットを加えることができ、あるいは2シンボルで9ビットを得ることができる）。あるいはまた、STEPはPAM4を使用してもよい（たとえば、シンボル毎に2ビットを追加する）。より高いPAMレベルは、可能性としては、ビットレートを増加させるために、2シンボルまたは単一シンボルを追加してもよい。

図30aは、一例によるデータ信号を生成する装置のブロック図である。装置3000は、データ信号を生成するように構成された処理回路3002を含む。データ信号は、第一のタイプの第一の信号エッジ（第nの信号エッジ）、第二のタイプの第二の信号エッジ（第n＋1の信号エッジ）、および第一のタイプの第三の信号エッジ（第n＋2の信号エッジ）のシーケンスを含む。第一の信号エッジと第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離される。第二の信号エッジと第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。処理回路3002は、第一の時間期間の間のデータ信号の第一の信号振幅と、送信されるべき追加データに対応する第二の時間期間の間のデータ信号の第二の信号振幅とを変調するように構成される。さらに、装置3000は、データ信号を出力するように構成された出力インターフェース回路3004を備える。

パルス幅変調されたデータ信号の信号振幅を変調することによって、データ伝送のビットレートを増加させることができる。

処理回路3002は、データ通信プロトコルに基づいてデータ信号を生成するように構成されてもよい。たとえば、データ通信プロトコルに従って送信される第一のデータ・シンボルは、第一のデータと、追加データの少なくとも一つのビットとを含み、データ通信プロトコルに従って送信される第二のデータ・シンボルは、第二のデータと、追加データの少なくとももう一つのビットとを含む。

データ信号は、データ・シンボルの時間期間の間、一定の振幅レベルを有してもよいが、振幅レベルは、異なるデータ・シンボルの時間期間については変化してもよい。送信されるべき追加データは、一つまたは複数の時間エンコードされたシンボルに変調された一つまたは複数の追加データ・ビットであってもよい。換言すれば、データ・シンボルの送信中のデータ信号の振幅が、送信されるべき追加データに基づいて選択されてもよい。一つまたは複数の追加データ・ビットは、一つまたは複数の時間エンコードされたシンボルの一部として扱われてもよく、または一つまたは複数の時間エンコードされたシンボルのビットの終わりまたは先頭に追加されてもよい。

データ信号の信号振幅は、パルス振幅変調されてもよい。たとえば、データ信号はパルス幅変調され、振幅変調されてもよい。たとえば、追加データの少なくとも一つのビットに関する情報は、データ信号内の単一のデータ・シンボルの振幅上に変調されてもよい（たとえば、図30bに示される）。あるいはまた、追加データの少なくとも一つのビットに関する情報は、第一の信号振幅および第二の信号振幅にわたって分散されてもよい（たとえば、図30cに示される）。この例では、追加データの一つまたは複数のビットに関する情報は、改善されたビットレートを得るために、データ信号内の二つ以上のデータ・シンボル上に変調されてもよい（下記の表を参照）。

たとえば、追加データのビットは、データ信号の振幅変調によってのみ送信されてもよい（たとえば、図30bおよびc）。あるいはまた、追加データの少なくとも一つのビットに関する情報は、パルス振幅変調され、時間エンコードされてもよい。換言すれば、追加データの少なくとも一つのビットに関する情報は、送信されるべき一つまたは複数のデータ・シンボルの時間および振幅でエンコードされてもよい。たとえば、ビットが時間および振幅領域において組み合わされて、異なる時間および振幅状態の改良された利用を得てもよい。たとえば、三つの振幅レベルおよび三つの長さの時間期間が利用可能であってもよく、その結果、9つの組み合わされた状態が得られ、3ビットが符号化されうる。または、4または5ビットのために、三つの振幅レベルが6または12の時間状態と組み合わされてもよい。

振幅変調は、二つの異なる可能な振幅レベル（たとえば、図30b）、三つの異なる可能な振幅レベル（たとえば、図30c）、4つの異なる可能な振幅レベル、または別の数のあらかじめ定義された可能な振幅レベルを用いて行なわれてもよい。

たとえば、処理回路3002は、データ信号の第一の信号振幅が第一の振幅閾値よりも大きく、データ信号の第二の信号振幅が第一の振幅閾値よりも低く、第二の振幅閾値よりも大きく、データ信号が第三の時間期間の間に第三の信号振幅を含むように、データ信号を生成するように構成されてもよい。データ信号の第三の信号振幅は、第二の振幅閾値よりも低くてもよい。

図30bは、二つの出力レベルを使用する例を示す（たとえば、符号位相が3ビット/エッジである場合、ビットレートの33%の利得）。二つの異なる出力状態を区別するために、単一の（第一の）振幅閾値3006が示される。この例では、3ビットがパルス幅変調によって送信され、1ビットが振幅変調によって送信される。たとえば、この符号は、P&Nについてバランスされてもよいが、入力電圧が判定閾値3006より上か下かを検出するために、単一のビット比較器を必要とすることがある。上であれば、それは1に翻訳されてもよく、さもなければ、0に翻訳されてもよい（あるいはその逆でもよい）。このようにして、各符号に追加のビットが加えられてもよい。この概念のノイズ耐性は、放射されるノイズと同様に、たとえば図30e〜30gに関連して説明した例に対するものよりも良好でありうる。加えて、送信機において予歪が実装されてもよい。

図30cは、三つの出力レベル（たとえば、符号位相が3ビット/エッジの場合、ビットレートの50%の利得）を使用する例を示す。第一の振幅閾値3006および第二の振幅閾値3008は、各時間エンコードされたシンボルの振幅の三つの異なる出力状態の間を区別するために使用される。たとえば、三つの追加データ・ビットが、二つの時間エンコードされたシンボルにわたって分散されてもよい。この例では、各時間エンコードされるシンボルが三つの振幅オプションを提供してもよく、それにより、二つのシンボルが9つのオプションを提供し、その結果、2シンボル当たり3つの追加ビットが可能になる。

たとえば、この符号は、P&Nラインについてバランスされてもよいが、二つのスライサー（判定閾値スライサー）を必要とすることがあり、3ビットを生成してもよい。2シンボル時間にわたる3ビット（たとえば、PAM3と等価）について、合計9までの符号が生成されてもよく、これは追加の3ビットに対応しうる。

これらのスライスおよび二つのシンボルのグループ化を使用すると、例として下記がマッピングできる。

同様に、4つのレベル（たとえば、2ビット/シンボルを加える）を設定することが可能であってもよく、これは、ビットレートを約67%増加させることができ、8つのレベルなら、たとえば、ビットレートを倍にすることができる。

装置3000のさらなる詳細および諸側面は、上述の一つまたは複数の例に関連して触れられている。装置3000は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図30dは、一例によるデータ信号をデコードする装置のブロック図を示す。装置3010は、第一のタイプの第一の信号エッジ（第nの信号エッジ）、第二のタイプの第二の信号エッジ（第n＋1の信号エッジ）、および第一のタイプの第三の信号エッジ（第n＋2の信号エッジ）のシーケンスを決定するように構成された処理回路3012を備える。さらに、装置3010は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路3014を備える。さらに、復調回路3014は、第一の時間期間の間のデータ信号の第一の信号振幅と、第二の時間期間の間のデータ信号の第二の信号振幅とに基づいて、追加データを決定するように構成される。

データ信号は、データ通信プロトコルに基づいてもよい。たとえば、データ通信プロトコルに従って受信された第一のデータ・シンボルは、第一のデータと追加データの少なくとも一つのビットとを含み、データ通信プロトコルに従って受信された第二のデータ・シンボルは、第二のデータと追加データの少なくとも別のビットとを含む。

追加データのビットに関する情報は、単一のデータ・シンボル（たとえば、図30b）と一緒に変調されてもよく、または二つ以上のデータ・シンボル（たとえば、図30c）にわたって分散されてもよい。たとえば、復調回路3014は、第一の信号振幅および第二の信号振幅に基づいて追加データのビットを決定するように構成されてもよい。

たとえば、復調回路3014は、データ信号の信号振幅を一つまたは複数の振幅閾値と比較するように構成された一つまたは複数の比較器を含んでいてもよい。

たとえば、データ信号の第一の信号振幅は、第一の振幅閾値よりも大きくてもよく、データ信号の第二の信号振幅は、第一の振幅閾値よりも低く、第二の振幅閾値よりも大きくてもよい。さらに、データ信号は、第三の時間期間の間に第三の信号振幅を含んでいてもよい。たとえば、データ信号の第三の信号振幅は、第二の振幅閾値よりも低くてもよい。さらに、復調回路3014は、データ信号の信号振幅を、第一の振幅閾値、第二の振幅閾値、および第三の振幅閾値のうちの少なくとも一つと比較することに基づいて、追加データを決定するように構成されてもよい。

たとえば、追加データのビットは、データ信号の振幅変調によってのみ送信されてもよい（たとえば、図30およびc）。あるいはまた、追加データの少なくとも一つのビットに関する情報は、パルス振幅変調され、パルス幅変調されてもよい。復調回路3014は、第一の時間期間の長さに基づいて、かつ第一の時間期間の間のデータ信号の第一の信号振幅に基づいて、追加データの少なくとも一つのビットを決定するように構成されてもよい。

装置3010のさらなる詳細および諸側面は、上述の一つまたは複数の例に関連して触れられている。装置3010は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

いくつかの例は、差動線路上の伝送に関する。差動動作モードでは、一対の差動データ信号が一対の伝送線路を通じて伝送されてもよい。ラインの差動的性質が、ビットレートの利得を得るために使用されてもよい（たとえば、符号位相が3ビット/エッジである場合、ビットレートの33%）。

信号の差動的性質を使用することが提案されてもよい（たとえば、簡単のため、いかの説明のいくつかでは、位相変調が除去され、「振幅」のみが扱われる）。位相変調は後で追加として記載されることがあるが、位相変調は常に存在すると想定されてもよい（たとえば、各シンボルは、3ビットまたは他の数のビットが位相変調によって送信されることを許容しうる）。送信機は、次のように、実際に3つの[垂直]出力シンボルを生成することができてもよい。

Pライン・レベル0とNライン・レベル0でシンボルアウト0を生成する代わりに、Pライン・レベル1とNライン・レベル1でシンボルアウト0を生成してもよく、これは直流補償を改善しうる。

Pライン・レベル0およびNライン・レベル0ならびにPライン・レベル1およびNライン・レベル1について異なる出力シンボルを使うことは可能でないかもしれない。どちらも差が0になりえ、受信機がこれら二つの状態を区別できないことがありうるからである。

たとえば、ラインが決して同一の垂直シンボルにとどまらないように、クロックが送信機から受信機に搬送されてもよい。言い換えれば、次のシンボルが与えられるたびに、PおよびNラインが状態を変化させてもよい。下記は、余分なビットがどのように符号化されうるかの例である。

たとえば、PラインおよびNラインは、隣接するシンボル間で同じ設定にとどまることはない。このようにして、受信機は常にエッジを検出することができ、そのためパルス（負または正の継続時間）を測定することもできる。この符号化方式を用いて、さらなる諸側面が扱われてもよい。たとえば、DCバランスが、あるビット条件下でレベルをシフトさせてもよく、三つのレベル（−1、1、0）を検出することができるよう増幅器が要求されてもよい。

たとえば、PラインおよびNラインが、より独立して変化することを許容されてもよく、この自由度は、追加のビットを符号化するために使用されてもよい。このアプローチでは、NおよびPの両方は、決定された時間（たとえば、時間エンコードされたシンボルの信号エッジによって与えられる）においてのみ変化しうるが、必ずしも両方のラインが変化しうるわけではなく、データ信号の対の一つのみが変化することもある。符号化に起因して、DCレベルがシフトすることがありうる。極端な場合には、一方の信号が（しばらくの間）常に0にとどまり、他方のみが切り替わるという場合がありうる。

あるいはまた、二つのデータ信号は、異なる時間において振幅を変化させてもよいが、速いほうのデータ信号は、同期を待つことがある。たとえば、0の場合、静的部分は（図30fの例のように7ではなく）2であってもよい。wは、一方のラインが他方のラインを追い越すことが避けられるように、ラインが他方のラインが追随するのを待っていることを意味しうる。下記の例では、前半のサイクルでは、Pは2＋3にわたって高く、Nは2＋2時間単位にわたって低い。次いで、Nは、Pと整列して次の半サイクルを開始するために1時間単位にわたって待つ。後半のサイクルでは、Pは2＋2にわたって低く、Nは2＋1にわたって高い。次いで、Nは、Pと整列して次の半サイクルを開始するために、1時間単位にわたって待つ。

このようにして、ほぼ2倍のビットが送信されうるが、待ち時間の挿入のため、実効データレートは、レートの2倍より若干低いことがありうる。

図30eは、一例による一対のデータ信号を生成する装置のブロック図である。装置3020は、一対のデータ信号の第一のデータ信号を生成するように構成された処理回路3022を含む。第一のデータ信号は、第一のタイプの第一の信号エッジ（第nの信号エッジ）、第二のタイプの第二の信号エッジ（第n＋1の信号エッジ）、および第一のタイプの第三の信号エッジ（第n＋2の信号エッジ）のシーケンスを含む。第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。第一のデータ信号は、第一の時間期間の間、第一の信号振幅を含み、一対のデータ信号の第二のデータ信号は、第一の時間期間の間、第二の信号振幅を含む。さらに、処理回路3022は、送信されるべき少なくとも一つの追加データ・ビットに基づいて、第一の信号振幅および第二の信号振幅を選択するように構成される。さらに、装置3020は、一対のデータ信号を出力するように構成された出力インターフェース回路3024を備える。

パルス幅変調されたデータ信号の対の信号振幅を変調することによって、データ伝送のビットレートを増加させることができる。

たとえば、送信されるべきデータ・シンボルに関連する時間期間のすべての終端が、データ信号の対の二つのデータ信号の少なくとも一方のデータ信号内のそれぞれのエッジに対応しうる。換言すれば、データ・シンボルに関連する信号エッジは、データ信号の対の第一のデータ信号または第二のデータ信号のいずれかの中で生じてもよく、またはデータ信号の対の第一のデータ信号および第二のデータ信号の中で生じてもよい。たとえば、データ・シンボルの時間期間の開始エッジは、第一のデータ信号内のエッジによってのみ表現され、第二のデータ信号内のエッジによっては表現されなくてもよく、一方、データ・シンボルの時間期間の終了エッジは、第二のデータ信号内のエッジによってのみ表現され、第一のデータ信号内のエッジによっては表現されなくてもよく、またはその逆であってもよい。

たとえば、処理回路3022は、データ通信プロトコルに基づいて一対のデータ信号を生成するように構成されてもよい。送信されるべきデータ通信プロトコルのデータ・シンボルに関連する時間期間のそれぞれの開始およびそれぞれ終了は、一対のデータ信号の少なくとも一つのデータ信号におけるそれぞれの信号エッジに対応しうる。たとえば、第一のデータ信号の信号エッジおよび第二のデータ信号の信号エッジは、送信されるべきデータ・シンボルに関連する時間期間の開始および終了に対応しうる。たとえば、データ通信プロトコルに従って送信される第一のデータ・シンボルは、第一のデータと、少なくとも一つの追加のデータ・ビットとを含んでいてもよい。

たとえば、処理回路3022は、第一のデータ信号と第二のデータ信号との和（または差）が、送信されるべきデータ通信プロトコルの各データ・シンボルのための信号エッジを含むように、一対のデータ信号を生成するように構成されてもよい。

たとえば、出力インターフェース3024は、一対のデータ信号の第一のデータ信号を一対の信号線の第一の信号線に、一対のデータ信号の第二のデータ信号を一対の信号線の第二の信号線に提供するように構成されてもよい。

たとえば、装置3020は、非差動動作モードと差動動作モードとの間で切り替えるように構成されてもよい。たとえば、処理回路3020は、装置の差動動作モードにおいては、前記一対のデータ信号を差動信号として生成するように構成されてもよい。装置3020が使用しうる一対の伝送線路は、装置3020の差動動作モードにおいて差動信号の送信に使用できるが、装置3020の非差動動作モードにおいては非差動信号を送信してもよい。たとえば、処理回路3022は、装置3020の非差動動作モードにおいて上述したように、一対のデータ信号を生成するように構成されてもよく、それにより、ビットレートは、差動動作モードにおけるよりも非差動動作モードにおけるほうが高くなりうる。

図30fは、下記の4バイトを送信するためのデータ信号3052、3054の対の例を示す（たとえば、4ビットの各グループの第一のビットが「振幅」方式で符号化され、他の3ビットは位相で符号化される）：01011010 & 00000000 & 11111111 & 01011010。

この例に示されるように、各シンボルは4ビットを符号化してもよい。時間軸において3ビット、P&Nライン出力の変化により1ビットである。示された例では、データ・シンボルの時間期間は、0でラベル付けされた7つの時間単位の最小時間長に続き、0から7でラベル付けされた0から7つの時間単位のデータ依存の時間長を有する（たとえば、図30fでは、5、次いで2、次いで図示しない0、次いで図示しない0、次いで7、次いで5、次いで2）。

さらに、受信機RXアナログ入力信号3050の一例が、図30fにおいて一対のデータ信号の下に示されている。このRXアナログ入力信号3050は、一対のデータ信号間の差を決定することによって生成されうる。

装置3020のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。装置3020は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図30gは、一例による一対のデータ信号を受信する装置のブロック図である。装置3030は、一対のデータ信号に基づいて差分データ信号（difference data signal）を生成するように構成された処理回路3032を備える。さらに、処理回路3032は、差分データ信号において、第一のタイプの第一の信号エッジ（第nの信号エッジ）、第二のタイプの第二の信号エッジ（第n＋1の信号エッジ）、および第一のタイプの第三の信号エッジ（第n＋2の信号エッジ）のシーケンスを決定するように構成される。さらに、装置3030は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路3034を備える。さらに、復調回路3034は、第一の時間期間の間の差分データ信号の第一の信号振幅と、第二の時間期間の間の差分データ信号の第二の信号振幅とに基づいて、少なくとも一つの追加データ・ビットを決定するように構成される。

相続くデータ・シンボルの間の振幅変化を通じて追加のデータをエンコードすることによって、ビットレートを増加させることができる。

たとえば、復調回路3034は、第一の信号振幅と第二の信号振幅との間の差に基づいて、少なくとも一つの追加データ・ビットを決定するように構成されてもよい。

差分データ信号（difference data signal）の一例は、図30fで一対のデータ信号の下に示されたものであってもよい。この例では、復調回路は、上記で与えたテーブルに基づいて、追加のデータ・ビットを決定するように構成されてもよい。

たとえば、差分データ信号はデータ通信プロトコルに基づいていてもよい。データ通信プロトコルに従って受信された第一のデータ・シンボルは、第一のデータと、少なくとも一つの追加ビットとを含んでいてもよい。換言すれば、復調回路3034によって決定されたデータ・シンボルは、いくつかの時間エンコードされたデータ・ビットと、少なくとも一つの振幅エンコードされた追加ビットとを含んでいてもよい。

一対のデータ信号の第一のデータ信号の信号エッジと、一対のデータ信号の第二のデータ信号の信号エッジとは、受信されたデータ・シンボルに対応する時間期間の開始および終了に対応しうる。

たとえば、処理回路3032は、差分データ信号がデータ通信プロトコルの各受信データ・シンボルについて信号エッジを含むように、差分データ信号を生成するように構成されてもよい。差分データ信号（difference data signal）は、一対のデータ信号を加えることによって、または一対のデータ信号の第二のデータ信号から一対のデータ信号の第一のデータ信号を減算することによって得られてもよい。たとえば、処理回路3032は、一対のデータ信号のデータ信号を加算することによって、または一対のデータ信号のデータ信号を互いに減算することによって、差分データ信号を生成するように構成されてもよい。

たとえば、復調回路3034は、装置の非差動動作モードにおいて各受信データ・シンボルについて一つの追加データ・ビットを、差分データ信号の信号振幅のそれぞれの変化に基づいて、決定するように構成されてもよい。装置3030は、非差動動作モードと差動動作モードとの間を切り替えるように構成されてもよい。たとえば、一対のデータ信号のデータ信号は、装置の差動動作モードにおける差動信号であってもよい。

装置3030のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。装置3030は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図30hは、一例によるデータ信号の生成方法のフローチャートを示す。方法3060は、データ信号を生成3062することを含み、該データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、該第一の信号エッジおよび該第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、該第二の信号エッジおよび該第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。さらに、方法3060は、第一の時間期間の間のデータ信号の第一の信号振幅と、送信されるべき追加のデータに対応する第二の時間期間の間のデータ信号の第二の信号振幅とを変調することを含む。さらに、方法3060は、データ信号を出力すること3064を含む。

方法3060のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。方法3060は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図30iは、一例によるデータ信号の受信方法のフローチャートを示す。方法3070は、データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定3072することを含む。さらに、方法3070は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定3074し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定3076することを含む。さらに、方法3070は、第一の時間期間の間のデータ信号の第一の信号振幅と、第二の時間期間の間のデータ信号の第二の信号振幅とに基づいて、追加データを決定3078することを含む。

方法3070のさらなる詳細および諸側面が、上記の一つまたは複数の例に関連して触れられている。方法3070は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図30jは、一例による一対のデータ信号を生成する方法のフローチャートを示す。方法3080は、一対のデータ信号の第一のデータ信号を生成3082することを含み、第一のデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される。第一のデータ信号は、第一の時間期間の間の第一の信号振幅を含み、一対のデータ信号の第二のデータ信号は、第一の時間期間の間の第二の信号振幅を含み、第一の信号振幅および第二の信号振幅は、送信されるべき少なくとも一つの追加データ・ビットに基づいて選択される。さらに、方法3080は、前記対のデータ信号を出力3084することを含む。

方法3080のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。方法3080は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図30kは、一例による一対のデータ信号を受信する方法のフローチャートを示す。方法3090は、一対のデータ信号に基づいて差分データ信号を生成3092することを含む。さらに、方法3090は、差分データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを判別3092し、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいての第一のデータを決定3096することを含む。さらに、方法3090は、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて、第二のデータを決定3098することを含む。さらに、方法3090は、第一の時間期間の間の差分データ信号の第一の信号振幅と、第二の時間期間における差分データ信号の第二の信号振幅とに基づいて、少なくとも一つの追加データ・ビットを決定3090することを含む。

方法3090のさらなる詳細および諸側面が、上記の一つまたは複数の例に関連して触れられている。方法3090は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

いくつかの例は、ビットレートを増加させるために、STEP接続のための変調のために三つのトレースを使用することに関する。STEPインターフェースはすでに数Gbits/secの容量をもつことがありうるが、ビットレートをさらに増すことは、常に望ましいことでありうる。

たとえば、トレースの数は、2（差動）から3に増加されてもよい。STEPのいくつかの提案は、「セミNRZ」コードのみを扱うことがある。これは、帯域幅BWを増加させるために、位相間のギャップをさらに縮小するとともに、最小シンボル時間を短縮することが必要となる可能性があることを意味しうる。追加的または代替的に、位相変調のSTEP概念が、3トレース概念と併合されてもよく、BWは、たとえばさらに75%増加されうる。さらに、たとえば図30a〜30kに関連して説明したように、パルス振幅PAM変調が実装されてもよく、これはBWをさらに増加させることができる。

たとえば、STEPは、差動信号伝達を使用することによって、ビットを符号化するために位相変調を適用しうる（たとえば、信号の立ち上がり／立ち下がりにおける3ビット）。位相の低下または上昇がシンボルであってもよい。ある側面によれば、STEPは同じ方式を使用しうるが、差動ラインの代わりに三つのトレースが使用されてもよく、このようにして2つの余分なビットまたは5つの状態が符号化されうる。そのような方式は、依然として、PAM変調およびSTEPの位相変調を許容しうるが、より大きなBWを提供しうる。たとえば、TX側は、3ビット（1シンボル）の位相変調を用いて2ビットの符号をサポートすることができ、あるいはまた、9ビットを4シンボルの時間に変調することをサポートすることもできる。

図31aは、一例によるデータ信号を生成する装置のブロック図を示す。装置3100は、出力インターフェース回路3104に接続された処理回路3102を含む。処理回路3102は、三つの伝送線のための三つのデータ信号のセットを生成するように構成される。三つのデータ信号のセットの少なくとも二つのデータ信号は、第一の時点に第一の信号エッジを有し、三つのデータ信号のセットの少なくとも二つのデータ信号は、第二の時点に、第一の信号エッジに直接続く第二の信号エッジを有する。さらに、三つのデータ信号のセットの少なくとも二つのデータ信号は、第三の時点に第二の信号エッジに直接続く第三の信号エッジを有する。第一の時点と第二の時点は、送信される第一のデータに対応する第一の時間期間で分離され、第二の時点と第三の時点は、送信される第二のデータに対応する第二の時間期間で分離される。三つのデータ信号のセットの二つのデータ信号の第一の組み合わせは、第一の時間期間の間に差動信号レベルを有し、三つのデータ信号のセットの二つのデータ信号の第二の異なる組み合わせは、第二の時間期間の間に差動信号レベルを有する。さらに、第一の組み合わせから第二の組み合わせへの移行は、送信されるべき追加データの少なくとも一部に対応する。出力インターフェース回路3104は、データ信号を出力するように構成される。

三つのデータ信号を使用することによって、三つのデータ信号のうち差動信号レベルを有する二つのデータ信号のパーミュテーションの選択を変化させることによって、追加のデータを送信することができる。このようにして、ビットレートを増加させることができる。

たとえば、三つのデータ信号は時間エンコードされたデータ・シンボルに対応する信号エッジを有するが、三つのデータ信号のすべてのデータ信号がすべての信号エッジを有するわけではない。しかしながら、パルス幅変調データ・シンボルの各信号エッジは、三つのデータ信号のうちの少なくとも二つに生じるが、三つのデータ信号のうちの二つのパーミュテーションは、異なる信号エッジについて変化してもよい。たとえば、三つのデータ信号すべてがデータ・シンボルの信号エッジを含んでいてもよく、あるいは二つのデータ信号が、そのデータ・シンボルの信号エッジを含み、第三の信号には対応する信号エッジがないのでもよい。たとえば、第一の信号エッジと第二の信号エッジとの間、および第二の信号エッジと第三の信号エッジとの間では、三つのデータ信号のいずれも信号エッジをもたず、そのため、第二の信号エッジは第一の信号エッジに直接続き、第三の信号エッジは第二の信号エッジに直接続く。

三つのデータ信号のうちの二つは、該二つのデータ信号のうちの一方が論理的低レベルにあり、二つのデータ信号のうちの他方が論理的高レベルにある場合、差動信号レベルを含みうる。さらに振幅変調が使われるなら、二つ以上の論理的高レベルがあってもよい。三つのデータ信号のセットのうちの第三のデータ信号は、第一の時間期間および第二の時間期間の間、三つのデータ信号のセットの他の二つの信号の差動信号レベルとは異なる信号レベル、または高インピーダンス状態にあってもよい。三つのデータ信号のうちの第三の信号は、他の二つのデータ信号が差動信号レベルを有する場合には、高インピーダンス状態であってもよい。たとえば、論理的低レベルは0として示され、論理的高レベルは1として示され、高インピーダンス状態はXとして示される（たとえば、図31bおよびc）。

たとえば、差動信号レベルを有する二つのデータ信号のどの組み合わせが有意でありうるかだけでなく、該二つのデータ信号のうちのどちらが論理的低レベルにあり、どちらが論理的高レベルにあるかが有意であってもよい。たとえば、三つの信号のセットから選択された二つの信号の異なる組み合わせは三つあるが、三つの信号のセットから選択された二つの信号の異なるパーミュテーションは六つある。換言すれば、三つのデータ信号のセットの二つのデータ信号の第一のパーミュテーションは、第一の時間期間の間に差動信号レベルを有してもよく、三つのデータ信号のセットの二つのデータ信号の第二の異なるパーミュテーションは、第二の時間期間の間に差動信号レベルを有してもよい。さらに、第一のパーミュテーションから第二のパーミュテーションへの遷移は、送信されるべき追加データの少なくとも一部に対応しうる。

たとえば、データ・シンボルの時間期間中に論理的低レベルを有するデータ信号は、次のデータ・シンボルの時間期間への遷移の際、常に変化してもよい（たとえば、論理的高レベルまたは高インピーダンス状態に）。このようにして、遷移は、三つのデータ信号内で、より容易に検出可能となりうる。

いくつかの例は、三つのトレースを使用することができ、そのうちの二つは、差動信号伝達を有することができ、最後のものは、信号を有さなくてもよい（たとえば、高インピーダンス状態）。たとえば、受信機は、信号の適正な方向を許容し、信号パルス（たとえば、正または負）の長さを測定するために、入力の変化を見る必要があることがある。三つの信号の設定は、シンボルごとに変化してもよい。

たとえば、下記の表は、トレースの可能な状態（たとえば、データ信号の信号レベル）の例を示している。

6つの状態が可能でありうるが、トレース状態は一つのシンボルから次のシンボルにかけて変化するべきである。実際には、各状態から別の状態に移るために、5つのオプションだけが使用されうる。たとえば、S4から始めて、RX側が引き続き変化を検出できるように、S4以外の任意の状態にシフトされてもよい。

たとえば、単一のシンボルが（三つのデータ信号の提案された使用なしの）3ビットから5ビットに増加することができ、これは66.7%の利得でありうる。

4つのシンボルがクラスタリングされる場合、5*5*5*5＝625通りのオプションが得られてもよく、それは9ビットを表わす512の組み合わせを許容しうる。そのような場合、増加は、3*4＝12ビットから12＋9＝21ビット、あるいは帯域幅BWにおいて75%の利得でありうる。あるいはまた、より多数のシンボルを組み合わせてもよいが、次の諸事例は、BW利得からそれほど魅力でないことがあり、設計の複雑性がより高くなることがありうる。より一般的には、追加データのビットに関する情報は、二つの遷移（たとえば、少なくとも、前記第一の組み合わせから前記第二の組み合わせへの前記遷移、および、前記第二の組み合わせから、三つのデータ信号のセットのうち次の第三の時間期間の間の差動信号レベルを有する二つのデータ信号の第三の組み合わせへの遷移）にわたって分散されてもよい。

たとえば、余分なビット（追加データのビット）は、次のように符号化されてもよい。

図31bは、いくつかのデータ・シンボルの送信のための三つのデータ信号のセットの一例の概略図を示す。任意の所与の時点において、ラインの1、X、0の一意的な設定がありうる。第一のデータ信号3105は信号レベルX、1、1、0、1、Xを有し、第二のデータ信号3106は信号レベル1、0、X、1、X、0を有し、第三のデータ信号3107は信号レベル0、X、0、X、0、1を有する。この例では、直接相続くエッジ間の時間期間の継続時間は、3ビット・シンボルのSTEP変調に従って選択され、一方、符号遷移（相続くシンボル間の遷移）では、追加的な2ビットが変調される。全部で6つの状態と、任意の状態から他の状態のいずれかへの5つの可能な遷移オプションが利用可能であってもよいが、2ビットを変調するためには4つだけが使用されてもよい。遷移によって符号化される2ビットと、時間エンコードされる3ビットとが組み合わさって、5ビット・シンボルが得られる。

より一般的には、三線伝送モードにおけるデータ・シンボルの伝送中の任意の時点において、三つのデータ信号のセットの一つのデータ信号は、高インピーダンス状態であってもよいし、または差動信号レベルとは異なる信号レベルであってもよい。三線伝送モードにおける異なるデータ・シンボルの伝送中の異なる時間期間において、三つのデータ信号のセットの異なるデータ信号が高インピーダンス状態にあってもよく、または、差動信号レベルとは異なる信号レベルにあってもよい。たとえば、三つのデータ信号のあるデータ信号は、第一の時間期間の間はある差動信号レベルを有し、第二の時間期間の間は高インピーダンス状態または前記差動信号レベルとは異なる信号レベルをもつ。

たとえば、処理回路3102は、三線伝送モードにおける伝送中の三つのデータ信号のセットの少なくとも二つのデータ信号内の信号エッジによって分離された二つの相続く時間期間の間の遷移毎に2ビットの追加データが送信されるように、データ信号を生成するように構成されてもよい。あるいはまた、処理回路3102は、三線伝送モードにおける伝送中の三つのデータ信号のセットの少なくとも二つのデータ信号内の信号エッジによって分離されたそれぞれの二つの相続く時間期間の間の4つの遷移によって、9ビットの追加データが送信されるように、データ信号を生成するように構成されてもよい。

たとえば、装置3100は、三線伝送モードから差動動作モードに切り替えるように構成されてもよい。たとえば、処理回路3102は、装置3100の差動動作モードにおいて差動信号として一対のデータ信号を生成するように構成されてもよく、三つの伝送線のうちの二つを通じて差動データ信号の対を送信してもよい。

たとえば、処理回路3102は、データ通信プロトコルに基づいてデータ信号を生成するように構成されてもよい。データ通信プロトコルに従って送信される第一のデータ・シンボルは、第一のデータと、追加データの少なくとも一つのビットとを含んでいてもよい。さらに、データ通信プロトコルに従って送信されるべき第二のデータ・シンボルは、第二のデータと、追加データの少なくとも別のビットとを含んでいてもよい。

出力インターフェース回路3104は、三つの伝送線のそれぞれのためのライン・ドライバを含んでいてもよい。ライン・ドライバは、三つの伝送線のそれぞれを個々に、異なる時間に高インピーダンス状態に設定するように構成されてもよい。三つの伝送線の伝送線のライン・ドライバは、三つの伝送線の他の二つの伝送線が差動信号レベルの伝送に使用される場合、その伝送線を高インピーダンス状態に設定するように構成されてもよい。

図39cは、三つの伝送線路を通じて三つのデータ信号のセットを三つの差動増幅器を含む受信機に送信する出力インターフェース回路の三つのライン・ドライバの概略図を示す。第一のライン・ドライバ3110は、受信機の第一の差動増幅器3120の非反転入力と、第一の伝送線3111を通じて受信機の第三の差動増幅器3124の反転入力とに接続される。第二のライン・ドライバ3112は、受信機の第二の差動増幅器3120の非反転入力と、第二の伝送線3113を通じて受信機の第一の差動増幅器3120の反転入力とに接続される。第三のライン・ドライバ3114は、受信機の第三の差動増幅器3124の非反転入力と、第三の伝送線3115を通じて受信機の第二の差動増幅器3122の反転入力とに接続される。

各ライン・ドライバの出力は、それぞれの抵抗器Rvを通じて参照電位端子Vrefに接続される。伝送線の端部は、それぞれの抵抗器（たとえば、50Ω）を通じて互いに接続される。

示された例では、高インピーダンス状態はZとラベル付けされ、第一ライン・ドライバ3110は、0110ZZの信号レベルのシーケンスを駆動する。さらに、第二のライン・ドライバ3112は、10ZZ10の信号レベルのシーケンスを駆動し、第三のライン・ドライバ3114は、ZZ0101の信号レベルのシーケンスを駆動する。これらの信号は、−V、＋V、＋V、−V、−X、＋Xの第一の差動増幅器3120における電圧差のシーケンス、＋V、−V、＋X、−X、＋V、−Vの第二の差動増幅器3122における電圧差のシーケンス、および＋X、−X、−V、＋V、−V、＋Vの第三の差動増幅器3124における電圧差のシーケンスを引き起こしうる。その結果、第一の差動増幅器3120の増幅器出力信号は011001の信号レベルのシーケンスを示してもよく、第二の差動増幅器3122の増幅器出力信号は101010の信号レベルのシーケンスを示してもよく、第三の差動増幅器3124の増幅器出力信号は100101の信号レベルのシーケンスを示してもよい。これらの増幅器出力信号に基づいて、追加データが決定されてもよく、追加データはこの実施例ではシーケンス346125に等しくてもよい。

送信側では、上記または下記のSTEP接続の一つまたは複数の例に関連して述べたような差動信号伝達のための実装と比較して、ドライバ・バッファおよびビットのマッパーが追加されてもよい。それにより、三つのバッファは信号を駆動するように設定されてもよい。追加のDTCは必要とされなくてもよい。

RX側では、二つの追加の差動増幅器（たとえば、差動信号伝達のある他のSTEP実装のために使用される一つの代わりに三つ）と、シンボルのビットへのデコーダとが追加されてもよい。追加のTDCは必要ないことがありうる。既存のTDC（単数または複数）（たとえば、正のエッジに対して一つと負の諸エッジに対して一つ）が十分でありうる。

たとえば、提案される追加される符号化方式は、RX側でPLLを追加することを必要としなくてもよく、PAM変調方式と組み合わせ可能であってもよい。三つの差動受信機は、ラインが差動であるかどうか、または信号のうちの一つがX状態（たとえば、浮動）にあって駆動されておらず、信号伝達に参加しなくてもよいかどうかを検出することができてもよい。

装置3100のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。装置3100は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図31dは、一例によるデータ信号を受信する装置のブロック図を示す。装置3130は、復調回路3134に接続された処理回路3132を備える。処理回路3132は、第一の信号エッジおよび第二の信号エッジの発生の間の第一の時間期間の長さ、および第二の信号エッジおよび第三の信号エッジの発生の間の第二の時間期間の長さを決定するように構成される。第一の信号エッジは、第一の時点で三つのデータ信号のセットの少なくとも二つのデータ信号内で生じ、第二の信号エッジは、第一の信号エッジに時間的に直接続く第二の時点で、三つのデータ信号のセットの少なくとも二つのデータ信号内で生じ、第三の信号エッジは、第二の信号エッジに時間的に直接続く第三の時点で、三つのデータ信号のセットの少なくとも二つのデータ信号内で生じる。第一の時点および第二の時点は第一の時間期間によって分離され、第二の時点および第三の時点は第二の時間期間によって分離される。復調回路3134は、第一の時間期間の長さに基づいて第一のデータを決定し、第二の時間期間の長さに基づいて第二のデータを決定するように構成される。さらに、復調回路3134は、第一の時間期間の間に差動信号レベルを有する、三つのデータ信号のセットのうちの二つのデータ信号の第一の組み合わせと、第二の時間期間の間に差動信号レベルを有する、三つのデータ信号のセットのうちの二つのデータ信号の第二の異なる組み合わせとに基づいて、追加データを決定するように構成される。第一の組み合わせから第二の組み合わせへの遷移は、前記追加データの少なくとも一部に対応する。

三つのデータ信号のセットの第三のデータ信号は、高インピーダンス状態にあってもよく、または第一の時間期間および第二の時間期間の間の三つのデータ信号のセットの他の二つの信号の差動信号レベルとは異なる信号レベルであってもよい。

たとえば、データ信号はデータ通信プロトコルに基づいていてもよい。データ通信プロトコルに従って受信される第一のデータ・シンボルは、第一のデータと、追加データの少なくとも一つのビットとを含んでいてもよい。さらに、データ通信プロトコルに従って受信される第二のデータ・シンボルは、第二のデータと、追加データの少なくとも別のビットとを含んでいてもよい。

追加データのビットに関する情報は、単一の遷移（たとえば、データ・シンボル当たり2ビット）から取得可能であってもよく、または少なくとも、前記第一の組み合わせから前記第二の組み合わせへの遷移と、前記第二の組み合わせから、続く第三の時間期間の間に差動信号レベルを有する、三つのデータ信号のセットのうちの二つのデータ信号の第三の組み合わせへの遷移にわたって分配されてもよい（たとえば、4つのデータ・シンボルに対して9ビット）。

復調回路3130は、三線送信モードで受信中の三つのデータ信号のセットの少なくとも二つのデータ信号内の信号エッジによって分離された二つの相続く時間期間の間の遷移に基づいて、それぞれ2ビットの追加データを決定するように構成されてもよい。あるいはまた、復調回路3130は、三線送信モードにおける受信中の三つのデータ信号のセットの少なくとも二つのデータ信号内の信号エッジによって分離されたそれぞれの二つの相続く時間期間の間の4つの遷移に基づいて、9ビットの追加データを決定するように構成されてもよい。

装置3130は、（たとえば、図31cに示されるように）三つの差動増幅器をさらに含んでいてもよい。三つの差動増幅器の各差動増幅器は、三つのデータ信号の二つのデータ信号の異なる組み合わせを入力信号として受信しうる。さらに、各差動増幅器は、それぞれの二つのデータ信号に基づいて、増幅器出力信号を出力するように構成されてもよい。それぞれの増幅器出力信号は、二つのそれぞれの入力信号間の差に比例しうる。復調回路3130は、三つの差動増幅器の増幅器出力信号に基づいて追加データを決定するように構成されてもよい。

装置3130のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。装置3130は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図31eは、一例による受信機のブロック図を示す。受信機3140は、図31dに関連して記載されるように、データ信号を受信するための装置を含む。受信機3140は、たとえば図31cに関連して記載されるように、三つの伝送線路に接続可能な三つの差動増幅器3120、3122、3124を備える入力インターフェース回路を含んでいてもよい。

さらに、受信機3140は、符号‐インデックス・モジュール3142および符号抽出器〔コード・エクストラクター〕3150を含む。三つの差動増幅器3120、3122、3124の増幅器出力信号は、符号‐インデックス・モジュール3142および符号抽出器3150に提供される。

符号‐インデックス・モジュール3142は、トレースの変化を、該変化で始まり次の変化で終わるパルスに変換してもよく、どこでパルスがTDC方向にルーティングされるかを選択してもよい。符号‐インデックス・モジュール3142は、符号‐インデックス・モジュール3142の出力信号を第一のTDC 3144（TDC0）および第二のTDC 3146（TDC1）に提供するマルチプレクサを含んでいてもよい。たとえば、第一のTDC 3144は、符号‐インデックス・モジュール3142の出力信号内の下降エッジを検出してもよく、下降エッジの発生時間に対応する9ビットのデジタル値を出力してもよい。第二のTDC 3146は、符号‐インデックス・モジュール3142の出力信号内の上昇エッジを検出してもよく、上昇エッジの発生時間に対応する9ビットのデジタル値を出力してもよい。二つのTDCの出力は、シンボル・デコーダ3148に提供され、シンボル・デコーダ3148は、三つの伝送線路を通じて送信されるデータ・シンボル値および／または状態情報、またはその他の情報を表わす6ビットのデジタル値を出力するように構成されてもよい。シンボル・デコーダ3148は、TDC出力を、たとえば、パルスの長さを表わしうる3ビット・フィールドに変換してもよい。該3ビットに加えて、シンボル・デコーダ3148は、状態情報を、たとえばオーバーフロー、マージン低、アンダーフロー・フラグ、および／またはマージン高フラグとして生成してもよい（たとえば、オーバーフローは、デリミタを信号伝達するために使用されてもよく、アンダーフローは、エラーを信号伝達するために使用されてもよく、マージンは、較正をトリガーするために使用されてもよい）。

さらに、受信機3140は、図31a〜31dに関連して記載された概念に従って、三つの増幅器出力信号に基づいて追加データを決定するように構成された符号抽出器3150を含む。たとえば、符号抽出器3150は、受信された時間エンコードされたデータ・シンボル毎に2ビットを出力してもよく、または受信された時間エンコードされたデータ・シンボルつ4毎に9ビットを出力してもよい。符号抽出器3150は、状態変化を、単一シンボルについての2ビット符号（たとえば、67%の利得）または4シンボルの場合には9ビット（たとえば、75%の利得）に変換しうる。

シンボル・デコーダ3148の出力および符号抽出器3150の出力は、さらなる処理のための直列-並列変換のために、直列入力並列出力（serial-input-parallel-outupt）SIPOモジュール3152に提供されてもよい。

符号‐インデックス・モジュール3142および二つのTDCは、データ信号を受信するための装置の処理回路の一部であってもよく、シンボル・デコーダ3148および符号抽出器3150は、データ信号を受信するための装置の復調回路の一部であってもよい。

受信機3140のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。受信機3140は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図31fは、一例によるデータ信号を生成する方法のフローチャートを示す。方法3180は、三つの伝送線について三つのデータ信号のセットを生成3182することを含む。三つのデータ信号のセットの少なくとも二つのデータ信号は、第一の時点に第一の信号エッジを有する。三つのデータ信号のセットの少なくとも二つのデータ信号は、第二の時点に、第一の信号エッジに直接続く第二の信号エッジを有する。さらに、三つのデータ信号のセットの少なくとも二つのデータ信号は、第三の時点に、第二の信号エッジに直接続く第三の信号エッジを有する。第一の時点および第二の時点は、送信されるべき第一のデータに対応する第一の時間期間で分離される。さらに、第二の時点および第三の時点は、送信されるべき第二のデータに対応する第二の時間期間で分離される。三つのデータ信号のセットの二つのデータ信号の第一の組み合わせは、第一の時間期間の間、差動信号レベルを有し、三つのデータ信号のセットの二つのデータ信号の第二の異なる組み合わせは、第二の時間期間の間、差動信号レベルを有する。さらに、第一の組み合わせから第二の組み合わせへの移行は、送信されるべき追加データの少なくとも一部に対応する。さらに、方法3180は、三つのデータ信号のセットを出力3184することを含む。

方法3180のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。方法3180は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図31gは、一例によるデータ信号の受信方法のフローチャートを示す。方法3190は、第一の信号エッジおよび第二の信号エッジの発生の間の第一の時間期間の長さと、第二の信号エッジおよび第三の信号エッジの発生の間の第二の時間期間の長さとを決定3192することを含む。第一の信号エッジは、第一の時点で三つのデータ信号のセットの少なくとも二つのデータ信号内で生じ、第二の信号エッジは、第一の信号エッジに時間的に直接続く第二の時点で、三つのデータ信号のセットの少なくとも二つのデータ信号内で生じ、第三の信号エッジは、第二の信号エッジに時間的に直接続く第三の時点で、三つのデータ信号のセットの少なくとも二つのデータ信号内で生じる。さらに、第一の時点と第二の時点は第一の時間期間により分離され、第二の時点と第三の時点は第二の時間期間により分離される。さらに、方法3190は、第一の時間期間の長さに基づいて第一のデータを決定3194し、第二の時間期間の長さに基づいての第二のデータを決定3196することを含む。さらに、本方法3190は、第一の時間期間の間に差動信号レベルを有する、三つのデータ信号のセットのうちの二つのデータ信号の第一の組み合わせと、第二の時間期間の間に差動信号レベルを有する、三つのデータ信号のセットのうちの二つのデータ信号の第二の異なる組み合わせとに基づいて、追加データを決定3198することを含む。第一の組み合わせから第二の組み合わせへの遷移は、少なくとも追加データの一部に対応する。

方法3190のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。方法3190は、上記または下記の一つまたは複数の実施例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

上述のように、STEPインターフェースは、低電力消費（たとえば、1〜2pJ/ビット）で単一のレーンを通じて数10Gb/sを送信することができる超高速低電力デジタル・インターフェースである。送信されるシンボルは、DTCによって生成され、TDCによって受信（復調）されうる。STEPインターフェースを使用する通信システム3200の一例が図32aに示される。

DTC 3201が生成するシンボルは、伝送リンク3203を通じて送信される前に、整合した送信ドライバ3202（これは出力インターフェースとして理解されうる）を通過させられる。シンボルは、整合した受信ドライバ3204（これは入力インターフェースとして理解されうる）およびTDC 3205によって受信される。TDC 3205は、各シンボルの長さ（継続時間）をデジタル・データに変換する。TDC 3205からのデジタル・データは、適切なビットを生成するために、デジタル・セクション3206によって処理される（データ判定、符号化、較正などのため）。

（DTCおよびTDCを使用する）STEPインターフェースのいくつかの例は、高分解能TDC（たとえば、低量子化ノイズ）をもつ「軟判定」に基づいていてもよい。高分解能TDC（たとえば、確率論的TDC）は、高いレートで多数の量子化レベルを生成する。これは、TDCおよびこの高速大容量データを処理する処理デジタル回路の両方の高い電力消費につながりうる。STEPインターフェースの電力消費およびスループットを最適化するために、システム・レベルの最適化およびDTCおよびTDCシンボルの長さ（サイズ）の較正、ならびに以下に記載される諸側面に従ったタイミング較正が使用されてもよい。

そうすることで、STEPインターフェースの電力消費は、インターフェースの誤り率（たとえば、BER）を劣化させることなく、低下させることができる。たとえば、TDCおよびさらなるデジタル処理回路の電力消費は、「軟判定」の代わりに「硬判定」を使用することによって低下させることができる。

たとえば、各シンボル長の細かい測定（たとえば、「軟判定」）を許容する、量子化ノイズが非常に低い、非常に細かい分解能のTDCを使用する代わりに、DTCでは粗い（だが精確な）シンボルを、TDCでは粗い（だが精確な）タイミング・レベルを有するシステムが使用されてもよい。これは、BERを劣化させることなく、システムの電力消費を低下させることを可能にする。

「硬判定」を用いて出力データを生成する装置3210の一例が図32bに示される。装置3210は、STEPプロトコルなどの通信プロトコルに従って生成された入力データ信号3211（たとえば、デジタル信号）を受信するように構成された入力インターフェース3212を含む。入力データ信号3211は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジおよび第二の信号エッジは、第一のデータ・シンボルに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、第二のデータ・シンボルに対応する第二の時間期間によって分離される。他の時間エンコードされる通信プロトコルとは別に、装置3210は、STEPプロトコルに従って通信に使用されてもよい。すなわち、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

装置3210は、入力データ信号3211に基づいて、第一のデータ・シンボルおよび第二のシンボルを示す出力データ3214を生成するように構成されたTDC 3213をさらに含む。TDC 3213の分解能は、通信プロトコル（たとえば、STEPプロトコル）のすべてのデータ・シンボルの最小シンボル分離時間の30%、40%、50%、60%、または70%より大きい。

装置3210内のTDC 3213は、高分解能TDC（たとえば、1ピコ秒未満の分解能を有するが電力消費が多い確率論的フラッシュTDC（stochastic flash TDC）を使用する例と比較して、低下した分解能のため、より少数の量子化レベルを使用する。たとえば、TDC 3213の分解能は、通信プロトコル（たとえば、STEPプロトコル）の最小シンボル分離時間の2倍未満であってもよい。TDC 3213の分解能は、たとえば、5ピコ秒または10ピコ秒より大きく、30ピコ秒、25ピコ秒、または20ピコ秒未満であってもよい。たとえば、提案される技術によるTDCの分解能（resolution）は、約1psの精度（precision）で約10psであってもよい。

さらに、TDC 3213は、より低い分解能のため、より小さな体積のデータを出力する。よって、TDC 3213（およびTDC 3213の出力に結合されるデジタル処理回路）の電力消費は、低減されうる。

従来のTDCとTDC 3213の分解能の比較が図32cおよび図32dに示される。図32cは、入力データ信号3211を示す。さらに、図32cは、高分解能TDCの量子化レベル3220を破線として示している。TDCの異なる量子化レベルは、入力データ信号3211のパルス幅T_pwと比較して短い時間間隔T_Decによって互いから分離される。換言すれば、高分解能TDCの量子化レベルは、入力データ信号3211と比較して非常に低い。比較として、図32dは、低分解能TDCの例として、TDC 3213の量子化レベル3225を有する入力データ信号3211を示す。TDC 3213の異なる量子化レベルは、高分解能TDCの短い時間間隔T_Decよりもはるかに長い時間間隔T_LSBによって互いに分離される。図32dの例では、TDC 3213の量子化レベルは、TDCの最下位ビット（LSB）の（精確な）長さT_LSB（TDCのLSBに対応する継続時間、よって、通信プロトコルの最小シンボル分離時間）に等しくなるように較正される。

入力データ信号3211によって表わされるシンボルのシンボル継続時間は、たとえば、T_LSB（TDC量子化レベル）全体の数をカウントすることによって測定されてもよい。よって、低分解能TDCを使用すると、TDCから（非常に）限定されたデータが出てくる結果となりうる。

誤検出（たとえば、ガウス分布したジッタに起因する）を最小にするために、シンボル（よって、入力データ信号3211）の下降および上昇信号エッジは、TDC量子化レベルの間に正確に入るべきである。図32eは、最適BERのための較正された遅延を有するシステムの例を示す。図32eの例では、入力データ信号3211の下降および上昇信号エッジは、低分解能TDC 3213の連続するTDC量子化レベル3225の間の正確に中央に位置する。

TDC 3213の較正の例が、図32f〜32jに関して以下に記載される。図32fに示されるように、TDC 3213は、たとえば、複数の遅延回路3231-1、3231-2、…、3231-nが直列に接続された遅延線3230を含んでいてもよい。遅延線3230内の遅延回路の数は、たとえば、通信プロトコルの異なるペイロード・データ・シンボルの数の3倍未満であってもよい。遅延回路3231-1について図32fに示されるように、複数の遅延回路3231-1、3231-2、…、3231-nの少なくとも一つの遅延回路は、調整可能な信号遅延をもつ可変遅延回路であってもよい。いくつかの例では、複数の遅延回路3231-1、3231-2、…、3231-nのすべての遅延回路が可変遅延回路であってもよい。入力データ信号3211に存在する信号エッジは、複数の遅延回路3231-1、3231-2、…、3231-nのそれぞれによって遅延され、信号の状態が変化する（高から低、またはその逆に）。

複数の信号捕捉回路3232-1、3232-2、…、3232-nのそれぞれの信号捕捉回路は、複数の遅延回路3231-1、3231-2、…、3231-nの相続く遅延回路二つ毎の間のそれぞれのタップ・ノード3233-1、3233-3、…、3233-n-1に接続される。たとえば、遅延線3230内の複数のタップ・ノードは、通信プロトコル（たとえば、STEPプロトコル）の異なるペイロード・データ・シンボルの数の3倍未満であってもよい。いくつかの例において、遅延線3230内のタップ・ノードの数は、たとえば、通信プロトコルの異なるペイロード・データ・シンボルの数の1倍または2倍に等しくてもよい。

TDCの回路は、遅延線3230に入力データ信号3211を提供するように構成され、複数の信号捕捉回路3232-1、3232-2、…、3232-nは、トリガー信号3234によってトリガーされたときに、複数の遅延回路3231-1、3231-2、..、3231-nの遅延回路間のタップ・ノード3233-1、3233-3、…、3233-n-1において生じる入力データ信号3211の信号値を捕捉するように構成される。トリガー信号3234は、入力データ信号3211に基づいてトリガー・インバータ3235によって生成される。図32fの例では、トリガー信号3234は、入力データ信号3211の遅延バージョンである。他の例では、トリガー信号は、代替的に、入力データ信号3211自身であってもよい。

複数の信号捕捉回路3232-1、3232-2、…、3232-nの各信号捕捉回路は、それぞれのタップ・ノードで生じる入力データ信号3211の信号値を捕捉するように構成された少なくとも一つのD-フリップフロップ回路を備える。図32fの例では、複数の信号捕捉3232-1、3232-2、…、3232-n回路の各信号捕捉回路は、トリガー信号によってトリガーされる第一フリップフロップ回路と、トリガー信号の逆バージョンによってトリガーされる第二フリップフロップ回路とを備える。

言い換えると、複数の遅延回路3231-1、3231-2、…、3231-nの各遅延回路の出力は、エッジ・トリガーされるフリップフロップ回路の第一のバンク（トリガー信号3234によってトリガーされる）に入力され、エッジ・トリガーされるフリップフロップ回路の第二のバンク（トリガー信号3234の逆バージョンによってトリガーされる）に入力される。

TDCは、複数の信号捕捉回路3232-1、3232-2、…、3232-nの第一フリップフロップ回路によって捕捉された入力データ信号3211の信号値に基づいて第一のデータ・シンボルを示すデータを出力し、複数の信号捕捉回路3232-1、3232-2、..、3232-nの第二フリップフロップ回路によって捕捉された入力データ信号3211の信号値に基づいて第二のデータ・シンボルを示すデータを出力するように構成されたデコード回路3235をさらに備える。

複数の信号捕捉回路3232-1、3232-2、…、3232-nの第一フリップフロップ回路は、正の信号エッジによってトリガーされ、複数の信号捕捉回路3232-1、3232-2、..、3232-nの第二フリップフロップ回路は、負の信号エッジによってトリガーされる。よって、第一フリップフロップ回路は、入力データ信号3211内に負の信号エッジが存在する場合に信号を出力し、第二フリップフロップ回路は、データ信号内に正の信号エッジが存在する場合に信号を出力する。しかしながら、第一フリップフロップ回路によって出力される信号パターンは、先行する正の信号エッジが入力データ信号3211内でどれだけ前に受信されたかを結論することを許容する。特に、その出力およびその入力において（対応するフリップフロップによって読み出されたときに）同一の信号状態を有する遅延回路は、遅延線3230内の先行する正の信号エッジの位置、したがってトリガーする負の信号エッジと先行する正の信号エッジとの間の時間期間を示すことができる。よって、デコード回路3235の正パルス・デコーダ3236による第一フリップフロップ回路の読み出しは、入力データ信号3211が高状態にあった時間期間を導出することを許容し、よって、受信したシンボルに関連する時間期間を提供する。同様に、復号回路3235の負パルス・デコーダ3237は、受信されたデータ信号が低状態にあった時間期間を導出することを許容し、よって、受信されたシンボルに関連する時間期間を提供する。

TDC 3213を較正するために、装置3210は、較正モードにおいて遅延線3230の遅延回路3231-1、3231-2、…、3231-nのうちの少なくとも一つの可変遅延を調整するように構成された較正モジュール（図示せず）をさらに含んでいてもよい。たとえば、入力インターフェース3212は、異なるデータ・シンボルの既知のシーケンスを含む外部送信機からの較正データ信号をc較正モードにおいて受信するように構成されてもよい。たとえば、異なるデータ・シンボルの既知のシーケンスは、通信プロトコルの各可能なペイロード・データ・シンボルの等しい数を含んでいてもよい。TDC 3213は、較正データ信号に基づいて較正出力データ・シンボルのシーケンスを示す出力データを生成するように構成される。次いで、較正モジュールは、既知のシーケンスのデータ・シンボルと較正出力データ・シンボルとの比較に基づいて、遅延回路3231-1、3231-2、…、3231-nのうちの少なくとも一つの可変遅延を調整する。

他の例では、チューニング可能な遅延線320は、SEM（Statistical Extraction Machine［統計抽出機械］）を使用して較正されてもよい。SEM機構は、TDCタップ・ノード幅を測定し、そのようにして決定されたデータは、チューニング可能な遅延線3230を較正するために使用される。TDC 3213のための例示的較正セットアップが、図32gに示される。図32gは、図32fに関連して上述したTDC 3213を概略的に示す。装置3210は、較正モードにおいて、第一の周波数を有する第一のクロック信号3241を（入力データ信号として）TDC 3213の遅延線に提供するように構成される。TDC 3213の信号捕捉回路のためのトリガー信号は、較正モードにおける第二の周波数を有する第二のクロック信号3242である。第一の周波数が第二の周波数の非整数倍であるか、第二の周波数が第一の周波数の非整数倍である。たとえば、f_in1が第一のクロック信号3241を表わし、f_in2が第二のクロック信号3242を表わすとすると、関係f_in2＝（N＋K）・f_in1（Nは整数であり、Kは端数）が使用されてもよい。よって、較正モジュールは、TDC 3213によって出力されるデータ・シンボルの統計的分布を得るために、通信プロトコルの各可能なペイロード・データ・シンボルについて出力イベントの数をカウントするように構成される。たとえば、較正モジュールは、TDC 3213が通信プロトコルのいくつかの異なるペイロード・データ・シンボルを少なくとも5回出力するまで、較正モードでカウントし、TDC 3213によって出力されるデータ・シンボルの統計的分布を得るように構成される。

言い換えると、端数値をもつ二つの周波数（f_in1およびf_in2）が、TDC 3213に供給される。1/KがTDC 3213のタップ・ノードの数より大きかった場合、位相差は、TDCタップ・ノードすべてをカバーする[0,2π]の間で均等に分布させられる（2πの位相ラッピング（phase wrapping）がある）。図32gの右側の部分は、TDCタップ・ノードの遅延分布を時間に対して、TDCの未較正の遅延線について、示す。図からわかるように、垂直線で示されるタップ・ノード遅延は均等ではない。

TDC出力のヒストグラムを見ると、較正後には均等に分布したヒストグラムが期待される。これは、すべてのTDCタップ・ノードが均等に分布する（同じ遅延をもつ）ことを意味する。図32hは、未較正のTDCについてのSEM出力ヒストグラムの例を示しており、これはその結果、不均等に分布したTDCタップ・ノードをもつ。このデータを収集することは、チューニング可能な補間遅延線を微調整する（図32fの上部に示されている遅延回路3231-1のフィードバック経路の遅延を変更する）ことを許容しうる。

図32iは、左側に、TDC 3213の遅延線の遅延回路のうちの少なくとも一つの遅延回路の可変遅延を調整するための較正モジュール3243とともに、TDC 3213を示す。換言すれば、較正モジュール3243は、TDC 3213の遅延線3230の遅延回路3231-1、3231-2、…、3231-nのうちの少なくとも一つ遅延回路の可変遅延を、TDC 3213によって出力されるデータ・シンボルの統計的分布に基づいて調整するように構成される。たとえば、較正モジュールは、TDC 3213の遅延線3230の遅延回路3231-1、3231-2、…、3231-nのうちの少なくとも一つの遅延回路の可変遅延を調整するように構成されてもよく、それにより、信号捕捉回路3232-1、3232-2、…、3232-nによって入力データ信号3211の信号値を捕捉する時点で、入力データ信号3211のエッジが、最新のタップ・ノードを通過した後、最小シンボル分離時間の半分を伝搬しているようにする。

換言すれば、図32iは、SEM較正モジュール3243とTDC 3213との間のフィードバックについての一例を示す。SEM較正モジュール3243は、TDC 3213の出力データを測定し、TDC 3213のイベントの分布を計算する。SEM較正モジュール3243は、すべてのタップ・ノードが同じ遅延を有するまで、遅延線タップ・ノードを制御し、TDC 3213が均等に分布したヒストグラムを生成するようにする。SEMアプローチの正確さ（accuracy）は非常に高く、理論的には測定時間によってのみ制限される。

図32iの右側部分は、TDCタップ・ノードの遅延分布を時間に対して、TDCの較正された遅延線について示している。図からわかるように、垂直線によって示されるタップ・ノード遅延は均等である。

較正に使用されるクロック信号を提供するために、装置3210は、任意的に、第一のクロック信号および第二のクロック信号の少なくとも一つを生成するように構成されたクロック信号発生器回路（図示せず）をさらに含んでいてもよい。

上記の諸側面の少なくともいくつかを要約すると、図32jは、最適BERのための較正されたTDC遅延を有するSTEPシステム3250の例を示す。DTC 3251が生成するシンボルは、伝送リンク3253を通じて送信される前に、整合した送信ドライバ3252（出力インターフェースとして理解されうる）を通過させられる。それらのシンボルは、整合した受信ドライバ3254（入力インターフェースとして理解されうる）および低分解能TDC 3255によって受信される。TDC 3255は、各シンボルの長さ（継続時間）をデジタル・データに変換する。TDC 3255からのデジタル・データは、適切なビットを生成するために、デジタル・セクション3206によって処理される（データ判定、符号化、較正などのため）。DTC 3255の遅延線における遅延回路3257の可変遅延は、伝送リンク3253からの入力データ信号のエッジが、最新のタップ・ノードを通過した後、最小シンボル分離時間の半分T_{TDC_LSB/2}を伝搬しているように較正される。

TDC 3255は、検出されたシンボルの最終的な値を直接生成する「硬判定スライサー」として機能する。図32eに示されるように、データ・シンボルは、システム内のランダム・ジッタの影響を受けることがある。BERを最小にするために、上述の諸側面に従ったデータとサンプリング信号との間の較正によって、TDC 3255において、下降および上昇エッジとTDC量子化レベルとの間の最大距離が調整される。

上記の較正により、すべてのシンボルの上昇および下降エッジが、（たとえば正確に）TDC量子化レベルの間にはいることを保証することが許容されうる。よって、較正は、軟判定の代わりに硬判定を使用することを可能にしうる。上述のように、較正は、以下のうちの一つまたは複数を含んでいてもよい：
１）DTCシンボルとTDC量子化レベルとの間の特定のサイズ（継続時間）関係を設定する（たとえば、DTCシンボル・サイズ＝K・T_{TDC_LSB}（Kは整数））；
２）T_{TDC_LSB}の分解能に対するTDC分解能の較正（これは、たとえば、確率論的TDCと比較して、大量の電力を節約しうる）；
３）最適BERのためのTDCサンプリングの較正。

低分解能DTCを使用することに関する上述の諸側面のいくつかを要約すると、出力データを生成するための方法3260の例が、図32kのフローチャートによって示される。方法3260は、通信プロトコルに従って生成された入力データ信号を受信3262することを含む。入力データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。第一の信号エッジおよび第二の信号エッジは、第一のデータ・シンボルに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、第二のデータ・シンボルに対応する第二の時間期間によって分離される。さらに、方法3260は、入力データ信号に基づいて、第一のデータ・シンボルおよび第二のシンボルを示すの出力データをTDCによって生成3264することを含む。TDCの分解能は、通信プロトコルのすべてのデータ・シンボルの最小シンボル分離時間の30%より大きい。

方法3260のさらなる詳細および諸側面が、提案された技術または上述の一つまたは複数の例（たとえば、図32b〜32j）に関連して触れられている。本方法は、提案された技術の一つまたは複数の側面または上記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

さらに、例は、実行されたときに、出力データを生成するための方法3260を機械に実行させるコードを含む、機械読取可能な記憶媒体に関する。

いくつかの例は、高スループットのための時間インターリーブされたSTEP接続に関する。たとえば、二つのDTCと二つのTDCをインターリーブして、最大動作周波数を2倍にすることが提案されうる（たとえば、図33eに示される）。二つのDTCによって生成されたデータ信号をインターリーブするために、変調に対するいくつかの制約条件を追加的に導入してもよく、たとえば、レートのドリフトに起因する潜在的な問題を回避するために、両方のDTCにおける周波数を同一に維持するための方法を導入してもよい。

たとえば、各DTCによって変調されたデータは、他方のDTCのデータを考慮してもよい。各DTCの変調範囲を、たとえば各DTCの最小パルス幅よりも小さいように定義することによって、（たとえば、各個々のDTCのデータに関係なく）一方のDTCが上昇エッジを、他方が下降エッジを生成する統一された信号が生成されてもよい。生成された組み合わされた信号（二重化された信号（doubled signal））は、2で分割されて、二つの別個のデータ・ストリーム、つまり二重化された上昇エッジのストリームと、下降エッジのストリームとを再生成してもよい。データは、x0＋x1、x1＋x2、x2＋x3、x3＋x4の対で伝送されてもよい。よって、たとえば、各DTCのデータをデコードするために、前のエッジのデータの減算が使用されてもよい。

たとえば、XOR/XNORゲートに接続された二つのDTC回路を用いたインターリーブ概念が提案されうる。二つのシンボルの和が、各ストリーム上に変調されてもよい。さらに、2分割回路（a divided by two circuit）によって駆動される二つのTDC回路をもつインターリーブ概念が提案されてもよい。データは、二つのストリームを減算することによってデコードされてもよい。

図33aは、一例による出力データ信号を生成する装置のブロック図を示す。装置3300は、XORまたはXNOR回路3306に接続された、第一のデジタル‐時間変換器回路3302および第二のデジタル‐時間変換器回路3304を備える。第一のデジタル‐時間変換器回路3302は、第一のDTC入力データ信号に基づいて第一の変換データ信号を生成するように構成され、第二のデジタル‐時間変換器回路3304は、第二のDTC入力データ信号に基づいて第二の変換データ信号を生成するように構成される。さらに、XORまたはXNOR回路3306は、第一の変換データ信号および第二の変換データ信号に基づいて組み合わされた出力データ信号を生成するように構成される。

XORまたはXNOR回路を使用して二つのデータ信号を組み合わせることによって、データレートを2倍にすることができる。このようにして、一つのシングルエンド接続または一つの差動接続上のデータ・スループットが著しく増加されうるが、DTCは、依然として、半分の周波数で動作可能である。このようにして、DTCの複雑性および／または電流消費は低く維持されうる。

たとえば、第一のDTC入力データ信号、第二のDTC入力データ信号、第一の変換データ信号、第二の変換データ信号および組み合わされた出力データ信号は、デジタル信号である。

第一のデジタル‐時間変換器回路3302および第二のデジタル‐時間変換器回路3304は、上記または下記の一つまたは複数の例に関連して記載されるようなSTEP送信機の処理回路の一部であってもよい。

第一の変換データ信号および第二の変換データ信号は、第一のDTC入力データ信号および第二のDTC入力データ信号によって含まれるデータに対応する時間に信号エッジを含むパルス幅変調信号であってもよい。たとえば、第一の変換データ信号は、第一のタイプの第一の信号エッジ（第nの信号エッジ）、第二のタイプの第二の信号エッジ（第n＋1の信号エッジ）、および第一のタイプの第三の信号エッジ（第n＋2の信号エッジ）のシーケンスを含んでいてもよい。第一のDTC入力データ信号の第一の信号エッジおよび第二の信号エッジは、第一のDTC入力データ信号によって含まれる第一の組み合わされたデータ・シンボルに対応する第一の時間期間によって分離されてもよい。さらに、第一のDTC入力データ信号の第二の信号エッジおよび第三の信号エッジは、第一のDTC入力データ信号に含まれる第二の組み合わされたデータ・シンボルに対応する第二の時間期間だけ分離されてもよい。さらに、第二の変換データ信号は、第一のタイプの第一の信号エッジ（第mの信号エッジ）、第二のタイプの第二の信号エッジ（第m＋1の信号エッジ）、および第一のタイプの第三の信号エッジ（第m＋2の信号エッジ）のシーケンスを含んでいてもよい。第二のDTC入力データ信号の第一の信号エッジおよび第二の信号エッジは、第二のDTC入力データ信号によって含まれる第一の組み合わされたデータ・シンボルに対応する第一の時間期間によって分離されてもよい。さらに、第二のDTC入力データ信号の第二の信号エッジおよび第三の信号エッジは、第二のDTC入力データ信号に含まれる第二の組み合わされたデータ・シンボルに対応する第二の時間期間だけ分離されてもよい。

第一の変換データ信号および第二の変換データ信号は、エッジを含んでいてもよく、XORまたはXNOR回路3306を通過するとき、第一の変換データ信号のエッジが組み合わされた出力データ信号の上昇エッジを生じ、第二の変換データ信号のエッジが組み合わされた出力データ信号の下降エッジを生じ、またはその逆が生じるように、互いに時間的に整列されてもよい。XORまたはXNOR回路3306は、論理XOR関数に基づいて、第一の変換データ信号と第二の変換データ信号とを組み合わせるように構成されたXORゲート、または論理XNOR関数に基づいて、第一の変換データ信号と第二の変換データ信号とを組み合わせるように構成されたXNORゲートを含んでいてもよい。

さらに、第一の変換データ信号および第二の変換データ信号は、エッジを含んでいてもよく、組み合わされた出力データ信号が、第一の変換データ信号および／または第二の変換データ信号の最小パルス幅よりも低い最小パルス幅を含みうるように、互いに時間的に整列されてもよい。たとえば、第一の変換データ信号の最小パルス幅（2m）は、組み合わされた出力データ信号の最小パルス幅（m）の2倍に等しくてもよい。さらに、第二の変換データ信号の最小パルス幅（2m）は、組み合わされた出力データ信号の最小パルス幅（m）の2倍に等しくてもよい。

第一のDTC入力データ信号および第二のDTC入力データ信号は、送信されるべきデータに基づいて処理回路によって生成されてもよい。第一の変換データ信号および第二の変換データ信号を送信されるべきデータに依存せず整列させておくために、第一のDTC入力データ信号に含まれるデータは、第二のDTC入力データ信号に含まれるデータと相関させられてもよい。たとえば、第一のDTC入力データ信号および第二のDTC入力データ信号は、それぞれが送信されるべきデータを含む二つの入力データ・ストリームに基づいて生成されてもよい。第一のDTC入力データ信号は、両方の入力データ・ストリームのデータ・シンボルに基づくデータ・シンボルを含んでいてもよく、第二のDTC入力データ信号も、両方の入力データ・ストリームのデータ・シンボルに基づくデータ・シンボルを含んでいてもよい。

たとえば、第一のDTC入力データ信号および第二のDTC入力データ信号のデータ・シンボルは、第一の入力データ・ストリームのデータ・シンボルおよび第二の入力データ・ストリームのデータ・シンボルの和にそれぞれ基づいてもよい。たとえば、第一のDTC入力データ信号の第一の組み合わされたデータ・シンボルは、送信されるべき第一の入力データ・ストリームの第一のデータ・シンボルおよび送信されるべき第二の入力データ・ストリームの第一のデータ・シンボルに基づいていてもよい。さらに、第二のDTC入力データ信号の第一の組み合わされたデータ・シンボルは、送信されるべき第一の入力データ・ストリームの第二のデータ・シンボルおよび送信されるべき第二の入力データ・ストリームの前記第一のデータ・シンボルに基づいていてもよい。

さらに、第一のDTC入力データ信号の第二の組み合わされたデータ・シンボルは、送信されるべき第一の入力データ・ストリームの前記第二のデータ・シンボルおよび送信されるべき第二の入力データ・ストリームの第二のシンボルに基づいていてもよい。さらに、第二のDTC入力データ信号の第二の組み合わされたデータ・シンボルは、送信されるべき第一の入力データ・ストリームの第三のデータ・シンボルおよび送信されるべき第二の入力データ・ストリームの前記第二のシンボルに基づいていてもよい。

装置3300は、第一の入力データ・ストリームおよび第二の入力データ・ストリームに基づいて第一のDTC入力データ信号を生成するように構成された組み合わせ器を含んでいてもよい。さらに、組み合わせ器は、第一の入力データ・ストリームおよび第二の入力データ・ストリームに基づいて第二のDTC入力データ信号を生成するように構成されてもよい。

図33bは、DTC出力信号3312、3314（たとえば、第一の変換データ信号および第二の変換データ信号）およびXOR出力信号3310（たとえば、組み合わされた出力データ信号）の例を示す。たとえば、送信されるべき第一の入力データ・ストリームの第一のデータ・シンボルは3であってもよく、送信されるべき第二の入力データ・ストリームの第一のデータ・シンボルは4であってもよい。さらに、送信されるべき第一の入力データ・ストリームの第二のデータ・シンボルは5であってもよく、送信されるべき第二の入力データ・ストリームの第二のデータ・シンボルは6であってもよい。

第一のDTC入力データ信号の第一の組み合わされたデータ・シンボルは、第一の入力データ・ストリームの第一のデータ・シンボルと、第二の入力データ・ストリームの第一のデータ・シンボルとの和であって、7に等しくてもよい。第二のDTC入力データ信号の第一の組み合わされたデータ・シンボルは、第一の入力データ・ストリームの第二のデータ・シンボルと、第二の入力データ・ストリームの第一のデータ・シンボルとの和であって、9に等しくてもよい。

さらに、第一のDTC入力データ信号の第二の組み合わされたデータ・シンボルは、第一の入力データ・ストリームの第二のデータ・シンボルと、第二の入力データ・ストリームの第二のシンボルとの和であって、11に等しくてもよい。

図33bの例において、第一の変換データ信号3312および第二の変換データ信号3314のパルス幅（たとえば、最小継続時間mを含む）は、以下の通りである：
DTC1パルス：2m＋3、2m＋7、2m＋11、2m＋13、2m＋9、2m＋5
DTC2パルス：2m＋1、2m＋5、2m＋9、2m＋13、2m＋11、2m＋7、2m＋2
XORパルス：m＋1、m＋2、m＋3、m＋4、m＋5、m＋6、m＋7、m＋6、m＋5、m＋4、m＋3、m＋2、m＋1

受信機側では、XOR信号が分割されて、下降エッジをもつ信号と、上昇エッジをもつ別の信号とを二つのTDCに提供してもよい。TDCがそれらのDTCストリームを読んでいる場合、それらのTDCは：5−3＋1＝3、7−5＋3−1＝4、9−7＋5−3＋1＝5、11−9＋7−5＋3−1＝6、…と計算しうる。

第一のシンボルは既知でありうるので、シンボルは、現在のシンボルから前のデータを減算することによってデコードされうる。たとえば、3−1=2、5−2=3、7−3=4、…。

図33cは、DTC出力信号3312、3314およびXOR出力信号3310の例を示す。各DTCの変調は、二つのデータ・シンボルの和に基づいていてもよく、これは二つのDTCの間にドリフトがないことを保証しうる。それはさらに、図33cに示されるように、それらのDTCが同じ周波数をもつこと、各DTCの出力が、他方のDTCの最小パルス幅の間の時間区間を変調するためにオフセットされることを保証しうる。さらに、変調範囲は、各DTCの最小パルス幅よりも小さくてもよい。

装置3300のさらなる詳細および諸側面は、上述の一つまたは複数の例に関連して触れられている。装置3300は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

いくつかの例は、図33aに関連して記載されるように、出力データ信号を生成するための装置を備える送信機またはトランシーバに関する。

図33dは、一例によるデータ信号を生成する装置のブロック図を示す。装置3320は、第一の時間‐デジタル変換器回路3324および第二の時間‐デジタル変換器回路3326に接続された分割器回路（divider circuit）3322を含む。分割器回路3322は、入力データ信号に基づいて第一の分割データ信号を生成するように構成される。さらに、分割器回路3322は、入力データ信号に基づいて第二の分割データ信号を生成するように構成される。第一の時間‐デジタル変換器回路3324は、第一の分割データ信号に基づいて第一の変換データ信号を生成するように構成される。さらに、第二の時間‐デジタル変換器回路3326は、第二の分割データ信号に基づいて第二の変換データ信号を生成するように構成される。

分割器回路3322は、2分割器（divider by two）であってもよい。分割器回路3322は、第一の分割データ信号の平均周波数が入力データ信号の平均周波数の半分であり、第二の分割データ信号の平均周波数が入力データ信号の平均周波数の半分であるように、第一の分割データ信号および第二の分割データ信号を生成するように構成されてもよい。たとえば、第一の分割データ信号の最小パルス幅（2m）は、入力データ信号の最小パルス幅（m）の2倍に等しくてもよい。さらに、第二の分割データ信号の最小パルス幅（2m）は、入力データ信号の最小パルス幅（m）の2倍に等しくてもよい。

分割器回路3322は、第一の分割データ信号が、入力データ信号の第一のタイプの信号エッジ（たとえば、下降または上昇エッジ）毎に信号エッジを含み、第二の分割データ信号が、入力データ信号の第二のタイプの信号エッジ毎に信号エッジを含むように、第一の分割データ信号および第二の分割データ信号を生成するように構成されてもよい。たとえば、第一の分割データ信号は、入力データ信号の下降エッジに対応するエッジを含んでいてもよく、第二の分割データ信号は、入力データ信号の上昇エッジに対応するエッジを含んでいてもよく、逆も同様である。

入力データ信号、第一の分割データ信号、第二の分割データ信号、第一の変換データ信号および第二の変換データ信号は、デジタル信号であってもよい。

第一の分割データ信号および第二の分割データ信号は、パルス幅変調信号であってもよい。たとえば、第一の分割データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含んでいてもよい。第一の信号エッジと第二の信号エッジは、第一の分割データ信号によって含まれる第一の組み合わされたデータ・シンボルに対応する第一の時間期間によって分離されてもよく、第二の信号エッジと第三の信号エッジは、第一の分割データ信号によって含まれる第二の組み合わされたデータ・シンボルに対応する第二の時間期間によって分離されてもよい。さらに、第二の分割データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含んでいてもよい。第一の信号エッジと第二の信号エッジは、第二の分割データ信号によって含まれる第一の組み合わされたデータ・シンボルに対応する第一の時間期間によって分離されてもよく、第二の信号エッジと第三の信号エッジは、第二の分割データ信号によって含まれる第二の組み合わされたデータ・シンボルに対応する第二の時間期間によって分離されてもよい。

第一の変換されたデータ信号および第二の変換されたデータ信号は、第一の分割データ信号および第二の分割データ信号内のデータ・シンボルのエッジ間の時間長に対応する出力値を含んでいてもよい。

装置3320は、第一の変換データ信号および第二の変換データ信号に基づいて第一の出力データ・ストリームのデータを決定するように構成された処理回路を含んでいてもよい。さらに、処理回路は、第一の変換データ信号および第二の変換データ信号に基づいて第二の出力データ・ストリームのデータを決定するように構成されてもよい。

たとえば、第一の出力データ・ストリームの第一のデータ・シンボルは、第一の分割データ信号の第一の組み合わされたデータ・シンボルと、第二の分割データ信号の第一の組み合わされたデータ・シンボルとに基づいてもよい。さらに、第二の出力データ・ストリームの第一のデータ・シンボルは、第一の分割データ信号の第二の組み合わされたデータ・シンボルと、第二の分割データ信号の第一の組み合わされたデータ・シンボルとに基づいていてもよい。さらに、第一の出力データ・ストリームの第二のデータ・シンボルは、第一の分割データ信号の第二の組み合わされたデータ・シンボルと、第二の分割データ信号の第二の組み合わされたデータ・シンボルとに基づいてもよい。さらに、第二の出力データ・ストリームの第二のデータ・シンボルは、第一の分割データ信号の第三の組み合わされたデータ・シンボルと、第二の分割データ信号の第二の結合されたシンボルとに基づいていてもよい。

たとえば、処理回路は、少なくとも第二の時間‐デジタル変換器回路3326の現在の出力値から第一の時間‐デジタル変換器回路3324の前の出力値を引くことによって、第一の出力データ・ストリームのデータを決定するように構成されてもよい。代替的または追加的に、処理回路は、第一の時間‐デジタル変換器回路3324の出力値から第二の出力データ・ストリームの前に決定された値を引くことによって、第一の出力データ・ストリームのデータを決定するように構成されてもよい。

たとえば、処理回路は、少なくとも第一の時間‐デジタル変換器回路3324の現在の出力値から第二の時間‐デジタル変換器回路3326の前の出力値を引くことによって、第二の出力データ・ストリームのデータを決定するように構成されてもよい。代替的または追加的に、処理回路は、第二の時間‐デジタル変換器回路3326の出力値から第一の出力データ・ストリームの前に決定された値を引くことによって、第二の出力データ・ストリームのデータを決定するように構成されてもよい。

図33bに示される例については、第一の分割データ信号は、第一の変換データ信号3312と等しくてもよく、第二の分割データ信号は、第二の変換データ信号3314と等しくてもよい。第一の時間‐デジタル変換器回路3324は、3、7、11、13、9、5に等しいシーケンスを表わす値を出力してもよく、第二の時間‐デジタル変換器回路3326は、5、9、13、11、7に等しいシーケンスを表わす値を出力してもよい。

たとえば、第一の出力データ・ストリームの値は、第一の時間‐デジタル変換器回路3324の出力値から第二の出力データ・ストリームの前に決定された値を引くことによって計算されてもよい。たとえば、3が、第一の時間‐デジタル変換器回路3324の出力値であり、第二のデータ・ストリームの直前の決定された値は1であり、よって第一のデータ・ストリームの値は3−1＝2となる。第二のデータ・ストリームの次の値は、第二の時間‐デジタル変換器回路3324の次の出力値から第一のデータ・ストリームの前に決定された値を引くことによって決定されてもよい。たとえば、5が、第二の時間‐デジタル変換器回路3324の次の出力値であり、第一のデータ・ストリームの直前の決定された値は2であったので、第二のデータ・ストリームの次の値は5−2＝3となる。

装置3320のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。装置3320は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

いくつかの例は、図33aに関連して記載される装置によって提供されるような組み合わされた出力データ信号を直接サンプリングする受信機に関する。たとえば、受信機は、入力データ信号に基づいて変換データ信号を生成するように構成された時間‐デジタル変換器回路を含んでいてもよい。入力データ信号は、図33aに関連して説明したように、入力データ信号を生成する送信機から伝送線を通じて送信されてもよい。入力データ信号は、送信機の二つのDTCの二つのDTC入力データ信号を決定するために使用される二つの前述の入力データ・ストリームによって提供されるデータに対応するエッジを含んでいてもよい。受信機の時間‐デジタル変換器回路は、入力データ信号のエッジ間の時間間隔の長さに対応する値を出力してもよい。たとえば、入力データ信号は、第一のタイプの第一の信号エッジと、第二のタイプの第二の信号エッジと、第一のタイプの第三の信号エッジとのシーケンスを含んでいてもよく、第一の信号エッジと第二の信号エッジは、第一のデータ・シンボルに対応する第一の時間期間によって分離され、第二の信号エッジと第三の信号エッジは、第二のデータ・シンボルに対応する第二の時間期間によって分離される。受信機は、時間‐デジタル変換器回路の出力値に基づいて出力データを提供するように構成された復調回路を含むことができる。

図33Bの例では、XOR信号3310は、受信機の時間‐デジタル変換器回路に供給されることになり、時間‐デジタル変換器回路は、m＋1、m＋2、m＋3、m＋4、m＋5、m＋6、m＋7、m＋6、m＋5、m＋4、m＋3、m＋2、m＋1に対応する値のシーケンスを出力してもよい。さらに、受信機の復調回路は、データシーケンス1234567654321を出力してもよい。

受信機のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。受信機は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

いくつかの例は、図33dに関連して記載されるように、データ信号を生成するための装置を備える受信機またはトランシーバに関する。

いくつかの例は、STEP接続を含むデバイスに関する。STEP接続は、図33aに関連して説明したような出力データ信号を生成するための装置と、図33dに関連して説明したようなデータ信号を生成するための装置とを含んでいてもよい。出力データ信号を生成するための装置は、組み合わされた出力データ信号を、データ信号を生成するための装置の分割器回路に、入力データ信号として提供してもよい。

図33eは、一例による、インターリーブされたデータ信号を使用するSTEP接続3330を示す。二つのDTC 3302、3304の出力は、XORゲート3306に供給されて、組み合わされた信号を生成し、事実上、一方のDTC 3302がXOR出力の上昇エッジを生成し、事実上、他方のDTC 3304がXOR下降エッジを生成する。RX側では、信号は、2分割回路（a divide by 2 circuit）3322を通され、2分割回路は、分割信号の二つのストリームを出力する。一つは事実上、上昇エッジによって、一つは下降エッジによって生成される。これは、送信機側の別々のDTCによって生成されたもとの二つの信号を復元しうる。2分割回路3322の二つの出力信号は、二つのTDC 3324、3326に提供される。

受信機は、2分割回路3322を、もとの二つの信号を復元するように実装してもよい。さらに、復元された（受信された）データ・ストリームは、各DTCがもともとデータ信号上に変調したデータ（たとえば、平均周波数を保証するための二つの入力データ・ストリームの和）を計算するために減算されてもよい。この方法は、各DTCのrise2fall〔上昇から下降〕とfall2rise〔下降から上昇〕を別々に測定することにより、各ストリーム上の損傷における相関を維持することを許容しうる。

あるいはまた、受信機は、rise2fallおよびfall2riseを直接サンプリングしてもよく、それにより、各エッジが異なるDTCに由来するため、最終的にはやや低下したノイズ耐性となるものの、データ・ストリームを減算する必要をなくすことを許容しうる。

STEP接続3330のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。STEP接続3330は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図33fは、一例による出力データ信号を生成する方法のフローチャートを示す。方法3380は、第一のデジタル‐時間変換器回路によって第一のDTC入力データ信号に基づいて第一の変換データ信号を生成3382し、第二のデジタル‐時間変換器回路によって第二のDTC入力データ信号に基づいて第二の変換データ信号を生成3384することを含む。さらに、方法3380は、XORまたはXNOR回路によって、第一の変換データ信号および第二の変換データ信号に基づいて、組み合わされた出力データ信号を生成3386することを含む。

方法3380のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。方法3380は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図33gは、一例によるデータ信号を生成する方法のフローチャートを示す。方法3390は、入力データ信号に基づいて第一の分割データ信号を生成3392し、入力データ信号に基づいて第二の分割データ信号を生成3394することを含む。さらに、方法3390は、第一の時間‐デジタル変換器回路によって、第一の分割データ信号に基づいて第一の変換データ信号を生成3396し、第二の時間‐デジタル変換器回路によって、第二の分割データ信号に基づいて第二の変換データ信号を生成することを含む。

方法3390のさらなる詳細および側面が、上記の一つまたは複数の例に関連して触れられている。方法3390は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

いくつかのSTEPシステムでは、たとえば、図34gのSTEPシステム3480について示されるように、TX専用レーンおよびRX専用レーンがある。第一のユニット3482のSTEP送信機は、第一の対の差動伝送線路を通じて、第二のユニット3484のSTEP受信機に接続される。さらに、第二のユニット3484のSTEP送信機は、第二の対の差動伝送線路を通じて、第一のユニット3482のSTEP受信機に接続される。

たとえば、高密度モバイル装置では、AP（アプリケーション・プロセッサ）とRFEM（RFフロントエンド）を接続する多くのSTEPインターフェースがあることがある。同様のシナリオは、複数のSTEPインターフェースを介してCPUがメモリに接続されている場合に生じることがありうる。

しかしながら、（差動であってもよい）STEPレーン／データ・トレースの数は、たとえば、プリント回路基板PCBの制約条件によって制限されることがある。

いくつかの例は、単一レーンを通じた周波数分割多重FDDおよび／または時分割多重TDD STEP動作に関する。たとえば、双方向レーンを用いたI/O（入力／出力）相互接続が実装されてもよい。たとえば、I/O相互接続は、主要チャネルがSTEPシステムによって実装されるFDDを使用してもよく、および／またはI/O相互接続はTDDを使用してもよい。たとえば、動的かつ非常に高速なTXおよびRXスワッピングは、レーンの両方向における最大限の高速HS STEP動作を許容しうる（たとえば、レーン上の各チャネルが、RXまたはTXのいずれかでありうる）。

一例によれば、レーンの数が半分に減らされてもよく、よって、PCB上の相互接続のフットプリントおよびデバイス当たりのI/Oの数を減らすことができる。

I/O相互接続のリンクが対称でないことがある。たとえば、高速RXおよび低速TXが要求されることがあり、またはその逆もありうるが、高速RXおよび高速TXは同時には要求されない。たとえば、モバイル装置では、デバイスが送信しているとき、APは、STEP TXレーンをHS（high speed［高速］）で、STEP RXレーンを非常に低速で（たとえば、ほとんど受け取り確認ACKおよびレジスタ設定のために）使用してもよい。同じモバイル装置において、デバイスがRXモードにあるときは、STEPレーン活動が切り換えられてもよい。HSで動作できるRXおよびTXのためのSTEPレーンがあるものの、これが（同時に）要求される場合はなくてもよい。

いくつかの例によれば、STEPレーンは、双方向レーンに変更されてもよい。各レーンは、HSおよび低レート・データ・ストリームをサポートするオプションを有してもよい。いくつかの例によれば、割り当ては、システム要件に従って動的になされてもよい（たとえば、TXモードまたはRXモード）。

たとえば、双方向STEPレーンを実装するための以下の二つのオプションは、PCB上のフットプリントを半分に低下させることがありうる。FDD（周波数分割多重）が実装されてもよく（たとえば、図34bに示されるように）、および／またはTDD（時分割多重）が実装されてもよい（たとえば、図34eに示されるように）。

図34aは、一例によるデータ信号を生成する装置のブロック図である。装置3400は、送信データ信号を生成するように構成された処理回路3402を含んでいてもよく、送信データ信号は、第一のタイプの第一の信号エッジ（第nの信号エッジ）、第二のタイプの第二の信号エッジ（第n＋1の信号エッジ）、および第一のタイプの第三の信号エッジ（第n＋2の信号エッジ）のシーケンスを含む。第一の信号エッジと第二の信号エッジは、送信データ信号によって含まれる第一のデータ・シンボルに対応する第一の時間期間によって分離される。さらに、第二の信号エッジと第三の信号エッジは、送信データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間によって分離される。さらに、装置3400は、双方向レーンを通じて送信データ信号に基づくデータを送信するように構成された入出力インターフェース3404を含む。さらに、入出力インターフェース3404は、双方向レーンを通じて受信データ信号を受信するように構成される。さらに、処理回路3402は、受信データ信号に基づいて出力データ信号を生成するように構成される。

伝送線路を通じた双方向通信を実装することにより、必要な伝送線路の数を、いくつかの単方向接続の使用と比較して、減らすことができる。

処理回路3402は、入力データ信号に基づいて送信データ信号を生成するように構成されたデジタル‐時間変換器回路を含んでいてもよい。

入出力インターフェース3404は、シングルエンド伝送線路または一対の差動伝送線路を入出力インターフェース3404に接続するための接触インターフェース（たとえば、コネクタまたははんだパッド）を含んでいてもよい。入出力インターフェース3404は、同一のシングルエンド伝送線路または同じ一対の差動伝送線路を通じてデータ信号を送受信するように構成されてもよい。

装置3400は、送信モードまたは受信モードで動作するように構成されてもよい。送信モードは、高いデータレートでのデータ送信を許容してもよく、受信モードは、高いデータレートでのデータの受信を許容してもよい。たとえば、処理回路3402は、装置3400の送信モードにおいて、第一のデータレートで送信データ信号を生成し、第二のデータレートで受信データ信号を受信するように構成されてもよい。装置3400の送信モードにおいては、第一のデータレートは第二のデータレートよりも高くてもよい。たとえば、第一のデータレートは、装置3400の送信モードにおいては、第二のデータレートの5倍より高くてもよい（または10倍より高く、または50倍より高くてもよい）。

さらに、処理回路3402は、装置3400の受信モードにおいて、第三のデータレートで送信データ信号を生成し、第四のデータレートで受信データ信号を受信するように構成されてもよい。装置3400の受信モードにおいては、第一のデータレートは、第二のデータ速度よりも低くてもよい。たとえば、第一のデータレートは、装置3400の受信モードにおいては、第二のデータ速度の10%未満（または5%未満または1%未満）であってもよい。

処理回路3402は、受信データ信号に基づいて出力データ信号を生成するように構成された時間‐デジタル変換器回路を含んでいてもよい。たとえば、受信データ信号に基づくTDC入力データ信号が、出力データ信号を生成するために時間‐デジタル変換器回路に提供されてもよい。TDC入力データ信号は、第一のタイプの第一の信号エッジ（第nの信号エッジ）、第二のタイプの第二の信号エッジ（第n＋1の信号エッジ）、および第一のタイプの第三の信号エッジ（第n＋2の信号エッジ）のシーケンスを含んでいてもよい。第一の信号エッジと第二の信号エッジは、TDC入力データ信号によって含まれる第一のデータ・シンボルに対応する第一の時間期間によって分離されてもよい。さらに、第二の信号エッジと第三の信号エッジは、TDC入力データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間だけ分離されていてもよい。

たとえば、受信データ信号はすでに、パルス幅変調されたベースバンド信号であってもよく、TDC入力データ信号として時間‐デジタル変換器回路に提供されてもよい。あるいはまた、受信データ信号は、高周波信号であってもよく、これは、TDC入力データ信号を得るためにダウンコンバートされてもよい。

たとえば、装置3400は、時分割モードおよび／または周波数分割モードで動作するように構成されてもよい。双方向通信のために、時分割多重もしくは周波数分割多重が、または時分割多重と周波数分割多重が同時に、使用されてもよい。

たとえば、装置3400は、双方向レーン上で、送信時間区間の間にデータを送信し、受信時間区間の間に受信データ信号を受信するように構成されてもよい。送信時間区間および受信時間区間は、時分割多重通信が実装されうるように、重複しないものであってもよい（たとえば、図34eに示されるように）。

送信時間区間は、装置3400の送信モードにおいては、受信時間区間よりも長くてもよい。さらに、送信時間区間は、装置3400の受信モードにおいては、受信時間区間よりも短くてもよい。送信時間区間の長さと受信時間区間の長さの差は、送信時間区間および受信時間区間のうちの長いほうの時間区間の90%より大きくてもよい（または95%より大きくても、または99%より大きくてもよい）。

たとえば、装置3400は、双方向ラインを通じて異なる周波数で同時にデータを送受信するように構成されてもよい。装置3400は、ベースバンド周波数帯でデータを送信してもよく、高周波数帯で受信データ信号を受信してもよく、またはその逆でもよい。ベースバンド周波数帯域および高周波数帯域は、重複しない周波数帯域であってもよい。

たとえば、処理回路3402は、送信データ信号に基づくキャリア信号の変調に基づいて、アップコンバートされた送信データ信号を生成するように構成されたアップコンバージョン回路を含んでいてもよい。さらに、入出力インターフェース3404は、双方向レーンを通じてアップコンバートされた送信データ信号を送信するように構成されてもよい。

たとえば、ベースバンド周波数帯域は、高速リンクのために（たとえば、送信モードでの送信のために）使用されてもよく、高周波帯域は、低速リンクのために（たとえば、送信モードにおける受信のために）使用されてもよい。処理回路3402は、装置3400の送信モードにおける送信のために、送信データ信号を入出力インターフェース3404に提供するように構成されてもよい。入出力インターフェース3404は、装置3400の送信モードにおいて、双方向レーンを通じて送信データ信号を送信してもよい。さらに、処理回路3402は、装置3400の受信モードにおける送信のために、アップコンバートされた送信データ信号を生成し、アップコンバートされた送信データ信号を入出力インターフェース3404に提供するように構成されてもよい。

追加的または代替的に、処理回路3402は、受信データ信号および発振器信号に基づいて（たとえば、それらの信号を混合することによって）ダウンコンバートされた受信データ信号を生成するように構成されたダウンコンバージョン回路を含んでいてもよい。ダウンコンバートされた受信データ信号は、処理回路3402の時間‐デジタル変換器回路に提供されて、ダウンコンバートされた受信データ信号に基づいて出力データ信号を生成してもよい。たとえば、処理回路3402は、装置3400の受信モードにおいては、受信データ信号または受信データ信号のフィルタリングされたバージョンを、TDC入力データ信号として、時間‐デジタル変換器回路に提供するように構成されてもよい。さらに、処理回路3402は、装置3400の送信モードにおいては、ダウンコンバートされた受信データ信号を、TDC入力データ信号として、時間‐デジタル変換器回路に提供するように構成されてもよい。

たとえば、入出力インターフェース3404は、装置の受信モードにおいて、受信データ信号を低域通過フィルタリングして、低域通過フィルタリングされた受信データ信号を得るように構成された低域通過フィルタ・ユニットを含んでいてもよい。追加的または代替的に、入出力インターフェース3404は、装置の送信モードにおいて、受信データ信号を高域通過フィルタリングして、高域通過または帯域通過フィルタリングされた受信データ信号を得るように構成された高域通過または帯域通過フィルタリング・ユニットを含んでいてもよい。

装置3400のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。装置3400は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

いくつかの例は、図34aに関連して言及された装置を含むトランシーバに関する。トランシーバは、別のSTEPトランシーバとの双方向通信のためのSTEPトランシーバであってもよい。

図34bは、一例による、FDDを使うSTEPシステムのブロック図を示す。STEPシステム3410は、一対の差動伝送線3412を通じて第二のSTEPトランシーバ3430に接続された第一のSTEPトランシーバ3420を含む。一対の差動伝送線路3412は、第一のSTEPトランシーバ3420のデュプレクサ3426を第二のSTEPトランシーバ3430のデュプレクサ3436に接続する。第一のSTEPトランシーバ3420は、第一のSTEPトランシーバ3420のデュプレクサ3426に接続された、STEP送信機3422およびSTEP受信機3424を含む。第二のSTEPトランシーバ3430は、第二のSTEPトランシーバ3430のデュプレクサ3436に接続された、STEP送信機3432およびSTEP受信機3434を含む。STEP送信機およびSTEP受信機は、処理回路の一部であってもよく、デュプレクサは、図34aに関連して記載されるようなデータ信号を生成するための装置の入出力インターフェースの一部であってもよい。

図34bは、FDD双方向I/O相互接続の例であってもよい。データの大半は、STEPシステムを用いてBB信号として通されてもよい。このBB信号は、MAC要件に応じてTXまたはRXでありうる。データの比較的小さな部分は、異なる周波数にある第二のチャネルを通過させられてもよい。この第二のチャネルは、シンプルで低電力（非常に低レート）であるように設計されてもよい。このチャネルのデータ変調は、STEPシステムによって、または代替的に、他の種類の変調（たとえば、直交振幅変調QAMまたは直交位相シフトキーイングQPSK）によって生成されてもよい。

STEPシステム3410のさらなる詳細および諸側面は、上述の一つまたは複数の例に関連して触れられている。STEPシステム3410は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図34cは、一例による、FDDを使うSTEPシステムのブロック図を示す。STEPシステム3440は、図34bに示されるSTEPシステムと同様に実装される。しかしながら、第一のSTEPトランシーバ3420は、ベースバンド周波数パルス幅変調信号を送受信するように構成されたSTEP双方向回路3423を含む。さらに、第一のSTEPトランシーバ3420は、高周波信号を送受信するように構成された高周波双方向回路3425を含む。第一のSTEPトランシーバ3420のデュプレクサは、一対の差動伝送線路3412を通じて受信されたベースバンド信号をSTEP双方向回路3423に提供するための低域通過フィルタ3442を含む。さらに、第一のSTEPトランシーバ3420のデュプレクサは、一対の差動伝送線路3412を通じて受信された高周波信号を高周波双方向回路3425に提供するための高域通過フィルタ3444を含む。

同様に、第二のSTEPトランシーバ3430は、ベースバンド周波数パルス幅変調信号を送受信するように構成されたSTEP双方向回路3433を含む。さらに、第二のSTEPトランシーバ3430は、高周波信号を送受信するように構成された高周波双方向回路3435を含む。第二のSTEPトランシーバ3430のデュプレクサは、一対の差動伝送線路3412を通じて受信されたベースバンド信号をSTEP双方向回路3433に提供するための低域通過フィルタ3446を含む。さらに、第二のSTEPトランシーバ3430のデュプレクサは、一対の差動伝送線路3412を通じて受信された高周波信号を高周波双方向回路3435に提供するための高域通過フィルタ3448を含む。

STEPシステム3440のSTEPトランシーバ3420、3430は、それぞれ、ベースバンド周波数帯および高周波数帯でデータを送受信することができてもよい。所望される高速方向に依存して、ベースバンドは、第一のSTEPトランシーバ3420から第二のSTEPトランシーバ3430への、またはその逆の送信のために使用されてもよい。

STEPシステム3440のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。STEPシステム3440は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図34dは、一例による、FDDを用いたSTEPシステムのブロック図を示す。STEPシステム3450は、図34cに示されるSTEPシステムと同様に実装されてもよい。

第一のSTEPトランシーバ3420のSTEP双方向回路は、第一のスイッチ3451を通じてデュプレクサに接続された、STEP送信機3452およびSTEP受信機3453を含む。第一のスイッチ3451は、第一のSTEPトランシーバ3420の送信モードでは、STEP送信機3452をデュプレクサに接続してもよく、第一のSTEPトランシーバ3420の受信モードでは、STEP受信機3453をデュプレクサに接続してもよい。さらに、第一のSTEPトランシーバ3420の高周波双方向回路は、第二のスイッチ3454を通じてデュプレクサに接続された、高周波送信機3455および高周波受信機3456を含む。第二のスイッチ3454は、第一のSTEPトランシーバ3420の受信モードでは高周波送信機3455をデュプレクサに接続してもよく、第一のSTEPトランシーバ3420の送信モードでは高周波受信機3456をデュプレクサに接続してもよい。

第二のSTEPトランシーバ3430のSTEP双方向回路は、第一のスイッチ3461を通じてデュプレクサに接続されたSTEP送信機3462およびSTEP受信機3463を含む。第一のスイッチ3461は、第二のSTEPトランシーバ3430の送信モードではSTEP送信機3462をデュプレクサに接続し、第二のSTEPトランシーバ3430の受信モードではSTEP受信機3463をデュプレクサに接続してもよい。さらに、第二のSTEPトランシーバ3430の高周波双方向回路は、第二のスイッチ3464を通じてデュプレクサに接続された、高周波送信機3465および高周波受信機3466を含む。第二のスイッチ3464は、第二のSTEPトランシーバ3430の受信モードでは高周波送信機3465をデュプレクサに接続し、第二のSTEPトランシーバ3430の送信モードでは高周波受信機3466をデュプレクサに接続してもよい。

STEPシステム3450のさらなる詳細および諸側面が、上記の一つまたは複数の例に関連して触れられている。STEPシステム3450は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図34eは、一例による、TDDを用いたSTEPシステムのブロック図を示す。STEPシステム3470は、一対の差動伝送線3412を通じて第二のSTEPトランシーバ3474に接続された第一のSTEPトランシーバ3471を含む。第一のSTEPトランシーバ3471は、一対の差動伝送線路3412に接続されたSTEP送信機3472およびSTEP受信機3473を含む。第二のSTEPトランシーバ3474は、一対の差動伝送線3412に接続された、STEP送信機3475およびSTEP受信機3476を含む。STEP送信機およびSTEP受信機は処理回路の一部であってもよく、一対の差動伝送線3412への接続は、図34aに関連して説明されるような、データ信号を生成するための装置の入出力インターフェースを通じて実装されてもよい。

たとえば、第一のチャネルを表わす長い時間スロットが、第一のSTEPトランシーバ3471から第二のSTEPトランシーバ3474へのデータ送信のために使用されてもよく、第二のチャネルを表わす短い時間スロットが、第二のSTEPトランシーバ3474から第一のSTEPトランシーバ3471へのデータ送信に使用されてもよく、またはその逆でもよい。

図34eは、双方向I/O相互接続のTDD実装の例でありうる。この場合、異なる時間スロットにおいえアクティブである二つのチャネルが生成されてもよい。データの大半はチャンネル#1（これはMACによって設定されるところによりRXまたはTXであることができる）を通されてもよく、データの小さな部分はチャンネル#2を通されてもよい。チャンネル#2のレートが下げられるため、チャンネル#1のBAUDを非常に高く保つことができる。

STEPシステム3470のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。STEPシステム3470は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図34fは、一例による出力データ生成方法のフローチャートを示す。方法3490は、送信データ信号を生成することを含み、該送信データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、送信データ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、送信データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間だけ分離される。さらに、方法3490は、双方向レーンを通じて送信データ信号に基づくデータを送信3492し、双方向レーンを通じて受信データ信号を受信3494することを含む。さらに、この方法は、受信データ信号に基づいて出力データ信号を生成3496することを含む。

方法3490のさらなる詳細および諸側面が、上記の一つまたは複数の例に関連して触れられている。方法3490は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な的特徴を含んでいてもよい。

いくつかの例は、スペクトル再利用のある直交STEP変調に関する。たとえば、I/O相互接続BAUDを、STEPインターフェースを介して通信するデバイス間のレーン数を増すことなく、増加させることができる。たとえば、CPUとメモリのような周辺装置との間のI/O接続によって、使用されてもよい。ここで、BAUDは1秒当たり数テラビットのオーダーであってもよい。この種のシステムでは、I/O相互接続は、I/Oレーンの数および電力によって制限されうる。以下に記載される例は、レーン数を増加させることなく、レートを2倍（または2倍以上）にすることができる。

いくつかの例によれば、データ生成（DTC）およびデータ受信（TDC）としてSTEPシステムを用いて単一レーン上で複数のデータ・ストリームを渡すことが実現可能になる。独立したデータ・ストリームは、ベースバンドBB信号（DC付近）として、および同じ周波数帯を利用する一つまたは複数の直交キャリア周波数として、同時に送信および受信されてもよい。

これらの例は、帯域通過信号を扱う他のI/Q送信機および受信機システムとは異なる。それらのシステムでは、IおよびQデータ・ストリームは、複素ベースバンド信号から生成されうる。また、I/Q信号は、DACを使用して生成され、ADCを使用して受信されてもよい。

帯域通過信号S（t）は、下記によって特徴付けられてもよい。

I（t）は同相振幅であってもよく、Q（t）は直交振幅であってもよく、tは時間であってもよく、ω_cは2πf_cに等しくてもよく、f_cはキャリア信号の周波数であってもよい。

たとえば、CPUとメモリ／グラフィックスとの間の短い相互接続のような高品質レーンでは、単一レーンは、同じ周波数帯を利用して複数のSTEPデータ・ストリームを搬送してもよい。

図35aは、一例によるデータ信号を生成する装置のブロック図を示している。装置3500は、（第一の）入力データ信号に基づいて（第一の）DTCデータ信号を生成するように構成されたデジタル‐時間変換器回路3502を含む。DTCデータ信号は、第一のタイプの第一の信号エッジ（第nの信号エッジ）、第二のタイプの第二の信号エッジ（第n＋1の信号エッジ）、および第一のタイプの第三の信号エッジ（第n＋2の信号エッジ）のシーケンスを含む。第一の信号エッジと第二の信号エッジは、入力データ信号によって含まれる第一のデータ・シンボルに対応する第一の時間期間によって分離される。さらに、第二の信号エッジと第三の信号エッジは、入力データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間によって分離される。さらに、装置3500は、キャリア信号を使用したDTCデータ信号のアップコンバージョンによって（第一の）アップコンバートされたデータ信号を生成するように構成されたアップコンバージョン回路3504を含む。

パルス幅変調データ信号をアップコンバートすることによって、ベースバンドとは異なる周波数帯域がデータの伝送に使用されることができる。このようにして、ベースバンドおよび一つまたは複数の他の周波数帯域がデータ伝送に使用される場合、データレートは有意に増加されうる。

DTCデータ信号および入力データ信号はデジタル信号であってもよい。アップコンバートされたデータ信号はアナログ信号であってもよい。

入力データ信号は、デジタル値（たとえば、データ・シンボル）のシーケンスを含んでいてもよく、デジタル‐時間変換器回路3502は、入力データ信号のデジタル値に対応する時間に信号エッジを有するDTCデータ信号を生成してもよい。

装置3500は、キャリア信号を生成するように構成されたキャリア信号発生器を含んでいてもよい。キャリア信号発生器は、位相ロックループPLL、デジタル位相ロックループDPLL、および／または水晶発振器をキャリア信号を生成するために含んでいてもよい。キャリア信号は、10GHzより大きい（または15GHzより大きい、または20GHzより大きい）周波数を有してもよい。結果として、アップコンバートされたデータ信号は、キャリア信号の周波数によって決定される高周波帯を使用する高周波信号であってもよい。キャリア信号は、周期的信号（たとえば、正弦信号または余弦信号）であってもよい。

アップコンバージョン回路3504は、DTCデータ信号をキャリア信号と混合することによって、アップコンバートされたデータ信号を生成するように構成されたミキサーを含んでいてもよい。あるいはまた、アップコンバージョン回路3504は、DTCデータ信号およびキャリア信号に基づいて、アップコンバートされたデータ信号を生成するように構成された無線周波数デジタル‐アナログ変換器を含んでいてもよい。

装置3500は、少なくとも一つの伝送線路に接続されるように構成された出力インターフェースを含んでいてもよい。伝送線路は、シングルエンド伝送線路であってもよいし、一対の差動伝送線路の伝送線路であってもよい。

装置3500は、第二の入力データ信号に基づいて第二のDTCデータ信号を生成するように構成された第二のデジタル‐時間変換器回路を含んでいてもよい。第二のDTCデータ信号は、第一のタイプの第一の信号エッジ（第mの信号エッジ）、第二のタイプの第二の信号エッジ（第m＋1の信号エッジ）、および第一のタイプの第三の信号エッジ（第m＋2の信号エッジ）のシーケンスを含んでいてもよい。第一の信号エッジと第二の信号エッジは、第二の入力データ信号によって含まれる第一のデータ・シンボルに対応する第一の時間期間によって分離されてもよい。さらに、第二の信号エッジと第三の信号エッジは、第二の入力データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間だけ分離されてもよい。

装置3500および／または装置3500の出力インターフェースは、アップコンバートされたデータ信号および第二のDTCデータ信号の組み合わせに基づいて出力データ信号を生成するように構成されてもよい。出力データ信号は、ベースバンド内および高周波帯域内に信号成分を含んでいてもよい。出力データ信号は、受信機に送信するために伝送線路に提供されてもよい。よって、装置3500は、入力データ信号によって含まれるデータおよび第二の入力データ信号によって含まれるデータを、同じレーン（たとえば、シングルエンドの線路または一対の差動線路の線路）を通じて送信するように構成されてもよい。

第二のDTCデータ信号は、0Hzから30GHzまで（または20GHzまで、または10GHzまで）広がりうるベースバンド周波数範囲を使用してもよい。第二のDTCデータ信号の最大周波数は、30GHz未満（または20GHz未満、または10GHz未満）であってもよい。アップコンバートされたデータ信号によって使用される周波数範囲は、第二のDTCデータ信号によって使用される周波数範囲よりも高い周波数に位置されてもよい。

さらに、装置3500は、直交キャリアを用いて別の高周波データ信号を生成することによって、（第一の）アップコンバートされたデータ信号の周波数範囲を2回使用してもよい。たとえば、装置3500は、さらなる（たとえば、第三の）入力データ信号に基づいてさらなる（たとえば、第三の）DTCデータ信号を生成するように構成されたさらなる（たとえば、第三の）デジタル‐時間変換器回路をさらに含んでいてもよい。さらなるDTCデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含んでいてもよい。第一の信号エッジと第二の信号エッジは、さらなる入力データ信号によって含まれる第一のデータ・シンボルに対応する第一の時間期間によって分離されてもよい。さらに、第二の信号エッジと第三の信号エッジは、さらなる入力データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間によって分離されてもよい。さらに、装置は、前記さらなるDTCデータ信号に基づくさらなる（たとえば第二の）キャリア信号の変調に基づいて、さらなる（たとえば第二の）アップコンバートされたデータ信号を生成するように構成されたさらなる（たとえば第二の）アップコンバージョン回路を含んでいてもよい。（第一の）キャリア信号およびさらなる（第二の）キャリア信号は、直交キャリア信号であってもよい。

たとえば、第一のキャリア信号および第二のキャリア信号は、同じ周波数であるが、180°の位相シフトを含んでいてもよい（たとえば、sin信号およびcos信号）。結果として、（第一の）アップコンバートされたデータ信号によって使用される周波数範囲の少なくとも一部は、前記さらなる（第二の）アップコンバートされたデータ信号によって使用される周波数範囲の少なくとも一部と同じ周波数に位置していてもよい。

装置3500および／または装置3500の出力インターフェースは、（第一の）アップコンバートされたデータ信号およびさらなる（第二の）アップコンバートされたデータ信号の組み合わせに基づいて出力データ信号を生成するように構成されてもよい。出力データ信号は、受信機に送信するために伝送線路に提供されてもよい。換言すれば、装置3500は、同じレーン（たとえば、シングルエンドの線路または一対の差動線路の線路）を通じて、入力データ信号に含まれるデータおよびさらなる（たとえば、第三の）入力データ信号に含まれるデータを送信するように構成されてもよい。

図35bは、ベースバンドBBおよびキャリア周波数f_C周辺における単一レーンを通じた三つのSTEPストリームの概略的な帯域図の例を示す（たとえば、追加のキャリア周波数を通じてより多くのストリームが通されてもよい）。

装置3500のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。装置3500は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

いくつかの例は、図35aに関連して触れられる装置を含む送信機またはトランシーバに関する。送信機またはトランシーバは、STEP受信機にデータを送信するためのSTEP送信機またはSTEPトランシーバであってもよい。

図35cは、一例によるデータ信号を生成する装置のブロック図である。装置3510は、入力データ信号および（第一の）発振器信号に基づいて（第一の）ダウンコンバートされたデータ信号を生成するように構成されたダウンコンバージョン回路3512を含む。さらに、装置3510は、ダウンコンバートされたデータ信号に基づいてTDCデータ信号を生成するように構成された時間‐デジタル変換器回路3514を含む。ダウンコンバートされたデータ信号は、第一のタイプの第一の信号エッジ（第nの信号エッジ）、第二のタイプの第二の信号エッジ（第n＋1の信号エッジ）、および第一のタイプの第三の信号エッジ（第nの＋2の信号エッジ）のシーケンスを含む。第一の信号エッジと第二の信号エッジは、ダウンコンバートされたデータ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間によって分離される。さらに、第二の信号エッジと第三の信号エッジは、ダウンコンバートされたデータ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間によって分離される。

装置3500は、少なくとも一つの伝送線路に接続されている、または接続されるように構成されている入力インターフェースを含んでいてもよい。伝送線路は、シングルエンドの伝送線路であってもよいし、または一対の差動伝送線路の伝送線路であってもよい。入力データ信号は、伝送線路を通じて受信されてもよい。

入力データ信号は、一つまたは複数の周波数帯域において信号部分（データ信号）を含んでいてもよい。装置3500および／または入力インターフェースは、ノイズまたは他のデータ信号から一つまたは複数のデータ信号を分離するための一つまたは複数のフィルタを含んでいてもよい。

たとえば、装置3500および／または入力インターフェースは、入力データ信号をフィルタリングして（高域通過または帯域通過）フィルタリングされた入力データ信号を得るように構成された高域通過または帯域通過フィルタを含んでいてもよい。ダウンコンバージョン回路3512は、フィルタリングされた入力データ信号および発振器信号に基づいてダウンコンバートされたデータ信号を生成するように構成されてもよい。高域通過または帯域通過フィルタの下側カットオフ周波数は、10GHzより高くてもよい（または20GHz、または30GHzより高くてもよい）。

たとえば、ダウンコンバージョン回路3512は、発振器信号と入力データ信号またはフィルタリングされた入力データ信号とを混合して、ダウンコンバートされたデータ信号を得るように構成されたミキサー回路を含んでいてもよい。

装置3500は、発振器信号（たとえば、局部発振器信号）を生成するように構成された発振器信号発生器を含んでいてもよい。発振器信号発生器は、クロック回復回路、位相ロックループPLL、デジタル位相ロックループDPLL、および／または水晶発振器をキャリア信号を発生するために含んでいてもよい。発振器信号は、10GHzより大きい（または15GHzより大きい、または20GHzより大きい）周波数を有してもよい。結果として、入力データ信号は少なくとも、発振器信号の周波数に対応する高周波数信号部分を、高周波数帯域内に含んでいてもよい。

高周波部分に加えて、入力データ信号は、ベースバンド周波数帯域内の別のデータ信号部分を含んでいてもよい。たとえば、装置3510は、入力データ信号に基づいて第二のTDCデータ信号を生成するように構成された第二の時間‐デジタル変換器回路を含んでいてもよい。さらに、装置3500および／または入力インターフェースは、入力データ信号をフィルタリングして低域通過フィルタリングされた入力データ信号を得るように構成された低域通過フィルタを含んでいてもよい。第二の時間‐デジタル変換器回路は、低域通過フィルタリングされた入力データ信号の時間‐デジタル変換に基づいて第二のTDCデータ信号を生成するように構成されてもよい。低域通過フィルタリングされた入力データ信号は、第一のタイプの第一の信号エッジ（第mの信号エッジ）、第二のタイプの第二の信号エッジ（第m＋1の信号エッジ）、および第一のタイプの第三の信号エッジ（第m＋2の信号エッジ）のシーケンスを含んでいてもよい。第一の信号エッジと第二の信号エッジは、低域通過フィルタリングされた入力データ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間によって分離されてもよい。さらに、第二の信号エッジと第三の信号エッジは、低域通過フィルタリングされた入力データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間によって分離されてもよい。

低域通過フィルタリングされた入力データ信号は、0Hzから30GHzまで（または20GHzまで、または10GHzまで）広がりうるベースバンド周波数範囲内の信号部分を含んでいてもよい。低域通過フィルタリングされた入力データ信号の最大周波数は、30GHz未満（または20GHz未満、または10GHz未満）であってもよい。高域通過または帯域通過フィルタリングされた入力データ信号によって使用される周波数範囲は、低域通過フィルタリングされた入力データ信号によって使用される周波数範囲よりも高い周波数に位置されてもよい。たとえば、低域通過フィルタの上限カットオフ周波数は、30GHz未満（または20GHz未満、または10GHz未満）であってもよい。

さらに、装置3510は、直交発振器信号を用いて別のダウンコンバートされたデータ信号を生成することによって、高域通過または帯域通過フィルタリングされた入力データ信号の周波数範囲を2回使用してもよい。たとえば、装置3510は、入力データ信号およびさらなる（第二の）発振器信号に基づいてさらなる（第二の）ダウンコンバートされたデータ信号を生成するように構成されたさらなる（第二の）ダウンコンバート回路をさらに含んでいてもよい。たとえば、高域通過または帯域通過フィルタリングされた入力データ信号は、さらなる（第二の）ダウンコンバートされたデータ信号を得るために、前記さらなる発振器信号と混合されてもよい。さらに、装置3510は、さらなるダウンコンバートされたデータ信号に基づいてさらなる（たとえば、第三の）TDCデータ信号を生成するように構成されたさらなる（たとえば、第三の）時間‐デジタル変換器回路を含んでいてもよい。さらなるダウンコンバートされたデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含んでいてもよい。第一の信号エッジと第二の信号エッジは、さらなるダウンコンバートされたデータ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間によって分離されてもよい。さらに、第二の信号エッジと第三の信号エッジは、さらなるダウンコンバートされたデータ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間によって分離されてもよい。加えて、（第一の）発振器信号およびさらなる（第二の）発振器信号は、直交発振器信号であってもよい。

たとえば、第一の発振器信号および第二の発振器信号は、同じ周波数であるが、180°の位相シフトを含んでいてもよい（たとえば、sin信号およびcos信号）。結果として、（第一の）TDCデータ信号に含まれるデータの伝送に使用される周波数範囲の少なくとも一部は、前記さらなる（たとえば、第三の）TDCデータ信号に含まれるデータの伝送に使用される周波数範囲の少なくとも一部と同じ周波数に位置していてもよい。

装置3510のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。装置3510は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

いくつかの例は、図35cに関連して記載された装置を含む受信機またはトランシーバに関する。受信機またはトランシーバは、STEP送信機からデータを受信するためのSTEP受信機またはSTEPトランシーバであってもよい。

図35dは、一例による、単一レーンおよび単一キャリアを通じて直交STEPストリームを使用するSTEPシステムのブロック図を示す。STEPシステム3530は、伝送線路3540（たとえば、シングルエンドの伝送線路または一対の差動伝送線路の伝送線路）を通じてSTEP受信機3541に接続されたSTEP送信機3531を含む。STEP送信機3531は、第一のDTCデータ信号D[n]を第一のミキサー3533に提供するように構成された第一のDTC 3532を含む。さらに、STEP送信機3531は、第二のDTCデータ信号P[n]を第二のミキサー3535に提供するように構成された第二のDTC 3534を含む。さらに、STEP送信機3531は、第一の発振器信号（たとえば、cos（2*pi*fc*t））を第一のミキサー3533に提供し、第二の発振器信号（たとえば、sin（2*pi*fc*t））を第二のミキサー3535に提供するように構成された送信機発振器3536（たとえば、PLL）を含む。第一のミキサー3533は、第一のDTCデータ信号を第一の発振器信号と混合して、第一のアップコンバートされたデータ信号を得るように構成されてもよい。第二のミキサー3535は、第二のDTCデータ信号を第二の発振器信号と混合して、第二のアップコンバートされたデータ信号を得るように構成されてもよい。さらに、STEP送信機3531は、第一のアップコンバートされたデータ信号と第二のアップコンバートされたデータ信号とを組み合わせて（たとえば、加算または合計して）、出力データ信号を得るように構成された組み合わせ器3537を含む。出力データ信号は、STEP受信機3541へ伝送するために伝送線路3540に提供される。

STEP受信機3541は、STEP受信機3541の第一のミキサー3543に第一の入力データ信号を、STEP受信機3541の第二のミキサー3545に第二の入力データ信号を提供するように構成された信号プロバイダー3547（たとえば、単純なライン分割またはより複雑な回路を有するノード）を含む。さらに、STEP受信機3541は、第一の発振器信号（たとえば、cos（2*pi*fc*t＋teta3））を第一のミキサー3543に、第二の、直交する発振器信号（たとえば、sin（2*pi*fc*t＋teta4））を、STEP受信機3541の位相較正ユニット3539を通じて第二のミキサー3545に提供するように構成された受信機発振器3546（たとえば、PLL）を含む。位相較正ユニット3539は、第一の発振器信号および第二の発振器信号の位相を調整するように構成されてもよい。第一のミキサー3543は、第一の入力データ信号と第一の発振器信号とを混合して、第一のダウンコンバートされたデータ信号D'[n]を得るように構成される。第二のミキサー3545は、第二の入力データ信号と第二の発振器信号とを混合して、第二のダウンコンバートされたデータ信号P'[n]を得るように構成される。

第一のミキサー3543は、第一のダウンコンバートされたデータ信号D'[n]を第一の低域通過フィルタ3548に提供する。第一の低域通過フィルタ3548は、第一のダウンコンバートされたデータ信号D'[n]をフィルタリングし、第一の低域通過フィルタリングされたダウンコンバートされたデータ信号をSTEP受信機3541の第一のTDC 3542に提供する。第一のTDC 3542は、第一の低域通過フィルタリングされたダウンコンバートされたデータ信号に基づいて第一のTDCデータ信号を生成する。第二のミキサー3545は、第二のダウンコンバートされたデータ信号P'[n]を第二の低域通過フィルタ3549に提供する。第二の低域通過フィルタ3549は、第二のダウンコンバートされたデータ信号P'[n]をフィルタリングし、第二の低域通過フィルタリングされたダウンコンバートされたデータ信号をSTEP受信機3541の第二のTDC 3544に提供する。第二のTDC 3544は、第二の低域通過フィルタリングされたダウンコンバートされたデータ信号に基づいて第二のTDCデータ信号を生成する。

図35dに示される例は、同じ周波数上で複数ストリームを通過させ、受信機内でそれらを分離するために直交信号を使用する。提案される直交関数は、たとえば正弦関数と余弦関数である。たとえば、これらの関数を直交に保つために、TXアップコンバージョンとRXダウンコンバージョンとの間の位相マッチングを確実にするアナログ補正が行なわれてもよい。

STEP RXは、TDCを使って各データ・ストリームについて判定を実行しているので、RXにおける位相較正は、アナログ領域において実行されうる。これは、I/Qデータが二つのADCによってサンプリングされ、判定がデジタル領域の複素I/Qデータに対してなされる他のI/Q変調とは異なることがある（たとえば、I/Qミスマッチ・エラー補正を許容する）。

図35dは、下記のように、単一レーンおよび単一キャリア上の二つの直交STEPストリームを示しうる。

較正および高周波のフィルタリング後は次のようになる（たとえば、倍にされた周波数は非常に高い値になる）：

第二のブランチに対しても同じことがなされてもよい。

S_TXはSTEP送信機3531の出力データ信号であってもよく、S_{RX_D}は第一のダウンコンバートされたデータ信号であってもよく、S_{RX_P}は第二のダウンコンバートされたデータ信号であってもよく、D[n]は第一のDTCデータ信号であってもよく、P[n]は第二のDTCデータ信号であってもよく、tは時間であってもよく、f_cはSTEP送信機3531およびSTEP受信機3541の第一の発振器信号および第二の発振器信号の周波数であってもよく、φ₁は第一の発振器信号の位相であってもよく、φ₂は第二の発振器信号の位相であってもよく、φ₃はSTEP受信機3541の第一の発振器信号の位相であってもよい。

受信されるIブランチとQブランチとの間の低いI/Qミスマッチを要求しうる他のI/Qトランシーバとは異なり、いくつかの例は、送信および受信される周波数および位相の間のマッチングを要求することがある（たとえば、コヒーレントSTEPシステム）。

STEPシステム3530のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。STEPシステム3530は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図35eは、一例による、単一伝送線路上での伝送のための、ベースバンドSTEPストリームおよび高周波STEPストリームを用いたSTEPシステムのブロック図を示す。STEPシステム3550は、図35dに関連して記載されるSTEPシステムと同様に実装されてもよい。しかしながら、STEPシステム3550は、第二の、直交する高周波データ信号の代わりに、ベースバンド・データ信号を提供してもよい。

STEP送信機3531は、第二の入力データ信号に基づいてベースバンドDTCデータ信号を生成するように構成された第二のDTC 3552を含む。さらに、STEP送信機3531は、第一のアップコンバートされたデータ信号とベースバンドDTCデータ信号とを組み合わせて（たとえば、加算または合計して）出力データ信号を得るように構成された組み合わせ器3554を含む。出力データ信号は、STEP受信機3541への伝送のために伝送線路3540に提供される。

さらに、STEP受信機3541は、第一の入力データ信号をSTEP受信機3541の第一のミキサー3543に、第二の入力データ信号をSTEP受信機3541の第二の低域通過フィルタ3557に提供するように構成された入力インターフェース3558とを含む。第二の低域通過フィルタは、第二の入力データ信号をフィルタリングして、ベースバンド入力データ信号を得てもよい。さらに、STEP受信機3541は、ベースバンド入力データ信号に基づいて第二のTDCデータ信号を生成するように構成された第二のTDC 3556を含む。

STEPシステム3550のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられている。STEPシステム3550は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図35fは、一例による、単一の伝送線路上での伝送のためのベースバンドSTEPストリームおよび直交する高周波STEPストリームを用いたSTEPシステムのブロック図を示す。STEPシステム3560は、図35dに関連して記載されるSTEPシステムと、図35eに関連して記載されるSTEPシステムとの組み合わせに基づいて実装されてもよい。

STEP送信機3531は、図35dに関連して記載されるように、第一のDTC 3532を有する第一の信号経路と、第二のDTC 3534を有する第二の信号経路とを含む。さらに、STEP送信機3531は、第二のDTCについて図35eに関連して記載されるような、第三のDTC 3552を有する第三の信号経路を含む。さらに、STEP送信機3531は、STEP送信機3531の組み合わせ器について図35dに関連して記載されるような、第一の組み合わせ器3537を備える。さらに、STEP送信機3531は、第一の組み合わせ器3537の出力信号と、第三のDTC 3552によって提供されるベースバンドDTCデータ信号とを組み合わせて（たとえば、加算または合計して）出力データ信号を得るように構成された第二の組み合わせ器3554を含む。出力データ信号は、STEP受信機3541への伝送のために伝送線路3540に提供される。

STEP受信機3541は、図35dに関連して説明されるように、第一のTDC 3542を有する第一の信号経路と、第二のTDC 3544を有する第二の信号経路とを備える。さらに、STEP受信機3541は、第二のTDCについて図35eに関連して記載されるような第三のTDC 3556を有する第三の信号経路を備える。さらに、STEP受信機3541は、信号プロバイダー3547に高周波入力データ信号を提供し、第三のTDC 3556にベースバンド入力データ信号を提供するように構成されたデュプレクサ3562を含む。

STEP送信機3531およびSTEP受信機3541の三つの信号経路は、三つのSTEPデータ・ストリーム（たとえば、それぞれが24GbpsのBAUDをもつ）を処理することができてもよい。

STEPシステム3560のさらなる詳細および諸側面が、上述の一つまたは複数の例に関連して触れられる。STEPシステム3560は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

いくつかの例は、各レーン上の複数のストリームを使用するマルチレーン相互接続システムに関していてもよい。TXデータ生成のためにDTCを使い、およびRXデータ受信のためにTDCを使って、直交するアップコンバージョンおよびダウンコンバージョンが実装されてもよい。直交データ・ストリーム分離のためのTXおよびRX周波数および位相マッチングは、STEPシステムを使用して実装されてもよい。直交データ・ストリーム分離のためのTXおよびRX周波数および位相マッチングは、コスト関数としてビット誤り率BER測定を用いて実装されてもよい。マルチストリームSTEPシステムは、BB信号および直交キャリアを使用してもよい。RX側でのキャリア生成、TXからRXへのキャリアの通過、またはTXからRXへの参照信号の通過が実装されてもよい。データの生成または受信のために、ADCまたはDACのない直交トランシーバが有効にされてもよい。

図35gは、一例による出力データ生成方法のフローチャートを示す。方法3580は、デジタル‐時間変換器回路によって入力データ信号に基づいてDTCデータ信号を生成3582することを含んでいてもよい。DTCデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、入力データ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間だけ分離される。第二の信号エッジと第三の信号エッジは、入力データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間だけ分離される。さらに、方法3580は、DTCデータ信号に基づくキャリア信号の変調に基づいて、アップコンバートされたデータ信号を生成3584することを含む。

方法3580のさらなる詳細および諸側面が、上記の一つまたは複数の例に関連して触れられている。方法3580は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

図35hは、一例による出力データ生成方法のフローチャートを示す。方法3590は、入力データ信号および発振器信号に基づいて、ダウンコンバートされたデータ信号を生成3892することを含む。さらに、方法3590は、時間‐デジタル変換器回路によって、ダウンコンバートされたデータ信号に基づいて、TDCデータ信号を生成3594することを含む。ダウンコンバートされたデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジと第二の信号エッジは、ダウンコンバートされたデータ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間だけ分離される。第二の信号エッジと第三の信号エッジは、ダウンコンバートされたデータ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間だけ分離される。

方法3590のさらなる詳細および諸側面が、上記の一つまたは複数の例に関連して触れられている。方法3590は、上記または下記の一つまたは複数の例に対応する一つまたは複数の追加的な任意的な特徴を含んでいてもよい。

前述の諸段落は、高速相互接続を実施するための例に関するが、図36〜図40は下記において、そのコンポーネントまたはパラメータのいくつかを較正することによって、相互接続のパフォーマンスを向上させることを許容する例を説明する。

たとえば、STEP相互接続は、データ・シンボルに関連する時間期間の正確な長さを送受信することに基づく。前述の諸例は、各受信シンボルの長さをいかにして正確に測定しうるかを示す。しかしながら、ジッタは、時間期間の測定の、よって、シンボルの決定の品質を損ない、データ誤りを引き起こす可能性がある。ジッタの影響を減らすことが望まれることがありうる。

図36aは、伝送リンク3602の二つの伝送線路を介して差動的に受信されたデータ信号についての適応回路の例を示す。適応回路3600は、第一の伝送線3602aについての入力3604aと、第二の伝送線3602bについての入力3604bと、第一の伝送線3602aについての出力3606aと、第二の伝送線3602bについての出力3606bとを備える。第一の抵抗性素子3608aが、第一の伝送線路3602aについての入力3604aと第一の伝送線路についての出力3606aとの間に結合される。第二の抵抗性素子3608bが、第二の伝送線路についての入力3604bと第二の伝送線路についての出力3606bとの間に結合される。

適応回路3600内では、第一の抵抗性素子3608aおよび第二の抵抗性素子3608bは、伝送線路に減衰を加える。

図36aの例は、入力とそれぞれ第一および第二の抵抗性素子との間で、第一の伝送線と第二の伝送線との間に結合された任意的な第三の抵抗性素子3610をさらに開示する。任意的な第四の抵抗素子3612が、出力とそれぞれ第一および第二の抵抗性素子との間で、第一の伝送線路と第二の伝送線路との間に結合される。

適応回路3600をSTEP相互接続の伝送リンク内で、たとえば、STEP受信機の入力の前で、またはSTEP受信機の第一の信号処理段として、使用することにより、第一の抵抗性素子3608aおよび第二の抵抗性素子3608bを選択することを許容でき、それにより、信号の追加的な減衰を導入しつつも、データ信号内の信号エッジのジッタが低減される。たとえば、受信機への入力の際の反射が、ジッタへの主要な寄与の一つであることがあり、その結果、伝送線上の、低下した振幅をもつ反射信号を生じ、これは、伝送線上のデータ信号に加わって、ジッタに変換される（AM‐PM（AM to PM）とも称される）。

従来の高速インターフェースに合わせて仕立てられたアプローチではしばしば要求される伝送線路上のデータ信号の振幅が維持されることを保証する必要なく、ジッタの低減が低コストで達成されうる。適応回路の例によって適切な量の減衰を導入することによって、線路マッチングと加法的ノイズの抑制との間の予期されなかったトレードオフを用いてジッタを最小化することができる。換言すれば、たとえ受信機の入力におけるデータ信号の信号対雑音比が減衰の導入によって劣化するとしても、同時に反射が、相互リンクの全体的なビット誤り率の増加に帰結する程度、減衰されることがありうる。

STEP相互リンクは、他の高速相互接続と同様に、反射に対して敏感である（S11＝−20dBでも、いくらかの劣化を生じることがある）。図36a〜36fは、（データ信号の減衰を導入する）適応的であり損失のあるマッチング・ネットワークを使用するジッタ最小化の方法を示す。一例では、適応回路は、本質的に、熱雑音および1/f雑音のような他のジッタ寄与要因が支配的になるまで、反射レベルを最小化する（これを図36dに示す）適応減衰器によって構成されてもよい。最終的に他の手段により考慮されるべき他のジッタ源は、送信機内のPLL位相雑音およびシンボル間干渉（Inter Symbol Interference、ISI）でありうる。

一定の、非適応的な、損失のないマッチング・ネットワーク〔整合ネットワーク〕によって反射を最小化しようとする従来のアプローチと比較して、適応回路の例は、有意な追加的な回路および／または電力消費なしに、少ない労力で、相互リンクの品質を高めうる。たとえば、一般的な高速デジタル振幅変調リンクでは、スペクトル内容が高いので、損失のあるマッチング・ネットワークはリンク品質を劣化させ、そのため反射はしばしば、電力ハングリーな判定帰還等化器（Decision Feedback Equalizer、DFE）によって緩和される。

適応回路のいくつかの例においては、第一の抵抗性素子および第二の抵抗性素子の抵抗率は調整可能であり、それが相互リンクの品質の較正を許容する。較正によって適切な減衰レベルを決定する方法の例が、下記で、図36cに示される。

一例では、第一の抵抗性素子および第二の抵抗性素子の抵抗率（減衰を生じる）は、同一の諸値に調整される。さらなる例は、たとえば、伝送線路上の不均衡を考慮するために、抵抗率を独立して調整してもよい。

さらなる例では、第三の抵抗性素子および第四の抵抗性素子の抵抗率も調整可能であってもよく、それは、減衰を増加させながら伝送リンク3602のインピーダンスを維持することを許容しうる。いくつかの例によれば、第三の抵抗性素子および第四の抵抗性素子の抵抗率は、同一の値に調整される。

要約すると、図36aの適応回路は、エネルギーを吸収し、RXからTXへの戻りエネルギーを低減する減衰器として構成される抵抗器に基づくマッチング・ネットワークを構成する。すなわち、図36dに示されるように、信号経路内で追加的な減衰が意図的に受け入れられる。STEPは主にタイミング誤差に敏感なので、これは許容可能でありうる。

図36aは、抵抗性素子の例として抵抗器を示しているが、さらなる例は、伝送線路3602aおよび3602b上のデータ信号の減衰を引き起こす、適応回路内の他のコンポーネントを使用してもよい。適応回路の他の例の中で使用されるさらなるコンポーネントは、たとえば、可変または一定のキャパシタンスまたはインダクタンスを示しうる。

図36bは、二つの伝送線路を介して差動的に伝送されるデータ信号のための受信機3620内の適応回路3600の適用を示す。受信機3620は、第一の伝送線3624aおよび第二の伝送線3624bのためのデータ入力3622を含む。増幅回路3626は、第一の伝送線3624a上および第二の伝送線3624b上の信号の差に依存して出力信号3628を生成するように構成される。図36aの適応回路3600は、データ入力3622と増幅回路3626との間に結合され、増幅回路3626によって生成される出力信号3628上のジッタの負の影響を軽減することを許容する。

図36cは、減衰レベルを決定するための方法の一例のフローチャートを示す。減衰レベルの決定は、下記で、図36aに示されるような適応回路について論じられる。しかしながら、さらなる例は、本方法を、他のマッチング回路と一緒に使用してもよい。図36aの減衰回路については、Z0が所望のトレース・インピーダンス（たとえば、差動対、すなわち、二つの伝送線路を含む伝送リンクについて100Ω）であることを考慮して、減衰は、下記の式に基づいて変えられてもよい。Aは減衰を示し、これは1より大きい。下記の式において、第一の抵抗性素子3608aおよび第二の抵抗性素子3608bの抵抗率は、合同して同一の値R1に調整され、第三の抵抗性素子3608aおよび第四の抵抗性素子3608bの抵抗率は、合同して、同一の値R2に調整されるものとする。

所与の減衰Aおよび所与のZについて、抵抗率R1およびR2は、R1＝Z0*(A^2−1)/(4*A)およびR2＝Z0*(A＋1)/(A−1)に計算される。すなわち、減衰は、抵抗率をしかるべく調整することによって変化させることができる。

この方法は、第一の減衰レベルで較正シンボルの第一の所定のシーケンスを受信3630し、第一のシーケンスの受信された較正シンボルについて第一の誤り率を決定3632することを含む。誤り率は、たとえば、受信シンボルを送信された較正シンボルのシーケンスと比較することによって決定されてもよく、較正シンボルは受信機によって先験的に知られていてもよく、または信頼性の高い変調方式を用いて前もって受信機に送信されてもよい。

さらに、本方法は、減衰3634を第二の減衰レベルまで増加させ、第二の減衰レベルで較正シンボルの第二の所定シーケンスを受信3636することを含む。第二の所定のシーケンスは、第一の所定のシーケンスと等しくてもよいし、異なっていてもよい。さらに、この方法は、第二のシーケンスの受信された較正シンボルについて第二の誤り率3638を決定することを含む。

追加的な減衰が品質を増加させるかどうかを判定するために、本方法はさらに、第一の誤り率と第二の誤り率とを比較3640することを含む。

第二の誤り率が第一の誤り率よりも低い場合、減衰の増加がデータ信号のより少ない歪みに帰結したので、この方法は、減衰を第三の減衰レベルまで増加させること3642を含む。

誤り率のさらなる減少が経験されなくなるまで減衰の増加を繰り返すことは、最適なジッタ低減をもつ設定を与えうる。

いくつかの例において、本方法は、第二の誤り率がゼロである場合、任意的に、第二の減衰レベルを維持すること3644を含む。

いくつかの例において、本方法は、それ以上較正シンボルが受信されないようにするフィードバック信号を送信することをさらに含む。そうすることにより、協働する送信機は、最適化された設定が見つかり較正を終了できるので、較正シンボルをもはや送信しないように通知されうる。

いくつかの例において、本方法は、第二の誤り率が第一の誤り率よりも高い場合に、第一の減衰レベルをゼロに設定3646し、較正シンボルを担持するデータ信号の信号レベルの増加を引き起こすフィードバック信号を送信3644することをさらに含む。減衰の増加がより悪い誤り率をもたらす場合には、送信電力を増加させてもよく、その結果、後に追加的な減衰が挿入される余地を大きくしうる。

適応的な損失のあるマッチング・ネットワークを用いて信号品質を改善する方法は、ネットワークを微調整して、図36dに示されるように、トレース・マッチングおよびSNRによって引き起こされる最小のジッタを与える設定に到達するはたらきをしうる。図36dは、データ信号が適応回路／マッチング・ネットワークを通過した後の、受信機におけるジッタを、信号対雑音比に対して示す。図36dの第一のグラフ3652は、ノイズによって支配されるシナリオにおける、ジッタのSNR依存性を示す。予期されるように、SNR（送信機で生成されるデータ信号の電力）が高いほど、ジッタは小さくなる。シンボル間干渉（ISI）によって支配されるシナリオでは、グラフ3656によって示されるように、先行シンボルの反射信号がジッタの支配的な源である可能性がある。よって、高い送信電力は、高いSNRと高い反射振幅をもたらし、その結果、高いジッタとなることがある。両方のジッタ源の組み合わせは、グラフ3654によって示される。減衰を決定する方法の例は、ジッタの両方の源を同時に考慮して、最小限のジッタにつながる設定を与えることができる。

図36cの方法が、図36bの受信機内で適用される場合、第一の減衰レベルで較正シンボルの第一の所定のシーケンスを受信することは：較正シンボルの第一の所定のシーケンスを含むデータ信号を受信し；第一の減衰レベルで該データ信号を減衰させることを含む。同様に、第二の減衰レベルで較正シンボルの第二の所定のシーケンスを受信することは、較正シンボルの第二の所定のシーケンスを含むデータ信号を受信し；第二の減衰レベルでデータ信号を減衰させることを含む。

減衰レベルを決定する方法の例は、言い換えると、二つのフェーズによって特徴付けられてもよい。フェーズ1では、TXが較正パターン（既知の疑似ランダム・データとして定義される）を送信し、RX減衰因子は1に設定され（減衰器はバイパスされる）、BERM（Bit Error Measurement［ビット誤り測定］）を用いて時間窓内の誤りをカウントする。誤りの数は、リンクの品質についての基準として保持される。

フェーズ2では、RXは減衰を一ステップだけ変化させ（それに応じて抵抗器を調整し）、第一のフェーズに対して誤りを比較する。本明細書に記載される例において減衰が変化させられるステップ・サイズは任意である。変化は、各ステップにおいて一定であってもよく、または、線形に、あるいはさらに非線形的に増減してもよい。

もし新しい誤りがフェーズ1より低ければ、BERMに際して誤りなしに達するまで徐々に進んでもよい。その状態になったら、RXはTXに確認通知（ack）を送ってもよく、較正を終了してもよい。新しい誤りが低くなっていなければ、RXは否定確認通知（nack）を返し、TXは振幅を増加させるべきであり、RXは再度フェーズ1を開始するべきである。

減衰値が見つかった後、たとえば、TDCを変更し、各シンボルについて最良のマージン（時間帰還）を探すことによって、PHY層コントローラをさらに微調整することに進んでもよい。下記で図36eおよび36fを参照して、さらなる較正概念が後述される。

図36eは、STEP相互接続内での、適応回路の、データ信号についての使用を示す。STEP相互接続において、データ信号を生成するためのPHY層コントローラ3660は、伝送線路3666aおよび3666bを介して、データ信号を処理するためのPHY層コントローラ3662に接続され（これらはたとえば、二つの異なるチップ内にある）、伝送線路は、伝送線路（トレース）に沿ったミスマッチによって引き起こされる、接続内の（たとえば、基板パッケージ接続内の）回折、損失、および反射に起因して、信号の品質に影響しうる。STEPは位相変調インターフェースである。よって、スペクトル内容は、比較的特定の、帯域通過周波数範囲（リンクの中心周波数付近）に限定される。よって、マッチングは、主に帯域内調整（in-band adjustments）を必要とし、スペクトル全体にわたる調整は必要としないことがあり、マッチングは、図36aの適応回路3600によって実行されてもよい。処理回路3668は、適応回路3600の出力に結合され、データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成される。換言すれば、処理回路3668は、受信されたデータ信号における後続する相補的な信号エッジ間の時間期間を測定する。

復調回路3670は、STEPプロトコルの（ペイロード・データ）シンボルに時間期間を割り当てることによって、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成される。

図36fは、較正のための較正シンボルの一つまたは複数の系列を提供する能力を有する、データ信号3670を生成するための装置の例を示す。変調器回路3672は、一連の較正シンボルを生成するように構成される。出力インターフェース3674は、第一の信号レベルで、一連の較正シンボルを含むデータ信号を送信するように構成される。装置3670は、較正の間、装置3670の挙動を制御するために、データ信号を処理する装置から（たとえば、STEP受信機から）フィードバック信号を受信するように構成された入力インターフェース3676をさらに含む。対応するフィードバック信号を受信すると、出力インターフェースは、一連の較正シンボルを含むデータ信号を第二の信号レベルで送信し、第二の信号レベルは第一の信号レベルよりも高い。

さらなる例は、任意的に、第一の信号レベルで送信される一連の較正シンボルとは異なる、第二の一連の較正シンボルを第二の信号レベルで送信してもよい。

STEP相互接続のためのPHYコントローラ内で、出力インターフェースは、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むデータ信号を生成するようにさらに構成されてもよく、第一の信号エッジと第二の信号エッジとの間の第一の時間期間は第一の較正シンボルに対応し、第一の信号エッジと第二の信号エッジとの間の第二の時間期間は第二の較正シンボルに対応する。

前述の諸段落では、主に、差動データ・バスのための減衰レベルを決定するための方法の例を論じたが、方法のさらなる例は、同様に、シングルエンドのデータ・バスのために使用されてもよい。

図36a〜36fは、ジッタの発生をいかにして回避するかに関する例を示しているが、図37a〜37jは、いくつかの残っているジッタ寄与を補償するための例を示している。I/Oリンクは、（送信側、TXでの）パルス送信および（受信側、RXでの）パルス幅測定に基づいていてもよい。たとえばSTEP相互接続のような対応するI/Oデータ・リンクは、ジッタ（パルス幅タイミング誤差）に敏感でありうる。ジッタの負の影響を緩和することが求められることがありうる。

図37aは、データ信号3700を生成するための装置の例を示す。本装置は、伝送リンクにおいてデータ信号に導入されるジッタについての予歪モデルに基づいて、伝送リンクを介して伝送されるデータ信号の少なくとも一つの特性についての修正を生成するように構成された予歪回路3702を含む。

さらに、本装置は、修正された特性に基づいてデータ信号を生成するように構成された処理回路3704を備える。

パルスの時間期間によって物理的に表わされるシンボルによってデータを送信する相互接続について、全体的なジッタに対する主要な寄与因子はシンボル間干渉（ISI）であることが分かった。ジッタについての（相互接続のコンポーネントによるジッタの生成を対象とする）予歪モデルを用いて、送信されるデータ信号に予歪を与えることは、追加の努力をほとんど伴わずに、相互リンクのパフォーマンスに対するジッタの負の影響を効率的に緩和することを許容する。

いくつかの例によれば、修正は、送信データ・シンボルに関連する時間期間の調整であり、これは、STEP送信機内でデータ信号を生成するための装置の例を直接適用することを許容する。

いくつかの例によれば、予歪回路は、データ信号を使用して送信されるべきデータに修正を割り当てるルックアップテーブルを使用して、前記特性の修正を生成するように構成される。ISIがジッタへの主要な寄与因子であると同定される場合、予歪はルックアップテーブルを用いて実装されうる。必要とされる修正は送信されるデータ自身に依存し、送信されるべきデータに修正を割り当てるために、単純なルックアップテーブルが使用されうるからである。

いくつかの例では、予歪回路は、データ信号によって送信される一連の送信データ・シンボルの少なくとも一つの送信データ・シンボルに依存する予歪モデルを使用する。そのような場合、ルックアップテーブルは、送信されるすべての送信データ・シンボルに修正を割り当ててもよい。

さらなる例では、予歪モデルは、以前に送信された送信データ・シンボルにも依存しうる。実装に依存して、考慮されるべき先行送信データ・シンボルの数は異なることがありうる。いくつかの例では、予歪モデルは、少なくとも、現在の送信データ・シンボルおよび系列のある先行する送信データ・シンボルを使用する。予歪モデルを実装するためにルックアップテーブルが使用される場合、ルックアップテーブルは、たとえば、三つの列を含んでいてもよい。一つの列は現在の送信データ・シンボル、一つは先行送信データ・シンボル、一つは適用されるべき修正のためである。

さらなる例は、予歪モデルの数学的定式化を使用してもよい。それにより、送信されるべきデータが、特性の修正を生成するために予歪モデルに連続的に入力されてもよい。予歪モデルに依存して、現在入力されているデータは、将来のデータを送信するために使用されるデータ信号の修正にも影響しうる。これは、メモリを有する予歪機能とも称される。

いくつかの例では、予歪モデルは、伝送リンクの有限インパルス応答モデルを含む。

いくつかの例は、データ信号の受信側から受け取った較正情報に基づいて、予歪モデルを更新する。これは、たとえば、予歪モデルが生成される較正を実行することを許容しうる。いくつかの例によれば、較正情報は、データ信号内の測定されたジッタに基づく。

装置3700が、たとえば、STEP送信機内で使用される場合、処理回路3704は、データ信号を生成するように構成され、データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、第一のデータ・シンボルに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、第二のデータ・シンボルに対応する第二の時間期間によって分離される。本装置は、伝送リンクにデータ信号を出力するように構成された任意的な出力インターフェース回路3706をさらに含んでいてもよい。

いくつかの例によれば、予歪回路は、第一の時間期間の修正および第二の時間期間の修正を生成するように構成されてもよい。修正は、名目上の時間期間に加算されるまたは名目上の時間期間から減算される補正を生成することによって、または既存の名目上の時間期間を置き換えるための時間期間を生成することによって、実施されてもよい。図37bは、STEP受信機によって受信された複数の信号エッジについて記録されたアイ・ダイアグラム（Eye Diagram）を示す。伝送線路に沿って、デジタル・データ信号は劣化し、その振幅、ならびに信号エッジの立ち上がり時間および立ち下がり時間の変動を生じ、その結果、受信された複数の信号の重ね合わせが、図37bに示されるようなアイ・ダイアグラムを生じる。これは、理想的な形（正方形）から大きく逸脱している。ジッタのための予歪モデルを使用すると、時間次元3708のみでアイの開きを最大化し、これは、STEPのようないくつかの相互接続には十分である。図37cは、歪みの低減を達成するために、時間次元3708および振幅次元3710の両方においてアイの開きを最大化することを要求する、従来の高速相互接続のためのアプローチを示す。

時間次元3708においてのみアイの開きを最大化することは、図37dに示されるように、送信機内の予歪回路によって非常に効率的に達成されうる。

図37dは、STEP送信機内でデータ信号を生成するための装置、および受信データ信号を処理するためにSTEP受信機内で使用されるTDCの回路を概略的に示す。送信機側では、予歪回路3712は、各送信データ・シンボルに関連付けられた時間期間の修正を生成する。たとえば、各送信シンボルについての公称時間期間T（n）（グラフ3718によって示される）は修正されて、予歪を与えられた時間期間P（n）（グラフ3720によって示される）になる。予歪を与えられた時間期間P（n）は、その後、DTC 3714によって使用されて、伝送リンク3722に出力されるべきデータ信号D（n）を生成する。図37dに示されるように、予歪は、送信機のデジタル領域において、有意な追加の労力なしに、実装できる。

受信機側では、データ信号が受信され、相補的な信号エッジ間の時間期間がTDC 3716によって決定される。

予歪回路3714は、ジッタについて予歪モデルを使用する。送信されるべきデータ・シンボル／時間期間T（n）は既知であり、リンク・モデルは、たとえば、較正記号のシーケンスを使ってリンク・モデルを決定する較正方法を用いて得られる。較正は、工場／研究所による較正、または通常動作中に最終的にペイロード・データ・シンボルを使用するオンライン較正であってもよく、これはバックグラウンド較正と称されてもよい。さらなる例によれば、較正は、相互接続のスタートアップ時に一度実行されてもよい。送信される各シンボルについて、予歪回路は、DTC 3714に供給される補正値を生成し、時間期間を修正し、それにより、RX側のISI（これは時間‐デジタル変換器3716、TDCによって表わされる）が最小化される。言い換えると、TX時間領域メモリISI予歪が実行される。DTCパルス幅操作のみを必要とするTXメモリISI予歪システムが達成され、電力ハングリーで高価なデバイスなしでISI最小化を許容する。

図37eは、RXにおける判定帰還等化器3724（DFE）を介して、ISIによって引き起こされるパフォーマンス劣化を最小化する従来の通信リンクを示す。従来の高速相互接続システムは、電圧レベル・パルス変調方式（RZ、NRZ、CMI、PAMなど）を使用することがある。よって、いかなる等化方式も、最小限のBERを保証する（ジッタおよび振幅ノイズによって引き起こされるエラーの確率を最小にする）ために、電圧次元および時間次元の両方において「最大のアイの開き」の基準の下で動作する必要がある。これはアナログ等化器またはDFEを要求し、これは非常に電力ハングリーであり、よって望ましくない。

しかしながら、STEPのようないくつかの通信システムでは、最小のゼロ交差変動が十分でありうる（たとえば、提案された相互接続システムについての最適化基準は異なる）。よって、ジッタについての予歪モデルが、最適な結果を達成するのに十分でありうる。

要約すると、ISIによって引き起こされるゼロ交差変動を最小化するために、TX予歪が実行され、これは低電力の純粋なデジタル機構でありうる。提案される通信システムは、そのゼロ交差を変化させるジッタのみに敏感であるので、RXでの期待されるゼロ交差（ISIに起因する）はTXにおいて事前計算され、事前補償されることができる。

図37fは、ISIによって支配されるSTEP相互接続のような通信システムを示す。図37fは、送信データ信号を示す本質的に矩形の第一のグラフ3730と、劣化した波形を示す受信データ信号を示す第二のグラフ3732を示している。図37fの右のグラフは、期待される値からの、受信されたデータ信号のゼロ交差の逸脱（誤差）のヒストグラムを示す。図37fに示されるように、誤差は、有限数の可能な値のみを有し、これは、誤差がデータに依存することを意味する（伝送リンク帯域幅および応答は、メモリ効果をもたらす）。観測された誤差分布を与えられると、ジッタがISIによって支配されていると結論でき、よって、ジッタについての予歪モデルが相互リンクのパフォーマンスを最適化するのに十分である。

図37gは、データ信号を生成する方法の一例のフローチャートを示す。この方法は、伝送リンクを介して送信されるデータ信号の少なくとも一つの特性についての修正を生成すること3740を含む。修正は、伝送リンクに沿ってデータ信号に導入されるジッタについての予歪モデルを用いて実行される。いくつかの例によれば、予歪モデルは、任意的に、ISIのジッタへの寄与のみをモデル化してもよい。この方法は、修正された特性に基づいて、データ信号を生成すること3742をさらに含む。

図37hは、STEP相互接続のためのデータ信号を生成する方法の別の例のフローチャートを示す。この方法は、伝送リンクに沿ってデータ信号に導入されるジッタのについての予歪モデルに基づいて、伝送リンクを介して送信されるデータ信号の少なくとも一つの特性についての修正を生成すること3750を含む。本方法は、データ信号を生成すること3752をさらに含み、データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、第一のデータ・シンボルに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、第二のデータ・シンボルに対応する第二の時間期間によって分離される。さらに、本方法は、データ信号を伝送リンクに出力すること3754を含む。

予歪が図37a〜37fを参照して論じられてきたが、下記では、図38a〜38iが、量子化時間‐デジタル変換器（a quantizing Time to Digital Converter）の分解能を超える正確さで、受信側でジッタがどのようにして正確に測定できるかの例を示す。

図38aは、送信機3804と受信機3806との間のリンク・チャネル（伝送リンク3802）の周波数依存性によって引き起こされるISIによるジッタの生成を再掲している。特定のパルス（送信されるシンボルによって与えられる、二つの後続する相補的な信号エッジ間の時間期間）に対するISIの影響は、現在の符号（シンボル）自身および履歴（前の符号（単数または複数）またはシンボル（単数または複数）を意味する）に依存する。ISIは、通信相互リンクの受信端での、シンボルの受信される時間期間3608の変化につながり（すると、受信される時間期間は、送信端での時間期間3810とは異なる）、それがひいては誤検出につながる可能性がある。

図37a〜37fを参照してすでに論じたように、図38bは、予歪モデルに基づいて各シンボルについての時間期間の修正を生成する、送信機の前の予歪回路3812を用いて、ISIおよびジッタの他の源の効果が緩和されうることを再掲している。デジタル予歪（DPD）モデルは、現在および以前の符号（シンボル）を考慮してもよく、修正された時間期間を有するシフトされた信号3811を出力する。それにより、チャネル／伝送リンク3802の後で、後続するエッジ間の距離3808が、要求されるとおりになる。DPDは、たとえば、入力として現在および以前の符号／シンボルを有し、現在のシンボルについて使用されるべき修正された時間期間を出力するルックアップテーブルを用いて実装されてもよい。

図38cは、粗い分解能を有する時間‐デジタル変換器を使用して、二つの信号エッジ間の時間期間を決定する方法の例を示す。

この方法は、較正因子によって、データ信号内の一連の後続する信号エッジ間の時間期間をスケーリングすること3820を含む。

図38dは、受信側におけるTDCによる時間期間の量子化に対する、時間期間3830のスケーリングの効果を示す。図38dの例では、一連の後続する信号エッジを生成するために使用される局部発振器（たとえば、PLL）の周波数を動作周波数3833から較正周波数3835に変更することによって、時間期間がスケーリングされる。この変更の結果、データ信号3831内で信号エッジが生成されうる位置のグリッドが、もとのグリッド3832（通常動作中に使用される）から新しいグリッド3834に変更される。しかしながら、受信側のTDCが時間期間を量子化する諸位置、すなわちTDCグリッド3836は、一定のままである。図38dの例では、これの結果として、上昇信号エッジ3838が生成される新しいグリッド3834の位置3840は、較正周波数によって定義されるもとのグリッドに従って生成されたであろう位置3842以外になる。一連の後続する信号エッジ間の時間期間3830をスケーリングすることによって、上昇信号エッジの位置3840は、TDCグリッド3836と一致するように、すなわち、二つの隣接する時間区間（量子化値）の間の判定がなされる位置と一致するように、シフトされる。この例では、隣接する時間区間は、第一の時間区間[190ps;200ps[および第二の時間区間[200ps;210ps[である。よって、システムにおける内在的な統計的ジッタに起因して、上昇信号エッジ3838は、第一の時間区間または第二の時間区間に量子化されうる。よって、一連の後続する信号エッジ内で信号エッジ3838を複数回送信すると、量子化値は隣接する時間区間の間に分配される。統計的ジッタの確率密度が対称的であり、位置3840がTDCグリッド3836と精密に一致すると仮定すると、サンプルの50%は、第一の時間区間に見出され、別の50%は、第二の時間区間に見出されることになる。先の観察は、図38cに示される方法の例による較正のために使用される。

この目的のために、本方法は、伝送リンクを介して、一連の後続する信号エッジを送信すること3822をさらに含む。

さらに、本方法は、一連の後続する信号エッジを受信3824し、粗い分解能で信号エッジ間の時間期間を量子化3826して、量子化値を提供することを含む。

この方法は、量子化値の分布およびスケーリング因子に基づいて、信号エッジ間の時間期間を計算3828することをさらに含む。計算は、図38dに関連して記載された考察の線に沿って実行できる。図38dは、時間期間をスケーリングするための一つの特定の例を示しているが、さらなる例は、スケーリングを達成するために他の任意の方法を使用してもよい。

前述の方法は、TDC（RX）の粗い量子化に起因して困難であるが、ジッタを正確に測定することを許容する。

たとえば、シンボル（符号）5,5,5,5,5,5…（現在の符号は5、前の符号は5）を送信して、シンボルのシーケンス5,5のISIを評価してもよい。シンボル5についての公称（要求される）時間期間3830（遅延）は、205psと想定される（最大の信頼性を達成するために信号エッジを第二の時間区間[200ps;210ps[の中心において到着させる）。しかしながら、ISIによって引き起こされる実際の時間区間が203psであるとすると、これは、シンボル5,5のシーケンスが送信される場合に、予歪によってそれを補償できるために、較正の間に決定されるべき時間期間である。しかしながら、TDC量子化レベルは、[170 180 190 200 210 220 230]psである。よって、もとのグリッド3832を使用するTDCサンプリングは、受信機において、時間期間が200psから210psまでの間であるという情報しかもたらさず、これは、203psの実際の時間区間について結論を下すことを許容しない。

方法の例は、DTC（TX）グリッドをシフトし、システム内の統計的ジッタの存在（たとえば、熱雑音）を利用して量子化値のいくらかの分散を生成することによって、この問題を克服する。たとえばシステムに0.5ps RMSのジッタがある場合、隣接する時間区間の間でのRXサンプル／量子化値の分配（いくつかは190〜200、いくつかは200〜210）を引き起こすために、DTCを約2〜4psシフトさせる必要があるであろう（それに応じて時間期間をスケーリングする）。量子化値の分散さえあれば、厳密な遅延を計算することが可能である。（例１：サンプルの50%が190〜200であり、50%が200〜210である場合、厳密な遅延は200である。例２：30%が190〜200であり、70%が200〜210である場合、統計的ジッタのシグマをさらに考慮して、厳密な時間期間（遅延）、たとえば201psを計算しうる。

正確に時間期間を計算するのに適した量子化値の分布に到達するために、量子化値が十分な度合いで隣接する時間期間の間に分散されるまで、異なる較正因子（PLL周波数または局部発振器周波数）を試してもよい。較正周波数Fc_newについて、送信側での較正因子CはC＝Fc_old/Fc_newとなり、Fc_oldは通信相互リンクの通常動作時の動作周波数である。

受信側で実際の時間期間を計算するためには、較正因子の影響は逆であり、よって、実際の時間期間は測定された時間期間をCで割ったものに等しい。

前述の方法は、歪回路内で使用される較正データを決定するために、たとえば、ジッタによって損なわれた時間期間を正確に測定するために使用されうる。ISIはすでにジッタの源であることが示されているが、図38eおよび38fは、別のジッタの源（反射）を示している。

反射は加法的な障害である。信号の一部は、受信機3806においてリンクの末端から反射されて戻り、次いで送信機3804において再び反射される（下記の図参照）。この効果により、現在の信号に、信号の「過去バージョン」が加えられる（ただし、2回多くリンクを通過するため、反射されたバージョンは弱くなる）。反射の遅延はリンクの長さの関数であり、よって、所与の実装について一定でありうる。

現在の時間期間（その信号エッジの位置）に対する反射の効果は、現在のシンボルと先行シンボル（t−T_reflectionにある）に依存する。T_reflectionは、伝送リンク3802を通じた信号伝搬時間の2倍である。換言すれば、現在の信号の形状は過去の符号に依存する。

図38fは、反射に起因するデータ信号の障害を示す。第一のグラフは、反射のないデータ信号3050の例を示し、第二のグラフ3052は、所与の伝送リンクにおいてデータ信号によって生成された反射を示し、第三のグラフ3054は、データ信号3050への反射の重ね合わせを示し、反射によって引き起こされうる顕著な信号障害を示している。

反射は、たとえば、LUTを使用する予歪によって、ISIと同様に緩和できる。しかしながら、（現在の符号に加えて）前の符号（単数または複数）に依存する代わりに、反射の影響を緩和するための時間期間の修正は、現在のシンボルおよびT_reflection前に送信されたシンボル（反射時間に対して最も近いエッジ上のシンボル）に依存する。前に送信されたシンボルに関する情報を維持するために、デジタルFIFOが使用されてもよい。

ISIおよび反射についての予歪は、障害の逆の値を含むLUTに基づいていてもよいが、LUTの生成は、各効果によって生じる決定論的ジッタ（エッジ・オフセット）を測定するために、異なる系列のペイロード・データ・シンボルを必要とする。

両方の効果について、ジッタを測定するために送信されるペイロード・データ・シンボルを生成することは、一連のペイロード・データ・シンボルの複数の反復を提供し、一連のペイロード・データ・シンボル〔ペイロード・データ・シンボルの系列〕の各ペイロード・データ・シンボルに時間期間を割り当てることを含む。複数の反復は、受信機において必要な統計を収集するために要求されることがありうる。

ISIを較正するために、系列内のペイロード・データ・シンボルの数は、シンボル間干渉によるジッタについての予歪モデルの複雑さに対応する。単純なモデルでは、ISIは直前の諸ペイロード・データ・シンボルによって支配され、系列内のペイロード・データ・シンボルの数は2であると想定してもよい。さらなる例は、3、4、5、またはそれ以上のシンボルに依存して、より複雑なモデルを使用してもよい。

反射に関する前述の考察のため、反射によって生じる障害を緩和するためにDPDを較正するためのペイロード・データ・シンボルの系列の長さは、伝送リンクの信号伝搬時間の2倍に対応する。

ISIおよび反射の両方について、較正データは系列内の最後のペイロード・データ・シンボルについて決定される。

ISI較正の場合、第一の較正データが、最後のペイロード・データ・シンボルについて決定された時間期間を、ペイロード・データ・シンボルの前記系列に関係付ける。

しかしながら、反射較正については、第二の較正データが、系列の最後のペイロード・データ・シンボルについて決定された時間期間を、系列の第一のペイロード・データ・シンボルに関係付ける。

時間期間の測定および較正の前述の方法を実装することを許容するために、データ信号を生成および処理するための諸装置の例は、たとえば、較正を開始または終了するために互いに通信することを要求してもよい。

図38gは、データ信号を処理するための装置3860の例を概略的に示す。本装置は、データ信号内の一連の後続する信号エッジを受信するように構成された入力インターフェース3862と、信号エッジ間の時間期間を粗い分解能で量子化し、各時間期間についての量子化値を提供するように構成された時間‐デジタル変換器3864とを含む。

評価回路3866は、量子化値の分布と、上述の方法に従ってデータ信号を生成するために使用されるスケーリング因子とに基づいて、信号エッジ間の時間期間を計算するように構成される。

たとえば、いくつかの例によれば、評価回路は、データ信号内で繰り返し受信された一連のペイロード・データ・シンボルのうちの選択ペイロード・データ・シンボルに対応する信号エッジ間の時間期間を決定するように構成される。これは、選択ペイロード・データ・シンボルについての量子化値の分布を決定することによる。該時間期間は、スケーリング因子と、分布の少なくとも二つの隣接する量子化値に対応する時間期間と、量子化値の分布とを使用して計算される。

いくつかの例によれば、装置3860は、任意的に、データ信号を生成するための装置に、計算された時間期間を通信するように構成された出力インターフェースをさらに含んでいてもよく、該データ信号を生成するための装置は、たとえば、計算された時間期間を使用して予歪モデルを構築してもよい。

図38hは、データ信号を生成するための装置3870の例を示す。装置3870は、たとえば図38iに示されるように、一連のペイロード・データ・シンボルの複数の反復を生成するように構成された較正回路3872を含む。変調回路3874は、一連のペイロード・データ・シンボルの各ペイロード・データ・シンボルに時間期間を割り当てるように構成される。

データ信号生成回路3876は、較正時間期間によって分離された後続する信号エッジのシーケンスを含むデータ信号を生成するように構成され、較正時間期間は、較正因子によってスケーリングされた時間期間である。

データ信号3870を生成するための装置のいくつかの例は、任意的に、フィードバック信号を受信するように構成された入力インターフェースをさらに含んでいてもよく、データ信号生成回路3876は、フィードバック信号内の否定受け取り確認信号を受信すると、較正因子を修正するように構成される。そうすることにより、受信された信号エッジがTDCの時間グリッドと十分に一致しない場合、受信機はデータ信号を生成する装置3870に、較正信号をさらに修正するよう通知することを許容されうる。

いくつかの例によれば、本装置は、前記フィードバック信号を受信すると、所定量だけ較正因子を減少させるように構成される。

すでに詳述したように、いくつかの例は、後続する信号エッジのシーケンスを生成するために使用される位相ロックループを含んでいてもよく、位相ロックループの周波数は、較正因子を減少させるための否定受け取り確認信号を受信すると、増加させられてもよい。

図38iは、較正のために送信側で生成されうる一連のペイロード・データ・シンボルの例を示す。この系列は、ペイロード・データ・シンボルの系列C、B、およびAの三つの反復を含む。よって、ISIの原因として二つの先行ペイロード・データ・シンボルを考慮するモデルにおいて、ペイロード・データ・シンボルAのISI較正のために使用されてもよい。生成された較正データは、最後のペイロード・データ・シンボルAについて決定された時間期間を、ペイロード・データ・シンボルC、B、Aの系列に関係付ける。次いで、較正データは、通常動作中に系列C、B、Aが送信された場合、ペイロード・データ・シンボルAに割り当てられた時間期間を修正するために使用される。

同様に、前記系列は、短い伝送リンクの場合の反射を較正するために使用されてもよい。
それにより、信号伝搬時間の2倍が、図38iの一連のペイロード・データ信号に割り当てられた時間期間の長さに対応する。

図37a〜37hおよび図38a〜38iは、予歪と、予歪モデルに従ってデータ信号に適用される修正を決定するための一連の較正シンボルの使用とに関する。一連の較正シンボルは、たとえば、一連の較正シンボルから生成されたデータ信号のある特性を測定することを許容する特定の順序で、一連のペイロード・データ・シンボルによって与えられてもよい。

TX側は、参照として水晶発振器（PLL）を使用してもよく、よって、それ自身が、生成された出力を信頼性よく測定しうる（精度は、数10PPMのオーダーまたはそれ以上でありうる）が、RX側は、PLLを含まないことがあり、すべてのパルス継続時間は、シリコンの遅延線に基づいて測定されうる。そのような遅延線は、プロセス変動、電圧、および温度に起因して変化することがあり、そのため生産後に遅延線の要素の較正を必要とすることがあり、一連の較正シンボルを送信機から受信機に送信して、受信機に較正測定を実行させる必要がある。

図39a〜図39eは、たとえば受信機に較正測定を実行させるために、一連の較正シンボルの送信が送信機から受信機にどのように信号伝達されうるかを開示している。

いくつかの例によれば、制御シンボル指示子および制御シンボルのシーケンスを含む、前述のようなデリミタが、一連の較正シンボルのその後の送信を信号伝達するために使用される。使用されるデリミタは、特に、一連の較正シンボルを示す専用の制御シンボルを使用して作成されうる。

よって、図39aに示されるデータ信号を生成するための装置3900は、制御シンボル指示子と、較正シンボルの系列を示す制御シンボルと、少なくとも一つの較正シンボルを含む較正シンボルの系列とのシーケンスを含むデータ・ストリームを生成するように構成された変調器回路3902を含む。出力インターフェース3904は、データ・ストリームのシンボルを含むデータ信号を出力するように構成される。装置3900は、較正シンボルの系列を生成し、制御シンボル指示子と、較正シンボルの系列を示す制御シンボルとで構成されるデリミタによって、前記系列の受信機への送信を信号伝達するために使用されてもよい。たとえば、STEP相互接続内の実装については、装置3900のいくつかの例は、前記シーケンスの制御シンボル指示子、制御シンボル、および較正シンボルに対応する諸時間期間によって分離された相補的な信号エッジのシーケンスを含むデータ信号を生成するように構成された処理回路をさらに含んでいてもよい。図39bは、制御シンボル指示子CI、較正シンボルの系列を示す制御シンボルC、および較正シンボルの系列C、B、およびAのシーケンスを含むデータ・ストリームの例を示している。系列C、B、Aは、図38a〜38iを参照して論じたような反復測定のために3回繰り返される。換言すれば、較正シンボルの系列は、ペイロード・データ・シンボルの系列C、B、Aの複数の繰り返しを含む。

図39cは、較正のために較正シンボルの系列を使用することができる、データ信号を処理するための装置3910の例を示す。装置3910は、制御シンボル指示子、較正シンボルの系列を示す制御シンボル、および較正シンボルの系列のシーケンスを含むデータ信号（たとえば、図39bのデータ・ストリーム）を受信するように構成された入力インターフェース3912を含む。評価回路3914は、ひとたび装置3910が、較正が実行されるべきであることを較正シンボルの系列を示す制御シンボルから判別すると、較正シンボルの系列を使用して、データ信号の特性を決定するように構成される。

いくつかの例によれば、装置3910は、任意的に、データ信号の特性を、予歪モデルを更新するために、たとえば送信機に出力するように構成された出力インターフェースをさらに含む。

換言すれば、デリミタの後に、変調された信号のシーケンスが送信されることができる。たとえば、16個の短いシンボル[000]を送り、続いて16個の[001]、続いて16個の[010]…を送ってもよく、あるいはまた、長いシンボル16[111]から始めて、続いて[110]…としてもよい。受信機は、「較正」デリミタを検出するとき、内部回路部品の較正のために後続の諸シンボルを使用する。較正シンボルはデリミタによってトリガーされるため――実際、送信機がアプリケーション・データを転送する必要があるときは、送信機によって、任意の段階で停止させられることができる。この場合、たとえば、パケット開始（Start Of Packet、SOP）デリミタが送られてもよく、たとえばペイロード・データ・シンボルによって、アプリケーション・データがそれに続く。デリミタを使用することは、従来の実装と比較して、かなりの帯域幅を節約しうる。たとえば、PCIeは通常、データの一部としてトレーニングを送るが、RXがTX周波数に追従し、データを正しくサンプリングできるようにするための「コスト」は25%余分のBWである。DPhyはスキュー除去（de-skew）機能を容易にし、送信機は動作の途中でスキュー除去を停止するべきではなく、さらにアプリケーション・データに行く前に低電力状態を経なければならない。これはかなり「長い」、遅延約2uSec手順である。

図39dは、データ信号を生成するための方法の例を示す。この方法は、制御シンボル指示子、較正シンボルの系列を示す制御シンボル、および少なくとも一つの較正シンボルを含む較正シンボルの系列のシーケンスを含むデータ・ストリームを生成3930し、データ・ストリームのシンボルを含むデータ信号を出力3932することを含む。

図39eは、データ信号を処理するための方法の例を示す。この方法は、制御シンボル指示子、較正シンボルの系列を示す制御シンボル、および較正シンボルの系列のシーケンスを含むデータ信号を受信3940することを含む。さらに、本方法は、較正シンボルの系列を使用3942して、データ信号の特性を決定することを含む。

図36a〜図39eは、伝送リンクの特性によって引き起こされるデータ信号の損傷を緩和するための較正方法を開示しているが、図40a〜図40eは、データ信号を処理および生成するために使用されるTDCおよびDTC内のパラメータを較正する方法に関する。DTCおよびTDCは、プロセス、電圧および温度によってパフォーマンスが著しく変化しうるアナログ・ブロックである。さらに、細かい量子化ステップをもつDTCは、参照局部発振器を使用して生成された隣接するパルス幅の間を補間する補間機能を含んでいてもよい。補間はDNLおよびINLエラーを生じることがありうる。

たとえば、STEP相互接続のある特定の実装では、データ信号を生成するためのDTCは、8つの任意的なペイロード・データ・シンボル0〜7を生成してもよい。0および5のようないくつかのシンボルは、単に（たとえば、PLLによって生成される）これからくるDTC参照クロックの分割である。換言すれば、それらのシンボルは、補間なしで参照クロックから直接導出可能である。他のシンボルは、DCEIと呼ばれるサブブロックによってDTC内部で生成され、このサブブロックは、参照クロックの二つの信号エッジ間のパルス幅を生成するために補間を使用する。DTC DCEIは、PLLサイクルによって与えられる良好な時間分解能を2N_dceiで割ったものを提供してもよい。「DTCエンコーダ」と呼ばれるデジタル回路は、DTCを制御し、各送信シンボルに使用されるべきDCEIのための符号を生成する。DCEIの細かい時間分解能は、たとえば、以前に詳述したように、ルックアップテーブルを用いて予歪を実装することを許容する。

同様に、DTC自身内の非線形性および他の障害を補償するためにルックアップテーブルが使用されてもよい。

可変遅延素子を較正する方法の例は、TDCまたはDTCの一方において較正された時間期間を初期に確立することによって、TDCおよびDTCの両方を相互に較正することを許容し、較正された時間期間はその後、他方の装置において別の時間期間を較正するために使用される。

可変遅延素子を較正する方法の一例が図40aに示される。本方法は、DTC の第一の時間期間を、参照クロックから導出可能な第一の値に設定すること4002を含む。

本方法は、第一の時間期間によって分離された一連の相補的な信号エッジを含むデータ信号をTDCに送信すること4004をさらに含む。

遅延素子内の第一の時間期間が正確に設定されれば、本方法は、TDC内の遅延素子を第一の値に較正すること4006をさらに含む。

DTC内である時間期間にわたって信頼できるベースを選択するは、正確にタイミングされたエッジを有するデータ信号を生成することを許容し、これにより、DTCは内部的に、前記データ信号を使用して、遅延素子を第一値に較正することができる。

較正測定は、たとえば、図38a〜38iに開示される方法の例を用いて実行されてもよい。

あるさらなる例によれば、本方法は、さらに、DTCの第一の時間期間を参照クロックから導出可能な第二の値に設定し、第一の時間期間によって分離された一連の相補的な信号エッジを含むデータ信号をTDCに送信することを含む。第一の値と同様に、第二の値を有する時間期間によって分離された信頼性よく生成された信号エッジは、TDC内の遅延素子を第二の値に較正するために使用されることができる。

TDC内の時間期間を正確に較正したところで、さらなる例は、データ信号を生成するDTC内の時間期間を較正する。

よって、いくつかの例は、DTCの第一の時間期間を第一の値に設定し、第一の時間期間および第二の時間期間に依存する時間期間によって分離された相補的な信号エッジの系列を含むデータ信号をTDCに送信する。次いで、DTC内の第二の時間期間は、第二の値と第一の値との間の差に較正されることができる。なぜなら、それらの値の両方が、以前にTDC内で較正されているからである。

DTCおよびTDCのコンポーネントを逐次反復的に較正するための前述の方法に基づいて、任意のさらなる数の時間期間が較正されうる。

本方法の例は、DTCおよびDTCを含むセットアップのために普遍的に使用されうるが、いくつかの例は、たとえばSTEPのような通信プロトコル内で有益に実装されうる。ここで、第二の値と第一の値との間の差は、通信プロトコルのシンボル分離時間の半分に対応するように選ぶ。すると、較正されたさらなる時間期間も、シンボル分離時間の端数または倍数に関係しうる。たとえば、DTC内の第二の時間期間をシンボル分離時間に設定し、TDC内の第二の時間期間をシンボル分離時間に較正してもよい。

図40bおよび図40cは、8つのペイロード・データ・シンボルを有する、前述のSTEP相互接続への本方法の適用を示す。

図40bは、STEP伝送リンクの受信側におけるTDCを概略的に再掲している、これは、たとえば図1cに関してすでに論じてある。したがって、繰り返される詳細は無用のようなので、図1cを参照しておく。

TDCは、初期の共通遅延素子4012と、高パルスのための遅延素子の第一の系列4014および関連する読み出しFIFOと、高パルスのための遅延素子の第二の系列4016および関連する読み出しFIFOとを含む。

以下の考察では、TがPLLクロック周期であり、これがシンボル0でもあることに注意することが重要である。シンボル分離時間dは、各シンボル間の時間的なデルタ・ステップであり、つまりたとえば、シンボル1＝T＋dとなる。共通遅延素子4012によって設定される動作モードにおける遅延0は、T＋d/2に等しい必要がある。それにより、シンボル0（＝T）がFF出力における全部ゼロを与え、シンボル1（＝T＋d）は、T＋d＋d/2であるD1出力にちょうど位置する、などとなる。

上述の方法によれば、DTCおよびTDCは、ループバック・モードで動作させられ、図38a〜38iの測定を許容するために、いくらかのジッタが存在すると仮定される。

DTCおよびTDCの両方におけるすべての必要な時間期間（遅延）を較正する（calibrate）ために実行されるその後の較正は、図40cの表によって与えられる。ここで、行1、2、5、および9〜14はTDCの較正に関するものであり、行3、4、および6〜8はDTCの較正に関するものである。

列4020は、DTC内で使用／較正される第一の時間期間についての値を含み、列4026は、DTC内で使用／較正される第二の時間期間についての値を含む。列4022は、TDC内で較正／使用される第一の時間期間を含み、列4024は、TDC内で較正される第二の時間期間D1およびさらなる時間期間D2〜D7を含む。

表に示されるように、まず、TDC D0（共通遅延素子4012）をTおよびT＋d/2に別々に較正することができる。次いで、他のすべての較正のためにD0＝T（これは動作モードでは使用されない）を使用する。その結果、DTCからくるすべてのシンボルは、中央ではなくエッジに「該当」しないようになり、ジッタを含めて、50%‐50%の比率で左右のシンボルをサンプリングするはずである。

その後、図40cの表のさらなる設定を選択することで、外部装置またはさらなる回路を使用する必要なく、DTCおよびTDCの両方を較正することが許容される。各較正ステージ（単一の行で与えられる）において、十分な統計が収集されるまで、同じDTCサイクルが数回繰り返され、毎回、左右のシンボルを何回サンプリングしたかをカウントする。あるステージから他のステージに誤差が累積しないようにするため、各ステージにおいて、左右比が保存され、次のステージのために使用される。

相互較正のさらなる例は、較正の別の系列を使用してもよい。たとえば、TDC較正のための別のオプションは、動作シンボル自身ではなく、シンボル間の中点、たとえば、T＋d/2、T＋d＋d/2等を送信することである。そうすることにより、すべてのTDCバッファ／遅延は、50%‐50%方法を使用して正しい構成に較正されるが、最初にD0を動作バッファ幅ではない（T＋d/2である）Tに較正する必要はない。

図40dは、時間‐デジタル変換器4040のさらなる例を示す。時間‐デジタル変換器4040は、図40dのTDCに基づく。TDC 4040は、同様に、通信プロトコルのシンボル分離時間に対応する遅延を実装するように構成された、直列接続された遅延素子4014の系列を含む。さらに、ADC 4040は、直列接続された遅延素子に結合された少なくとも一つのさらなる遅延素子4042を含み、該さらなる遅延素子4042は、シンボル分離時間の半分の遅延を実装するように構成される。

さらなる遅延素子4042の出力は、通常動作中に受信されたペイロード・データ・シンボルのエッジにある。よって、遅延素子の出力は、較正のために使用されうる二つの隣接する時間期間の間での量子化値の分布を恒久的に測定する。較正は、たとえば専用の較正期間の必要なしに、通常の動作中に、オンラインで実行されてもよい。

図40dにおいて、さらなる遅延素子4042は、直列接続された一連の遅延素子に系列に並列に結合される。ただし、実装によっては、同じ目的のために、シンボル分離時間の半分の遅延を実装するように構成された諸遅延素子が直列に接続されてもよい。たとえば、シンボル分離時間のための一つの遅延素子は、シンボル分離時間の半分の遅延素子二つを直列接続したもので置き換えられてもよい。

たとえば、図40dのTDC 4040では、さらなる読み出しフリップフロップ4044が、シンボル分離時間の半分の遅延に対応する位置で、共通遅延素子4012内で遅延線に接続される。さらなる遅延素子4042の出力とともに、フリップフロップ4044の出力を常時モニタリングすることにより、直列接続された遅延素子4014の系列の遅延を共通してスケーリングするスケーリング因子を恒久的に更新することが許容されうる。

換言すれば、TDC 404は、バッファから構成される遅延線から構築される。これらのバッファは、温度変化の影響を受けることがあり、受信機内のシンボルの誤検出を招く可能性がある。TDC 4040では、「ハーフシンボル」に対応する、遅延線内のある種の点に追加のフリップフロップが追加される。これらのサンプリング点は、シンボル0,7（高低の両方――合計4ビット）のエッジにある。シンボル0/7を送信するとき、右側／左側シンボルのサンプリングに関し、50%‐50%となるべきである。これらの指示子は、通常の伝送中にサンプリングされて使用されることができる。比が50%‐50%でない場合は、この比を使用して、遅延線がどのくらい拡張／縮小したかを決定し、さらには、これらの指示子を毎回変更し、再使用することによってTDCセル構成を再較正するための自動修正を提案することさえできる。

図40dは、AMからPMへの変換に基づく「ジッタ増幅」の例を示す。システム・ジッタ4052を劣化させるためには、信号のスルーレートを劣化させる必要がある。これは、負荷としてキャパシタを挿入することによって（系列の二つのインバータ4056および4058の間のキャパシタ4054によって示されるように）、または増幅器（例：RXドライバ）のバイアスを変化させて、BWを低下させ、スルーレートを劣化させることによって、行なうことができる。

図40cに示されるように、第一のインバータ4056のスルーレートは劣化させられ、よって、第二のインバータ4058のAMノイズは「増幅」される。

上述の方法の例を実装することにより、外部の装置または測定を必要とせずに、自己較正が許容される。初期較正は、生産試験時または電源投入時のいずれかで実行できる。最適な構成を導出し、最適シンボル・パルス幅からの距離を計算するために、統計が使用される。任意的に、ハーフサンプラー（half sampler）を用いたオンザフライTDC較正が、レイテンシーを増加させる特別なトレーニング・シーケンスを必要とすることなく、実装されてもよい。これらは、パルス幅情報を保持する変調されたクロック・デューティサイクルを返すADCを使用してDTCシンボル・レベルを較正する従来の解決策と比較した利点である。別の従来のアプローチは、サイクルが二つの等しいシンボルから構成されるクロックを毎回送信し、各出力の正しさを検査することによって、TDCレベルを較正することを使用する。また、トレーニング・シーケンスを使用する定期的な較正が、いくつかの例を用いて回避されてもよく、これは、高速モードに移行するときにレイテンシーにおいて遅延を発生させる。要約すると、ADCのような追加のブロックをDTC較正のために使用し、その関連コスト、面積、および電力が節約されうる。また、TDCにクロックを注入するために外部テスターを使用することも避けられる。

前の諸セクションでは、STEPプロトコルのさまざまな側面が記述されている。以下の記述セクションは、STEPプロトコルについてのいくつかの例示的な使用事例に焦点を当てる。以下では具体的な使用事例が提示されるが、STEPプロトコルによる通信はこれらの使用事例に限定されない。STEPプロトコルは、どの通信アプリケーションのために使用されてもよい。

デバイス間通信（たとえば、電話、コンピュータ、タブレットコンピュータ、セットトップボックスなどの間の通信）は、高いデータレートを要求する。ユニバーサルシリアルバス（USB）2.x、3.xまたはサンダーボルトのようなプロトコルによる伝統的なリンクは、きわめて高いデータレートを提供しうる。しかしながら、データ交換のための電力消費を低く維持しながら、より高いデータレートが望まれることがある。デバイス間通信のためにSTEPプロトコルを使用することにより、より高いデータレートと、同時に低い電力消費とを達成することが許容されうる。

図41a〜cに関連して、外部通信リンクを通じてSTEPプロトコルを使用するいくつかの電子装置およびシステムが下記で記述される。

図41aは、電子装置4110の例を示す。たとえば、電子装置4110は、携帯電話、タブレットコンピュータ、ラップトップコンピュータ、コンピュータ、テレビジョンセット、セットトップボックス、ポータブルデータ記憶装置、ビデオゲームコンソール、および家庭用電子装置のうちの一つであってもよい。

電子装置4110は、データ・ケーブル4120を受け入れるように構成されたコネクタ4111を含む。たとえば、コネクタ4111は、データ・ケーブル4120の対応する対応物を受け入れるよう構成されたプラグまたはソケットであってもよい。コネクタ4111は、別の装置（図示せず）にデータを送信するために、データ・ケーブル4120にデータ信号4115を出力するようにさらに構成される。

電子装置4110は、さらに、データ信号4115を生成するための装置4112を備える。データ信号4115を生成するための装置4112は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように、データ信号4115を生成するように構成された処理回路4113（たとえば、DTC）を含む。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。処理回路4113は、（たとえば、上述の側面の一つまたは複数に従って）STEPプロトコルに準拠するデータ信号4115を生成するように構成される。すなわち、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

さらに、データ信号4115を生成するための装置4112は、コネクタ4111にデータ信号4115を出力するように構成された出力インターフェース回路4114を含む。

コネクタ4111は、いくつかの例において、データ・ケーブル4120に対して差動式にデータを出力するように構成されてもよい。したがって、処理回路4113は、データ信号4115に対して反転される第二のデータ信号を生成するようにさらに構成されてもよい。よって、出力インターフェース回路4114は、第二のデータ信号をコネクタ4111に出力するようにさらに構成されてもよい。

STEPプロトコルを使用することによって、電子装置4110は、高いデータレートで、低い電力消費をもって、他のデバイスにデータを出力しうる。

図41bは、電子装置4130の別の例を示す。上述の電子装置4110と同様に、電子装置4130は、たとえば、携帯電話、タブレットコンピュータ、ラップトップコンピュータ、コンピュータ、テレビジョンセット、セットトップボックス、ポータブルデータ記憶装置、ビデオゲームコンソール、および家庭用電子装置のうちの一つであってもよい。

電子装置4130は、データ・ケーブル4140を受け入れるように構成されたコネクタ4131を含む。たとえば、コネクタ4131は、データ・ケーブル4140の対応する対応物を受け入れるように構成されたプラグまたはソケットであってもよい。コネクタ4131は、さらに、データ・ケーブル4140からデータ信号4135を受信するように構成される。たとえば、データを電子装置4130に送信するために、別の装置がデータ信号4135をデータ・ケーブル4140に加えてもよい。

電子装置4130は、さらに、データ信号4135をデコードする装置4132を備える。データ信号4135をデコードする装置4132は、データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路4134（たとえば、TDC）を含む。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

さらに、データ信号4135をデコードする装置4132は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路4133を備える。データ信号4135をデコードするための装置4132は、STEPプロトコルに準拠する（たとえば、上述の側面の一つまたは複数に従う）データ信号4135をデコードするように構成される。よって、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

コネクタ4131は、いくつかの例において、データ・ケーブル4140から差動式にデータを受信するように構成されてもよい。したがって、コネクタ4131は、データ信号に対して反転された第二のデータ信号をデータ・ケーブル4140から受信するようにさらに構成されてもよい。よって、処理回路4134は、第二のデータ信号に基づいて、第一の信号エッジ、第二の信号エッジ、および第三の信号エッジを決定するように構成されてもよい。

STEPプロトコルを使用することによって、電子装置4130は、高いデータレートで他のデバイスからデータを受信し、低い電力消費をもって該データをデコードしうる。

上記の側面を要約するために、図41cは、データ・ケーブル4153を介して二つの電子装置4151および4152を含むシステムを示す。高いデータレートで、低い電力消費をもって電子装置4151と4152の間のデータ交換を可能にするために、電子装置4151と4152の間のデータ交換は、通信プロトコルとしてSTEPプロトコルを使用して行なわれる。電子装置4152および4153のそれぞれは、STEPプロトコル（たとえば、図41aおよび41bに関連して上述したように）に従ったデータ送信およびデータ受信をサポートしてもよい。

STEPプロトコルに従った通信に適したデータ・ケーブルは、図41dおよび図41eに関連して以下に記載されている。

図41dは、データ・ケーブル4160の一例を示す。データ・ケーブル4160は、第一の電子装置（図示せず）に結合するための第一のコネクタ4161と、第二の電子装置（図示せず）に結合するための第二のコネクタ4162とを備える。たとえば、第一および第二のコネクタ4161および4162は、電子装置の対応する対応物を受け入れるように構成されたプラグまたはソケットであってもよい。第一および第二のコネクタ4161、4162は、データ・ケーブル4160のケーブル端部を形成する。

第一のコネクタ4161は、第一の電子装置からデータ信号を受信するように構成される。データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。データ信号は、STEPプロトコルに準拠している（たとえば、上記の側面の一つまたは複数に従う）。よって、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

データ・ケーブル4160は、第一のコネクタ4161と第二のコネクタ4162との間に結合された少なくとも一つの中継器回路4163をさらに含む。図41dに示されるように、中継器回路4163は、第一のコネクタ4161と同じハウジング（ケーシング）内に配置されてもよい。他の例では、中継器回路4163および第一のコネクタ4161は、別個のハウジング内に配置されてもよい。

少なくとも一つの中継器回路4163は、データ信号を増幅するように構成される。換言すれば、中継器回路4163は、増幅されたデータ信号の振幅が、データ信号の振幅と比較して、ある利得因子（1より大きい）だけ増加させられるように、データ信号のパワーを増加させる。第二のコネクタ4162は、増幅されたデータ信号を受信し、増幅されたデータ信号を第二の電子装置に出力するように構成される。

データ・ケーブル4160は、任意的に、一つまたは複数のさらなる中継器回路を任意で含んでいてもよい。図41dの例では、データ・ケーブル4160は、第二の中継器回路4164を含む。前記（少なくとも）二つの中継器回路4163および4163は、第一のコネクタ4161と第二のコネクタ4162との間に直列に結合され、データ信号を逐次的に増幅するように構成される。図41dに示されるように、第二の中継器回路4164は、第二のコネクタ4162と同じハウジング内に配置されてもよい。他の例では、第二の中継器回路4164および第二のコネクタ4162は、別個のハウジング内に配置されてもよい。

図41dは、両端に中継器を有する「能動」データ・ケーブルを示す。STEPプロトコルと一緒に一つまたは複数の中継器を使用すると、長いケーブルについて、高いデータレートを許容しうる。さらに、STEPプロトコルの低い電力消費は、中継器の低い熱放散を許容しうる。これは、中継器回路とコネクタが同じハウジング（たとえば、プラスチック製）内に配置されている場合、ハウジングが限られた熱放散能力しか示さないことがあるので、有利でありうる。

第一のコネクタ4161および第二のコネクタ4162を接続するために、種々のタイプのケーブルが使用されうる。たとえば、少なくとも一つの中継器回路4163が、同軸ケーブルを介して第二のコネクタ4162に結合されるように、同軸ケーブルが使用されてもよい。データ信号は、データ・ケーブル4160を介してシングルエンド式に伝送されてもよい。そのような構成では、少なくとも一つの中継器回路4163は、同軸ケーブルを介して、増幅されたデータ信号をシングルエンドで第二のコネクタ4162に出力するように構成されてもよい。

いくつかの例において、データは、データ・ケーブル4160を介して差動式に伝送されてもよい。たとえば、第一のコネクタ4161は、データ信号に対して反転された第一の電子装置からの第二のデータ信号を受信するようにさらに構成されてもよい。よって、少なくとも一つの中継器回路4163（および任意的にはデータ・ケーブルの他の中継器回路）は、さらに、第二のデータ信号を増幅するように構成されてもよい。第二のコネクタ4162は、増幅された第二のデータ信号を第二の電子装置に出力するようにさらに構成されてもよい。

同軸構成において、前記少なくとも一つの中継器回路4163は、差動式にデータを伝送するための一対の同軸ケーブルを介して、第二のコネクタ4162に結合されてもよい。その際、少なくとも一つの中継器回路は、増幅されたデータ信号および増幅された第二のデータ信号を、一対の同軸ケーブルの異なるものに出力するように構成される。

同軸ケーブルの代わりに、ツイストペア・ケーブルが差動データ伝送のために使用されてもよい。よって、少なくとも一つの中継器回路4163は、ツイストペア・ケーブルを介して、第二のコネクタ4162に結合されてもよく、少なくとも一つの中継器回路は、増幅されたデータ信号および増幅された第二のデータ信号を、ツイストペア・ケーブルの異なるラインに出力するように構成される。

以上、データ・ケーブル4160を介した片方向データの取り扱いについて説明した。しかしながら、いくつかの例では、双方向データの取り扱いが、データ・ケーブル4160によってサポートされてもよい。たとえば、第二のコネクタ4162は、第二の電子装置から第三のデータ信号を受信するように構成されてもよい。第三のデータ信号は、第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを含む。第四の信号エッジと第五の信号エッジは、送信されるべき第三のデータに対応する第三の時間期間だけ離れ、第五の信号エッジと第六の信号エッジは、送信されるべき第四のデータに対応する第四の時間期間だけ離れている。第三のデータ信号は、STEPプロトコルに準拠している（たとえば、上記の側面の一つまたは複数に従う）。したがって、第三の時間期間と第四の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。少なくとも一つの中継器回路4163は（および任意的にはデータ・ケーブルの他の中継器回路も）、第三のデータ信号を増幅するように構成され、第一のコネクタ4161は、増幅された第三のデータ信号を第一の電子装置に出力するように構成される。

第一の電子装置から第二の電子装置へのデータ伝送について上述したように、第二の電子装置から第一の電子装置へのデータ伝送にも差動信号が使用されてもよい。

第一の電子装置から第二の電子装置へのおよびその逆のデータ・ケーブル4160を介したデータ伝送は、同時に（並行して）行なわれてもよい。よって、少なくとも一つの中継器回路4163は（および、任意的にはデータ・ケーブルの他の中継器回路も）、第一のデータ信号および第三のデータ信号を同時に増幅するように構成されてもよい。同様に、データ・ケーブル4160は、第一の電子装置から第二の電子装置へとその逆の同時データ伝送のために、追加のワイヤ（たとえば、追加の同軸ケーブルまたは追加のツイストペア・ケーブル）を含んでいてもよい。

図41dの例において、データ・ケーブル4160に提供されるデータ信号は、STEPプロトコルに準拠する。しかしながら、STEPプロトコルを使用するデータ・ケーブルは、さらに、他の通信プロトコルに準拠する信号を伝送するために使用されてもよい。それに応じたデータ・ケーブル4170が、図41eに示されている。

データ・ケーブル4170は、第一の電子装置（図示せず）に結合し、第一の電子装置から通信プロトコル（たとえば、USB 2.x、3.xまたはサンダーボルト）に準拠した入力信号を受信するように構成された第一のコネクタ4171を含む。さらに、データ・ケーブル4170は、第二の電子装置（図示せず）に結合するように構成された第二のコネクタ4172を含む。たとえば、第一および第二のコネクタ4171および4172は、電子装置の対応する対応物を受け入れるように構成されたプラグまたはソケットであってもよい。第一および第二のコネクタ4171、4172は、データ・ケーブル4170のケーブル端部を形成する。

データ・ケーブル4170は、さらに、第一のコネクタ4171と第二のコネクタ4172との間に結合された二つの変換回路4173および4174を備える。図41eに示されるように、変換回路4173および4174は、コネクタ4171および4172のように、同じハウジング（ケーシング）内に配置されてもよい。他の例では、変換回路4173および4174、ならびにコネクタ4171および4172は、別個のハウジング内に配置されてもよい。

二つの変換回路4173および4174の第一の変換回路4173は、第一のコネクタ4171から入力信号を受信し、入力信号に基づいてデータ信号を生成するように構成される。データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジおよび第二の信号エッジは、入力信号にエンコードされた第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、入力信号にエンコードされた第二のデータに対応する第二の時間期間によって分離される。データ信号は、STEPプロトコルに準拠している（たとえば、上記の側面の一つまたは複数に従う）。よって、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。換言すれば、第一の変換回路4173は、入力信号をSTEPプロトコルに変換する。

二つの変換回路4173および4174のうちの第二の変換回路4174は、第一の変換回路4174からデータ信号を受信し、該データ信号に基づいて通信プロトコルに準拠した出力信号を生成するように構成される。換言すれば、第二の変換回路4174は、STEPプロトコルに準拠したデータ信号を、受信された入力信号の通信プロトコルに戻す変換をする。

第二のコネクタ4172は、出力信号を第二の電子装置に出力するように構成される。

また、図41eは、能動データ・ケーブルを示す。STEPプロトコルとは異なる通信プロトコルに従った入力信号は、データ・ケーブル4170に沿ってデータを高速かつ低電力で伝搬させるために、STEPプロトコルに変換される。データを出力する前に、データは、初期の通信プロトコルに変換し戻される。

データ・ケーブル4160の場合と同様に、第一のコネクタ4171と第二のコネクタ4172を接続するために、種々のタイプのケーブルが使用されうる。たとえば、第一の変換回路4173が同軸ケーブルを介して第二の変換回路4174に結合されるように、同軸ケーブルが使用されてもよい。データ・ケーブル4170を介するデータ転送は、いくつかの例では、シングルエンドであってもよい。たとえば、第一の変換回路4173は、同軸ケーブルを介して第二の変換回路4174にシングルエンドでデータ信号を出力するように構成されてもよい。

いくつかの例では、データは、代替的に、データ・ケーブル4170を介して差動式に伝送されてもよい。たとえば、第一の変換回路は、入力信号に基づいて第二のデータ信号を生成するようにさらに構成されてもよい（入力信号はシングルエンドまたは差動でありうる）。第二のデータ信号は、データ信号に対して反転される。よって、第二の変換回路4174は、第二のデータ信号にさらに基づいて前記出力信号を生成するように構成されてもよい（出力信号は、シングルエンドまたは差動でありうる）。

同軸構成において、第一の変換回路4173は、一対の同軸ケーブルを介して第二の変換回路4174に結合されてもよく、第一の変換回路4173は、データ信号および第二のデータ信号を、一対の同軸ケーブルのうちの異なるものに出力するように構成されてもよい。

同軸ケーブルの代わりに、ツイストペア・ケーブルが差動データ伝送のために使用されてもよい。よって、第一の変換回路4173は、ツイストペア・ケーブルを介して第二の変換回路4174に結合されてもよい。さらに、第一の変換回路4173は、データ信号および第二のデータ信号をツイストペア・ケーブルの異なるラインに出力するように構成されてもよい。

以上、データ・ケーブル4170を介した単方向のデータの取り扱いについて説明した。しかしながら、いくつかの例においては、双方向のデータの取り扱いが、データ・ケーブル4170によってサポートされてもよい。たとえば、第二のコネクタ4172は、第二の電子装置から通信プロトコルに準拠する第二の入力信号を受信するように構成されてもよい。第二の変換回路4174は、第二のコネクタ4172から第二の入力信号を受信し、第二の入力信号に基づいて第三のデータ信号を生成するように構成される。第三のデータ信号は、第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを含む。第四の信号エッジおよび第五の信号エッジは、第二の入力信号にエンコードされた第三のデータに対応する第三の時間期間だけ分離され、第五の信号エッジおよび第六の信号エッジは、第二の入力信号にエンコードされた第四のデータに対応する第四の時間期間だけ分離される。第三のデータ信号は、STEPプロトコルに準拠している（たとえば、上記の側面の一つまたは複数に従う）。したがって、第三の時間期間と第四の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。第一の変換回路4173は、第二の変換回路4174から第三のデータ信号を受信し、第三のデータ信号に基づいて通信プロトコルに準拠する第二の出力信号を生成するように構成される。第一のコネクタ4171は、第二の出力信号を第一の電子装置に出力するように構成される。

第一の電子装置から第二の電子装置へのおよびその逆のデータ・ケーブル4170を介したデータ伝送は、同時に（並行して）行なわれてもよい。たとえば、第一の変換回路4173は、データ信号および第二の出力信号を同時に（並行して）生成するように構成されてもよい。

データは、たとえば、ある方向（たとえば、第一のコネクタ4171から第二のコネクタ4172へ）のための4つのシングルエンドの同軸ケーブルおよび反対方向（たとえば、第二のコネクタ4172から第一のコネクタ4171へ）のための4つのシングルエンドの同軸ケーブルを使って、データ・ケーブル4170を介して転送されてもよい。各同軸ケーブルを介して20Gb/sのデータが転送されうると仮定すると、80Gb/sのデータが、データ・ケーブル4170を介して各方向に同時に（並行して）転送されてもよく、それにより、合計160Gb/sのデータが、データ・ケーブル4170を介して転送されうる。

他の例では、二つの電子装置間でデータを交換するために、能動ケーブル4160および4170の代わりに、「受動」ケーブル（いかなる能動電子コンポーネントも含まないケーブル）が使用されてもよい。上述のように、バンドル内に単一または複数の同軸ケーブルを有する受動データ・ケーブルが、STEPプロトコルに従ったデータ交換のために使用されてもよい。たとえば、STEPに準拠するデータ転送が、各同軸ケーブルについて行なわれてもよい（シングルエンドのデータ伝送）。あるいはまた、STEPに準拠するデータ転送が、差動同軸ケーブル対を使用して行なわれてもよい（たとえば、一つのSTEP準拠伝送リンクのために二つの同軸ケーブル）。あるいはまた、ツイストペア・ケーブルを用いた受動データ・ケーブルが使用されてもよい。

電子装置間のデータ交換のためにSTEPプロトコルを使用することにより、より低い消費電力、より低いコスト、より小さなサイズ、およびより低い振動リスクを可能にしうる。

STEPプロトコルのもう一つの使用事例は、複数のダイの間の通信またはダイ上通信であってもよい。図42a〜図42cに関連して、通信にSTEPプロトコルを使用するいくつかの半導体パッケージおよびダイが示される。

図42aは、半導体パッケージ4200を示す。半導体パッケージ4200は、半導体電子コンポーネントを収容する金属、プラスチック、ガラスまたはセラミックのケーシング（ハウジング）である。明確のため、ケーシングは図42aには示されていない。半導体パッケージ4200は、半導体電子コンポーネントに外部から接触するための一つまたは複数の端子（図示せず）を含んでいてもよい。たとえば、半導体パッケージ4200は、一つまたは複数のリード、ピン、および／または接触パッドを含んでいてもよい。さらに、半導体パッケージ4200は、半導体電子コンポーネントの廃熱を放散するための一つまたは複数のヒートシンク（図示せず）を含んでいてもよい。

上述のように、半導体パッケージ4200は、半導体電子コンポーネントを備える。半導体パッケージ4200は少なくとも、第一の集積回路4211を含む第一の半導体ダイ4210と、第二の集積回路4221を含む第二の半導体ダイ4220とを備える。半導体ダイ4210および4220は、半導体材料（たとえば、シリコン）の（小さな）ブロックであり、その上に所与の機能回路（すなわち、集積回路4211および4221）が製造される。たとえば、第一の集積回路4211および第二の集積回路4221は、中央処理装置（CPU）、CPUコア、グラフィック処理装置（GPU）、GPUコア、メモリなどのうちの一つまたは複数であってもよい。しかしながら、半導体パッケージ4200は、上記の例に限定されない。第一の集積回路4211および第二の集積回路4221は、一般に、第一の半導体ダイ4210および第二の半導体ダイ4220にそれぞれ実装される電子コンポーネントの任意のセットであってもよい。

さらに、半導体パッケージ4200は、データ交換のために、第一の半導体ダイ4210と第二の半導体ダイ4220とを結合する伝送リンク4230を含む。

第一の半導体ダイ4210は、データ送信信号を生成するための装置4212をさらに含む。データ送信信号を生成するための装置4212は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むようにデータ送信信号を生成するように構成された処理回路（たとえば、DTC）を含む。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジおよび第二の信号エッジは、第一の集積回路4211から第二の集積回路4221へ送信される第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、第一の集積回路4211から第二の集積回路4221へ送信される第二のデータに対応する第二の時間期間だけ分離される。処理回路は、STEPプロトコルに準拠するデータ信号を生成するように構成される（たとえば、上記の側面の一つまたは複数に従う）。よって、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

さらに、データ信号を生成するための装置4212は、伝送リンク4230にデータ送信信号を出力するように構成された出力インターフェース回路を含む。

データは、ある例では、差動式に転送されてもよい。よって、処理回路は、データ送信信号に対して反転された第二のデータ送信信号を生成するようにさらに構成されてもよい。よって、出力インターフェース回路は、第二のデータ送信信号を伝送リンク4230に出力するようにさらに構成されてもよい。

STEPプロトコルを使用することによって、データは、第一の集積回路4211から第二の集積回路4221へ、高いデータレートで、低いレイテンシーをもって、かつ低い電力消費で（たとえば、0.5pJ/ビット未満）送信されうる。

STEPプロトコルは、任意的に、データを受信するためにさらに使用されてもよい。たとえば、インターフェース回路は、伝送リンク4230を介してデータ受信信号を受信するようにさらに構成されてもよい。あるいはまた、第一の半導体ダイ4210は、データ受信信号を受信するための専用の（第二の）インターフェース回路を含んでいてもよい。第一の半導体ダイ4210は、データ受信信号をデコードするための装置4213をさらに含んでいてもよい。

データ受信信号をデコードする装置4213は、データ受信信号内の第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成された処理回路（たとえば、TDC）を含む。さらに、データ受信信号をデコードする装置4213は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第一の集積回路4211のための第一のデータを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第一の集積回路4211のための第二のデータを決定するように構成された復調回路を備える。データ受信信号をデコードするための装置4213は、STEPプロトコルに準拠する（たとえば、上述の側面の一つまたは複数に従う）データ受信信号をデコードするように構成される。

いくつかの例では、データは、差動式に受信されてもよい。よって、インターフェース回路は、データ信号に対して反転された第二のデータ受信信号を伝送リンク4230から受信するようにさらに構成されてもよい。よって、処理回路は、第二のデータ受信信号にさらに基づいて、第四の信号エッジ、第五の信号エッジ、および第六の信号エッジを決定するように構成されてもよい。

STEPプロトコルを使用することにより、第一の集積回路4211は、高いデータレートで、低いレイテンシーをもって、かつ低い電力消費でデータを受信することができる。

第一の集積回路4211とデータを交換するために、第二の集積回路4221は、データ受信信号を生成するための相応する装置4222と、データ送信信号をデコードするための相応する装置4223とを含んでいてもよい。

半導体パッケージ内のダイ間データ交換のための（厳格な）要件を満たすために、STEPプロトコルが適応されてもよい。いくつかの例では、より低い変調方式が、STEPプロトコルのために使用されてもよい。たとえば、さまざまな例について上述したように3ビットではなく、2ビットのみが、一つの信号エッジにエンコードされてもよい。換言すれば、第一の集積回路4210から第二の集積回路4220に送信される第一のデータは、2ビット（またはそれ未満）であってもよい。いくつかの例では、時間分解能がスケーリングされてもよい。たとえば、シンボル分離時間（すなわち、異なるペイロード・データ・シンボル間の時間差）は、他のアプリケーションと比較して増加されてもよい。これは、BERを改善すること（たとえば、10^-19またはそれ以上に）、またはSTEPプロトコルに従った通信のための回路からレギュレータを除去することを許容しうる。それにより、半導体ダイ4210および4220上の面積ならびに電力が節約されうる。いくつかの例では、STEPプロトコルの上述の送信および／または受信機能のいくつかは、伝送リンク4230に沿ったチャネル歪みが小さく、等化の必要性が低いため、省略されてもよい。

伝送リンク4230は、多くの異なる仕方で実装されうる。以下では、伝送リンク4230のためのいくつかの例示的な実装について説明する。伝送リンク4230は、たとえば、パッケージ内の短いルーティング（たとえば、数ミリメートル）によって実装されてもよい。たとえば、伝送リンク4230は、一つまたは複数のワイヤであってもよく、または伝送リンク4230は、第一の半導体ダイ4210および第二の半導体ダイ4220を保持するプリント回路基板（PCB）上の一つまたは複数の伝導性トラックであってもよい。

他の例では、高度なパッケージング方法が、半導体ダイ4210および4220を接続するために使用されてもよい。たとえば、第一の半導体ダイ4210および第二の半導体ダイ4220は、第三の半導体ダイ（図示せず）上にマウントされてもよく、伝送リンク4230は、第三の半導体ダイの配線層スタック内の一つまたは複数の伝導性トレースであってもよい。換言すれば、第三の半導体ダイは、半導体ダイ4210および4220のための集積伝送リンク4230を有する担体として使用されてもよい。

ダイ上通信のためにSTEPプロトコルを使用する別の例が図42bに示されている。図42bは、第一の集積回路4250および第二の集積回路4260を含む半導体ダイ4240を示す。半導体ダイ4240は、所与の機能回路（すなわち、集積回路4250および4260）がその上に作製される、半導体材料（たとえば、シリコン）の（小さな）ブロックである。上述の集積回路4211および4221と同様に、第一の集積回路4250および第二の集積回路4260は、電子コンポーネント（たとえば、CPUまたはメモリ）の任意のセットでありうる。いくつかの例では、半導体ダイ4240は、システムオンチップ（System on a Chip、SOC）であってもよい。

半導体ダイ4240は、第一の集積回路4250と第二の集積回路4260とを結合する伝送リンク4245をさらに備える。たとえば、伝送リンク4245は、半導体ダイ4240の配線層スタック内の一つまたは複数の伝導性トレースであってもよい。

第二の集積回路4260と通信するために、第一の集積回路4250は、データ送信信号を生成する装置4251を備える。データ送信信号を生成する装置4251は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むようにデータ送信信号を生成するように構成された処理回路（たとえば、DTC）を含む。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジおよび第二の信号エッジは、第一の集積回路4250から第二の集積回路4260へ送信されるべき第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、第一の集積回路4250から第二の集積回路4260へ送信されるべき第二のデータに対応する第二の時間期間だけ分離される。処理回路は、STEPプロトコルに準拠するデータ送信信号を生成するように構成される（たとえば、上記の側面の一つまたは複数に従う）。よって、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

さらに、データ送信信号を生成するための装置4251は、伝送リンク4245にデータ送信信号を出力するように構成された出力インターフェース回路を含む。

データは、ある例では、差動式に転送されてもよい。よって、処理回路は、前記データ送信信号に対して反転された第二のデータ送信信号を生成するようにさらに構成されてもよい。よって、出力インターフェース回路は、第二データ送信信号を伝送リンク4245に出力するようにさらに構成されてもよい。

STEPプロトコルを使用することによって、データは、第一の集積回路4250から第二の集積回路4260へ、高いデータレートで、低いレイテンシーをもって、低い電力消費で（たとえば、0.5pJ/ビット未満）送信されうる。

STEPプロトコルは、任意的に、データを受信するためにさらに使用されてもよい。たとえば、インターフェース回路は、伝送リンク4245を介してデータ受信信号を受信するようにさらに構成されてもよい。あるいはまた、第一の集積回路4250は、データ受信信号を受信するための専用の（第二の）インターフェース回路を含んでいてもよい。第一の集積回路4250は、データ受信信号をデコードするための装置4252をさらに含んでいてもよい。

データ受信信号をデコードする装置4252は、データ受信信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成された処理回路（たとえば、TDC）を含む。さらに、データ受信信号をデコードする装置4252は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第一の集積回路4250のための第一のデータを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第一の集積回路4250のための第二のデータを決定するように構成された復調回路を備える。データ受信信号をデコードするための装置4252は、STEPプロトコルに準拠する（たとえば、上述の側面の一つまたは複数に従った）データ受信信号をデコードするように構成される。

いくつかの例において、データは、差動式に受信されてもよい。したがって、インターフェース回路は、前記データ信号に対して反転された第二のデータ受信信号を伝送リンク4245から受信するようにさらに構成されてもよい。よって、処理回路は、第二のデータ受信信号に基づいて、第四の信号エッジ、第五の信号エッジ、および第六の信号エッジを決定するように構成されてもよい。

STEPプロトコルを使用することにより、第一の集積回路4250は、高いデータレートで、低いレイテンシーをもって、低い電力消費でデータを受信することができる。受信およびデコードされたデータは、第一の集積回路4250の他の回路によってさらに処理されてもよい。

第一の集積回路4250とデータを交換するために、第二の集積回路4260は、データ受信信号を生成するための相応する装置4261と、データ送信信号をデコードするための相応する装置4262とを含んでいてもよい。

ダイ間データ交換について上述したように、STEPプロトコルは、ダイ上データ交換のための要件に適合させられてもよい。たとえば、より低い変調方式が使用されてもよい。第一の集積回路4250から第二の集積回路4260へ送信される第一のデータは、たとえば、2ビット以下であってもよい。同様に、STEPプロトコルの上述した送信および受信機能のいくつかは省略されてもよい。

別の半導体パッケージ4270が、図42cに示される。半導体パッケージ4270は、集積回路（図示せず）を含む半導体ダイ4275を含む。半導体ダイ4275は、半導体パッケージ4270のケーシング（ハウジング）内に配置される。明確のため、ケーシングは、図42cには示されていない。上述の集積回路4211、4221、4250、および4260と同様に、半導体ダイ4275上に作製される集積回路は、電子コンポーネント（たとえば、CPUまたはメモリ）の任意のセットでありうる。半導体パッケージ4270は、任意的に、半導体ダイ4275の廃熱を放散するための一つまたは複数のヒートシンク（図示せず）を含んでいてもよい。

半導体パッケージ4270は、半導体パッケージ4270の出力信号を出力するように構成された出力端子4271をさらに含む。出力端子4271は、少なくとも部分的には、半導体パッケージ4270のケーシングの外側表面上に配置され、外部エンティティが、半導体パッケージ4270と（特に、半導体ダイ4275の集積回路と）通信するために接触できる。たとえば、出力端子4271は、図42cに示されるように、半導体パッケージ4270のケーシングの外面に配置されるリードもしくはピン、または半導体パッケージ4270のケーシングの外面に配置される接触パッドであってもよい。

出力信号を提供するために、半導体パッケージ4270は、出力信号を生成するための装置4280を含む。出力信号を生成するための装置4280は、図42cに示されるように、別個の（第二の）ダイ上に作製されてもよく、または集積回路と一緒に半導体ダイ4275上に作製されてもよい。

出力信号を生成するための装置4280は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように前記出力信号を生成するように構成された処理回路（たとえば、DTC）を含む。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジと第二の信号エッジとは、集積回路の第一の出力データに対応する第一の時間期間によって分離され、第二の信号エッジと第三の信号エッジとは、集積回路の第二の出力データに対応する第二の時間期間によって分離される。処理回路は、STEPプロトコルに準拠する出力信号を生成するように構成される（たとえば、上記の側面の一つまたは複数に従う）。よって、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

さらに、出力信号を生成するための装置4280は、出力端子4271に出力信号を出力するように構成された出力インターフェース回路を含む。

データは、ある例では、差動式に転送されてもよい。よって、処理回路は、さらに、出力信号に対して反転される第二の出力信号を生成するように構成されてもよい。よって、出力インターフェース回路は、さらに、第二の出力信号を半導体パッケージ4270の別の出力端子に出力するように構成されてもよい。

STEPプロトコルを使用することによって、半導体パッケージ4270の集積回路の出力データは、高いデータレートで、低いレイテンシーをもって、低い電力消費で、外部エンティティ（たとえば、外部集積回路）に送信されうる。

STEPプロトコルは、任意的にデータを受信するためにさらに使用されてもよい。たとえば、半導体パッケージ4270は、半導体パッケージ4270のための入力信号を受信するように構成された入力端子4272をさらに含んでいてもよい。図42cに示されるように、半導体パッケージ4270の／のための信号を出力および受信するための端子4271および4272は、二つの別々の物理的エンティティ（たとえば、二つのリード、ピン、または接触パッド）であってもよい。しかしながら、いくつかの例では、出力端子4271および入力端子4272は、時分割二重構成で使用される同じ物理的エンティティ（たとえば、単一のリード、ピン、または接触パッド）であってもよい。

半導体パッケージ4270は、入力信号をデコードするための装置4290をさらに含んでいてもよい。出力信号を生成するための装置4280と同様に、入力信号をデコードするための装置4290は、半導体ダイ4275上または別個のダイ上に（たとえば、出力信号を生成するための装置4280と一緒に）作製されてもよい。

入力信号をデコードするための装置4290は、入力信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成された処理回路（たとえば、TDC）を含む。さらに、データ受信信号をデコードする装置4290は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第一の入力データを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第二の入力データを決定するように構成された復調回路を備える。データ受信信号をデコードするための装置4290は、STEPプロトコルに準拠する入力信号をデコードするように構成される（たとえば、上記の側面の一つまたは複数に従う）。

デコードされた入力データは、たとえば、さらなる処理のために半導体ダイ4275の集積回路に転送されてもよい。

いくつかの例では、データは、差動式に受信されてもよい。したがって、半導体パッケージ4270の別の入力端子が、入力信号に対して反転された第二の入力信号を受信するようにさらに構成されてもよい。よって、処理回路は、第二の入力信号にさらに基づいて、第四の信号エッジ、第五の信号エッジ、および第六の信号エッジを決定するように構成されてもよい。

STEPプロトコルを使用すると、高いデータレートで、低いレイテンシーをもって、低い電力消費で、入力データを受信するを許容しうる。

図42a〜42cに関連して上述したように、複数ダイ間の通信またはダイ上通信のためにSTEPプロトコルを使用することにより、より高いスループット、必要なピン／リード／接触パッド／などの低減、改善されたパッケージ・ルーティング（より短いルート）および縮小されたダイ面積消費を可能にしうる。

STEPプロトコルは、半導体パッケージまたは半導体ダイ（たとえば、SoC）内の従来のシリアル・インターフェースを置き換えることを可能にしうる。半導体パッケージ内の距離は短いので、STEPプロトコルのマッチングおよびチャネル等化機能は、他の用途と比較して低減されうる。STEPプロトコルは、半導体パッケージまたは半導体ダイ内のルーティングを単純化し、半導体パッケージまたは半導体ダイにおけるデータ交換のための困難な電力要件に到達することを許容しうる。

STEPプロトコルのための別の使用事例は、車両〔ビークル〕である。車両は、モーター（motor）（および任意的には動力伝達〔パワートレイン〕システム）によって駆動される車輪を備える装置である。いくつかの例において、車両は、私有車両または商用車両であってもよい。特に、車両は、自動車、トラック、オートバイ、またはトラクターであってもよい。車両内のセンサー、プロセッサ、アクター（actor）および通信モジュールの数は増え続けている。それに応じて、これらの要素によって生成される／これらの要素の間で渡されるデータの量も増加している。これらの要素の相互接続は、ケーブル長、重量およびコストの点で困難である。車両内でSTEPプロトコルを使用することにより、図43a〜43cに関連して記載される以下の例からより明白になるように、データ交換を改善することを許容しうる。

図43aは、車両用のデータ集約（aggregation）装置4300を示す。データ集約装置4300は、複数の第一伝送リンク4302-1、4302-2、…、4302-nを介して車両内に設置された複数のセンサー4301-1、4301-2、…、4302-nに結合するように構成された入力インターフェース回路4310を含む。図43aでは三つのセンサーが示されているが、任意の数のセンサーが使用されうることを注意しておく。たとえば、入力インターフェース回路4310は、四つ以上のセンサーまたは三つ未満のセンサーに結合してもよい。複数のセンサー4301-1、4301-2、…、4301-nは、同じまたは異なる物理量を感知しうる。たとえば、複数のセンサー4301-1、4301-2、…、4301-nのうちの一つまたは複数は、圧力（たとえば、タイヤの圧力）、加速度（たとえば、衝撃または衝突を判別するため）、磁場（たとえば、タイヤの操舵角または回転速度を決定するため）、または温度（たとえば、周囲温度またはモーター温度）を感知してもよい。

入力インターフェース4310は、複数のセンサー4301-1、4301-2、…、4301-nからセンサー・データを受信し、さらに、複数のセンサー4301-1、4301-2、…、4301-nからのセンサー・データを集約するように構成される。複数のセンサー4301-1、4301-2、…、4301-nからのセンサー・データの集約〔アグリゲーション〕（aggregation）は、複数のセンサー4301-1、4301-2、…、4301-nからのセンサー・データが組み合わされたデータセットに一緒に入れられるプロセスである。たとえば、複数のセンサー4301-1、4301-2、…、4301-nから受信された、複数のセンサー4301-1、4301-2、…、4301-nのうちの一つの測定結果をそれぞれ記述する複数のデータ・ストリームが組み合わされて、複数のセンサー4301-1、4301-2、…、4301-nのすべてのセンサーの測定結果を含む単一のデータ・ストリームにされてもよい。複数のセンサー4301-1、4301-2、…、4301-nからのセンサー・データを集約するために、入力インターフェース4310は、たとえば、プロセッサまたは特定用途向け集積回路（ASIC）のような集約回路4313を含んでいてもよい。

データ集約装置4300は、データ信号を生成するように構成された処理回路4320をさらに含む。処理回路4320（たとえばDTC）は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように、データ送信信号を生成するように構成される。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジおよび第二の信号エッジは、集約されたセンサー・データの第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、集約されたセンサー・データの第二のデータに対応する第二の時間期間によって分離される。処理回路は、STEPプロトコルに準拠するデータ信号を生成するように構成される（たとえば、上記の側面の一つまたは複数に従う）。よって、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

さらに、データ集約装置4300は、集約されたセンサー・データを車両の処理施設に転送するために、第二の伝送リンク4303に前記データ信号を出力するように構成された出力インターフェース回路4330を含む。

データは、ある例では、差動式に転送されてもよい。したがって、処理回路4320は、データ信号に対して反転される第二のデータ信号を生成するようにさらに構成されてもよい。よって、出力インターフェース回路4330は、第二のデータ信号を第二の伝送リンク4303に出力するようにさらに構成されてもよい。

複数のセンサー4301-1、4301-2、…、4301-nのセンサー・データを集約することによって、データ集約装置4300は、複数のセンサー4301-1、4301-2、…、4301-nから出力される複数の低データレート信号を組み合わせて、単一の高レートデータ信号（たとえば、シングルエンドまたは差動式）にすることを許容しうる。換言すれば、処理回路4320は、入力インターフェース回路4310によって複数の第一の伝送リンク4302-1、4302-2、…、4302-nのうちの単一のものを介して受信されるセンサー・データよりも高いデータレートを示すように、データ信号を生成するように構成される。

よって、複数のセンサー4301-1、4301-2、…、4301-nのセンサー・データ（たとえば、測定結果）を、センサー・データを評価するための車両の処理施設に転送するために要求されるケーブルの数、よって、ケーブル長が、従来のアプローチに比べて低減されうる。ケーブルの量を減らすことにより、車両の重量および製造コストを低減することができる。さらに、STEPプロトコルを使用することにより、複数のセンサー4301-1、4301-2、…、4301-nのセンサー・データを、車両の処理施設に、高いデータレートで、低いレイテンシーをもって、低い電力消費で転送することを許容しうる。

一般に、複数のセンサー4301-1、4301-2、…、4301-nからデータ集約装置4300へのデータ転送のためには、任意の通信プロトコルが使用されうる。いくつかの例において、STEPプロトコルが、複数のセンサー4301-1、4301-2、…、4301-nから入力インターフェース回路4310へセンサー・データを転送するために使用されてもよい。換言すれば、複数のセンサー4301-1、4301-2、…、4301-nは、STEPプロトコルに準拠するセンサー信号を生成するように構成されてもよい（たとえば、上述の一つまたは複数の側面に従って、センサー・データに基づいてセンサー信号を生成する装置を含む）。

いくつかの例では、データ集約装置4300（たとえば、集約回路4313）は、複数のセンサー4301-1、4301-2、…、4301-nから受信した個々のセンサー信号をデコードせずに、STEP準拠センサー信号を集約センサー・データに組み合わせるように構成されてもよい。

他の例では、データ集約装置4300は、センサー・データを集約する前に、センサー信号をデコードするように構成されてもよい。たとえば、入力インターフェース回路4310は、入力インターフェース回路4310によって複数のセンサー4301-1、4301-2、…、4301-nのうちの一つから受信されたセンサー信号における、第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成された処理回路4311を含んでいてもよい。さらに、入力インターフェース回路4310の復調回路は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて複数のセンサー4301-1、4301-2、…、4301-nのうちの前記一つの第一のセンサー・データを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて複数のセンサー4301-1、4301-2、…、4301-nのうちの前記一つの第二のセンサー・データを決定するように構成されてもよい。復調回路4312は、STEPプロトコルに準拠する入力信号をデコードするように構成される（たとえば、上述の側面の一つまたは複数に従う）。集約回路4313は、デコードされたセンサー・データ片を集約されたセンサー・データに組み合わせてもよい。

いくつかの例において、データは、複数のセンサー4301-1、4301-2、…、4301-nから差動式に受信されてもよい。したがって、入力インターフェース回路4310は、前記センサー信号に対して反転された複数のセンサー4301-1、4301-2、…、4301-nのうちの前記一つからの第二のセンサー信号を受信するようにさらに構成されてもよい。よって、処理回路4311は、第二のセンサー信号にさらに基づいて、第四の信号エッジ、第五の信号エッジ、および第六の信号エッジを決定するように構成されてもよい。

他のセンサーのセンサー信号は、同じようにデコードされうる。

STEPプロトコルを使用することにより、低いレイテンシーをもって、低い電力消費で、入力データを受信することを許容しうる。

上述のように、STEPプロトコルは、車両内の（きわめて）効率的なデータ集約ユニットを実装するために使用されうる。さらに、STEPプロトコルは、センサー・データを評価する、車両の諸処理ユニットのために使用されてもよい。車両用の例示的なデータ処理装置4340が図43bに示される。

データ処理装置4340は、（第一の）伝送リンク4341からデータ信号を受信するように構成された入力インターフェース回路4343を含む。データ信号は、複数のセンサーからのセンサー・データを搬送する。たとえば、データ信号は、上述のようにデータ集約装置によって生成されてもよい。データ信号はSTEPプロトコルに準拠する。

データ処理装置4340は、データ信号のデコードを可能にするデコード装置4350を備える。デコード装置4350は、データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された（第一の）処理回路4351（たとえば、TDC）を含む。ここでもまた、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。

さらに、デコード装置4350は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいてセンサー・データの第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいてセンサー・データの第二のデータを決定するように構成された復調回路4352を含む。デコード装置4350は、STEPプロトコルに準拠するデータ信号をデコードするように構成される（たとえば、上述の側面の一つまたは複数に従う）。よって、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

いくつかの例において、センサー・データは、伝送リンク4341から差動式に受信されてもよい。したがって、入力インターフェース回路4343は、データ信号に対して反転された第二のデータ信号を伝送リンク4341から受信するようにさらに構成されてもよい。よって、処理回路4351は、第二のデータ信号にさらに基づいて、第一の信号エッジ、第二の信号エッジ、および第三の信号エッジを決定するように構成されてもよい。

データ処理装置4340は、さらに、センサー・データの第一のデータおよび第二のデータに基づいて、車両の制御可能な装置のための制御データを生成するように構成されたプロセッサ4244を備える。制御可能な装置は、車両に搭載され、外部制御信号に応答する任意のユニットまたは機器であってもよい。たとえば、制御可能な装置は、電気モーター、電気モーター、電子装置、アクチュエータ、通信装置（モジュール）などであってもよい。

データ処理装置4340は、任意的に、制御可能装置のための制御信号を生成するための装置4360をさらに含んでいてもよい。制御信号を生成する装置4360は、第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを含むように、制御信号を生成するように構成された別の（第二の）処理回路4361（たとえば、DTC）を含む。第四の信号エッジと第五の信号エッジは、制御データの第一のデータに対応する第三の時間期間だけ分離され、第五の信号エッジと第六の信号エッジは、制御データの第二のデータに対応する第四の時間期間だけ分離される。他方の処理回路4361は、STEPプロトコルに準拠する制御信号を生成するように構成される（たとえば、上述の側面の一つまたは複数に従う）。すなわち、第三の時間期間と第四の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

さらに、制御信号を生成するための装置4360は、車両の制御可能な装置に制御信号を転送するために、前記データ信号を別の（第二の）伝送リンク4342に出力するように構成された出力インターフェース回路4362を含む。

いくつかの例において、制御データは、前記別の伝送リンク4342に差動式に出力されてもよい。したがって、前記別の処理回路4361は、前記制御信号に対して反転される第二の制御信号を生成するようにさらに構成されてもよい。よって、出力インターフェース回路4362は、第二の制御信号を前記別の伝送リンク4342に出力するようにさらに構成されてもよい。

STEPプロトコルを使用することによって、データ処理装置4340は、高データレートで、低レイテンシーで、低い電力消費で、車両の他の装置と通信しうる。

いくつかの例において、データ処理装置4340は、読み出し専用メモリ（ROM）、ランダムアクセスメモリ（RAM）、および／または不揮発性データ記憶装置などのメモリ・デバイス4345をさらに含んでいてもよい。メモリ・デバイス4345は、プロセッサ4344によって出力されたデータ（たとえば、制御データ、更新された構成／較正データなど）を記憶するため、またはプロセッサ4344のためのデータ（たとえば、ソフトウェア、構成／較正データなど）を記憶するために使用されてもよい。いくつかの例において、STEPプロトコルは、プロセッサ4344とメモリ・デバイス4345との間のデータ交換のためにさらに使用されてもよい。

たとえば、前記別の処理回路4361は、メモリ・デバイス4345に書き込まれるプロセッサ4344のデータを含むメモリ・デバイス4345のための書き込み信号を生成するようにさらに構成されてもよい。たとえば、前記別の処理回路4361は、第一のタイプの第七の信号エッジ、第二のタイプの第八の信号エッジ、および第一のタイプの第九の信号エッジのシーケンスを含むように、書き込み信号を生成するように構成されてもよい。第七の信号エッジおよび第八の信号エッジは、メモリ・デバイス4345に書き込まれるプロセッサ4344の第一のデータに対応する第五の時間期間だけ分離され、第八の信号エッジおよび第九の信号エッジは、メモリ・デバイス4345に書き込まれるプロセッサ4344の第二のデータに対応する第六の時間期間だけ分離される。前記別の処理回路4361は、STEPプロトコルに準拠する書き込み信号を生成するように構成される（たとえば、上述の側面の一つまたは複数に従う）。メモリ・デバイス4345は、書き込み信号をデコードするための相応する装置と、書き込み信号のデコードされたデータを記憶するためのメモリ・エレメントとを含んでいてもよい。

同様に、メモリ・デバイス4345は、STEPプロトコルに準拠して、プロセッサ4344のためのデータを含む読み出し信号を提供してもよい。デコード装置4350は、読み出し信号をデコードし、読み出し信号のデコードされたデータをプロセッサ4344に提供するために使用されてもよい。処理回路4351は、メモリ・デバイス4345によって出力される読み出し信号において、第一のタイプの第十の信号エッジ、第二のタイプの第十一の信号エッジ、および第一のタイプの第十二の信号エッジのシーケンスを決定するように構成されてもよい。さらに、復調回路4352は、第十の信号エッジと第十一の信号エッジとの間の第七の時間期間に基づいてプロセッサ4344のための第一のデータを決定し、第十一の信号エッジと第十二の信号エッジとの間の第八の時間期間に基づいてプロセッサ4344のための第二のデータを決定するように構成されてもよい。復調回路4352は、STEPプロトコルに準拠する読み出し信号をデコードするように構成される（たとえば、上述の側面の一つまたは複数に従う）。

図43cは、上述のように、データ集約装置4380およびデータ処理装置4390とともに、複数のセンサー4371-1、4371-2、…、4371-nを備える車両4370を示す。これらの要素は、図43cに示されるように、STEPプロトコルに準拠したデータを交換する。

上述のものと同様に、データ集約装置4380は、複数の第一の伝送リンク4372-1、4372-2、…、4372-nを介して複数のセンサー4371-1、4371-2、…、4372-nに結合するように構成された第一のインターフェース回路を備える。センサー・データは、複数のセンサー4371-1、4371-2、…、4371-nから集約装置4380へ、STEPプロトコルに準拠して送信される。入力インターフェースは、複数のセンサー4371-1、4371-2、…4371からのセンサー・データを集約するようにさらに構成される。データ集約装置4380の処理回路は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むデータ信号を生成するように構成される。第一の信号エッジおよび第二の信号エッジは、集約されたセンサー・データの第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、集約されたセンサー・データの第二のデータに対応する第二の時間期間によって分離される。言い換えると、処理回路はSTEPプロトコルに準拠したデータ信号を生成する。よって、第三の時間期間と第四の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。データ集約装置4380の第二のインターフェース回路は、第二の伝送リンク4373にデータ信号を出力するように構成される。

データ集約装置4380は、複数のセンサー4371-1、4371-2、…4371-nからの複数の低レート・データ・ストリームを単一の高レート・データ信号に組み合わせることを許容する。たとえば、データ信号のデータレートは、複数の第一の伝送リンク4372-1、4372-2、…、4372-nのうちの単一のものを介して受信されたセンサー・データのそれぞれのデータレートよりも少なくとも3倍、4倍、5倍、10倍、または20倍高くてもよい。

データ処理装置4390は、第二の伝送リンク4373を介してデータ集約装置4380に結合される。データ処理装置4390は、第二の伝送リンク4373からデータ信号を受信するように構成された第三のインターフェース回路を含む。さらに、データ処理装置4390は、データ信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第二のタイプの第六の信号エッジのシーケンスを決定するように構成された処理回路を備える。データ処理装置4390は、さらに、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいてセンサー・データの第三のデータを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいてセンサー・データの第四のデータを決定するように構成された復調回路を備える。換言すれば、データ処理装置4390は、STEPプロトコルに準拠したデータ信号をデコードするための装置を備える。たとえば、復調回路は、STEPプロトコルに準拠するデータ信号を復調するように構成される。

データ処理装置4390のプロセッサ4391は、センサー・データの第三のデータおよび第四のデータに基づいて、車両の制御可能な装置4376のための制御データを生成するように構成される。図43cの例において、制御可能な装置4376は、無線通信用の通信モジュールである。

図43cに示されるように、データ処理装置4390は、メモリ装置4392などのさらなる要素を含んでいてもよい。また、プロセッサ4391とデータ処理装置4390の他の要素との間のデータ交換は、STEPプロトコルに基づいてもよい。

制御可能な装置4376に制御データを送信するために、データ処理装置は、STEPプロトコルに準拠する制御信号を生成するための装置をさらに備える。制御信号を生成するための装置は、第一のタイプの第七の信号エッジ、第二のタイプの第八の信号エッジ、および第一のタイプの第九の信号エッジのシーケンスを含むように制御信号を生成するように構成された別の処理回路を備える。第七の信号エッジと第八の信号エッジは、制御データの第一のデータに対応する第五の時間期間だけ分離され、第八の信号エッジと第九の信号エッジは、制御データの第二のデータに対応する第六の時間期間だけ分離される。前記別の処理回路は、STEPプロトコルに準拠する制御信号を生成するように構成される。すなわち、第五の時間期間と第六の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

制御信号を生成するための装置は、制御可能な装置4376に結合された第三の伝送リンク4374にデータ信号を出力するように構成された第四のインターフェース回路をさらに含む。

よって、制御可能装置4376は、効率的な仕方で、複数のセンサー4371-1、4371-2、…4371-nのセンサー・データに基づいて制御されうる。特に、車両4370の個々の要素間のデータ転送は、高レート、低いレイテンシー、および低電力消費でありうる。さらに、ケーブルの量は、従来の通信アプローチに比べて低減されうる。

無線通信のための通信モジュールとして制御可能な装置4376の例示的な実装を参照すると、制御信号は、たとえば、通信モジュールがこれらの情報に基づいて無線周波数キャリア信号（無線周波数発振信号）を変調することができるように、バックエンドまたは車両4370の外部のネットワークに送信されるデータに関する情報を含んでいてもよい。

第三の伝送リンク4374がかなり長い場合、信号減衰が顕著になる可能性がある。よって、中継器回路4375は、任意的に、データ処理装置4390の第四のインターフェース回路と制御可能な装置4376との間に結合されてもよい。中継器回路4375は、第三の伝送リンクから制御信号を受信し、制御信号を増幅するように構成される。次いで、増幅された制御信号は、中継器回路4375によって、制御可能な装置4376に出力される。

図43a〜43cに関連して上述した伝送リンクは、複数の異なる仕方で実装されうる。伝送リンクの特定の実装は、たとえば、伝送リンクの長さに基づいて選択されてもよい。たとえば、伝送リンクは、PCB上の一つまたは複数のトレース、一つまたは複数の同軸ケーブル、一つまたは複数のフラット可撓ケーブル、一つまたは複数のイーサネット〔登録商標〕ケーブル（たとえば、CAT5、CAT6など）、一つまたは複数の（シールドされた）ツイストペア・ケーブル、一つまたは複数のファイバー、それらの組み合わせなどとして実装されてもよい。しかしながら、図43a〜図43cに関連して説明した上記の例は、上記のタイプの伝送リンクに限定されるものではない。

STEPプロトコルの別の使用事例は、携帯電話、タブレットコンピュータ、ラップトップコンピュータまたはコンピュータのような電子装置における、センサーとアプリケーション・プロセッサとの間のデータ交換でありうる。たとえば、カメラのいくつかの実装は、高分解能で単一のビデオ・データ・ストリームまたは複数のビデオ・データ・ストリームを生成するハイスループット・カメラ・モジュールを統合してもよい。

4Kカメラ・モジュールの4つのカメラがそれぞれフレームレート60fpsで10ビット／ピクセルを生成するとすると、必要なスループットは次のようになる：

8Kカメラ・モジュールの2つのカメラがそれぞれフレームレート30fpsで10ビット／ピクセルを生成するとすると、必要なスループットは次のようになる：

約20Gbit/sのスループットをサポートするために、DPHYおよび／またはInter-Integrated Circuit〔集積回路間〕、I2Cのようなプロトコルを使用する従来のアプローチは、使用される膨大なワイヤ（たとえば、12の整合高周波ワイヤを含む16のワイヤ）およびワイヤ、コネクタなどに起因する大きなサイズ（フットプリント）をもたらす。膨大なワイヤに必要とされる大きなコネクタは高価である。従来の解決策はまた、装置内のケーブルのための高価なボリューム空間を必要とし、その結果、ボード上の高価なルーティングを生じる。

STEPプロトコルを使用すると、フットプリントが大幅に低減されるような仕方でデータを再配置することを許容しうる。また、コストおよび電力消費の削減の可能性がある。カメラ・モジュールとアプリケーション・プロセッサとの間でデータを交換するための、STEPプロトコルを使用する電子装置のいくつかの例が、図44a〜図44cに関連して以下に記述される。

図44aは、少なくとも一つのセンサー装置4410（たとえば、撮像装置）と、処理装置4420（たとえば、画像処理装置）とを含む、電子装置4400（たとえば、撮像システムまたは通信装置、たとえば携帯電話、タブレットコンピュータ、ラップトップコンピュータ、またはコンピュータ）を示す。センサー装置4410および処理装置4420は、伝送リンク4405（たとえば、フラットケーブル）を介して結合される。

センサー装置4410は、画像データを生成するように構成されたカメラ要素（モジュール）4411を含む。たとえば、画像データは少なくとも一つのビデオ・データ・ストリームを含んでいてもよい。ビデオ・データ・ストリームは、たとえば、5.5、10または15Gbit/sを超えるデータレートを示してもよい。カメラ要素4411は、一つまたは複数のカメラを含んでいてもよい。たとえば、カメラ要素4411は、第一のビデオ・データ・ストリームを生成するように構成された第一のカメラと、第二のビデオ・データ・ストリームを生成するように構成された第二のカメラとを含んでいてもよい。カメラ要素4411は、第一のビデオ・データ・ストリームおよび第二のビデオ・データ・ストリームを含む画像データを生成するように構成される。換言すれば、カメラ要素は、その複数のカメラのビデオ・データ・ストリームを一つの画像データ・ストリームに組み合わせるように構成されてもよい。

カメラ要素4411の画像データを出力するために、センサー装置4410は、STEPプロトコルに準拠した通信回路4412を備える。通信回路4412は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように、データ信号を生成するように構成された第一の処理回路（たとえば、DTC）を含む。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジおよび第二の信号エッジは、画像データの第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、画像データの第二のデータに対応する第二の時間期間だけ分離される。第一の処理回路は、STEPプロトコルに準拠するデータ信号を生成するように構成される（たとえば、上記の側面の一つまたは複数に従う）。よって、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

さらに、通信回路4412は、データ信号を（コネクタ4413を介して）伝送リンク4405に出力するように構成された第一のインターフェース回路を含む。換言すれば、第一のインターフェース回路は、出力インターフェース回路として機能する。

いくつかの例において、データは、伝送リンク4405へ差動式に出力されてもよい。よって、第一の処理回路は、さらに、データ信号に対して反転される第二のデータ信号を生成するように構成されてもよい。よって、第一のインターフェース回路は、第二のデータ信号を伝送リンク4405に出力するようにさらに構成されてもよい。

画像データは、伝送リンク4405を介して処理装置4420に転送される。データ信号をデコードするために、処理装置4420は、STEPプロトコルに準拠する通信回路4422を備える。通信回路4422は、伝送リンク4405から（コネクタ4423を介して）データ信号を受信するように構成された第二のインターフェース回路を含む。第二のインターフェース回路は、入力インターフェース回路として機能する。

さらに、通信回路4422は、データ信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第二のタイプの第六の信号エッジのシーケンスを決定するように構成された第二の処理回路（たとえば、TDC）を備える。

さらに、通信回路4422は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第三のデータを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第四のデータを決定するように構成された復調回路を備える。復調回路は、STEPプロトコルに準拠するデータ信号を復調するように構成される（たとえば、上記の側面の一つまたは複数に従う）。よって、第三の時間期間と第四の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

データが差動式に送信される場合、第二のインターフェース回路は、（通信回路4412の第一の処理回路によって生成されるように）第二のデータ信号を受信するようにさらに構成されてもよい。よって、第二の処理回路は、第二のデータ信号にさらに基づいて、第四の信号エッジ、第五の信号エッジ、および第六の信号エッジを決定するように構成されてもよい。

復調されたデータは、さらなる処理のためにアプリケーション・プロセッサ4421に転送される。たとえば、アプリケーション・プロセッサ4421は、第三のデータおよび第四のデータに基づいて画像データを決定（復元）するように構成されてもよい。

カメラ要素4411とアプリケーション・プロセッサ4421との間でデータを交換するためにSTEPプロトコルを使用することは、伝送リンクのために少数のワイヤおよび小さなコネクタのみを使用することを許容しうる。たとえば、約20Gbit/sのスループットのためには、6本のワイヤを有するフラットケーブルが、カメラ要素4411からアプリケーション・プロセッサ4421へ画像を送信するのに十分でありうる。二つのワイヤを使用する単一のSTEPリンクが、カメラ要素4411からアプリケーション・プロセッサ4421へのデータ転送のために十分でありうる。というのは、STEPプロトコルは、単一の差動リンク上で20Gbit/s以上のデータレートを可能にしうるからである。同様に、アプリケーション・プロセッサ4421からカメラ要素4411へのデータ転送のために（たとえば、制御データを送信するために）二つの追加的なワイヤが使用されてもよい。さらに、電源のために2本のワイヤ（電力およびグラウンド）が使用される。たとえば、D-PHYまたはM-PHYプロトコルを使用する従来のアプローチと比較して、かなりの量のワイヤが節約されうる。よって、ケーブル用により小さいコネクタが使用されうる。STEPリンクは、D-PHYまたはM-PHYリンク（これらは今日、カメラシリアルインターフェース（Camera Serial Interface、CSI）プロトコルに従って使用される）とほぼ同じスペクトル帯域幅を占めてもよい。フラットケーブルおよびコネクタの高周波品質（たとえば、損失、整合、絶縁など）を改善する必要がないため、同じ品質の伝送リンクがSTEPインターフェースのために使用されてもよい。結果として、必要なスペースおよびコストが低減されうる。さらに、高レート、低レイテンシー、および低電力のデータ交換が可能にされうる。

いくつかの例において、センサー装置4410は、センサー・データを生成するように構成された少なくとも一つのさらなるセンサー要素をさらに含んでいてもよい。たとえば、さらなるセンサー要素は、（デジタル）マイクロフォンおよび光センサーのうちの一つであってもよい。よって、通信回路4412の第一の処理回路は、さらに、センサー・データをデータ信号に含めるように構成されてもよい。換言すれば、第一処理回路は、画像データとセンサー・データとを集約してもよい。

上述のように、いくつかの例において、データは、カメラ要素4411からアプリケーション・プロセッサ4421に送信されるだけでなく、逆方向にも送信されうる。たとえば、処理装置4420は、カメラ要素4411および／またはさらなるセンサー要素を制御するための制御データを、STEPプロトコルに準拠して、センサー装置4410に送信してもよい。

制御データは、アプリケーション・プロセッサ4421によって生成される。通信回路4422は、対応する制御信号を出力するための第三の処理回路（たとえば、DTC）を含んでいてもよい。第三の処理装置は、第一のタイプの第七の信号エッジ、第二のタイプの第八の信号エッジ、および第一のタイプの第九の信号エッジのシーケンスを含むように制御信号を生成するように構成されている。第七の信号エッジと第八の信号エッジは、制御データの第一のデータに対応する第五の時間期間だけ分離され、第八の信号エッジと第九の信号エッジは、制御データの第二のデータに対応する第六の時間期間だけ分離される。第三の処理回路は、STEPプロトコルに準拠するデータ信号を生成するように構成される（たとえば、上記の側面の一つまたは複数に従う）。よって、第五の時間期間と第六の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

第二のインターフェース回路は、（コネクタ4423を介して）伝送リンク4405に制御信号を出力するように構成される。換言すれば、第二のインターフェース回路は、出力インターフェース回路として機能する。ここでもまた、いくつかの例において、制御データは、伝送リンク4405に差動式に出力されてもよい。よって、第三の処理回路は、さらに、制御信号に対して反転される第二の制御信号を生成するように構成されてもよい。よって、第二のインターフェース回路は、第二の制御信号を伝送リンク4405に出力するようにさらに構成されてもよい。

制御データは、伝送リンク4405を介してセンサー装置4410に転送される。センサー装置4410の第一のインターフェース回路は、制御信号を受信するようにさらに構成される。換言すれば、第一のインターフェース回路は、入力インターフェース回路として機能する。

STEPプロトコルに準拠する制御信号をデコードするために、センサー装置4410の通信回路4412は、制御信号における第一のタイプの第十の信号エッジ、第二のタイプの第十一の信号エッジ、および第二のタイプの第十二の信号エッジのシーケンスを判定するように構成された第四の処理回路（たとえば、TDC）をさらに含んでいてもよい。

さらに、通信回路4412は、第十の信号エッジと第十一の信号エッジとの間の第七の時間期間に基づいて第一の制御データを決定し、第十一の信号エッジと第十二の信号エッジとの間の第八の時間期間に基づいて第二の制御データを決定するように構成された復調回路を含んでいてもよい。復調回路は、STEPプロトコルに準拠する制御信号を復調するように構成される（たとえば、上記の側面の一つまたは複数に従う）。よって、第七の時間期間と第八の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

図44aに示されるように、制御データが差動式に送信される場合、第一のインターフェース回路は、（通信回路4422の第三の処理回路によって生成されるように）第二の制御信号を受信するようにさらに構成されてもよい。よって、第四の処理回路は、第二の制御信号に基づいて、第十の信号エッジ、第十一の信号エッジ、および第十一の信号エッジを決定するように構成されてもよい。

復調されたデータは、カメラ要素4411および／またはセンサー装置4410のさらなるセンサー（単数または複数）に転送され、それにより、カメラ要素4411および／またはさらなるセンサーは、その動作を、アプリケーション・プロセッサ4421の制御データに従って適応させてもよい。

カメラ要素4411および通信回路4412は、センサー装置4410内に別個の素子として示されるが、通信回路4412の機能は、いくつかの例において、カメラ要素4411に統合されうることを注意しておく。よって、本開示の例は、さらに、通信回路4412（の機能）を含むカメラ要素に関する。同様に、本開示の例は、さらに、通信回路4422（の機能）を含むアプリケーション・プロセッサに関する。換言すれば、カメラ要素4411およびアプリケーション・プロセッサ4421は、STEPプロトコルに準拠するデータをネイティブに交換することができてもよい。さらに、カメラ要素4411は、単にセンサー要素の例であることを注意しておく。また、他のセンサー要素（たとえば、カメラ要素4411以外の物理量を感知するセンサー要素）は、STEPプロトコルに準拠するデータをネイティブに交換することができてもよい。よって、本開示の例は、一般に、通信回路4412（の機能）を含むセンサー要素に関する。

STEPプロトコルを使用してデータを変換および交換するためのブリッジ回路を使用する電子装置4430（たとえば、撮像システム、または通信装置、たとえば携帯電話、タブレットコンピュータ、ラップトップコンピュータ、またはコンピュータ）の別の例が図44bに示される。

電子装置4430は、少なくとも一つのセンサー装置4440（たとえば、撮像装置）および処理装置4450（たとえば、画像処理装置）を備える。センサー装置4440および処理装置4450は、伝送リンク4435（たとえば、フラットケーブル）を介して結合される。

センサー装置4440は、センサー要素4441を含む。図44bに示されるように、センサー要素4441は、（たとえば、図44aに関連して上述されるように）カメラ要素であってもよい。しかしながら、センサー要素4441は、一般には、任意の種類のセンサー要素（たとえば、マイクロフォン、磁気センサー、または光センサー）であってもよい。センサー要素4441は、センサー・データを生成する。センサー要素4441は、従来のプロトコルに準拠するセンサー・データを生成するように構成されてもよい。たとえば、センサー・データが画像データを含む場合、センサー要素4441は、CSIプロトコルに準拠するセンサー・データを生成するように構成されてもよい。同様に、センサー要素4441は、たとえば、センサー・データが音データを含む場合には、I2Cプロトコル、またはIntegrated-Interchip-Sound〔集積回路間サウンド〕、I2Sプロトコルに準拠するセンサー・データを生成するように構成されてもよい。しかしながら、センサー要素4441は、これらの特定のプロトコルに限定されず、任意の好適なプロトコルが使用されてもよい。

センサー・データを処理装置4450に送信するために、センサー装置4440は、第一のブリッジ回路4442を含む。第一のブリッジ回路4442は、センサー・データをSTEPプロトコルに変換し、変換されたセンサー・データを伝送リンク4435に出力する。

第一のブリッジ回路4442は、センサー要素4441からセンサー・データを受信するように構成された第一のインターフェース回路を含む。第一のインターフェース回路は、センサー要素4441によって使用されるそれぞれのプロトコルに準拠するセンサー・データを受信するように構成される。たとえば、センサー・データが画像データを含む場合、第一のインターフェース回路は、CSIプロトコルに準拠した画像データを受信するように構成されうる。

第一のブリッジ回路4442は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように、データ信号を生成するように構成された第一の処理回路（たとえば、DTC）をさらに含む。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジおよび第二の信号エッジは、センサー・データの第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、センサー・データの第二のデータに対応する第二の時間期間だけ分離される。第一の処理回路は、STEPプロトコルに準拠するデータ信号を生成するように構成される（たとえば、上記の側面の一つまたは複数に従う）。よって、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

さらに、第一のブリッジ回路4442は、データ信号を（コネクタ4443を介して）伝送リンク4435に出力するように構成された第二のインターフェース回路を含む。

センサー・データは、いくつかの例において、伝送リンク4435へ差動式に出力されてもよい。よって、第一の処理回路は、さらに、データ信号に対して反転される第二のデータ信号を生成するように構成されてもよい。よって、第二のインターフェース回路は、第二のデータ信号を伝送リンク4435に出力するようにさらに構成されてもよい。

センサー・データは、伝送リンク4435を介して処理装置4450に転送される。所望／要求されるスキーム（フォーマット）でセンサー・データをアプリケーション・プロセッサ4450に提供するために、処理装置4450は、別のブリッジ回路4452を備える。

第二のブリッジ回路4452は、伝送リンク4435から（コネクタ4453を介して）データ信号を受信するように構成された第三のインターフェース回路を含む。さらに、第二のブリッジ回路4452は、データ信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第二のタイプの第六の信号エッジのシーケンスを決定するように構成された第二の処理回路（たとえば、TDC）を備える。

さらに、第二のブリッジ回路4452は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第三のデータを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第四のデータを決定するように構成された復調回路を備える。復調回路は、STEPプロトコルに準拠するデータ信号を復調するように構成される（たとえば、上記の側面の一つまたは複数に従う）。よって、第三の時間期間と第四の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

センサー・データが差動式に送信される場合、第三のインターフェース回路は、第二のデータ信号（第一のブリッジ回路4442の第一の処理回路によって生成される）を受信するようにさらに構成されてもよい。よって、第二の処理回路は、第二のデータ信号にさらに基づいて、第四の信号エッジ、第五の信号エッジ、および第六の信号エッジを決定するように構成されてもよい。

第二のブリッジ回路4452は、さらに、第一のデータおよび第二のデータに基づいて（復調回路によって復調されたデータに基づいて）通信プロトコルに準拠する出力信号を生成するように構成された変調回路を備える。第二のブリッジ回路4452の第四のインターフェース回路は、アプリケーション・プロセッサ4451に出力信号を出力するように構成される。よって、第二のブリッジ回路4452は、STEPプロトコルからアプリケーション・プロセッサ4451によってサポートされるデータ・プロトコルへのデータ変換を実行する。たとえば、通信プロトコルは、ペリフェラルコンポーネント相互接続エクスプレス（PCIe）、D-PHY、M-PHYまたはUSBのいずれかであってもよい。

データは、シングルエンド式（上述のように）または差動式に第二のブリッジ回路によって出力されうる。よって、変調回路は、いくつかの例において、出力信号に対して反転された第二の出力信号を生成するようにさらに構成されてもよい。第四のインターフェース回路は、第二の出力信号をアプリケーション・プロセッサ4451に出力するようにさらに構成されてもよい。

出力信号内のセンサー・データは、その後、アプリケーション・プロセッサ4451によって評価される。たとえば、センサー・データが画像データを含む場合、アプリケーション・プロセッサ4451は、出力信号から画像データを判定（復元）するように構成されてもよい。

ブリッジ回路4442および4452は、いくつかの例において、アプリケーション・プロセッサ4451からセンサー要素4441へのデータ送信を可能にするようにさらに構成されてもよい。たとえば、アプリケーション・プロセッサ4451は、制御データを生成するように構成されてもよい。よって、第二のブリッジ回路4452の第四のインターフェースは、アプリケーション・プロセッサ4451から、使用される通信プロトコルに準拠する制御データを受信するように構成されてもよい。制御データは、第二のブリッジ回路4452によってSTEPプロトコルに変換される。よって、第二のブリッジ回路4452は、たとえば、第一のタイプの第七の信号エッジ、第二のタイプの第八の信号エッジ、および第一のタイプの第九の信号エッジのシーケンスを含むように制御信号を生成するように構成された第三の処理回路（たとえば、DTC）を含んでいてもよい。第七の信号エッジと第八の信号エッジは、制御データの第一のデータに対応する第五の時間期間だけ分離され、第八の信号エッジと第九の信号エッジは、制御データの第二のデータに対応する第六の時間期間だけ分離される。第三の処理回路は、STEPプロトコルに準拠するデータ信号を生成するように構成される（たとえば、上記の側面の一つまたは複数に従う）。よって、第五の時間期間と第六の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

よって、第二のブリッジ回路4452の第三のインターフェース回路は、制御信号を（コネクタ4453を介して）伝送リンク4435に出力するように構成されてもよい。

センサー・データについて上述したものと同様に、制御データは、いくつかの例において、伝送リンク4435へ差動式に出力されてもよい。よって、第三の処理回路は、さらに、制御信号に対して反転される第二の制御信号を生成するように構成されてもよい。よって、第三のインターフェース回路は、第二の制御信号を伝送リンク4435に出力するようにさらに構成されてもよい。

制御データは、伝送リンク4435を介してセンサー装置4440に転送される。センサー装置4430の第二のインターフェース回路は、制御信号を受信するようにさらに構成されてもよい。

STEPプロトコルに準拠する制御信号をデコードするために、第一のブリッジ回路4442は、制御信号における第一のタイプの第十目の信号エッジ、第二のタイプの第十一の信号エッジ、および第二のタイプの第十二の信号エッジのシーケンスを決定するように構成された第四の処理回路（たとえば、TDC）をさらに含んでいてもよい。

さらに、第一のブリッジ回路4442は、第十の信号エッジと第十一の信号エッジとの間の第七の時間期間に基づいて第一の制御データを決定し、第十一の信号エッジと第十二の信号エッジとの間の第八の時間期間に基づいて第二の制御データを決定するように構成される復調回路を含んでいてもよい。復調回路は、STEPプロトコルに準拠する制御信号を復調するように構成される（たとえば、上記の側面の一つまたは複数に従う）。よって、第七の時間期間と第八の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

制御データが差動式に送信される場合、第二のインターフェース回路は、（第二のブリッジ回路4452の第三の処理回路によって生成される）第二の制御信号を受信するようにさらに構成されてもよい。よって、第四の処理回路は、第二の制御信号に基づいて、第十の信号エッジ、第十一の信号エッジ、および第十一の信号エッジを決定するように構成されてもよい。

制御データは、その後、センサー要素4441に転送される。たとえば、第一のブリッジ回路4442の第一のインターフェースは、センサー要素4441と第一のブリッジ回路4442との間の通信のために使用される通信プロトコルに準拠する第一の制御データおよび第二の制御データを出力するように構成されてもよい。

電子装置4400について上述したものと同様に、STEPプロトコルに従って、センサー要素4441とアプリケーション・プロセッサ4451との間のデータ交換を可能にするブリッジ回路4442および4452を使用することによって、伝送リンク4435のための少数のワイヤおよび小さなコネクタのみを使用することを許容しうる。結果として、必要なスペースおよびコストが低減されうる。さらに、高レート、低レイテンシー、および低電力のデータ交換が可能にされうる。ブリッジ回路4442および4452を使用することにより、センサー要素4441およびアプリケーション・プロセッサ4451がSTEPプロトコルをネイティブにサポートしない場合でも、STEPプロトコルに準拠するデータを交換することを許容しうる。

第一のブリッジ回路4441は、さらに、図44cに示されるように、アプリケーション・プロセッサ4451と、複数のセンサー要素の／についてのデータを交換するために使用されてもよい。図44cは、図44bに示されるセンサー装置4440と比較して、二つの追加のセンサー要素4474および4475を有するセンサー装置4470を備える電子装置4460を示す。

よって、第一のブリッジ回路4442の第一のインターフェースは、三つのセンサー要素からセンサー・データを受信する。しかしながら、三つのセンサー要素は、単に説明のために示されているにすぎないことに注意しておく。一般に、任意の数のセンサー要素が使用されてもよい。換言すれば、第一のブリッジ回路4442の第一のインターフェースは、少なくとも二つのセンサー要素からセンサー・データを受信するように構成されてもよい。

図44cに示されるように、異なるセンサー要素4441、4474、および4475は、それぞれのセンサー・データを送信するために、異なるプロトコルを使用してもよい。よって、第一のブリッジ回路4442の第一のインターフェースは、異なるプロトコル（たとえば、CSIプロトコル、I2Cプロトコル、およびI2Sプロトコル）に準拠するセンサー要素からセンサー・データを（同時に）受信するように構成されてもよい。

図44a〜44cに関連して上述されたセンサー要素アプリケーション・プロセッサ相互接続は、センサー要素とアプリケーション・プロセッサとの間で少数のワイヤのみを使用することを許容しうる。たとえば、伝送リンクとして使用されるフラットケーブルおよび（高周波）コネクタは、図44a〜44cに示される例に従って小さく選択されてもよい。サイズの縮小は、伝送リンクの両側の装置にSTEPプロトコルを統合することによって、または、センサー・モジュール・データを束ね、再配置して、標準プロトコルからSTEPプロトコル／インターフェースにする外部ブリッジ回路（たとえば、周辺ブリッジシリコン（periphery bridge silicon））を使用することによって可能にされてもよい。STEPプロトコルを使用してデータを束ね／再配置し、伝送リンク（たとえばフラットケーブル）を通すことによって、センサー・モジュールは、フラットケーブル内の少数のワイヤおよび小型コネクタを用いてアプリケーション・プロセッサに接続されうる。上記の例から分かるように、提案されたアーキテクチャーは、さらに、いくつかのセンサー・モジュール（たとえば、カメラ、デジタル・マイクロフォン、光センサーなど）を、STEPインターフェースによって提供される一つのシリアル高速バスに多重化することを許容しうる。複数のセンサー・インターフェースがサポートされ、STEPインターフェースを介してアプリケーション・プロセッサに接続されてもよい。

提案されるアーキテクチャーは、携帯電話（スマートフォン）、ラップトップコンピュータ、コンピュータまたはタブレットコンピュータのような多くの電子装置のために使用されうる。カメラ要素は、図44a〜44cの例で説明されているが、一般に、任意のタイプのセンサー要素が使用されうることを注意しておく。図44a〜44cに示されるアーキテクチャーは、カメラ要素に限定されない。

上述したように、STEPプロトコルについてのもう一つの仕様事例は、モバイル通信装置であってもよい。STEPプロトコルが低消費電力で高レートかつ低レイテンシーのデータ交換を許容しうるからである。

図45aは、ある側面によるユーザー装置4500を示す。ユーザー装置4500は、いくつかの側面では、モバイル装置であってもよく、アプリケーション・プロセッサ4505、ベースバンド・プロセッサ4510（ベースバンド・モジュールとも称される）、無線フロントエンド・モジュール（Radio Front End Module、RFEM）4515、メモリ4520、接続性モジュール4525、近接場通信（NFC）コントローラ4530、オーディオドライバ4535、カメラドライバ4540、タッチスクリーン4545、ディスプレイドライバ4550、センサー4555、取り外し可能メモリ4560、電力管理集積回路（PMIC）4565、およびスマートバッテリー4570を含む。

いくつかの側面では、アプリケーション・プロセッサ4505は、たとえば、一つまたは複数のCPUコアと、キャッシュ・メモリ、LDOレギュレータ、割込みコントローラ、シリアル・インターフェース、たとえばシリアル・ペリフェラル・インターフェース（SPI）、I2Cまたはユニバーサル・プログラマブル・シリアル・インターフェース・モジュール、リアル・タイム・クロック（RTC）、インターバルおよびウォッチドッグ・タイマーを含むタイマー・カウンタ、汎用入力-出力（IO）、メモリ・カード・コントローラ（たとえば、セキュア・デジタル／マルチメディア・カード（SD/MMC）または類似のもの）、USBインターフェース、モバイル・インダストリー・プロセッサ・インターフェース（MIPI）インターフェースおよびジョイントテストアクセスグループ（JTAG）テスト・アクセス・ポートのうちの一つまたは複数とを含んでいてもよい。

いくつかの側面において、ベースバンド・モジュール4510は、たとえば、一つまたは複数の集積回路を含むはんだ付け基板（solder-down substrate）、メイン回路基板にはんだ付けされた単一のパッケージ化された集積回路、および／または二つ以上の集積回路を含むマルチチップ・モジュールとして実装されてもよい。

図44a〜44cに関連して上述したように、STEPプロトコルは、アプリケーション・プロセッサ4505とセンサー4555とを結合するために使用されてもよい。同様に、データを交換するユーザー装置4500の他の諸要素が、STEPインターフェース／STEPプロトコルを使用して結合されてもよい。

図45bは、ある側面による基地局またはインフラストラクチャー設備無線ヘッド4580を示す。基地局無線ヘッド4580は、アプリケーション・プロセッサ4581、ベースバンド・モジュール4582、一つまたは複数のRFEM 4583、メモリ4584、電力管理回路4585、電力ティー（power tee）回路4586、ネットワーク・コントローラ4587、ネットワーク・インターフェース・コネクタ4588、衛星ナビゲーション受信機モジュール4589、およびユーザー・インターフェース4590のうちの一つまたは複数を含んでいてもよい。

いくつかの側面では、アプリケーション・プロセッサ4581は、一つまたは複数のCPUコアと、キャッシュ・メモリ、LDOレギュレータ、割込みコントローラ、SPI、I2Cまたはユニバーサル・プログラマブル・シリアル・インターフェース・モジュールなどのシリアル・インターフェース、RTC、インターバルおよびウォッチドッグ・タイマーを含むタイマー・カウンタ、汎用IO、SD/MMCなどのメモリ・カード・コントローラ、USBインターフェース、MIPIインターフェースおよびJTAGテスト・アクセス・ポートのうちの一つまたは複数とを含んでいてもよい。

いくつかの側面では、ベースバンド・プロセッサ4582は、たとえば、一つまたは複数の集積回路を含むはんだ付け基板、メイン回路基板にはんだ付けされた単一のパッケージ化された集積回路、または二つ以上の集積回路を含むマルチチップ・モジュールとして実装されてもよい。

いくつかの側面では、メモリ4584は、ダイナミックランダムアクセスメモリ（DRAM）および／または同期ダイナミックランダムアクセスメモリ（SDRAM）、および高速な電気的に消去可能なメモリ（一般にフラッシュメモリと呼ばれる）、相変化ランダムアクセスメモリ（PRAM）、磁気抵抗ランダムアクセスメモリ（MRAM）、および／または3次元クロスポイント（3D XPoint）メモリを含む不揮発性メモリ（NVM）のうちの一つまたは複数を含んでいてもよい。メモリ4584は、はんだ付けパッケージ化集積回路、ソケット付きメモリ・モジュール、およびプラグイン・メモリカードのうちの一つまたは複数として実装されてもよい。

いくつかの側面では、電力管理集積回路4585は、電圧レギュレータ、サージプロテクタ、電力アラーム検出回路、およびバッテリーもしくはキャパシタなどの一つまたは複数のバックアップ電源のうちの一つまたは複数を含んでいてもよい。電力アラーム検出回路は、ブラウンアウト（不足電圧）条件およびサージ（過電圧）条件のうちの一つまたは複数を検出しうる。

いくつかの側面では、電力ティー回路4586は、単一のケーブルを使用して、基地局無線ヘッド4580への電力供給およびデータ接続性の両方を提供するために、ネットワーク・ケーブルから引き出される電力を提供してもよい。

いくつかの側面では、ネットワーク・コントローラ4587は、イーサネットのような標準的なネットワーク・インターフェース・プロトコルを使用して、ネットワークへの接続性を提供してもよい。ネットワーク接続性は、電気的（一般に、銅相互接続と称される）、光または無線のいずれかである物理的接続を使用して提供されうる。

いくつかの側面では、衛星ナビゲーション受信機モジュール4589は、全地球測位システム（GPS）、Globalnaya Navigatsionnaya Sputnikovaya Sistema（GLONASS）、Galileoおよび／またはBeiDouなどの一つまたは複数のナビゲーション衛星群によって送信された信号を受信および復号する回路を含んでいてもよい。受信機4589は、位置データまたは時間データの一つまたは複数を含んでいてもよいデータを、アプリケーション・プロセッサ4581に提供してもよい。アプリケーション・プロセッサ4581は、時間データを使用して、他の無線基地局と動作を同期させることができる。

いくつかの側面では、ユーザー・インターフェース4590は、リセット・ボタンなどの物理的または仮想的ボタン、発光ダイオード（LED）などの一つまたは複数のインジケーター、および表示スクリーンのうちの一つまたは複数を含んでいてもよい。

ユーザー装置4500について上述したものと同様に、互いにデータを交換する基地局無線ヘッド4580の要素は、低電力消費で高レート、低遅延のデータ交換を可能にするために、STEPインターフェース／STEPプロトコルを使用して結合されてもよい。

本開示に記載される無線通信回路は、第三世代パートナーシップ・プロジェクト（3GPP）で標準化された移動通信ネットワークまたはシステムの一つに従って動作するように構成されてもよい。移動体または無線通信システムは、たとえば、第五世代ニューラジオ（5th Generation New Radio、5G NR）、ロングタームエボリューション（LTE）、LTE-Advanced（LTE-A）、高速パケットアクセス（HSPA）、ユニバーサルモバイル通信システム（UMTS）またはUMTS地上無線アクセスネットワーク（UTRAN）、進化型UTRAN（e-UTRAN）、移動通信のためのグローバルシステム（GSM）、GSM進化のための拡張データレート（Enhanced Data Rate for GSM Evolution、EDGE）ネットワーク）、またはGSM/EDGE無線アクセスネットワーク（GSM/EDGE Radio Access Network、GERAN）に対応しうる。あるいはまた、無線通信回路は、種々の規格、たとえば、インターオペラビリティーフォーマイクロウェーブアクセス（WIMAX）ネットワークIEEE802.16または無線ローカルエリアネットワーク（WLAN）IEEE802.11、一般に直交周波数分割多重アクセス（OFDMA）ネットワーク、時分割多重アクセス（TDMA）ネットワーク、符号分割多重アクセス（CDMA）ネットワーク、ワイドバンドCDMA（WCDMA）ネットワーク、周波数分割多重アクセス（FDMA）ネットワーク、空間分割多重アクセス（SDMA）ネットワークなどを用いる移動通信ネットワークに従って動作するように構成されてもよい。

STEPプロトコル／インターフェースを用いて無線通信装置の無線ヘッド・システムを分割するためのいくつかの例が、図46a〜図46cおよび図47a〜図47dに関連して以下に記載される。

図46aは、無線システム4600の第一の例を示す。無線システム4600は、PCB 4605を備える。少なくとも第一のダイ4610および第二のダイ4615は、PCB 4605上に配置される。第一のダイ4610は、環境に放射される送信データを生成するように構成されたベースバンド・プロセッサ4611を含む。第二のダイ4615は、無線周波数モデム4616を含む。無線周波数モデム4616は、送信データに基づいて無線周波数送信信号を生成するように構成される。図46aの例において、無線周波数モデム4616は、サブミリ波標準（たとえば、LTE、UMTS、EDGE、WLAN IEEE802.11またはBluetooth）に準拠する無線周波数送信信号を生成するように構成される。さらに、第二のダイ4615は、無線周波数送信信号を処理するように構成されたRFEM 4617を含んでいてもよい。たとえば、RFEM 4617は、電力増幅器（PA）、低ノイズ増幅器（LNA）、アナログ・フィルタ、エンベロープ・トラッキング（ET）回路などのうちの一つまたは複数を含んでいてもよい。（処理された）無線周波数送信信号は、一つまたは複数の同軸ケーブル4618を介して、一つまたは複数のアンテナ（たとえば、異なる周波数帯用）を含むアンテナ・モジュール4619に供給される。

送信データを無線周波数モデム4616に送信するために、第一のダイ4610は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように、データ送信信号を生成するように構成された処理回路（たとえば、DTC）をさらに含む。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジおよび第二の信号エッジは、送信データの第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、送信データの第二のデータに対応する第二の時間期間だけ分離される。処理回路は、STEPプロトコルに準拠するデータ送信信号を生成するように構成される（たとえば、上記の側面の一つまたは複数に従う）。よって、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

さらに、第一のダイ4610は、第一のダイ4610と第二のダイ4615とを結合する伝送リンク4601にデータ送信信号を出力するように構成されたインターフェース回路を含む。

いくつかの例において、データは差動式に転送されてもよい。よって、処理回路は、データ送信信号に対して反転された第二のデータ送信信号を生成するようにさらに構成されてもよい。よって、インターフェース回路は、第二データ送信信号を伝送リンク4601に出力するようにさらに構成されてもよい。

データ送信信号は、伝送リンク4601を介して第二のダイ4615によって受信される。

STEPプロトコルを使用することによって、データは、第一のダイ4610から無線周波数モデム4616へ、高データレートで、低遅延で、低電力消費で送信されうる。

STEPプロトコルは、任意的に、データを受信するためにさらに使用されてもよい。たとえば、第一のダイ4610のインターフェース回路は、伝送リンク4601を介して、第二のダイ4615からデータ受信信号を受信するようにさらに構成されてもよい。あるいはまた、第一のダイ4610は、データ受信信号を受信するための専用の（第二の）インターフェース回路を含んでいてもよい。

STEPプロトコルに準拠するデータ受信信号をデコードするために、第一のダイ4610は、データ受信信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成された別の処理回路（たとえば、TDC）をさらに含んでいてもよい。さらに、第一のダイ4610は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第一の受信データを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第二の受信データを決定するように構成された復調回路を含んでいてもよい。復調回路は、STEPプロトコルに準拠するデータ受信信号をデコードするように構成される（たとえば、上記の側面の一つまたは複数に従う）。

いくつかの例において、データは、差動式に受信されてもよい。したがって、第一のダイ4610のインターフェース回路は、前記データ受信信号に対して反転された第二のデータ受信信号を伝送リンク4601からの受信するようにさらに構成されてもよい。よって、処理回路は、第二のデータ受信信号にさらに基づいて、第四の信号エッジ、第五の信号エッジ、および第六の信号エッジを決定するように構成されてもよい。

STEPプロトコルを使用することにより、第一のダイ4610は、高データレートで、低遅延で、低消費電力で、第二のダイ4615からデータを受信することを許容しうる。

第一のダイ4610とデータを交換するために、第二のダイ4620は、データ受信信号を生成するための相応する回路およびデータ送信信号をデコードするための相応する回路（たとえば、上述の一つまたは複数の側面によるもの）を含んでいてもよい。

図46aに示される無線システム4600は、ミリ波を使用して通信することがさらに可能であってもよい。ミリ波通信のための別の無線周波数モデム4621の部分4621-2を含む第三のダイ4620が、PCB 4605上に配置されてもよい。第一のダイ4610は、前記別の無線周波数モデム4621の別の部分4621-1を含む。換言すれば、前記別の無線周波数モデム4621は、異なるダイに実装される二つの部分に分割される。

前記別の無線周波数モデム4621は、ベースバンド・プロセッサ4611によって生成されるさらなる送信データに基づいて、少なくとも一つの他の無線周波数送信信号を生成するように構成される。たとえば、異なる送信偏波（たとえば、水平H、および垂直V）のための他の無線周波数送信信号が、前記別の無線周波数モデム4621によって生成されてもよい。図46aの例において、前記別の無線周波数モデム4621は、ミリ波標準（たとえば、5G NRまたはワイヤレスギガビットWigig）に準拠する前記他の無線周波数送信信号を生成するように構成される。前記一つまたは複数の他の無線周波数送信信号は、一つまたは複数の同軸ケーブル4622を介して一つまたは複数の無線ヘッド4623、4624に供給される。前記一つまたは複数の無線ヘッド4623、4624は、RFEMおよび一つまたは複数のアンテナを示す。

第一のダイ4610は、第一のダイ4610と第二のダイ4615との間のデータ交換のために上述したように、STEPプロトコルに準拠するデータを第三のダイ4620と交換するように構成される。たとえば、ベースバンド・プロセッサによって生成される送信データに関連するデータが、第一のダイ4610から第二のダイ4620に送信される。特に、送信データに基づいて前記別の無線周波数モデム4621の第一の部分4621-1によって生成されたデータは、前記別の無線周波数モデム4621の第二の部分4621-1に送信され、逆もまた同様である。たとえば、第一のダイ4610と第二のダイ4615との間のデータ交換のために使用される前記処理回路、前記別の処理回路、および前記インターフェース回路は、さらに、第一のダイ4610と第三のダイ4620との間のデータ交換のために使用されてもよい。代替として、第一のダイ4610と第二のダイ4615との間のデータ交換のために使用される前記処理回路、前記別の処理回路、および前記インターフェース回路と同じ機能を示す専用の回路が、第一のダイ4610と第三のダイ4620との間のデータ交換のために使用されてもよい。

換言すれば、図46aは、ベースバンド・プロセッサを含む第一のダイが、STEPプロトコルを介して無線周波数モデムの少なくとも一部を含む第二のダイと通信する無線システムを示す。

図46bは、別の無線システム4630を示し、これは、図46aに示される無線システム4600のわずかな変形である。無線システム4630では、RFEM 4617の機能が、第二のダイ4615から、PCB 4605とは別個に配置される別の無線ヘッド4635に移される。無線ヘッド4635は、PCB 4605上に配置されない。換言すれば、無線ヘッド4635は、図46aに関連して上述したRFEM 4617およびアンテナ・モジュール4619の機能を示す。それ以外は、無線システム4630は、無線システム4600と同一である。

図46cは、さらなる無線システム4640を示す。無線システム4640は、図46aおよび46bに関連して上述した無線システム4600および4630と類似している。無線システム4640は、PCB 4645上に配置される第一のダイ4650および第二のダイ4660を含む。第一のダイ4650は、ベースバンド・プロセッサを含む。第二のダイ4660は、無線周波数モデムの少なくとも一部を含む。第一のダイ4650および第二のダイ4660は、無線システム4600および4630について上述したように、伝送リンク4641を介して、STEPプロトコルに準拠するデータを交換する。無線周波数モデムによって生成される前記一つまたは複数の無線周波数送信信号は、環境への放射のために、一つまたは複数の同軸ケーブル4643を介して一つまたは複数の無線ヘッド4680、4685に供給される。同様に、環境から受信された無線周波数受信信号は、前記一つまたは複数の同軸ケーブル4643を介して前記無線周波数モデムに供給される。

図46aおよび46bに示されている無線システムと比較して、図46cは、ダイ4650および4660の回路のための一つまたは複数の供給信号4642を提供する供給回路4670をさらに示す。たとえば、前記一つまたは複数の供給信号4642は、ダイ4650および4660のためのアナログおよび／またはデジタル供給電圧または参照発振信号を含んでいてもよい。

図46a〜46cに示される分割は、たとえば、移動通信ネットワークのためのモバイル装置（たとえば、携帯電話、ラップトップコンピュータまたはタブレットコンピュータ）または基地局で使用されてもよい。言い換えれば、本開示の例は、さらに、図46a〜46cに示されるように、無線システムを構成するモバイル装置および基地局に関する。たとえば、図46a〜46cに示されているベースバンド・プロセッサは、モバイル装置または基地局のアプリケーション・プロセッサに結合されてもよい。アプリケーション・プロセッサは、たとえば、無線システムを介して受信されたデータを処理するか、または無線システムを介して送信されるデータを提供してもよい。

別の分割アーキテクチャーが、図47a〜47dに関して以下に記載される。図47aは、無線システム4700を示す。無線システム4700は、PCB 4705を備える。ダイ4710は、PCB 4705上に配置される。ダイ4710は、少なくとも、ベースバンド・プロセッサと、無線周波数モデムの第一の部分とを備える。任意的に、無線システム4700は、ベースバンド・プロセッサおよび無線周波数モデムの第一の部分のための一つまたは複数の供給信号4716（たとえば、供給電圧または参照発振信号）を提供するように構成された供給回路4715をさらに含んでいてもよい。

無線システム4700は、PCB 4705とは別個に配置された無線ヘッド4720をさらに備える。換言すれば、無線ヘッド4720は、PCB 4705上に配置（マウント）されない。無線ヘッド4720は、無線周波数モデムの第二の部分と、無線周波数モデムの第二の部分に結合された少なくとも一つのアンテナとを備える。任意的に、無線ヘッド4720は、無線周波数モデムの第二の部分と、前記少なくとも一つのアンテナとの間に結合されたアナログ・フロントエンド回路（一つまたは複数のPA、一つまたは複数のLNA、一つまたは複数のフィルタなど）を含んでいてもよい。

無線周波数モデムの第一の部分から無線周波数モデムの第二の部分へデータを送信するために、ダイ4710は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように、データ送信信号を生成するように構成された処理回路（たとえば、DTC）をさらに含む。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジと第二の信号エッジは、無線周波数モデムの第一の部分によって生成された第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジと第三の信号エッジは、無線周波数モデムの第一の部分によって生成された第二のデータに対応する第二の時間期間によって分離される。処理回路は、STEPプロトコルに準拠するデータ送信信号を生成するように構成される（たとえば、上記の側面の一つまたは複数に従う）。よって、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

さらに、ダイ4710は、ダイ4710と無線ヘッド4720とを結合する伝送リンク4711（たとえば、フラットケーブルおよび／またはPCB 4705上の伝導性トレース）にデータ送信信号を出力するように構成されたインターフェース回路を備える。

いくつかの例において、データは差動式に転送されてもよい。よって、処理回路は、データ送信信号に対して反転された第二のデータ送信信号を生成するようにさらに構成されてもよい。よって、インターフェース回路は、第二のデータ送信信号を伝送リンク4711に出力するようにさらに構成されてもよい。差動実装は、図47aに示されている。

STEPプロトコルを使用することによって、データは、高データレートで、低遅延で、低電力消費で、無線周波数モデムの第一の部分から無線周波数モデムの第二の部分へ送信されうる。

STEPプロトコルは、任意的にデータを受信するためにさらに使用されてもよい。たとえば、ダイ4710のインターフェース回路は、伝送リンク4711を介して、無線周波数モデムの第二の部分からデータ受信信号を受信するようにさらに構成されてもよい。あるいはまた、ダイ4710は、データ受信信号を受信するための専用の（第二の）インターフェース回路を含む。

STEPプロトコルに準拠するデータ受信信号をデコードするために、ダイ4710は、データ受信信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成された別の処理回路（たとえば、TDC）をさらに含んでいてもよい。さらに、ダイ4710は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第一の受信データを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第二の受信データを決定するように構成された復調回路を含んでいてもよい。復調回路は、STEPプロトコルに準拠するデータ受信信号をデコードするように構成される（たとえば、上記の側面の一つまたは複数に従う）。

いくつかの例において、データは、差動式に受信されてもよい。したがって、ダイ4710のインターフェース回路は、データ受信信号に対して反転された、伝送リンク4711からの第二のデータ受信信号を受信するようにさらに構成されてもよい。よって、処理回路は、第二のデータ受信信号にさらに基づいて、第四の信号エッジ、第五の信号エッジ、および第六の信号エッジを決定するように構成されてもよい。

STEPプロトコルを使用することにより、ダイ4710は、高データレートで、低遅延で、低電力消費で、無線ヘッド4720からデータを受信することを許容しうる。

受信されたデータは、無線周波数モデムの第一の部分およびベースバンド・プロセッサによってさらに処理されてもよい。

ダイ4710と（たとえば、無線周波数モデムの第一の部分と）データを交換するために、無線ヘッド4720は、データ受信信号を生成するための相応する回路およびデータ送信信号をデコードするための相応する回路（たとえば、上述の一つまたは複数の側面による）を備えてもよい。

図46a〜46cに示される分割アーキテクチャーと比較して、図47aに示される分割アーキテクチャーは、PCB上の装置の数が減らされてもよく、要素を結合するために同軸ケーブルが必要とされないことから、プラットフォーム上の無線システムのフットプリントを減少させることを許容しうる。要素の数を減らし、同軸ケーブルを省略することにより、製造コストをさらに減らすことを許容しうる。

デジタル回路（だけ）を含むベースバンド装置は、通常、デジタル回路およびアナログ回路を含む無線周波数モデムよりも高度な技術ノードで（たとえば、より小さな半導体構造を使用して）実装される。よって、ベースバンド・プロセッサと一緒にダイ4710内に実装される無線周波数モデムの第一の部分は、デジタル回路のみを含んでいてもよく、無線周波数モデムの第二の部分は、アナログ回路のみ、またはデジタル回路とアナログ回路を含んでいてもよい。換言すれば、モデムの大部分は、ベースバンド・プロセッサを保持するダイ4710内に実装されてもよい。モデムの大部分をベースバンド・プロセッサを保持するダイ4710内に実装することは、ダイ4710の高度な技術ノードのため、電力およびダイ面積を節約することを許容しうる。他方、モデムの第二の部分は、無線ヘッド4720のダイに実装されてもよく、ほとんど（または排他的に）無線周波数モデムのアナログ回路を含む。無線周波数モデムの第二の部分を保持するダイは、ダイ4710よりも低い技術ノード内で（たとえば、より大きな半導体構造を使用して）実装されてもよい。

換言すれば、図47aの分割は、図46〜46cによる分割の同軸ケーブルを、STEP準拠伝送リンク（たとえば、PCB 4705上の可撓性ケーブルおよび／または伝導性トレース）によって置き換えることを許容しうる。さらに、高レートのデジタルSTEPインターフェースは、無線周波数モデムのデジタル機能（たとえば、デジタルフロントエンド）をベースバンド・プロセッサに移すことを許容しうる。提案されたアーキテクチャーは、無線ヘッド4720における無線周波数発振のリスクが低減されうるよう、無線ヘッド4720（これはRFEMとして理解されうる）における最小限の無線周波数利得を許容しうる。よって、提案された分割は、より小さなサイズ、より低いコスト、より低い電力消費およびより低い発振リスクを許容しうる。

高データレートSTEPインターフェースは、さらに、無線周波数モデムの第一の部分（ダイ4710上）から無線周波数モデムの第二の部分（無線ヘッド内）への単一の伝送リンクを介して、複数の異なるチャネルおよび／または偏波についてのデータを送信することを許容しうる。換言すれば、データ送信信号は、複数の送信チャネルのためのデータおよび／または複数の送信偏波のためのデータを（同時並行して）含んでいてもよい。

任意的に、無線システム4700は、一つまたは複数のさらなる無線ヘッド4725を含んでいてもよい。さらなる無線ヘッド4725は、別の無線周波数モデムの一部を含んでいてもよく、前記別の無線周波数モデムの他の部分は、ダイ4710内に実装される。たとえば、無線ヘッド4720は、サブミリ波信号（たとえば、LTE信号）を放射および／または受信するために使用されてもよく、他方、前記他の無線ヘッド4725は、ミリ波信号（たとえば、5G-NR信号）を放射および／または受信するために使用されてもよい。他の例では、無線ヘッド4720は、第一のタイプのミリ波信号（たとえば、WiGig信号）を放射および／または受信するために使用されてもよく、前記他の無線ヘッド4725は、他のミリ波信号（たとえば、5G-NR信号）を放射および／または受信するために使用されてもよい。ダイ4710は、ダイ4710と無線ヘッド4720との間のデータ交換のために、上述のSTEPプロトコルを使用して、前記他の無線ヘッド4725とデータを交換するように構成される。

たとえば、ダイ4710と無線ヘッド4720との間のデータ交換のために使用される前記処理回路、前記別の処理回路、および前記インターフェース回路は、ダイ4710と前記他の無線ヘッド4725との間のデータ交換のために追加的に使用されてもよい。あるいはまた、ダイ4710と無線ヘッド4720との間のデータ交換のために使用される前記処理回路、前記別の処理回路、および前記インターフェース回路と同じ機能を示す専用の回路が、ダイ4710と前記他の無線ヘッド4725との間のデータ交換のために使用されてもよい。

図47aに関連して記載された分割スキームによる無線システムを含むモバイル装置4730（たとえば、携帯電話またはタブレットコンピュータ）の3D概略図が、図47bに示されている。

モバイル装置は、表示要素4731（たとえば、タッチディスプレイ要素）を含む。PCB 4732は、表示要素4371の裏側に配置される。ベースバンド・プロセッサと、無線周波数モデムの第一の部分とを備えるダイ4733が、PCB 4732上に配置される。

無線周波数モデムの第二の部分と、一つまたは複数のアンテナ（および任意的な無線周波数フロントエンド・コンポーネント）とを備える第一の無線ヘッド4734が、PCB 4732とは別個に表示要素4731の裏面に配置される。

ダイ4733および第一の無線ヘッド4734は、伝送リンク4735を介してSTEPプロトコルに従ってデータを交換する。伝送リンク4735は、PCB 4732に沿って延びる第一の部分4375-1と、PCB 4732の外側に延びる第二の部分4735-2とを備える。第一の部分4735-1は、たとえば、PCB 4732上の一つまたは複数の伝導性トレースまたは可撓性ケーブルであってもよく、第二の部分4735-2は、たとえば、可撓性ケーブルであってもよい。第一の部分4735-1および第二の部分4735-2は、コネクタ4736（たとえば、マルチライン・コネクタ）を介して結合される。

同様に、第二の無線ヘッド4737がダイ4733に結合される。第二の無線ヘッド4737は、別の無線周波数モデムの第二の部分を含み、前記別の無線周波数モデムの第一の部分は、ダイ4733内に実装される。また、前記別の無線周波数モデムの諸部分は、STEPプロトコルに従ってデータを交換する。

無線ヘッド4374および4737は、異なる周波数帯域における、および／または異なる通信規格および／または複数入力複数出力（MIMO）通信に従って、無線周波数信号を放射／受信するために使用されてもよい。

さらに、モバイル装置4730の回路に給電するためのバッテリー4738が、図47bに示されている。モバイル装置4730のさらなる任意的な要素（詳細については、たとえば、図45a参照）は、明確のため、図47bでは省略される。

図47cは、無線ヘッドのさらなる詳細を示す別の無線システム4700を示す。ベースバンド・プロセッサと、無線周波数モデムの第一の部分とを含むダイ4745は、第一の伝送リンク4741を介して、無線周波数モデムの第二の部分4751を含む第一の無線ヘッド4750とデータを交換する。データ交換はSTEPプロトコルに準拠する。無線周波数モデムの第二の部分4751は、無線周波数モデムの第一の部分から受信されたデータに基づいて一つまたは複数の無線周波数送信信号を生成する。たとえば、無線周波数モデムの第二の部分4751は、異なる周波数帯（たとえば、キャリア周波数28GHz、39GHz、および60GHz）の送信信号を生成してもよい。前記一つまたは複数の送信信号は、アンテナ・モジュール4753（一つまたは複数のアンテナを含む）によって環境に放射する前に、無線周波数処理（たとえば、信号をフィルタリングおよび／または増幅するため）のために外部フロントエンド・モジュール4752に供給される。同様に、一つまたは複数の無線周波数受信信号は、アンテナ・モジュール4753のアンテナによって受信され、外部フロントエンド・モジュール4752（たとえば、フィルタリングおよび増幅）によって無線周波数処理した後に、無線周波数モデムの第二の部分4751に供給されてもよい。前記一つまたは複数の無線周波数受信信号に関連したデータは、無線周波数モデムの第二の部分4751によって生成され、第一の伝送リンク4741を介してSTEPプロトコルに準拠して、無線周波数モデムの第一の部分に送信される。要約すると、無線周波数モデムの第二の部分4751および外部フロントエンド・モジュール4752は、無線周波数の送信および／または受信信号4754を交換してもよい。

さらに、外部フロントエンド・モジュール4752は、無線周波数モデムの（デジタル）予歪回路のためのフィードバック情報またはフィードバック信号4755を提供してもよい。（デジタル）予歪回路が無線周波数モデムの第一の部分の一部である場合、フィードバック情報またはフィードバック信号4755が、第一の伝送リンク4741を介して、STEPプロトコルに準拠する無線周波数モデムの第一の部分に送信されてもよい。

外部フロントエンド・モジュール4752および無線周波数モデムの第二の部分4751は、任意的に、さらに制御情報4756を交換してもよい。制御情報4756の少なくとも一部は、第一の伝送リンク4741を介して、STEPプロトコルに準拠する無線周波数モデムの第一の部分に送信／から受信されうる。

別の無線周波数モデムの第一の部分は第4745内に実装され、該別の無線周波数モデムの第二の部分4761を備える第二の無線ヘッド4760はしかるべく実装される。第二の無線ヘッド4760およびダイ4745は、第一の無線ヘッド4760について上述したのと同じようにして、第二の伝送リンク4742を介して、STEPプロトコルに従ってデータを交換する。よって、第二の無線ヘッド4760の詳細な説明は省略される。

図47dは、無線ヘッドの代替的な実装を示す。特に、図47cに示されるような複数の無線ヘッドの機能が、単一の無線ヘッドに結合される。無線周波数モデムの第二の部分4781は、STEPプロトコルを使用してダイ4775に実装される無線周波数モデムの第一の部分と通信する。無線システム4770の無線ヘッド4780は、生成された無線周波数送信信号を、アンテナ・モジュール4787に結合された複数の外部フロントエンド・モジュール4783、…、4786の個々のもののための信号に分割するための（受動的）スプリッター／組み合わせ器4782を備える。同様に、スプリッター／組み合わせ器回路4782は、複数の外部フロントエンド・モジュール4783、…、4786の個々のものによって提供される受信信号を組み合わせて、組み合わされた無線周波数受信信号にする。図47dに示されるように、無線周波数送信信号および無線周波数受信信号の異なる周波数範囲について、異なるセットの信号組み合わせ／分割要素4788-1、…、4788-3および4789-1…、4789-3が使用されてもよい（たとえば、図47dに示されるように、28GHzおよび39GHzの搬送周波数についての異なるセット）。図47dに示される実装は、ポイント・ツー・ポイントまたはポイント・ツー・ポイント接続を許容しうる。

図47a〜47dに示される分割は、たとえば、移動通信ネットワークのためのモバイル装置（たとえば、携帯電話、ラップトップコンピュータまたはタブレットコンピュータ）または基地局で使用されてもよい。言い換えれば、本開示の例は、さらに、図47a〜47dに示されるように、無線システムを構成するモバイル装置および基地局に関する。たとえば、本開示の例は、無線周波数モデムの機能（たとえば、デジタル・フロントエンドおよびアナログ無線周波数回路）が分割され、ベースバンド装置およびRFEMにシフトされるモバイル装置または基地局に関していてもよい。図47a〜47dに示されるシステムのベースバンド・プロセッサは、たとえば、モバイル装置または基地局のアプリケーション・プロセッサに結合されてもよい。アプリケーション・プロセッサは、たとえば、無線システムを介して受信されたデータを処理するか、または無線システムを介して送信されるデータを提供することができる。

STEPプロトコルについての別の使用事例は、データ・ストレージの、プロセッサへの結合である。たとえば、NANDベースのストレージ・モジュール（たとえば、ソリッドステートドライブ、SSD）は、典型的には、レガシーのバルク・ストレージ・トラフィックのために電力最適化されているペリフェラルコンポーネント相互接続エクスプレスPCIeインターフェースを通じて、コンピューティングを行なうSoCに接続する。三次元クロスポイント（3D XPoint）技術のような台頭しつつあるメモリ／ストレージ技術は、レガシーのバルク・トラフィックに加えて散発的ランダムアクセス・トラフィック・モデルを用いる。PCIeは、これらの新しいトラフィック・モデルについては電力最適化されておらず、レイテンシー最適化されていない。インターフェースとして使用されるとき、過度の電力および低い応答性という結果になる。

STEPプロトコルに基づくインターフェースは、データ・ストレージ（たとえば、3D XPoint技術に基づく）およびプロセッサの結合のための好適な物理的インターフェースでありうる。なぜなら、それは、低レイテンシーおよび低消費電力を提供しうるからである。STEPインターフェースは、メモリ・トラフィック、レガシーのストレージ・トラフィック、および持続的メモリ直接アクセス（Persistent Memory Direct Access）（DAX）モードのような新規のストレージ・トラフィック・モデルを可能にしうる。

以下、図48a〜図48cに関連して、STEPプロトコルを用いてデータ・ストレージとプロセッサを結合するいくつかの例が記述される。図48aは、半導体ダイ4800の例を示す。半導体ダイ4800は、一つまたは複数のプロセッサ・コア4805（たとえば、CPUコア）を含む。前記少なくとも一つのプロセッサ・コア4805は、記憶されるべきデータを生成するように構成される。半導体ダイ4800は、所与の機能回路（すなわち、前記少なくとも一つのプロセッサ・コア4805）が作製される半導体材料（たとえば、シリコン）の（小さな）ブロックである。

半導体ダイ4800は、記憶されるべきデータに基づいて、PCIeプロトコルに準拠する第一の出力信号を生成することが可能な第一の装置4810をさらに含む。図48aに示されるように、第一の装置4810は、たとえば、PCIe物理層回路の一部であってもよい。第一の装置4810は、半導体ダイ4800の第一の出力端子4811に第一の出力信号を出力するように構成される。

さらに、半導体ダイ4800は、第二の出力信号を生成可能な第二の装置4815を含む。装置4815は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように、第二の出力信号を生成するように構成された処理回路（たとえば、DTC）を含む。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジと第二の信号エッジは、記憶されるべきデータの第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジと第三の信号エッジは、記憶されるべきデータの第二のデータに対応する第二の時間期間によって分離される。処理回路は、STEPプロトコルに準拠する第二の出力信号を生成するように構成される（たとえば、上述の側面の一つまたは複数に従う）。すなわち、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。

さらに、装置4815は、第二の出力信号を半導体ダイ4800の第二の出力端子4816に出力するように構成された出力インターフェース回路を含む。

データは、ある例では、差動式に転送されてもよい。よって、処理回路は、さらに、第二の出力信号に対して反転された反転された第二の出力信号を生成するように構成されてもよい。よって、出力インターフェース回路は、半導体ダイ4800の別の出力端子（図示せず）に、反転された第二の出力信号を出力するようにさらに構成されてもよい。

PCIeプロトコルに従って、第一の装置はまた、第一の出力信号の差動対を生成してもよい。

上記を要約すると、半導体ダイ4800は、PCIeインターフェースと、記憶されるべきデータを出力するためのSTEPインターフェースとを含む。

図48aに示されるように、第一の出力端子4811および第二の出力端子4816は、異なる信号線を介して、データ記憶装置を受け入れるためのコネクタ4801（たとえば、ソケット）に結合するように構成される。PCIeレーンとSTEPレーンの両方は、別々にコネクタ4801（たとえば、ストレージ・モジュール・ソケット）に向かってルーティングされる。STEPインターフェースとPCIeインターフェースは物理層における内在的な相違のためにルーティングを共有できないからである。たとえば、第一の出力端子4811および第二の出力端子4816のそれぞれは、半導体ダイ4800およびコネクタ4801を保持するPCB上のそれぞれの伝導性トレースを介して、コネクタ4801に結合されてもよい。

半導体ダイ4800は、半導体ダイ4800の第一の動作モードにおいて第一の装置4810を有効にし、半導体ダイ4800の第二の動作モードにおいて第二の装置4815を有効にするように構成された制御回路4820をさらに含む。よって、制御回路4820は、第二の動作モードにおいては第一の装置4810を無効にし、第一の動作モードにおいては第二の装置4815を無効にするように構成されてもよい。換言すれば、半導体ダイ4800は、PCIeプロトコルに基づいて、またはSTEPプロトコルに基づいて、データをデータ記憶装置〔データ・ストレージ装置〕に出力してもよい。

半導体ダイ4800は、STEPプロトコル用とレガシーのPCIeプロトコル用の二重の物理層を示す。よって、前記少なくとも一つのプロセッサ・コア4805は、コスト効率の良い仕方で、レガシーのPCIeベースの記憶モジュールへの後方互換性を維持しつつ、STEPインターフェースを通じて、データ記憶装置（たとえば、3D XPoint技術に基づく）に結合されてもよい。

図48aに示されるように、半導体ダイ4800は、PCIe準拠の第一の出力信号を生成するための第一の装置4810の動作を制御するように構成されたPCIeコントローラ4825をさらに含んでいてもよい。PCIeコントローラ4825は、さらに、STEP準拠の第二の出力信号を生成するための第二の装置4815の動作を制御するように構成される。たとえば、PCIeコントローラ4825は、第一の装置4810と通信するための第一のポートと、第二の装置4815と通信するための第二のポートとを含んでいてもよい。よって、半導体ダイ4800は、一方がSTEPプロトコル用、他方がレガシーのPCIeプロトコル用の二重物理層ポートを有するPCIeコントローラを含んでいてもよい。前記少なくとも一つのプロセッサ・コア4805をSTEPまたはPCIeを介してデータ記憶装置に選択的に結合することに加えて、拡張PCIeコントローラ4825は、一貫したソフトウェア・モデルを維持することを許容しうる。

PCIeコントローラ4825および第一の装置4810は、通信のためにPCIエクスプレス・アーキテクチャーのためのPHYインターフェース（PHY Interface for PCI Express Architecture、PIPE）プロトコルを使用し、第二の装置4815は、独自のSTEPコントローラ・インターフェース（たとえば、上述の一つまたは複数の側面による）を使用する。従来のPCIeコントローラと比較して、PCIeコントローラ4825は、STEP物理層回路4815に向かって追加的なPIPEポートを示してもよい。換言すれば、PCIeコントローラ4825は、第一のインターフェース・プロトコルを使用して第一の装置4810および第二の装置4815と通信するように構成され、第二の装置4815は、（異なる）第二のインターフェース・プロトコルを使用して制御回路と通信するように構成される。

PCIeコントローラ4825の標準的なPIPEインターフェースを独自のSTEPコントローラ・インターフェースに変換するために、半導体ダイ4800は、PIPEインターフェースと独自のSTEPコントローラ・インターフェースとの間で変換する（第一および第二のインターフェース・プロトコルの間で変換する）ように構成されたガスケット回路4830を備える。ガスケット回路4830は、たとえば、PIPEインターフェースのデータ信号および／または制御信号／コマンドを、STEPコントローラ・インターフェースのデータ信号および／または制御信号／コマンドに変換することができ、その逆も可能である。

二つの物理層インターフェースは、データ記憶装置からデータを受信するためにさらに使用されてもよい。たとえば、半導体ダイ4800は、半導体ダイ4800の入力端子（図示せず）において入力信号を受信するように構成されてもよい。入力信号は、たとえば、データ記憶装置によって出力された読み出し信号であってもよく、データ記憶装置に記憶されたデータに関する情報を含んでいてもよい。半導体ダイ4800は、STEPプロトコルに準拠する入力信号をデコードすることができる装置4835をさらに含んでいてもよい。装置4835および装置4815はそれぞれ、共通のSTEP物理層回路の一部であってもよい。

入力信号を復号することができる装置4835は、入力信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成された処理回路（たとえば、TDC）を含む。さらに、入力信号を復号することができる装置4835は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第一の受信データを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第二の受信データを決定するように構成された復調回路を備える。入力信号をデコードすることができる装置4835は、STEPプロトコルに準拠する入力信号をデコードするように構成される（たとえば、上記の側面の一つまたは複数に従う）。

同様に、半導体ダイ4800は、PCIeプロトコルに準拠する入力信号をデコードすることができる回路を含んでいてもよい。たとえば、半導体ダイ4800は、PCIeプロトコルに準拠する入力信号をデコードすることができる装置4840を含んでいてもよい。装置4840は、装置4810のようなPCIe物理層回路の一部であってもよい。

制御回路4820は、第一の動作モードにおいては装置4840を有効にし、第二の動作モードにおいては装置4835を有効にするように構成されてもよい。よって、制御回路4820は、第二の動作モードにおいては装置4840を無効にし、第一の動作モードにおいては装置4835を無効にするように構成されてもよい。

デコードされたデータは、半導体ダイ4800の他の回路によってさらに処理されてもよい。たとえば、デコードされたデータは、前記少なくとも一つのプロセッサ・コア4805によってさらに処理されてもよい。図48aに示されるように、半導体ダイ4800は、PCIeコントローラ4825および／または前記少なくとも一つのプロセッサ・コア4805に結合される追加的な回路を含んでいてもよい。半導体ダイ4800は、たとえば、追加的に、ストレージ・トラフィックをルーティングするように構成された非コヒーレント・ファブリック・エージェント4802を含んでいてもよい。この経路は、任意的にボリューム管理デバイス（Volume Management Device、VMD）技術をサポートしてもよい。さらに、半導体ダイ4800は、メモリ・キャッシュ・コントローラ4802-1と、前記データ記憶装置、前記少なくとも一つのプロセッサ・コア4805および前記DDRメモリ4806の間のデータ交換を制御するメモリコントローラ4802-2とを含む、ダブルデータレート（DDR）メモリ・サブシステム4804を含んでいてもよい。半導体ダイ4800はまた、ストレージ・トラフィックとメモリ・トラフィックとの間を調停するように構成された調停器回路4803を含んでいてもよい。

動作モードを選択するための制御回路4820は、個々の回路であってもよく、または図48aに示されるようにPCIeコントローラ4825の一部であってもよい。換言すれば、PCIeコントローラ4825は、制御回路4820を含んでいてもよい。

上記のSTEPインターフェースとPCIeインターフェースは、互いに排他的である。たとえば、デバイスがPCIe物理層経路を通じて検出される場合、すべてのトラフィックは、PCIe物理層回路4810および4840を通じてルーティングされうる。デバイスがSTEP物理層経路を通じて検出される場合、すべてのトラフィックは物理層回路4815および4835を通じてルーティングされうる。STEPおよびPCIe経路の両方を通じてデバイスが検出される場合は、STEPが優先されてもよく、PCIe経路は無効にされてもよい。

動作モードを決定するために、静的ストラップ（strap）・オプション（たとえば、常にSTEPまたは常にPCIe）または動的オプションが使用されてもよい。以下、動作モードを決定するための方法4850のフローチャートを示す図48cを参照して、動作モードを決定するための例を説明する。

方法4850は、静的ストラップ・オプションが使用されるか自動検出オプションが使用されるかの決定4851から始まる。静的ストラップ・オプションは、たとえば、ボール・グリッド・アレイ（BGA）としてはんだ付けされたデータ記憶装置に好適でありうる。半導体ダイ（たとえば、CPUダイ）およびデータ記憶装置は、リセットが終了すると、特定の物理層を使用するように指示される（たとえば、選択されたインターフェースに関する情報が、半導体ダイ4800またはデータ記憶装置の内部メモリに記憶されてもよい）。動的自動検出オプションは、半導体ダイ（たとえば、CPUダイ）とデータ記憶装置との可変の組み合わせのために好適でありうる。たとえば、M.2接続を介してプロセッサ・コアに結合されたデータ記憶装置の場合、半導体ダイおよびデータ記憶装置は、互いのSTEP能力を検出する必要がある。半導体ダイおよびデータ記憶装置は、前世代の非STEP対応の、データ記憶装置または半導体ダイとそれぞれ相互動作可能である必要がある。

静的ストラップ・オプションの場合、各物理層は、プロセス4852においてリセットから取り出される（たとえば、PCIeまたはSTEP物理層）。STEPインターフェースが選択される場合、ガスケット回路は、プロセス4853においてさらにアクティブ化される。

自動検出オプションの場合、半導体ダイ4800およびデータ記憶装置は、それぞれ、STEPインターフェースのサポートを示す、他方の信号を感知しようとする。たとえば、半導体ダイ4800の入力端子は、データ記憶装置を受け入れるコネクタ4801の所定の電気接点に結合するように構成されてもよい。制御回路4825は、プロセス4855において、所定の電気接点において所定の信号（または信号状態）が検出される場合、第二の動作モードを設定するように構成されてもよい。他方、データ記憶装置は、データ記憶装置がSTEPプロトコルをサポートすることを示すために、コネクタ4801の所定の電気接点に前記所定の信号（または信号状態）を出力するように構成されてもよい。たとえば、コネクタ4801の一つの特定のピンは、データ記憶装置によってグラウンド（論理状態「0」）に駆動されてもよい。半導体ダイ4800によってグラウンドが検出されると、第二の装置4815が有効にされる。半導体ダイ4800によってグラウンドが検出されない場合、第一の装置4810が有効にされる。換言すれば、制御回路4825は、コネクタ4801の所定の電気接点において、所定の信号と異なる信号が感知される場合に、第一の動作モードを設定するように構成されてもよい。たとえば、半導体ダイ4800のSTEP物理層回路は、コネクタ4801の所定の電気接点に所定の信号が存在するかどうかを感知してもよい。

同様に、半導体ダイ4800の別の出力端子（これは第一の出力端子および第二の出力端子とは異なっていてもよい）は、コネクタ4801の別の所定の電気接点に結合するように構成されてもよい。半導体ダイ4800は、半導体ダイ4800がSTEPプロトコルをサポートすることを示すために、他方の出力端子を介して他方の所定の電気接点に別の所定の信号を出力するように構成されてもよい。よって、データ記憶装置は、半導体ダイ4800のSTEP能力を検出することができてもよい。たとえば、半導体ダイ4800は、プロセス4854において、コネクタ4801のピンに弱いプルアップを適用してもよい。

STEP互換性が検出されない場合、PCIeが、プロセス4856におけるデータ転送のために使用される。

STEP互換性が検出される場合、STEPインターフェースが、プロセス4856において使用される。STEP準拠データ伝送が開始される前に、通信パートナーがプロセス4857において初期に無効電力状態（たとえば、差動伝送リンク上の交互の状態（alternating states）によって示される）にあるかどうかがさらにチェックしてもよい。

上述のように、データ記憶装置は、PCIeおよびSTEPデータ交換をサポートしてもよい。データ記憶装置4860の一例が、図48bに示される。データ記憶装置4860は、データを記憶するように構成されたデータ記憶要素4865（たとえば、図48bに示されるような3D XPoint不揮発性メモリまたは任意の他のタイプの記憶媒体）を含む。

データ記憶装置4860は、データ記憶要素4865に記憶されたデータに基づいて、PCIeプロトコルに準拠する第一の出力信号を生成することができる第一の装置4870をさらに備える。図48bに示されるように、第一の装置4870は、たとえば、PCIe物理層回路の一部であってもよい。第一の装置4810は、第一の出力信号をデータ記憶装置4860のコネクタ4861に出力するように構成される。コネクタ4861は、コネクタ4861の対応物に結合するための複数の端子を備える。たとえば、コネクタ4861は、対応する対応物を受け入れるように構成されたソケットまたはプラグであってもよい。

さらに、データ記憶装置4860は、第二の出力信号を生成可能な第二の装置4875を備える。装置4875は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように、第二の出力信号を生成するように構成された処理回路（たとえば、DTC）を含む。たとえば、第一のタイプが上昇エッジであり、第二のタイプが下降エッジであってもよく、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジであってもよい。第一の信号エッジおよび第二の信号エッジは、データ記憶要素4865に記憶されたデータの第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、データ記憶要素4865に記憶されたデータの第二のデータに対応する第二の時間期間によって分離される。処理回路は、STEPプロトコルに準拠する第二の出力信号を生成するように構成される（たとえば、上述の側面の一つまたは複数に従う）。すなわち、第一の時間期間と第二の時間期間の和は、10^-7秒、10^-8秒、10^-9秒、10^-10秒、10^-11秒、または10^-12秒未満であってもよい。さらに、装置4875は、第二の出力信号をコネクタ4861に出力するように構成された出力インターフェース回路を備える。

いくつかの例において、データは差動式に転送されてもよい。よって、処理回路は、さらに、第二の出力信号に対して反転された、反転された第二の出力信号を生成するように構成されてもよい。よって、出力インターフェース回路は、反転された第二の出力信号をコネクタ4861に出力するようにさらに構成されてもよい。

PCIeプロトコルに従い、第一の装置4870も、第一の出力信号の差動対を生成してもよい。

換言すれば、データ記憶装置4860は、データ記憶要素4865に記憶されたデータを出力するために、PCIeインターフェースとSTEPインターフェースとを備える。

第一の装置4870と、第二の装置4875のインターフェース回路とは、STEPインターフェースおよびPCIeインターフェースが、物理層における内在的な相違のためにルーティングを共有できないため、異なる信号線を介してコネクタ4861に結合される。

データ記憶装置4860は、データ記憶装置4860の第一の動作モードにおいて第一の装置4870を有効にし、データ記憶装置4860の第二の動作モードにおいて第二の装置4875を有効にするように構成された制御回路4880をさらに備える。よって、制御回路4880は、第二の動作モードにおいては第一の装置4870を無効にし、第一の動作モードにおいては第二の装置4875を無効にするように構成されてもよい。換言すれば、データ記憶装置4860は、PCIeプロトコルに基づいて、またはSTEPプロトコルに基づいて、データを出力してもよい。

図48aに関連して上述した半導体ダイ4800と同様に、データ記憶装置4860は、一方がSTEPプロトコル用、他方がレガシーのPCIeプロトコル用の二重物理層を含む。よって、データ記憶装置4860は、コスト効率の良い仕方でレガシーのPCIeベースの回路への後方互換性を維持しつつ、STEPインターフェースを通じて他の回路（たとえば、半導体ダイ4800）に結合されてもよい。

図48cに示されるように、データ記憶装置4860は、PCIe準拠の第一の出力信号を生成するための第一の装置4870の動作を制御するように構成されたPCIeコントローラ4885をさらに含んでいてもよい。PCIeコントローラ4885は、さらに、STEP準拠の第二の出力信号を生成するための第二の装置4875の動作を制御するように構成される。たとえば、PCIeコントローラ4885は、第一の装置4870と通信するための第一のポートと、第二の装置4875と通信するための第二のポートとを含んでいてもよい。よって、データ記憶装置4860は、一方がSTEPプロトコル用で他方がレガシーのPCIeプロトコル用の二重物理層ポートを有するPCIeコントローラを含んでいてもよい。STEPまたはPCIeを介してデータを選択的に出力することに加えて、拡張PCIeコントローラ4885は、一貫したソフトウェア・モデルを維持することを許容しうる。

PCIeコントローラ4885および第一の装置4870はやはり、通信のためにPIPEプロトコルを使用し、第二の装置4875は、独自のSTEPコントローラ・インターフェースを使用する（たとえば、上述の一つまたは複数の側面に従って）。したがって、PCIeコントローラ4885は、第一の装置4870と通信するための第一のポートと、第二の装置4875と通信するための第二のポートとを備える。換言すれば、PCIeコントローラ4885は、第一のインターフェース・プロトコルを使用して第一の装置4870および第二の装置4875と通信するように構成され、第二の装置4885は、（異なる）第二のインターフェース・プロトコルを使用して制御回路と通信するように構成される。

PCIeコントローラ4885の標準PIPEインターフェースを独自のSTEPコントローラ・インターフェースに変換するために、データ記憶装置4860は、PIPEインターフェースと独自のSTEPコントローラ・インターフェースとの間で変換する（第一および第二のインターフェース・プロトコルの間で変換する）ように構成されたガスケット回路4890を備える。ガスケット回路4890は、たとえば、PIPEインターフェースのデータ信号および／または制御信号／コマンドを、STEPコントローラ・インターフェースのデータ信号および／または制御信号／コマンドに、またその逆に変換することができる。

二つの物理層インターフェースは、データを受信するためにさらに使用されてもよい。たとえば、データ記憶装置4860は、コネクタ4861において入力信号を受信するように構成されてもよい。入力信号は、たとえば、CPUから受信され、データ記憶装置4860に記憶されるべきデータに関する情報を含んでいてもよい。データ記憶装置4860は、さらに、STEPプロトコルに準拠する入力信号をデコードすることができる装置4876を含んでいてもよい。装置4876および装置4875は、それぞれ、STEP物理層回路の一部であってもよい。

入力信号をデコードすることができる装置4876は、入力信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成された処理回路（たとえば、TDC）を備える。さらに、入力信号をデコードすることができる装置4876は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第一の受信データを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第二の受信データを決定するように構成された復調回路を備える。入力信号をデコードすることができる装置4876は、STEPプロトコルに準拠する入力信号をデコードするように構成される（たとえば、上記の側面の一つまたは複数に従う）。

同様に、データ記憶装置4860は、PCIeプロトコルに準拠する入力信号をデコードすることができる回路を含んでいてもよい。たとえば、データ記憶装置4860は、PCIeプロトコルに準拠する入力信号をデコードすることができる別の装置4871を含んでいてもよい。装置4871は、装置4870のようなPCIe物理層回路の一部であってもよい。

制御回路4880は、第一の動作モードにおいて装置4871を有効にし、第二の動作モードにおいて装置4876を有効にするように構成されてもよい。よって、制御回路4880は、第二の動作モードでは装置4871を無効にし、第一の動作モードでは装置4876を無効にするように構成されてもよい。

デコードされたデータは、デコードされたデータが記憶されるべきデータである場合、たとえば、データ記憶要素4876に記憶されてもよい。デコードされたデータがデータ記憶装置4860のための制御データである場合、デコードされたデータは、たとえば、データ記憶装置4860の動作を適応させるために、データ記憶装置4860の記憶媒体コントローラ4895によってさらに処理されてもよい。

動作モードを選択するための制御回路4880は、図48cに示されるように、別個の回路であってもよいし、またはPCIeコントローラ4885の一部であってもよい。換言すれば、PCIeコントローラ4885は、制御回路4880を含んでいてもよい。

データ記憶装置4860の上述のSTEPおよびPCIeインターフェースは、相互に排他的である。たとえば、デバイスがPCIe物理層経路を通じて検出される場合、すべてのトラフィックはPCIe物理層回路4870および4871を通じてルーティングされうる。デバイスがSTEP物理層経路を通じて検出される場合、すべてのトラフィックは物理層回路4875および4876を通じてルーティングされうる。STEPとPCIe経路の両方を通じてデバイスが検出される場合は、STEPが優先されてもよく、PCIeパスが無効にされてもよい。

動作モードを決定するために、静的ストラップ・オプション（たとえば、常にSTEPまたは常にPCIe）または動的オプションが、図48cに関連して半導体ダイ4800について上述したように使用されてもよい。たとえば、制御回路4880は、コネクタ4881の所定の電気接点において所定の信号が感知された場合に、第二の動作モードを設定するように構成されてもよい。所定の電気接点4881において、所定の信号と異なる信号が検知される場合、制御回路4880は、第一動作モードを設定するように構成されてもよい。さらに、データ記憶装置4860は、データ記憶装置4860がSTEPプロトコルをサポートすることを示すために、コネクタ4861の別の所定の電気接点に別の所定の信号を出力するように構成されてもよい。

上述のように、PCIeプロトコルは、遷移を容易にし、互換性を確保するために、STEP物理層を使用するときでも、半導体ダイ4800およびデータ記憶装置4860のPCIeコントローラにおいて保持されてもよい。これは、PCIe仕様によって定義された電力状態、電力レール、リセットスキームに関連するGPIO（PERST）、クロック（CLKREQ#、REFCLK_P/N）、またはウェイク（WAKE#）を含む。

STEPプロトコルは、PCIeプロトコルとは異なる電力状態を定義（使用）する。STEP物理層の適正な動作を可能にするために、図15bに関連して説明したように、PCIe電力状態（リンク状態）とSTEP電力状態との間の例示的なマッピングを以下に説明する。両プロトコルの電力状態間の変換（翻訳）は、たとえば、半導体ダイ4800およびデータ記憶装置4860のガスケット回路4830および4890によって行なわれてもよい。たとえば、ガスケット回路が、PCIeプロトコルに従って特定の電力状態に変更するようにとのPCIeコントローラからのコマンドを受信した場合、ガスケット回路は、所定のマッピングスキームに従ってSTEPプロトコルの電力状態（電力モード、動作モード）を選択し、STEP物理層回路を制御して、STEPプロトコルの選択された電力状態（電力モード、動作モード）に変更することができる。

たとえば、PCIe電力状態L0は、STEPプロトコルの高速（high speed、HS）モードにマッピングされてもよい。両モードが、それらのプロトコルのデフォルトのアクティブ・モードだからである。換言すれば、PCIe電力状態L0は、STEPプロトコルのフル・スループット・モードまたはフル動作モードにマッピングされてもよい。

PCIe電力状態L0s、L1.0およびL1.1は、たとえば、STEPプロトコルのLPH1、LPH2およびDISモードにマッピングされてもよい。これらのモードがそれらのプロトコルの低電力モードだからである。

PCIe電力状態L1.2は、STEPプロトコルの無効（disabled、DIS）モードにマッピングされてもよい。無効モードでは、半導体ダイ4800のプロセッサ・コア4805についての負の供給電圧（V_nn）は、たとえば、エネルギーを節約するためにオフにされてもよい。プラットフォームの要件および無効モードの電力および終了レイテンシー特性に依存して、無効モードはまた、PCIe電力状態L0s、L1.0、L1.1およびL1.2のそれぞれにマッピングされてもよい。

さらに、PCIe電力状態L23は、たとえば、STEPプロトコルのOFFモードにマッピングされてもよい。両方ともプラットフォームのリセットを可能にするからである。プラットフォームの要件およびOFFモードの電力および終了レイテンシー特性に依存して、OFFモードはまた、PCIe電力状態L1.1およびL1.2のそれぞれにマッピングされることができる。

上記のマッピングは例示的なものである。代替的に、電力状態の異なるマッピングが使用されてもよい。システム要件に依存して、プロセッサ・ダイおよび記憶要素の両方におけるガスケット回路の設計は、一貫したマッピングに向けて構成されてもよい。

図48a〜48cに関連して上述した側面を要約すると、STEPインターフェースは、メモリ・トラフィック、レガシーのストレージ・トラフィック、および新規のストレージ・トラフィック・モデル（たとえば持続的メモリDAXモード）のための、CPUと3D XPointストレージ装置との間の最適化されたインターフェースのはたらきをしてもよい。一方はSTEP物理層用、他方はレガシーのPCIe物理層用の二重物理層ポートを有するPCIeコントローラが使用されてもよい。検出機構は、接続されたモジュールに基づいて、すなわち、PCIeベースまたはSTEPベースのいずれかで物理層を選択するために使用されうる。さらに、PCIe電力状態とSTEP電力状態の間のマッピングを提案される。

上述のCPUダイおよび／または上述のデータ記憶要素は、たとえば、（パーソナル）コンピュータ、ラップトップコンピュータまたはタブレットコンピュータのようなコンピューティング装置において使用されてもよい。言い換えると、本開示の例は、さらに、図48a〜48cに示されるような半導体ダイおよび／またはデータ記憶装置を含むコンピュータに関する。

図49は、コンピューティング装置4900の例を示す。コンピューティング装置4900は、マザーボード（メインボード）4902を収容する。マザーボード4902は、プロセッサ4904および少なくとも一つの通信チップ4906を含むが、これらに限定されない、いくつかのコンポーネントを含んでいてもよい。プロセッサ4904は、マザーボード4902に物理的および電気的に結合される。いくつかの例では、前記少なくとも一つの通信チップ4906も、マザーボード4902に物理的および電気的に結合される。さらなる例では、通信チップ4906は、プロセッサ4904の一部であってもよい。

その用途に依存して、コンピューティング装置4900は、マザーボード4902に物理的および電気的に結合されても、されなくてもよい他のコンポーネントを含んでいてもよい。これらの他のコンポーネントは、揮発性メモリ（たとえば、DRAM）、不揮発性メモリ（たとえば、ROM）、フラッシュメモリ、グラフィックスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、外部ディスプレイへのコネクタ、バッテリー、オーディオコーデック、ビデオコーデック、パワーアンプ、GPSデバイス、コンパス、加速度計、ジャイロスコープ、スピーカー、カメラ、およびデータ記憶装置（たとえば、ハードディスクドライブ、HDD；SSD；コンパクトディスク、CD；デジタル多用途ディスク、DVDなど）を含むが、これらに限定されない。

通信チップ4906は、コンピューティング装置4900との間のデータの転送のための無線通信を可能にする。用語「無線」およびその派生形は、非固体媒体を通る変調された電磁放射の使用を通じてデータを通信しうる回路、装置、システム、方法、技術、通信チャネルなどを記述するために使用されうる。この用語は、関連するデバイスがワイヤを含まないことを含意するものではないが、実施形態によっては関連するデバイスがワイヤを含まないこともある。通信チップ4906は、Wi-Fi（IEEE802.11ファミリー）、WiMAX（IEEE802.16ファミリー）、IEEE802.20、ロングタームエボリューション（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、Bluetooth、それらの派生物、ならびに3G、4G、5Gおよびそれ以降として指定される任意の他の無線プロトコルを含むが、これらに限定されない、多数の無線標準またはプロトコルの任意のものを実装しうる。コンピューティング装置4900は、複数の通信チップ4906を含んでいてもよい。たとえば、第一の通信チップ4906は、Wi-FiおよびBluetoothなどのより短距離の無線通信専用であってもよく、第二の通信チップ4906は、GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DOなどのより長距離の無線通信専用であってもよい。

図48a〜48cに関連して上述したように、STEPプロトコルは、プロセッサ4904とコンピューティング装置4900のデータ記憶装置とを結合するために使用されてもよい。同様に、データを交換するコンピューティング装置4900の他の要素が、STEPインターフェース／STEPプロトコルを使用して結合されてもよい。

上述の例では、送信機または受信機を結合するための伝送リンクが、電気信号を送信するための有線リンクとして記述されている。いくつかの例では、代わりに光伝送リンク（たとえば、一つまたは複数のファイバー）が使用されてもよい。よって、上述の（出力）インターフェース回路は、たとえば、処理回路（たとえば、DTC）によって提供された一つまたは複数の（STEP準拠）電気信号を一つまたは複数の光信号に変換し、光信号を光伝送リンクに出力するように構成された光ドライバであってもよい。よって、光信号は、送信されるべきシンボルに対応する時間期間を有するパルス長を示す。たとえば、図1bのDTC 22に結合された増幅器は、光学ドライバによって置き換えられてもよい。同様に、上述の（入力）インターフェース回路は、光伝送リンクから受信された一つまたは複数の光信号を一つまたは複数の電気信号に変換し、該電気信号を信号エッジを決定するための処理回路（たとえば、TDC）に提供するように構成された光受信機であってもよい。たとえば、図1bのTDC 20に結合された増幅器は、光受信機によって置き換えられてもよい。換言すれば、STEP相互接続の例は、送信機と受信機を結合する伝送リンクを通じて一つまたは複数の光信号を送信してもよい。
〔実施例１０１〕

図1a〜図1cに関連して前述した例は、以下のように要約することができる。

データ信号を生成するための装置の実施例1は、データ信号を生成するように構成された処理回路であって、該データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される、処理回路と、該データ信号を出力するように構成された出力インターフェース回路とを含む。

実施例2では、実施例1の装置において、第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジである。

実施例3では、上記実施例のうちの一つの装置において、第一の時間期間と第二の時間期間の和は、10^-7秒または10^-8秒未満である。

実施例4では、上記実施例のうちの一つの装置において、処理回路は、第二のデータ信号を生成するようにさらに構成され、第二のデータ信号は、前記データ信号に対して反転される。

実施例5では、上記実施例のうちの一つの装置において、第一のデータは第一のデータ・シンボルによって表わされ、第二のデータはデータ通信プロトコルに従って送信される第二のデータ・シンボルによって表わされる。

実施例6では、上記実施例のうちの一つの装置は、前記データ信号を生成するように構成された少なくとも一つのデジタル‐時間変換器をさらに含む。

実施例7では、出力インターフェース回路は、一つまたは複数の伝送線で構成される有線伝送リンクに前記データ信号を出力するように構成される。

実施例8は、データ信号を受信するための装置であって、前記データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路と；第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路とを含む、装置である。

実施例9では、実施例8の装置において、第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジである。

実施例10において、実施例8または9のうちの一つの装置において、第一の時間期間および第二の時間期間の和は、10^-7秒または10^-8秒未満である。

実施例11では、実施例8〜10のうちの一つの装置において、処理回路は、第二のデータ信号を受信する段階であって、第二のデータ信号は、前記データ信号に対して反転されている、段階と；第一の信号エッジ、第二の信号エッジ、および第三の信号エッジを、さらに該第二のデータ信号に基づいて決定する段階とを実行するようにさらに構成される。

実施例12では、実施例8〜11のうちの一つの装置において、複数の信号エッジ間の時間期間が、通信プロトコルのデータ・シンボルに対応する。

実施例13において、実施例8〜12のうちの一つの装置は、さらに、第一の時間期間および第二の時間期間を決定するように構成された少なくとも一つの時間‐デジタル変換器を含む。

実施例14は、データ信号を生成する装置であって、前記データ信号を生成するように構成された処理回路を備え、該データ信号は、第一のタイプおよび第二のタイプの交互の信号エッジを含み、信号エッジのそれぞれの後続するペアの間の時間期間が、送信されるべきデータに対応し、1秒当たりの時間期間の数は、1×10⁷または1×10⁸よりも多い、装置である。

実施例15では、実施例14の装置において、二つの信号エッジ間の時間期間が、通信プロトコルのデータ・シンボルに対応する。

実施例16では、前述の実施例のうちの一つの装置において、データ信号は有線伝送リンクを用いて送信されるデジタル信号である。

実施例17は、データ信号を生成するための手段であって、前記データ信号を生成するための手段であって、該データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される、手段と；前記データ信号を出力するための手段とを含む、手段である。

実施例18では、実施例17の手段において、第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジである。

実施例19は、データ信号を受信するための手段であって、前記データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するための手段と；第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するための手段とを含む、手段である。

実施例20では、実施例19の手段において、第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジである。

実施例21は、データ信号を生成するための手段であって、前記データ信号を生成するための手段を含み、該データ信号は、第一のタイプおよび第二のタイプの交互の信号エッジを含み、信号エッジのそれぞれの後続するペアの間の時間期間は、送信されるべきデータに対応し、1秒当たりの時間期間の数は、1×10⁷または1×10⁸よりも多い、手段である。

実施例22は、データ信号を生成するための装置であって、前記データ信号を生成するように構成された処理回路を備え、該データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される、装置である。

実施例23では、実施例22の装置は、前記データ信号のための出力インターフェースをさらに含む。

実施例24は、データ信号を生成するための装置であって、前記データ信号を生成するように構成された処理回路を含み、該処理回路は、送信されるべきそれぞれのデータ部分に基づいて、前記データ信号の直接相続く信号エッジ間の時間期間を調整するように構成されている、装置である。

実施例25では、実施例24の装置は、前記データ信号のための出力インターフェースをさらに含む。
〔実施例１０１−２〕

図1d〜図1fに関連して前述した例は、以下のように要約されうる。

例1は、データ信号を受信するための装置であり：
前記データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路と；
前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路とを含み、当該装置は、さらに：
第一のデータまたは第二のデータ内のペイロード・データ以外のデータを識別するときにトリガー信号を生成するように構成された検出回路と；
前記トリガー信号の生成に際してクロック信号を発生時に生成するように構成された発振器回路とを含む、
装置である。

いくつかの実装では、第一のデータまたは第二のデータ内のペイロード・データ以外のデータを識別することは、第一のデータまたは第二のデータ内にペイロード・データを識別しないことに対応してもよい。

実施例2は、実施例1の装置であり、クロック信号が所定の数の発振を含む。

実施例3は、実施例1または2の装置であり、前記クロック信号を使用して動作させられる少なくとも一つのデータ処理回路をさらに備える。

実施例4は、実施例3の装置であり、前記データ処理回路は、先入れ先出しバッファを含む。

実施例5は、上記の実施例のいずれかの装置であり、前記検出回路が、前記第一の時間期間および前記第二の時間期間の少なくとも一つに基づいてパケット終了シンボルを識別し、前記パケット終了シンボルの識別に際して前記トリガー信号を生成するように構成される。

実施例6は、データ信号を受信するための装置であって：
前記データ信号のための入力インターフェースと；
前記入力インターフェースにデータ信号がない場合にクロック信号を生成するように構成された発振器回路とを含む。

実施例7は、実施例6の装置であって、さらに：
前記入力インターフェースにおいてデータ信号が受信された場合に、前記データ信号において第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を含む。

実施例8は、データ信号を生成するための装置であって：
ペイロード・データのための入力インターフェースと；
第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジを含むシーケンスを含むデータ信号を生成するように構成された処理回路であって、第一の信号エッジと第二の信号エッジは第一の時間期間によって分離され、第二の信号エッジと第三の信号エッジは第二の時間期間によって分離され、第一の時間期間は第一のペイロード・データ・シンボルに基づき、第二の時間期間は入力インターフェースでペイロード・データが受信されたときの第二のペイロード・データ・シンボルに基づいている、または
第一の時間期間は第一の所定のクロック・サイクル時間に基づき、第二の時間期間は前記入力インターフェースにおいてペイロード・データが受信されないときの第二の所定のクロック・サイクル時間に基づく、処理回路と；
前記データ信号を出力するように構成された出力インターフェースとを含む、
装置である。

実施例9は、実施例8の装置であり、前記処理回路は：
第一の信号エッジ、第二の信号、および第三の信号エッジの前記シーケンスを生成するように構成されたデジタル‐時間変換器をさらに含む。

実施例10は、実施例9の装置であり、ペイロード・データが受信されないときに前記出力インターフェースに結合される発振器回路をさらに備える。

実施例11は、実施例8〜10のいずれかの装置であり、さらに、第一の所定のクロック・サイクル時間および第二の所定のクロック・サイクル時間を記憶したメモリを備える。

実施例12は、データ信号を生成するための装置であり：
ペイロード・データのための入力インターフェースと；
前記データ信号を生成するように構成された処理回路であって、前記データ信号は、ペイロード・データ以外のデータが前記入力インターフェースにおいて受信された場合に、第一の所定のクロック・サイクル時間と前記第二の所定のクロック・サイクル時間のうちの少なくとも一方を有するクロック信号を含む、処理回路と；
前記データ信号を出力するように構成された出力インターフェースとを含む。

実施例13は、実施例12の装置であり、ペイロード・データが受信されないときに前記出力インターフェースに結合される発振器回路をさらに備える。

実施例14は、データ信号を受信するための方法であり：
前記データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するステップと；
第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するステップと；
ペイロード・データ以外のデータが前記第一のデータまたは前記第二のデータ内にあることが識別される場合にクロック信号を生成するステップとを含む。

実施例15は、実施例14の方法であり、前記クロック信号が所定の数の振動を含む。

実施例16は、実施例14または15に記載の方法であり、前記クロック信号を用いて少なくとも一つのデータ処理回路を動作させることをさらに含む。

実施例17は、実施例14〜16のいずれかに記載の方法であり、さらに：
前記第一の時間期間と前記第二の時間期間の少なくとも一方に基づいてパケット終了シンボルを識別し；
前記パケット終了シンボルの識別に際して前記トリガー信号を生成することを含む。

実施例18。データ信号を生成するための方法であって：
第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む前記データ信号を生成するステップであって、第一の信号エッジおよび第二の信号エッジが第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジが第二の時間期間によって分離される、ステップと；
ペイロード・データが利用可能な場合、第一のペイロード・データ・シンボルに基づいて第一の時間期間を決定し、第二のペイロード・データ・シンボルに基づいて第二の時間期間を決定する；または
ペイロード・データが利用可能でない場合、第一の所定のクロック・サイクル時間に基づいて第一の時間期間を決定し、第二の所定のクロック・サイクル時間に基づいて第二の時間期間を決定するステップを含む。

実施例19は、実施例18に記載の方法であり、デジタル‐時間変換器を使用して、第一の信号エッジ、第二の信号、および第三の信号エッジのシーケンスを生成することをさらに含む。

実施例20は、実施例19の方法であり、ペイロード・データ以外のデータが受信されたときに出力インターフェースに結合される発振器回路をさらに備える。

実施例21は、実施例19または20の方法であり、さらに、前記第一の所定のクロック・サイクル時間および前記第二の所定のクロック・サイクル時間をメモリから読み取ることを含む。

実施例22は、通信インターフェースのための物理層コントローラであって、前記物理層コントローラは、実施例1〜7のいずれかに記載のデータ信号を受信するための装置を備える。

実施例23は、媒体アクセス・コントローラに接続するように構成されたMAC出力インターフェースをさらに含む、実施例22の物理層コントローラである。

実施例24は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例8〜13のいずれかに記載のデータ信号を生成するための装置を備える。

実施例25は、媒体アクセス・コントローラに接続するように構成されたMAC入力インターフェースをさらに含む、実施例24の物理層コントローラである。
〔実施例１０２〕

図2a〜図2iに関連して前述した実施例は、以下のように要約される。

実施例1は、差動信号対を生成するための装置であって：
伝送リンクの第一の伝送線に差動信号対の第一の信号を、伝送リンクの第二の伝送線に差動信号対の第二の信号を同時に供給するように構成された出力インターフェース回路であって、前記第一の信号と前記第二の信号の両方が第一の信号レベルにある、出力インターフェース回路と；
前記第一の信号が第一の極性に対応する場合に、前記第一の信号の信号レベルを第二の信号レベルに変更するように構成された処理回路とを含む、
装置である。

実施例2は、実施例1の装置であり、前記第一の信号が前記第一の極性に対応する場合、前記処理回路は、前記第二の信号を前記第一の信号レベルに維持するようにさらに構成される。

実施例3は、実施例1または実施例2の装置であり、前記第一の信号が第二の極性に対応する場合、前記処理回路は：
前記第二信号の信号レベルを前記第二信号レベルに変更し；
前記第一信号を前記第一信号レベルに維持するようにさらに構成される。

実施例4は、実施例1〜3のいずれかに記載の装置であり、前記処理回路は、前記第一の信号において下降信号エッジを生成することによって、前記第一の信号の前記信号レベルを前記第二の信号レベルに変更するように構成される。

実施例5は、上述の実施例のいずれかの装置であって、前記処理回路が、第一のタイプの第一の信号エッジと、第二のタイプの第二の信号エッジと、第一のタイプの第三の信号エッジとのシーケンスを含むように前記第一の信号および前記第二の信号の一方を生成するようにさらに構成され、前記第一の信号エッジおよび前記第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される、
装置である。

実施例6は、実施例5の装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例7は、実施例5または実施例6の装置であり、前記第一の時間期間および前記第二の時間期間の和は、10^-7秒未満である。

実施例8は、実施例5〜7のいずれかに記載の装置であり、前記第一のデータは第一のデータ・シンボルであり、前記第二のデータはデータ通信プロトコルに従って送信される第二のデータ・シンボルである。

実施例9は、差動信号対を処理するための装置であり：
伝送リンクの第一の伝送線から差動信号対の第一の信号を、伝送リンクの第二の伝送線から差動信号対の第二の信号を同時に受信するように構成された入力インターフェース回路であって、前記第一の信号と前記第二の信号の両方が、初期には第一の信号レベルにある、入力インターフェース回路と；
前記第一の信号の信号レベルが第二の信号レベルに変化する場合、前記第一の信号が第一の極性に対応することを判別するように構成された処理回路とを含む。

実施例10は、前記処理回路が、前記第二の信号が前記第一の信号レベルに留まる場合に、前記第一の信号が前記第一の極性に対応することを判別するようにさらに構成される、実施例9の装置である。

実施例11は、実施例9または実施例10の装置であり、前記処理回路は、前記第二の信号の信号レベルが前記第二の信号レベルに変化し、前記第一の信号が前記第一の信号レベルに維持される場合に、前記第一の信号が前記第二の極性に対応することを判別するようにさらに構成される。

実施例12は、実施例9〜11のいずれかの装置であり、前記処理回路は、前記第一の信号における下降信号エッジによって、前記第一の信号が前記第二の信号レベルに変化することを判別するように構成されている。

実施例13は、実施例9〜12のいずれかに記載の装置であり、前記処理回路は：
前記第一の信号および前記第二の信号に基づいて論理信号を生成するように構成されたNANDゲートと；
前記第一の信号および前記論理信号に基づいて第一の決定信号を生成するように構成された第一のNORゲートと；
前記第二の信号および前記論理信号に基づいて第二の決定信号を生成するように構成された第二のNORゲートと；
前記第一の決定信号および前記第二の決定信号に基づいて、前記第一の信号の極性を示す極性信号を出力するように構成されたフリップフロップ回路とを含む。

実施例14は、実施例9〜12のいずれかに記載の装置であり、前記処理回路は：
参照クロック信号に基づいて前記第一の信号および前記第二の信号を同時にサンプリングするように構成された時間‐デジタル変換器を含み、前記時間‐デジタル変換器は、前記第一の信号と前記第二の信号のうち、前記第一の信号レベルから前記第二の信号レベルに変化するほうを示す情報信号を提供するようさらに構成される。

実施例15は、実施例14の装置であり、前記処理回路がさらに：
前記第一の信号および前記第二の信号を受信し、前記情報信号に基づいて前記第一の信号および前記第二の信号の一方を前記時間‐デジタル変換器の第一の入力に供給し、前記情報信号に基づいて前記第一の信号および前記第二の信号の他方を前記時間‐デジタル変換器の第二の入力に供給するように構成された信号交換回路〔信号スワッピング回路〕を含む。

実施例16は、実施例9〜15のいずれかの装置であって、前記処理回路は、前記第一の信号および前記第二の信号の少なくとも一方に基づいて、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを決定するようにさらに構成され、当該装置は、前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路をさらに備える、装置である。

実施例17は、前記時間‐デジタル変換器が、前記第一の信号エッジ、第二のタイプの前記第二の信号エッジ、および前記第三の信号エッジのシーケンスを決定するために使用される、実施例16の装置である。

実施例18は、実施例16または実施例17の装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例19は、実施例16〜18のいずれかに記載の装置であり、前記第一の時間期間と前記第二の時間期間の和は、10^-7秒未満である。

実施例20は、実施例16〜19のいずれかの装置であり、前記処理回路は、前記第一の信号エッジ、前記第二の信号エッジ、および前記第三の信号エッジを、前記第一の信号および前記第二の信号の両方に基づいて決定するように構成される。

実施例21は、差動信号対を生成するための方法であり：
伝送リンクの第一の伝送線に差動信号対の第一の信号を、伝送リンクの第二の伝送線に差動信号対の第二の信号を同時に供給するステップであって、前記第一の信号および前記第二の信号が初期にはいずれも第一の信号レベルにある、ステップと；
前記第一の信号が第一の極性に対応する場合、第一の信号の信号レベルを第二の信号レベルに変更するステップとを含む。

実施例22は、さらに、前記第一の信号の信号レベルを第二の信号レベルに変化させるために、前記第一の信号において下降信号エッジを生成することを含む、実施例21の方法である。

実施例23は、差動信号対を処理するための方法であり：
伝送リンクの第一の伝送線から差動信号対の第一の信号を、伝送リンクの第二の伝送線から差動信号対の第二の信号を同時に受信するステップであって、前記第一の信号および前記第二の信号はいずれも第一の信号レベルにある、ステップと；
前記第一の信号の信号レベルが第二の信号レベルに変化する場合に、前記第一の信号が第一の極性に対応することを判別するステップとを含む。

実施例24は、前記第一の極性に依存して、時間‐デジタル変換器の入力において、前記第一の信号と前記第二の信号とを交換する〔入れ換える〕ステップをさらに含む、実施例23の方法である。

実施例25は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例9〜20のいずれかに記載の差動信号対を処理するための装置を備える。

実施例26は、さらに、媒体アクセス・コントローラに接続するように構成されたMAC出力インターフェースを含む、実施例25の物理層コントローラである。

実施例27は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例1〜8のいずれかに記載の差動信号対を生成するための装置を備える。

実施例28は、媒体アクセス・コントローラに接続するように構成されたMAC入力インターフェースをさらに備える、実施例27の物理層コントローラである。
〔実施例１０３〕

図3a〜図3hに関連して前述した実施例は、以下のように要約することができる。

実施例1は、一連のデータ・シンボルに基づくデータ信号を生成する方法であり、この方法は：
データ・シンボルのグループについて、所望される信号特性からの逸脱を現在の逸脱として決定するステップと；
現在の逸脱を累積逸脱と比較するステップであって、該累積逸脱は前記一連のデータ・シンボルの先行データ・シンボルに基づく、ステップと；
送信シンボルのグループを生成するステップであって、該グループは、
現在の逸脱と累積逸脱の両方が同一の特性をもつ場合には、データ・シンボルの前記グループのすべてのデータ・シンボルについて、反転したデータ・シンボルを含み、
現在の逸脱と累積逸脱の両方が異なる特性をもつ場合には、データ・シンボルの前記グループを含む、ステップとを含む。

実施例2は、送信シンボルの前記グループに基づいて累積逸脱を更新するステップをさらに含む、実施例1の方法である。

実施例3は、上記の実施例のいずれかの方法であり、前記所望される信号特性は、前記データ信号の平均目標周波数または平均共通モードのうちの少なくとも一つである。

実施例4は、上記の実施例のいずれかの方法であり、前記所望される信号特性は、データ・シンボルに関連付けられる時間期間の平均長、または前記データ信号の二つの信号状態の平均継続時間の間の所望される差のうちの少なくとも一つである。

実施例5は、前記時間期間の平均長が、データ・シンボルに関連付けられる最大長の50%である、実施例4の方法である。

実施例6は、実施例4の方法であり、ここで、前記所望される差はゼロである。

実施例7は、上記の実施例のいずれかの方法であり、データ・シンボルの前記グループが、少なくとも一つのペイロード・データ・シンボルを含む。

実施例8は、実施例3の方法であり、さらに：
平均目標周波数をさらなる平均目標周波数に変更し；
データ・シンボルのさらなるグループについて、前記さらなる平均目標周波数からの逸脱を前記現在の逸脱として決定することを含む。

実施例9は、実施例8に記載の方法であり、前記平均目標周波数を変更することが、前記平均目標周波数の所定のシーケンスから前記さらなる平均目標周波数を選択することを含む。

実施例10は、実施例8に記載の方法であり、前記平均目標周波数を変更することが、乱数発生法を用いて前記さらなる平均目標周波数を決定することを含む。

実施例11は、上記の実施例のいずれかの方法であり、前記現在の逸脱を決定することは、データ・シンボルの前記グループについての拡散因子を考慮することをさらに含む。

実施例12は、実施例11の方法であり、さらに：
データ・シンボルの前記グループ内のデータ・シンボルについての前記信号特性の累積値を決定し；
前記累積値に前記拡散因子を加算して、前記信号特性の現在の推定値を決定し；
前記現在の推定値を前記所望される信号特性と比較し、前記現在の逸脱を決定することを含む。

実施例13は、実施例11または12に記載の方法であり、さらに：
前記拡散因子を、拡散因子の所定のシーケンスから選択すること；または
乱数発生法を使って前記拡散因子を決定することを含む。

実施例14は、上記の実施例のいずれかの方法であり、前記送信データ・シンボルのグループに少なくとも一つの状態データ・シンボルを含めることをさらに含み、前記少なくとも一つの状態データ・シンボル〔ステータス・データ・シンボル〕は、前記送信データ・シンボルのグループが反転データ・シンボルを含むか否かを示す。

実施例15は、一連のデータ・シンボルに基づくデータ信号を生成する方法であり、この方法は：
データ・シンボルのグループの一つおきのデータ・シンボルについて、所望される信号特性からの逸脱を、第一の現在の逸脱として決定するステップと；
データ・シンボルの前記グループの残りのデータ・シンボルについて、前記所望される信号特性からの逸脱を、第二の現在の逸脱として決定するステップと；
前記第一の現在の逸脱を第一の累積逸脱と比較するステップであって、前記第一の累積逸脱は、データ・シンボルの先行する諸グループの一つおきのデータ・シンボルに基づいている、ステップと；
前記第二の現在の逸脱を第二の累積逸脱と比較するステップであって、前記第二の累積逸脱は、データ・シンボルの前記グループの残りのデータ・シンボルに基づいている、ステップと；
送信シンボルのグループを生成するステップであって、該グループは：
前記第一の現在の逸脱と前記第一の累積逸脱の両方が同一の特性を含む場合は、データ・シンボルの前記グループの一つおきのデータ・シンボルについての反転されたデータ・シンボル；または
前記第一の現在の逸脱と前記第一の累積逸脱の両方が異なる特性を含む場合は、データ・シンボルの前記グループの一つおきのデータ・シンボルを含み、
前記第二の現在の逸脱と前記第二の累積逸脱の両方が同一の特性を含む場合は、データ・シンボルの前記グループのすべての残りのデータ・シンボルについて反転されたデータ・シンボル；または
前記第二の現在の逸脱と前記第二の累積逸脱の両方が異なる特性を含む場合は、データ・シンボル前記グループのすべての残りのデータ・シンボルを含む、ステップとをむ。

実施例16は、実施例15の方法であり、少なくとも第一の状態データ・シンボルおよび第二の状態データ・シンボルを送信シンボルの前記グループに含めることをさらに含み、前記第一の状態データ・シンボルは、送信シンボルの前記グループの一つおきのデータ・シンボルが反転データ・シンボルであるかどうかを示し、前記第二の状態データ・シンボルは、送信シンボルの前記グループのすべての残りのデータ・シンボルが反転データ・シンボルであるかどうかを示す。

実施例17は、実施例15または15の方法であり、前記所望される信号特性は、データ・シンボルに関連付けられた時間期間の平均長である。

実施例18は、データ信号を受信するための方法であり、当該方法は：
少なくとも一つの状態データ・シンボルと、データ・シンボルのグループとを含む送信シンボルのグループを受信し；
状態データ・シンボルが、送信シンボルのグループが反転データ・シンボルを含むことを示す場合、送信シンボルのグループのデータ・シンボルを反転させることを含む。

実施例19は、実施例18の方法であり、さらに：
第一の復調方式を使用して前記状態シンボルを復調し；
第二の復調方式を使用して前記データ・シンボルを復調することを含む。

実施例20は、一連のデータ・シンボルに基づくデータ信号を生成するための装置であり、当該装置は：
データ・シンボルのグループについての所望される信号特性からの逸脱を、現在の逸脱として決定するように構成されたモニタリング回路と；
前記現在の逸脱を累積逸脱と比較するように構成された判定回路であって、前記累積逸脱は、前記一連のデータ・シンボルのうちの先行するデータ・シンボルに基づく、判定回路と；
送信シンボルのグループを生成するように構成された回路であって、該グループは：
前記現在の逸脱と前記累積逸脱の両方が同一の符号を含む場合は、データ・シンボルのグループのすべてのデータ・シンボルについての反転データ・シンボル；または
前記現在の逸脱と前記累積逸脱の両方が異なる符号を含む場合、データ・シンボルのグループの前記データ・シンボルを含む、
回路とを有する。

実施例21は、送信シンボルのグループに基づいて前記累積逸脱を更新するように構成された回路をさらに含む、実施例20の装置である。

実施例22は、実施例20または21の装置であり、前記所望される信号特性は、前記データ信号の平均目標周波数または平均共通モードのうちの少なくとも一つである。

実施例23は、実施例20〜22のいずれかに記載の装置であり、前記所望される信号特性は、送信シンボルのグループ内のデータ・シンボルに関連付けられた時間期間の平均長、または前記データ信号の二つの信号状態の継続時間の平均差の少なくとも一つである。

実施例24は、前記時間期間の平均長が送信シンボルに関連する最大長の50%である、実施例23の装置である。

実施例25は、前記平均差がゼロである、実施例23の装置。

実施例26は、前記モニタリング回路が、前記平均目標周波数を変化させるようにさらに構成される、実施例22の装置である。

実施例27は、前記平均目標周波数を変化させることが、平均目標周波数の所定のシーケンスから前記平均目標周波数を選択することを含む、実施例26の装置である。

実施例28は、前記平均目標周波数を変化させることが、乱数発生方法を用いて前記平均目標周波数を決定することを含む、実施例27の装置である。

実施例29は、前述の実施例のいずれかに記載の装置であり、前記モニタリング回路は、データ・シンボルのグループについての拡散因子を考慮して前記現在の逸脱を決定するようにさらに構成されている。

実施例30は、実施例29の装置であり、前記モニタリング回路が、データ・シンボルのグループ内のデータ・シンボルについての信号特性の累積値を決定し；
前記累積値に前記拡散因子を加え、前記信号特性の現在の推定値を決定し；
現在の推定値を前記所望される信号特性と比較し、前記現在の逸脱を決定するよう構成されている。

実施例31は、拡散因子の所定のシーケンスから前記拡散因子を選択すること；または
乱数発生法を使って拡散因子を決定することをさらに含む、
実施例29または30に記載の装置である。

実施例32は、実施例20〜31のいずれかに記載の装置であり、送信シンボルのグループは、少なくとも一つのペイロード・データ・シンボルを含む。

実施例33は、実施例20〜32のいずれかの装置であり、送信データ・シンボルのグループと、少なくとも一つの状態データ・シンボルとを前記データ信号に含めるように構成されたマルチプレクサ回路をさらに備え、前記少なくとも一つの状態データ・シンボルは、送信データ・シンボルのグループが反転データ・シンボルを含むかどうかを示す。

実施例34は、実施例20〜33のいずれかの装置であり、送信シンボルのグループを生成するように構成された回路は、XORゲートまたはXNORゲートを含む。

実施例35は、実施例20〜34のいずれかの装置であり、前記一連のデータ・シンボルを受領するように構成された入力インターフェースをさらに備える。

実施例36は、実施例20〜35のいずれかの装置であり、さらに：
前記データ信号を生成するように構成された処理回路であって、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、第一のデータ・シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、第二のデータ・シンボルに対応する第二の時間期間だけ分離される、処理回路と；
前記データ信号を出力するように構成された出力インターフェース回路とを備える。

実施例37は、データ信号を受信するための装置であり：
少なくとも一つの状態データ・シンボルおよびデータ・シンボルのグループを含む送信シンボルのグループを受信するように構成された入力回路と；
状態データ・シンボルが送信シンボルのグループが反転データ・シンボルを含むことを示す場合、送信シンボルのグループのデータ・シンボルを反転させるように構成された反転回路とを含む、
装置。

実施例38は、実施例37の装置であり、さらに：
第一の復調方式を使用して前記状態データ・シンボルを復調し；
第二の復調方式を使用して前記データ・シンボルを復調するように構成された復調回路を備える。

実施例39は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例37または38のいずれかによるデータ信号を受信するための装置を備える。

実施例40は、媒体アクセス・コントローラに接続するように構成されたMAC出力インターフェースをさらに含む、実施例39の物理層コントローラである。

実施例41は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例20〜36のいずれかに記載のデータ信号を生成するための装置を備える。

実施例42は、媒体アクセス・コントローラに接続するように構成されたMAC入力インターフェースをさらに含む、実施例41の物理層コントローラである。
〔実施例１０４〕

図4a〜図4hに関連して前述した例は、以下のように要約することができる。

実施例1は、データ信号を生成するための装置であり：
前記データ信号を生成するように構成された処理回路であって、前記データ信号は、第一のタイプの第一の信号エッジと、第二のタイプの第二の信号エッジと、前記第一のタイプの第三の信号エッジと、前記第二のタイプの第四の信号エッジと、前記第一のタイプの第五の信号エッジとのシーケンスを含み、前記第一の信号エッジと前記第二の信号エッジが第一の時間期間によって分離され、前記第二の信号エッジと前記第三の信号エッジが第二の時間期間によって分離され、前記第三の信号エッジと前記第四の信号エッジが第三の時間期間によって分離され、前記第四の信号エッジと前記第五の信号エッジが第四の時間期間によって分離され、前記第一の時間期間がペイロード・データ閾値よりも長く、前記第二の時間期間がペイロード・データ閾値よりも短く、前記第三の時間期間が前記ペイロード・データ閾値よりも長く、前記第一の時間期間とは異なり、前記第四の時間期間が実質的に前記第二の時間期間に等しい、処理回路と；
前記データ信号を出力するように構成された出力インターフェース回路とを含む。

実施例2は、データ信号を生成するための装置であり：
前記データ信号を生成するように構成された処理回路であって、前記データ信号は、第一のタイプの第一の信号エッジと、第二のタイプの第二の信号エッジと、前記第一のタイプの第三の信号エッジと、前記第二のタイプの第四の信号エッジと、前記第一のタイプの第五の信号エッジとのシーケンスを含み、前記第一の信号エッジと前記第二の信号エッジが第一の時間期間によって分離され、前記第二の信号エッジと前記第三の信号エッジが第二の時間期間によって分離され、前記第三の信号エッジと前記第四の信号エッジが第三の時間期間によって分離され、前記第四の信号エッジと前記第五の信号エッジが第四の時間期間によって分離され、前記第一の時間期間がペイロード・データ閾値よりも短く、前記第二の時間期間が前記ペイロード・データ閾値よりも長く、前記第三の時間期間が前記第一の時間期間に等しく、前記第四の時間期間が前記ペイロード・データ閾値よりも長く、前記第二の時間期間とは異なる、処理回路と；
前記データ信号を出力するように構成された出力インターフェース回路とを含む。

実施例3は、実施例1または2の装置であり、前記処理回路は、所定の変調方式に従って、前記第一の時間期間と前記第三の時間期間との間の差を決定するように構成される。

実施例4は、実施例1または2の装置であり、前記処理回路は、ランダム変調方式に従って、前記第一の時間期間と前記第三の時間期間との間の差を決定するように構成される。

実施例5は、実施例1〜4のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例6は、データ・ストリームを生成するための装置であり：
制御シンボル指示子と、アイドル状態を示す制御シンボルと、さらなる制御シンボル指示子と、アイドル状態を示すさらなる制御シンボルとのシーケンスを含むデータ・ストリームを生成するように構成された処理回路であって、前記制御シンボル指示子は第一の時間期間に関連付けられ、前記制御シンボルは第二の時間期間に関連付けられ、前記さらなる制御シンボル指示子は第三の時間期間に関連付けられ、前記さらなる制御シンボルは前記第二の時間期間に関連付けられる、処理回路と；
所定の変調方式に従って、時間期間の区間内で時間期間を変化させることによって、前記第一の時間期間および前記第三の時間期間を決定するように構成された変調器回路とを含む。

実施例7は、データ・ストリームを生成するための装置であり：
アイドル状態を示す制御シンボルと、制御シンボル指示子と、前記アイドル状態を示すさらなる制御シンボルと、さらなる制御シンボル指示子とのシーケンスを含むデータ・ストリームを生成するように構成された処理回路であって、前記制御シンボルが第一の時間期間に関連付けられ、前記制御シンボル指示子が第二の時間期間に関連付けられ、前記さらなる制御シンボルが第三の時間期間に関連付けられ、前記さらなる制御シンボル指示子が第四の時間期間に関連付けられる、処理回路と；
所定の変調方式に従って、時間期間の区間内で時間期間を変化させることによって、前記第二の時間期間および前記第四の時間期間を決定するように構成された変調器回路とを含む。

実施例8は、実施例6または7の装置であり、前記変調器回路は、異なる関連する第一および第三の時間期間を決定するように構成される。

実施例9は、実施例6〜8のいずれかの装置であり、前記データ信号を出力するように構成された出力インターフェース回路をさらに備える。

実施例10は、データ信号を生成するための方法であり：
第一のタイプの第一の信号エッジと、第二のタイプの第二の信号エッジと、第一のタイプの第三の信号エッジと、第二のタイプの第四の信号エッジと、第一のタイプの第五の信号エッジとのシーケンスを生成する段階であって、第一の信号エッジと第二の信号エッジが第一の時間期間によって分離され、第二の信号エッジと第三の信号エッジが第二の時間期間によって分離され、第三の信号エッジと第四の信号エッジが第三の時間期間によって分離され、第四の信号エッジと第五の信号エッジが第四の時間期間によって分離され、第一の時間期間がペイロード・データ閾値よりも長く、第二の時間期間がペイロード・データ閾値よりも短く、第三の時間期間が前記ペイロード・データ閾値よりも長く、第四の時間期間が第二の時間期間と実質的に等しい、段階と；
前記第三の時間期間を、前記第一の時間期間とは異なるように、変化させる段階とを含む。

実施例11は、メモリから前記第一の時間期間および前記第二の時間期間を読み込む段階をさらに含む、実施例10の方法である。

実施例12は、データ・ストリームを生成するための方法であり：
制御シンボル指示子と、アイドル状態を示す制御シンボルと、さらなる制御シンボル指示子と、アイドル状態を示すさらなる制御シンボルとを含むデータ・ストリームを生成する段階であって、前記制御シンボル指示子は第一の時間期間に関連付けられ、前記制御シンボルは第二の時間期間に関連付けられ、前記さらなる制御シンボル指示子は第三の時間期間に関連付けられ、前記さらなる制御シンボルは前記第二の時間期間に関連付けられる、段階と；
前記第一の時間期間と、前記第一の期間とは異なる第三の時間期間を生成するために、期間期間区間内で時間期間を変化させる段階とを含む。

実施例13は、乱数発生法を用いて前記時間期間を変化させる、または所定の変調方式を用いて前記時間期間を変化させることをさらに含む、実施例12に記載の方法である。

実施例14は、通信インターフェース用の物理層コントローラであり、前記物理層コントローラは、実施例1〜5のいずれかのデータ信号を生成するための装置を備える。

実施例15は、通信インターフェース用の物理層コントローラであり、前記物理層コントローラは、実施例6〜9のいずれかのデータ・ストリームを生成するための装置を備える。

実施例16は、実施例14または15の物理層コントローラであり、媒体アクセス・コントローラに接続するように構成されたMAC出力インターフェースをさらに備える。
〔実施例１０５〕

図5a〜図5fに関連して前述した例は、以下のように要約されうる。

実施例1は、送信システムであり、
第一のデータ・リンクのための第一の出力インターフェースに結合された第一の送信機と；
第二のデータ・リンクのための第二の出力インターフェースに結合された第二の送信機と；
前記第一の送信機によって生成された第一のデータ信号から導出された信号をフィルタ回路にスイッチングするように構成されたマルチプレクサ回路とを含み、前記フィルタ回路は前記第二の出力インターフェースに結合される。

実施例2は、実施例1の送信システムであり、前記フィルタ回路は、可変フィルタ特性を含む。

実施例3は、実施例2の送信システムであり、前記フィルタ回路は、高域通過特性を含む。

実施例4は、実施例1〜3のいずれかの送信システムであり、前記フィルタ回路は：
差動データ信号の正の成分のための正の入力および前記差動データ信号の負の成分のための負の入力と；
前記差動データ信号の正の成分のための正の出力および前記差動データ信号の負の成分のための負の出力とを含み、前記正の入力と前記負の出力の間、および前記負の入力と前記正の出力の間にフィルタ回路が結合される。

実施例5は、実施例1〜4のいずれかの送信システムであり、さらに：
前記第一のデータ信号を生成するための第一の装置であって、該第一の装置は：
前記第一のデータ信号を生成するように構成された第一の処理回路を含み、前記第一のデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離され、前記処理回路は、前記第一の送信機に結合される、第一の装置と、
前記第二のデータ信号を生成するための第二の装置であって、該第二の装置は：
前記第二のデータ信号を生成するように構成された第二の処理回路を含み、前記第二のデータ信号は、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを含み、前記第四の信号エッジおよび前記第五の信号エッジは、送信されるべき第三のデータに対応する第三の時間期間だけ分離され、前記第五の信号エッジと前記第六の信号エッジとは、送信されるべき第四のデータに対応する第四の時間期間だけ分離される、第二の装置とを含み、
前記第二の処理回路は、前記第二の送信機に結合される。

実施例6は、データ受信システムであり：
第一のデータ・リンクのための第一の入力インターフェースに結合された第一の受信機と；
第二のデータ・リンクのための第二の入力インターフェースに結合された第二の受信機と；
前記第一の入力インターフェースで受信された第一のデータ信号から導出された信号をフィルタ回路にスイッチングするように構成されたマルチプレクサ回路とを含み、前記フィルタ回路の出力が前記第二の入力インターフェースに結合される。

実施例7は、実施例6のデータ受信システムであり、前記フィルタ回路は可変フィルタ特性を有する。

実施例8は、実施例6または7のデータ受信システムであり、さらに：
前記第一の入力インターフェースに結合された、データ信号を受信するための第一の装置であって：
第一のデータ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された第一の処理回路、および
前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された第一の復調回路を含む、第一の装置と；
前記第二の入力インターフェースに結合された、データ信号を受信するための第二の装置であって：
前記データ信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成された第二の処理回路、および
第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第三のデータを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第四のデータを決定するように構成された第二の復調回路を含む、第二の装置とを含む。

実施例9は、実施例1〜5のいずれかの送信システム、または実施例6〜8のいずれかのデータ受信システムであり、第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または、第二のタイプが上昇エッジであり、第一のタイプが下降エッジである。

実施例10は、第一の相互接続の、第二の相互接続への漏れを緩和する方法であり：
前記第一の相互接続の第一の送信機によって生成された第一のデータ信号からデータ信号を導出して、生信号を生成し；
前記生信号をフィルタリングして補正信号を生成し；
前記補正信号を前記第二の相互接続によって使用される第二のデータ・リンクに加えることを含む。

実施例11は、実施例10の方法であり、フィルタリングが高域通過特性を使用する。

実施例12は、実施例10または11の方法であり、前記補正信号の振幅、位相、および遅延を調節することをさらに含む。

実施例13は、実施例10〜12のいずれかの方法であり、前記第二のデータ・リンク上の第二のデータ信号の信号特性を決定することをさらに含む。

実施例14は、実施例13の方法であり、前記信号特性が所定の基準を満たすまで、前記生信号をフィルタリングするためのフィルタ特性を変化させることをさらに含む。

実施例15は、実施例13または14の方法であり、前記特性は、ビット誤り率またはジッタのうちの少なくとも一つである。

実施例16は、実施例14または15の方法であり、前記所定の基準は、前記信号特性が最小を示す場合、または前記信号特性が所定の閾値を下回る場合に満たされる。

実施例17は、実施例10〜16の方法であり、前記第一のデータ信号から前記データ信号を導出することは、前記第一のデータ信号をコピーすることまたはサンプリングすることのうちの少なくとも一つを含む。

実施例18は、データ通信相互リンクであり：
実施例1〜5のうちの一つの少なくとも一つの送信システムと；
実施例6〜8のうちの一つの少なくともデータ受信システムとを含む。

実施例19は、前記データ通信相互リンクであり、さらに：
第一の送信機と第一の受信機との間に結合された第一のデータ・リンクと；
第二の送信機と第二の受信機との間に結合された第二のデータ・リンクとを含む。

実施例20は、通信相互リンクのための物理層コントローラであり、実施例1〜5のいずれかによる送信システムを備える。

実施例21は、通信インターフェースのための物理層コントローラであり、実施例6〜8のいずれかによるデータ受信システムを備える。

実施例22は、実施例20または21の物理層コントローラであり、さらに：
媒体アクセス・コントローラに接続するように構成されたMAC出力インターフェースを備える。
〔実施例１０６〕

図6a〜図6gに関連して前述した例は、以下のように要約することができる。

実施例1は、データ信号を処理するための方法であり：
ペイロード・データ・シンボルのグループを受信する段階と；
前記グループの前記データ・シンボルが誤りを含む場合、否定受け取り確認信号を発する段階と；
否定受け取り確認信号を発してからペイロード・データ・シンボルの所定数のグループ後に、ペイロード・データ・シンボルの第二のグループを受信する、またはペイロード・データ・シンボルの前記グループを受信してから所定数のグループのペイロード・データ・シンボル後に、ペイロード・データ・シンボルの前記第二のグループを受信する段階と；
前記グループのペイロード・データ・シンボルではなく、前記さらなるグループのペイロード・データ・シンボルを使用する段階とを含む。

実施例2は、実施例1の方法であり、さらに：
第一の復調方式を使用して前記グループのペイロード・データ・シンボルを復調し；
第二の復調方式を使用して前記第二のグループのペイロード・データ・シンボルを復調することを含む。

実施例3は、実施例2の方法であり、前記第二の復調方式は、前記第一の復調方式よりも堅牢である。

実施例4は、実施例3の方法であり、前記第二の復調方式のシンボル分離時間は、前記第一の復調方式のシンボル分離時間より長い。

実施例5は、実施例1〜4のうちの一つの方法であり、さらに：
ペイロード・データ・シンボルの前記グループおよびペイロード・データ・シンボルの前記第二のグループを第一の伝送リンクを介して受信し；
前記否定受け取り確認信号を第二の伝送リンクを介して送信することをさらに含む。

実施例6は、データ信号を生成するための方法であり、該方法は：
ペイロード・データ・シンボルのグループを送信し；
否定受け取り確認信号を受信すると、ペイロード・データ・シンボルの前記グループに関係したペイロード・データ・シンボルの第二のグループを、ペイロード・データ・シンボルの前記グループを送信してから所定数のグループのペイロード・データ・シンボル後に、または前記否定受け取り確認信号を受信してから所定数のグループのペイロード・データ・シンボル後に送信することを含む。

実施例7は、実施例6に記載の方法であり、さらに：
第一の変調方式を用いてペイロード・データ・シンボルの前記グループにペイロード・データを変調すること；および
第二の変調方式を用いてペイロード・データ・シンボルの前記さらなるグループに前記ペイロード・データを変調することを含む。

実施例8は、実施例7の方法であり、前記第二の変調方式は、前記第一の変調方式より堅牢である。

実施例9は、実施例8の方法であり、前記第二の変調方式のシンボル分離時間は、前記第一の変調方式のシンボル分離時間より長い。

実施例10は、実施例6〜9のうちの一つの方法であり、さらに：
ペイロード・データ・シンボルの前記グループおよびペイロード・データ・シンボルの前記第二のグループを、第一の伝送リンクを介して送信すること；および
前記否定受け取り確認信号を第二の伝送リンクを介して受信することを含む。

実施例11は、データ信号を処理するための装置であり、当該装置は：
ペイロード・データ・シンボルのグループを受信するように構成された受信機回路と；
ペイロード・データ・シンボルのグループのデータ・シンボルが誤りを含む場合、否定受け取り確認信号を生成するように構成された誤り検出回路と；
ペイロード・データ・シンボルの前記グループを置き換えるためにペイロード・データ・シンボルの第二のグループを使用するように構成された誤り訂正回路であって、ペイロード・データ・シンボルの前記第二のグループは、前記否定受け取り確認信号を発してから所定数のグループのペイロード・データ・シンボル後に受信される、またはペイロード・データ・シンボルの前記グループは、ペイロード・データ・シンボルの前記グループを受信してから所定数のグループのペイロード・データ・シンボル後に受信される。

実施例12は、実施例11の装置であり、さらに、第一の復調方式を使用して前記グループのペイロード・データ・シンボルを復調し、第二の復調方式を使用して前記第二のグループのペイロード・データ・シンボルを復調するように構成された復調回路を含む。

実施例13は、実施例11または12の装置であり、ペイロード・データ・シンボルのグループを含むデータ信号を受信するための前記受信機回路に結合された第一の伝送リンクのための入力インターフェースをさらに備える。

実施例14は、実施例13の装置であり、前記入力インターフェースは、第一のタイプの第一の信号エッジと、第二のタイプの第二の信号エッジと、第一のタイプの第三の信号エッジとのシーケンスを含む前記データ信号を受信するよう構成され、第一の信号エッジと第二の信号エッジは第一の時間期間によって分離され、第二の信号エッジと第三の信号エッジは第二の時間期間によって分離され、第一の時間期間は第一のペイロード・データ・シンボルに基づいており、第二の時間期間は第二のペイロード・データ・シンボルに基づいている。

実施例15は、実施例13または14の装置であり、さらに、第二の伝送リンクを介して前記否定受け取り確認信号を送信するための出力インターフェースを備え、前記出力インターフェースは、前記誤り検出回路に結合される。

実施例16は、データ信号を生成するための装置であり、当該装置は：
ペイロード・データ・シンボルのグループを送信するように構成された送信機回路と；
否定受け取り確認信号を受信するように構成された入力インターフェースとを含み、
前記送信機回路はさらに、ペイロード・データ・シンボルの前記グループを送信してから所定数のグループのペイロード・データ・シンボル後に、または前記否定受け取り確認信号を受信してから所定数のグループのペイロード・データ・シンボル後にペイロード・データ・シンボルの前記グループに関係したペイロード・データ・シンボルの第二のグループを送信するように構成される。

実施例17は、実施例16の装置であり、前記送信機回路がさらに、第一の変調方式を用いてペイロード・データ・シンボルの前記グループにペイロード・データを変調し、第二の変調方式を用いてペイロード・データ・シンボルの前記さらなるグループに前記ペイロード・データを変調するように構成された変調器回路をさらに備える。

実施例18は、実施例17の装置であり、前記第二の変調方式のシンボル分離時間は、前記第一の変調方式のシンボル分離時間より長い。

実施例19は、実施例16〜18のうちの一つの装置であり、さらに：
ペイロード・データ・シンボルの前記グループおよびペイロード・データ・シンボルの前記第二のグループを含むデータ信号を第一の伝送リンクを介して出力するように構成された出力インターフェース、および
前記否定受け取り確認信号を第二の伝送リンクを介して受信するように構成された入力インターフェースを含む。

実施例20は、実施例19の装置であり、前記出力インターフェースは、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む前記データ信号を出力するよう構成されており、第一の信号エッジおよび第二の信号エッジは第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは第二の時間期間によって分離され、第一の時間期間は第一のペイロード・データ・シンボルに基づいており、第二の時間期間は第二のペイロード・データ・シンボルに基づいている。

実施例21は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例11〜15のいずれかによるデータ信号を処理するための装置を備える。

実施例22は、媒体アクセス・コントローラに接続するように構成されたMAC出力インターフェースをさらに含む、実施例21の物理層コントローラである。

実施例23は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例16〜20のいずれかによる、データ信号を生成するための装置を備える。

実施例24は、媒体アクセス・コントローラに接続するように構成されたMAC入力インターフェースをさらに含む、実施例23の物理層コントローラである。

実施例25は、データ伝送のための相互接続であり：
実施例21に記載の第一の物理層コントローラと；
実施例23に記載の第二の物理層コントローラと；
第一の物理層コントローラと第二の物理層コントローラを接続する伝送リンクとを含む。
〔実施例１０７〕

図7a〜図7iに関連して前述した例は、以下のように要約されうる。

実施例1は、通信プロトコルの各ペイロード・データ・シンボルへの時間期間およびシンボル幅の割り当てを決定するための方法であり：
少なくとも一つのペイロード・データ・シンボルに割り当てられたシンボル幅および時間期間を変化させ；
すべてのペイロード・データ・シンボルについての受信誤り確率を決定し；
すべてのペイロード・データ・シンボルの受信誤り確率が所定の許容差の範囲内で実質的に等しい場合、前記ペイロード・データ・シンボルに前記時間期間および前記シンボル幅を割り当てることを含む。

実施例2は、実施例1の方法であり、前記受信誤り確率が、その時間期間を使用して生成されるペイロード・データ・シンボルが、その時間期間を中心とする、前記シンボル幅によって与えられる時間区間内に受信される確率を示す。

実施例3は、実施例1または2の方法であり、前記シンボル幅を変化させることは、時間‐デジタル変換器の分解能の有限ステップで前記シンボル幅を変化させることを含む。

実施例4は、実施例1〜3のうちの一つの方法であり、前記時間期間を変化させることは、デジタル‐時間変換器の分解能の有限ステップで前記時間期間を変化させることを含む。

実施例5は、実施例1〜4のうちの一つの方法であり、受信誤り確率を決定することは：
ペイロード・データ・シンボルに割り当てられた前記時間期間の幅を有するデータ・パルスを含むデータ信号を送信するステップと；
前記データ信号を受信するステップと；
前記時間期間を中心とする、前記シンボル幅によって与えられた時間区間内の幅を有するデータ・パルスが前記データ信号内で受信される場合に前記ペイロード・データ・シンボルが受信されると判定するステップとを含む。

実施例6は、データ信号を生成するための方法であり：
前記データ信号内の時間期間を各ペイロード・データ・シンボルに割り当てるステップであって、ペイロード・データ・シンボルの隣接する対の時間期間は、関連付けられたシンボル分離時間によって分離され、
少なくとも第一のシンボル分離時間が、少なくとも第二のシンボル分離時間と異なる、ステップと；
前記データ信号を生成するステップとを含む。

実施例7は、実施例6の方法であり、前記データ信号が、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、第一のペイロード・データ・シンボルに割り当てられた第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、第二のペイロード・データ・シンボルに割り当てられた第二の時間期間によって分離される、ように生成される。

実施例8は、実施例6または7のうちの一つの方法であり、シンボル分離時間は、時間期間の増加に伴って増加する。

実施例9は、実施例6、7または8のうちの一つの方法であり、シンボル分離時間は、時間期間の増加に伴って減少する。

実施例10は、データ信号を処理するための方法であり：
通信プロトコルの各ペイロード・データ・シンボルに、時間期間およびシンボル幅を割り当てるステップであって、少なくとも第一のシンボル幅が少なくとも第二のシンボル幅と異なる、ステップと；
一連のデータ・パルスを含むデータ信号を受信するステップと；
割り当てられた時間期間を中心とする、割り当てられたシンボル幅によって与えられる時間区間内の幅を有するデータ・パルスが、前記データ信号内で受信された場合に、ペイロード・データ・シンボルが受信されたと判断するステップとを含む。

実施例11は、実施例12の方法であり、さらに：
第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む前記データ信号を受信することを含み、第一の信号エッジおよび第二の信号エッジが第一のデータ・パルスを構成し、第二の信号エッジおよび第三の信号エッジが第二のデータ・パルスを構成する。

実施例12は、データ信号を生成するための装置であり：
前記データ信号内の時間期間を各ペイロード・データ・シンボルに割り当てるように構成されたマッピング回路であって、ペイロード・データ・シンボルの隣接する対の時間期間は、関連付けられたシンボル分離時間によって分離され、少なくとも第一のシンボル分離時間は、少なくとも第二のシンボル分離時間と異なる、マッピング回路と；
前記時間期間を記憶するように構成されたメモリとを含む。

実施例13は、実施例12の装置であり、さらに：
前記データ信号を出力するように構成された出力インターフェースを含み、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、第一のペイロード・データ・シンボルに割り当てられた第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、第二のペイロード・データ・シンボルに割り当てられた第二の時間期間によって分離される。

実施例14は、データ信号を処理するための装置であり：
通信プロトコルの各ペイロード・データ・シンボルに、時間期間およびシンボル幅を割り当てるためのメモリであって、少なくとも第一のシンボル幅が、少なくとも第二のシンボル幅と異なる、メモリと；
それぞれ割り当てられた時間期間を中心としてそれぞれ割り当てられたシンボル幅によって与えられる時間区間内の幅を有するデータ・パルスが前記データ信号内で受信された場合に、ペイロード・データ・シンボルが受信されたと判断するように構成されたデマッピング回路とを含む。

実施例15は、実施例14の装置であり、さらに：
第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む前記データ信号を受信するように構成された入力インターフェースを含み、第一の信号エッジと第二の信号エッジが第一のデータ・パルスを構成し、第二の信号エッジと第三の信号エッジが第二のデータ・パルスを構成する。

実施例16は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例14または15のいずれかによるデータ信号を処理するための装置を備える。

実施例17は、媒体アクセス・コントローラに接続するように構成されたMAC出力インターフェースをさらに含む、実施例16の物理層コントローラである。

実施例18は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例12または13のいずれかによるデータ信号を生成するための装置を備える。

実施例19は、媒体アクセス・コントローラに接続するように構成されたMAC入力インターフェースをさらに含む、実施例18の物理層コントローラである。

実施例21は、データ伝送のための相互接続であり：
実施例16に記載の第一の物理層コントローラと；
実施例18に記載の第二の物理層コントローラと；
第一の物理層コントローラと第二の物理層コントローラを接続する伝送リンクとを含む。
〔実施例１０８〕

図8a〜図8fに関連して前述した例は、以下のように要約されうる。

実施例1は、データ信号内のペイロード・データ・シンボルを決定する方法であり：
データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを受信し；
第一の信号エッジと第三の信号エッジとの間の第一の時間期間を決定し；
第二の信号エッジと第四の信号エッジとの間の第二の時間期間を決定し；
第一の時間期間および第二の時間期間に基づいて、第三の信号エッジと第四の信号エッジとの間の時間期間に対応するペイロード・データ・シンボルを決定することを含む。

実施例2は、ペイロード・データ・シンボルを決定することが、シンボル期間を決定するために、第二の時間期間から第一の時間期間を減算することを含む、実施例1の方法である。

実施例3は、通信プロトコルに従ってペイロード・データ・シンボルに前記シンボル期間を割り当てることをさらに含む、実施例2の方法である。

実施例4は、実施例1〜3のいずれかの方法であり、前記第一の信号エッジと前記第二の信号エッジとの間の時間期間は、パケットの開始を示す制御シンボルに対応する。

実施例5は、データ信号を処理するための装置であり：
データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを決定するように構成された処理回路と；
前記第一の信号エッジと前記第三の信号エッジとの間の第一の時間期間、および前記第二の信号エッジと前記第四の信号エッジとの間の第二の時間期間に基づいて、前記第三の信号エッジと前記第四の信号エッジとの間の時間期間に対応するペイロード・データ・シンボルを決定するように構成された復調回路とを含む。

実施例6は、実施例5の装置であり、前記復調回路は、前記第二の時間期間から前記第一の時間期間を減算するように構成される。

実施例7は、実施例5または6の装置であり、前記処理回路は：
データ信号中の第一のタイプの信号エッジを決定するように構成された第一のエッジ検出器と；
データ信号中の第二のタイプの信号エッジを決定するように構成された第二のエッジ検出器とを含む。

実施例8は、実施例7の装置であり、前記第一のエッジ検出器は、前記データ信号中の第一のタイプの信号エッジのみを決定するように構成され、前記第二のエッジ検出器は、前記データ信号中の第二のタイプの信号エッジのみを決定するように構成される。

実施例9は、実施例7または8の装置であり、さらに：
第一のエッジ検出器の出力によってトリガーされる第一の時間‐デジタル変換器と；
第二のエッジ検出器の出力によってトリガーされる第二の時間‐デジタル変換器とを含む。

実施例10は、実施例4〜9のいずれかの装置であり、前記復調回路は、さらなる動作モードで動作可能であり、前記復調回路は、前記第一の時間期間のみを用いてペイロード・データ・シンボルを決定するように構成される。

実施例11は、通信システムであり：
データ信号を生成するための装置であって：
第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジとのシーケンスを含み、第一の信号エッジと第二の信号エッジが第一のペイロード・データ・シンボルに対応する第一の時間期間によって分離され、第二の信号エッジと第三の信号エッジが第二のペイロード・データ・シンボルに対応する第二の時間期間によって分離され、第三の信号エッジと第四の信号エッジが第三のペイロード・データ・シンボルに対応する第三の時間期間によって分離される、データ信号を生成するように構成された処理回路；および
前記データ信号を出力するように構成された出力インターフェース回路を含む、装置と；
前記データ信号を受信するための装置であって：
データ信号における第一の信号エッジ、第二の信号エッジ、第三の信号エッジ、および第四の信号エッジのシーケンスを決定するように構成された処理回路；および
前記第一の信号エッジと前記第三の信号エッジとの間の第一の受信時間期間と、前記第二の信号エッジと前記第四の信号エッジとの間の第二の受信時間期間とを使用して、前記第三のペイロード・データ・シンボルを決定するように構成された復調回路を含む、装置とを含む。

実施例12は、実施例5〜10のいずれかに記載の装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例13は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例5または10のいずれかに記載のデータ信号を処理するための装置を備える。

実施例14は、媒体アクセス・コントローラに接続するように構成されたMAC出力インターフェースをさらに含む、実施例13の物理層コントローラである。

実施例15は、データ伝送のための相互接続であり：
実施例13に記載の第一の物理層コントローラ；
第二の物理層コントローラ；および
第一の物理層コントローラと第二の物理層コントローラを接続する伝送リンクを含む。
〔実施例１０９〕

図9a〜図9eに関連して前述した例は、以下のように要約されうる。

実施例1は、データ・シンボルのシーケンスを送信する方法であり：
グレー符号を用いてデータ・シンボルのシーケンスをエンコードして、エンコードされたデータ・シンボルのシーケンスを生成し；
エンコードされたデータ・シンボルのシーケンスを差分化して、送信データ・シンボルのシーケンスを生成し；
送信データ・シンボルのシーケンスを送信することを含む。

実施例2は、シーケンスが所定のデータ・シンボルで始まるように、データ・シンボルの前記シーケンスを生成することを含む、実施例1の方法である。

実施例3は、前記所定のデータ・シンボルが通信プロトコルの制御シンボルである、実施例2の方法である。

実施例4は、実施例1および2のうちの一つの方法であり、データ・シンボルの前記シーケンスをエンコードすることは、前記シーケンスの各データ・シンボルについて：
グレー符号を使用して単一のデータ・シンボルに関連付けられたビット・シーケンスをエンコードして、エンコードされたビット・シーケンスを生成し；
通信プロトコルの変調方式を使用して、前記エンコードされたビット・シーケンスをエンコードされたデータ・シンボルに変調することを含む。

実施例5は、一連の受信データ・シンボルを処理する方法であり：
前記一連の受信データ・シンボルを積分して、一連の積分データ・シンボルを生成し；
積分されたデータ・シンボルの前記シーケンスをグレー復号器を用いてデコードして、データ・シンボルのシーケンスに関する情報を生成することを含む。

実施例6は、所定のデータ・シンボルで前記積分を開始することをさらに含む、実施例5の方法である。

実施例7は、前記所定のデータ・シンボルが通信プロトコルの制御シンボルである、実施例6の方法である。

実施例8は、実施例5および6のいずれか一つの方法であって、積分されたデータ・シンボルの前記シーケンスのデコードは、前記シーケンスの各積分されたデータ・シンボルについて：
通信プロトコルの変調方式を用いて積分データ・シンボルを復調し、エンコードされたビット・シーケンスを生成すること；
グレー符号を使用して前記エンコードされたビット・シーケンスをデコードして、デコードされたビット・シーケンスを生成することを含む。

実施例9は、データ・シンボルのシーケンスを送信するための装置であり、当該装置は：
グレー符号化器を用いてデータ・シンボルの前記シーケンスをエンコードして、エンコードされたデータ・シンボルのシーケンスを生成するように構成されたエンコーダ回路と；
前記エンコードされたデータ・シンボルのシーケンスを差分化して、送信データ・シンボルのシーケンスを生成するように構成された回路と；
送信データ・シンボルの前記シーケンスを出力するように構成された出力インターフェースとを含む。

実施例10は、実施例9の装置であり、さらに：
データ信号を生成するように構成された処理回路であって、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信データ・シンボルの前記シーケンスの第一のデータ・シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信データ・シンボルの前記シーケンスの第二のデータ・シンボルに対応する第二の時間期間だけ分離される、処理回路。

実施例11は、データ信号を出力するように構成された物理層出力インターフェース回路をさらに備える、実施例10の装置である。

実施例12は、一連の受信データ・シンボルを処理するための装置であり：
前記一連の受信データ・シンボルを積分して、一連の積分されたデータ・シンボルを生成するように構成された積分器回路と；
グレー符号を使用して、前記積分されたデータ・シンボルのシーケンスをデコードして、データ・シンボルのシーケンスを生成するように構成されたデコーダ回路とを含む、
装置。

実施例13は、実施例12の装置であり、さらに：
前記一連の受信データ・シンボル〔受信データ・シンボルの系列〕を含む受信データ信号において、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路と；
前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間に基づいて前記系列の第一の受信データ・シンボルを決定し、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間に基づいて前記系列の第二の受信データ・シンボルを決定するように構成された復調回路とを含む。

実施例14は、実施例13の装置であり、前記復調回路は、第二の信号エッジが、シンボル判定閾値の周りの所定の区間内で判別される場合、第一の受信データ・シンボルおよび第二の受信データ・シンボルを、修正された第一の時間期間に基づいて、かつ修正された第二の時間期間に基づいて決定するように構成されている。

実施例15は、実施例14の装置であり、前記復調回路は、
第一の時間期間を増加させることによって前記修正された第一の時間期間を決定し、第二の時間期間を減少させることによって前記修正された第二の時間期間を決定する、または
第一の時間期間を短縮して前記修正された第一の時間期間を決定し、第二の時間期間を増加させることによって前記修正された第二の時間期間を決定するよう構成されている。

実施例16は、データ・シンボルのシーケンスを送信するための装置であり、当該装置は：
グレー符号化器を使用してデータ・シンボルの前記シーケンスをエンコードして、送信データ・シンボルのシーケンスを生成するように構成されたエンコーダ回路と；
データ信号を生成するように構成された処理回路であって、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信データ・シンボルの前記シーケンスの第一のデータ・シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信データ・シンボルの前記シーケンスの第二のデータ・シンボルに対応する第二の時間期間だけ分離される、処理回路とを含む。

実施例17は、一連の受信データ・シンボルを処理するための装置であり：
前記一連の受信データ・シンボルを含む受信データ信号において、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路と；
前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間に基づいて前記系列の第一の受信データ・シンボルを決定し、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間に基づいて前記系列の第二の受信データ・シンボルを決定するように構成された復調回路と；
グレー符号を使用して受信データ・シンボルの前記シーケンスをデコードして、データ・シンボルのシーケンスを生成するように構成されたデコーダ回路とを含む。

実施例18は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例12〜15のいずれかによる一連の受信データ・シンボルを処理するための装置を備える。

実施例19は、媒体アクセス・コントローラに接続するように構成されたMAC出力インターフェースをさらに含む、実施例18の物理層コントローラである。

実施例20は、通信インターフェース用の物理層コントローラであり、前記物理層コントローラは、実施例9〜12のいずれかによる一連のデータ・シンボルを生成するための装置を備える。

実施例21は、媒体アクセス・コントローラに接続するように構成されたMAC入力インターフェースをさらに含む、実施例20の物理層コントローラである。

実施例22は、データ伝送のための相互接続であり：
実施例18に記載の第一の物理層コントローラと；
実施例20に記載の第二の物理層コントローラと；
第一の物理層コントローラと第二の物理層コントローラを接続する伝送リンクとを含む。
〔実施例１１０〕

図10a〜11aに関連して前述した例は、以下のように要約することができる。

実施例1は、シリアルに順序付けられた所定数のビットを送信するためのデータ信号を生成する方法であり、それらのビットは制御コマンドを示すビットのグループを含み、当該方法は：
ビットの複数のサブグループの各サブグループ内のデータ・ビットについて少なくとも一つの誤り訂正ビットを生成し；
データの多次元表現の第一の次元に沿って、各サブグループのビットと関連する誤り訂正ビットとを順序付けし；
第二の次元に沿って前記多次元表現からデータ・ビットを読み取って、一連の送信ビットを決定し；
前記一連の送信ビットを一連の送信シンボルに変調し；
制御シンボル指示子および制御シンボルを、前記一連のビット内での前記制御コマンドを示すビットのグループの位置に依存する位置において、前記一連の送信シンボルに挿入することを含む、
方法。

実施例2は、実施例1の方法であり、前記制御シンボル指示子および前記制御シンボルは、前記ビットのグループ内での制御コマンドを示すバイトの番号に対応する前記多次元表現内の前記第二の次元についてのインデックスによって同定されるビットから生成された送信シンボル内に挿入される。

実施例3は、実施例1または2のうちの一つの方法であり、第一の次元は63のエントリーを含み、第二の次元は9のエントリーを含む。

実施例4は、実施例1〜3のいずれかの方法であり、57ビットを含む各サブグループについて6個の誤り訂正ビットが生成される。

実施例5は、実施例1〜3のいずれかの方法であり、データの前記多次元表示は、2次元を有する。

実施例6は、データ信号を処理する方法であり：
一連のシンボル〔シンボルの系列〕を受領し；
前記一連のシンボル内の制御シンボル指示子および制御シンボルを識別し；
データの多次元表現内の第二の次元に沿って前記系列の各シンボルに関連付けられたビットを順序付け；
前記一連のシンボル内の前記制御シンボル指示子および前記制御シンボルの位置に依存する前記多次元表現内の位置において、第一の次元に沿ったビットのグループを、制御コマンドを示すビットのグループで置き換え；
前記多次元表現の第一の次元に沿って誤り訂正符号を評価することを含む。

実施例7は、前記第一の次元に沿って前記多次元表現のデータ・ビットを読むことをさらに含む、実施例3の方法である。

実施例8は、直列に順序付けられた所定数のビットを送信するためのデータ信号を生成するための装置であり、それらのビットは制御コマンドを示すビットのグループを含み、当該装置は：
ビットの複数のサブグループの各サブグループ内のデータ・ビットについて少なくとも一つの誤り訂正ビットを生成するように構成された符号生成回路と；
インターリーブ回路であって、
データの多次元表現の第一の次元に沿って、各サブグループのビットおよび関連する誤り訂正ビットを順序付け；
前記多次元表現から第二の次元に沿ってデータ・ビットを読み取って、一連の送信ビットを決定するよう構成されたインターリーブ回路と；
変調器回路であって、
前記一連の送信ビットを一連の送信シンボルに変調し；
制御シンボル指示子および制御シンボルを、前記一連のビット内での前記制御コマンドを示すビットのグループの位置に依存する位置において、前記一連の送信シンボルに挿入するように構成された変調器回路とを含む。

実施例9は、実施例8の装置であり、前記変調器回路が、前記ビットのグループ内での制御コマンドを示すバイトの番号に対応する前記多次元表現内の前記第二の次元についてのインデックスによって同定されるビットから生成された諸送信シンボル内に、前記制御シンボル指示子および前記制御シンボルを挿入するように構成される。

実施例10は、実施例8または9の装置であり、さらに：
前記データ信号を生成するように構成された処理回路であって、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、第一の送信シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、第二の送信シンボルに対応する第二の時間期間だけ分離されている、処理回路と；
前記データ信号を出力するように構成された出力インターフェース回路とを含む。

実施例11は、データ信号を処理するための装置であり：
復調器回路であって、
一連のシンボル〔シンボルの系列〕を受信し；
前記一連のシンボル内で制御シンボル指示子および制御シンボルを識別し；
各シンボルを関連するビットに復調するように構成された復調器回路と；
デインターリーブ回路であって、
データの多次元表現内の第二の次元に沿って、前記系列の各シンボルに関連するビットを配列し；
第一の次元に沿ったビットのグループを、前記一連のシンボル内での前記制御シンボル指示子および前記制御シンボルの位置に依存する前記多次元表現内の位置において、制御コマンドを示すビットのグループで置き換え；
第一の次元に沿って前記多次元表現のビットを読み出すように構成されたデインターリーブ回路と；
前記第一の次元に沿って読み出されたビットについての誤り訂正符号を評価して、訂正ビットを決定するように構成された符号評価回路とを含む。

実施例12は、実施例11に記載の装置であり、さらに、前記データ信号において第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを受信するように構成された入力インターフェースを備え、前記復調回路は、前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間に基づいて第一の関連した諸ビットを決定し、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間に基づいて第二の関連した諸ビットを決定するように構成される。

実施例13は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例8または9のいずれかに記載のデータ信号を生成するための装置を備える。

実施例14は、シリアルに順序付けられた所定数のビットを受信するために媒体アクセス・コントローラに接続するように構成されたMAC入力インターフェースをさらに含む、実施例13の物理層コントローラである。

実施例15は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例11または12のいずれかに記載のデータ信号を処理するための装置を備える。

実施例16は、訂正されたビットを出力するために媒体アクセス・コントローラに接続するように構成されたMAC出力インターフェースを含む、実施例15の物理層コントローラである。

実施例17は、データ伝送のための相互接続であり：
実施例13に記載の第一の物理層コントローラと；
実施例15に記載の第二の物理層コントローラと；
第一の物理層コントローラと第二の物理層コントローラを接続する伝送リンクとを含む。
〔実施例１１２〕

図12a〜図12pに関連して上述された例は、以下のように要約されうる。

実施例1は、データ信号を生成するための装置である。前記データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路を備え、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、通信プロトコルに従って送信されるべきペイロード・データ・シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間だけ分離される。さらに、前記データ信号を生成するための装置は、前記データ信号を出力するように構成された出力インターフェース回路を含む。

実施例2は、前記処理回路が、前記第二のタイプの第四の信号エッジを生成するようにさらに構成され、前記第三の信号エッジおよび前記第四の信号エッジは、前記通信プロトコルの制御シンボルに対応する第三の時間期間だけ離間される、実施例1の装置である。

実施例3は、実施例2の装置であり、前記制御シンボルは、データ・パケットの開始、データ・パケットの終了、アイドル・モード、較正データのその後の送信、より堅牢なデータ・パケット・フォーマットによるその後の送信、および前記データ信号を搬送する伝送リンク上のデータ・フローの方向の反転のうちの一つを示す。

実施例4は、前記通信プロトコルの異なるペイロード・データ・シンボルに対応する時間期間が少なくともシンボル分離時間だけ異なり、前記通信プロトコルの異なる制御シンボルに対応する時間期間がシンボル分離時間よりも大きく異なる、実施例2または3の装置である。

実施例5は、異なる制御シンボルに対応する時間期間が、前記シンボル分離時間の整数倍だけ異なる実施例4の装置である。

実施例6は、前記処理回路が、前記第二のタイプの第四の信号エッジを生成するようにさらに構成され、前記第三の信号エッジおよび前記第四の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第三の時間期間だけ分離される、実施例1の装置である。

実施例7は、実施例1〜6のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例8は、実施例1〜7のいずれかの装置であり、前記処理回路は、デジタル‐時間変換器である。

実施例9は、実施例1〜8のいずれかの装置であり、前記処理回路がさらに、第二のタイプの第五の信号エッジを生成するように構成され、第五の信号エッジが第一の信号エッジの前にあり、第五の信号エッジと第一の信号エッジが、別のペイロード・データ・シンボルに対応する第四の時間期間によって分離される。

実施例10は、実施例9の装置であり、前記第一の時間期間および前記第四の時間期間の和は、10^-7秒未満である。

実施例11は、実施例9または実施例10の装置であり、前記第一の時間期間および前記第四の時間期間の和は、同じタイプの連続する信号エッジ間の平均時間期間よりも小さい。

実施例12は、データ信号を生成するための装置である。前記データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路を備え、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、通信プロトコルの制御シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間だけ分離される。さらに、前記データ信号を生成するための装置は、前記データ信号を出力するように構成された出力インターフェース回路を含む。

実施例13は、前記処理回路が、前記第二のタイプの第四の信号エッジを生成するようにさらに構成され、前記第三の信号エッジおよび前記第四の信号が、前記通信プロトコルのペイロード・データ・シンボルに対応する第三の時間期間だけ分離される、実施例12の装置である。

実施例14は、前記処理回路が、前記第一のタイプの第五の信号エッジを生成するようにさらに構成され、前記第四の信号エッジおよび前記第五の信号エッジは、前記通信プロトコルの別のペイロード・データ・シンボルに対応する第四の時間期間だけ分離される、実施例13の装置である。

実施例15は、前記第三の時間期間および前記第四の時間期間の和が10^-7秒未満である、実施例14の装置である。

実施例16は、前記第三の時間期間および前記第四の時間期間の和が、同じタイプの連続する信号エッジ間の平均時間期間よりも小さい、実施例14または実施例15の装置である。

実施例17は、実施例12〜16のいずれかの装置であり、前記制御シンボルは、データ・パケットの開始、データ・パケットの終了、アイドル・モード、較正データのその後の送信、より堅牢なデータ・パケット・フォーマットによるその後の送信、および前記データ信号を搬送する伝送リンク上のデータ・フローの方向の反転のうちの一つを示す。

実施例18は、実施例12〜17のいずれかの装置であり、通信プロトコルの異なるペイロード・データ・シンボルに対応する時間期間が少なくともシンボル分離時間だけ異なり、通信プロトコルの異なる制御シンボルに対応する時間期間が前記シンボル分離時間よりも大きく異なる。

実施例19は、異なる制御シンボルに対応する時間期間が、前記シンボル分離時間の整数倍だけ異なる実施例18の装置である。

実施例20は、実施例12〜19のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例21は、実施例12〜20のいずれかの装置であり、前記処理回路は、デジタル‐時間変換器である。

実施例22は、データ信号をデコードするための装置である。前記データ信号をデコードするための装置は、前記データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を含む。さらに、前記データ信号をデコードする装置は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間がペイロード・データ閾値より短い場合、第一の信号エッジと第二の信号エッジとの間の前記第一の時間期間に基づいて通信プロトコルのペイロード・データ・シンボルを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間がペイロード・データ閾値より長い場合、制御シンボル指示子を決定するように構成された復調回路を含む。

実施例23は、実施例22の装置であり、前記処理回路が、前記データ信号における前記第二のタイプの第四の信号エッジを決定するようにさらに構成され、前記復調回路が、前記第三の信号エッジと前記第四の信号エッジとの間の第三の時間期間に基づいて、前記通信プロトコルの制御シンボルを決定するように構成される。

実施例24は、実施例22または実施例23の装置であり、前記制御シンボルは、データ・パケットの開始、データ・パケットの終了、アイドル・モード、較正データのその後の送信、より堅牢なデータ・パケット・フォーマットによるその後の送信、および前記データ信号を搬送する伝送リンク上のデータ・フローの方向の反転のうちの一つを示す。

実施例25は、実施例22〜24のいずれかの装置であり、前記通信プロトコルの異なるペイロード・データ・シンボルに対応する時間期間は、少なくともシンボル分離時間だけ異なり、前記通信プロトコルの異なる制御シンボルに対応する時間期間は、前記シンボル分離時間よりも大きく異なる。

実施例26は、異なる制御シンボルに対応する時間期間が、前記シンボル分離時間の整数倍だけ異なる実施例25の装置である。

実施例27は、実施例22〜26のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例28は、前記処理回路が時間‐デジタル変換器である、実施例22〜27のいずれかの装置である。

実施例29は、実施例22〜28のいずれかの装置であって、前記処理回路は、前記データ信号における前記第二のタイプの第五の信号エッジを決定するようにさらに構成され、前記第五の信号エッジは、時間的に前記第一の信号エッジより前であり、前記復調回路は、前記第五の信号エッジと前記第一の信号エッジとの間の第四の時間期間が前記ペイロード・データ閾値より短い場合に、前記第五の信号エッジと前記第一の信号エッジとの間の前記第四の時間期間に基づいて、別のペイロード・データ・シンボルを決定するように構成される。

実施例30は、実施例29の装置であり、前記第一の時間期間および前記第四の時間期間の和が10^-7秒未満である。

実施例31は、データ信号をデコードするための装置である。前記データ信号をデコードするための装置は、前記データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を含む。さらに、前記データ信号をデコードする装置は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて通信プロトコルの制御シンボルを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間がペイロード・データ閾値よりも長い場合に制御シンボル指示子を決定するように構成された復調回路を含む。

実施例32は、前記処理回路が、前記データ信号における前記第二のタイプの第四の信号エッジを決定するようにさらに構成され、前記復調回路が、前記第三の信号エッジと前記第四の信号エッジとの間の第三の時間期間が前記ペイロード・データ閾値より短い場合に、前記第三の信号エッジと前記第四の信号エッジとの間の前記第三の時間期間に基づいて、前記通信プロトコルのペイロード・データ・シンボルを決定するように構成される、実施例31の装置である。

実施例33は、前記処理回路が、前記データ信号における前記第一のタイプの第五の信号エッジを決定するようにさらに構成され、前記復調回路が、前記第三の時間期間が前記ペイロード・データ閾値より短い場合に、前記第四の信号エッジと前記第五の信号エッジとの間の第四の時間期間に基づいて、前記通信プロトコルの別のペイロード・データ・シンボルを決定するように構成される、実施例31の装置である。

実施例34は、実施例33の装置であり、前記第三の時間期間および前記第四の時間期間の和が10^-7秒未満である。

実施例35は、実施例31〜34のいずれかの装置であり、前記制御シンボルは、データ・パケットの開始、データ・パケットの終了、アイドル・モード、較正データのその後の送信、より堅牢なデータ・パケット・フォーマットによるその後の送信、および前記データ信号を搬送する伝送リンク上のデータ・フローの方向の反転のうちの一つを示す。

実施例36は、実施例31〜35のいずれかの装置であり、前記通信プロトコルの異なるペイロード・データ・シンボルに対応する時間期間は、少なくともシンボル分離時間だけ異なり、前記通信プロトコルの異なる制御シンボルに対応する時間期間は、前記シンボル分離時間よりも大きく異なる。

実施例37は、異なる制御シンボルに対応する時間期間が、シンボル分離時間の整数倍だけ異なる実施例36の装置である。

実施例38は、実施例31〜37のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例39は、前記処理回路が時間‐デジタル変換器である実施例31〜38のいずれかの装置である。

実施例40は、データ信号を生成する方法である。当該方法は、前記データ信号を生成するステップを含み、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、通信プロトコルに従って送信されるペイロード・データ・シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間だけ分離される。さらに、当該方法は、前記データ信号を出力することを含む。

実施例41は、前記データ信号が、前記第二のタイプの第四の信号エッジをさらに含み、前記第三の信号エッジおよび前記第四の信号エッジが、前記通信プロトコルの制御シンボルに対応する第三の時間期間だけ分離される、実施例40に記載の方法である。

実施例42は、前記制御シンボルが、データ・パケットの開始、データ・パケットの終了、アイドル・モード、較正データのその後の送信、より堅牢なデータ・パケット・フォーマットによるその後の送信、および前記データ信号を搬送する伝送リンク上のデータ・フローの方向の反転のうちの一つを示す、実施例0の方法である。

実施例43は、前記データ信号が、前記第二のタイプの第四の信号エッジをさらに含み、前記第三の信号エッジと前記第四の信号エッジが、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第三の時間期間だけ分離されている、実施例40の方法である。

実施例44は、実施例40〜43のいずれかの方法であり、前記データ信号は、さらに、前記第二のタイプの第五の信号エッジを含み、前記第五の信号エッジは、前記第一の信号エッジの前にあり、前記第五の信号エッジと前記第一の信号エッジは、別のペイロード・データ・シンボルに対応する第四の時間期間によって分離されている。

実施例45は、実施例44の方法であり、前記第一の時間期間および前記第四の時間期間の和は、10^-7秒未満である。

実施例46は、データ信号を生成する方法である。当該方法は前記データ信号を生成することを含み、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジと前記第二の信号エッジは、通信プロトコルの制御シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジと前記第三の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間だけ分離される。さらに、当該方法は、前記データ信号を出力することを含む。

実施例47は、前記データ信号が、前記第二のタイプの第四の信号エッジをさらに含み、前記第三の信号エッジと前記第四の信号エッジが、前記通信プロトコルのペイロード・データ・シンボルに対応する第三の時間期間だけ分離されている、実施例46の方法である。

実施例48は、前記データ信号が、前記第一のタイプの第五の信号エッジをさらに含み、前記第四の信号エッジおよび前記第五の信号エッジが、前記通信プロトコルの別のペイロード・データ・シンボルに対応する第四の時間期間だけ分離されている、実施例47の方法である。

実施例49は、実施例48の方法であり、前記第三の時間期間および前記第四の時間期間の和が10^-7秒未満である。

実施例50は、実施例46〜49のいずれかの方法であり、前記制御シンボルは、データ・パケットの開始、データ・パケットの終了、アイドル・モード、較正データのその後の送信、より堅牢なデータ・パケット・フォーマットによるその後の送信、および前記データ信号を搬送する伝送リンク上のデータ・フローの方向の反転のうちの一つを示す。

実施例51は、データ信号をデコードするための方法である。当該方法は、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定することを含む。さらに、当該方法は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間がペイロード・データ閾値より短い場合、第一の信号エッジと第二の信号エッジとの間の前記第一の時間期間に基づいて、通信プロトコルのペイロード・データ・シンボルを決定することを含む。当該方法はさらに、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が前記ペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定することを含む。

実施例52は、さらに、前記データ信号における前記第二のタイプの第四の信号エッジを決定し、前記第三の信号エッジと前記第四の信号エッジとの間の第三の時間期間に基づいて前記通信プロトコルの制御シンボルを決定することを含む、実施例51に記載の方法である。

実施例53は、実施例51または実施例52の方法であり、前記制御シンボルは、データ・パケットの開始、データ・パケットの終了、アイドル・モード、較正データのその後の送信、より堅牢なデータ・パケット・フォーマットによるその後の送信、および前記データ信号を搬送する伝送リンク上のデータ・フローの方向の反転のうちの一つを示す。

実施例54は、さらに、前記データ信号の第二のタイプの第五の信号エッジを決定するステップであって、前記第五の信号エッジは時間的に前記第一の信号エッジより先行する、ステップと、前記第五の信号エッジと前記第一の信号エッジとの間の第四の時間期間が前記ペイロード・データ閾値より短い場合に、前記第五の信号エッジと前記第一の信号エッジとの間の前記第四の時間期間に基づいて別のペイロード・データ・シンボルを決定するステップとを含む、実施例51〜53のいずれかの方法である。

実施例55は、実施例54の方法であり、前記第一の時間期間および前記第四の時間期間の和は、10^-7秒未満である。

実施例56は、データ信号をデコードするための方法である。当該方法は、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定することを含む。さらに、当該方法は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて通信プロトコルの制御シンボルを決定することを含む。当該方法は、さらに、第二の信号エッジと第三の信号エッジとの間の第二の時間期間がペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定することを含む。

実施例57は、さらに、前記データ信号における前記第二のタイプの第四の信号エッジを決定し、前記第三の信号エッジと前記第四の信号エッジとの間の第三の時間期間が前記ペイロード・データ閾値より短い場合に、前記第三の信号エッジと前記第四の信号エッジとの間の第三の時間期間に基づいて前記通信プロトコルのペイロード・データ・シンボルを決定することを含む、実施例56の方法である。

実施例58は、さらに、前記データ信号における前記第一のタイプの第五の信号エッジを決定し、前記第四の信号エッジと前記第五の信号エッジとの間の第三の時間期間が前記ペイロード・データ閾値より短い場合に、前記第四の信号エッジと前記第五の信号エッジとの間の第四の時間期間に基づいて、前記通信プロトコルの別のペイロード・データ・シンボルを決定することを含む、実施例57の方法である。

実施例59は、実施例58の方法であり、前記第三の時間期間と前記第四の時間期間の和は、10^-7秒未満である。

実施例60は、実施例56〜59のいずれかの方法であり、前記制御シンボルは、データ・パケットの開始、データ・パケットの終了、アイドル・モード、較正データのその後の送信、より堅牢なデータ・パケット・フォーマットによるその後の送信、および前記データ信号を搬送する伝送リンク上のデータ・フローの方向の反転のうちの一つを示す。
〔実施例１１２−２〕

図12q〜12xに関連して上述された例は、以下のように要約されうる。

実施例1は、データ信号を生成するための装置である。前記データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路を備え、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、前記第一のタイプの第三の信号エッジ、および前記第二のタイプの第四の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの期間よりも長い第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記通信プロトコルの少なくとも一つのさらなる制御シンボルの後続（succession）を示す前記通信プロトコルの第一の制御シンボルに対応する第二の時間期間によって分離され、前記第三の信号エッジおよび前記第四の信号エッジは、前記通信プロトコルの第二の制御シンボルに対応する第三の時間期間によって分離される。さらに、データ信号を生成するための装置は、前記データ信号を出力するように構成された出力インターフェース回路を含む。

実施例2は、前記データ信号が、前記第四の信号エッジに直接続く前記第一のタイプの第五の信号エッジをさらに含み、前記第四の信号エッジおよび前記第五の信号エッジが、前記通信プロトコルの第三の制御シンボルに対応する第四の時間期間だけ離間される、実施例1の装置である。

実施例3は、実施例1または実施例2の装置であり、前記第一の制御シンボルは、前記通信プロトコルの少なくとも一つのさらなる制御シンボルの後続を示す。

実施例4は、前記データ信号が、前記第一のタイプの第六の信号エッジ、前記第二のタイプの第七の信号エッジ、および前記第一のタイプの第八の信号エッジのシーケンスを含み、前記第六の信号エッジと前記第七の信号エッジが第一のペイロード・データ・シンボルに対応する第五の時間期間だけ離れ、前記第七の信号エッジと前記第八の信号エッジが第二のペイロード・データ・シンボルに対応する第六の時間期間だけ離れている、実施例1〜3のいずれかの装置である。

実施例5は、第五の時間期間と第六の時間期間の和が10^-7秒未満である実施例4の装置である。

実施例6は、実施例1〜5のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例7は、実施例1〜6のいずれかの装置であり、前記処理回路は、第二のデータ信号を生成するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例8は、実施例1〜7のいずれかの装置であり、前記処理回路は、デジタル‐時間変換器である。

実施例9は、データ信号を生成するための装置である。前記データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路を備え、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、前記第一のタイプの第三の信号エッジ、および前記第二のタイプの第四の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記通信プロトコルの第一の制御シンボルに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記通信プロトコルの第二の制御シンボルに対応する第二の時間期間によって分離され、前記第三の信号エッジおよび前記第四の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第三の時間期間によって分離される。さらに、前記データ信号を生成するための装置は、前記データ信号を出力するように構成された出力インターフェース回路を含む。

実施例10は、前記データ信号が、前記第一の信号エッジに直接先行する前記第二のタイプの第五の信号エッジをさらに含み、前記第一の信号エッジおよび前記第五の信号エッジが、前記通信プロトコルの第三の制御シンボルに対応する第四の時間期間によって分離される、実施例9の装置である。

実施例11は、実施例9または実施例10の装置であり、前記通信プロトコルの前記第二の制御シンボルは、前記通信プロトコルの少なくとも一つのさらなる制御シンボルが前記第二の制御シンボルの前にあることを示す。

実施例12は、実施例9〜11のいずれかの装置であって、前記データ信号は、前記第一のタイプの第六の信号エッジ、前記第二のタイプの第七の信号エッジ、および前記第一のタイプの第八の信号エッジのシーケンスをさらに含み、前記第六の信号エッジと前記第七の信号エッジが、第一のペイロード・データ・シンボルに対応する第五の時間期間だけ離間され、前記第七の信号エッジと前記第八の信号エッジが、第二のペイロード・データ・シンボルに対応する第六の時間期間だけ離間される。

実施例13は、第五の時間期間と第六の時間期間の和が10^-7秒未満である、実施例12の装置である。

実施例14は、実施例9〜13のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例15は、実施例9〜14のいずれかの装置であり、前記処理回路は、さらに、第二のデータ信号を生成するように構成され、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例16は、実施例9〜15のいずれかに記載の装置であり、前記処理回路は、デジタル‐時間変換器である。

実施例17は、データ信号をデコードするための装置である。前記データ信号をデコードするための装置は、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを判別するように構成された処理回路を備える。さらに、前記データ信号をデコードするための装置は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が通信プロトコルに定義されたペイロード・データ閾値よりも長い場合に制御シンボル指示子を決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて前記通信プロトコルの第一の制御シンボルを決定し、第三の信号エッジと第四の信号エッジとの間の第三の時間期間に基づいて前記通信プロトコルの第二の制御シンボルを決定するように構成された復調回路を含む。

実施例18は、前記処理回路が、前記第四の信号エッジに直接続く前記第一のタイプの第五の信号エッジを決定するようにさらに構成され、前記復調回路が、前記第四の信号エッジと前記第五の信号エッジとの間の第四の時間期間に基づいて、前記通信プロトコルの第三の制御シンボルを決定するようにさらに構成される、実施例17の装置である。

実施例19は、実施例17または実施例18の装置であり、前記第二の時間期間が前記通信プロトコルに定義された所定の時間期間に対応する場合、前記第一の制御シンボルは、前記通信プロトコルの少なくとも一つのさらなる制御シンボルの後続を示す。

実施例20は、前記処理回路が、データ信号中の第一のタイプの第六の信号エッジ、第二のタイプの第七の信号エッジ、および第一のタイプの第八の信号エッジのシーケンスを決定するようにさらに構成される、実施例17〜19のいずれかの装置である。前記復調回路は、第六の信号エッジと第七の信号エッジとの間の第五の時間期間に基づいて第一のペイロード・データ・シンボルを決定し、第七の信号エッジと第八の信号エッジとの間の第六の時間期間に基づいて第二のペイロード・データ・シンボルを決定するように構成される。

実施例21は、第五の時間期間と第六の時間期間の和が10^-7秒未満である実施例20の装置である。

実施例22は、実施例17〜21のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例23は、実施例17〜22のいずれかの装置であり、前記処理回路は、第二のデータ信号を受信するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転されており、前記処理回路は、前記第二のデータ信号に基づいて、前記第一の信号エッジ、前記第二の信号エッジ、前記第三の信号エッジ、および前記第四の信号エッジを決定するようにさらに構成される。

実施例24は、前記処理回路が時間‐デジタル変換器である、実施例17〜23のいずれかの装置である。

実施例25は、データ信号をデコードするための装置である。前記データ信号をデコードするための装置は、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを決定するように構成された処理回路を備える。さらに、前記データ信号をデコードするための装置は、前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間に基づいて通信プロトコルの第一の制御シンボルを決定し、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間が前記通信プロトコルに定義された所定の時間期間に対応する場合に、前記通信プロトコルの少なくとも一つの先行する制御シンボルを示す前記通信プロトコルの第二の制御シンボルを決定し、前記第三の信号エッジと前記第四の信号エッジとの間の第三の時間期間が前記通信プロトコルに定義されたペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定するように構成された復調回路を備える。

実施例26は、前記処理回路が、前記第一の信号エッジに直接先行する前記第二のタイプの第五の信号エッジを決定するようにさらに構成され、前記復調回路が、前記第五の信号エッジと前記第一の信号エッジとの間の第四の時間期間に基づいて、前記通信プロトコルの第三の制御シンボルを決定するようにさらに構成される、実施例25の装置である。

実施例27は、実施例25または実施例26の装置であり、前記第二の時間期間が前記通信プロトコルに定義された所定の時間期間に対応する場合、前記第二の制御シンボルは、前記通信プロトコルの少なくとも一つのさらなる制御シンボルが前記第二の制御シンボルに先行することを示す。

実施例28は、実施例25〜27のいずれかの装置であり、前記処理回路は、データ信号中の第一のタイプの第六の信号エッジ、第二のタイプの第七の信号エッジ、および第一のタイプの第八の信号エッジのシーケンスを決定するようにさらに構成される。前記復調回路は、第六の信号エッジと第七の信号エッジとの間の第五の時間期間に基づいて第一のペイロード・データ・シンボルを決定し、第七の信号エッジと第八の信号エッジとの間の第六の時間期間に基づいて第二のペイロード・データ・シンボルを決定するように構成される。

実施例29は、第五の時間期間と第六の時間期間の和が10^-7秒未満である、実施例28の装置である。

実施例30は、実施例25〜29のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例31は、実施例25〜30のいずれかの装置であり、前記処理回路は、第二のデータ信号を受信するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転されており、前記処理回路は、前記第二のデータ信号にさらに基づいて、前記第一の信号エッジ、前記第二の信号エッジ、前記第三の信号エッジ、および前記第四の信号エッジを決定するようにさらに構成される。

実施例32は、前記処理回路が時間‐デジタル変換器である実施例25〜31のいずれかの装置である。

実施例33は、データ信号を生成する方法である。当該方法は、前記データ信号を生成することを含み、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを含み、前記第一の信号エッジと前記第二の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第一の時間期間だけ離間され、前記第二の信号エッジと前記第三の信号エッジは、前記通信プロトコルの第一の制御シンボルに対応する第二の時間期間だけ離間され、前記第三の信号エッジと前記第四の信号エッジは、前記通信プロトコルの第二の制御シンボルに対応する第三の時間期間だけ離間される。さらに、当該方法は、前記データ信号を出力することを含む。

実施例34は、実施例33の方法であり、前記データ信号が、前記第四の信号エッジに直接続く前記第二のタイプの第五の信号エッジをさらに含み、前記第一の信号エッジおよび前記第五の信号エッジが、前記通信プロトコルの第三の制御シンボルに対応する第四の時間期間だけ離間される。

実施例35は、実施例33または実施例34の方法であり、前記第一の制御シンボルは、前記通信プロトコルの少なくとも一つのさらなる制御シンボルの後続を示す。

実施例36は、実施例33〜35のいずれかの方法であり、前記データ信号は、前記第一のタイプの第六の信号エッジ、前記第二のタイプの第七の信号エッジ、および前記第一のタイプの第八の信号エッジのシーケンスをさらに含み、前記第六の信号エッジおよび前記第七の信号エッジは、第一のペイロード・データ・シンボルに対応する第五の時間期間によって分離され、前記第七の信号エッジおよび前記第八の信号エッジは、第二のペイロード・データ・シンボルに対応する第六の時間期間によって分離される。

実施例37は、第五の時間期間と第六の時間期間の合計が10^-7秒未満である、実施例36の方法である。

実施例38は、実施例33〜37のいずれかの方法であり、第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または、第二のタイプが上昇エッジであり、第一のタイプが下降エッジである。

実施例39は、実施例33〜38のいずれかの方法であり、当該方法は、第二のデータ信号を生成することをさらに含み、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例40は、データ信号を生成する方法である。当該方法は、前記データ信号を生成することを含み、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを含み、前記第一の信号エッジと前記第二の信号エッジは、前記通信プロトコルの第一の制御シンボルに対応する第一の時間期間によって分離され、前記第二の信号エッジと前記第三の信号エッジは、前記通信プロトコルの第二の制御シンボルに対応する第二の時間期間によって分離され、前記第三の信号エッジと前記第四の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第三の時間期間によって分離される。さらに、当該方法は、前記データ信号を出力することを含む。

実施例41は、実施例40の方法であり、前記データ信号が、前記第一の信号エッジに直接先行する前記第二のタイプの第五の信号エッジをさらに含み、前記第一の信号エッジおよび前記第五の信号エッジが、前記通信プロトコルの第三の制御シンボルに対応する第四の時間期間によって分離される。

実施例42は、実施例40または実施例41の方法であり、前記通信プロトコルの前記第二の制御シンボルは、前記通信プロトコルの少なくとも一つのさらなる制御シンボルが前記第二の制御シンボルの前にあることを示す。

実施例43は、実施例40〜42のいずれかの方法であり、前記データ信号が、前記第一のタイプの第六の信号エッジ、前記第二のタイプの第七の信号エッジ、および前記第一のタイプの第八の信号エッジのシーケンスをさらに含み、前記第六の信号エッジおよび前記第七の信号エッジは、第一のペイロード・データ・シンボルに対応する第五の時間期間だけ離間され、前記第七の信号エッジおよび前記第八の信号エッジは、第二のペイロード・データ・シンボルに対応する第六の時間期間だけ離間される。

実施例44は、第五の時間期間と第六の時間期間の和が10^-7秒未満である実施例43の方法である。

実施例45は、実施例40〜44のいずれかの方法であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例46は、実施例40〜45のいずれかの方法であり、当該方法は、第二のデータ信号を生成することをさらに含み、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例47は、データ信号をデコードするための方法である。当該方法は、前記データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを決定することを含む。さらに、当該方法は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が、通信プロトコルで定義されたペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定する。当該方法は、さらに、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて、通信プロトコルの第一の制御シンボルを決定することを含む。当該方法は、さらに、第三の信号エッジと第四の信号エッジとの間の第三の時間期間に基づいて、前記通信プロトコルの第二の制御シンボルを決定することを含む。

実施例48は、さらに、前記データ信号における前記第四の信号エッジに直接続く前記第一のタイプの第五の信号エッジを決定し、前記第四の信号エッジと前記第五の信号エッジとの間の第四の時間期間に基づいて、前記通信プロトコルの第三の制御シンボルを決定することを含む、実施例47の方法である。

実施例49は、実施例47または実施例48の方法であり、前記第二の時間期間が前記通信プロトコルにおいて定義される所定の時間期間に対応する場合、前記第一の制御シンボルは、前記通信プロトコルの少なくとも一つのさらなる制御シンボルの後続を示す。

実施例50は、前記データ信号における第一のタイプの第六の信号エッジ、第二のタイプの第七の信号エッジ、および第一のタイプの第八の信号エッジのシーケンスを決定することをさらに含む、実施例47〜49のいずれかの方法である。さらに、この方法は、第六の信号エッジと第七の信号エッジとの間の第五の時間期間に基づいて第一のペイロード・データ・シンボルを決定することを含む。当該方法は、第七の信号エッジと第八の信号エッジとの間の第六の時間期間に基づいて第二のペイロード・データ・シンボルを決定することをさらに含む。

実施例51は、第五の時間期間と第六の時間期間の和が10^-7秒未満である、実施例50の方法である。

実施例52は、実施例47〜51のいずれかの方法であり、第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または、第二のタイプが上昇エッジであり、第一のタイプが下降エッジである。

実施例53は、第二のデータ信号を受信するステップであって、該第二のデータ信号は前記データ信号に対して反転されている、ステップと、前記第二のデータ信号にさらに基づいて、第一の信号エッジ、第二の信号エッジ、第三の信号エッジ、および第四の信号エッジを決定するステップとをさらに含む、実施例47〜52のいずれかの方法である。

実施例54は、データ信号をデコードする方法であり、前記データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジ、および第二のタイプの第四の信号エッジのシーケンスを決定することを含む。当該方法は、さらに、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて通信プロトコルの第一の制御シンボルを決定することを含む。さらに、当該方法は、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が、通信プロトコルで定義された所定の時間期間に対応する場合に、通信プロトコルの少なくとも一つの先行する制御シンボルを示す、通信プロトコルの第二の制御シンボルを決定することを含む。当該方法は、前記第三の信号エッジと前記第四の信号エッジとの間の第三の時間期間が、前記通信プロトコルにおいて定義されたペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定することをさらに含む。

実施例55は、前記データ信号における前記第一の信号エッジに直接先行する前記第二のタイプの第五の信号エッジを決定し、前記第五の信号エッジと前記第一の信号エッジとの間の第四の時間期間に基づいて前記通信プロトコルの第三の制御シンボルを決定することをさらに含む、実施例54の方法である。

実施例56は、実施例54または実施例55の方法であり、前記第二の時間期間が前記通信プロトコルに定義された所定の期間に対応する場合、前記第二の制御シンボルは、前記通信プロトコルの少なくとも一つのさらなる制御シンボルが前記第二の制御シンボルの前にあることを示す。

実施例57は、データ信号における第一のタイプの第六の信号エッジ、第二のタイプの第七の信号エッジ、および第一のタイプの第八の信号エッジのシーケンスを決定することをさらに含む、実施例54〜56のいずれかの方法である。当該方法は、さらに、第六の信号エッジと第七の信号エッジとの間の第五の時間期間に基づいて第一のペイロード・データ・シンボルを決定し、第七の信号エッジと第八の信号エッジとの間の第六の時間期間に基づいて第二のペイロード・データ・シンボルを決定することを含む。

実施例58は、第五の時間期間と第六の時間期間の和が10^-7秒未満である実施例57の方法である。

実施例59は、実施例54〜58のいずれかの方法であり、第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または、第二のタイプが上昇エッジであり、第一のタイプが下降エッジである。

実施例60は、さらに、第二のデータ信号を受信するステップであって、前記第二のデータ信号は、前記データ信号に対して反転されている、ステップと、前記第一の信号エッジ、前記第二の信号エッジ、前記第三の信号エッジ、および前記第四の信号エッジを、前記第二のデータ信号にさらに基づいて決定するステップを含む、実施例54〜59のいずれかの方法である。
〔実施例１１３〕

図13a〜図13hに関連して上述された例は、以下のように要約されうる。

実施例1は、データ信号を生成するための装置である。前記データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路を備え、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、データ・パケットの開始および前記データ・パケットのサービス・タイプを示す前記通信プロトコルの制御シンボルに対応する第二の時間期間だけ分離される。さらに、前記データ信号を生成するための装置は、前記データ信号を出力するように構成された出力インターフェース回路を含む。

実施例2は、実施例1の装置であり、前記データ信号は、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを含み、第四の信号エッジと第五の信号エッジは、前記データ・パケット内の第一のペイロード・データ・シンボルに対応する第三の時間期間だけ分離され、第五の信号エッジと第六の信号エッジは、前記データ・パケット内の第二のペイロード・データ・シンボルに対応する第四の時間期間だけ分離される。

実施例3は、実施例2の装置であり、前記第三の時間期間および前記第四の時間期間の和は、10^-7秒未満である。

実施例4は、実施例1〜3のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例5は、実施例1〜4のいずれかの装置であり、前記処理回路は、第二のデータ信号を生成するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例6は、実施例1〜5のいずれかの装置であり、前記処理回路は、デジタル‐時間変換器である。

実施例7は、データ信号を生成するための装置である。前記データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路を備え、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、データ・パケットの開始および前記データ・パケットのサービス・タイプを示す通信プロトコルの制御シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記通信プロトコルのペイロード・データ・シンボルに関連する最長の時間期間よりも長い第二の時間期間だけ分離される。さらに、前記データ信号を生成するための装置は、前記データ信号を出力するように構成された出力インターフェース回路を含む。

実施例8は、前記データ信号が、前記第一のタイプの第四の信号エッジと、前記第二のタイプの第五の信号エッジと、前記第一のタイプの第六の信号エッジのシーケンスをさらに含み、前記第四の信号エッジと前記第五の信号エッジは、前記データ・パケット内の第一のペイロード・データ・シンボルに対応する第三の時間期間だけ分離され、前記第五の信号エッジと前記第六の信号エッジは、前記データ・パケット内の第二のペイロード・データ・シンボルに対応する第四の時間期間だけ分離される、実施例7の装置である。

実施例9は、実施例8の装置であり、前記第三の時間期間および前記第四の時間期間の和は、10^-7秒未満である。

実施例10は、実施例7〜9のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例11は、実施例7〜10のいずれかの装置であり、前記処理回路は、さらに、第二のデータ信号を生成するように構成され、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例12は、実施例7〜11のいずれかの装置であり、前記処理回路はデジタル‐時間変換器である。

実施例13は、データ信号をデコードするための装置である。前記データ信号をデコードするための装置は、前記データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を含む。さらに、前記データ信号をデコードするための装置は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が通信プロトコルで定義されたペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が通信プロトコルで定義された所定の時間期間に対応する場合に、データ・パケットの開始および前記データ・パケットのサービス・タイプを示す、通信プロトコルの第一の制御シンボルを決定するように構成された復調回路を備える。

実施例14は、前記処理回路が、前記データ信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するようにさらに構成される、実施例13の装置である。前記復調回路は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間が前記ペイロード・データ閾値より短い場合には、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいてデータ・パケットの第一のペイロード・データ・シンボルを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間が前記ペイロード・データ閾値より短い場合には、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて前記データ・パケットの第二のペイロード・データ・シンボルを決定するように構成される。

実施例15は、前記データ・パケットのサービス・タイプに基づいて、前記第一のペイロード・データ・シンボルおよび前記第二のペイロード・データ・シンボルを処理するように構成されたデータ・ハンドリング回路をさらに備える、実施例14の装置である。

実施例16は、実施例14または実施例15の装置であり、前記第三の時間期間および前記第四の時間期間の和は、10^-7秒未満である。

実施例17は、実施例13〜16のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例18は、実施例13〜17のいずれかの装置であり、前記処理回路は、第二のデータ信号を受信するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転され、前記処理回路は、前記第二のデータ信号にさらに基づいて、前記第一の信号エッジ、前記第二の信号エッジ、および前記第三の信号エッジを決定するようにさらに構成される。

実施例19は、前記処理回路が時間‐デジタル変換器である実施例13〜18のいずれかの装置である。

実施例20は、データ信号をデコードするための装置である。前記データ信号をデコードするための装置は、前記データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を含む。さらに、前記データ信号をデコードするための装置は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が通信プロトコルに規定された所定の時間期間に対応する場合に、データ・パケットの開始および前記データ・パケットのサービス・タイプを示す、通信プロトコルの制御シンボルを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が通信プロトコルに規定されたペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定するように構成された復調回路を備える。

実施例21は、前記処理回路が、前記データ信号中の第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するようにさらに構成される、実施例20の装置である。前記復調回路は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間が前記ペイロード・データ閾値より短い場合には、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて前記データ・パケットの第一のペイロード・データ・シンボルを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間が前記ペイロード・データ閾値より短い場合には、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて前記データ・パケットの第二のペイロード・データ・シンボルを決定するように構成される。

実施例22は、前記データ・パケットのサービス・タイプに基づいて、第一のペイロード・データ・シンボルおよび第二のペイロード・データ・シンボルを処理するように構成されたデータ・ハンドリング回路をさらに備える、実施例21の装置である。

実施例23は、実施例21または実施例22の装置であり、前記第三の時間期間および前記第四の時間期間の和は、10^-7秒未満である。

実施例24は、実施例20〜3のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例25は、実施例20〜24のいずれかの装置であり、前記処理回路は、第二のデータ信号を受信するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転されており、前記処理回路は、前記第二のデータ信号にさらに基づいて、前記第一の信号エッジ、前記第二の信号エッジ、および前記第三の信号エッジを決定するようにさらに構成される。

実施例26は、前記処理回路が時間‐デジタル変換器である実施例20〜25のいずれかの装置である。

実施例27は、データ信号を生成するための方法である。当該方法は前記データ信号を生成することを含み、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジと前記第二の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第一の時間期間だけ分離され、前記第二の信号エッジと前記第三の信号エッジは、データ・パケットの開始および前記データ・パケットのサービス・タイプを示す、前記通信プロトコルの制御シンボルに対応する第二の時間期間だけ分離される。さらに、当該方法は、前記データ信号を出力することを含む。

実施例28は、前記データ信号が、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスをさらに含み、前記第四の信号エッジと前記第五の信号エッジは、前記データ・パケット内の第一のペイロード・データ・シンボルに対応する第三の時間期間だけ分離され、前記第五の信号エッジと前記第六の信号エッジは、前記データ・パケット内の第二のペイロード・データ・シンボルに対応する第四の時間期間だけ分離される、実施例27の方法である。

実施例29は、実施例28の方法であり、前記第三の時間期間および前記第四の時間期間の和は、10^-7秒未満である。

実施例30は、実施例27〜29のいずれかの方法であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例31は、実施例27〜30のいずれかの方法であり、当該方法は、第二のデータ信号を生成することをさらに含み、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例32は、データ信号を生成するための方法である。当該方法は、前記データ信号を生成することを含み、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、データ・パケットの開始および前記データ・パケットのサービス・タイプを示す、通信プロトコルの制御シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間だけ分離される。さらに、当該方法は、データ信号を出力することを含む。

実施例33は、前記データ信号が、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスをさらに含み、前記第四の信号エッジと前記第五の信号エッジは、前記データ・パケット内の第一のペイロード・データ・シンボルに対応する第三の時間期間によって分離され、前記第五の信号エッジと前記第六の信号エッジは、前記データ・パケット内の第二のペイロード・データ・シンボルに対応する第四の時間期間によって分離される、実施例32の方法である。

実施例34は、実施例33の方法であり、前記第三の時間期間および前記第四の時間期間の和は、10^-7秒未満である。

実施例35は、実施例32〜34のいずれかの方法でり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例36は、実施例32〜35のいずれかの方法であり、当該方法は、第二のデータ信号を生成することをさらに含み、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例37は、データ信号をデコードするための方法である。当該方法は、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定することを含む。さらに、当該方法は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が通信プロトコルで定義されたペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定することを含む。さらに、本方法は、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が通信プロトコルで定義された所定の時間期間に対応する場合に、データ・パケットの開始および前記データ・パケットのサービス・タイプを示す、通信プロトコルの第一の制御シンボルを決定することを含む。

実施例38は、第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、およびデータ信号における第一のタイプの第六の信号エッジのシーケンスを決定することをさらに含む、実施例37の方法である。当該方法は、さらに、第四の信号エッジと第五の信号エッジとの間の第三の時間期間が前記ペイロード・データ閾値より短い場合、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて前記データ・パケットの第一のペイロード・データ・シンボルを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間が前記ペイロード・データ閾値より短い場合、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて前記データ・パケットの第二のペイロード・データ・シンボルを決定することを含む。

実施例39は、前記データ・パケットのサービス・タイプに基づいて、第一のペイロード・データ・シンボルおよび第二のペイロード・データ・シンボルを処理することをさらに含む、実施例38の方法である。

実施例40は、実施例38または実施例39の方法であり、前記第三の時間期間および前記第四の時間期間の和は10^-7秒未満である。

実施例41は、実施例37〜40のいずれかの方法であり、第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または、第二のタイプが上昇エッジであり、第一のタイプが下降エッジである。

実施例42は、実施例37〜41のいずれかの方法であり、さらに、第二のデータ信号を受信するステップを含み、前記第二のデータ信号は、前記データ信号に対して反転されている。当該方法は、さらに、第二のデータ信号にさらに基づいて、第一の信号エッジ、第二の信号エッジ、第三の信号エッジ、および第四の信号エッジを決定することを含む。

実施例43は、データ信号をデコードするための方法である。当該方法は、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定することを含む。さらに、当該方法は、前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間が、前記通信プロトコルで定義された所定の時間期間に対応する場合に、データ・パケットの開始および前記データ・パケットのサービス・タイプを示す、通信プロトコルの制御シンボルを決定することを含む。当該方法はさらに、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が通信プロトコルで定義されたペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定することを含む。

実施例44は、前記データ信号における前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを決定することをさらに含む、実施例41の方法である。さらに、当該方法は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間がペイロード・データ閾値より短い場合に、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて、前記データ・パケットの第一のペイロード・データ・シンボルを決定することを含む。当該方法は、さらに、第五の信号エッジと第六の信号エッジとの間の第四の時間期間がペイロード・データ閾値より短い場合に、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて、前記データ・パケットの第二のペイロード・データ・シンボルを決定することを含む。

実施例45は、前記データ・パケットのサービス・タイプに基づいて、第一のペイロード・データ・シンボルおよび第二のペイロード・データ・シンボルを処理することをさらに含む、実施例44に記載の方法である。

実施例46は、実施例44または実施例45の方法であり、前記第三の時間期間および前記第四の時間期間の合計は、10^-7秒未満である。

実施例47は、実施例43〜46のいずれかの方法であり、第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または、第二のタイプが上昇エッジであり、第一のタイプが下降エッジである。

実施例48は、実施例43〜47のいずれかの方法であり、さらに、第二のデータ信号を受信するステップを含み、前記第二のデータ信号は、前記データ信号に対して反転されている。当該方法は、さらに、第二のデータ信号にさらに基づいて、第一の信号エッジ、第二の信号エッジ、第三の信号エッジ、および第四の信号エッジを決定することを含む。
〔実施例１１３−２〕

図13i〜図13kに関連して上述された例は、以下のように要約されうる。

実施例1は、第一の優先度の第一データ・パケットと、より高い第二の優先度の第二のデータ・パケットを送信するための装置である。当該装置は、データ信号を生成するように構成された処理回路を含み、該データ信号は、第一の優先度のデータ・パケットの開始を示す通信プロトコルの第一の制御シンボルのシーケンスと、少なくとも一つのペイロード・データ・シンボルを含む前記第一のデータ・パケットの第一の部分と、前記第二の優先度のデータ・パケットの開始を示す、前記通信プロトコルの第二の制御シンボルと、前記第二のデータ・パケットと、前記第二の優先度のデータ・パケットの終了を示す前記通信プロトコルの第三の制御シンボルと、少なくとも一つのペイロード・データ・シンボルを含む、前記第一のデータ・パケットの第二の部分とのシーケンスを表わす。さらに、当該装置は、前記データ信号を出力するように構成された出力インターフェース回路を備える。

実施例2は、実施例1の装置であり、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第一の時間期間だけ離間され、前記第二の信号エッジおよび前記第三の信号エッジは、前記第一の制御シンボルに対応する第二の時間期間だけ離間される。

実施例3は、実施例2の装置であり、前記データ信号は、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスをさらに含み、第四の信号エッジと第五の信号エッジは、前記第二のデータ・パケットの第一のペイロード・データ・シンボルに対応する第三の時間期間だけ離間され、第五の信号エッジと第六の信号エッジは、前記第二のデータ・パケットの第二のペイロード・データ・シンボルに対応する第四の時間期間だけ分離される。

実施例4は、実施例3の装置であり、前記第三の時間期間と前記第四の時間期間の和は10^-7秒未満である。

実施例5は、前記データ信号が、前記第一のタイプの第七の信号エッジ、前記第二のタイプの第八の信号エッジ、および前記第一のタイプの第九の信号エッジのシーケンスをさらに含み、前記第七の信号エッジおよび前記第八の信号エッジが、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第五の時間期間だけ離間され、前記第八の信号エッジおよび前記第九の信号エッジが、前記第二の制御シンボルに対応する第六の時間期間だけ離間される、実施例3または実施例4の装置である。

実施例6は、前記データ信号が、前記第一のタイプの第十の信号エッジ、前記第二のタイプの第十一の信号エッジ、および前記第一のタイプの第十二の信号エッジのシーケンスをさらに含み、前記第十の信号エッジと前記第十一の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第七の時間期間だけ離間され、前記第十一の信号エッジと前記第十二の信号エッジは、前記第三の制御シンボルに対応する第八の時間期間だけ離間される、実施例5の装置である。

実施例7は、実施例1〜6のいずれかの装置であり、前記データ信号は、前記第一の優先度のデータ・パケットの終端を示す前記通信プロトコルの第四の制御シンボルをさらに表わす。

実施例8は、前記データ信号が、前記第一のタイプの第十三の信号エッジ、前記第二のタイプの第十四の信号エッジ、および前記第一のタイプの第十五の信号エッジのシーケンスをさらに含み、前記第十三の信号エッジおよび前記第十四の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第九の期間だけ離間され、前記第十四の信号エッジおよび前記第十五の信号エッジは、前記第四の制御シンボルに対応する第十の時間期間だけ離間されている、実施例7の装置である。

実施例9は、実施例7または実施例8の装置であって、前記データ信号は、アイドル・モードを示す前記通信プロトコルの第五の制御シンボルと、少なくとも一つのペイロード・データ・シンボルを含む前記第一のデータ・パケットの第三の部分をさらに表わし、前記第五の制御シンボルは、前記第一のデータ・パケットの前記第二の部分と前記第三の部分との間に配置される。

実施例10は、前記データ信号が、前記第一のタイプの第十六の信号エッジ、前記第二のタイプの第十七の信号エッジ、および前記第一のタイプの第十八の信号エッジのシーケンスをさらに含み、前記第十六の信号エッジと前記第十七の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第十一の時間期間だけ離間されており、前記第十七の信号エッジと前記第十八の信号エッジは、前記第五の制御シンボルに対応する第十二の時間期間だけ離間されている、実施例9の装置である。

実施例11は、前記データ信号が第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、前記第一の制御シンボルに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間だけ分離される、実施例1の装置である。

実施例12は、実施例11の装置であり、前記データ信号は、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジを含み、第四の信号エッジと第五の信号エッジは、前記第二のデータ・パケットの第一のペイロード・データ・シンボルに対応する第三の時間期間だけ分離され、第五の信号エッジと第六の信号エッジは、前記第二のデータ・パケットの第二のペイロード・データ・シンボルに対応する第四の時間期間だけ分離される。

実施例13は、実施例12の装置であり、前記第三の時間期間および前記第四の時間期間の和は10^-7秒未満である。

実施例14は、前記データ信号が、前記第一のタイプの第七の信号エッジ、前記第二のタイプの第八の信号エッジ、および前記第一のタイプの第九の信号エッジのシーケンスをさらに含み、前記第七の信号エッジと前記第八の信号エッジが、前記第二の制御シンボルに対応する第五の時間期間だけ離間され、前記第八の信号エッジと前記第九の信号エッジが、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第六の時間期間だけ離間される、実施例12または実施例13の装置である。

実施例15は、前記データ信号が、前記第一のタイプの第十の信号エッジ、前記第二のタイプの第十一の信号エッジ、および前記第一のタイプの第十二の信号エッジのシーケンスをさらに含み、前記第十の信号エッジと前記第十一の信号エッジは、前記第三の制御シンボルに対応する第七の時間期間だけ離間され、前記第十一の信号エッジと前記第十二の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第八の時間期間だけ離間される、実施例14の装置である。

実施例16は、実施例1または11〜15のいずれかの装置であり、前記データ信号は、前記第一の優先度のデータ・パケットの終端を示す、前記通信プロトコルの第四の制御シンボルをさらに表わす。

実施例17は、前記データ信号が、前記第一のタイプの第十三の信号エッジ、前記第二のタイプの第十四の信号エッジ、および前記第一のタイプの第十五の信号エッジのシーケンスをさらに含み、前記第十三の信号エッジおよび前記第十四の信号エッジは、前記第四の制御シンボルに対応する第九の時間期間だけ離れており、前記第十四の信号エッジおよび前記第十五の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも第十の時間期間だけ離れている、実施例16の装置である。

実施例18は、実施例16または実施例17の装置であり、前記データ信号は、アイドル・モードを示す前記通信プロトコルの第五の制御シンボルと、少なくとも一つのペイロード・データ・シンボルを含む前記第一のデータ・パケットの第三の部分をさらに表わし、前記第五の制御シンボルは、前記第一のデータ・パケットの第二の部分と前記第三の部分に対応する前記ペイロード・データ・シンボルの間に配置される。

実施例19は、前記データ信号が、前記第一のタイプの第十六の信号エッジ、前記第二のタイプの第十七の信号エッジ、および前記第一のタイプの第十八の信号エッジのシーケンスをさらに含み、前記第十六の信号エッジと前記第十七の信号エッジが、前記第五の制御シンボルに対応する第十一の時間期間だけ離されており、前記第十七の信号エッジと前記第十八の信号エッジが、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第十二の時間期間だけ離されている、実施例18の装置である。

実施例20は、実施例11〜19のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例21は、実施例11〜20のいずれかの装置であり、前記処理回路は、さらに、第二のデータ信号を生成するように構成され、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例22は、実施例11〜21のいずれかの装置であり、前記処理回路は、デジタル‐時間変換器である。

実施例23は、第一の優先度の第一のデータ・パケットと、より高い第二の優先度の第二のデータ・パケットとを送信するための方法である。当該方法は、データ信号を生成することを含み、前記データ信号は、前記第一の優先度のデータ・パケットの開始を示す通信プロトコルの第一の制御シンボルと、少なくとも一つのペイロード・データ・シンボルを含む前記第一のデータ・パケットの第一の部分と、前記第二の優先度のデータ・パケットの開始を示す前記通信プロトコルの第二の制御シンボルと、前記第二のデータ・パケットと、前記第二の優先度のデータ・パケットの終端を示す前記通信プロトコルの第三の制御シンボルと、少なくとも一つのペイロード・データ・シンボルを含む前記第一のデータ・パケットの第二の部分とのシーケンスを表わす。当該方法は、さらに、前記データ信号を出力することを含む。

実施例24は、前記データ信号が、前記第一優先度の前記データ・パケットの終端を示す前記通信プロトコルの第四の制御シンボルをさらに表わす、実施例23の方法である。

実施例25は、実施例23または実施例24の方法であり、前記データ信号は、アイドル・モードを示す前記通信プロトコルの第五の制御シンボルと、および少なくとも一つのペイロード・データ・シンボルを含む前記第一のデータ・パケットの第三の部分をさらに表わし、前記第五の制御シンボルは、前記第一のデータ・パケットの前記第二の部分と前記第三の部分のペイロード・データ・シンボルの間に配置される。
〔実施例１１４〕

図14a〜14iに関連して上述した例は、以下のように要約されうる。

実施例1は通信装置である。当該通信装置は、他の通信装置と通信するために少なくとも第一の伝送リンクに結合するように構成されたインターフェース回路を備え、該インターフェース回路は、第一の伝送リンクを介して前記他の通信装置に第一の送信データ信号を出力するようにさらに構成されている。さらに、当該通信装置は、前記第一の送信データ信号を生成するように構成された処理回路を備え、前記第一の送信データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第一の時間期間だけ離間され、前記第二の信号エッジおよび前記第三の信号エッジは、前記伝送リンク上のデータ・フローの方向の反転を示す前記通信プロトコルの第一の制御シンボルに対応する第二の時間期間だけ離間される。

実施例2は、実施例1の通信装置であり、前記インターフェース回路は、前記第一の制御シンボルを出力した後に、前記第一の伝送リンクを介して、前記他の通信装置から第一の受信データ信号を受信するように構成される。

実施例3は、前記処理回路が、前記第一の受信データ信号における前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを決定するようにさらに構成される、実施例2の通信装置である。当該通信装置は、さらに、復調回路を備え、該復調回路は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間がペイロード・データ閾値より長い場合には制御シンボル指示子を決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間が前記通信プロトコルで定義された所定の時間期間に対応する場合には、前記他の通信装置による伝送リンク上のデータ・フローの方向の受け取り確認を示す、前記通信プロトコルの第二の制御シンボルを決定する。

実施例4は、前記処理回路が、前記第一の受信データ信号における前記第一のタイプの第七の信号エッジ、前記第二のタイプの第八の信号エッジ、および前記第一のタイプの第九の信号エッジのシーケンスを決定するようにさらに構成され、前記第七の信号エッジは、前記第六の信号エッジの後にくる、実施例3の通信装置である。前記復調回路は、さらに、第七の信号エッジと第八の信号エッジとの間の第五の時間期間に基づいて第一のペイロード・データ・シンボルを決定し、第八の信号エッジと第九の信号エッジとの間の第六の時間期間に基づいて第二のペイロード・データ・シンボルを決定するように構成される。

実施例5は、実施例2〜4のいずれかの通信装置であり、前記送信データ信号の前記第三の信号エッジを出力した後、前記第一の受信データ信号を受信する前に、前記インターフェース回路は、前記第一の伝送リンクを非浮動状態に駆動するように構成される。

実施例6は、実施例1〜5のいずれかの通信装置であり、前記インターフェース回路は、前記他の通信装置と通信するための第二の伝送リンクに結合するように構成され、前記インターフェース回路は、前記第一の伝送リンク上のデータ・フローの方向に関わりなく、前記第二の伝送リンクを介して前記他の通信装置に第二の送信データ信号を出力するようにさらに構成される。

実施例7は、実施例1〜6のいずれかの通信装置であり、前記インターフェース回路は、前記他の通信装置と通信するための第三の伝送リンクに結合するように構成され、前記インターフェース回路は、前記第一の伝送リンク上のデータ・フローの方向に関わりなく、前記第三の伝送リンクを介して前記他の通信装置から第二の受信データ信号を受信するようにさらに構成される。

実施例8は、実施例1〜7のいずれかに記載の通信装置であり、前記インターフェース回路は、前記他の通信装置と通信するための第四の伝送リンクに結合するように構成され、前記インターフェース回路は、前記第四の伝送リンクを介して前記他の通信装置に第三の送信データ信号を出力するようにさらに構成される。前記処理回路はさらに、前記第三の送信データ信号を生成するように構成され、前記第四の送信データ信号は、前記第一のタイプの第十の信号エッジ、前記第二のタイプの第十一の信号エッジ、および前記第一のタイプの第十二の信号エッジのシーケンスを含み、前記第十の信号エッジと前記第十一の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第七の時間期間だけ離間され、前記第十一の信号エッジと前記第十二の信号エッジは、前記通信プロトコルの前記第一の制御シンボルに対応する第八の時間期間だけ離間される。

実施例9は、実施例1〜8のいずれかの通信装置であり、前記インターフェース回路が、前記第一の伝送リンクに結合し、前記第一の送信データ信号を前記第一の伝送リンクを介して前記他の通信装置に出力するように構成された送信回路と、前記第一の伝送リンクに結合し、前記第一の伝送リンクを介して前記他の通信装置から前記第一の受信データ信号を受信するように構成された受信回路とを備える。

実施例10は、実施例1〜9のいずれかの通信装置であり、当該通信装置は、受信した制御信号に基づいて、前記第一の制御シンボルを前記他の通信装置に送信するように構成される。

実施例11は、実施例1〜10のいずれかの通信装置であり、前記第一の送信データ信号が、前記第一のタイプの第十三の信号エッジ、前記第二のタイプの第十四の信号エッジ、および前記第一のタイプの第十五の信号エッジのシーケンスを含み、第十三の信号エッジと第十四の信号エッジは第三のペイロード・データ・シンボルに対応する第九の時間期間だけ離れており、第十四の信号エッジと第十五の信号エッジは第四のペイロード・データ・シンボルに対応する第十の時間期間だけ離れており、前記第十五の信号エッジは、前記第一の信号エッジに先行する。

実施例12は、実施例11の通信装置であり、前記第九の時間期間と前記第十の時間期間の和は10^-7秒未満である。

実施例13は、実施例1〜12のいずれかの通信装置であり、少なくとも第一の伝送リンクは差動伝送リンクである。

実施例14は、実施例1〜13のいずれかの通信装置であり、第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または、第一のタイプが下降エッジであり、第二のタイプが上昇エッジである。

実施例15は通信装置である。当該通信装置は、他の通信装置と通信するために少なくとも第一の伝送リンクに結合するように構成されたインターフェース回路を備え、前記インターフェース回路は、第一の伝送リンクを介して前記他の通信装置に第一の送信データ信号を出力するようにさらに構成されている。さらに、当該通信装置は、前記第一の送信データ信号を生成するように構成された処理回路を備え、前記第一の送信データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記伝送リンク上のデータ・フローの方向の反転を示す通信プロトコルの第一の制御シンボルに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間によって分離される。

実施例16は、実施例15の通信装置であり、前記インターフェース回路は、前記第一の制御シンボルを出力した後に、前記第一の伝送リンクを介して、前記他の通信装置から第一の受信データ信号を受信するように構成される。

実施例17は、前記処理回路が、前記第一の受信データ信号における前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを決定するようにさらに構成される、実施例16の通信装置である。当該通信装置は、前記第四の信号エッジと前記第五の信号エッジとの間の第三の時間期間が前記通信プロトコルに定義された所定の時間期間に対応する場合に、前記他の通信装置による前記伝送リンク上のデータ・フローの方向の受け取り確認を示す前記通信プロトコルの第二の制御シンボルを決定するように構成された復調回路をさらに備える。前記復調回路は、さらに、第五の信号エッジと第六の信号エッジとの間の第四の時間期間がペイロード・データ閾値より長い場合に、制御シンボル指示子を決定するように構成される。

実施例18は、実施例16または実施例17の通信装置であり、前記送信データ信号の前記第三の信号エッジを出力した後、前記第一の受信データ信号を受信する前に、前記インターフェース回路が、前記第一の伝送リンクを非浮動状態に駆動するように構成される。

実施例19は、実施例15〜18のいずれかの通信装置であり、前記インターフェース回路は、前記他の通信装置と通信するために第二の伝送リンクに結合するように構成され、前記インターフェース回路は、前記第一の伝送リンク上のデータ・フローの方向に関わりなく、前記第二の伝送リンクを介して、前記他の通信装置に第二の送信データ信号を出力するようにさらに構成される。

実施例20は、実施例15〜19のいずれかの通信装置であり、前記インターフェース回路は、前記他の通信装置と通信するために第三の伝送リンクに結合するように構成され、前記インターフェース回路は、前記第一の伝送リンク上のデータ・フローの方向に関わりなく、前記第三の伝送リンクを介して、前記他の通信装置から第二の受信データ信号を受信するようにさらに構成される。

実施例21は、実施例15〜20のいずれかの通信装置であり、前記インターフェース回路は、前記他の通信装置と通信するために第四の伝送リンクに結合するように構成され、前記インターフェース回路は、前記第四の伝送リンクを介して前記他の通信装置に第三の送信データ信号を出力するようにさらに構成される。前記処理回路は、さらに、前記第四の送信データ信号を生成するように構成され、前記第四の送信データ信号は、前記第一のタイプの第七の信号エッジ、前記第二のタイプの第八の信号エッジ、および前記第一のタイプの第九の信号エッジのシーケンスを含み、前記第七の信号エッジと前記第八の信号エッジは、前記通信プロトコルの第一の制御シンボルに対応する第五の時間期間だけ離間され、前記第八の信号エッジと前記第九の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第六の時間期間だけ離間される。

実施例22は、実施例15〜21のいずれかの通信装置であり、前記第一の送信データ信号が、前記第一のタイプの第十の信号エッジ、前記第二のタイプの第十一の信号エッジ、および前記第一のタイプの第十二の信号エッジのシーケンスをさらに備え、前記第十の信号エッジと前記第十一の信号エッジは、第一のペイロード・データ・シンボルに対応する第七の時間期間だけ離間され、前記第十一の信号エッジと前記第十二の信号エッジは、第二のペイロード・データ・シンボルに対応する第八の時間期間だけ離間され、前記第十二の信号エッジは前記第一の信号エッジより前にくる。

実施例23は、実施例15〜22のいずれかの通信装置であり、第七の時間期間と第八の時間期間の和が10^-7秒未満である。

実施例24は通信装置である。当該通信装置は、他の通信装置と通信するための少なくとも第一の伝送リンクに結合するように構成されたインターフェース回路を備え、前記インターフェース回路は、さらに、第一の伝送リンクを介して前記他の通信装置からの第一の受信データ信号を受信するように構成される。さらに、当該通信装置は、第一の受信データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を備える。前記通信装置はさらに、前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間が、通信プロトコルで規定されるペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定し、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間が、前記通信プロトコルで規定される所定の時間期間に対応する場合に、前記伝送リンク上のデータ・フローの方向の反転を示す前記通信プロトコルの第一の制御シンボルを決定するように構成される復調回路を備える。

実施例25は、実施例24の通信装置であり、前記インターフェース回路は、前記第一の制御シンボルの受信に応答して、前記第一の伝送リンクを介して、前記他の通信装置に第一の送信データ信号を出力するように構成される。

実施例26は、実施例25の通信装置であり、前記処理回路は、前記第一の送信データ信号を生成するようにさらに構成され、前記第一の送信データ信号は、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを含み、前記第四の信号エッジと前記第五の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第三の時間期間だけ離間され、前記第五の信号エッジと前記第六の信号エッジは、前記通信装置によって前記伝送リンク上のデータ・フローの方向の受け取り確認を示す前記通信プロトコルの第二の制御シンボルに対応する第四の時間期間だけ離間される。

実施例27は、前記第六の信号エッジを生成した後、ペイロード・データの開始を示す信号エッジを生成する前に、前記処理回路が、前記第一の伝送リンクが非浮動状態にあるように、前記第一の送信データ信号を生成するように構成される、実施例26の通信装置である。

実施例28は、前記第一の送信データ信号が、前記第二のタイプの第七の信号エッジと、前記第六の信号エッジに直接後続する前記第一のタイプの第八の信号エッジとの少なくとも一つのシーケンスをさらに含み、前記第七の信号エッジと前記第一のタイプのその直接先行する〔直前の〕信号エッジとの間の第五の時間期間が、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長く、前記第七の信号エッジと前記第八の信号エッジとの間の第六の時間期間が、アイドル・モードを示す前記通信プロトコルの第三の制御シンボルに対応する、実施例26または実施例27の通信装置である。

実施例29は、前記第一の送信データ信号が、前記第一のタイプの第九の信号エッジ、前記第二のタイプの第十の信号エッジ、および前記第一のタイプの第十一の信号エッジのシーケンスをさらに含み、前記第九の信号エッジは、前記第七の信号エッジと前記第八の信号エッジとの前記少なくとも一つのシーケンスのうちの最後のものに続き、前記第九の信号エッジと前記第十の信号エッジは、第一のペイロード・データ・シンボルに対応する第七の時間期間だけ離間され、前記第十の信号エッジと前記第十一の信号エッジは、第二のペイロード・データ・シンボルに対応する第八の時間期間だけ離間される、実施例28の通信装置である。

実施例30は、実施例29の通信装置であり、前記第七の時間期間と前記第八の時間期間の和は10^-7秒未満である。

実施例31は、実施例24〜30のいずれかの通信装置であり、前記インターフェース回路は、前記他の通信装置と通信するための第二の伝送リンクに結合するように構成され、前記インターフェース回路は、前記第一の伝送リンク上のデータ・フローの方向に関わりなく、前記第二の伝送リンクを介して、前記他の通信装置から第二の受信データ信号を受信するようにさらに構成される。

実施例32は、実施例24〜31のいずれかの通信装置であり、前記インターフェース回路は、前記他の通信装置と通信するための第三の伝送リンクに結合するように構成され、前記インターフェース回路は、前記第一の伝送リンク上のデータ・フローの方向に関わりなく、前記第三の伝送リンクを介して、前記他の通信装置に第二の送信データ信号を出力するようにさらに構成される。

実施例33は、実施例24〜32のいずれかの通信装置であり、前記インターフェース回路は、前記他の通信装置と通信するための第四の伝送リンクに結合するように構成され、前記インターフェース回路は、前記第四の伝送リンクを介して、前記他の通信装置から第三の受信データ信号を受信するようにさらに構成される。前記処理回路はさらに、前記第三の受信データ信号において第一のタイプの第十二の信号エッジ、第二のタイプの第十三の信号エッジ、および第一のタイプの第十四の信号エッジのシーケンスを決定するように構成される。前記復調回路は、第十二の信号エッジと第十三の信号エッジとの間の第九の時間期間がペイロード・データ閾値より長い場合に前記制御シンボル指示子を決定し、第十三の信号エッジと第十四の信号エッジとの間の第十の時間期間が前記所定の時間期間に対応する場合に前記第一の制御シンボルを決定するように構成される。前記インターフェース回路は、第一の制御シンボルの受信に応答して、第四の伝送リンクを介して、前記他の通信装置に第三の送信データ信号を出力するように構成される。

実施例34は、実施例25の通信装置であり、前記インターフェース回路は、前記第一の伝送リンクに結合し、前記第一の送信データ信号を前記第一の伝送リンクを介して前記他の通信装置に出力するように構成された送信回路と、前記第一の伝送リンクに結合し、前記第一の伝送リンクを介して前記他の通信装置から前記第一の受信データ信号を受信するように構成された受信回路とを備える。

実施例35は、前記処理回路が、前記第一のデータ受信信号における前記第一のタイプの第十五の信号エッジ、前記第二のタイプの第十六の信号エッジ、および前記第一のタイプの第十七の信号エッジのシーケンスを決定するように構成され、前記第十七の信号エッジが前記第一の信号エッジに先行する、実施例24〜34のいずれかの通信装置である。前記復調回路は、さらに、第十五の信号エッジと第十六の信号エッジとの間の第十一の時間期間に基づいて第三のペイロード・データ・シンボルを決定し、第十六の信号エッジと第十七の信号エッジとの間の第十二の期間に基づいて第四のペイロード・データ・シンボルを決定するように構成される。

実施例36は、実施例24〜35のいずれかの通信装置であり、少なくとも前記第一の伝送リンクは差動伝送リンクである。

実施例37は、実施例24〜36のいずれかの通信装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第一のタイプが下降エッジであり、前記第二のタイプが上昇エッジである。

実施例38は通信装置である。当該通信装置は、他の通信装置と通信するための少なくとも第一の伝送リンクに結合するように構成されたインターフェース回路を備え、前記インターフェース回路は、さらに、第一の伝送リンクを介して前記他の通信装置から第一の受信データ信号を受信するように構成されている。さらに、当該通信装置は、第一の受信データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を備える。当該通信装置はさらに、前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間が、通信プロトコルに規定された所定の時間期間に対応する場合に、前記伝送リンク上のデータ・フローの方向の反転を示す通信プロトコルの第一の制御シンボルを決定し、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間が、通信プロトコルに規定されたペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定するように構成された復調回路を備える。

実施例39は、実施例38の通信装置であり、前記インターフェース回路は、前記第一の制御シンボルの受信に応答して、前記第一の伝送リンクを介して、前記他の通信装置に第一の送信データ信号を出力するように構成される。

実施例40は、実施例39の通信装置であり、前記処理回路は、前記第一の送信データ信号を生成するように構成され、前記第一の送信データ信号は、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを含み、前記第四の信号エッジと前記第五の信号エッジは、当該通信装置による前記伝送リンク上のデータ・フローの方向の受け取り確認を示す前記通信プロトコルの第二の制御シンボルに対応する第三の時間期間だけ分離され、前記第五の信号エッジと前記第六の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第四の時間期間だけ分離される。

実施例41は、前記第六の信号エッジを生成した後、ペイロード・データの開始を示す信号エッジを生成する前に、前記処理回路が、前記第一の伝送リンクが非浮動状態にあるように前記第一の送信データ信号を生成するように構成される、実施例40の通信装置である。

実施例42は、前記第一の送信データ信号が、前記第二のタイプの第七の信号エッジと、前記第六の信号エッジに直接続く前記第一のタイプの第八の信号エッジとの少なくとも一つのシーケンスをさらに含み、前記第七の信号エッジと前記第一のタイプのその直接先行する信号エッジとの間の第五の時間期間が、アイドル・モードを示す前記通信プロトコルの第三の制御シンボルに対応し、前記第七の信号エッジと前記第八の信号エッジとの間の第六の時間期間が、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い、実施例40または実施例41の通信装置である。

実施例43は、実施例42の通信装置であり、前記第一の送信データ信号は、前記第一のタイプの第九の信号エッジ、前記第二のタイプの第十の信号エッジ、および前記第一のタイプの第十一の信号エッジのシーケンスをさらに含み、前記第九の信号エッジは、前記第七の信号エッジと前記第八の信号エッジとの前記少なくとも一つのシーケンスのうちの最後のものに続き、前記第九の信号エッジと前記第十の信号エッジは、第一のペイロード・データ・シンボルに対応する第七の時間期間だけ離間され、前記第十の信号エッジと前記第十一の信号エッジとは、第二のペイロード・データ・シンボルに対応する第八の時間期間だけ離間される。

実施例44は、実施例43の通信装置であり、前記第七の時間期間と前記第八の時間期間の和は10^-7秒未満である。

実施例45は、実施例38〜44のいずれかの通信装置であり、前記インターフェース回路は、前記他の通信装置と通信するために第二の伝送リンクに結合するように構成され、前記インターフェース回路は、前記第一の伝送リンク上のデータ・フローの方向に関係なく、前記第二の伝送リンクを介して、前記他の通信装置に第二の送信データ信号を出力するようにさらに構成される。

実施例46は、実施例38〜45のいずれかの通信装置であり、前記インターフェース回路は、前記他の通信装置と通信するために第三の伝送リンクに結合するように構成され、前記インターフェース回路は、前記第一の伝送リンク上のデータ・フローの方向に関係なく、前記第三の伝送リンクを介して、前記他の通信装置から第二の受信データ信号を受信するようにさらに構成される。

実施例47は、実施例38〜46のいずれかの通信装置であり、前記インターフェース回路は、前記他の通信装置と通信するために、第四の伝送リンクに結合するように構成され、前記インターフェース回路は、前記第四の伝送リンクを介して、前記他の通信装置から第三の受信データ信号を受信するようにさらに構成される。前記処理回路はさらに、第一の受信データ信号における第一のタイプの第十二の信号エッジ、第二のタイプの第十三の信号エッジ、および第一のタイプの第十四の信号エッジのシーケンスを決定するように構成される。前記復調回路は、第十二の信号エッジと第十三の信号エッジとの間の第九の時間期間が第一の所定の時間期間に対応する場合に前記第一の制御シンボルを決定し、第十三の信号エッジと第十四の信号エッジとの間の第十の時間期間がペイロード・データ閾値よりも長い場合に前記制御シンボル指示子を決定するように構成される。前記インターフェース回路は、第一の制御シンボルの受信に応答して、前記第四の伝送リンクを介して、前記他の通信装置に第三の送信データ信号を出力するように構成される。

実施例48は、通信装置のための通信方法である。当該方法は、他の通信装置と通信するための第一の伝送リンクを介して他の通信装置に第一の送信データ信号を出力することを含む。さらに、当該方法は、前記第一の送信データ信号を生成することを含み、前記第一の送信データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記通信リンク上のデータ・フローの方向の反転を示す前記通信プロトコルの第一の制御シンボルに対応する第二の時間期間だけ分離される。

実施例49は、第一の制御シンボルを出力した後に、第一の伝送リンクを介して、前記他の通信装置から第一の受信データ信号を受信することをさらに含む、実施例48の方法である。

実施例50は、第一の受信データ信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定することをさらに含む、実施例49の方法である。当該方法はさらに、前記第四の信号エッジと前記第五の信号エッジとの間の第三の時間期間がペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定し、前記第五の信号エッジと前記第六の信号エッジとの間の第四の時間期間が前記通信プロトコルに定義される所定の時間期間に対応する場合に、前記他の通信装置による前記伝送リンク上のデータ・フローの方向の受け取り確認を示す前記通信プロトコルの第二の制御シンボルを決定することを含む。

実施例51は、第一のタイプの第七の信号エッジ、第二のタイプの第八の信号エッジ、および第一のタイプの第九の信号エッジのシーケンスを決定することをさらに含み、第七の信号エッジは、第六の信号エッジの後にくる、実施例50の方法である。この方法は、さらに、第七の信号エッジと第八の信号エッジとの間の第五の時間期間に基づいて第一のペイロード・データ・シンボルを決定し、第八の信号エッジと第九の信号エッジとの間の第六の時間期間に基づいて第二のペイロード・データ・シンボルを決定することを含む。

実施例52は、第五の時間期間と第六の時間期間の和が10^-7秒未満である、実施例51の方法である。

実施例53は、前記第一の伝送リンク上のデータ・フローの方向に関係なく、前記他の通信装置と通信するための第二の伝送リンクを介して前記他の通信装置に第二の送信データ信号を出力するステップと；前記第一の伝送リンク上のデータ・フローの方向に関係なく、前記他の通信装置と通信するための第三の伝送リンクを介して、前記他の通信装置から第二の受信データ信号を受信するステップと、のうちの少なくとも一つをさらに含む、実施例48〜52のいずれかの方法である。

実施例54は、通信装置の通信方法である。この方法は、他の通信装置と通信するための第一の伝送リンクを介して他の通信装置に第一の送信データ信号を出力することを含む。さらに、前記方法は、前記第一の送信データ信号を生成することを含み、前記第一の送信データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記伝送リンク上のデータ・フローの方向の反転を示す、通信プロトコルの第一の制御シンボルに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第二の時間期間によって分離される。

実施例55は、第一の制御シンボルを出力した後に、第一の伝送リンクを介して、前記他の通信装置から第一の受信データ信号を受信することをさらに含む、実施例54の方法である。

実施例56は、前記第一の受信データ信号において前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを決定することをさらに含む、実施例55に記載の方法である。さらに、前記方法は、前記第四の信号エッジと前記第五の信号エッジとの間の第三の時間期間が、前記通信プロトコルで定義された所定の時間期間に対応する場合に、前記他の通信装置による前記伝送リンク上のデータ・フローの方向の確認を示す前記通信プロトコルの第二の制御シンボルを決定し、前記第五の信号エッジと前記第六の信号エッジとの間の第四の時間期間がペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定することを含む。

実施例57は、実施例54〜56のいずれかの方法であり、さらに：第一の伝送リンク上のデータ・フローの方向に関係なく、前記他の通信装置と通信するための第二の伝送リンクを介して、前記他の通信装置に第二の送信データ信号を出力するステップと；第一の伝送リンク上のデータ・フローの方向に関係なく、前記他の通信装置と通信するための第三の伝送リンクを介して、前記他の通信装置から第二の受信データ信号を受信するステップと、のうちの少なくとも一つを含む。

実施例58は、実施例54〜57のいずれかの通信装置であり、前記第一の送信データ信号が、前記第一のタイプの第七の信号エッジ、前記第二のタイプの第八の信号エッジ、および前記第一のタイプの第九の信号エッジのシーケンスをさらに含み、前記第七の信号エッジと前記第八の信号エッジは、第一のペイロード・データ・シンボルに対応する第五の時間期間だけ分離され、前記第八の信号エッジと前記第九の信号エッジは、第二のペイロード・データ・シンボルに対応する第六の時間期間だけ分離され、前記第九の信号エッジは前記第一の信号エッジに先行する。

実施例59は、実施例58の方法であり、前記第五の時間期間と前記第六の時間期間の和は10^-7秒未満である。

実施例60は、通信装置のための通信方法である。本方法は、他の通信装置と通信するための第一の伝送リンクを介して、他の通信装置から第一の受信データ信号を受信することを含む。さらに、本方法は、第一の受信データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定することを含む。この方法は、さらに、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が通信プロトコルで定義されたペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が通信プロトコルで定義された所定の時間期間に対応する場合に、伝送リンク上のデータ・フローの方向の反転を示す前記通信プロトコルの第一の制御シンボルを決定することを含む。

実施例61は、第一の制御シンボルの受信に応答して、第一の伝送リンクを介して前記他の通信装置に第一の送信データ信号を出力することをさらに含む、実施例60に記載の方法である。

実施例62は、実施例61の方法であり、さらに、前記第一の送信データ信号を生成することを含み、前記第一の送信データ信号は、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを含み、前記第四の信号エッジおよび前記第五の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第三の時間期間だけ分離され、前記第五の信号エッジおよび前記第六の信号エッジは、前記通信装置によって前記伝送リンク上のデータ・フローの方向の確認を示す前記通信プロトコルの第二の制御シンボルに対応する第四の時間期間だけ分離される。

実施例63は、前記第一の送信データ信号を生成することが、前記第六の信号エッジを生成した後、ペイロード・データの開始を示す信号エッジを生成する前に、前記第一の伝送リンクが非浮動状態にあるよう前記第一の送信データ信号を生成することを含む、実施例62の方法である。

実施例64は、実施例62または実施例63の方法であり、前記第一の送信データ信号は、前記第二のタイプの第七の信号エッジと、前記第六の信号エッジに直接続く前記第一のタイプの第八の信号エッジとの少なくとも一つのシーケンスをさらに含み、前記第七の信号エッジと前記第一のタイプのその直接先行する信号エッジとの間の第五の時間期間は、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長く、前記第七の信号エッジと前記第八の信号エッジとの間の第六の時間期間は、アイドル・モードを示す前記通信プロトコルの第三の制御シンボルに対応する。

実施例65は、前記第一の送信データ信号が、前記第一のタイプの第九の信号エッジ、前記第二のタイプの第十の信号エッジ、および前記第一のタイプの第十一の信号エッジのシーケンスをさらに含み、前記第九の信号エッジは、前記第七の信号エッジおよび前記第八の信号エッジの前記少なくとも一つのシーケンスのうちの最後のものに続き、前記第九の信号エッジおよび前記第十の信号エッジは、第一のペイロード・データ・シンボルに対応する第七の時間期間だけ分離され、前記第十の信号エッジおよび前記第十一の信号エッジは、第二のペイロード・データ・シンボルに対応する第八の時間期間だけ分離される、実施例64の方法である。

実施例66は、第七の時間期間と第八の時間期間の和が10^-7秒未満である、実施例65の方法である。

実施例67は、実施例60〜66のいずれかの方法であり、さらに：第一の伝送リンク上のデータ・フローの方向に関係なく、前記他の通信装置と通信するための第二の伝送リンクを介して、前記他の通信装置に第二の送信データ信号を出力するステップと；第一の伝送リンク上のデータ・フローの方向に関係なく、前記他の通信装置と通信するための第三の伝送リンクを介して、前記他の通信装置から第二の受信データ信号を受信するステップと、のうちの少なくとも一つを含む。

実施例68は、通信装置のための通信方法である。本方法は、他の通信装置と通信するための第一の伝送リンクを介して、他の通信装置から第一の受信データ信号を受信することを含む。さらに、本方法は、第一の受信データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定することを含む。さらに、本方法は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間が、通信プロトコルに規定された所定の時間期間に対応する場合に、伝送リンク上のデータ・フローの方向の反転を示す通信プロトコルの第一の制御シンボルを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間が、通信プロトコルに規定されたペイロード・データ閾値よりも長い場合に、制御シンボル指示子を決定することを含む。

実施例69は、第一の制御シンボルの受信に応答して、第一の伝送リンクを介して前記他の通信装置に第一の送信データ信号を出力することをさらに含む、実施例68の方法である。

実施例70は、実施例69の方法であり、さらに、前記第一の送信データ信号を生成することを含み、前記第一の送信データ信号は、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを含み、前記第四の信号エッジおよび前記第五の信号エッジは、前記通信プロトコルの第二の制御シンボルに対応する第三の時間期間によって分離され、該第二の制御シンボルは前記通信装置による伝送リンク上のデータ・フローの方向の受け取り確認を示し、前記第五の信号エッジおよび前記第六の信号エッジは、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い第四の時間期間によって分離される。

実施例71は、前記第一の送信データ信号を生成することが、前記第六の信号エッジを生成した後、ペイロード・データの開始を示す信号エッジを生成する前に、前記第一の伝送リンクが非浮動状態にあるよう、前記第一の送信データ信号を生成することを含む、実施例69の方法である。

実施例72は、実施例70または実施例71の方法であり、前記第一の送信データ信号は、前記第二のタイプの第七の信号エッジと、前記第六の信号エッジに直接続く前記第一のタイプの第八の信号エッジとの少なくとも一つのシーケンスをさらに含み、前記第七の信号エッジと前記第一のタイプのその直接先行する信号エッジとの間の第五の時間期間は、アイドル・モードを示す前記通信プロトコルの第三の制御シンボルに対応し、前記第七の信号エッジと前記第八の信号エッジとの間の第六の時間期間は、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い。

実施例73は、前記第一の送信データ信号が、前記第一のタイプの第九の信号エッジ、前記第二のタイプの第十の信号エッジ、および前記第一のタイプの第十一の信号エッジのシーケンスをさらに含み、前記第九の信号エッジが、前記第七の信号エッジおよび前記第八の信号エッジの前記少なくとも一つのシーケンスのうちの最後の一つに続き、前記第九の信号エッジおよび前記第十の信号エッジが、第一のペイロード・データ・シンボルに対応する第七の時間期間だけ分離され、前記第十の信号エッジおよび前記第十一の信号エッジが、第二のペイロード・データ・シンボルに対応する第八の時間期間だけ分離される、実施例72の方法である。

実施例74は、実施例73の方法であり、第七の時間期間と第八の時間期間の和は、10^-7秒未満である。

実施例75は、さらに、第一の伝送リンク上のデータ・フローの方向に関係なく、前記他の通信装置と通信するための第二の伝送リンクを介して、前記他の通信装置に第二の送信データ信号を出力するステップと；第一の伝送リンク上のデータ・フローの方向に関係なく、前記他の通信装置と通信するための第三の伝送リンクを介して、前記他の通信装置から第二の受信データ信号を受信するステップと、のうちの少なくとも一つを含む、実施例68〜74のいずれかの方法である。
〔実施例１１５〕

図15a〜15dに関連して上述した例は、以下のように要約されうる。

実施例1は、データ信号を生成するための装置である。前記データ信号を生成するための装置は、前記データ信号を出力するように構成された出力インターフェース回路と、前記データ信号を生成するように構成された処理回路とを含む。前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。第一の動作モードでは、前記処理回路は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間を、通信プロトコルに従って送信されるべき第一のペイロード・データ・シンボルに対応する時間期間に調整し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間を、通信プロトコルに従って送信されるべき第二のペイロード・データ・シンボルに対応する時間期間に調整するように構成される。第二の動作モードでは、前記処理回路は、第一の時間期間を、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長くなるように調整し、第二の時間期間を、アイドル・モードを示す前記通信プロトコルの制御シンボルに対応する時間期間に調整するように構成される。第二の動作モードでは、前記処理回路は、代替的に、第二の時間期間を、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長くなるように調整し、第一の時間期間を、アイドル・モードを示す通信プロトコルの制御シンボルに対応する時間期間に調整するように構成される。

実施例2は、送信されるべきデータ量が第一の閾値を下回る場合に、第一の動作モードから第二の動作モードに変化するように当該装置の回路を制御するように構成された制御回路をさらに含む、実施例1の装置である。

実施例3は、実施例2の装置であり、前記制御回路は、送信されるべきデータ量が前記第一の閾値を超える場合に、前記第二の動作モードから前記第一の動作モードに変化するように当該装置の回路を制御するように構成されている。

実施例4は、実施例2または実施例3の装置であり、前記第二の動作モードにおいて、前記処理回路は、前記第一の動作モードにおけるよりも低い周波数をもつ前記データ信号を生成するように構成される。

実施例5は、実施例1〜4のいずれかに記載の装置であり、前記第二の動作モードにおいて、前記データ信号は、前記第二のタイプの第四の信号エッジと、前記第三の信号エッジに直接続く前記第一のタイプの第五の信号エッジとの少なくとも一つのシーケンスをさらに含み、前記第四の信号エッジと前記第一のタイプのその直接先行する信号エッジとの間の第三の時間期間、または前記第四の信号エッジと前記第五の信号エッジとの間の第四の時間期間は、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長く、前記第四の時間期間または前記第三の時間期間は、前記アイドル・モードを示す前記通信プロトコルの制御シンボルに対応する。

実施例6は、前記出力インターフェース回路が、電源電圧に結合された受信機に当該装置をDC結合するために、接地〔グラウンド〕および伝送リンクに結合するように構成されている、実施例1〜5のいずれかの装置である。さらに、第三の動作モードでは、前記出力インターフェース回路は、受信機を接地から切り離すことによって受信機の電源を切るように構成され、
前記処理回路が無効にされる。

実施例7は、前記出力インターフェース回路が、前記第三の動作モードにおいて前記伝送リンクに高インピーダンスを呈するように構成される実施例6の装置である。

実施例8は、送信されるべきデータ量が第二の閾値を下回る場合に、第二の動作モードから第三の動作モードに変化するように当該装置の前記回路を制御するように構成された制御回路をさらに備える、実施例6または実施例7の装置である。

実施例9は、実施例8の装置であり、前記制御回路は、受信された制御信号が、前記第三の動作モードが有効にされることを示す場合に、第二の動作モードから第三の動作モードに変更するようにのみ当該装置の前記回路を制御するように構成されている。

実施例10は、実施例8または実施例9の装置であり、前記制御回路は、送信されるべきデータ量が第二の閾値を超える場合、または前記制御信号が第三の動作モードが無効にされることを示す場合に、第三の動作モードから第二の動作モードに変更するように当該装置の前記回路を制御するように構成されている。

実施例11は、第三の動作モードから第二の動作モードに変更するとき、前記出力インターフェース回路が、前記受信機をグラウンドに再結合することによって前記受信機をパワーアップするように構成される、実施例10の装置である。

実施例12は、第四の動作モードで当該装置の前記回路を非アクティブ化するように構成された制御回路をさらに備え、前記出力インターフェース回路は、第四の動作モードにおいて前記伝送リンクに高いインピーダンスを呈するように構成された実施例6〜11のいずれかの装置である。

実施例13は、前記制御回路が、送信されるべきデータ量が第三の閾値を超える場合、または受信された制御信号が第四の動作モードが無効にされることを示す場合に、第四の動作モードから第二の動作モードに変更するように当該装置の前記回路を制御するように構成される、実施例12の装置である。

実施例14は、実施例12または実施例13の装置であり、前記制御回路は、送信されるべきデータ量が第三の閾値を下回る場合に、第二の動作モードから第四の動作モードに変更するように当該装置の前記回路を制御するように構成される。

実施例15は、実施例14の装置であり、前記制御回路が、第四の動作モードが有効にされることを前記制御信号が示す場合に、第二の動作モードから第四の動作モードに変更するように当該装置の前記回路を制御するように構成される。

実施例16は、実施例12〜15のいずれかの装置であり、第二の動作モードから第四の動作モードに変更するとき、前記処理回路は、前記第一のタイプの第六の信号エッジ、前記第二のタイプの第七の信号エッジ、および前記第二のタイプの第八の信号エッジのシーケンスを含むように、前記データ信号を生成するように構成される。第六の信号エッジと第七の信号エッジは第五の時間期間によって分離され、第七の信号エッジと第八の信号エッジは第六の時間期間によって分離される。第五の時間期間または第六の時間期間は、通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長く、第六の時間期間または第五の時間期間は、第四の動作モードへの切り替えを示す、前記通信プロトコルの制御シンボルに対応する。

実施例17は、実施例12〜16のいずれかの装置であり、前記伝送リンクは差動伝送リンクである。さらに、第五の動作モードにおいて、前記制御回路は、第一の動作モードにおけるデータ信号よりも低い帯域幅を示す低帯域幅データ信号を生成するように構成された別の処理回路をアクティブ化し、前記出力インターフェース回路をアクティブ化するように構成される。第五の動作モードでは、前記出力インターフェース回路は、所定の時間期間にわたって、所定の信号レベルを、差動伝送リンクの両方の伝送線に出力し、前記所定の信号レベルを差動伝送リンクに出力した後、前記低帯域幅データ信号を伝送リンクに出力するように構成される。

実施例18は実施例17の装置であり、前記別の処理回路は、前記処理回路が第一の動作モードで前記データ信号を生成するために使用するものとは異なる変調方式を使用して前記低帯域幅データ信号を生成するように構成される。

実施例19は、実施例17または実施例18の装置であり、第五の動作モードにおける前記低帯域幅データ信号の帯域幅は、第一の動作モードにおける前記データ信号の帯域幅より少なくとも10倍小さい。

実施例20は、実施例17〜19のいずれかの装置であり、前記制御回路は、送信データ・サイズが第四の閾値を下回る場合に、第四の動作モードから第五の動作モードに変更するように当該装置の前記回路を制御するように構成されている。

実施例21は、実施例17〜20のいずれかの装置であり、前記制御回路は、前記データを送信した後に、第五動作モードから第四動作モードに変更するように当該装置の前記回路を制御するように構成されている。

実施例22は、実施例17〜21のいずれかの装置であり、第五動作モードにおいて、前記出力インターフェース回路は、前記低帯域幅データ信号を出力した後の第二の所定時間期間にわたって、前記差動伝送リンクにグランドを出力するように構成される。

実施例23は、実施例17〜22のいずれかの装置であり、前記出力インターフェース回路が、差動伝送リンクの一方の伝送線に前記低帯域幅データ信号を出力し、差動伝送リンクの他方の伝送線にクロック信号を出力するように構成される。

実施例24は、実施例17〜22のいずれかの装置であり、前記別の処理回路は、第二の低帯域幅データ信号を生成するように構成され、前記第二の低帯域幅データ信号は、前記低帯域幅データ信号に対して反転され、前記出力インターフェース回路は、前記低帯域幅データ信号および前記第二の低帯域幅データ信号を前記差動伝送リンクに出力するように構成される。

実施例25は、実施例17〜24のいずれかの装置であり、第四の動作モードから第二の動作モードを介した第一の動作モードへの変更は、第四の動作モードから第五の動作モードへの変更よりも少なくとも5倍長い時間がかかる。

実施例26は、実施例17〜25のいずれかの装置であり、第五の動作モードにおける当該装置の消費電力は、第一の動作モードにおけるよりも低い。

実施例27は、実施例1〜26のいずれかの装置であり、第一の動作モードにおいて、前記第一の時間期間と前記第二の時間期間の和が10^-7秒未満である。

実施例28は、実施例1〜27のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例29は、実施例1〜28のいずれかの装置であり、第一の動作モードにおいて、前記処理回路は、第二のデータ信号を生成するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例30は、データ信号をデコードするための装置である。データ信号をデコードするための装置は、データ信号を受信するように構成されたインターフェース回路を含む。さらに、データ信号をデコードするための装置は、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を備える。データ信号をデコードするための装置は、さらに、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路を含む。制御回路は、第一のデータおよび第二のデータが通信プロトコルに従ってペイロード・データ・シンボルである場合に第一の動作モードで動作するように当該装置の前記回路を制御し、第一のデータおよび第二のデータが制御シンボル指示子およびアイドル・モードを示す通信プロトコルの制御シンボルである場合に、第二の動作モードで動作するように当該装置の前記回路を制御するように構成されている。

実施例31は、前記復調回路が、前記第一の時間期間または前記第二の時間期間が前記通信プロトコルに定義されたペイロード・データ閾値よりも長い場合に、前記第一のデータまたは前記第二のデータが制御シンボル指示子であることを決定し、前記第一の時間期間または前記第二の時間期間が前記通信プロトコルに定義された所定の期間に対応する場合に、前記第一のデータまたは前記第二のデータが前記アイドル・モードを示す通信プロトコルの制御シンボルであることを決定するように構成されている実施例30の装置である。

実施例32は、実施例30または実施例31の装置であり、前記制御回路は、第二の動作モードにおいては、第一の動作モードにおけるよりも低いレートで動作するように、当該装置の前記回路を制御するように構成される。

実施例33は、実施例30〜32のいずれかの装置であり、前記インターフェース回路は、供給電圧と、当該装置をグラウンドに結合された送信機にDC結合するための差動伝送リンクとに結合され、第三の動作モードでは、前記インターフェース回路は非アクティブ化して、所定の信号レベルを前記差動伝送リンクに出力するように構成される。

実施例34は、実施例33の装置であり、第四の動作モードにおいて、前記インターフェース回路は、該インターフェース回路が前記送信機が前記差動伝送リンクの両方の伝送線を高インピーダンスに駆動することを感知する場合、または前記データ信号が前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第二のタイプの第六の信号エッジのシーケンスを含む場合に、前記差動伝送リンクの一方の伝送線にはグラウンドを出力し、前記差動伝送リンクの別の伝送線には高インピーダンスを呈するように構成される。前記第四の信号エッジおよび前記第五の信号エッジは、第三の時間期間によって分離され、前記第五の信号エッジおよび前記第六の信号エッジは、第四の時間期間によって分離され、前記第三の時間期間または前記第四の時間期間は、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長く、前記第四の時間期間または前記第三の時間期間は、第四の動作モードへの切り替えを示す前記通信プロトコルの制御シンボルに対応する。

実施例35は、実施例33または実施例34の装置であり、インターフェース回路が、所定の時間期間にわたって、差動伝送リンクの両方の伝送線上の所定の信号レベルを感知する場合、前記制御回路は、第五の動作モードで動作するように当該装置の前記回路を制御するように構成される。第五の動作モードでは、前記インターフェース回路は、差動伝送リンクの一方の伝送線から低帯域幅データ信号を受信するように構成され、前記制御回路は、前記低帯域幅データ信号に基づいてデータを決定するように構成された別の処理回路をアクティブ化するように構成される。

実施例36は、前記別の処理回路が、前記データを決定するために、前記復調回路とは異なる復調方式を使用するように構成される実施例35の装置である。

実施例37は、実施例35または実施例36の装置であり、第五の動作モードにおいて、前記インターフェース回路は、前記差動伝送リンクの前記別の伝送線からクロック信号を受信するように構成され、前記別の処理回路は、前記クロック信号に基づいて前記データを決定するようにさらに構成される。

実施例38は、実施例35または実施例36の装置であり、第五の動作モードにおいて、前記制御回路は、クロック信号を生成するように構成されたクロック生成回路をアクティブ化するように構成され、前記別の処理回路は、前記クロック信号に基づいて前記データを決定するようにさらに構成される。

実施例39は、前記クロック生成回路が、前記低帯域幅データ信号に基づいて前記クロック信号を生成するように構成されている実施例38の装置である。

実施例40は、実施例35または実施例36の装置であり第五の動作モードにおいて、前記インターフェース回路は、前記差動伝送リンクの前記別の伝送線から第二の低帯域幅データ信号を受信するように構成され、前記第二の低帯域幅データ信号は、前記低帯域幅データ信号に対して反転され、前記別の処理回路は、前記第二の低帯域幅データ信号に基づいて前記データを決定するようにさらに構成される。

実施例41は、実施例35〜40のいずれかの装置であり、第五の動作モードにおける前記低帯域幅データ信号の帯域幅は、第一の動作モードにおける前記データ信号の帯域幅より少なくとも10倍低い。

実施例42は、実施例35〜41のいずれかの装置であり、第五の動作モードにおける当該装置の消費電力は、第一の動作モードにおけるよりも低い。

実施例43は、実施例35〜42のいずれかの装置であり、第五の動作モードにおいて、前記制御回路は、前記差動伝送リンクの伝送線間の成端を非アクティブ化するように構成される。

実施例44は、実施例30〜43のいずれかの装置であり、前記第一の動作モードにおいて、前記インターフェース回路は、第二のデータ信号を受信するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転され、前記処理回路は、前記第二のデータ信号にさらに基づいて、前記第一の信号エッジ、前記第二の信号エッジ、および前記第三の信号エッジを決定するようにさらに構成される。

実施例45は、実施例30〜44のいずれかの装置であり、前記第一のデータおよび前記第二のデータが通信プロトコルに従ったペイロード・データ・シンボルである場合、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。

実施例46は、実施例30〜45のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。
〔実施例１１６〕

図16a〜図16hに関連して上述された例は、以下のように要約されうる。

実施例1は、データ信号を生成するための装置である。前記データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路を備え、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは第二の時間期間によって分離される。第一の動作モードでは、前記処理回路は、送信されるべきデータに基づいて第一の複数の時間期間から第一の時間期間および第二の時間期間を選択するように構成され、前記第一の複数の時間期間は、第一のオフセット時間によって互いにオフセットされる。第二の動作モードでは、前記処理回路は、送信されるべきデータに基づいて第二の複数の時間期間から前記第一の時間期間および前記第二の時間期間を選択するように構成され、前記第二の複数の時間期間は、前記第一のオフセット時間より大きい少なくとも一つの第二のオフセット時間だけ互いからオフセットされる。前記データ信号を生成するための装置は、前記データ信号を出力するように構成された出力インターフェース回路をさらに備える。

実施例2は、実施例1の装置であり、前記第二のオフセット時間は、前記第一のオフセット時間の少なくとも2倍である。

実施例3は、実施例1または実施例2の装置であり、前記第二の複数の時間期間は、前記第一の複数の時間期間よりも少ない時間期間を含む。

実施例4は、実施例1〜3のいずれかの装置であり、前記第二の複数の時間期間は、二つの時間期間を含み、前記第二の動作モードにおいて、前記第一の時間期間は、送信されるデータの二進法表現の第一の数字に対応し、前記第二の時間期間は、送信されるデータの二進法表現の第二の数字に対応する。

実施例5は、実施例1〜3のいずれかの装置であり、前記第二の複数の時間期間は、三つの時間期間を含む。さらに、第二の動作モードでは、前記処理回路は、送信されるべきデータを三進法表現に変換するようにさらに構成され、前記第一の時間期間は、送信されるべきデータの三進法表現の第一の数字に対応し、前記第二の時間期間は、送信されるべきデータの三進法表現の第二の数字に対応する。

実施例6は、実施例1〜5のいずれかの装置であり、前記第一の複数の時間期間は、少なくとも6つの時間期間を含む。

実施例7は、実施例1〜6のいずれかの装置であり、前記第二動作モードにおいて、前記処理回路は、送信されるべきデータの少なくとも一つのビットを所定の回数、複製し、前記ビットおよび該ビットの前記所定数の複製に基づいて前記データ信号を生成するように構成される。

実施例8は、前記所定の回数が3回以上である実施例7の装置である。

実施例9は、実施例1〜8のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例10は、実施例1〜9のいずれかの装置であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例11は、実施例1〜10のいずれかの装置であり、前記処理回路は、第二のデータ信号を生成するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例12は、実施例1〜11のいずれかの装置であり、前記処理回路は、前記データ信号を生成するように構成されたデジタル‐時間変換器を備える。

実施例13は、データ信号を生成するための装置である。前記データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路を含み、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む。第一の動作モードでは、第一の信号エッジと第二の信号エッジは、第一の量の第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジと第三の信号エッジは、前記第一の量の第二のデータに対応する第二の時間期間だけ分離される。第二の動作モードでは、第一の信号エッジと第二の信号エッジは、より小さい第二の量の第三のデータに対応する第三の時間期間だけ分離され、第二の信号エッジと第三の信号エッジは、前記第二の量の第四のデータに対応する第四の時間期間だけ分離される。前記データ信号を生成するための装置は、前記データ信号を出力するように構成された出力インターフェース回路をさらに備える。

実施例14は、前記処理回路が、前記第一の時間期間および前記第二の時間期間を第一の複数の時間期間から選択するステップであって、前記第一の複数の時間期間は、第一のオフセット時間だけ互いからオフセットされる、ステップと、前記第三の時間期間および前記第四の時間期間を第二の複数の時間期間から選択するステップとを実行ように構成される実施例13の装置である。前記第二の複数の時間期間は、前記第一のオフセット時間より大きい少なくとも第二のオフセット時間だけ互いからオフセットされる。

実施例15は、前記第二のオフセット時間が前記第一のオフセット時間の少なくとも2倍である実施例14の装置である。

実施例16は、実施例14または実施例15の装置であり、前記第二の複数の時間期間は、前記第一の複数の時間期間よりも少数の時間期間を含む。

実施例17は、実施例14〜16のいずれかの装置であり、前記第二の複数の時間期間は、二つの時間期間を含み、前記第三のデータは、送信されるデータの二進法表現の第一の数字であり、前記第四のデータは、送信されるデータの二進法表現の第二の数字である。

実施例18は、実施例14〜16のいずれかの装置であり、前記第二の複数の時間期間は、三つの時間期間を含む。さらに、前記処理回路は、送信されるべきデータを三進法表現に変換するように構成され、前記第三のデータは、送信されるべきデータの三進法表現の第一の数字であり、前記第四のデータは、送信されるべきデータの三進法表現の第二の数字である。

実施例19は、実施例17または実施例18の装置であり、第二の動作モードでは、前記処理回路は、送信されるべきデータの少なくとも一つのビットを所定の回数、複製し、前記ビットおよび該ビットの前記所定数の複製に基づいて前記データ信号を生成するように構成される。

実施例20は、前記所定の回数が3回以上である実施例19の装置である。

実施例21は、実施例14〜20のいずれかの装置であり、前記第一の複数の時間期間は、少なくとも6つの期間を含む。

実施例22は、実施例14〜21のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例23は、実施例14〜22のいずれかの装置であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例24は、実施例14〜23のいずれかの装置であり、前記処理回路は、さらに、第二のデータ信号を生成するように構成され、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例25は、実施例14〜24のいずれかの装置であり、前記処理回路は、前記データ信号を生成するように構成されたデジタル‐時間変換器を含む。

実施例26は、データ信号をデコードするための装置である。前記データ信号をデコードするための装置は、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を含む。さらに、前記データ信号をデコードするための装置は、第一動作モードにおいて、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路を備える。第二の動作モードでは、前記復調回路は、前記第一の時間期間に最も近い、複数の参照時間期間のうちの第一の参照時間期間と、前記第二の時間期間に最も近い、前記複数の参照時間期間のうちの第二参照時間期間とを決定するように構成される。前記復調回路は、さらに、前記第一の参照時間期間に基づいて第三のデータを決定し、前記第二の参照時間期間に基づいて第四のデータを決定するように構成される。

実施例27は、実施例26の装置であって、前記第三のデータは、データの三進法表現の第一の数字に対応し、前記第四のデータは、前記データの三進法表現の第二の数字に対応し、前記復調回路は、前記第三のデータおよび前記第四のデータに基づいて、前記データの二進法表現を生成するように構成される。

実施例28は、実施例26または実施例27の装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例29は、実施例26〜28のいずれかの装置であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例30は、前記処理回路が時間‐デジタル変換器である、実施例26〜29のいずれかの装置である。

実施例31は、実施例26〜30のいずれかの装置であり、前記処理回路は、第二のデータ信号を受信するステップであって、前記第二のデータ信号は、前記データ信号に対して反転されている、ステップと、前記第一の信号エッジ、前記第二の信号エッジ、および前記第三の信号エッジを、前記第二のデータ信号にさらに基づいて決定するステップとを実行するようにさらに構成される。

実施例32は、データ信号を生成するための方法である。本方法は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むデータ信号を生成することを含み、第一の信号エッジおよび第二の信号エッジは第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは第二の時間期間によって分離される。第一の動作モードでは、前記データ信号を生成することは、送信されるべきデータに基づいて第一の複数の時間期間から前記第一の時間期間および前記第二の時間期間を選択することを含み、前記第一の複数の時間期間は、第一のオフセット時間によって互いにオフセットされる。第二の動作モードでは、前記データ信号を生成することは、送信されるべきデータに基づいて第二の複数の時間期間から前記第一の時間期間および前記第二の時間期間を選択することを含み、前記第二の複数の時間期間は、前記第一のオフセット時間よりも大きい少なくとも一つの第二のオフセット時間によって互いにオフセットされる。本方法は、さらに、前記データ信号を出力することを含む。

実施例33は、第二のオフセット時間が第一のオフセット時間の少なくとも2倍である、実施例32の方法である。

実施例34は、実施例32または実施例33の方法であり、前記第二の複数の時間期間は、前記第一の複数の時間期間よりも少ない時間期間を含む。

実施例35は、実施例32〜34のいずれかの方法であり、前記第二の複数の時間期間は、二つの時間期間を含み、第二の動作モードにおいて、前記第一の時間期間は、送信されるデータの二進法表現の第一の数字に対応し、前記第二の時間期間は、送信されるデータの二進法表現の第二の数字に対応する。

実施例36は、実施例32〜35のいずれかの方法であり、前記第二の複数の時間期間は、三つの時間期間を含む。さらに、本方法は、送信されるべきデータを三進法表現に変換することを含み、前記第一の時間期間は、送信されるべきデータの三進法表現の第一の数字に対応し、前記第二の時間期間は、送信されるべきデータの三進法表現の第二の数字に対応する。

実施例37は、実施例32〜36のいずれかの方法であり、第二の動作モードにおいて、当該方法は、送信されるデータの少なくとも一つのビットを所定の回数複製することをさらに含み、前記データ信号の生成は、前記ビットおよび該ビットの前記所定数の複製に基づく。

実施例38は、実施例32〜37のいずれかの方法であり、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。

実施例39は、データ信号を生成する方法である。本方法は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むデータ信号を生成することを含む。第一の動作モードでは、第一の信号エッジと第二の信号エッジは、第一の量の第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジと第三の信号エッジは、前記第一の量の第二のデータに対応する第二の時間期間だけ分離される。第二の動作モードでは、第一の信号エッジと第二の信号エッジは、より小さい第二の量の第三のデータに対応する第三の時間期間だけ分離され、第二の信号エッジと第三の信号エッジは、前記第二の量の第四のデータに対応する第四の時間期間だけ分離される。この方法は、さらに、前記データ信号を出力するステップを含む。

実施例40は、実施例39の方法であり、前記データ信号を生成することは、第一の複数の時間期間から前記第一の時間期間および前記第二の時間期間を選択するステップであって、前記第一の複数の時間期間は、第一のオフセット時間だけ互いにオフセットされている、ステップと、前記第三の時間期間および前記第四の時間期間を、第二の複数の時間期間から選択するステップであって、前記第二の複数の時間期間は、前記第一のオフセット時間より大きい少なくとも一つの第二のオフセット時間だけ互いにオフセットされている、ステップとを含む。

実施例41は、実施例39または実施例40の方法であり、前記第二の複数の時間期間は、前記第一の複数の時間期間よりも少数の時間期間を含む。

実施例42は、実施例39〜41のいずれかの方法であり、前記第二の複数の時間期間は、二つの時間期間を含み、前記第三のデータは、送信されるデータの二進法表現の第一の数字であり、前記第四のデータは、送信されるデータの二進法表現の第二の数字である。

実施例43は、実施例39〜41のいずれかの方法であり、前記第二の複数の時間期間は、三つの時間期間を含む。さらに、本方法は、送信されるべきデータを三進法表現に変換することを含み、前記第三のデータは、送信されるべきデータの三進法表現の第一の数字であり、前記第四のデータは、送信されるべきデータの三進法表現の第二の数字である。

実施例44は、実施例42または実施例43の方法であり、第二の動作モードにおいて、本方法は、送信されるべきデータの少なくとも一つのビットを所定の回数複製することをさらに含み、前記データ信号を生成することは、前記ビットおよび該ビットの前記所定数の複製に基づく。

実施例45は、実施例39〜44のいずれかの方法であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例46は、データ信号をデコードするための方法である。この方法は、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定することを含む。さらに、本方法は、第一の動作モードにおいて、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定することを含む。本方法は、さらに、第一の動作モードにおいて、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定することを含む。本方法は、第二の動作モードにおいて、前記第一の時間期間に最も近い、複数の参照時間期間のうちの第一の参照時間期間と、前記第二の時間期間に最も近い、前記複数の参照時間期間のうちの第二の参照時間期間とを決定することをさらに含む。さらに、本方法は、前記第一の参照時間期間に基づいて第三のデータを決定し、前記第二の参照時間期間に基づいて第四のデータを決定することを含む。

実施例47は、実施例46の方法であり、前記第三のデータは、データの三進法表現の第一の数字に対応し、前記第四のデータは、前記データの三進法表現の第二の数字に対応し、本方法は、前記第三のデータおよび前記第四のデータに基づいて、前記データの二進法表現を生成することをさらに含む。

実施例48は、実施例46または実施例47の方法であり、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。
〔実施例１１７〕

図17a〜図17cに関連して上述した例は、以下のように要約されうる。

実施例1は通信装置である。当該通信装置は、伝送リンクに結合し、別の通信装置から伝送リンクを介して前記別の通信装置の通信能力を示す第一のデータを受信するように構成されたインターフェース回路を含む。さらに、当該通信装置は、前記第一のデータから、前記別の通信装置が伝送リンク特徴付けをサポートしているかどうかを判断し、前記別の通信装置が伝送リンク特徴付けをサポートしている場合に、所定の試験信号を生成するように構成された処理回路を備える。前記インターフェース回路は、前記試験信号を前記伝送リンクに出力するように構成される。

実施例2は、前記インターフェース回路が、前記別の通信装置から前記伝送リンクの少なくとも一つの特性を示す第二のデータを受信するようにさらに構成され、前記第二のデータは、前記試験信号に基づく、実施例1の通信装置である。

実施例3は、前記処理回路が、前記第一のデータおよび前記第二のデータに基づいて前記伝送リンクを介して前記別の通信装置とデータを交換するための少なくとも一つの通信パラメータを決定するようにさらに構成される、実施例2の通信装置である。

実施例4は、前記処理回路が、当該通信装置の通信能力を示す第三のデータに基づいて前記少なくとも一つの通信パラメータを決定するようにさらに構成される、実施例3の通信装置である。

実施例5は、実施例3または実施例4の通信装置であり、前記インターフェース回路は、前記少なくとも一つの通信パラメータを示す情報信号を前記伝送リンクに出力するように構成される。

実施例6は、実施例3〜5のいずれかの通信装置であり、前記少なくとも一つの通信パラメータを決定した後、前記処理回路は、前記少なくとも一つの通信パラメータを考慮に入れてデータ信号を生成するようにさらに構成される。前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、送信されるべき第四のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第五のデータに対応する第二の時間期間だけ分離される。さらに、インターフェース回路は、データ信号を伝送リンクに出力するように構成される。

実施例7は、第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジである、実施例6の通信装置である。

実施例8は、実施例6または実施例7の通信装置であり、前記第一の時間期間および前記第二の時間期間の和が10^-7秒未満である。

実施例9は、実施例6〜8のいずれかの通信装置であり、前記処理回路は、第二のデータ信号を生成するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例10は、実施例6〜9のいずれかの通信装置であり、前記第四のデータは第一のペイロード・データ・シンボルであり、前記第五のデータは通信プロトコルに従って送信される第二のペイロード・データ・シンボルである。

実施例11は、実施例6〜10のいずれかの通信装置であり、前記処理回路は、前記第一のデータを含む受信能力情報信号よりも高いデータレートを示すように、前記データ信号を生成するようにさらに構成されている。

実施例12は、前記処理回路が、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを、前記別の通信装置から受信された、前記第一のデータを含む能力情報信号において決定するようにさらに構成されている、実施例1〜11のいずれかの通信装置である。さらに、当該通信装置は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に最も近い、複数の参照時間期間のうちの第一の参照時間期間を決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に最も近い、前記複数の参照時間期間のうちの第二の参照時間期間を決定し、第一の参照時間期間に基づいて第一のデータの第一の部分を決定し、第二の参照時間期間に基づいて第一のデータの第二の部分を決定するように構成された復調回路を備える。

実施例13は、実施例1〜12のいずれかの通信装置であり、前記第一のデータは、前記別の通信装置によってサポートされる最大のデータレート、前記別の通信装置によってサポートされる電力モード、前記別の通信装置によってサポートされる最大の信号振幅、および当該通信装置と通信するための前記別の通信装置によってサポートされる最大の伝送リンク数のうちの少なくとも一つを示す。

実施例14は、実施例1〜13のいずれかの通信装置であり、前記試験信号は、所定の周波数範囲内の可変周波数を示す。

実施例15は、実施例1〜14のいずれかの通信装置であり、前記インターフェース回路は、ポーリング信号を前記伝送リンクに出力するようにさらに構成されており、該ポーリング信号は、前記別の通信装置に、その通信能力に関する情報を当該装置に送信させる要求を含む。

実施例16は通信装置である。当該通信装置は、伝送リンクに結合し、当該通信装置の通信能力を示す第一のデータを前記伝送リンクを介して別の通信装置に送信するように構成されたインターフェース回路を備え、前記第一のデータは、当該通信装置が伝送リンク特徴付けをサポートすることをさらに示す。前記インターフェース回路はさらに、前記第一のデータの送信に応答して、前記伝送リンクを介して前記別の通信装置から所定の試験信号を受信するように構成される。さらに、当該通信装置は、試験信号に基づいて伝送リンクの少なくとも一つの特性を決定するように構成された処理回路を備える。

実施例17は、実施例16の通信装置であり、前記インターフェース回路は、前記伝送リンクの前記少なくとも一つの特性を示す第二のデータを前記別の通信装置に送信するようにさらに構成される。

実施例18は、実施例17に記載の通信装置であり、前記入力インターフェース回路は、前記別の通信装置から、前記伝送リンクを介して前記別の通信装置とデータを交換するための少なくとも一つの通信パラメータを示す情報信号を受信するようにさらに構成され、前記少なくとも一つの通信パラメータは、前記第一のデータおよび前記第二のデータに基づく。

実施例19は、実施例16ないし18のいずれかの通信装置であり、前記インターフェース回路は、前記伝送リンクを介してポーリング信号を受信するようにさらに構成され、前記ポーリング信号は、当該装置に、その通信能力に関する情報を前記別の通信装置に送信させるための要求を含み、前記出力インターフェース回路は、前記ポーリング信号の受信に応答して前記第一のデータを出力するように構成される。

実施例20は、実施例16〜19のいずれかの通信装置であり、前記情報信号を受信した後、前記インターフェース回路は、前記伝送リンクを介して、前記別の通信装置からデータ信号を受信するように構成されている。さらに、前記処理回路は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、およびデータ信号における第一のタイプの第三の信号エッジのシーケンスを決定するように構成される。当該通信装置は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第三のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第四のデータを決定するように構成された復調回路をさらに備える。

実施例21は、実施例20の通信装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例22は、実施例20または実施例21の通信装置であり、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。

実施例23は、実施例20〜22のいずれかの通信装置であり、前記インターフェース回路は、第二のデータ信号を受信するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転されており、前記処理回路は、前記第二のデータ信号にさらに基づいて、前記第一の信号エッジ、前記第二の信号エッジ、および前記第三の信号エッジを決定するようにさらに構成される。

実施例24は、実施例20〜23のいずれかの通信装置であり、前記処理回路は、前記第一のデータを含む能力情報信号を生成するように構成され、前記能力情報信号は、前記データ信号よりも低いデータレートを示す。

実施例25は、実施例24の通信装置であり、前記能力情報信号が、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを含み、第四の信号エッジと第五の信号エッジは前記第一のデータの第一の部分に対応する第三の時間期間によって分離され、第五の信号エッジと第六の信号エッジは前記第一のデータの第二の部分に対応する第四の時間期間によって分離され、前記第一の時間期間と前記第二の時間期間とは、第一のオフセット時間によって互いにオフセットされる。前記処理回路は、複数の時間期間から前記第三の時間期間および前記第四の時間期間を選択するように構成され、前記複数の時間期間は、前記第一のオフセット時間よりも大きい少なくとも一つの第二のオフセット時間だけ互いにオフセットされる。

実施例26は、実施例16〜25のいずれかの通信装置であり、前記第一のデータは、当該通信装置によってサポートされる最大データレート、当該通信装置によってサポートされる電力モード、当該通信装置によってサポートされる最大信号振幅、および前記別の通信装置と通信するために当該通信装置によってサポートされる最大の伝送リンク数のうちの少なくとも一つを示す。

実施例27は、通信装置の通信方法である。当該方法は、伝送リンクに結合することと、別の通信装置から、伝送リンクを介して、前記別の通信装置の通信能力を示す第一のデータを受信することとを含む。さらに、当該方法は、第一のデータから、前記別の通信装置が伝送リンク特徴付けをサポートしているかどうかを判断することと、前記別の通信装置が伝送リンク特徴付けをサポートしている場合に、所定の試験信号を生成することとを含む。当該方法はさらに、前記試験信号を前記伝送リンクに出力することをさらに含む。

実施例28は、さらに、前記別の通信装置から伝送リンクの少なくとも一つの特性を示す第二のデータを受信するステップを含み、前記第二のデータは前記試験信号に基づく、実施例27の方法である。

実施例29は、前記第一のデータおよび前記第二のデータに基づいて前記伝送リンクを介して前記別の通信装置とデータを交換するための少なくとも一つの通信パラメータを決定することをさらに含む、実施例28の方法である。

実施例30は、前記少なくとも一つの通信パラメータを決定することが、当該通信装置の通信能力を示す第三のデータにさらに基づいている実施例29の方法である。

実施例31は、前記少なくとも一つの通信パラメータを示す情報信号を前記伝送リンクに出力することをさらに含む、実施例29または実施例30の方法である。

実施例32は、実施例29〜31のいずれかの方法であり、前記少なくとも一つの通信パラメータを決定した後に、当該方法は、前記少なくとも一つの通信パラメータを考慮に入れてデータ信号を生成することをさらに含み、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信されるべき第四のデータに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信されるべき第五のデータに対応する第二の時間期間によって分離される。さらに、当該方法は、データ信号を伝送リンクに出力することを含む。

実施例33は、実施例32の方法であり、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。

実施例34は、実施例32または実施例33の方法であり、前記データ信号は、前記第一のデータを含む受信された能力情報信号よりも高いデータレートを示すように生成される。

実施例35は、実施例27〜34のいずれかの方法であり、前記第一のデータを受信することは、前記第一のデータを含む能力情報信号において、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを決定することを含む。さらに、前記第一のデータを受信することは、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に最も近い、複数の参照時間期間のうちの第一の参照時間期間を決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に最も近い、前記複数の参照時間期間のうちの第二の参照時間期間を決定することを含む。前記第一のデータを受信することは、前記第一の参照時間期間に基づいて前記第一のデータの第一の部分を、前記第二の参照時間期間に基づいて前記第一のデータの第二の部分を決定することをさらに含む。

実施例36は、実施例27〜35のいずれかの方法であり、前記試験信号は、所定の周波数範囲内の可変周波数を含む。

実施例37は、実施例27〜36のいずれかの方法であり、前記伝送リンクにポーリング信号を出力することをさらに含み、前記ポーリング信号は、前記別の通信装置に、その通信能力に関する情報を当該通信装置に送信させる要求を含む。

実施例38は、通信装置のための通信方法である。当該方法は、伝送リンクに結合することと、当該通信装置の通信能力を示す第一のデータを、前記伝送リンクを介して別の通信装置に送信することとを含み、前記第一のデータは、さらに、伝送リンク特徴付けがサポートされていることを示す。さらに、当該方法は、前記伝送リンクを介して前記別の通信装置から所定の試験信号を受信し、前記試験信号に基づいて前記伝送リンクの少なくとも一つの特性を決定することを含む。

実施例39は、前記伝送リンクの少なくとも一つの特性を示す第二のデータを前記別の通信装置に送信することをさらに含む、実施例38の方法である。

実施例40は、前記別の通信装置から、前記伝送リンクを介して前記別の通信装置とデータを交換するための少なくとも一つの通信パラメータを示す情報信号を受信することをさらに含み、前記少なくとも一つの通信パラメータは、前記第一のデータおよび前記第二のデータに基づく、実施例39に記載の方法である。

実施例41は、さらに、自身の通信能力に関する情報を前記別の通信装置に送信させる要求を含むポーリング信号を前記伝送リンクを介して受信し、該ポーリング信号の受信に応答して前記第一のデータを出力することを含む、実施例38〜40のいずれかの方法である。

実施例42は、実施例38〜41のいずれかの方法であり、前記情報信号を受信した後、当該方法はさらに、前記伝送リンクを介して前記別の通信装置からデータ信号を受信するステップと、前記データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを決定するステップとを含む。当該方法はさらに、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第三のデータを決定するステップと、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第四のデータを決定するステップとを含む。

実施例43は、実施例42の方法であり、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。

実施例44は、さらに、前記第一のデータを含む能力情報信号を生成するステップを含み、前記能力情報信号は、前記データ信号よりも低いデータレートを示す、実施例42または実施例43の方法である。

実施例45は、前記能力情報信号が、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを含み、前記第四の信号エッジおよび前記第五の信号エッジは、前記第一のデータの第一の部分に対応する第三の時間期間によって分離され、前記第五の信号エッジおよび前記第六の信号エッジは、前記第一のデータの第二の部分に対応する第四の時間期間によって分離される、実施例44の方法である。第一の時間期間と第二の時間期間は、第一のオフセット時間だけ互いにオフセットされる。さらに、前記能力情報信号を生成するステップは、複数の時間期間から前記第三の時間期間および前記第四の時間期間を選択することを含み、前記複数の時間期間は、前記第一のオフセット時間よりも大きい少なくとも一つの第二のオフセット時間だけ互いにオフセットされる。
〔実施例１１８〕

図18a〜18gに関連して上述した例は、以下のように要約されうる。

実施例1は、データ信号を生成するための装置である。前記データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路と、前記データ信号を出力するように構成された出力インターフェース回路とを含む。第一の動作モードにおいて、前記処理回路は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように前記データ信号を生成するように構成され、第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。第二の動作モードでは、前記処理回路は、パルス振幅変調を使用して、第一のデータおよび第二のデータに基づいて前記データ信号を生成するように構成される。

実施例2は、実施例1の装置であり、第二の動作モードでは、前記処理回路は、二つの可能な信号レベルを有するパルス振幅変調を用いて前記データ信号を生成するように構成される。

実施例3は、実施例1または実施例2の装置であり、第二の動作モードでは、前記処理回路は、非ゼロ復帰パルス振幅変調を用いて前記データ信号を生成するように構成される。

実施例4は、実施例1〜3のいずれかの装置であり、第二の動作モードでは、前記処理回路は、クロック信号を生成するようにさらに構成され、前記出力インターフェース回路は、前記クロック信号と前記データ信号とを同時に出力するように構成される。

実施例5は、実施例1〜4のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例6は、実施例1〜5のいずれかの装置であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例7は、実施例1〜6のいずれかの装置であり、第一の動作モードでは、前記処理回路は、第二データ信号を生成するようにさらに構成され、前記第二データ信号は、前記データ信号に対して反転される。

実施例8は、実施例1〜7のいずれかの装置であり、前記処理回路は、前記データ信号を生成するように構成されたデジタル‐時間変換器を含む。

実施例9は、実施例1〜8のいずれかの装置であり、第二の動作モードにおいて、前記デジタル‐時間変換器は、入力発振信号を周波数分割することによって前記データ信号を生成するように構成されている。

実施例10は、実施例1〜9のいずれかの装置であり、受信された制御信号に基づいて第二の動作モードで動作するように前記処理回路を制御するように構成された制御回路をさらに備える。

実施例11は、データ信号をデコードするための装置である。データ信号をデコードするための装置は、第一の動作モードにおいて、前記データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を含む。さらに、データ信号をデコードするための装置は、第一の動作モードにおいて、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路を備える。第二の動作モードでは、前記処理回路は、複数の相続く時間インスタンスにおける前記データ信号の信号レベルのシーケンスを決定するように構成される。さらに、第二の動作モードでは、前記復調回路は、信号レベルの前記シーケンスに基づいて、前記第一データおよび前記第二データを決定するように構成される。

実施例12は、前記複数の相続く時間インスタンスが、一定のオフセット時間だけ互いにオフセットされる、実施例11の装置である。

実施例13は、実施例11または実施例12の装置であり、前記複数の相続く時間インスタンスがクロック信号に基づいている。

実施例14は、実施例13の装置であり、第二の動作モードにおいて、前記処理回路は、前記クロック信号および前記データ信号を同時に送信機から受信するように構成される。

実施例15は、実施例13の装置であり、前記データ信号に基づいて前記クロック信号を生成するように構成されたクロック回復回路をさらに備える。

実施例16は、前記クロック回復回路が位相ロックループである実施例15の装置である。

実施例17は、実施例10〜16のいずれかの装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例18は、実施例11〜17のいずれかの装置であり、前記第一の時間期間と前記第四の時間期間の和は10^-7秒未満である。

実施例19は、実施例11〜18のいずれかの装置であり、前記処理回路は、前記データ信号における前記第一の信号エッジ、前記第二の信号エッジ、および前記第三の信号エッジのシーケンスを決定するように構成された時間‐デジタル変換器を備える。

実施例20は、実施例11〜19のいずれかの装置であり、第一の動作モードにおいて、前記処理回路は、第二のデータ信号を受信するステップであって、前記第二のデータ信号は、前記データ信号に対して反転されている、ステップと、前記第二のデータ信号にさらに基づいて、前記第一の信号エッジ、前記第二の信号エッジ、および前記第三の信号エッジを決定するステップとを実行するようにさらに構成される。

実施例21は、受信された制御信号に基づいて第二の動作モードで動作するように前記処理回路および前記復調回路を制御するように構成された制御回路をさらに備える、実施例11〜20のいずれかの装置である。

実施例22は、データ信号を生成するための方法である。本方法は、第一の動作モードにおいて、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むデータ信号を生成することを含み、第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される。さらに、本方法は、第二の動作モードでは、パルス振幅変調を用いて、前記第一のデータおよび前記第二のデータに基づいて前記データ信号を生成することを含む。この方法は、さらに、前記データ信号を出力することを含む。

実施例23は、第二の動作モードにおいて、前記データ信号を生成することが、二つの可能な信号レベルを有するパルス振幅変調を用いて前記データ信号を生成することを含む、実施例22の方法である。

実施例24は、実施例22または実施例23の装置であり、第二の動作モードにおいて、前記データ信号を生成することが、非ゼロ復帰パルス振幅変調を用いて前記データ信号を生成することを含む。

実施例25は、実施例22〜24のいずれかの方法であり、この方法は、さらに、第二の動作モードにおいて、クロック信号を生成し、前記クロック信号および前記データ信号を同時に出力することを含む。

実施例26は、実施例22〜25のいずれかの方法であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例27は、実施例22〜26のいずれかの方法であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例28は、実施例22〜27のいずれかの方法であり、第一の動作モードにおいて、当該方法は、第二のデータ信号を生成することをさらに含み、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例29は、データ信号をデコードするための方法である。この方法は、第一の動作モードにおいて、データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定することを含む。さらに、本方法は、第一の動作モードにおいて、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定することと、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定することとを含む。この方法は、さらに、第二の動作モードにおいて、複数の相続く時間インスタンスにおける前記データ信号の信号レベルのシーケンスを決定することを含む。さらに、本方法は、第二の動作モードにおいて、信号レベルの前記シーケンスに基づいて前記第一のデータおよび前記第二のデータを決定することを含む。

実施例30は、前記複数の相続く時間インスタンスが、一定のオフセット時間だけ互いにオフセットされる、実施例29の方法である。

実施例31は、実施例29または実施例30の方法であり、前記複数の相続く時間インスタンスはクロック信号に基づいている。

実施例32は、実施例31の方法であり、当該方法は、さらに、第二の動作モードにおいて、前記クロック信号および前記データ信号を同時に送信機から受信することを含む。

実施例33は、実施例31の方法であり、当該方法は、さらに、前記データ信号に基づいて前記クロック信号を生成することを含む。

実施例34は、実施例29〜33のいずれかの方法であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例35は、実施例29〜34のいずれかの方法であり、前記第一の時間期間と前記第四の時間期間の和は10^-7秒未満である。

実施例36は、実施例29〜35のいずれかの方法であり、この方法は、さらに、第一の動作モードにおいて、第二のデータ信号を受信することであって、前記第二のデータ信号は、前記データ信号に対して反転されている、ことと、前記第一の信号エッジ、前記第二の信号エッジ、および前記第三の信号エッジを、前記第二のデータ信号にさらに基づいて決定することとを含む。
〔実施例１１９〕

図19に関連して上述された実施例は、以下のように要約されうる。

実施例1は、データ信号を生成するための装置である。データ信号を生成するための装置は、少なくとも第一の動作モードにおいて前記データ信号を生成するように構成された処理回路と、当該装置の回路の安定性をモニタリングするように構成されたモニタリング回路とを含む。当該装置の回路の少なくとも一部が非アクティブ化された第二の動作モードから第一の動作モードに変更するとき、前記処理回路は、前記モニタリング回路が当該装置の回路が安定して動作すると判断するまで、第一の量のそれぞれのデータ部分に基づいて、前記データ信号の直接相続く信号エッジ間の時間期間を初期に調整するように構成される。さらに、前記処理回路は、前記モニタリング回路が当該装置の回路が安定して動作すると判断した後に、より大きな第二の量のそれぞれのデータ部分に基づいて、前記データ信号の直接相続く信号エッジ間の時間期間を調整するように構成される。

実施例2は、実施例1の装置であり、前記処理回路は、当該装置の回路が安定して動作すると前記モニタリング回路が判断するまで、前記データ信号の直接相続く信号エッジ間の前記期間を、第一の複数の時間期間の諸時間期間に調整するように構成され、前記第一の複数の時間期間は、第一のオフセット時間だけ互いにオフセットされる。さらに、前記処理回路は、前記モニタリング回路が当該装置の回路が安定して動作すると判断した後、前記データ信号の直接相続く信号エッジ間の時間期間を、第二の複数の時間期間の諸時間期間に調整するように構成され、前記第二の複数の時間期間は、前記第一のオフセット時間よりも小さい第二のオフセット時間だけ互いにオフセットされる。

実施例3は、第一のオフセット時間が第二のオフセット時間の少なくとも3倍である実施例2の装置である。

実施例4は、実施例2または実施例3の装置であり、前記第一の複数の時間期間は、前記第二の複数の時間期間よりも少数の時間期間を含む。

実施例5は、実施例2〜4のいずれかの装置であり、前記第二の複数の時間期間は、少なくとも6つの時間期間を含む。

実施例6は、実施例1〜5のいずれかの装置であり、当該装置は、発振信号を生成するように構成された位相ロックループをさらに含み、前記処理回路は、前記発振信号を使用して前記データ信号を生成するように構成され、前記位相ロックループは、前記第二の動作モードから前記第一の動作モードに切り替わるときにアクティブ化され、前記モニタリング回路は、前記位相ロックループがロックされた場合にのみ、当該装置の前記回路が安定して動作すると判断するように構成されている。

実施例7は、実施例1〜6のいずれかの装置であり、第二の動作モードは省電力モードである。

実施例8は、実施例1〜7のいずれかの装置であり、前記モニタリング回路が当該装置の回路が安定していると判断した後、前記処理回路は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むように前記データ信号を生成するように構成され、第一の信号エッジと第二の信号エッジとの間の第一の時間期間は前記第二の量の第一のデータ部分に対応し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間は前記第二の量の第二のデータ部分に対応する。

実施例9は、実施例8の装置であり、前記第一のタイプが立上がりエッジであり、前記第二のタイプが立下がりエッジである、または、前記第二のタイプが立上がりエッジであり、前記第一のタイプが立下がりエッジである。

実施例10は、実施例8または実施例9の装置であり、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。

実施例11は、実施例1〜10のいずれかの装置であり、前記処理回路は、第二のデータ信号を生成するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例12は、実施例1〜11のいずれかの装置であり、前記処理回路は、前記データ信号を生成するように構成されたデジタル‐時間変換器を備える。

実施例13は、データ信号を生成するための装置である。データ信号を生成するための装置は、少なくとも第一の動作モードにおいて前記データ信号を生成するように構成された処理回路と、当該装置の回路の安定性をモニタリングするように構成されたモニタリング回路とを含む。当該装置の前記回路の少なくとも一部が非アクティブ化される第二の動作モードから前記第一の動作モードに変更するとき、前記処理回路は、前記モニタリング回路が当該装置の前記回路が安定して動作すると判断するまで、初期に、送信されるべきデータに基づいて、前記データ信号の直接相続く信号エッジ間の時間期間を第一の複数の時間期間の時間期間に調整するように構成され、前記第一の複数の時間期間は、第一のオフセット時間だけ互いにオフセットされる。さらに、前記処理回路は、前記モニタリング回路が当該装置の前記回路が安定して動作すると判断した後、送信されるべきデータに基づいて、前記データ信号の直接相続く信号エッジ間の時間期間を、第二の複数の時間期間の時間期間に調整するように構成され、前記第二の複数の時間期間は、前記第一のオフセット時間よりも小さい第二のオフセット時間だけ互いにオフセットされる。

実施例14は、第一のオフセット時間が第二のオフセット時間の少なくとも3倍である実施例13の装置である。

実施例15は、実施例13または実施例14の装置であり、前記第一の複数の時間期間は、前記第二の複数の時間期間よりも少数の時間期間を含む。

実施例16は、実施例13〜15のいずれかの装置であり、前記第二の複数の時間期間は、少なくとも6つの時間期間を含む。

実施例17は、実施例13〜16のいずれかの装置であり、当該装置は、発振信号を生成するように構成された位相ロックループをさらに備え、前記処理回路は、前記発振信号を使用して前記データ信号を生成するように構成され、前記位相ロックループは、第二の動作モードから第一の動作モードに切り替わるときにアクティブ化され、前記モニタリング回路は、前記位相ロックループがロックされた場合に当該装置の前記回路が安定して動作していると判断するように構成される。

実施例18は、実施例13〜17のいずれかの装置であり、第二の動作モードは省電力モードである。

実施例19は、実施例13〜18のいずれかの装置であり、前記モニタリング回路が当該装置の前記回路が安定していると判断した後、前記処理回路は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含むように前記データ信号を生成するように構成され、前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間は、送信されるべき第一のデータに対応し、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間は、送信されるべき第二のデータに対応する。

実施例20は、第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジである、実施例19の装置である。

実施例21は、実施例19または実施例20の装置であり、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。

実施例22は、実施例13〜21のいずれかの装置であり、前記処理回路は、さらに、第二のデータ信号を生成するように構成され、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例23は、実施例13〜22のいずれかの装置であり、前記処理回路は、前記データ信号を生成するように構成されたデジタル‐時間変換器を含む。
〔実施例１２０〕

図20a〜20fに関連して上述した例は、以下のように要約されうる。

実施例1は、電子装置用の低ドロップアウト・レギュレータによって生成される供給信号を制御〔regulate〕するための装置である。供給信号を制御するための装置は、低ドロップアウト・レギュレータと電子装置との間に結合するように構成された出力キャパシタを含み、前記出力キャパシタは供給信号を受領するように構成される。さらに、供給信号を制御するための装置は、制御信号が前記電子装置が第一の動作モードから第二の動作モードに遷移することを示す場合に、電荷源を前記出力キャパシタに選択的に結合するように構成されたスイッチ回路を含む。

実施例2は、前記電荷源が充電されたキャパシタであり、前記スイッチ回路が、前記充電されたキャパシタの電極を前記低ドロップアウト・レギュレータと前記出力キャパシタとの間でトグルするように構成される、実施例1の装置である。

実施例3は、実施例2の装置であり、前記スイッチ回路は、前記電極を前記低ドロップアウト・レギュレータと前記出力キャパシタとの間で所定のトグル周波数でトグルするように構成され、前記トグル周波数は、所定の時間区間内に所定の量の電荷が前記出力キャパシタに転送されるように選択される。

実施例4は、実施例1の装置であり、前記スイッチ回路は、前記出力キャパシタの電極間の電圧が所定の値になるまで、前記電荷源を前記出力キャパシタに選択的に結合するように構成される。

実施例5は、前記出力キャパシタの電極間の電圧の現在値と所定値との比較に基づいて比較信号を生成するように構成された比較回路をさらに備え、前記スイッチ回路は、前記比較信号に基づいて前記電荷源を前記出力キャパシタに選択的に結合するように構成された実施例4の装置である。

実施例6は、実施例1の装置であり、前記スイッチ回路は、所定の時間区間にわたって前記電荷源を前記出力キャパシタに選択的に結合するように構成され、時間区間は、所定の量の電荷が前記出力キャパシタに転送されるように選択される。

実施例7は、実施例4〜6のいずれかの装置であり、前記電荷源は、充電されたキャパシタである。

実施例8は、前記スイッチ回路が前記電荷源を前記出力キャパシタに並列に結合するように構成された、前記実施例のいずれかの装置である。

実施例9は通信装置である。当該通信装置は、データ信号を生成するための装置を備える。前記データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路を備え、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される。さらに、データ信号を生成するための装置は、前記データ信号を出力するように構成された出力インターフェース回路を含む。当該通信装置はさらに、前記データ信号を生成するための装置のための供給信号を生成するように構成された低ドロップアウト・レギュレータと、実施例1〜8のいずれかによる供給信号を制御するための装置とを備える。

実施例10は、前記処理回路が、第一の動作モードでは第一のデータレートで前記データ信号を生成し、第二の動作モードでは、より高い第二のデータレートで前記データ信号を生成するように構成されている、実施例9の通信装置である。

実施例11は、第一の動作モードが、前記データ信号を生成するための装置のアイドル・モードであり、第二の動作モードが、前記データ信号を生成するための装置のフル動作モードである、実施例9の通信装置である。

実施例12は、第一の動作モードが、前記データ信号を生成するための前記装置の電源オフ・モードおよび低電力モードのうちの一つであり、第二の動作モードが、前記データ信号を生成するための前記装置のアイドル・モードおよびフル動作モードのうちの一つである、実施例9の通信装置である。

実施例13は、実施例9〜12のいずれかの通信装置であり、前記処理回路は、デジタル‐時間変換器である。

実施例14は、実施例9〜13のいずれかの通信装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例15は、実施例9〜14のいずれかの通信装置であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例16は通信装置である。当該通信装置は、データ信号をデコードするための装置を備える。データ信号をデコードするための装置は、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を含む。さらに、データ信号をデコードするための装置は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路を備える。当該通信装置は、さらに、前記データ信号をデコードするための装置のための供給信号を生成するように構成された低ドロップアウト・レギュレータと、実施例1〜8のいずれかによる供給信号を制御する装置とを備える。

実施例17は、第一の動作モードが、前記データ信号をデコードするための装置のアイドル・モードであり、第二の動作モードが、前記データ信号をデコードするための装置のフル動作モードである、実施例16の通信装置である。

実施例18は、第一の動作モードが、前記データ信号をデコードするための装置の電源オフ・モードおよび低電力モードのうちの一つであり、第二の動作モードが、前記データ信号をデコードするための装置のアイドル・モードおよびフル動作モードのうちの一つである、実施例16の通信装置である。

実施例19は、実施例16〜18のいずれかの通信装置であり、前記処理回路は、時間‐デジタル変換器である。

実施例20は、実施例16〜19のいずれかの通信装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例21は、実施例16〜20のいずれかの通信装置であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例22は、電子装置用の低ドロップアウト・レギュレータによって生成される供給信号を制御するための方法である。この方法は、低ドロップアウト・レギュレータと電子装置との間に結合された出力キャパシタによって供給信号を受領するステップと、制御信号が電子装置が第一の動作モードから第二の動作モードに遷移することを示す場合に、電荷源を前記出力キャパシタに選択的に結合するステップとを含む。

実施例23は、前記電荷源が充電されたキャパシタであり、前記電荷源を前記出力キャパシタに選択的に結合することが、前記充電されたキャパシタの電極を前記低ドロップアウト・レギュレータと前記出力キャパシタとの間でトグルすることを含む、実施例22の方法である。

実施例24は、前記充電されたキャパシタの電極を前記低ドロップアウト・レギュレータと前記出力キャパシタとの間でトグルすることが、前記充電されたキャパシタの電極を前記低ドロップアウト・レギュレータと前記出力キャパシタとの間で所定のトグル周波数でトグルすることを含み、前記トグル周波数が、所定の量の電荷が所定の時間区間内に前記出力キャパシタに伝達されるように選択される、実施例23の方法である。

実施例25は、実施例22の方法であり、前記電荷源を前記出力キャパシタに選択的に結合することは、前記出力キャパシタの電極間の電圧が所定の値になるまで、前記電荷源を前記出力キャパシタに選択的に結合することを含む。

実施例26は、前記出力キャパシタの電極間の電圧の現在値と所定値との比較に基づいて比較信号を生成するステップをさらに含み、前記電荷源を前記出力キャパシタに選択的に結合することは、前記比較信号に基づいている、実施例22の方法である。

実施例27は、前記電荷源を前記出力キャパシタに選択的に結合することが、前記電荷源を前記出力キャパシタに所定の時間区間にわたって選択的に結合することを含み、前記所定の時間区間は、所定の量の電荷が前記出力キャパシタに伝達されるように選択される、実施例22の方法である。

実施例28は、実施例25〜27のいずれかの方法であり、前記電荷源は、充電されたキャパシタである。

実施例29は、実施例22〜28のいずれかの方法であり、前記電荷源を前記出力キャパシタに選択的に結合することは、前記電荷源を前記出力キャパシタに並列に結合することを含む。
〔実施例１２１〕

図21に関連して上述された例は、以下のように要約されうる。

実施例1は送信機である。当該送信機は、送信されるべきデータ信号を生成するように構成された処理回路を備える。さらに、当該送信機は、供給電圧に結合された受信機に当該送信機をDC結合するために、グラウンドおよび伝送リンクに結合するように構成された出力インターフェース回路を備え、前記出力インターフェース回路は、前記データ信号に基づいて、受信機から送信機へ伝送リンクを介して流れるDC電流を変調することによって、前記データ信号を受信機に出力するようにさらに構成されている。

実施例2は、実施例1の送信機であり、前記出力インターフェース回路は、制御端子において前記データ信号を受領するように構成された第一のトランジスタを含み、前記第一のトランジスタの第一の端子は、前記伝送リンクに結合するように構成され、前記第一のトランジスタの第二の端子は、グラウンドに結合される。

実施例3は、実施例1または実施例2の送信機であり、前記出力インターフェース回路は、前記データ信号に関係した信号を前記伝送リンクに容量的に結合するようにさらに構成される。

実施例4は、前記出力インターフェース回路が、前記データ信号を反転し、該反転されたデータ信号を、前記データ信号に関係した信号として出力するように構成されたインバータ回路と、該反転されたデータ信号を前記伝送リンクに容量的に結合するように構成されたキャパシタとを備える、実施例3の送信機である。

実施例5は、実施例4の送信機であり、前記出力インターフェース回路は、前記キャパシタと前記伝送リンクとの間に結合された抵抗器を備える。

実施例6は、実施例1〜5のいずれかの送信機であり、前記出力インターフェース回路は、前記受信機をグラウンドから切り離すことによって前記受信機をパワーダウンするように構成される。

実施例7は、実施例6の送信機であり、前記出力インターフェース回路は、前記受信機をグラウンドに再結合することによって前記受信機をパワーアップするように構成される。

実施例8は、実施例6または実施例7の送信機であり、前記出力インターフェース回路は、前記第一のトランジスタを非伝導状態に駆動することによって前記受信機をパワーダウンするように構成される。

実施例9は、前記出力インターフェースがさらに、前記第一のトランジスタとグラウンドとの間に結合されたバイアス電流源を非アクティブ化するように構成された実施例8の送信機である。

実施例10は、実施例1〜9のいずれかの送信機であり、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される。

実施例11は、実施例10の送信機であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例12は、実施例10または実施例11の送信機であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例13は、実施例10〜12のいずれかの送信機であり、前記第一のデータは第一のデータ・シンボルであり、前記第二のデータはデータ通信プロトコルに従って送信されるべき第二のデータ・シンボルである。

実施例14は、実施例1〜13のいずれかの送信機であり、前記処理回路は、さらに、第二のデータ信号を生成するように構成され、前記第二のデータ信号は、前記データ信号に対して反転される。さらに、前記出力インターフェース回路は、伝送リンクを介して前記受信機から当該送信機に流れる第二のDC電流を、前記第二のデータ信号に基づいて変調することによって、前記第二のデータ信号を前記受信機に対して出力するように構成される。

実施例15は、実施例1〜14のいずれかによる送信機と、供給電圧に結合された受信機とを備え、前記送信機と前記受信機が、伝送リンクを介してDC結合されている、通信システムである。

実施例16は実施例15の通信システムであり、前記送信機は前記受信機とグラウンドとの間に結合されている。

実施例17は、実施例15または実施例16の通信システムであり、前記受信機は、入力インターフェース回路を備え、前記入力インターフェース回路は、前記伝送リンクと前記供給電圧との間に結合された共通ゲート増幅器を備える。

実施例18は、実施例17の通信システムであり、前記入力インターフェース回路は、さらに、第二のトランジスタを含み、前記第二のトランジスタの第一の端子は前記供給電圧に結合され、前記第二のトランジスタの第二の端子は、前記共通ゲート増幅器に結合され、前記第二のトランジスタの制御端子は、前記伝送リンクに容量的に結合される。

実施例19は、実施例18の通信システムであり、前記第一のトランジスタと前記第二のトランジスタは異なる伝導率を示す。

実施例20は、実施例18または実施例19の通信システムであり、前記制御端子と前記第二のトランジスタの前記第二の端子との間に抵抗器が結合されている。

実施例21は、実施例18〜20のいずれかの通信システムであり、前記入力インターフェース回路は、前記共通ゲート増幅器と前記第二のトランジスタとの間に結合されたノードをさらに備え、前記ノードは、受信信号を提供するように構成されている。

実施例22は、実施例21の通信システムであり、前記受信機は、前記受信信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを決定するように構成された処理回路をさらに備える。前記受信機はさらに、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第三のデータを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第四のデータを決定するように構成された復調回路を備える。

実施例23は、実施例15〜22のいずれかの通信システムであり、前記受信機は、第一の半導体ダイ上に実装され、当該送信機は、第二の半導体ダイ上に実装される。

実施例24は、実施例23の通信システムであり、前記第一の半導体ダイの第一の供給電圧ドメインは、前記第二の半導体ダイの第二の供給電圧ドメインとは異なる。

実施例25は、実施例24の通信システムであり、前記第一の電圧供給ドメインにおいて使用される第一の供給電圧は、前記第二の電圧供給ドメインにおいて使用される第二の供給電圧よりも高い。
〔実施例１２２〕

図22a〜22eに関連して上述された例は、以下のように要約されうる。

実施例1は、電流モード論理（CML）から相補型金属‐酸化物‐半導体（CMOS）論理への変換回路である。このCML-CMOS論理変換回路は、差動対のCML入力信号に基づいて差動対のCML出力信号を生成するように構成されたCML回路を含み、前記CML回路は、グラウンド・ノードと供給電圧を供給するノードとの間に並列に結合された一対のトランジスタを含み、前記一対のトランジスタのそれぞれは、前記差動対のCML入力信号のうちの一つを、それぞれの制御端子において受領するように構成される。さらに、CML-CMOS論理変換回路は、前記差動対のCML出力信号に基づいて差動対のCMOS信号を生成するように構成されたインバータ回路と、前記差動対のCML出力信号の共通モード信号成分と前記インバータ回路の閾値電圧を示す信号との比較に基づいて供給電圧を調整するように構成されたバイアス回路とを備える。

実施例2は、実施例1のCML-CMOS論理変換回路であり、前記CML回路は、前記トランジスタの対と前記供給電圧を提供するノードとの間に結合された出力ノードの対をさらに備え、前記出力ノードの対は、前記CML出力信号の差動対を提供するように構成される。

実施例3は、実施例1または実施例2のCML-CMOS論理変換回路であり、前記CML回路は、さらに、前記トランジスタの対と前記供給電圧を提供するノードとの間に結合された一対の抵抗を備える。

実施例4は、実施例1〜4のいずれかのCML-CMOS論理変換回路であり、前記CML回路は、前記トランジスタの対と前記グラウンド・ノードとの間に結合されたバイアス電流源をさらに含む。

実施例5は、実施例4のCML-CMOS論理変換回路であり、前記バイアス電流源は、バイアス信号に基づいてその伝導性（conductivity）を制御するように構成されたトランジスタである。

実施例6は、実施例1〜5のいずれかに記載のCML-CMOS論理変換回路であり、前記バイアス回路は、前記共通モード信号成分および前記インバータ回路の前記閾値電圧を示す前記信号に基づいて制御信号を生成するように構成された演算増幅器と、供給電圧源と前記供給電圧を提供する前記ノードとの間に結合されたトランジスタとを備え、前記トランジスタは、前記制御信号に基づいてその伝導性を調整するように構成される。

実施例7は、実施例6のCML-CMOS論理変換回路であり、前記バイアス回路は、直列に結合されたインバータおよび抵抗を含むループ回路をさらに含み、前記ループ回路のノードは、前記インバータ回路の前記閾値電圧を示す信号を提供するために前記演算増幅器の入力に結合される。

実施例8は、実施例7のCML-CMOS論理変換回路であり、前記バイアス回路は、グラウンドと、前記ループ回路の前記ノードを前記演算増幅器の入力に結合する信号線との間に結合されたキャパシタをさらに含む。

実施例9は、実施例6〜8のいずれかのCML-CMOS論理変換回路であり、それぞれが前記差動対のCML出力信号の一つを受信するように構成された一対の抵抗器をさらに含み、前記一対の抵抗器は、前記差動対のCML出力信号の前記共通モード信号成分を提供するために前記演算増幅器の入力に結合される。

実施例10は、実施例6〜9のいずれかのCML-CMOS論理変換回路であり、前記バイアス回路は、グラウンドと、前記演算増幅器を前記トランジスタに結合する信号線との間に結合されたキャパシタをさらに含む。

実施例11は、実施例1〜10のいずれかのCML-CMOS論理変換回路であり、前記インバータ回路は、前記差動対のCML出力信号の一方に基づいて前記差動対のCMOS信号の一方を生成するように構成され、直列に結合された第一の対のインバータと、前記差動対のCML出力信号の他方に基づいて前記差動対のCMOS信号の他方を生成するように構成された、直列に結合された第二の対のインバータとを備える。

実施例12は、電流モード論理（CML）から相補型金属‐酸化物‐半導体（CMOS）論理への変換回路である。CML-CMOS論理変換回路は、差動対のCML入力信号に基づいて差動対のCML出力信号を生成するように構成されたCML回路と、前記差動対のCML出力信号に基づいて差動対のCMOS信号を生成するように構成されたインバータ回路とを備える。さらに、CML-CMOS論理変換回路は、前記差動対のCML出力信号の共通モード信号成分と、前記インバータ回路の閾値電圧を示す信号との比較に基づいて、前記インバータ回路のための供給電圧を調整するように構成されたバイアス回路を備える。

実施例13は、実施例12のCML-CMOS論理変換回路であり、前記CML回路は、グラウンド・ノードと、前記CML回路のための一定の供給電圧を提供するノードとの間に並列に結合された一対のトランジスタを備え、前記一対のトランジスタのそれぞれは、それぞれの制御端子において前記差動対のCML入力信号のうちの一つを受領するように構成される。

実施例14は、実施例13のCML-CMOS論理変換回路であり、前記CML回路は、前記トランジスタの対と、前記CML回路のための一定の供給電圧を提供する前記ノードとの間に結合された出力ノードの対をさらに備え、前記出力ノードの対は、前記差動対のCML出力信号を提供するように構成される。

実施例15は、実施例13または実施例14のCML-CMOS論理変換回路であり、前記CML回路は、前記トランジスタの対と、前記CML回路のための一定の供給電圧を提供する前記ノードとの間に結合された抵抗器の対をさらに含む。

実施例16は、実施例11〜15のいずれかのCML-CMOS論理変換回路であり、前記CML回路は、前記トランジスタ対と前記グラウンド・ノードとの間に結合されたバイアス電流源をさらに含む。

実施例17は、実施例16のCML-CMOS論理変換回路であり、前記バイアス電流源は、バイアス信号に基づいてその伝導性を制御するように構成されたトランジスタである。

実施例18は、実施例12〜17のいずれかのCML-CMOS論理変換回路であり、前記バイアス回路は、前記共通モード信号成分および前記インバータ回路の前記閾値電圧を示す信号に基づいて制御信号を生成するように構成された演算増幅器と、供給電圧源と前記インバータ回路との間に結合されたトランジスタとを備え、前記トランジスタは、前記制御信号に基づいてその伝導性を調整するように構成される。

実施例19は、実施例18のCML-CMOS論理変換回路であり、前記バイアス回路は、直列に結合されたインバータおよび抵抗器を含むループ回路をさらに含み、前記ループ回路のノードが、前記インバータ回路の前記閾値電圧を示す信号を提供するために前記演算増幅器の入力に結合される。

実施例20は、実施例19のCML-CMOS論理変換回路であり、前記インバータは、前記インバータ回路のための供給電圧を受領するように構成された電源入力端子を備える。

実施例21は、実施例19または実施例20のCML-CMOS論理変換回路であり、前記バイアス回路は、グラウンドと、前記ループ回路のノードを前記演算増幅器の入力に結合する信号線との間に結合されたキャパシタをさらに含む。

実施例22は、実施例18〜21のいずれかのCML-CMOS論理変換回路であり、それぞれが前記差動対のCML出力信号のうちの一つを受領するように構成された一対の抵抗器をさらに含み、前記一対の抵抗器は、前記差動対のCML出力信号の前記共通モード信号成分を提供するために前記演算増幅器の入力に結合される。

実施例23は、実施例18〜22のいずれかのCML-CMOS論理変換回路であり、前記バイアス回路は、グラウンドと前記演算増幅器を前記トランジスタに結合する信号線との間に結合されたキャパシタをさらに含む。

実施例24は、実施例12〜23のいずれかのCML-CMOS論理変換回路であり、前記インバータ回路は、前記差動対のCML出力信号の一方に基づいて前記差動対のCMOS信号の一方を生成するように構成された、直列に結合され第一の対のインバータと、前記差動対のCML出力信号の他方に基づいて前記差動対のCMOS信号の他方を生成するように構成された、直列に結合され第二の対のインバータとを備える。

実施例25は、実施例24のCML-CMOS論理変換回路であり、前記第一のインバータ対および前記第二のインバータ対のそれぞれは、前記インバータ回路のための供給電圧を受領するように構成されたそれぞれの電源入力端子を備える。

実施例26は、実施例1〜25による電流モード論理（CML）から相補型金属‐酸化物‐半導体（CMOS）論理への変換回路と、伝送リンクから受信した差動対のデータ信号に基づいて前記差動対のCML入力信号を生成するように構成された受信機回路とを備える通信装置である。当該通信装置は、さらに、前記差動対のCMOS信号をデコードするための装置を備える。前記差動対のCMOS信号をデコードするための装置は、前記差動対のCMOS信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を含む。さらに、前記差動対のCMOS信号をデコードするための装置は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路を含む。

実施例27は、実施例26の通信システムであり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例28は、実施例27または実施例28の通信システムであり、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。

実施例29は、実施例27〜28のいずれかの通信システムであり、前記処理回路は、時間‐デジタル変換器である。
〔実施例１２３〕

図23a〜図23eに関連して上述した例は、以下のように要約されうる。

実施例1はデジタル‐時間変換器である。当該デジタル‐時間変換器は、第一の信号および第二の信号を入力として受領するように構成された複数の補間セルを含み、前記複数の補間セルのうちの少なくとも一つは、制御語に基づいて、前記第一の信号および前記第二の信号のうちの少なくとも一つをセル出力信号として提供するように構成されている。さらに、当該デジタル‐時間変換器は、前記複数の補間セルに結合され、前記複数の補間セルのセル出力信号を組み合わせて出力信号にするように構成された出力ノードを含む。前記第一の信号および前記第二の信号は、前記出力信号に基づく。

実施例2は、前記出力信号を受信し、反転された出力信号を第一の信号として前記複数の補間セルに供給するように構成された第一のインバータ回路と、前記出力信号を遅延させるように構成された遅延回路と、遅延された出力信号を受領し、反転された遅延された出力信号を第二の信号として前記複数の補間セルに供給するように構成された第二のインバータ回路とをさらに備える、実施例1に記載のデジタル‐時間変換器である。

実施例3は、さらに、前記出力信号およびリセット信号に基づいて前記第一の信号を生成するように構成された第一のNANDゲートと、前記出力信号を遅延させるように構成された遅延回路と、遅延された出力信号および前記リセット信号に基づいて前記第二の信号を生成するように構成された第二のNANDゲートとを含む、実施例1に記載のデジタル‐時間変換器である。

実施例4は、デジタル‐時間変換器である。当該デジタル‐時間変換器は、複数の遅延された入力信号を生成するための入力信号を逐次反復的に遅延させるように構成された遅延回路と、前記遅延回路に結合され、制御語に基づいて前記複数の遅延された入力信号のうちの一つを出力信号として出力するように構成されたマルチプレクサとを備える。前記入力信号は前記出力信号に基づく。

実施例5は、前記出力信号を受領し、反転された補間信号を入力信号として前記遅延回路に供給するように構成されたインバータ回路をさらに備える、実施例4のデジタル‐時間変換器である。

実施例6は、デジタル‐時間変換器である。当該デジタル‐時間変換器は、第一の信号および第二の信号を入力として受領するように構成された第一の複数の補間セルを含み、前記第一の複数の補間セルのうちの少なくとも一つは、制御語に基づいて、前記第一の信号および前記第二の信号のうちの少なくとも一つをセル出力信号として提供するように構成されている。さらに、前記デジタル‐時間変換器は、前記第一の複数の補間セルに結合され、前記第一の複数の補間セルのセル出力信号を組み合わせて第一の補間信号にするように構成された第一のノードを含む。当該デジタル‐時間変換器は、さらに、第三の信号および第四の信号を入力として受領するように構成された第二の複数の補間セルを含み、前記第二の複数の補間セルのうちの少なくとも一つは、前記制御語に基づいて、前記第三の信号および前記第四の信号のうちの少なくとも一つをセル出力信号として提供するように構成されている。当該デジタル‐時間変換器は、前記第二の複数の補間セルに結合され、前記第二の複数の補間セルのセル出力信号を組み合わせて第二の補間信号にするように構成された第二のノードを含む。前記第一の信号および前記第二の信号は前記第二の補間信号に基づき、前記第三の信号および前記第四の信号は前記第一の補間信号に基づく。

実施例7は、前記第一の補間信号と前記第二の補間信号を組み合わせて出力信号にするように構成された論理回路をさらに備える、実施例6に記載のデジタル‐時間変換器である。

実施例8は、実施例7のデジタル‐時間変換器であり、前記論理回路はXORゲートである。

実施例9は、実施例6〜8のいずれかに記載のデジタル‐時間変換器であり、前記第二の補間信号を受領し、反転された第二の補間信号を第一の信号として前記第一の複数の補間セルに供給するように構成された第一のインバータ回路をさらに備える。当該デジタル‐時間コンバータはさらに、前記第二の補間信号を遅延させるように構成された第一の遅延回路と、遅延された第二の補間信号を受領し、反転された遅延された第二の補間信号を第二の信号として前記第一の複数の補間セルに供給するように構成された第二のインバータ回路とを備える。

実施例10は、実施例9のデジタル‐時間変換器であり、さらに、前記第一の補間信号を受領し、反転された第一の補間信号を第三の信号として前記第二の複数の補間セルに供給するように構成された第三のインバータ回路を備える。当該デジタル‐時間変換器は、さらに、前記第一の補間信号を遅延させるように構成された第二の遅延回路と、遅延された第一の補間信号を受領し、反転された遅延された第一の補間信号を第四の信号として前記第二の複数の補間セルに供給するように構成された第四のインバータ回路とを備える。

実施例11は、実施例6〜8のいずれかのデジタル‐時間変換器であり、前記第二の補間信号およびリセット信号に基づいて前記第一の信号を生成するように構成された第一のNANDゲートと、前記第二の補間信号を遅延させるように構成された第一の遅延回路と、前記遅延された第二の補間信号および前記リセット信号に基づいて前記第二の信号を生成するように構成された第二のNANDゲートとをさらに備える。

実施例12は、前記第一の補間信号および前記リセット信号に基づいて前記第三の信号を生成するように構成された第三のNANDゲートと、前記第一の補間信号を遅延させるように構成された第二の遅延回路と、前記遅延された第一の補間信号および前記リセット信号に基づいて前記第四の信号を生成するように構成された第四のNANDゲートとをさらに含む、実施例11のデジタル‐時間変換器である。

実施例13は、実施例1〜12のいずれかのデジタル‐時間変換器を含むデータ信号を生成するための装置である。当該デジタル‐時間変換器は、前記データ信号を前記出力信号として生成するように構成され、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。前記データ信号を生成するための装置は、前記データ信号を出力するように構成された出力インターフェース回路をさらに備える。

実施例14は実施例13の装置であり、前記制御語は前記第一のデータおよび前記第二のデータに基づく。

実施例15は、実施例13または14の装置であり、前記第一のタイプは立上がりエッジであり、前記第二のタイプは立下がりエッジであり、前記第二のタイプは立上がりエッジであり、前記第一のタイプは立下がりエッジである。

実施例16は、実施例13〜15のいずれかの装置であり、前記第一の時間期間と前記第四の時間期間の和は10^-7秒未満である。

実施例17は、実施例13〜16のいずれかの装置であり、第二のデータ信号を生成するように構成された第二のデジタル‐時間変換器をさらに含み、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例18は、実施例13〜16のいずれかの装置であり、当該デジタル‐時間変換器は、第二のデータ信号を生成するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例19は、実施例13〜18のいずれかの装置であり、前記第一のデータは第一のデータ・シンボルであり、前記第二のデータはデータ通信プロトコルに従って送信される第二のデータ・シンボルである。
〔実施例１２４〕

図24aおよび24bに関連して上述された例は、以下のように要約されうる。

実施例1は、通信プロトコルに従ってデータ信号を生成するデジタル‐時間変換器であり、該通信プロトコルは、データをエンコードするための、データ信号の直接相続く信号エッジ間の複数の可能な時間期間を定義し、前記複数の可能な時間期間は、オフセット時間だけ互いにオフセットされる。当該デジタル‐時間変換器は、発振信号を受領するように構成された入力回路と、前記発振信号に基づいて前記データ信号を生成するように構成された信号生成回路とを含み、前記信号生成回路は、前記発振信号における発振サイクルの信号エッジから前記オフセット時間の整数倍だけ時間的にオフセットされた位置において、前記データ信号における信号エッジを生成することができる。

実施例2は、実施例1のデジタル‐時間変換器であり、前記信号発生回路は、制御語に基づいて前記データ信号内の前記信号エッジを生成するように構成され、前記デジタル‐時間変換器は、前記通信プロトコルに従って送信されるべきデータに基づいて前記制御語を生成するように構成された制御回路をさらに備え、前記制御回路は、前記発振信号における前記発振サイクルの前記信号エッジから前記オフセット時間の整数倍だけ時間的にオフセットされた位置において、前記データ信号における信号エッジを生成することを前記信号発生回路にさせる制御語を生成することができる。

実施例3は、実施例2のデジタル‐時間変換器であり、前記制御回路が生成できる可能な制御語の数は、2の倍数ではない。

実施例4は、実施例2または実施例3のデジタル‐時間変換器であり、前記制御回路が生成できる可能な制御語の数は、前記複数の可能な時間期間の数よりも少ない。

実施例5は、実施例1〜4のいずれかのデジタル‐時間変換器であり、前記通信プロトコルにおいて定義される前記複数の可能な時間期間の数は、前記発振信号の発振周期の、前記オフセット時間に対する比よりも大きい。

実施例6は、実施例1〜5のいずれかのデジタル‐時間変換器であり、前記オフセット時間は、前記発振信号の発振周期の整数分数（integer fraction）である。

実施例7は、実施例1〜6のいずれかのデジタル‐時間変換器であり、前記整数倍の最大値は、前記発振信号の発振周期の、前記オフセット時間に対する比に等しい。

実施例8は、実施例1〜7のいずれかのデジタル‐時間変換器であり、前記信号発生回路は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含むように前記データ信号を生成するように構成され、前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間は、前記通信プロトコルに従って送信される第一のデータに対応し、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間は、前記通信プロトコルに従って送信される第二のデータに対応する。

実施例9は、実施例8のデジタル‐時間変換器であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例10は、実施例8または実施例9のデジタル‐時間変換器であり、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。

実施例11は、実施例1〜10のいずれかのデジタル‐時間変換器であり、前記デジタル‐時間変換器は、さらに、第二のデータ信号を生成するように構成され、前記第二のデータ信号は、前記データ信号に対して反転される。
〔実施例１２５〕

図25a〜25kに関連して上述された例は、以下のように要約されうる。

実施例1は、電圧源から供給ラインを介して電子装置に供給される供給電圧を制御する（regulate）ための装置である。供給電圧を制御するための装置は、供給ラインに結合するように構成されたノードと、前記ノードに結合された変調回路とを含み、前記変調回路は、前記電子装置によって処理されるデータに関する情報に基づいて供給電圧を変調する（modulate）ように構成されている。

実施例2は、前記変調回路が、前記電子装置によって処理されるデータに関する前記情報に基づいて制御信号を生成するように構成された制御回路と、前記制御信号に基づいて、充電された容量性素子を前記供給ラインに選択的に結合するように構成されたスイッチ回路とを備える、実施例1の装置である。

実施例3は実施例2の装置であり、前記制御回路は、前記電子装置によって処理されるデータと、前記電子装置の供給電圧の期待される変動および前記電子装置の電流消費の期待される変動のうちの一つとの間の依存性に関する情報に基づいて、前記制御信号を生成するようにさらに構成される。

実施例4は、実施例3の装置であり、前記電子装置によって処理されるデータは、少なくとも一つのデータ・シンボルを含み、前記電子装置によって処理されるデータと、前記電子装置の供給電圧の期待される変動および前記電子装置の期待される電流消費の変動のうちの一つとの間の依存性に関する前記情報は、前記データ・シンボルを処理する間の前記電子装置の期待される電流消費に関する情報、または前記電子装置が前記データ・シンボルを処理する間の前記供給電圧の期待される変動に関する情報を含む。

実施例5は、実施例2〜4のいずれかの装置であり、前記充電された容量性素子は、前記供給電圧の公称値とは異なる電圧まで充電される。

実施例6は、実施例2〜5のいずれかの装置であり、前記容量性素子は、複数のキャパシタを含む。

実施例7は、前記複数のキャパシタのうちの第一のキャパシタが第一のキャパシタンスを含み、前記複数のキャパシタのうちの第二のキャパシタが第二のキャパシタンスを含む、実施例6の装置である。

実施例8は、実施例6または実施例7の装置であり、前記スイッチ回路は、前記複数のキャパシタのうちのいくつかを、前記制御信号に基づいて、前記供給ラインに選択的に結合するように構成される。

実施例9は、実施例8の装置であり、前記スイッチ回路は、前記制御信号に基づいて並列または直列のいずれかで、前記複数のキャパシタのうちの前記いくつかを選択的に結合するように構成されている。

実施例10は、実施例2〜9のいずれかの装置であり、前記スイッチ回路および前記容量性素子は、デジタル‐アナログ変換器の一部である。

実施例11は、前述の実施例のいずれかの装置であり、前記電圧源は、低ドロップアウト・レギュレータまたはDC-DCコンバータである。

実施例12は通信装置である。当該通信装置は、データ信号を生成するための装置を含む。前記データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路を備え、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される。さらに、前記データ信号を生成するための装置は、前記データ信号を出力するように構成されたインターフェース回路を含む。当該通信装置はさらに、電圧源から供給ラインを介して前記処理回路に供給される供給電圧を制御するための装置を備える。前記供給電圧を制御するための装置は、前記供給ラインに結合するように構成されたノードと、該ノードに結合された変調回路とを含み、前記変調回路は、前記第一のデータおよび前記第二のデータに関する情報に基づいて前記供給電圧を変調するように構成されている。

実施例13は、前記変調回路が、前記第一のデータおよび前記第二のデータに関する前記情報に基づいて制御信号を生成するように構成された制御回路と、前記制御信号に基づいて、充電された容量性素子を前記供給ラインに選択的に結合するように構成されたスイッチ回路とを備える実施例12の通信装置である。

実施例14は、前記制御回路が、前記第一のデータと、前記供給電圧の期待される変動および前記処理回路の電流消費の期待される変動のうちの一つとの間の依存性に関する情報に基づいて、前記制御信号を生成するようにさらに構成される、実施例13の通信装置である。

実施例15は、実施例14の通信装置であり、前記第一のデータは第一のデータ・シンボルであり、前記第二のデータは通信プロトコルに従って送信される第二のデータ・シンボルであり、前記第一のデータと、前記供給電圧の期待される変動および前記処理回路の電流消費の期待される変動のうちの一つとの間の依存性に関する前記情報は、前記処理回路が前記第一のデータ・シンボルを処理する間の前記処理回路の電流消費の期待される変動に関する情報、または前記処理回路が前記第一のデータ・シンボルを処理する間の前記供給電圧の期待される変動に関する情報を含む。

実施例16は、実施例14または実施例15の通信装置であり、前記第一のデータと、前記供給電圧の期待される変動および前記処理回路の電流消費の期待される変動のうちの一つとの間の依存性に関する前記情報は、工場較正に基づく。

実施例17は、実施例14〜16のいずれかの通信装置であり、前記制御回路は、前記第一のデータと、前記供給電圧の期待される変動および前記処理回路の電流消費の期待される変動のうちの一つとの間の依存性に関する前記情報を、前記データ信号の受信側から前記インターフェース回路によって受信された較正情報に基づいて更新するように構成される。

実施例18は、実施例17の通信装置であり、前記較正情報は、前記データ信号内の測定されたジッタに基づく。

実施例19は、実施例13〜18のいずれかの通信装置であり、前記充電された容量性素子は、前記供給電圧の公称値とは異なる電圧まで充電される。

実施例20は、実施例13〜19のいずれかの通信装置であり、前記容量性素子は、複数のキャパシタを備える。

実施例21は、前記複数のキャパシタのうちの第一のキャパシタが第一のキャパシタンスを含み、前記複数のキャパシタのうちの第二のキャパシタが第二のキャパシタンスを含む、実施例20に記載の通信装置である。

実施例22は、実施例20または実施例21の通信装置であり、前記スイッチ回路は、前記複数のキャパシタのうちのいくつかを、前記制御信号に基づいて、前記供給ラインに選択的に結合するように構成される。

実施例23は、実施例22の通信装置であり、前記スイッチ回路は、前記制御信号に基づいて、並列または直列のいずれかで前記複数のキャパシタのうちの前記いくつかを選択的に結合するように構成される。

実施例24は、実施例13〜23のいずれかの通信装置であり、前記スイッチ回路および前記容量性素子は、デジタル-アナログ変換器の一部である。

実施例25は、実施例12〜24のいずれかの通信装置であり、前記電圧源は、低ドロップアウト・レギュレータまたはDC-DCコンバータである。

実施例26は、実施例12〜25のいずれかの通信装置であり、前記処理回路は、デジタル‐時間変換器である。

実施例27は、前記変調回路が、送信されるべき第三のデータに関する情報に基づいて供給電圧を変調するように構成され、前記第三のデータが前記第一のデータに先行する、実施例12〜26のいずれかの通信装置である。

実施例28は、実施例12〜27のいずれかに記載の通信装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例29は、実施例12〜28のいずれかの通信装置であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例30は、実施例12〜29のいずれかの通信装置であり、前記処理回路はさらに、第二のデータ信号を生成するように構成され、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例31は通信装置である。当該通信装置は、データ信号をデコードするための装置を含む。前記データ信号をデコードするための装置は、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を含む。さらに、前記データ信号をデコードするための装置は、前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路を含む。当該通信装置はさらに、電圧源から供給ラインを介して前記処理回路に供給される供給電圧を調整するための装置を備える。前記供給電圧を調整するための装置は、前記供給ラインに結合するように構成されたノードと、該ノードに結合された変調回路とを備え、前記変調回路は、前記処理回路による前記第二の信号エッジの決定に応答して前記供給電圧を変調するように構成されている。

実施例32は、前記変調回路が、前記第一のデータに関する前記情報に基づいて前記供給電圧を変調するようにさらに構成される、実施例31の通信装置である。

実施例33は、実施例31の通信装置であり、前記変調回路は、前記第一のデータに関する情報とは無関係に、前記供給電圧を変調するようにさらに構成される。

実施例34は、実施例31〜33のいずれかの通信装置であり、前記変調回路は、前記処理回路による前記第二の信号エッジの決定に応答して制御信号を生成するように構成された制御回路と、前記制御信号に基づいて、充電された容量性素子を前記供給ラインに選択的に結合するように構成されたスイッチ回路とを備える。

実施例35は、実施例34の通信装置であり、前記制御回路は、前記第一のデータに関する情報とは無関係に、前記制御信号を生成するようにさらに構成される。

実施例36は、実施例34の通信装置であり、前記制御回路は、前記第一のデータに関する情報に基づいて前記制御信号を生成するようにさらに構成される。

実施例37は、実施例36の通信装置であり、前記制御回路は、前記第一のデータと、前記供給電圧の期待される変動および前記処理回路の電流消費の期待される変動のうちの一つとの間の依存性に関する情報に基づいて、前記制御信号を生成するようにさらに構成される。

実施例38は、実施例37の通信装置であり、前記第一のデータは第一のデータ・シンボルであり、前記第二のデータは通信プロトコルに従って送信される第二のデータ・シンボルであり、前記第一のデータと、前記供給電圧の期待される変動および前記処理回路の電流消費の期待される変動のうちの一つとの間の依存性に関する前記情報は、前記処理回路が前記第一のデータ・シンボルを処理する間の前記処理回路の前記期待される電流消費に関する情報、または前記処理回路が前記第一のデータ・シンボルを処理する間の前記供給電圧の前記期待される変動に関する情報を含む。

実施例39は、実施例37または実施例38の通信装置であり、前記第一のデータと、前記供給電圧の期待される変動および前記処理回路の電流消費の期待される変動のうちの一つとの間の依存性に関する前記情報は、工場較正に基づいており、メモリ内に記憶されている。

実施例40は、実施例37〜39のいずれかの通信装置であり、前記制御回路は、前記第一のデータと、前記供給電圧の期待される変動および前記処理回路の電流消費の期待される変動のうちの一つとの間の依存性に関する前記情報を、前記データ信号をデコードするための装置によって、前記データ信号から導出された較正情報に基づいて、更新するように構成される。

実施例41は、実施例40の通信装置であり、前記較正情報は、前記データ信号内の測定されたジッタに基づく。

実施例42は、実施例34〜41のいずれかの通信装置であり、前記充電された容量性素子は、前記供給電圧の公称値とは異なる電圧に充電される。

実施例43は、実施例34〜42のいずれかに記載の通信装置であり、前記容量性素子は、複数のキャパシタを含む。

実施例44は、実施例43の通信装置であり、前記複数のキャパシタのうちの第一のキャパシタが第一のキャパシタンスを含み、前記複数のキャパシタのうちの第二のキャパシタが第二のキャパシタンスを含む。

実施例45は、実施例43または実施例44の通信装置であり、前記スイッチ回路は、前記制御信号に基づいて、前記複数のキャパシタのうちのいくつかを前記供給ラインに選択的に結合するように構成される。

実施例46は、実施例45に記載の通信装置であり、前記スイッチ回路は、前記制御信号に基づいて、並列または直列のいずれかで、前記複数のキャパシタのうちの前記いくつかを選択的に結合するように構成される。

実施例47は、実施例34〜46のいずれかの通信装置であり、前記スイッチ回路および前記容量性素子は、デジタル-アナログ変換器の一部である。

実施例48は、実施例31〜47のいずれかの通信装置であり、前記電圧源は、低ドロップアウト・レギュレータまたはDC-DCコンバータである。

実施例49は、実施例31〜48のいずれかの通信装置であり、前記処理回路は、時間‐デジタル変換器である。

実施例50は、実施例31〜49のいずれかの通信装置であり、前記変調回路は、前記データ信号内の第三のデータに関する情報に基づいて前記供給電圧を変調するようにさらに構成され、前記第三のデータは前記第一のデータに先行する。

実施例51は、実施例31〜50のいずれかの通信装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例52は、実施例31〜51のいずれかの通信装置であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例53は、実施例31〜52のいずれかの通信装置であり、前記処理回路は、第二のデータ信号を受信するステップであって、前記第二のデータ信号は、前記データ信号に対して反転されている、ステップと、前記第二のデータ信号に基づいて、前記第一の信号エッジ、前記第二の信号エッジ、および前記第三の信号エッジを決定するステップとを実行するようにさらに構成される。

実施例54は、電圧源から供給ラインを介して電子装置に供給される供給電圧を調節するための方法であり、該方法は、前記電子装置によって処理されるデータに関する情報に基づいて前記供給電圧を調整することを含む。

実施例55は、前記供給電圧を調整することが、前記電子装置によって処理されるデータに関する前記情報に基づいて制御信号を生成するステップと、スイッチ回路を用いて、充電された容量性素子を前記制御信号に基づいて前記供給ラインに選択的に結合するステップとを含む、実施例54に記載の方法である。

実施例56は、前記制御信号の生成が、前記電子装置によって処理されるデータと、前記供給電圧の期待される変動および前記電子装置の電流消費の期待される変動のうちの一つとの間の依存性に関する情報にさらに基づく、実施例55の方法である。

実施例57は、前記電子装置によって処理されるデータが少なくとも一つのデータ・シンボルを含み、前記電子装置によって処理されるデータと、前記供給電圧の期待される変動および前記電子装置の期待される電流消費の変動のうちの一つとの間の依存性に関する前記情報が、前記データ・シンボルを処理する間の前記電子装置の期待される電流消費に関する情報、または前記電子装置が前記データ・シンボルを処理する間の前記供給電圧の期待される変動に関する情報を含む、実施例56の方法である。

実施例58は、通信方法である。この方法は、処理回路を用いてデータ信号を生成することを含む。前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。さらに、当該方法は、前記第一のデータおよび前記第二のデータに関する情報に基づいて、供給ラインを介して電圧源から前記処理回路に供給される供給電圧を変調するステップを含む。

実施例59は、供給電圧を変調するステップが、前記第一のデータおよび前記第二のデータに関する情報に基づいて制御信号を生成するステップと、スイッチ回路を用いて、充電された容量性素子を、前記制御信号に基づいて前記供給ラインに選択的に結合するステップとを含む、実施例58の方法である。

実施例60は、前記制御信号の生成が、前記第一のデータと、前記供給電圧の期待される変動および前記処理回路の前記電流消費の期待される変動のうちの一つとの間の依存性に関する情報にさらに基づいている、実施例59の方法である。

実施例61は、実施例60の方法であり、前記第一のデータは第一のデータ・シンボルであり、前記第二のデータは、データ通信プロトコルに従って送信される第二のデータ・シンボルであり、前記第一のデータと、前記供給電圧の期待される変動および前記処理回路の前記電流消費の期待される変動のうちの一つとの間の依存性に関する情報が、前記第一のデータ・シンボルを処理する間の前記処理回路の前記消費電流の期待される変動に関する情報、または前記処理回路が前記第一のデータ・シンボルを処理する間の前記供給電圧の期待される変動に関する情報を含む。

実施例62は、実施例60または実施例61の方法であり、前記第一のデータと、前記供給電圧の期待される変動および前記処理回路の前記電流消費の期待される変動のうちの一つとの間の依存性に関する前記情報は、工場較正に基づく。

実施例63は、実施例61〜62のいずれかの方法であり、当該方法は、前記第一のデータと、前記供給電圧の期待される変動および前記処理回路の前記電流消費の期待される変動のうちの一つとの間の依存性に関する情報を、前記データ信号の受信側から受領された較正情報に基づいて更新するステップをさらに含む。

実施例64は、実施例58〜63のいずれかの方法であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例65は、実施例58〜64のいずれかの方法であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例66は、第二のデータ信号を生成するステップをさらに含み、前記第二のデータ信号は、前記データ信号に対して反転される、実施例58〜65のいずれかの方法である。

実施例67は、実施例58〜66のいずれかの方法であり、前記供給電圧を変調することは、送信されるべき第三のデータに関する情報にさらに基づき、前記第三のデータは、前記第一のデータの前にある。

実施例68は、通信方法である。この方法は、処理回路を用いて、データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを判別することを含む。さらに、この方法は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定することを含む。この方法はさらに、前記処理回路による前記第二の信号エッジの決定に応答して供給電圧を変調することを含み、前記供給電圧は、電圧源から前記処理回路に、供給ラインを介して供給される。

実施例69は、実施例68の方法であり、前記供給電圧を変調することは、さらに、前記第一のデータに関する情報に基づく。

実施例70は、実施例68の方法であり、前記供給電圧を変調することは、前記第一のデータに関する前記情報とは無関係である。

実施例71は、実施例68〜70のいずれかの方法であり、前記供給電圧を変調することは、前記第一のデータおよび前記第二のデータに関する前記情報に基づいて制御信号を生成するステップと、スイッチ回路を使用して、充電された容量性素子を前記制御信号に基づいて前記供給ラインに選択的に結合するステップとを含む。

実施例72は実施例71の方法であり、前記制御信号の生成は、前記第一のデータに関する前記情報とは無関係である。

実施例73は、実施例71の方法であり、前記制御信号の生成は、前記第一のデータに関する前記情報にさらに基づく。

実施例74は、実施例73の方法であり、前記制御信号の生成は、前記第一のデータと、前記供給電圧の期待される変動および前記処理回路の前記電流消費の期待される変動のうちの一つとの間の依存性に関する情報に基づく。

実施例75は、実施例74の方法であり、前記第一のデータは第一のデータ・シンボルであり、前記第二のデータはデータ通信プロトコルに従って送信される第二のデータ・シンボルであり、前記第一のデータと、前記供給電圧の期待される変動および前記処理回路の前記電流消費の期待される変動のうちの一つとの間の依存性に関する前記情報は、前記第一のデータ・シンボルを処理する間の前記処理回路の前記期待される電流消費に関する情報、または前記処理回路が第一のデータ・シンボルを処理する間の前記供給電圧の前記期待される変動に関する情報を含む。

実施例76は、実施例74または実施例75の方法であり、前記第一のデータと、前記供給電圧の期待される変動および前記処理回路の前記電流消費の期待される変動のうちの一つとの間の依存性に関する前記情報は、工場較正に基づいている。

実施例77は、実施例74〜76のいずれかの方法であり、前記第一のデータと、前記供給電圧の期待される変動および前記処理回路の前記電流消費の期待される変動のうちの一つとの間の依存性に関する前記情報を、前記データ信号から導出された較正情報に基づいて更新するステップをさらに含む。

実施例78は、実施例68〜77のいずれかの方法であり、前記データ信号内の第三のデータに関する情報に基づいて前記供給電圧を変調することをさらに含み、前記第三のデータが前記第一のデータに先行する。

実施例79は、実施例68〜78のいずれかの方法であり、第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または、第二のタイプが上昇エッジであり、第一のタイプが下降エッジである。

実施例80は、実施例68〜79のいずれかの方法であって、第一の時間期間と第二の時間期間の和は10^-7秒未満である。

実施例81は、実施例68〜80のいずれかの方法であり、第二のデータ信号を受信するステップであって、前記第二のデータ信号は、前記データ信号に対して反転されている、ステップと、前記第一の信号エッジ、前記第二の信号エッジ、および前記第三の信号エッジを、前記第二のデータ信号にさらに基づいて決定するステップとをさらに含む。
〔実施例１２６〕

図26a〜26cに関連して上述された例は、以下のように要約されうる。

実施例1は静電気放電に対する保護回路である。当該保護回路は、差動伝送リンクの第一の伝送線のための第一の入力と、前記差動伝送リンクの第二の伝送線のための第二の入力とを備える。さらに、当該保護回路は、前記第一の伝送線のための第一の出力と、前記第二の伝送線のための第二の出力とを備える。当該保護回路は、さらに、前記第一の入力と前記第一の出力との間に結合された第一のダイオード対と、前記第二の入力と前記第二の出力との間に結合された第二のダイオード対とを備える。当該保護回路は、前記第一のダイオード対と前記第一の出力との間に結合された第一の抵抗性素子と、前記第二のダイオード対と前記第二の出力との間に結合された第二の抵抗性素子とを備え、前記第一の抵抗性素子と前記第二の抵抗性素子は、前記第一の伝送線および前記第二の伝送線に減衰を付加する。

実施例2は、実施例1の保護回路であり、前記第一の抵抗性素子および前記第二の抵抗性素子は、それぞれ、前記第一の伝送線および前記第二の伝送線に少なくとも2dBの減衰を加える。

実施例3は、実施例1または実施例2の保護回路であり、前記第一の抵抗性素子および前記第二の抵抗性素子のそれぞれの抵抗率は、5Ωより高い、または10Ωより高い。

実施例4は、実施例1〜3のいずれかの保護回路であり、前記第一の抵抗性素子および前記第二の抵抗性素子のそれぞれの抵抗率は、50Ω未満である。

実施例5は、実施例1〜4のいずれかの保護回路であり、前記第一のダイオード対および前記第二のダイオード対の各ダイオードは、250fF未満のキャパシタンスを示す。

実施例6は、実施例1〜5のいずれかの保護回路であり、前記第一のダイオード対は、前記第一の入力とグラウンドとの間に結合された第一のダイオードと、前記第一の入力と供給電圧との間に結合された第二のダイオードとを含む。さらに、前記第二のダイオード対は、前記第二の入力とグラウンドとの間に結合された第三のダイオードと、前記第二の入力と前記供給電圧との間に結合された第四のダイオードとを含む。

実施例7は、実施例1〜6のいずれかの保護回路であり、前記第一の抵抗性素子と前記第一の出力との間に結合された第三のダイオード対と、前記第二の抵抗性素子と前記第二の出力との間に結合された第四のダイオード対とをさらに備える。

実施例8は、実施例7の保護回路であり、前記第三のダイオード対および前記第四のダイオード対の各ダイオードは、100fF未満のキャパシタンスを示す。

実施例9は、実施例7または実施例8の保護回路であり、前記第三のダイオード対は、前記第一の出力グラウンドとの間に結合された第五のダイオードと、前記第一の出力と前記供給電圧との間に結合された第六のダイオードとを含む。さらに、前記第四のダイオード対は、前記第二の出力とグラウンドとの間に結合された第七のダイオードと、前記第二の出力と前記供給電圧との間に結合された第八のダイオードとを含む。

実施例10は、実施例1〜9のいずれかの保護回路であり、前記第一の抵抗性素子は第一のインダクタンスを示し、前記第二の抵抗性素子は第二のインダクタンスを示す。

実施例11は、実施例10の保護回路であり、前記第一のインダクタンスおよび前記第二のインダクタンスのそれぞれは0.25nH未満である。

実施例12は、差動データ信号のための受信機である。当該受信機は、差動データ信号を搬送する差動伝送リンクの第一の伝送線および第二の伝送線に結合するように構成されたインターフェース回路を含む。さらに、当該受信機は、第一伝送線および第二の伝送線上の差動データ信号の信号成分間の差に基づいて出力信号を生成するように構成された増幅器回路を備える。当該受信機はさらに、前記インターフェース回路と前記増幅器回路との間に結合された実施例1〜11のいずれかによる保護回路を備える。

実施例12は差動データ信号を受信するための装置である。当該装置は、差動データ信号を搬送する差動伝送リンクの第一の伝送線および第二の伝送線に結合するように構成されたインターフェース回路を含む。さらに、当該装置は、差動データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を備える。当該装置はさらに、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路を含む。当該装置は、前記インターフェース回路と前記処理回路との間に結合された実施例1〜11のいずれかによる保護回路を備える。

実施例13は、実施例12の装置であり、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。

実施例14は、実施例12または実施例13の装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例15は、前記処理回路が時間‐デジタル変換器である実施例12〜14のいずれかの装置である。
〔実施例１２７〕

図27a〜図27fに関連して上述された例は、以下のように要約されうる。

実施例1は、増幅された高周波送信信号を生成するための装置であり、当該装置は：
ベースバンド送信信号に基づいて、増幅された高周波送信信号を提供するように構成された電力増幅器回路と；
ベースバンド受信データ信号を生成するように構成された時間エンコード送信機回路であって、前記ベースバンド受信データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、時間エンコード受信機回路に送信されるべき第一のベースバンド受信データに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記時間エンコード受信機回路に送信されるべき第二のベースバンド受信データに対応する第二の時間期間だけ分離される、時間エンコード送信機回路とを有し；
前記第一のベースバンド受信データおよび前記第二のベースバンド受信データはフィードバック情報を含む。

実施例2は、前記フィードバック情報が、前記増幅された高周波送信信号によって引き起こされるフィードバック受信信号、当該装置のレジスタの内容、電力検出器の出力、および温度センサーの出力のうちの少なくとも一つに関する情報である、実施例1の装置である。

実施例3は、ペイロード受信信号または前記フィードバック受信信号をマルチプレクサ出力信号として提供するように構成されたマルチプレクサをさらに備え、当該時間エンコード送信機回路は、前記マルチプレクサ出力信号に基づいて前記ベースバンド受信データ信号を生成するように構成されている、実施例2の装置である。

実施例4は、前記フィードバック受信信号がアナログ信号である、実施例2または3の装置である。

実施例5は、前記フィードバック受信信号に基づいてベースバンド・フィードバック受信信号を生成するように構成されたダウンコンバージョン回路をさらに備え、前記時間エンコード送信機回路は、前記ベースバンド・フィードバック受信信号に基づいて前記ベースバンド受信データ信号を生成するように構成される、実施例2〜4のうちの一つの装置である。

実施例6は、前記電力増幅器回路の出力に結合され、前記増幅された高周波送信信号によって引き起こされる、または前記増幅された高周波送信信号に基づいて提供されるアンテナ送信信号によって引き起こされる前記フィードバック受信信号を提供するように構成された結合器モジュールをさらに備える、実施例2〜5の一つに記載の装置である。

実施例7は、前述の実施例の一つの装置であり、前記ベースバンド受信データ信号はデジタル信号である。

実施例8は、前述の実施例の一つの装置であり、前記増幅された高周波送信信号がペイロード・データを含み、前記時間エンコード送信機回路が、前記ベースバンド受信データ信号を前記時間エンコード受信機回路に送信するように構成され、一方、前記ペイロード・データを有する前記増幅された高周波送信信号は無線で外部の受信機に送信される。

実施例9は、前述の実施例の一つの装置であり、受信されたベースバンド送信データ信号内の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された時間エンコード受信機回路をさらに備え、前記時間エンコード受信機回路は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のベースバンド送信データを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のベースバンド送信データを決定するように構成され、前記時間エンコード受信機回路は、第一のベースバンド送信データおよび第二のベースバンド送信データに基づいて前記ベースバンド送信信号を提供するように構成される。

実施例10は、前述の実施例の一つの装置であり、前記増幅された高周波送信信号に基づいて複数のアンテナのための複数のアンテナ送信信号を提供するように構成されたフィード・ネットワーク（feeding network）をさらに備える。

実施例11は、前述の実施例の一つの装置であり、前記ベースバンド送信信号に基づいて高周波送信信号を生成するように構成されたアップコンバージョン回路をさらに備え、前記電力増幅器回路は、前記増幅された高周波送信信号を生成するように前記高周波送信信号を増幅するように構成される。

実施例12は、前述の実施例の一つによる装置を備える無線トランシーバ装置である。

実施例13は、実施例12の無線トランシーバ装置であり、前記ベースバンド受信データ信号を受信し、前記ベースバンド受信データ信号内の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを決定するように構成された時間エンコード受信機回路をさらに備え、前記時間エンコード受信機回路は、前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間に基づいて第一のベースバンド受信データを決定し、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間に基づいて第二のベースバンド受信データを決定するように構成される。

実施例14は、前記増幅された高周波送信信号によって引き起こされる前記少なくとも一つのフィードバック受信信号に関する前記情報に基づいて、前記ベースバンド送信信号の予歪を制御するように構成された予歪制御モジュールをさらに含む、実施例12または13の無線トランシーバ装置である。

実施例15は、実施例14の無線トランシーバ装置であり、前記予歪制御モジュールは、前記電力増幅器回路からのリアルタイム・ループバックを介した閉ループにおいて、前記時間エンコード送信機回路を通じて、前記予歪を制御するように構成される。

実施例16は、実施例12〜15のうちの一つによる無線トランシーバ装置であり、アンテナ送信信号を送信するように構成されたアンテナ・アレイをさらに備え、前記アンテナ送信信号は増幅された高周波送信信号に基づいている。

実施例17は、実施例12〜16の一つによる無線トランシーバ装置を含むモバイル装置である。

実施例18は、
受信されたベースバンド受信データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを決定するように構成された時間エンコード受信機回路であって、前記時間エンコード受信機回路が、前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間に基づいて第一のベースバンド受信データを決定し、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間に基づいて第二のベースバンド受信データを決定するように構成された時間エンコード受信機回路と；
前記第一のベースバンド受信データおよび前記第二のベースバンド受信データに基づいて、ベースバンド送信信号のための予歪設定を決定するように構成されたベースバンド処理回路とを含む、
ベースバンド・プロセッサである。

実施例19は、実施例18のベースバンド・プロセッサであり、前記受信されたベースバンド受信データ信号は、増幅された高周波送信信号によって引き起こされたフィードバック受信信号に基づいており、前記第一のベースバンド受信データおよび前記第二のベースバンド受信データは、前記フィードバック受信信号に関する情報を含む。

実施例20は、実施例18または19のベースバンド・プロセッサであり、ベースバンド送信データ信号を生成するように構成された時間エンコード送信機回路をさらに含み、前記ベースバンド送信データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、第一のベースバンド送信データに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、第二のベースバンド送信データに対応する第二の時間期間によって分離される。

実施例21は、実施例18〜20の一つによるベースバンド・プロセッサを備える無線トランシーバ装置である。

実施例22は、実施例21による無線トランシーバ装置を含むモバイル装置である。

実施例23は、増幅された高周波送信信号を生成するための方法であり、当該方法は：
ベースバンド送信信号に基づいて、増幅された高周波送信信号を提供することと；
時間エンコード送信機回路によってベースバンド受信データ信号を生成することとを含み、前記ベースバンド受信データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、時間エンコード受信機回路に送信される第一のベースバンド受信データに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記時間エンコード受信機回路に送信される第二のベースバンド受信データに対応する第二の時間期間だけ分離され、
前記第一のベースバンド受信データおよび前記第二のベースバンド受信データはフィードバック情報を含む。

実施例24は、予歪設定を決定するための方法であり、当該方法は：
受信されたベースバンド受信データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを、時間エンコード受信機回路によって決定するステップと；
第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のベースバンド受信データを決定するステップと；
第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のベースバンド受信データを決定するステップと；
第一のベースバンド受信データおよび第二のベースバンド受信データに基づいてベースバンド送信信号のための予歪設定を決定するステップとを含む。

実施例25は、実行されると、機械に実施例23または24の方法を実行させるプログラム・コードを含む機械読取可能記憶媒体である。

実施例26はコンピュータ・プログラムであり、該コンピュータ・プログラムがコンピュータまたはプロセッサ上で実行されるときに、実施例23または24の方法を実行するためのプログラム・コードを有する。
〔実施例１２８〕

図28a〜図28dに関連して上述された例は、以下のように要約されうる。

実施例1は、シンセサイザー回路を含む送信機である。シンセサイザー回路は、ステアリング信号に応答してクロック信号を生成するように構成された制御発振器（controlled oscillator）と、クロック信号に基づいてステアリング信号を制御するように構成された閉ループ制御回路とを備える。シンセサイザー回路は、閉ループ制御回路が非アクティブである第一のモード、または閉ループ制御回路がアクティブである第二のモードで動作するように構成される。当該送信機は、クロック信号を用いてデータ信号を生成する装置をさらに備える。シンセサイザー回路は、第一の時間期間の間は第一のモードで動作し、第二の時間期間の間は第二のモードで動作する。

実施例2は、実施例1の送信機であり、前記制御発振器は、デジタル制御される発振器または電圧制御される発振器である。

実施例3は、実施例1または実施例2の送信機であり、所定の条件が満たされた場合に、前記シンセサイザー回路を第一のモードから第二のモードに切り替えるように構成された制御回路をさらに備える。

実施例4は、実施例3の送信機であり、前記所定の条件は、温度変化および所定の時間期間の経過のうちの少なくとも一つである。

実施例5は、実施例1〜4のいずれかの送信機であり、前記第一の時間期間は、前記第二の時間期間より長い。

実施例6は、前記実施例のいずれかの送信機であり、前記第一の時間期間は、前記第二の時間期間の少なくとも2倍の長さである。

実施例7は、実施例1〜6のいずれかの送信機であり、前記クロック信号の周波数は8GHzよりも高い。

実施例8は、実施例1〜7のいずれかの送信機であり、前記データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路を備え、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。前記データ信号を生成するための装置は、前記データ信号を出力するように構成された出力インターフェース回路をさらに備える。

実施例9は、実施例8の装置であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例10は、実施例8または実施例9の装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例11は、実施例8〜10のいずれかの装置であり、前記処理回路は、第二のデータ信号を生成するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例12は、実施例8〜11のいずれかの装置であり、前記処理回路はデジタル‐時間変換器である。

実施例13は、シンセサイザー回路を含む送信機である。シンセサイザー回路は、ステアリング信号に応答してクロック信号を生成するように構成された制御発振器と、クロック信号に基づいてステアリング信号を制御するように構成された閉ループ制御回路とを備える。シンセサイザー回路がアクティブ化された後の第一の時間期間の間、シンセサイザー回路は、閉ループ制御回路がロックされない第一のモードで動作する。シンセサイザー回路は、前記第一の時間期間の後に、閉ループ制御回路がロックされる第二のモードで動作する。当該送信機は、さらに、前記第一の時間期間および前記第二の時間期間において前記クロック信号を使用してデータ信号を生成するための装置を備える。

実施例14は、実施例13の送信機であり、前記ステアリング信号を記憶するためのメモリをさらに備え、前記シンセサイザー回路は、アクティブ化すると、記憶されている前記ステアリング信号を使用するように構成される。

実施例15は、実施例13または14の送信機であり、前記データ信号を生成するための装置は、前記第一の時間期間の間は第一の変調方式を使用し、前記第二の時間期間の間は第二の変調方式を使用するように構成される。前記第一の変調方式は前記第二の変調方式より堅牢である。

実施例16は、実施例13〜15のいずれかの送信機であり、クロック信号の周波数は8GHzよりも高い。

実施例17は、実施例13〜16のいずれかの送信機であり、前記データ信号を生成するための装置は、前記データ信号を生成するように構成された処理回路を備え、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される。前記データ信号を生成するための装置は、前記データ信号を出力するように構成された出力インターフェース回路をさらに備える。

実施例18は、実施例17の装置であり、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。

実施例19は、実施例17または実施例18の装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例20は、実施例17〜19のいずれかの装置であり、前記処理回路は、さらに、第二のデータ信号を生成するように構成され、前記第二のデータ信号は、前記データ信号に対して反転される。

実施例21は、前記処理回路がデジタル‐時間変換器である、実施例17〜20のいずれかの装置である。
〔実施例１２９〕

図29a〜図29iに関連して上述された例は、以下のように要約されうる。

実施例1は、データ信号を生成するための装置であり、当該装置は：
前記データ信号を生成するように構成された処理回路であって、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、通信プロトコルに従って送信されるべき第一の非ペイロード・データ・シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記通信プロトコルに従って送信されるべき第二の非ペイロード・データ・シンボルに対応する第二の時間期間だけ分離され、
前記第一の時間期間および前記第二の時間期間のうちの少なくとも一方は、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長く、前記第一の非ペイロード・データ・シンボルおよび前記第二の非ペイロード・データ・シンボルのうちの一方は可変バッファ・シンボルであり、前記第一の非ペイロード・データ・シンボルおよび前記第二の非ペイロード・データ・シンボルのうちの他方はクロック分配シンボルである、処理回路と；
前記データ信号を出力するように構成された出力インターフェース回路とを備える。

実施例2は、前記可変バッファ・シンボルの時間期間が、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長い、実施例1の装置である。

実施例3は、実施例1または2の装置であり、前記可変バッファ・シンボルの時間期間は少なくとも、前記通信プロトコルのデリミタ時間期間に等しい、。

実施例4は、実施例3に記載の装置であり、前記可変バッファ・シンボルの時間期間は高々、前記デリミタ時間期間に前記通信プロトコルの基本送信単位の最大時間長を加えたものに等しい。

実施例5は、実施例3または4の装置であり、前記可変バッファ・シンボルの時間期間は高々、前記デリミタの時間期間に、前記クロック分配シンボルと次のクロック分配シンボルとの間に送信されるべきデータ・シンボルの最大時間長と最小時間長の間の差を加えたものに等しい。

実施例6は、前記の実施例の一つによる装置であり、前記処理回路は、第四の信号エッジ、第五の信号エッジ、および第六の信号エッジのシーケンスを含む前記データ信号を生成するように構成され、前記第四の信号エッジおよび前記第五の信号エッジは、前記通信プロトコルに従って送信されるべき第三の非ペイロード・データ・シンボルに対応する第三の時間期間だけ分離され、前記第五の信号エッジおよび前記第六の信号エッジは、前記通信プロトコルに従って送信されるべき第四の非ペイロード・データ・シンボルに対応する第四の時間期間だけ分離され、
前記第三の時間期間または前記第四の時間期間は、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長く、前記第三の非ペイロード・データ・シンボルおよび前記第四の非ペイロード・データ・シンボルの一方は第二の可変バッファ・シンボルであり、前記第三の非ペイロード・データ・シンボルおよび前記第四の非ペイロード・データ・シンボルの他方は第二のクロック分配シンボルである。

実施例7は、前記可変バッファ・シンボルの時間期間が前記第二可変バッファ・シンボルの時間期間と異なる、実施例6の装置である。

実施例8は、前記クロック分配シンボルの時間期間が、前記第二のクロック分配シンボルの時間期間に等しい、実施例6または7の装置である。

実施例9は、前記実施例の一つによる装置であり、前記処理回路は、可変バッファ・シンボルとクロック分配シンボルの諸対および可変バッファ・シンボルとクロック分配シンボルの諸対の間のデータ・シンボルを繰り返して含む前記データ信号を生成するように構成される。

実施例10は、実施例9の装置であり、前記処理回路が、参照クロック信号または参照発振器信号に基づいて、前記データ信号内の前記クロック分配記号を生成するように構成される。

実施例11は、実施例9または10の装置であり、前記処理回路が、前記可変バッファ・シンボルの時間期間を生成するように構成され、前記クロック分配シンボルまたは前記可変バッファ・シンボルの上昇エッジまたは下降エッジが参照クロック信号または参照発振器信号のエッジに対応する。

実施例12は、実施例9、10または11の装置であり、前記クロック分配シンボルは、前記データ信号内で少なくとも1GHzの周波数で生起する。

実施例13は、前記実施例の一つによる装置であり、前記第一の非ペイロード・データ・シンボルは前記可変バッファ・シンボルであり、前記第二の非ペイロード・データ・シンボルは前記クロック分配シンボルである。

実施例14は、データ信号をデコードするための装置であり、当該装置は：
データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路と；
第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一の非ペイロード・データ・シンボルを検出するように構成され、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二の非ペイロード・データ・シンボルを検出するように構成される復調回路とを備え、
前記第一の時間期間および前記第二の時間期間のうちの少なくとも一方は、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長く、前記第一の非ペイロード・データ・シンボルおよび前記第二の非ペイロード・データ・シンボルのうちの一方は可変バッファ・シンボルであり、前記第一の非ペイロード・データ・シンボルおよび前記第二の非ペイロード・データ・シンボルのうちの他方はクロック分配シンボルである。

実施例15は、前記可変バッファ・シンボルの時間期間が、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間より長い、実施例14の装置である。

実施例16は、実施例14または15の装置であり、前記可変バッファ・シンボルの時間期間は少なくとも、前記通信プロトコルのデリミタ時間期間に等しい。

実施例17は、実施例16に記載の装置であり、前記可変バッファ・シンボルの時間期間は高々、前記デリミタ時間期間に、前記通信プロトコルの基本送信単位の時間長を加えたものに等しい。

実施例18は、実施例16または17の装置であり、前記可変バッファ・シンボルの時間期間は高々、前記デリミタの時間期間に、前記クロック分配シンボルと次のクロック分配シンボルとの間で送信されるべきデータ・シンボルの最大時間長と最小時間長との差を加えたものに等しい。

実施例19は、実施例14〜18の一つの装置であり、前記処理回路は、前記データ信号における第四の信号エッジ、第五の信号エッジ、および第六の信号エッジのシーケンスを決定するように構成され、
前記復調回路は、前記第四の信号エッジと前記第五の信号エッジとの間の第三の時間期間に基づいて第三の非ペイロード・データ・シンボルを検出するように構成され、前記第五の信号エッジと前記第六の信号エッジとの間の第四の時間期間に基づいて第四の非ペイロード・データ・シンボルを検出するように構成され、
前記第三の時間期間または前記第四の時間期間は、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長く、前記第三の非ペイロード・データ・シンボルおよび前記第四の非ペイロード・データ・シンボルの一方は第二の可変バッファ・シンボルであり、前記第三の非ペイロード・データ・シンボルおよび前記第四の非ペイロード・データ・シンボルの他方は第二のクロック分配シンボルである。

実施例20は、前記可変バッファ・シンボルの時間期間が前記第二の可変バッファ・シンボルの時間期間と異なる、実施例19の装置である。

実施例21は、前記クロック分配シンボルの時間期間が前記第二のクロック分配シンボルの時間期間に等しい、実施例19または20の装置である。

実施例22は、実施例14〜21のうちの一つによる装置であり、前記データ信号は、可変バッファ・シンボルとクロック分配シンボルの諸対と、可変バッファ・シンボルとクロック分配シンボルの諸対の間のデータ・シンボルを繰り返し含む。

実施例23は、前記復調回路が、前記データ信号内の前記クロック分配シンボルに基づいて参照クロック信号を生成するように構成される、実施例22の装置である。

実施例24は、前記クロック分配シンボルまたは前記可変バッファ・シンボルの上昇エッジまたは下降エッジが参照クロック信号のエッジに対応する、実施例22または23の装置である。

実施例25は、前記参照クロック信号に基づいてローカルなクロック信号を生成するように構成されたクロック生成回路をさらに備える、実施例23または24の装置である。

実施例26は、前記参照クロック信号に基づいてローカルな発振器信号を生成するように構成された発振器回路をさらに備える、実施例23、24または25の装置である。

実施例27は、実施例22〜26の一つによる装置であり、前記クロック分配シンボルは、前記データ信号内で少なくとも1GHzの周波数で発生する。

実施例28は、周波数分割器をさらに備え、前記復調回路は、前記データ信号内の前記クロック分配シンボルに基づいて中間クロック信号を生成するように構成され、前記周波数分割器は、前記中間クロック信号に基づいて参照クロック信号を提供するように構成される、実施例27の装置である。

実施例29は、実施例24〜28の一つによる装置であり、前記第一の非ペイロード・データ・シンボルは前記可変バッファ・シンボルであり、前記第二の非ペイロード・データ・シンボルは前記クロック分配シンボルである。

実施例30は、
実施例14〜29の一つによる装置；および
ベースバンド送信信号と、前記可変バッファ・シンボルおよび前記クロック分配シンボルに基づいて生成される局部発振器信号とに基づいて高周波送信信号を生成するように構成されたアップコンバージョン回路を備えた、
無線トランシーバである。

実施例31は、実施例1〜13のうちの一つによる装置を含むベースバンド・プロセッサである。

実施例32は、実施例1〜13のうちの一つによる装置と、実施例14〜29の一つによる装置とを含むモバイル装置である。

実施例33は、データ信号を生成するための方法であり、当該方法は：
第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むデータ信号を生成するステップであって、前記第一の信号エッジと前記第二の信号エッジは、通信プロトコルに従って送信されるべき第一の非ペイロード・データ・シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジと前記第三の信号エッジは、前記通信プロトコルに従って送信されるべき第二の非ペイロード・データ・シンボルに対応する第二の時間期間だけ分離され、
前記第一の時間期間または前記第二の時間期間は、前記通信プロトコルのペイロード・データ・シンボルに関連する最長の時間期間よりも長く、前記第一の非ペイロード・データ・シンボルおよび前記第二の非ペイロード・データ・シンボルの一方は可変バッファ・シンボルであり、前記第一の非ペイロード・データ・シンボルおよび前記第二の非ペイロード・データ・シンボルの他方はクロック分配シンボルである、ステップと；
前記データ信号を出力するステップとを含む。

実施例34は、データ信号をデコードするための方法であり、当該方法は：
データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するステップと；
第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一の非ペイロード・データ・シンボルを検出するステップと；
第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二の非ペイロード・データ・シンボルを検出するステップとを含み、
前記第一の時間期間または前記第二の時間期間は、前記通信プロトコルのどのペイロード・データ・シンボルの時間期間よりも長く、前記第一の非ペイロード・データ・シンボルおよび前記第二の非ペイロード・データ・シンボルの一方は可変バッファ・シンボルであり、前記第一の非ペイロード・データ・シンボルおよび前記第二の非ペイロード・データ・シンボルの他方はクロック分配シンボルである。
〔実施例１３０〕

図30a〜30kに関連して上述された例は、以下のように要約されうる。

実施例1は、データ信号を生成するための装置であり、当該装置は：
前記データ信号を生成するように構成された処理回路であって、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離され、
前記処理回路は、送信されるべき追加データに対応する、前記第一の時間期間の間の前記データ信号の第一の信号振幅および前記第二の時間期間の間の前記データ信号の第二の信号振幅を変調するように構成される、処理回路と；
前記データ信号を出力するように構成された出力インターフェース回路とを備える。

実施例2は、前記データ信号の信号振幅がパルス振幅変調される、実施例1の装置である。

実施例3は、前記の実施例の一つによる装置であり、前記処理回路は、データ通信プロトコルに基づいて前記データ信号を生成するように構成され、前記データ通信プロトコルに従って送信されるべき第一のデータ・シンボルは、前記第一のデータと、前記追加データの少なくとも一つのビットとを含み、前記データ通信プロトコルに従って送信されるべき第二のデータ・シンボルは、前記第二のデータと、前記追加データの少なくとももう一つのビットとを含む。

実施例4は、前記の実施例の一つによる装置であり、前記追加データの少なくとも一つのビットに関する情報は、前記第一の信号振幅および前記第二の信号振幅にわたって分散される。

実施例5は、前記の実施例の一つによる装置であり、前記処理回路は、以下のように前記データ信号を生成するように構成される：
前記データ信号の前記第一の信号振幅が第一の振幅閾値より大きい；
前記データ信号の前記第二の信号振幅が前記第一の振幅閾値よりも低く、第二の振幅閾値よりも大きい；
前記データ信号は、第三の時間期間の間の第三の信号振幅を含み、前記データ信号の前記第三の信号振幅は、前記第二の振幅閾値よりも低い。

実施例6は、前記の実施例の一つによる装置であり、前記追加データの少なくとも一つのビットに関する情報は、パルス振幅変調され、時間エンコードされる。

実施例7は、データ信号を受信するための装置であり、当該装置は：
データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路と；
第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路とを備え、
前記復調回路は、前記第一の時間期間の間の前記データ信号の第一の信号振幅と、前記第二の時間期間の間の前記データ信号の第二の信号振幅とに基づいて、追加データを決定するように構成される。

実施例8は、前記データ信号の前記信号振幅がパルス振幅変調される、実施例7に記載の装置である。

実施例9は、実施例7〜8の一つによる装置であり、前記データ信号はデータ通信プロトコルに基づいており、前記データ通信プロトコルに従って受信された第一のデータ・シンボルは、前記第一のデータと、前記追加データの少なくとも一つのビットとを含み、前記データ通信プロトコルに従って受信された第二のデータ・シンボルは、前記第二のデータと、前記追加データの少なくとももう一つのビットとを含む。

実施例10は、実施例7〜9の一つによる装置であり、前記復調回路は、前記第一の信号振幅および前記第二の信号振幅に基づいて前記追加データのビットを決定するように構成される。

実施例11は、実施例7〜10の一つによる装置であり、前記データ信号の前記第一の信号振幅は、第一の振幅閾値より大きく、前記データ信号の前記第二の信号振幅は、前記第一の振幅閾値より低く、第二の振幅閾値より大きく、前記データ信号は、第三の時間期間の間に第三の信号振幅を含み、前記データ信号の前記第三の信号振幅は、前記第二の振幅閾値より低く、前記復調回路は、前記データ信号の前記信号振幅を、前記第一の振幅閾値、前記第二の振幅閾値、および前記第三の振幅閾値の少なくとも一つと比較することに基づいて、前記追加データを決定するように構成される。

実施例12は、前記の実施例の一つによる装置であり、前記復調回路は、前記第一の字間期間の長さに基づいて、かつ前記第一期間の間の前記データ信号の前記第一信号振幅に基づいて、前記追加データの少なくとも一つのビットを決定するように構成される。

実施例13は、一対のデータ信号を生成するための装置であり、当該装置は：
前記一対のデータ信号の第一のデータ信号を生成するように構成された処理回路であって、前記第一のデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離され、
前記第一のデータ信号は、前記第一の時間期間の間の第一の信号振幅を含み、前記一対のデータ信号の第二のデータ信号は、前記第一の時間期間の間の第二の信号振幅を含み、前記処理回路は、送信されるべき少なくとも一つの追加データ・ビットに基づいて、前記第一の信号振幅および前記第二の信号振幅を選択するように構成される、処理回路と；
前記一対のデータ信号を出力するように構成された出力インターフェース回路とを備える。

実施例14は、実施例13による装置であり、前記処理回路は、データ通信プロトコルに基づいて前記一対のデータ信号を生成するように構成され、送信されるべき前記データ通信プロトコルのデータ・シンボルに関連付けられた時間期間の各先頭および各終端は、前記一対のデータ信号の少なくとも一つのデータ信号におけるそれぞれの信号エッジに対応する。

実施例15は、実施例13または14による装置であり、前記データ通信プロトコルに従って送信されるべき第一のデータ・シンボルは、前記第一のデータと、前記少なくとも一つの追加データ・ビットとを含む。

実施例16は、実施例13〜15の一つによる装置であり、前記第一のデータ信号の信号エッジおよび前記第二のデータ信号の信号エッジは、送信されるべきデータ・シンボルに関連する時間期間の先頭および終端に対応する。

実施例17は、実施例13〜16の一つによる装置であり、前記処理回路は、前記第一のデータ信号と前記第二のデータ信号の和（sum）が、送信されるべき前記データ通信プロトコルの各データ・シンボルについての信号エッジを含むように、前記一対のデータ信号を生成するように構成される。

実施例18は、実施例13〜17の一つによる装置であり、前記出力インターフェースは、前記一対のデータ信号の第一のデータ信号を一対の信号線の第一の信号線に、前記一対のデータ信号の第二のデータ信号を前記一対の信号線の第二の信号線に提供するように構成される。

実施例19は、実施例18による装置であり、前記処理回路は、当該装置の差動動作モードにおいて差動信号として前記一対のデータ信号を生成するように構成される。

実施例20は、一対のデータ信号を受信するための装置であり、当該装置は：
前記一対のデータ信号に基づいて差分データ信号を生成するように構成された処理回路であって、当該装置は：
前記処理回路は、前記差分データ信号において、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを決定するように構成されている、処理回路と；
第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路とを備え、
前記復調回路は、前記第一の時間期間の間の前記差分データ信号の第一の信号振幅と、前記第二の時間期間の間の前記差分データ信号の第二の信号振幅とに基づいて、少なくとも一つの追加データ・ビットを決定するように構成される。

実施例21は、実施例20による装置であり、前記復調回路は、前記第一の信号振幅と前記第二の信号振幅との間の差に基づいて、少なくとも一つの追加データ・ビットを決定するように構成される。

実施例22は、実施例20または21による装置であり、前記差分データ信号がデータ通信プロトコルに基づいており、前記データ通信プロトコルに従って受信された第一のデータ・シンボルが、前記第一のデータと、前記少なくとも一つの追加ビットとを含む。

実施例23は、実施例20〜22のうちの一つによる装置であり、前記一対のデータ信号の第一のデータ信号の信号エッジおよび前記一対のデータ信号の第二のデータ信号の信号エッジは、送信されるべきデータ・シンボルに対応する時間期間の開始および終了に対応する。

実施例24は、実施例20〜23のうちの一つによる装置であり、前記処理回路が、前記差分データ信号を生成するように構成され、前記差分データ信号は、前記データ通信プロトコルの各受信データ・シンボルについての信号エッジを含む。

実施例25は、実施例20〜24のうちの一つによる装置であり、前記復調回路は、前記差分データ信号の信号振幅のそれぞれの変化に基づいて、当該装置の非差動動作モードにおいて、各受信データ・シンボルについて一つの追加データ・ビットを決定するように構成される。

実施例26は、実施例20〜25のうちの一つによる装置であり、前記処理回路は、前記一対のデータ信号のデータ信号を加算する、または前記一対のデータ信号のデータ信号を互いに減算することによって、前記差分データ信号を生成するように構成される。

実施例27は、実施例20〜26のうちの一つによる装置であり、当該装置の差動動作モードにおいては、前記一対のデータ信号のデータ信号は差動信号である。

実施例28は、データ信号を生成するための方法であり、当該方法は：
第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含むデータ信号であって、第一の信号エッジおよび第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間だけ分離される、データ信号を生成するステップと；
送信されるべき追加データに対応する、前記第一の時間期間の間の前記データ信号の第一の信号振幅および前記第二の時間期間の間の前記データ信号の第二の信号振幅を変調するステップと；
前記データ信号を出力するステップとを含む。

実施例29は、データ信号を受信するための方法であり、当該方法は：
データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するステップと；
第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定するステップと；
第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するステップと；
前記第一の時間期間の間の前記データ信号の第一の信号振幅と、前記第二の時間期間の間の前記データ信号の第二の信号振幅とに基づいて、追加データを決定するステップとを含む。

実施例30は、一対のデータ信号を生成する方法であり、当該方法は：
前記一対のデータ信号の第一のデータ信号を生成するステップであって、前記第一のデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジと第二の信号エッジは送信されるべき第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジと第三の信号エッジは送信されるべき第二のデータに対応する第二の時間期間によって分離され；
前記第一のデータ信号は、前記第一の時間期間の間、第一の信号振幅を含み、前記一対のデータ信号の第二のデータ信号は、前記第一の時間期間の間、第二の信号振幅を含み、前記第一の信号振幅および前記第二の信号振幅は、送信されるべき少なくとも一つの追加データ・ビットに基づいて選択される、ステップと；
前記一対のデータ信号を出力するステップとを含む。

実施例31は、一対のデータ信号を受信するための方法であり、当該方法は：
前記一対のデータ信号に基づいて差分データ信号を生成するステップと；
前記差分データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するステップと；
第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定するステップと；
第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するステップと；
前記第一の時間期間の間の前記差分データ信号の第一の信号振幅と、前記第二の時間期間の間の前記差分データ信号の第二の信号振幅とに基づいて、少なくとも一つの追加データ・ビットを決定するステップとを含む。
〔実施例１３１〕

図31a〜31gに関連して上述された例は、以下のように要約されうる。

実施例1は、データ信号を生成するための装置であり、当該装置は：
三つの伝送線のための三つのデータ信号のセットを生成するように構成された処理回路であって、
前記三つのデータ信号のセットの少なくとも二つのデータ信号は、第一の時点に第一の信号エッジを有し、前記三つのデータ信号のセットの少なくとも二つのデータ信号は、第二の時点に前記第一の信号エッジに直接続く第二の信号エッジを有し、前記三つのデータ信号のセットの少なくとも二つのデータ信号は、第三の時点に前記第二の信号エッジに直接続く第三の信号エッジを有し、
前記第一の時点および前記第二の時点は、送信されるべき第一のデータに対応する第一の時間期間だけ隔てられ、前記第二の時刻および前記第三の時刻は、送信されるべき第二のデータに対応する第二の時間期間だけ隔てられ、
前記三つのデータ信号のセットの二つのデータ信号の第一の組み合わせは、前記第一の時間期間中に差動信号レベルを有し、前記三つのデータ信号のセットの二つのデータ信号の第二の異なる組み合わせは、前記第二の時間期間中に差動信号レベルを有し、
前記第一の組み合わせから前記第二の組み合わせへの遷移が、送信されるべき追加データの少なくとも一部に対応する、処理回路と；
前記三つのデータ信号のセットを出力するように構成された出力インターフェース回路とを備える。

実施例2は、前記処理回路が、データ通信プロトコルに基づいて前記データ信号を生成するように構成され、前記データ通信プロトコルに従って送信されるべき第一のデータ・シンボルは、前記第一のデータと、前記追加データの少なくとも一つのビットとを含み、前記データ通信プロトコルに従って送信されるべき第二のデータ・シンボルは、前記第二のデータと、前記追加データの少なくとももう一つのビットとを含む、実施例1による装置である。

実施例3は、前記実施例のうちの一つによる装置であり、前記追加データのビットに関する情報は、少なくとも、前記第一の組み合わせから前記第二の組み合わせへの遷移、および前記第二の組み合わせから後続の第三の時間期間の間に差動信号レベルを有する前記三つのデータ信号のセットの二つのデータ信号の第三の組み合わせへの遷移にわたって分散される。

実施例4は、前記実施例のうちの一つによる装置であり、前記三つのデータ信号のセットの第三のデータ信号は、前記第一の時間期間および前記第二の時間期間の間、高インピーダンス状態にある、または前記三つのデータ信号のセットの他の二つの信号の差動信号レベルとは異なる信号レベルにある。

実施例5は、前記実施例のうちの一つによる装置であり、三線伝送モードにおける伝送中の任意の時点において、前記三つのデータ信号のセットのうちの一つのデータ信号が、高インピーダンス状態にある、または、前記差動信号レベルとは異なる信号レベルにあり、三線伝送モードにおける伝送中の異なる時間期間においては、前記三つのデータ信号のセットのうちの異なるデータ信号が、前記高インピーダンス状態にある、または、前記差動信号レベルとは異なる信号レベルにある。

実施例6は、前記実施例のうちの一つによる装置であり、出力インターフェース回路は、三つの伝送線のそれぞれに対するライン・ドライバを含み、該ライン・ドライバは、三つの伝送線のそれぞれを、異なる時点で、個別に高インピーダンス状態に設定するように構成される。

実施例7は、実施例6の装置であり、前記三つの伝送線のうちのある伝送線のライン・ドライバが、前記三つの伝送線の他の二つの伝送線が差動信号レベルの伝送に使用される場合に、前記伝送線を高インピーダンス状態に設定するように構成される。

実施例8は、前記実施例のうちの一つによる装置であり、前記三つのデータ信号のうちのあるデータ信号が、前記第一時間期間の間、差動信号レベルを有し、前記第二の時間期間の間、高インピーダンス状態または前記差動信号レベルとは異なる信号レベルを有する。

実施例9は、前記実施例のうちの一つによる装置であり、前記処理回路は、前記三線伝送モードにおける伝送中の前記三つのデータ信号のセットの少なくとも二つのデータ信号内の信号エッジによって分離された二つの連続する時間期間の間の各遷移によって、前記追加データの2ビットが伝送されるように、前記データ信号を生成するように構成される。

実施例10は、実施例1〜8のうちの一つによる装置であり、前記処理回路は、前記三線伝送モードにおける伝送中の前記三つのデータ信号のセットの少なくとも二つのデータ信号内の信号エッジによって分離されたそれぞれ二つの連続する時間期間の間の4つの遷移によって、前記追加データの9ビットが伝送されるように、前記データ信号を生成するように構成される。

実施例11は、データ信号を受信するための装置であり：
第一の信号エッジと第二の信号エッジとの間の第一の時間期間の長さ、および第二の信号エッジと第三の信号エッジとの間の第二の時間期間の長さを決定するように構成された処理回路であって、前記第一の信号エッジは、第一の時間において、三つのデータ信号のセットの少なくとも二つのデータ信号内で生じ、前記第二の信号エッジは、時間的に前記第一の信号エッジに直接続いて、第二の時間において、前記三つのデータ信号のセットの少なくとも二つのデータ信号内で生じ、前記第三の信号エッジは、時間的に前記第二の信号エッジに直接続いて、第三の時間において、前記三つのデータ信号のセットの少なくとも二つのデータ信号内で生じ、
前記第一の時間および前記第二の時間は前記第一の時間期間によって分離され、前記第二の時間および前記第三の時間は前記第二の時間期間によって分離される、処理回路と；
前記第一の時間期間の長さに基づいて第一のデータを決定し、前記第二の時間期間の長さに基づいて第二のデータを決定するように構成された復調回路とを備え、
前記復調回路は、前記第一の時間期間の間の、差動信号レベルを有する、前記三つのデータ信号のセットの二つのデータ信号の第一の組み合わせと、前記第二の時間期間の間の、差動信号レベルを有する、前記三つのデータ信号のセットの二つのデータ信号の第二の異なる組み合わせとに基づいて、追加データを決定するように構成され、前記第一の組み合わせから前記第二の組み合わせへの遷移が、前記追加データの少なくとも一部に対応する。

実施例12は、実施例11による装置であり、前記データ信号がデータ通信プロトコルに基づいており、前記データ通信プロトコルに従って受信された第一のデータ・シンボルは、前記第一のデータと前記追加データの少なくとも一つのビットとを含み、前記データ通信プロトコルに従って受信された第二のデータ・シンボルは、前記第二のデータと前記追加データの少なくとも別のビットとを含む。

実施例13は、実施例11または12による装置であり、前記追加データのあるビットに関する情報が、少なくとも、前記第一の組み合わせから前記第二の組み合わせへの遷移と、前記第二の組み合わせから後続の第三の時間期間の間の、差動信号レベルを有する、前記三つのデータ信号のセットの二つのデータ信号の第三の組み合わせへの遷移とにわたって分散される。

実施例14は、実施例11〜13の一つによる装置であり、三つの差動増幅器をさらに備え、前記前記三つの差動増幅器の各差動増幅器は、前記三つのデータ信号のうち二つのデータ信号の異なる組み合わせを入力信号として受領し、それぞれの二つのデータ信号に基づいて増幅器出力信号を出力するように構成される。

実施例15は、実施例14による装置であり、前記復調回路は、前記三つの差動増幅器の前記増幅器出力信号に基づいて前記追加データを決定するように構成される。

実施例16は、実施例11〜15のいずれかによる装置であり、前記三つのデータ信号のセットの第三のデータ信号は、前記第一の時間期間および前記第二の時間期間の間、高インピーダンス状態にある、または前記三つのデータ信号のセットの他の二つの信号の差動信号レベルとは異なる信号レベルにある。

実施例17は、実施例11〜16のいずれかによる装置であり、復調回路は、三線送信モードでの受信中、前記三つのデータ信号のセットの少なくとも二つのデータ信号内の信号エッジによって分離された二つの連続する時間期間の間の遷移にそれぞれ基づいて、前記追加データの2ビットを決定するように構成される。

実施例18は、実施例11〜16のうちのいずれかによる装置であり、復調回路は、三線送信モードで受信中、前記三つのデータ信号のセットの少なくとも二つのデータ信号内の信号エッジによって分離されたそれぞれの二つの連続する時間期間の間の4つの遷移に基づいて、前記追加データの9ビットを決定するように構成される。

実施例19は、データ信号を生成する方法であり、当該方法は：
三つの伝送線のための三つのデータ信号のセットを生成するステップであって、
前記三つのデータ信号のセットの少なくとも二つのデータ信号は、第一の時点で第一の信号エッジを有し、前記三つのデータ信号のセットの少なくとも二つのデータ信号は、第二の時点で前記第一の信号エッジに直接続く第二の信号エッジを有し、前記三つのデータ信号のセットの少なくとも二つのデータ信号は、第三の時点で前記第二の信号エッジに直接続く第三の信号エッジを有し、
前記第一の時点および前記第二の時点は、送信されるべき第一のデータに対応する第一の時間期間だけ隔てられ、前記第二の時点および前記第三の時点は、送信されるべき第二のデータに対応する第二の時間期間だけ隔てられ、
前記三つのデータ信号のセットの二つのデータ信号の第一の組み合わせは、前記第一の時間期間中に差動信号レベルを有し、前記三つのデータ信号のセットの二つのデータ信号の第二の異なる組み合わせは、前記第二の時間期間中に差動信号レベルを有し、
前記第一の組み合わせから前記第二の組み合わせへの遷移が、送信されるべき追加データの少なくとも一部に対応する、ステップと；
前記三つのデータ信号のセットを出力するステップとを含む。

実施例20は、データ信号を受信するための方法であり、当該方法は：
第一の信号エッジと第二の信号エッジの生起の間の第一の時間期間の長さ、および前記第二の信号エッジと第三の信号エッジの生起の間の第二の時間期間の長さを決定するステップであって、前記第一の信号エッジは、第一の時点において、三つのデータ信号のセットの少なくとも二つのデータ信号内で生じ、前記第二の信号エッジは、時間的に前記第一の信号エッジに直接続いて、第二の時点において、前記三つのデータ信号のセットの少なくとも二つのデータ信号内で生じ、前記第三の信号エッジは、時間的に前記第二の信号エッジに直接続いて、第三の時点において、前記三つのデータ信号のセットの少なくとも二つのデータ信号内で生じ、
前記第一の時点および前記第二の時点は前記第一の時間期間によって分離され、前記第二の時点および前記第三の時点は前記第二の時間期間によって分離されている、ステップと；
前記第一の時間期間の長さに基づいて第一のデータを決定するステップと；
前記第二の時間期間の長さに基づいて第二のデータを決定するステップと；
前記第一の時間期間の間に差動信号レベルを有する前記三つのデータ信号のセットの二つのデータ信号の第一の組み合わせと、前記第二の時間期間の間に差動信号レベルを有する前記三つのデータ信号のセットの二つのデータ信号の第二の異なる組み合わせとに基づいて、追加データを決定するステップであって、前記第一の組み合わせから前記第二の組み合わせへの遷移が、前記追加のデータの少なくとも一部に対応する、ステップとを含む。
〔実施例１３２〕

図32a〜図32kに関連して上述された例は、以下のように要約されうる。

実施例1は、出力データを生成する装置である。当該装置は、通信プロトコルに従って生成された入力データ信号を受領するように構成された入力インターフェースを含み、前記入力データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジと前記第二の信号エッジは、第一のデータ・シンボルに対応する第一の時間期間によって分離され、前記第二の信号エッジと前記第三の信号エッジは、第二のデータ・シンボルに対応する第二の時間期間によって分離される。当該装置は、さらに、前記入力データ信号に基づいて前記第一のデータ・シンボルおよび前記第二のシンボルを示す出力データを生成するように構成された時間‐デジタル変換器を含む。該時間‐デジタル変換器の分解能は、前記通信プロトコルのすべてのデータ・シンボルの最小シンボル分離時間の30%より大きい。

実施例2は、前記入力データ信号がデジタル信号である実施例1の装置である。

実施例3は、実施例1または実施例2の装置であり、前記時間‐デジタル変換器の分解能は、前記最小シンボル分離時間の70%より大きい。

実施例4は、実施例1〜3のいずれかの装置であり、前記時間‐デジタル変換器は、直列に接続された複数の遅延回路を有する遅延線を含む。

実施例5は、実施例4の装置であり、前記複数の遅延回路のうち少なくとも一つの遅延回路が、調整可能な信号遅延を有する可変遅延回路である。

実施例6は、実施例4または実施例5の装置であり、複数の信号捕捉回路のそれぞれの信号捕捉回路は、前記複数の遅延回路の各二つの連続する遅延回路の間のそれぞれのタップ・ノードに接続される。前記時間‐デジタル変換器は、前記入力データ信号を前記遅延線に提供するように構成され、前記複数の信号捕捉回路は、トリガー信号によってトリガーされたときに、前記複数の遅延回路の遅延回路間のタップ・ノードに生起する前記入力データ信号の信号値を捕捉するように構成される。

実施例7は、実施例6の装置であり、前記トリガー信号が前記入力データ信号または前記入力データ信号の遅延バージョンである。

実施例8は、実施例6または実施例7の装置であり、前記複数の信号捕捉回路の各信号捕捉回路は、それぞれのタップ・ノードにおいて生起する前記入力データ信号の信号値を捕捉するように構成された少なくとも一つのDフリップフロップ回路を備える。

実施例9は、実施例6〜8のいずれかの装置であり、前記複数の信号捕捉回路の各信号捕捉回路は、前記トリガー信号によってトリガーされる第一のフリップフロップ回路と、前記トリガー信号の逆バージョンによってトリガーされる第二のフリップフロップ回路とを備える。

実施例10は、実施例9に記載の装置であり、前記時間‐デジタル変換器は、前記複数の信号捕捉回路の前記第一のフリップ-フロップ回路によって捕捉された前記入力データ信号の信号値に基づいて前記第一のデータ・シンボルを示すデータを出力するように構成され、前記複数の信号捕捉回路の前記第二のフリップ-フロップ回路によって捕捉された前記入力データ信号の信号値に基づいて前記第二のデータ・シンボルを示すデータを出力するように構成されたデコード回路を備える。

実施例11は、実施例6〜10のいずれかの装置であり、前記遅延線内のタップ・ノードの数は、前記通信プロトコルの異なるペイロード・データ・シンボルの数の3倍未満である。

実施例12は、実施例6〜11のいずれかの装置であり、前記遅延線内のタップ・ノードの数は、前記通信プロトコルの異なるペイロード・データ・シンボルの数の1倍または2倍に等しい。

実施例13は、実施例4〜12のいずれかの装置であり、前記遅延線内の遅延回路の数は、前記通信プロトコルの異なるペイロード・データ・シンボルの数の3倍未満である。

実施例14は、実施例1〜13のいずれかの装置であり、較正モードにおいて、前記時間‐デジタル変換器の遅延線の少なくとも一つの遅延回路の可変遅延を調整するように構成された較正モジュールをさらに備える。

実施例15は、実施例14の装置であり、前記入力インターフェースが、異なるデータ・シンボルの既知のシーケンスを含む較正データ信号（外部送信機からの）を受信するように構成される。前記時間‐デジタル変換器は、較正データ信号に基づいて較正出力データ・シンボルのシーケンスを示す出力データを生成するように構成され、前記較正モジュールは、前記既知のシーケンスのデータ・シンボルと前記較正出力データ・シンボルとの比較に基づいて、少なくとも一つの遅延回路の可変遅延を調整するように構成される。

実施例16は、実施例15の装置であり、異なるデータ・シンボルの前記既知のシーケンスが、前記通信プロトコルの各可能なペイロード・データ・シンボルの等しい数を含む。

実施例17は、実施例14の装置であり、前記時間‐デジタル変換器が、直列に接続された複数の遅延回路を有する遅延線を含む。複数の信号捕捉回路のそれぞれの信号捕捉回路は、前記複数の遅延回路の各二つの連続する遅延回路の間のそれぞれのタップ・ノードに接続される。前記時間‐デジタル変換器は、前記入力データ信号を前記遅延線に提供するように構成され、前記複数の信号捕捉回路は、トリガー信号によってトリガーされたときに、前記複数の遅延回路の遅延回路間のタップ・ノードにおいて生起する前記入力データ信号の信号値を捕捉するように構成される。当該装置は、較正モードにおいて第一の周波数を有する第一のクロック信号を前記遅延線に提供するように構成され、前記トリガー信号は、較正モードにおける第二の周波数を有する第二のクロック信号である。第一の周波数は、第二の周波数の非整数倍である、または第二の周波数は、第一の周波数の非整数倍である。

実施例18は、前記較正モジュールが、前記通信プロトコルの各可能なペイロード・データ・シンボルについて出力イベントの数をカウントし、前記時間‐デジタル変換器によって出力されるデータ・シンボルの統計的分布を得るように構成されている、実施例17の装置である。

実施例19は、前記較正モジュールが、前記時間‐デジタル変換器によって出力されたデータ・シンボルの統計的分布に基づいて、前記時間‐デジタル変換器の前記遅延線の少なくとも一つの遅延回路の前記可変遅延を調整するように構成される、実施例18の装置である。

実施例20は、実施例18または実施例19の装置であり、前記較正モジュールは、前記時間‐デジタル変換器によって出力されたデータ・シンボルの統計的分布を得るために、前記通信プロトコルの異なるペイロード・データ・シンボルを少なくとも5回出力するまで、較正モードでカウントするように構成される。

実施例21は、実施例17〜20のいずれかの装置であり、前記第一のクロック信号および第二のクロック信号の少なくとも一つを生成するように構成されたクロック信号発生器回路をさらに備える。

実施例22は、実施例17〜21のいずれかの装置であり、前記較正モジュールは、前記信号捕捉回路によって前記入力データ信号の信号値を捕捉する時点で、前記入力データ信号のエッジが、最新のタップ・ノードを通過した後、前記最小シンボル分離時間の半分すでに伝搬しているように、前記時間‐デジタル変換器の前記遅延線の少なくとも一つの遅延回路の可変遅延を調整するように構成される。

実施例23は、実施例1〜22のいずれかの装置であり、前記時間‐デジタル変換器の分解能は、前記最小シンボル分離時間の2倍未満である。

実施例24は、実施例1〜23のいずれかの装置であり、前記時間‐デジタル変換器の分解能は5ピコ秒より大きい。

実施例25は、実施例1〜24のいずれかの装置であり、前記時間‐デジタル変換器の分解能は30ピコ秒未満である。

実施例26は、実施例1〜25のいずれかによる出力データを生成する装置を備える受信機回路である。

実施例27は、実施例1〜25のいずれかによる出力データを生成する装置を備えるトランシーバ回路である。

実施例28は、出力データを生成する方法であり、当該方法は、通信プロトコルに従って生成された入力データ信号を受信するステップを含み、前記入力データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジと前記第二の信号エッジは、第一のデータ・シンボルに対応する第一の時間期間によって分離され、前記第二の信号エッジと前記第三の信号エッジは、第二のデータ・シンボルに対応する第二の時間期間によって分離される。さらに、当該方法は、時間‐デジタル変換器によって、前記入力データ信号に基づいて、前記第一のデータ・シンボルおよび前記第二のシンボルを示す出力データを生成するステップを含む。時間‐デジタル変換器の分解能は、通信プロトコルのすべてのデータ・シンボルの最小シンボル分離時間の30%より大きい。

実施例29は、実行されると、機械に、出力データを生成する方法を実行させるコードを含む機械可読記憶媒体である。前記方法は、通信プロトコルに従って生成された入力データ信号を受領するステップを含み、前記入力データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジと前記第二の信号エッジは、第一のデータ・シンボルに対応する第一の時間期間によって分離され、前記第二の信号エッジと前記第三の信号エッジは、第二のデータ・シンボルに対応する第二の時間期間によって分離される。さらに、前記方法は、時間‐デジタル変換器によって、前記入力データ信号に基づいて、前記第一のデータ・シンボルおよび前記第二のシンボルを示す出力データを生成することを含む。前記時間‐デジタル変換器の分解能は、通信プロトコルのすべてのデータ・シンボルの最小シンボル分離時間の30%より大きい。
〔実施例１３３〕

図33a〜33gに関連して上述された例は、以下のように要約されうる。

実施例1は、出力データ信号を生成するための装置であり、当該装置は：
第一のDTC入力データ信号に基づいて第一の変換されたデータ信号を生成するように構成された第一のデジタル‐時間変換器回路と；
第二のDTC入力データ信号に基づいて第二の変換されたデータ信号を生成するように構成された第二のデジタル‐時間変換器回路と；
第一の変換されたデータ信号および第二の変換されたデータ信号に基づいて、組み合わされた出力データ信号を生成するように構成されたXORまたはXNOR回路とを備える。

実施例2は、組み合わされた出力データ信号がデジタル信号である実施例1による装置である。

実施例3は、前記の実施例の一つによる装置であり、前記第一の変換されたデータ信号の最小パルス幅は、前記組み合わされた出力データ信号の最小パルス幅の2倍に等しく、前記第二の変換されたデータ信号の最小パルス幅は、前記組み合わされた出力データ信号の最小パルス幅の2倍に等しい。

実施例4は、前記の実施例の一つによる装置であり、前記第一の変換されたデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記第一のDTC入力データ信号によって含まれる第一の組み合わされたデータ・シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記第一のDTC入力データ信号によって含まれる第二の組み合わされたデータ・シンボルに対応する第二の時間期間だけ分離される。

実施例5は、前記第二の変換されたデータ信号が、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジが、前記第二のDTC入力データ信号に含まれる第一の組み合わされたデータ・シンボルに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジが、前記第二のDTC入力データ信号に含まれる第二の組み合わされたデータ・シンボルに対応する第二の時間期間によって分離される、実施例4に記載の装置である。

実施例6は、実施例5による装置であり、第一のDTC入力データ信号の第一の組み合わされたデータ・シンボルが、送信されるべき第一の入力データ・ストリームの第一のデータ・シンボルと、送信されるべき第二の入力データ・ストリームの第一のデータ・シンボルとに基づいており、第二のDTC入力データ信号の第一の組み合わされたデータ・シンボルが、送信されるべき第一の入力データ・ストリームの第二のデータ・シンボルと、送信されるべき第二の入力データ・ストリームの第一のデータ・シンボルとに基づいている。

実施例7は、実施例6に記載の装置であり、第一のDTC入力データ信号の第二の組み合わされたデータ・シンボルが、送信されるべき第一の入力データ・ストリームの第二のデータ・シンボルと、送信されるべき第二の入力データ・ストリームの第二のシンボルとに基づいており、第二のDTC入力データ信号の第二の組み合わされたデータ・シンボルは、送信されるべき第一の入力データ・ストリームの第三のデータ・シンボルと、送信されるべき第二の入力データ・ストリームの第二のシンボルとに基づいている。

実施例8は、前記の実施例の一つによる装置を備える送信機回路である。

実施例9は、前述の実施例の一つによる装置を備えるトランシーバ回路である。

実施例10は、データ信号を生成するための装置であり、当該装置は：
入力データ信号に基づいて第一の分割されたデータ信号を生成するように構成された分割器回路であって、前記分割器回路は、前記入力データ信号に基づいて第二の分割されたデータ信号を生成するように構成される、分割器回路と；
第一の分割されたデータ信号に基づいて第一の変換されたデータ信号を生成するように構成された第一の時間‐デジタル変換器回路と；
第二の分割されたデータ信号に基づいて第二の変換されたデータ信号を生成するように構成された第二の時間‐デジタル変換器回路とを備える。

実施例11は、実施例10による装置であり、前記分割器回路は、前記第一の分割されたデータ信号の平均周波数が前記入力データ信号の平均周波数の半分であり、前記第二の分割されたデータ信号の平均周波数が前記入力データ信号の平均周波数の半分であるように、前記第一の分割されたデータ信号および前記第二の分割されたデータ信号を生成するように構成される。

実施例12は、実施例10または11による装置であり、前記分割器回路は、前記第一の分割されたデータ信号が、前記入力データ信号の第一のタイプの信号エッジ毎に信号エッジを含み、前記第二の分割されたデータ信号が、前記入力データ信号の第二のタイプの信号エッジ毎に信号エッジを含むように、前記第一の分割されたデータ信号および前記第二の分割されたデータ信号を生成するように構成される。

実施例13は、実施例10〜12のうちの一つによる装置であり、前記入力データ信号はデジタル信号である。

実施例14は、実施例10〜13のうちの一つによる装置であり、前記第一の分割されたデータ信号の最小パルス幅は、前記入力データ信号の最小パルス幅の2倍に等しく、前記第二の分割されたデータ信号の最小パルス幅は、前記入力データ信号の最小パルス幅の2倍に等しい。

実施例15は、実施例10〜14のうちの一つによる装置であり、前記第一の分割されたデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記第一の分割されたデータ信号に含まれる第一の組み合わされたデータ・シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記第一の分割されたデータ信号に含まれる第二の組み合わされたデータ・シンボルに対応する第二の時間期間だけ分離される。

実施例16は、実施例15に記載の装置であり、前記第二の分割されたデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記第二の分割されたデータ信号に含まれる第一の組み合わされたデータ・シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記第二の分割されたデータ信号に含まれる第二の組み合わされたデータ・シンボルに対応する第二の時間期間だけ分離される。

実施例17は、前記第一の変換されたデータ信号および前記第二の変換されたデータ信号に基づいて第一の出力データ・ストリームのデータを決定するように構成された処理回路をさらに備え、前記処理回路は、前記第一の変換されたデータ信号および前記第二の変換されたデータ信号に基づいて第二の出力データ・ストリームのデータを決定するように構成される、実施例16による装置である。

実施例18は、第一の出力データ・ストリームの第一のデータ・シンボルが、第一の分割されたデータ信号の第一の組み合わされたデータ・シンボルと、第二の分割されたデータ信号の第一の組み合わされたデータ・シンボルとに基づいており、第二の出力データ・ストリームの第一のデータ・シンボルが、第一の分割されたデータ信号の第二の組み合わされたデータ・シンボルと、第二の分割されたデータ信号の第一の組み合わされたデータ・シンボルとに基づいている、実施例17による装置である。

実施例19は、第一の出力データ・ストリームの第二のデータ・シンボルが、第一の分割されたデータ信号の第二の組み合わされたデータ・シンボルと、第二の分割されたデータ信号の第二の組み合わされたデータ・シンボルとに基づいており、第二の出力データ・ストリームの第二のデータ・シンボルが、第一の分割されたデータ信号の第三の組み合わされたデータ・シンボルと、第二の分割されたデータ信号の第二の組み合わされたデータ・シンボルとに基づいている、実施例18による装置である。

実施例20は、実施例10〜19のうちの一つによる装置を備える受信機回路である。

実施例21は、実施例10〜20のうちの一つによる装置を備えるトランシーバ回路である。

実施例22は、出力データを生成する方法であり、当該装置は：
第一のデジタル‐時間変換器回路によって第一のDTC入力データ信号に基づいて第一の変換されたデータ信号を生成し；
第二のデジタル‐時間変換器回路によって第二のDTC入力データ信号に基づいて第二の変換されたデータ信号を生成し；
XORまたはXNOR回路によって、第一の変換されたデータ信号および第二の変換されたデータ信号に基づいて組み合わされた出力データ信号を生成することを含む。

実施例23は、出力データを生成する方法であり、当該装置は：
入力データ信号に基づいて第一の分割されたデータ信号を生成し；
入力データ信号に基づいて第二の分割されたデータ信号を生成し；
第一の時間‐デジタル変換器回路によって、第一の分割されたデータ信号に基づいて第一の変換されたデータ信号を生成し；
第二の時間‐デジタル変換器回路によって、第二の分割されたデータ信号に基づいて第二の変換されたデータ信号を生成することを含む。

実施例24は、実行されたときに、機械に、出力データを生成する方法を実行させるためのコードを含む機械可読記憶媒体であり、前記方法は；
第一のデジタル‐時間変換器回路によって第一のDTC入力データ信号に基づいて第一の変換されたデータ信号を生成し；
第二のデジタル‐時間変換器回路によって第二のDTC入力データ信号に基づいて第二の変換されたデータ信号を生成し；
XORまたはXNOR回路によって、第一の変換されたデータ信号および第二の変換されたデータ信号に基づいて組み合わされた出力データ信号を生成することを含む。

実施例25は、実行されたときに、機械に、出力データを生成する方法を実行させるためのコードを含む機械可読記憶媒体であり、前記方法は：
入力データ信号に基づいて第一の分割されたデータ信号を生成し；
入力データ信号に基づいて第二の分割されたデータ信号を生成し；
第一の時間‐デジタル変換器回路によって第一の分割されたデータ信号に基づいて第一の変換されたデータ信号を生成し；
第二の時間‐デジタル変換器回路によって第二の分割されたデータ信号に基づいて第二の変換されたデータ信号を生成することを含む。
〔実施例１３４〕

図34a〜図34gに関連して上述された例は、以下のように要約されうる。

実施例1は、データ信号を生成するための装置であり、当該装置は：
送信データ信号を生成するように構成された処理回路であって、前記送信データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記送信データ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記送信データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間だけ分離される、処理回路と；
前記送信データ信号に基づいて、双方向レーンを通じてデータを伝送するように構成された入出力インターフェースであって、前記入出力インターフェースは、前記双方向レーンを通じて受信データ信号を受信するように構成される、入出力インターフェースとを備え、
前記処理回路は、前記受信データ信号に基づいて出力データ信号を生成するように構成されている。

実施例2は、前記処理回路が、入力データ信号に基づいて前記送信データ信号を生成するように構成されたデジタル‐時間変換器回路を含む、実施例1による装置である。

実施例3は、前記の実施例の一つによる装置であり、前記処理回路は、当該装置の送信モードにおいて第一のデータレートで前記送信データ信号を生成するように構成され、当該装置は、前記送信モードにおいて第二のデータレートで前記受信データ信号を受信するように構成され、前記第一のデータレートは、前記第二のデータレートよりも高い。

実施例4は、実施例3による装置であり、前記第一のデータレートは、前記第二のデータレートの10倍より高い。

実施例5は、前記の実施例の一つによる装置であり、前記処理回路は、当該装置の受信モードにおいて第一のデータレートで前記送信データ信号を生成するように構成され、当該装置は、前記受信モードにおいて第二のデータレートで前記受信データ信号を受信するように構成され、前記第一のデータレートは、前記第二のデータレートよりも低い。

実施例6は、第一のデータレートが第二のデータレートの10%未満である、実施例5による装置である。

実施例7は、前記の実施例の一つによる装置であり、当該装置は、送信時間区間中にデータを送信し、受信時間区間中に前記受信データ信号を受信するように構成され、送信時間区間および受信時間区間は重複しない。

実施例8は、実施例7に記載の装置であり、当該装置の送信モードでは送信時間区間が受信時間区間より長く、当該装置の受信モードでは送信時間区間が受信時間区間より短い。

実施例9は、送信時間区間の長さが、受信時間区間の長さと、送信時間区間および受信時間区間のうち長いほうの時間区間の90%より大きく異なる、実施例7または8に記載の装置である。

実施例10は、前記の実施例の一つによる装置であり、前記処理回路が、前記受信データ信号に基づいて前記出力データ信号を生成するように構成された時間‐デジタル変換器回路を含む。

実施例11は、実施例10に記載の装置であり、前記受信データ信号に基づくTDC入力データ信号が、前記出力データ信号を生成するために前記時間‐デジタル変換器回路に提供され、前記TDC入力データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記TDC入力データ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記TDC入力データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間によって分離される。

実施例12は、前記の実施例の一つによる装置であり、前記処理回路が、前記送信データ信号に基づくキャリア信号の変調に基づいて、アップコンバートされた送信データ信号を生成するように構成されたアップコンバージョン回路を備え、前記入出力インターフェースは、前記アップコンバートされた送信データ信号に基づくデータを前記双方向レーンを通じて送信するように構成される。

実施例13は、実施例12による装置であり、前記処理回路は、当該装置の前記送信モードでは、前記送信データ信号を送信のために前記入出力インターフェースに提供するように構成され、前記処理回路は、当該装置の前記受信モードでは、前記アップコンバートされた送信データ信号を生成し、前記アップコンバートされた送信データ信号を送信のために前記入出力インターフェースに提供するように構成される。

実施例14は、前記の実施例の一つによる装置であり、前記処理回路は、前記受信データ信号および発振器信号に基づいてダウンコンバートされた受信データ信号を生成するように構成されたダウンコンバート回路を備える。

実施例15は、実施例14に記載の装置であり、前記処理回路は、当該装置の前記受信モードでは、前記受信データ信号または前記受信データ信号のフィルタリングされたバージョンを、前記時間‐デジタル変換器回路に、前記TDC入力データ信号として提供するように構成され、前記処理回路は、当該装置の前記送信モードでは、前記ダウンコンバートされた受信データ信号を、前記時間‐デジタル変換器回路に、前記TDC入力データ信号として提供するように構成される。

実施例16は、前記の実施例の一つによる装置であり、前記入出力インターフェースは、当該装置の受信モードにおいて、前記受信データ信号をフィルタリングして、低域通過フィルタリングされた受信データ信号を得るように構成された低域通過フィルタ・ユニットを含む。

実施例17は、前記の実施例の一つによる装置であり、前記入出力インターフェースは、当該装置の送信モードにおいて、前記受信データ信号をフィルタリングして、高域通過または帯域通過フィルタリングされた受信データ信号を得るように構成された高域通過または帯域通過フィルタ・ユニットを含む。

実施例18は、前記双方向レーンがシングルエンド接続であるまたは差動接続の一対のレーンの一レーンである、実施例17による装置である。

実施例19は、前記の実施例の一つによる装置を備えるトランシーバ回路である。

実施例20は、出力データを生成するための方法であり、当該方法は：
送信データ信号を生成する段階であって、前記送信データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記送信データ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間だけ離間され、前記第二の信号エッジおよび前記第三の信号エッジは、前記送信データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間だけ離間される、段階と；
前記送信データ信号に基づく双方向レーンを通じてデータを送信する段階と；
受信データ信号を前記双方向レーンを通じて受信する段階と；
前記受信データ信号に基づいて出力データ信号を生成する段階とを含む。

実施例21は、実行されたときに、機械に、出力データを生成する方法を実行させるコードを含む機械可読記憶媒体であり、前記方法は：
送信データ信号を生成する段階であって、前記送信データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記送信データ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間だけ離間され、前記第二の信号エッジおよび前記第三の信号エッジは、前記送信データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間だけ離間される、段階と；
前記送信データ信号に基づくデータを双方向レーンを通じて送信する段階と；
受信データ信号を前記双方向レーンを通じて受信する段階と；
前記受信データ信号に基づいて出力データ信号を生成する段階とを含む。
〔実施例１３５〕

図35a〜35hに関連して上述された例は、以下のように要約されうる。

実施例1は、データ信号を生成するための装置であり、当該装置は：
入力データ信号に基づいてDTCデータ信号を生成するように構成されたデジタル‐時間変換器回路であって、
前記DTCデータ信号が、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジが、前記入力データ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジが、前記入力データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間によって分離される、デジタル‐時間変換器回路と；
前記DTCデータ信号に基づくキャリア信号の変調に基づいて、アップコンバートされたデータ信号を生成するように構成されたアップコンバージョン回路とを備える。

実施例2は、前記DTCデータ信号がデジタル信号である、実施例1による装置である。

実施例3は、前記キャリア信号が10GHzより大きい周波数を有する、前記の実施例の一つによる装置である。

実施例4は、前記の実施例の一つによる装置であり、前記アップコンバージョン回路が、前記キャリア信号と前記DTCデータ信号とを混合するように構成されたミキサー回路を備える。

実施例5は、前記の実施例の一つによる装置であり、第二の入力データ信号に基づいて第二のDTCデータ信号を生成するように構成された第二のデジタル‐時間変換器回路をさらに備え、当該装置は、前記アップコンバートされたデータ信号と前記第二のDTCデータ信号との組み合わせに基づいて出力データ信号を提供するように構成される。

実施例6は、実施例5による装置であり、前記第二のDTCデータ信号が、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジが、前記第二の入力データ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジが、前記第二の入力データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間によって分離される。

実施例7は、実施例5〜6の一つによる装置であり、前記第二のDTCデータ信号の最大周波数は30GHz未満である。

実施例8は、実施例5〜7の一つによる装置であり、前記アップコンバートされたデータ信号によって使用される周波数範囲は、前記第二のDTCデータ信号によって使用される周波数範囲よりも高い周波数に位置する。

実施例9は、実施例5〜8の一つによる装置であり、当該装置は、前記入力データ信号に含まれるデータと、前記第二の入力データ信号に含まれるデータとを、同じレーンを通じて送信するように構成される。

実施例10は、前記の実施例の一つによる装置であり、さらに：
さらなる入力データ信号に基づいてさらなるDTCデータ信号を生成するように構成されたさらなるデジタル‐時間変換器回路であって、
前記さらなるDTCデータ信号が、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジが、前記さらなる入力データ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジが、前記さらなる入力データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間によって分離される、さらなるデジタル‐時間変換器回路と；
前記さらなるDTCデータ信号に基づいてさらなるキャリア信号の変調に基づいて、さらなるアップコンバートされたデータ信号を生成するように構成されたさらなるアップコンバージョン回路であって、前記キャリア信号および前記さらなるキャリア信号は直交キャリア信号である、さらなるアップコンバージョン回路とを備える。

実施例11は、実施例10による装置であり、当該装置は、前記アップコンバートされたデータ信号と、前記さらなるアップコンバートされたデータ信号との組み合わせに基づいて、出力データ信号を提供するように構成される。

実施例12は、実施例10または11による装置であり、前記アップコンバートされたデータ信号によって使用される周波数範囲の少なくとも一部は、前記さらなるアップコンバートされたデータ信号によって使用される周波数範囲の少なくとも一部と同じ周波数に位置する。

実施例13は、実施例10、11または12による装置であり、当該装置は、前記入力データ信号に含まれるデータと、前記さらなる入力データ信号に含まれるデータとを、同じレーンを通じて送信するように構成される。

実施例14は、前記の実施例の一つによる装置を備える送信機回路である。

実施例15は、前記の実施例の一つによる装置を備えるトランシーバ回路である。

実施例16は、データ信号を生成するための装置であり、当該装置は：
入力データ信号および発振器信号に基づいて、ダウンコンバートされたデータ信号を生成するように構成されたダウンコンバージョン回路と；
前記ダウンコンバートされたデータ信号に基づいてTDCデータ信号を生成するように構成された時間‐デジタル変換器回路とを備え、
前記ダウンコンバートされたデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記ダウンコンバートされたデータ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記ダウンコンバートされたデータ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間だけ分離されている。

実施例17は、前記発振器信号が10GHzより大きい周波数を含む、実施例16による装置である。

実施例18は、実施例16または17による装置であり、前記ダウンコンバージョン回路は、前記発振器信号と前記入力データ信号とを混合するように構成されたミキサー回路を備える。

実施例19は、実施例16〜18の一つによる装置であり、前記入力データ信号をフィルタリングして、フィルタリングされた入力データ信号を得るように構成された高域通過または帯域通過フィルタ・ユニットをさらに備え、前記ダウンコンバージョン回路は、前記フィルタリングされた入力データ信号および前記発振器信号に基づいて、前記ダウンコンバートされたデータ信号を生成するように構成される。

実施例20は、前記高域通過または帯域通過フィルタ・ユニットの下側カットオフ周波数が10GHzよりも高い、実施例19による装置である。

実施例21は、前記入力データ信号に基づいて第二のTDCデータ信号を生成するように構成された第二の時間‐デジタル変換器回路を備える、実施例16-20の一つによる装置である。

実施例22は、実施例21による装置であり、前記入力データ信号をフィルタリングして、低域通過フィルタリングされた入力データ信号を得るように構成された低域通過フィルタ・ユニットをさらに備え、前記第二の時間‐デジタル変換器回路は、前記低域通過フィルタリングされた入力データ信号の時間‐デジタル変換に基づいて、前記第二のTDCデータ信号を生成するように構成される。

実施例23は、前記低域通過フィルタ・ユニットの上限カットオフ周波数が30GHz未満である、実施例22による装置である。

実施例24は、実施例22または23による装置であり、前記低域通過フィルタリングされたデータ信号が、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジが、前記低域通過フィルタリングされたデータ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジが、前記低域通過フィルタリングされたデータ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間によって分離される。

実施例25は、実施例22〜24の一つによる装置であり、さらに：
前記入力データ信号およびさらなる発振器信号に基づいてさらなるダウンコンバートされたデータ信号を生成するように構成されたさらなるダウンコンバージョン回路と；
前記さらなるダウンコンバートされたデータ信号に基づいてさらなるTDCデータ信号を生成するように構成されたさらなる時間‐デジタル変換器回路とを備え、
前記さらなるダウンコンバートされたデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジと前記第二の信号エッジは、前記さらなるダウンコンバートされたデータ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジと前記第三の信号エッジは、前記ダウンコンバートされたデータ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間だけ分離され、前記発振器信号および前記さらなる発振器信号は、直交する発振器信号である。

実施例26は、実施例16〜25のうちの一つによる装置を備える受信機回路である。

実施例27は、実施例16〜26のうちの一つによる装置を備えるトランシーバ回路である。

実施例28は、出力データを生成するための方法であり、当該装置は：
入力データ信号に基づくDTCデータ信号をデジタル‐時間変換器回路により生成する段階であって、前記DTCデータ信号が、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジが、前記入力データ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジが、前記入力データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間によって分離される、段階と；
前記DTCデータ信号に基づくキャリア信号の変調に基づいて、アップコンバートされたデータ信号を生成する段階とを含む。

実施例29は、出力データを生成する方法であり、当該装置は：
入力データ信号および発振器信号に基づいて、ダウンコンバートされたデータ信号を生成する段階と；
時間‐デジタル変換器回路により、前記ダウンコンバートされたデータ信号に基づいてTDCデータ信号を生成する段階とを含み、
前記ダウンコンバートされたデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記ダウンコンバートされたデータ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記ダウンコンバートされたデータ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間だけ分離される。

実施例30は、実行されると、機械に、出力データを生成する方法を実行させるコードを含む機械可読記憶媒体であり、前記方法は：
デジタル‐時間変換器回路によって、入力データ信号に基づくDTCデータ信号を生成する段階であって、前記DTCデータ信号が、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジが、前記入力データ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジが、前記入力データ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間によって分離される、段階と；
前記DTCデータ信号に基づくキャリア信号の変調に基づいて、アップコンバートされたデータ信号を生成する段階とを含む。

実施例31は、実行されると、機械に、出力データを生成する方法を実行させるためのコードを含む機械可読記憶媒体であり、前記方法は：
入力データ信号および発振器信号に基づいて、ダウンコンバートされたデータ信号を生成する段階と；
時間‐デジタル変換器回路により、前記ダウンコンバートされたデータ信号に基づいてTDCデータ信号を生成する段階とを含み、
前記ダウンコンバートされたデータ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記ダウンコンバートされたデータ信号に含まれる第一のデータ・シンボルに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記ダウンコンバートされたデータ信号に含まれる第二のデータ・シンボルに対応する第二の時間期間だけ分離される。
〔実施例１３６〕

図36a〜36fに関連して前述した例は、以下のように要約されうる。

実施例1は、二つの伝送線路を介して差分的に受信されたデータ信号のための適応回路であり：
第一の伝送線および第二の伝送線のための入力と；
第一の伝送線および第二の伝送線のための出力と；
第一の伝送線のための入力と第一の伝送線のための出力との間の第一の抵抗性素子と；
第二の伝送線のための入力と第二の伝送線のための出力との間の第二の抵抗性素子とを含み、
第一の抵抗性素子および第二の抵抗性素子は、それらの伝送線路に減衰を加える。

実施例2では、実施例1による適応回路において、第一の抵抗性素子および第二の抵抗性素子の抵抗率は調整可能である。

実施例3では、実施例2による適応回路において、第一の抵抗性素子および第二の抵抗性素子の抵抗率は、同一の値に調整される。

実施例4において、実施例1〜3のいずれかによる適応回路は、それぞれ前記入力と前記第一および第二の抵抗性素子との間で、前記第一の伝送線と前記第二の伝送線との間に結合された第三の抵抗性素子と；それぞれ前記出力と前記第一および第二の抵抗性素子との間で、前記第一の伝送線と前記第二の伝送線との間に結合された第四の抵抗性素子とをさらに備える。

実施例5では、実施例4による適応回路において、前記第三の抵抗性素子および前記第四の抵抗性素子の抵抗率は調整可能である。

実施例6では、実施例5による適応回路において、前記第三の抵抗性素子および前記第四の抵抗性素子の抵抗率は、同一の値に調整される。

実施例7は、二つの伝送線を介して差動的に受信されるデータ信号のための適応回路であり、
前記第一の伝送線および前記第二の伝送線のための入力と；
前記第一の伝送線および前記第二の伝送線のための出力と；
前記第一の伝送線のための入力と前記第一の伝送線のための出力との間の第一の抵抗性素子と；
前記第二の伝送線のための入力と前記第二の伝送線のための出力との間の第二の抵抗性素子であって、前記第一の抵抗性素子および前記第二の抵抗性素子は、同一の第一の値に調整可能である、第二の抵抗素子と；
それぞれ前記入力と前記第一および第二の抵抗性素子との間で前記第一の伝送線と第二の伝送線との間に結合された第三の抵抗性素子と；
それぞれ前記出力と前記第一および第二の抵抗性素子との間で前記第一の伝送線と前記第二の伝送線との間に結合された第四の抵抗性素子とを備え、前記第一の抵抗性素子および前記第二の抵抗性素子は、同一の第二の値に調節可能である。

実施例8は、二つの伝送線を介して差動的に伝送されるデータ信号の受信機であり：
第一の伝送線のためおよび第二の伝送線のためのデータ入力と；
前記第一の伝送線と前記第二の伝送線との信号の差に依存して出力信号を生成するように構成された増幅器回路と；
前記データ入力と前記増幅器回路との間に結合された実施例1〜7のいずれかによる適応回路とを備える。

実施例9は、減衰レベルを決定するための方法であり：
第一の減衰レベルで、較正シンボルの第一の所定のシーケンスを受信し；
前記第一のシーケンスの受信された較正シンボルについて第一の誤り率を決定し；
第二の減衰レベルまで減衰を増加させ；
前記第二の減衰レベルで、較正シンボルの第二の所定シーケンスを受信し；
前記第二のシーケンスの受信された較正シンボルについて第二の誤り率を決定し；
前記第二の誤り率が前記第一の誤り率より低い場合、第三の減衰レベルまで減衰を増加させることを含む。

実施例10において、実施例9の方法は、さらに、前記第二の誤り率がゼロである場合、前記第二の減衰レベルを維持することを含む。

実施例11において、実施例10の方法は、さらなる較正シンボルが受信されないようにするフィードバック信号を送信することをさらに含む。

実施例12において、実施例9〜11のいずれかの方法は、さらに、
前記第一減衰レベルをゼロに設定すること；および
前記第二の誤り率が前記第一の誤り率よりも高い場合、前記較正シンボルの信号レベルを増加させるフィードバック信号を送信することを含む。

実施例13では、実施例9〜12のいずれかの方法において、減衰は、実施例1〜7のいずれかによる適応回路を用いて調整される。

実施例14では、実施例9〜13のいずれかの方法において、
第一の減衰レベルで較正シンボルの第一の所定のシーケンスを受信することは：
較正シンボルの前記第一の所定シーケンスを含むデータ信号を受信し；
前記第一の減衰レベルで前記データ信号を減衰させることを含み、
第二の減衰レベルで較正シンボルの第二の所定シーケンスを受信することは：
較正シンボルの前記第二の所定シーケンスを含む前記データ信号を受信し；
前記第二の減衰レベルで前記データ信号を減衰させることを含む。

実施例15は、データ信号を処理するための装置であり、
データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路と；
前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路と；
実施例1〜7のいずれかによる適応回路とを備える。

実施例16は、データ信号を処理するための装置であり：
3000データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路と；
前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路と；
二つの伝送線を介して差動的に受信される前記データ信号のための適応回路であって：
第一の伝送線のためおよび第二の伝送線路のための入力；
前記第一の伝送線および前記第二の伝送線のための出力；
前記第一の伝送線のための入力と前記第一の伝送線のための出力との間の第一の抵抗性素子；
前記第二の伝送線のための入力と前記第二の伝送線のための出力との間の第二の抵抗性素子であって、前記第一の抵抗性素子および前記第二の抵抗性素子は、同一の第一の値に調整可能である、第二の抵抗性素子；
それぞれ前記入力と前記第一および第二の抵抗性素子との間で、前記第一の伝送線と前記第二の伝送線との間に結合された第三の抵抗性素子；
それぞれ前記出力と前記第一および第二の抵抗性素子との間で、前記第一の伝送線と前記第二の伝送線との間に結合された第四の抵抗性素子であって、前記第一の抵抗性素子および前記第二の抵抗性素子は、同一の第二の値に調整可能である、第四の抵抗性素子を含む適応回路とを備える。

実施例17は、データ信号を処理するための装置であり：
データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路と；
前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路と；
二つの伝送線を介して差動的に受信される前記データ信号のための適応回路であって：
第一の伝送線および第二の伝送線のための入力；
第一の伝送線および第二の伝送線のための出力；
第一の伝送線のための入力と第一の伝送線のための出力との間の第一の抵抗性素子；および
第二の伝送線のための入力と第二の伝送線のための出力との間の第二の抵抗性素子を含み、前記第一の抵抗性素子および前記第二の抵抗性素子が前記伝送線に減衰を加える、適応回路とを備える。

実施例18は、データ信号を生成するための装置であり：
一連の較正シンボルを生成するように構成された変調器回路と；
前記一連の較正シンボルを含むデータ信号を第一の信号レベルで送信するように構成された出力インターフェースと；
フィードバック信号を受信するように構成された入力インターフェースとを備え、
前記出力インターフェースは、前記フィードバック信号を受信すると、前記一連の較正シンボルを含む前記データ信号を第二の信号レベルで送信するようにさらに構成されており、前記第二の信号レベルは前記第一の信号レベルより高い。

実施例19では、実施例18の装置において、前記出力インターフェースは、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含む前記データ信号を生成するようにさらに構成され、第一の信号エッジと第二の信号エッジとの間の第一の時間期間は第一の較正シンボルに対応し、第一の信号エッジと第二の信号エッジとの間の第二の時間期間は第二の較正シンボルに対応する。

実施例20は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例15〜17のいずれかによるデータ信号を処理するための装置を備える。

実施例21では、実施例20の物理層コントローラは、さらに、
媒体アクセス・コントローラに接続するように構成されたMAC出力インターフェースを備える。

実施例22は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例18または19のいずれかによるデータ信号を生成するための装置を備える。

実施例23では、実施例22の物理層コントローラは、さらに、
媒体アクセス・コントローラに接続するように構成されたMAC入力インターフェースを備える。
〔実施例１３７〕

図37a〜37hに関連して前述した例は、以下のように要約されうる。

実施例1は、データ信号を生成するための装置であり：
伝送リンクにおいてデータ信号に導入されるジッタについての予歪モデルに基づいて、伝送リンクを介して送信されるデータ信号の少なくとも一つの特性についての修正を生成するように構成された予歪回路と；
修正された特性に基づいて前記データ信号を生成するように構成された処理回路とを備える。

実施例2では、実施例1の装置において、前記予歪回路は、
ルックアップテーブルを使用して前記特性の修正を生成するよう構成され、前記ルックアップテーブルが、前記データ信号を使って送信されるデータに前記修正を割り当てる。

実施例3では、実施例1の装置において、前記予歪回路は、
送信されるべきデータを予歪モデルに入力して、前記特性の前記修正を生成するよう構成される。

実施例4では、実施例3の装置において、前記予歪モデルは、前記伝送リンクの有限インパルス応答モデルを含む。

実施例5では、実施例1〜4のうちの一つの装置において、前記予歪回路は、前記データ信号の受信側から受け取った較正情報に基づいて前記予歪モデルを更新するように構成される。

実施例6では、実施例5の装置において、前記較正情報は、前記データ信号内の測定されたジッタに基づいている。

実施例7では、実施例1〜6のいずれかの装置において、前記予歪回路は、前記データ信号によって送信される一連の送信データ・シンボル〔送信データ・シンボルの系列〕のうち少なくとも一つの送信データ・シンボルに依存して、予歪モデルを使用する。

実施例8では、実施例7の装置において、前記予歪モデルは、少なくとも、現在の送信データ・シンボルと、系列の先行送信データ・シンボルとを使用する。

実施例9では、前記の実施例のうちの一つの装置において、前記修正は送信データ・シンボルに関連付けられた時間期間の調整である。

実施例10は、データ信号を生成するための装置であり：
伝送リンクに沿ってデータ信号に導入されるジッタについての予歪モデルに基づいて、伝送リンクを介して送信されるデータ信号の少なくとも一つの特性の修正を生成するように構成された予歪回路と；
前記データ信号を生成するように構成された処理回路であって、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、第一のデータ・シンボルに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、第二のデータ・シンボルに対応する第二の時間期間によって分離される、処理回路と；
前記データ信号を前記伝送リンクに出力するように構成された出力インターフェース回路とを備える。

実施例11では、実施例10の装置において、前記予歪回路は、前記第一の時間期間の修正および前記第二の時間期間の修正を生成するように構成される。

実施例12では、実施例10または11の一つの装置において、前記処理回路は、デジタル‐時間変換器を含む。

実施例13では、実施例10〜12のうちの一つの装置において、第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジである。

実施例14では、実施例10〜13のうちの一つの装置において、第一の時間期間と第二の時間期間の和は10^-7秒未満である。

実施例15は、データ信号を生成するための方法であり：
伝送リンクに沿ってデータ信号に導入されるジッタについての予歪モデルに基づいて、伝送リンクを介して送信されるデータ信号の少なくとも一つの特性についての修正を生成し；
修正された特性に基づいて前記データ信号を生成することを含む。

実施例16では、実施例15の方法において、修正を生成することは、
ルックアップテーブルを使って、前記修正を、前記データ信号を使用して送信されるデータに割り当てることを含む。

実施例17では、実施例15の方法において、修正を生成することは、
前記データ信号を使用して送信されるデータを予歪モデルに入力して、前記特性の前記修正を生成することを含む。

実施例18では、実施例15の方法において、前記予歪モデルは、前記伝送リンクの有限インパルス応答モデルを含む。

実施例19では、実施例15〜18のうちの一つの方法は、前記データ信号の受信側から受け取った較正情報に基づいて、前記予歪モデルを更新することをさらに含む。

実施例20では、実施例19の方法において、前記較正情報は、前記データ信号における測定されたジッタに基づいている。

実施例21では、実施例15〜20のうちの一つの方法において、前記予歪モデルは、前記データ信号を使用して送信される一連の送信データ・シンボル〔送信データ・シンボルの系列〕のうち少なくとも一つの送信データ・シンボルに依存する。

実施例22では、実施例21の方法において、前記予歪モデルは、少なくとも、現在の送信データ・シンボルおよび系列の先行する送信データ・シンボルを使用する。

実施例23は、データ信号を生成するための方法であり：
伝送リンクに沿ってデータ信号に導入されるジッタについての予歪モデルに基づいて、伝送リンクを介して送信されるデータ信号の少なくとも一つの特性についての修正を生成する段階と；
前記データ信号を生成する段階であって、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジと第二の信号エッジは第一のデータ・シンボルに対応する第一の時間期間だけ分離され、第二の信号エッジと第三の信号エッジは第二のデータ・シンボルに対応する第二の時間期間だけ分離される、段階と；
前記データ信号を前記伝送リンクに出力する段階とを含む。

実施例24では、実施例23の方法において、少なくとも一つの特性についての前記修正を生成することは、前記第一の時間期間の修正および前記第二の時間期間の修正を生成することを含む。

実施例25は、データ信号を生成する手段であり：
伝送リンクに沿ってデータ信号に導入されるジッタについての予歪モデルに基づいて、伝送リンクを介して送信されるデータ信号の少なくとも一つの特性についての修正を生成する手段と；
修正された特性に基づいて前記データ信号を生成する手段とを備える。

実施例26では、実施例25によるデータ信号を生成する手段において、前記予歪モデルは、前記伝送リンクの有限インパルス応答モデルを含む。

実施例27は、データ信号を生成する手段であり：
伝送リンクに沿ってデータ信号に導入されるジッタについての予歪モデルに基づいて、伝送リンクを介して送信されるデータ信号の少なくとも一つの特性についての修正を生成する手段と；
前記データ信号を生成する手段であって、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジと前記第二の信号エッジは第一のデータ・シンボルに対応する第一の時間期間によって分離され、前記第二の信号エッジと前記第三の信号エッジは第二のデータ・シンボルに対応する第二の時間期間によって分離される、手段と；
前記データ信号を前記伝送リンクに出力する手段とを備える。

実施例28では、実施例27によるデータ信号を生成する手段において、前記予歪モデルは、前記伝送リンクの有限インパルス応答モデルを含む。

実施例29は、通信インターフェースのための物理層コントローラであり、該物理層コントローラは、実施例1〜9のいずれかによるデータ信号を生成するための装置を備える。

実施例30では、実施例29の物理層コントローラは、さらに、
媒体アクセス・コントローラに接続するように構成されたMAC出力インターフェースを備える。

実施例31は、通信インターフェースのための物理層コントローラであり、該物理層コントローラは、実施例10〜15のいずれかによるデータ信号を生成するための装置を備える。

実施例32では、実施例31の物理層コントローラは、さらに、
媒体アクセス・コントローラに接続するように構成されたMAC入力インターフェースを備える。
〔実施例１３８〕

図38a〜38iに関連して前述した例は、以下のように要約されうる。

実施例1は、粗い分解能を有する時間‐デジタル変換器を使用して、二つの信号エッジ間の時間期間を決定する方法であり：
データ信号内の一連の後続する信号エッジ間の時間期間を較正因子によってスケーリングし；
前記一連の後続する信号エッジを伝送リンクを介して送信し；
前記一連の後続する信号エッジを受信し；
信号エッジ間の前記時間期間を前記粗い分解能で量子化し、量子化値を提供し；
前記量子化値の分布および前記スケーリング因子に基づいて前記信号エッジ間の前記時間期間を計算することを含む。

実施例2では、実施例1の方法はさらに、
一連のペイロード・データ・シンボル〔ペイロード・データ・シンボルの系列〕の複数の繰り返しを提供し；
前記系列の各ペイロード・データ・シンボルに時間期間を割り当ることを含む。

実施例3では、実施例2の方法において、前記系列内の選ばれたペイロード・データ・シンボルに対応する信号エッジ間の前記時間期間を決定することは：
前記選ばれたペイロード・データ・シンボルについての量子化値の前記分布を決定し；
前記スケーリング因子、前記分布の少なくとも二つの隣接する量子化値に対応する時間期間、および前記量子化値の前記分布を使用して、前記時間期間を計算することを含む。

実施例4では、実施例2または3の一つの方法において、前記系列内のペイロード・データ・シンボルの数は、シンボル間干渉に起因するジッタについての予歪モデルの複雑さに対応する。

実施例5では、実施例2〜4のうちの一つの方法は、さらに、
系列内の最後のペイロード・データ・シンボルについて第一の較正データを生成することを含み、前記第一の較正データは、前記最後のペイロード・データ・シンボルについて決定された前記時間期間を、ペイロード・データ・シンボルの前記系列に関係付ける。

実施例6では、実施例2または3の一つの方法において、ペイロード・データ・シンボルの前記系列の長さは、前記伝送リンクの信号伝搬時間の2倍に対応する。

実施例7では、実施例6の方法は、前記系列内の最後のペイロード・データ・シンボルについて第二の較正データを生成することをさらに含み、前記第二の較正データは、前記系列の最後のペイロード・データ・シンボルについて決定された前記時間期間を、前記系列の最初のペイロード・データ・シンボルに関係付ける。

実施例8では、前述の実施例の一つの方法において、時間期間をスケーリングすることは、前記一連の後続する信号エッジを生成するために使用される局部発振器の周波数を、動作周波数から較正周波数にスケーリングすることを含む。

実施例9では、実施例8の方法において、スケーリング因子は、較正周波数を動作周波数で割ったものによって与えられる。

実施例10は、データ信号を生成するための装置によって生成されたデータ信号を処理するための装置であり：
データ信号内の一連の後続する信号エッジを受信するように構成された入力インターフェースと；
信号エッジ間の諸時間期間を粗い分解能で量子化して、各時間期間について量子化値を提供するように構成された時間‐デジタル変換器と；
前記量子化値の分布および前記データ信号を生成するために使用されたスケーリング因子に基づいて、信号エッジ間の時間期間を計算するように構成された評価回路とを備える。

実施例11では、実施例10の装置において、前記評価回路は、前記データ信号内で繰り返し受信された一連のペイロード・データ・シンボルの選ばれたペイロード・データ・シンボルに対応する信号エッジ間の時間期間を決定することを、
選ばれたペイロード・データ・シンボルについての量子化値の分布を決定し；
前記スケーリング因子、前記分布の少なくとも二つの隣接する量子化値に対応する時間期間および前記量子化値の前記分布を使用して前記時間期間を計算することによって行なうように較正される。

実施例12では、実施例10の装置は、計算された時間期間を、前記データ信号を生成するための装置に通信するように構成された出力インターフェースをさらに含む。

実施例13は、データ信号を生成するための装置であり：
一連のペイロード・データ・シンボル〔ペイロード・データ・シンボルの系列〕の複数の繰り返しを生成するように構成された較正回路と；
前記系列の各ペイロード・データ・シンボルに時間期間を割り当てるように構成された変調回路と；
諸較正時間期間によって分離された後続する信号エッジのシーケンスを含むデータ信号を生成するように構成されたデータ信号生成回路とを備え、前記較正時間期間は、前記時間期間を較正因子によってスケーリングしたものである。

実施例14では、実施例13の装置は、フィードバック信号を受信するように構成された入力インターフェースをさらに備え、
前記データ信号生成回路は、前記フィードバック信号内での否定受け取り確認信号の受領に際して、前記較正因子を修正するように構成される。

実施例15では、実施例14の装置において、前記データ信号生成回路は、前記較正因子を減少させるように構成される。

実施例16では、実施例14または15の装置において、前記データ信号生成回路は、後続する信号エッジの前記シーケンスを生成するために使用される位相ロックループを含む。

実施例17では、実施例15の装置において、前記位相ロックループの周波数は、前記否定受け取り確認信号の受領に際して、増加させられる。

実施例18は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例13〜17のいずれかによるデータ信号を生成するための装置を備える。

実施例19では、実施例18の物理層コントローラは、さらに、
媒体アクセス・コントローラに接続するように構成されたMAC入力インターフェースを備える。

実施例20は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例10〜12のいずれかによるデータ信号を処理するための装置を備える。

実施例21では、実施例20の物理層コントローラは、さらに、
媒体アクセス・コントローラに接続するように構成されたMAC出力インターフェースを備える。
〔実施例１３９〕

図39a〜39eに関連して前述した例は、以下のように要約されうる。

実施例1は、データ信号を生成するための装置であり：
制御シンボル指示子、一連の較正シンボルを示す制御シンボル、および少なくとも一つの較正シンボルを含む一連の較正シンボルのシーケンスを含むデータ・ストリームを生成するように構成された変調器回路と；
前記データ・ストリームのシンボルを含むデータ信号を出力するように構成された出力インターフェースとを備える。

実施例2では、実施例1の装置は、前記制御シンボル指示子、前記制御シンボル、および前記シーケンスの前記較正シンボルに対応する諸時間期間によって分離された相補的信号エッジのシーケンスを含む前記データ信号を生成するように構成された処理回路をさらに含む。

実施例3では、実施例1または2の装置において、前記一連の較正シンボルは、一連のペイロード・データ・シンボル〔ペイロード・データ・シンボルの系列〕の複数の繰り返しを含む。

実施例4は、データ信号を処理するための装置であり：
制御シンボル指示子、一連の較正シンボルを示す制御シンボル、および一連の較正シンボルのシーケンスを含む前記データ信号を受信するように構成された入力インターフェースと；
前記データ信号の特性を決定するために前記一連の較正シンボルを使用するように構成された評価回路とを備える。

実施例5において、実施例4の装置はさらに、
前記データ信号の特性を出力するように構成された出力インターフェースを備える。

実施例6は、データ信号を生成するための方法であり：
制御シンボル指示子、一連の較正シンボルを示す制御シンボル、および少なくとも一つの較正シンボルを含む一連の較正シンボルのシーケンスを含むデータ・ストリームを生成するステップと；
前記データ・ストリームのシンボルを含む前記データ信号を出力するステップとを含む。

実施例7では、実施例6の方法は、前記シーケンスの前記制御シンボル指示子、前記制御シンボル、および前記較正シンボルに対応する諸時間期間によって分離された相補的信号エッジのシーケンスを含む前記データ信号を生成することをさらに含む。

実施例8では、実施例6または7の方法において、前記一連の較正シンボルは、一連のペイロード・データ・シンボル〔ペイロード・データ・シンボルの系列〕の複数の繰り返しを含む。

実施例9は、データ信号を処理するための方法であり：
制御シンボル指示子、一連の較正シンボルを示す制御シンボル、および一連の較正シンボルのシーケンスを含むデータ信号を受信するステップと；
前記一連の較正シンボルを使用して、前記データ信号の特性を決定するステップとを含む。

実施例10では、実施例9の方法は、さらに、
前記データ信号の前記特性を出力することを含む。

実施例11は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例1〜3のいずれかによるデータ信号を生成するための装置を備える。

実施例12では、実施例11の物理層コントローラは、さらに、
媒体アクセス・コントローラに接続するように構成されたMAC入力インターフェースを備える。

実施例13は、通信インターフェースのための物理層コントローラであり、前記物理層コントローラは、実施例4または5のいずれかによるデータ信号を処理するための装置を備える。

実施例14では、実施例13の物理層コントローラは、さらに、
媒体アクセス・コントローラに接続するように構成されたMAC出力インターフェースを備える。
〔実施例１４０〕

図40a〜図40eに関連して前述した実施例は、以下のように要約されうる。

実施例1は、可変遅延素子を較正する方法であり：
DTCの第一の時間期間を、参照クロックから導出可能な第一の値に設定し；
前記第一の時間期間によって分離された一連の相補的な信号エッジを含むデータ信号をTDCに送信し；
前記TDC内の遅延素子を前記第一の値に較正することを含む。

実施例2では、実施例1の方法はさらに、
前記DTCの前記第一の時間期間を、前記参照クロックから導出可能な第二の値に設定し；
前記第一の時間期間によって分離された一連の相補的な信号エッジを含むデータ信号を前記TDCに送信し；
前記TDC内の前記遅延素子を前記第二の値に較正することを含む。

実施例3では、実施例2の方法はさらに、
前記DTCの前記第一の時間期間を前記第一の値に設定し；
前記第一の時間期間および第二の時間期間に依存する時間期間によって分離された一連の相補的な信号エッジを含むデータ信号を前記TDCに送信し；
前記DTC内の前記第二の時間期間を、前記第二の値と前記第一の値の差に較正することを含む。

実施例4では、実施例2または3の方法において、前記第二の値と前記第一の値の差は、通信プロトコルのシンボル分離時間の半分に対応する。

実施例5では、実施例3または4の方法は、さらに、
前記DTC内の前記第二の時間期間を較正することを含み、前記シンボル分離時間は、前記第二の値と前記第一の値の差の2倍である。

実施例6では、実施例5の方法は、さらに、
前記DTC内の前記第二の時間期間を前記シンボル分離時間に設定し；
前記第一の時間期間および前記第二の時間期間に依存する時間期間によって分離された一連の相補的な信号エッジを含むデータ信号を前記TDCに送信し；
前記TDC内の第二の時間期間を前記シンボル分離時間に較正することを含む。

実施例7は、時間‐デジタル変換器であり：
通信プロトコルのシンボル分離時間に対応する遅延を実装するように構成された一連の直列接続された遅延素子と；
前記直列接続された遅延素子に結合された少なくとも一つのさらなる遅延素子とを含み、前記さらなる遅延素子は、前記シンボル分離時間の半分の遅延を実装するように構成される。

実施例8では、実施例7の時間‐デジタル変換器において、前記さらなる遅延素子が前記一連の直列接続された遅延素子に並列に結合される。

実施例9は、可変遅延素子を較正するための手段であり、
DTCの第一の時間期間を、参照クロックから導出可能な第一の値に設定するための手段と；
前記第一の時間期間によって分離された一連の相補的な信号エッジを含むデータ信号をTDCに送信するための手段と；
前記TDC内の遅延素子を第一値に較正するための手段とを備える。

実施例10では、実施例9の手段はさらに、
前記DTCの前記第一の時間期間を、前記参照クロックから導出可能な第二の値に設定するための手段と；
前記第一の時間期間によって分離された一連の相補的な信号エッジを含むデータ信号を前記TDCに送信するための手段と；
前記TDC内の遅延素子を前記第二の値に較正するための手段とを備える。
〔実施例１４１〕

図41a〜図41eに関連して上述された例は、以下のように要約されうる。

実施例1は、データ・ケーブルを受け入れるように構成されたコネクタを備える電子装置であり、前記コネクタは、データ信号を前記データ・ケーブルに出力するようにさらに構成されている。当該電子装置は、前記データ信号を生成するための装置をさらに備える。前記データ信号を生成するための前記装置は、前記データ信号を生成するように構成された処理回路を備え、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される。前記データ信号を生成するための前記装置は、前記コネクタに前記データ信号を出力するように構成された出力インターフェース回路をさらに含む。

実施例2は、前記電子装置が、携帯電話、タブレットコンピュータ、ラップトップコンピュータ、コンピュータ、テレビジョンセット、セットトップボックス、携帯データ記憶デバイス、ビデオゲームコンソール、および消費者電子装置のうちの一つである、実施例1の電子装置である。

実施例3は、実施例1または実施例2の電子装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例4は、実施例1〜3のいずれかの電子装置であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例5は、実施例1〜4のいずれかの電子装置であり、前記処理回路は、第二のデータ信号を生成するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転され、前記出力インターフェース回路は、前記第二のデータ信号を前記コネクタに出力するようにさらに構成される。

実施例6は、実施例1〜5のいずれかの電子装置であり、前記処理回路は、シリアル時間エンコードPhy（Serial Time Encoded Phy、STEP）プロトコルに準拠する前記データ信号を生成するように構成される。

実施例7は、データ・ケーブルを受信するように構成されたコネクタを備える電子装置であり、前記コネクタは、前記データ・ケーブルからデータ信号を受信するようにさらに構成されている。当該電子装置は、前記データ信号をデコードするための装置をさらに備える。前記データ信号をデコードするための装置は、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を含む。さらに、前記データ信号をデコードするための装置は、前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路を備える。

実施例8は、当該電子装置が、携帯電話、タブレットコンピュータ、ラップトップコンピュータ、コンピュータ、テレビジョンセット、セットトップボックス、ポータブルデータ記憶デバイス、ビデオゲームコンソール、および消費者電子装置のうちの一つである実施例7の電子装置である。

実施例9は、実施例7または実施例8の電子装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例10は、実施例7〜9のいずれかの電子装置であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例11は、実施例7〜10のいずれかの電子装置であり、前記コネクタは、前記データ・ケーブルから第二のデータ信号を受領するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転されており、前記処理回路は、前記第二のデータ信号にさらに基づいて、前記第一の信号エッジ、前記第二の信号エッジ、および前記第三の信号エッジを決定するように構成される。

実施例12は、実施例7〜11のいずれかの電子装置であり、前記データ信号をデコードするための装置は、シリアル時間エンコードPhy（STEP）プロトコルに準拠する前記データ信号をデコードするように構成される。

実施例13は、第一の電子装置に結合するように構成された第一のコネクタと、第二の電子装置に結合するように構成された第二のコネクタとを含むデータ・ケーブルである。当該データ・ケーブルは、第一のコネクタと第二のコネクタとの間に結合された少なくとも一つの中継器回路をさらに備える。第一のコネクタは、第一の電子装置からデータ信号を受領するように構成され、データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、伝送されるべき第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、伝送されるべき第二のデータに対応する第二の時間期間によって分離される。前記少なくとも一つの中継器回路は、前記データ信号を増幅するように構成され、前記第二のコネクタは、増幅されたデータ信号を前記第二の電子装置に出力するように構成される。

実施例14は、実施例13のデータ・ケーブルであり、当該データ・ケーブルは、前記第一のコネクタと前記第二のコネクタとの間に直列に結合された少なくとも二つの中継器回路を含み、前記少なくとも二つの中継器回路は、前記データ信号を逐次的に増幅するように構成されている。

実施例15は、実施例13または14のデータ・ケーブルであり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例16は、実施例13〜15のいずれかのデータ・ケーブルであり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例17は、実施例13〜16のいずれかのデータ・ケーブルであり、前記少なくとも一つの中継器回路は、同軸ケーブルを介して前記第二のコネクタに結合され、前記少なくとも一つの中継器回路は、前記同軸ケーブルを介して前記第二のコネクタに前記増幅されたデータ信号をシングルエンドで出力するように構成されている。

実施例18は、実施例13〜16のいずれかのデータ・ケーブルであり、前記第一のコネクタは、前記第一の電子装置から第二のデータ信号を受領するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転される。前記少なくとも一つの中継器回路は、前記第二のデータ信号を増幅するようにさらに構成され、前記第二のコネクタは、増幅された第二のデータ信号を前記第二の電子装置に出力するようにさらに構成される。

実施例19は、実施例18のデータ・ケーブルであり、前記少なくとも一つの中継器回路は、一対の同軸ケーブルを介して前記第二のコネクタに結合され、前記少なくとも一つの中継器回路は、前記増幅されたデータ信号および前記増幅された第二のデータ信号を、前記一対の同軸ケーブルのうちの異なるものに出力するように構成されている。

実施例20は、実施例18のデータ・ケーブルであり、前記少なくとも一つの中継器回路は、ツイストペア・ケーブルを介して前記第二のコネクタに結合され、前記少なくとも一つの中継器回路は、前記増幅されたデータ信号および前記増幅された第二のデータ信号を、前記ツイストペア・ケーブルの異なるラインに出力するように構成される。

実施例21は、実施例13〜20のいずれかのデータ・ケーブルであり、少なくとも前記データ信号は、シリアル時間エンコードPhy（STEP）プロトコルに準拠する。

実施例22は、実施例13〜21のいずれかのデータ・ケーブルであり、前記第二のコネクタは、前記第二の電子装置から第三のデータ信号を受領するように構成されている。前記第三のデータ信号は、第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを有し、第四の信号エッジと第五の信号エッジは、伝送されるべき第三のデータに対応する第三の時間期間だけ離れており、第五の信号エッジと第六の信号エッジとは、伝送されるべき第四のデータに対応する第四の時間期間だけ離れている。前記少なくとも一つの中継器回路は、前記第三のデータ信号を増幅するように構成され、前記第一のコネクタは、増幅された第三のデータ信号を前記第一の電子装置に出力するように構成される。

実施例23は、実施例22のデータ・ケーブルであり、前記少なくとも一つの中継器回路は、前記第一のデータ信号と前記第三のデータ信号を同時に増幅するように構成される。

実施例24は、第一の電子装置に結合し、前記第一の電子装置から通信プロトコルに準拠した入力信号を受領するように構成された第一のコネクタを含むデータ・ケーブルである。さらに、当該データ・ケーブルは、第二の電子装置に結合するように構成された第二のコネクタと、前記第一のコネクタと前記第二のコネクタとの間に結合された二つの変換回路とを備える。前記二つの変換回路のうち第一の変換回路は、前記第一のコネクタから前記入力信号を受領し、前記入力信号に基づいてデータ信号を生成するように構成される。前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、前記入力信号にエンコードされた第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、前記入力信号にエンコードされた第二のデータに対応する第二の時間期間だけ分離される。前記二つの変換回路のうち第二の変換回路は、前記第一の変換回路から前記データ信号を受信し、前記データ信号に基づいて前記通信プロトコルに準拠した出力信号を生成するように構成される。前記第二のコネクタは、前記出力信号を前記第二の電子装置に出力するように構成されている。

実施例25は、実施例24のデータ・ケーブルであり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例26は、実施例24または実施例25のデータ・ケーブルであり、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。

実施例27は、実施例24〜26のいずれかのデータ・ケーブルであり、前記第一の変換回路は、シリアル時間エンコードPhy（STEP）プロトコルに準拠する前記データ信号を生成するように構成される。

実施例28は、実施例24〜28のいずれかのデータ・ケーブルであり、前記第一の変換回路は、同軸ケーブルを介して前記第二の変換回路に結合され、前記第一の変換回路は、前記同軸ケーブルを介して前記第二の変換回路に前記データ信号をシングルエンドで出力するように構成されている。

実施例29は、実施例24〜27のいずれかのデータ・ケーブルであり、前記第一の変換回路は、前記入力信号に基づいて第二のデータ信号を生成するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転され、前記第二の変換回路は、前記第二のデータ信号にさらに基づいて前記出力信号を生成するように構成される。

実施例29は、実施例28のデータ・ケーブルであり、前記第一の変換回路は、一対の同軸ケーブルを介して前記第二の変換回路に結合され、前記第一の変換回路は、前記データ信号および前記第二のデータ信号を、前記一対の同軸ケーブルの異なるものに出力するように構成されている。

実施例30は、実施例28のデータ・ケーブルであり、前記第一の変換回路は、ツイストペア・ケーブルを介して前記第二の変換回路に結合され、前記第一の変換回路は、前記データ信号および前記第二のデータ信号を、前記ツイストペア・ケーブルの異なるラインに出力するように構成される。

実施例31は、実施例23〜30のいずれかのデータ・ケーブルであり、前記第二のコネクタは、前記第二の電子装置から前記通信プロトコルに準拠した第二の入力信号を受領するように構成されている。前記第二の変換回路は、前記第二のコネクタから前記第二の入力信号を受領し、前記第二の入力信号に基づいて第三のデータ信号を生成するように構成される。前記第三のデータ信号は、第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを含み、第四の信号エッジと第五の信号エッジは、前記第二の入力信号にエンコードされた第三のデータに対応する第三の時間期間だけ分離され、第四の信号エッジと第五の信号エッジは、前記第二の入力信号にエンコードされた第四のデータに対応する第四の時間期間だけ分離される。前記第一の変換回路は、前記第二の変換回路から前記第三のデータ信号を受領し、前記第三のデータ信号に基づいて前記通信プロトコルに準拠した第二の出力信号を生成するように構成される。前記第一のコネクタは、前記第二の出力信号を前記第一の電子装置に出力するように構成される。

実施例32は、実施例21のデータ・ケーブルであり、前記第一の変換回路は、前記データ信号と前記第二の出力信号とを同時に生成するように構成される。
〔実施例１４２〕

図42a〜42cに関連して上述された例は、以下のように要約されうる。

実施例1は、第一の集積回路を含む第一の半導体ダイと、第二の集積回路を含む第二の半導体ダイとを備える、半導体パッケージである。当該半導体パッケージは、第一の半導体ダイと第二の半導体ダイとを結合する伝送リンクをさらに備える。第一の半導体ダイは、データ送信信号を生成するための装置をさらに備える。前記データ送信信号を生成するための装置は、前記データ送信信号を生成するように構成された処理回路を備え、前記データ送信信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記第一の集積回路から前記第二の集積回路へ送信される第一のデータに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記第一の集積回路から前記第二の集積回路へ送信される第二のデータに対応する第二の時間期間だけ分離される。さらに、前記データ送信信号を生成するための装置は、前記データ信号を前記伝送リンクに出力するように構成されたインターフェース回路を含む。

実施例2は、実施例1の半導体パッケージであり、前記インターフェース回路は、前記伝送リンクを介してデータ受信信号を受信するようにさらに構成され、前記第一の半導体ダイは、前記データ受信信号をデコードするための装置をさらに含む。前記データ受信信号をデコードするための装置は、データ受信信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成された処理回路を備える。さらに、前記データ受信信号をデコードするための装置は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて前記第一の集積回路のための第一のデータを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて前記第一の集積回路のための第二のデータを決定するように構成された復調回路を備える。

実施例3は、実施例1または実施例2の半導体パッケージであり、前記伝送リンクは、一つまたは複数のワイヤである、または前記伝送リンクは、前記第一の半導体ダイおよび前記第二の半導体ダイを保持するプリント回路基板上の一つまたは複数の伝導性トラックである。

実施例4は、実施例1または実施例2の半導体パッケージであり、前記第一の半導体ダイおよび前記第二の半導体ダイは、第三の半導体ダイ上にマウントされ、前記伝送リンクは、前記第三の半導体ダイの配線層スタック内の一つまたは複数の伝導性トレースである。

実施例5は、実施例1〜4のいずれかの半導体パッケージであり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例6は、実施例1〜5のいずれかの半導体パッケージであり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例7は、実施例1〜6のいずれかの半導体パッケージであり、前記処理回路は、シリアル時間エンコードPhy（STEP）プロトコルに準拠した前記データ送信信号を生成するように構成されている、および／または、前記データ受信信号をデコードするための装置は、前記STEPプロトコルに準拠した前記データ受信信号をデコードするように構成されている。

実施例8は、実施例1〜7のいずれかの半導体パッケージであり、前記第一の集積回路から前記第二の集積回路に送信される前記第一のデータは、2ビット以下である。

実施例9は、第一の集積回路と、第二の集積回路と、第一の集積回路と第二の集積回路を結合する伝送リンクとを備える半導体ダイである。第一の集積回路は、データ送信信号を生成するための装置を含む。前記データ送信を生成するための装置は、前記データ送信信号を生成するように構成された処理回路を備え、前記データ送信信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記第一の集積回路から前記第二の集積回路へ送信される第一のデータに対応する第一の時間期間だけ分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記第一の集積回路から前記第二の集積回路へ送信される第二のデータに対応する第二の時間期間だけ分離される。さらに、データ送信を生成するための前記装置は、前記データ信号を前記伝送リンクに出力するように構成されたインターフェース回路を含む。

実施例10は、実施例9の半導体ダイであり、前記インターフェース回路は、前記伝送リンクを介してデータ受信信号を受信するようにさらに構成され、前記第一の集積回路は、前記データ受信信号をデコードするための装置をさらに備える。前記データ受信信号をデコードするための装置は、データ受信信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成された処理回路を備える。さらに、前記データ受信信号をデコードするための装置は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて前記第一の集積回路のための第一のデータを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて前記第一の集積回路のための第二のデータを決定するように構成された復調回路を備える。

実施例11は、実施例9または実施例10の半導体ダイであり、前記伝送リンクは、前記半導体ダイの配線層スタック内の一つまたは複数の伝導性トレースである。

実施例12は、実施例9〜11のいずれかの半導体ダイであり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例13は、実施例9〜12のいずれかの半導体ダイであり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例14は、実施例9〜13のいずれかの半導体ダイであり、前記処理回路は、シリアル時間エンコードPhy（STEP）プロトコルに準拠した前記データ送信信号を生成するように構成される、および／または、前記データ受信信号をデコードするための装置は、STEPプロトコルに準拠した前記データ受信信号をデコードするように構成される。

実施例15は、実施例9〜14のいずれかの半導体ダイであり、前記第一の集積回路から前記第二の集積回路に送信される前記第一のデータは、2ビット以下である。

実施例16は、集積回路を含む半導体ダイと、前記半導体パッケージの出力信号を出力するように構成された出力端子と、前記出力信号を生成する装置とを備える半導体パッケージである。前記出力信号を生成するための装置は、前記出力信号を生成するように構成された処理回路を備え、前記出力信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および前記第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、前記集積回路の第一の出力データに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、前記集積回路の第二の出力データに対応する第二の時間期間によって分離される。さらに、前記出力信号を生成するための装置は、前記出力信号を前記出力端子に出力するように構成されたインターフェース回路を備える。

実施例17は、実施例16の半導体パッケージであり、さらに、前記半導体パッケージのための入力信号を受信するように構成された入力端子と、前記入力信号をデコードするための装置とを含む。前記入力信号をデコードするための装置は、前記入力信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成された処理回路を備える。さらに、前記入力信号をデコードするための装置は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第一の入力データを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第二の入力データを決定するように構成された復調回路を備える。

実施例18は、実施例16または実施例17の半導体パッケージであり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例19は、実施例16〜18のいずれかの半導体パッケージであり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例20は、実施例16〜19のいずれかの半導体パッケージであり、前記処理回路が、シリアル時間エンコードPhy（STEP）プロトコルに準拠する前記出力信号を生成するように構成される、または前記データ受信信号をデコードするための装置が、STEPプロトコルに準拠する前記入力信号をデコードするように構成される。

実施例21は、実施例16〜20のいずれかの半導体パッケージであり、前記半導体ダイは、前記出力信号を生成するための装置を含む。

実施例22は、実施例16〜20のいずれかの半導体パッケージであり、前記出力信号を生成するための装置を含む第二の半導体ダイをさらに含む。
〔実施例１４３〕

図43a〜43cに関連して上述された例は、以下のように要約されうる。

実施例1は、ビークルのためのデータ集約装置である。当該データ集約装置は、複数の第一伝送リンクを介して当該ビークルに搭載された複数のセンサーに結合するように構成された入力インターフェース回路を備え、前記入力インターフェースは、前記複数のセンサーからのセンサー・データを集約するようにさらに構成されている。さらに、当該データ集約装置は、データ信号を生成するように構成された処理回路を備え、該データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、集約されたセンサー・データの第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、集約されたセンサー・データの第二のデータに対応する第二の時間期間だけ分離される。当該データ集約装置は、さらに、第二の伝送リンクに前記データ信号を出力するように構成された出力インターフェース回路を含む。

実施例2は、実施例1のデータ集約装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例3は、実施例1または実施例2のデータ集約装置であり、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。

実施例4は、実施例1〜3のいずれかのデータ集約装置であり、前記処理回路は、第二のデータ信号を生成するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転され、前記出力インターフェース回路は、前記第二のデータ信号を前記第二の伝送リンクに出力するようにさらに構成される。

実施例5は、実施例1〜5のいずれかのデータ集約装置であり、前記処理回路は、シリアル時間エンコードPhy（STEP）プロトコルに準拠する前記データ信号を生成するように構成される。

実施例6は、実施例1〜5のいずれかのデータ集約装置であり、前記入力インターフェース回路によって前記複数のセンサーのうちの一つから受信されたセンサー信号における前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを決定するように構成された処理回路をさらに備える。当該データ集約装置は、さらに、前記第四の信号エッジと前記第五の信号エッジとの間の第三の時間期間に基づいて前記複数のセンサーのうちの前記一つのセンサーの第一のセンサー・データを決定し、前記第五の信号エッジと前記第六の信号エッジとの間の第四の時間期間に基づいて前記複数のセンサーのうちの前記一つのセンサーの第二のセンサー・データを決定するように構成された復調回路を備える。

実施例7は、実施例6のデータ集約装置であり、前記復調回路は、シリアル時間エンコードPhy（STEP）プロトコルに準拠する前記センサー信号を復調するように構成される。

実施例8は、実施例1〜7のいずれかのデータ集約装置であり、前記処理回路は、前記入力インターフェース回路によって前記複数の第一の伝送リンクのうちの単一のものを介して受信された前記センサー・データよりも高いデータレートを示すように前記データ信号を生成するように構成されている。

実施例9は、伝送リンクからデータ信号を受信するように構成された入力インターフェース回路を備えた、ビークルのためのデータ処理装置であり、該データ信号は、複数のセンサーからのセンサー・データを搬送する。さらに、当該データ処理装置は、データ信号中の第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路を含む、デコード装置を含む。該デコード装置はさらに、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて前記センサー・データの第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて前記センサー・データの第二のデータを決定するように構成された復調回路を含む。当該データ処理装置は、さらに、前記センサー・データの第一のデータおよび第二のデータに基づいて前記ビークルの制御可能な装置のための制御データを生成するように構成されたプロセッサを備える。

実施例10は、実施例9のデータ処理装置であり、制御信号を生成するための装置をさらに備える。前記制御信号を生成するための装置は、前記制御信号を生成するように構成された別の処理回路を備え、前記制御信号は、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを含み、前記第四の信号エッジと前記第五の信号エッジは、前記制御データの第一のデータに対応する第三の時間期間だけ分離され、前記第五の信号エッジと前記第六の信号エッジは、前記制御データの第二のデータに対応する第四の時間期間だけ分離される。さらに、前記制御信号を生成するための装置は、前記データ信号を別の伝送リンクに出力するように構成された出力インターフェース回路を備える。

実施例11は、実施例9または実施例10のデータ処理装置であり、前記第三の時間期間および前記第四の時間期間の和は10^-7秒未満である。

実施例12は、メモリ・デバイスをさらに備える、実施例9〜11のいずれかのデータ処理装置である。前記別の処理回路は、さらに、前記メモリ・デバイス用の書き込み信号を生成するように構成され、前記書き込み信号は、第一のタイプの第七の信号エッジ、第二のタイプの第八の信号エッジ、および第一のタイプの第九の信号エッジのシーケンスを含み、第七の信号エッジおよび第八の信号エッジは、前記メモリ・デバイスに書き込まれるべき前記プロセッサの第一のデータに対応する第五の時間期間だけ分離され、第八の信号エッジおよび第九の信号エッジは、前記メモリ・デバイスに書き込まれるべき前記プロセッサの第二のデータに対応する第六の時間期間だけ分離される。代替的または追加的に、前記処理回路は、前記メモリ・デバイスによって出力される読み出し信号における、第一のタイプの第十の信号エッジ、第二のタイプの第十一の信号エッジ、および、第一のタイプの第十二の信号エッジのシーケンスを決定するように構成され、前記復調回路は、第十の信号エッジと第十一の信号エッジとの間の第七の時間期間に基づいて前記プロセッサのための第一のデータを決定し、第十一の信号エッジと第十二の信号エッジとの間の第八の時間期間に基づいて前記プロセッサのための第二のデータを決定するように構成される。

実施例13は、実施例9〜12のいずれかのデータ処理装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例14は、実施例9〜13のいずれかのデータ処理装置であり、前記復調回路が、シリアル時間エンコードPhy（STEP）プロトコルに準拠した前記データ信号および前記読み出し信号の少なくとも一方を復調するように構成される、および／または前記別の処理回路が、STEPプロトコルに準拠した前記制御信号および前記書き込み信号の少なくとも一方を生成するように構成される。

実施例15は、複数のセンサーおよびデータ集約装置を含むビークルである。前記データ集約装置は、複数の第一伝送リンクを介して前記複数のセンサーに結合するように構成された第一のインターフェース回路を備え、前記入力インターフェースは、前記複数のセンサーからのセンサー・データを集約するようにさらに構成される。さらに、前記データ集約装置は、データ信号を生成するように構成された処理回路を備え、該データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、集約されたセンサー・データの第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、集約されたセンサー・データの第二のデータに対応する第二の時間期間だけ分離される。データ集約装置は、第二の伝送リンクに前記データ信号を出力するように構成された第二のインターフェース回路をさらに備える。

実施例16は、実施例15のビークルであり、前記データ信号のデータレートは、前記複数の第一の伝送リンクのうちの単一のものを介して受信された前記センサー・データのそれぞれのデータレートの少なくとも5倍の高さである。

実施例17は、データ処理装置をさらに含む、実施例15または16のビークルである。前記データ処理装置は、前記第二の伝送リンクから前記データ信号を受信するように構成された第三のインターフェース回路を備える。さらに、前記データ処理装置は、前記データ信号における前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第二のタイプの第六の信号エッジのシーケンスを決定するように構成された処理回路を備える。前記データ処理装置は、さらに、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて前記センサー・データの第三のデータを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて前記センサー・データの第四のデータを決定するように構成された復調回路を備える。前記データ処理装置は、さらに、前記センサー・データの前記第三のデータおよび前記第四のデータに基づいて当該ビークルの制御可能な装置のための制御データを生成するように構成されたプロセッサを備える。

実施例18は、実施例17のビークルであり、前記データ処理装置は、制御信号を生成するための装置をさらに備える。前記制御信号を生成するための装置は、前記制御信号を生成するように構成された別の処理回路を備え、前記制御信号は、前記第一のタイプの第七の信号エッジ、前記第二のタイプの第八の信号エッジ、および前記第一のタイプの第九の信号エッジのシーケンスを含み、前記第七の信号エッジと前記第八の信号エッジは、前記制御データの第一のデータに対応する第五の時間期間だけ分離され、前記第八の信号エッジと前記第九の信号エッジは、前記制御データの第二のデータに対応する第六の時間期間だけ分離される。さらに、前記制御信号を生成するための装置は、前記制御可能な装置に結合された第三の伝送リンクに前記データ信号を出力するように構成された第四のインターフェース回路を備える。

実施例19は、実施例18のビークルであり、前記第四の出力回路と前記制御可能な装置との間に結合された中継器回路をさらに備え、前記中継器回路は、前記第三の伝送リンクから前記制御信号を受信し、前記制御信号を増幅するように構成されている。

実施例20は、実施例15〜19のいずれかのビークルであり、前記第一の時間期間と前記第二の時間期間の和が10^-7秒未満である、および／または前記第三の時間期間と前記第四の時間期間の和が10^-7秒未満である。

実施例21は、実施例15〜20のいずれかのビークルであり、前記復調回路が、シリアル時間エンコードPhy（STEP）プロトコルに準拠した前記データ信号を復調するように構成される、および／または前記別の処理回路が、STEPプロトコルに準拠した前記制御信号を生成するように構成される。
〔実施例１４４〕

図44a〜44cに関連して上述された例は、以下のように要約されうる。

実施例1は、画像データを生成するように構成されたカメラ要素と、データ信号を生成するように構成された処理回路とを備える、センサー装置である。前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、前記画像データの第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、前記画像データの第二のデータに対応する第二の時間期間だけ分離される。前記センサー装置は、さらに、前記データ信号を出力するように構成されたインターフェース回路を備える。

実施例2は、実施例1のセンサー装置であり、前記画像データは少なくとも一つのビデオ・データ・ストリームを含む。

実施例3は、実施例2のセンサー装置であり、前記ビデオ・データ・ストリームは5.5Gbit/sを超えるデータレートを示す。

実施例4は、実施例1〜3のいずれかのセンサー装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例5は、実施例1〜4のいずれかのセンサー装置であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例6は、実施例1〜5のいずれかのセンサー装置であり、前記処理回路は、第二のデータ信号を生成するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転され、前記インターフェース回路は、前記第二のデータ信号を出力するようにさらに構成される。

実施例7は、実施例1〜6のいずれかのセンサー装置であり、前記処理回路は、シリアル時間エンコードPhy（STEP）プロトコルに準拠する前記データ信号を生成するように構成される。

実施例8は、実施例1〜7のいずれかのセンサー装置であり、前記カメラ要素は、第一のビデオ・データ・ストリームを生成するように構成された第一のカメラと、第二のビデオ・データ・ストリームを生成するように構成された第二のカメラとを含む。前記カメラ要素は、第一のビデオ・データ・ストリームおよび第二のビデオ・データ・ストリームを含むように前記画像データを生成するように構成される。

実施例9は、実施例1〜8のいずれかのセンサー装置であり、センサー・データを生成するように構成された少なくとも一つのさらなるセンサー要素をさらに含み、前記処理回路は、前記センサー・データを前記データ信号に含めるようにさらに構成される。

実施例10は、実施例9のセンサー装置であり、前記さらなるセンサー要素は、マイクロフォンおよび光センサーのうちの一つである。

実施例11は、実施例1〜11のいずれかのセンサー装置であり、前記インターフェース回路は、さらに、制御信号を受信するように構成される。前記電子装置は、前記制御信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第二のタイプの第六の信号エッジのシーケンスを決定するように構成された別の処理回路をさらに備える。さらに、前記電子装置は、第四の信号エッジと第五の信号エッジとの間の第一の時間期間に基づいて第一の制御データを決定し、第五の信号エッジと第六の信号エッジとの間の第二の時間期間に基づいて第二の制御データを決定するように構成された復調回路を備える。

実施例12は、センサー・データを受信するように構成された第一のインターフェース回路と、データ信号を生成するように構成された処理回路とを備えるブリッジ回路である。前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、前記センサー・データの第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、前記センサー・データの第二のデータに対応する第二の時間期間だけ分離される。前記ブリッジ回路は、さらに、前記データ信号を出力するように構成された第二のインターフェース回路を備える。

実施例13は、実施例12のブリッジ回路であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例14は、実施例12または実施例13のブリッジ回路であり、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。

実施例15は、実施例12〜14のいずれかのブリッジ回路であり、前記処理回路は、第二のデータ信号を生成するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転され、前記第二のインターフェース回路は、前記第二のデータ信号を出力するようにさらに構成される。

実施例16は、実施例12〜15のいずれかのブリッジ回路であり、前記処理回路は、シリアル時間エンコードPhy（STEP）プロトコルに準拠する前記データ信号を生成するように構成される。

実施例17は、実施例12〜16のいずれかのブリッジ回路であり、前記第一のインターフェースは、少なくとも二つのセンサー要素から前記センサー・データを受信するように構成される。

実施例18は、実施例12〜17のいずれかのブリッジ回路であり、前記センサー・データは画像データを含み、前記第一のインターフェース回路は、カメラシリアルインターフェース（CSI）プロトコルに準拠する前記画像データを受信するように構成される。

実施例19は、実施例12〜18のいずれかのブリッジ回路であり、前記第二のインターフェース回路は、さらに、制御信号を受信するように構成される。前記ブリッジ回路は、前記制御信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第二のタイプの第六の信号エッジのシーケンスを決定するように構成された別の処理回路をさらに備える。さらに、前記ブリッジ回路は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第一の制御データを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第二の制御データを決定するように構成された復調回路を備える。第一のインターフェースは、通信プロトコルに準拠する前記第一の制御データおよび前記第二の制御データを出力するように構成される。

実施例20は、データ信号を受信するように構成されたインターフェース回路と、前記データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路とを備える電子装置である。さらに、当該電子装置は、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路を備える。当該電子装置は、さらに、第一のデータおよび第二のデータに基づいてセンサー・データを決定するように構成されたアプリケーション・プロセッサを備える。

実施例21は、実施例20の電子装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例22は、実施例20または実施例21の電子装置であり、前記第一の時間期間および前記第二の時間期間の和が10^-7秒未満である。

実施例23は、実施例20〜22のいずれかの電子装置であり、前記インターフェース回路は、第二のデータ信号を受信するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転され、前記処理回路は、前記第二のデータ信号にさらに基づいて、前記第一の信号エッジ、前記第二の信号エッジ、および前記第三の信号エッジを決定するように構成される。

実施例24は、実施例20〜23のいずれかの電子装置であり、前記復調回路は、シリアル時間エンコードPhy（STEP）プロトコルに適合する前記データ信号を復調するように構成される。

実施例25は、実施例20〜24のいずれかの電子装置であり、前記アプリケーション・プロセッサは、制御データを生成するようにさらに構成される。当該電子装置は、制御信号を生成するように構成された別の処理回路をさらに備え、前記制御信号は、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを含み、前記第四の信号エッジおよび前記第五の信号エッジは、前記制御データの第一のデータに対応する第三の時間期間だけ分離され、前記第五の信号エッジおよび前記第六の信号エッジは、前記制御データの第二のデータに対応する第四の時間期間だけ分離される。さらに、前記インターフェース回路は、前記制御信号を出力するように構成される。

実施例26は、データ信号を受信するように構成された第一のインターフェース回路と、前記データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路とを備えるブリッジ回路である。当該ブリッジ回路は、さらに、第一の信号エッジと第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを決定し、第二の信号エッジと第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路を備える。さらに、当該ブリッジ回路は、前記第一のデータおよび前記第二のデータに基づいて通信プロトコルに準拠した出力信号を生成するように構成された変調回路と、前記出力信号を出力するように構成された第二のインターフェース回路とを備える。

実施例27は、実施例26のブリッジ回路であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例28は、実施例26または実施例27のブリッジ回路であり、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。

実施例29は、実施例26〜28のいずれかのブリッジ回路であり、前記第一のインターフェース回路は、さらに、第二のデータ信号を受信するように構成され、前記第二のデータ信号は、前記データ信号に対して反転され、前記処理回路は、前記第二のデータ信号にさらに基づいて、前記第一の信号エッジ、前記第二の信号エッジ、および前記第三の信号エッジを決定するように構成される。

実施例30は、実施例26〜29のいずれかのブリッジ回路であり、前記復調回路は、シリアル時間エンコードPhy（STEP）プロトコルに準拠する前記データ信号を復調するように構成される。

実施例31は、実施例26〜30のいずれかのブリッジ回路であり、前記変調回路は、さらに、第二の出力信号を生成するように構成され、前記第二の出力信号は、前記出力信号に対して反転され、前記第二のインターフェース回路は、前記第二の出力信号を出力するようにさらに構成される。

実施例32は、実施例26〜31のいずれかのブリッジ回路であり、前記第二のインターフェース回路は、前記通信プロトコルに準拠した制御データを受信するようにさらに構成される。当該ブリッジ回路は、さらに、制御信号を生成するように構成された別の処理回路を備え、前記制御信号は、前記第一のタイプの第四の信号エッジ、前記第二のタイプの第五の信号エッジ、および前記第一のタイプの第六の信号エッジのシーケンスを含み、第四の信号エッジおよび第五の信号エッジは、前記制御データの第一のデータに対応する第三の時間期間によって分離され、第五の信号エッジおよび第六の信号エッジは、前記制御データの第二のデータに対応する第四の時間期間によって分離される。さらに、前記第一のインターフェース回路は、前記制御信号を出力するように構成される。

実施例33は、実施例26〜32のいずれかのブリッジ回路であり、前記通信プロトコルは、ペリフェラルコンポーネント相互接続エクスプレスPCIe、D-PHY、M-PHY、またはユニバーサルシリアルバスUSBのいずれかである。

実施例34は、少なくとも一つの撮像デバイスを含む撮像システムである。前記少なくとも一つの撮像デバイスは、画像データを生成するように構成されたカメラ要素と、データ信号を生成するように構成された処理回路とを備える。前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、前記画像データの第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、前記画像データの第二のデータに対応する第二の時間期間だけ分離される。前記少なくとも一つの撮像デバイスは、伝送リンクに前記データ信号を出力するように構成された出力インターフェース回路をさらに含む。さらに、当該撮像システムは、画像処理装置を備える。該画像処理装置は、前記伝送リンクから前記データ信号を受信するように構成された入力インターフェース回路と、前記データ信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第二のタイプの第六の信号エッジのシーケンスを決定するように構成された別の処理回路とを備える。さらに、前記画像処理装置は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第三のデータを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第四のデータを決定するように構成された復調回路を備える。前記画像処理装置は、さらに、前記第三のデータおよび前記第四のデータに基づいて前記画像データを決定するように構成されたアプリケーション・プロセッサを備える。

実施例35は、少なくとも一つのセンサー装置を備える通信装置である。前記少なくとも一つのセンサー装置は、画像データを生成するように構成されたカメラ要素と、データ信号を生成するように構成された処理回路とを備える。前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、前記画像データの第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、前記画像データの第二のデータに対応する第二の時間期間だけ分離される。前記少なくとも一つのセンサー装置は、前記データ信号を出力するように構成されたインターフェース回路をさらに含む。

実施例36は、実施例35の通信装置であり、前記センサー装置は、センサー・データを生成するように構成された少なくとも一つのさらなるセンサー要素を含み、前記処理回路は、前記センサー・データを前記データ信号に含めるようにさらに構成される。

実施例37は、実施例35または実施例36の通信装置であり、当該通信装置は、携帯電話、タブレットコンピュータ、ラップトップコンピュータ、およびコンピュータのうちの一つである。
〔実施例１４６〕

図46a〜46cに関連して上述された例は、以下のように要約されうる。

実施例1は、プリント回路基板と、前記プリント回路基板上に配置され、送信データを生成するように構成されたベースバンド・プロセッサと、前記プリント回路基板上に配置され、無線周波数モデムの少なくとも一部を含む第二のダイとを備える無線システムである。第一のダイは、データ送信信号を生成するように構成された処理回路をさらに含み、該データ送信信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、前記送信データに関連する第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、前記送信データに関連する第二のデータに対応する第二の時間期間によって分離される。第一のダイは、さらに、第一のダイと第二のダイとを結合する伝送リンクにデータ送信信号を出力するように構成されたインターフェース回路を含む。

実施例2は、実施例1の無線システムであり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例3は、実施例1または実施例2の無線システムであり、前記第一の時間期間および前記第二の時間期間の和は10^-7秒未満である。

実施例4は、実施例1〜3のいずれかの無線システムであり、前記処理回路は、第二のデータ送信信号を生成するようにさらに構成され、前記第二のデータ信号は、前記データ送信信号に対して反転され、前記出力インターフェース回路は、前記第二のデータ送信信号を前記伝送リンクに出力するようにさらに構成される。

実施例5は、実施例1〜4のいずれかの無線システムであり、前記インターフェース回路は、前記伝送リンクからデータ受信信号を受信するようにさらに構成される。第一のダイは、データ受信信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第二のタイプの第六の信号エッジのシーケンスを決定するように構成された別の処理回路をさらに含む。さらに、第一のダイは、第四の信号エッジと第五の信号エッジとの間の第一の時間期間に基づいて第一の受信データを決定し、第五の信号エッジと第六の信号エッジとの間の第二の時間期間に基づいて第二の受信データを決定するように構成された復調回路を含む。

実施例6は、実施例1〜5のいずれかの無線システムであり、前記処理回路がシリアル時間エンコードPhy（STEP）プロトコルに準拠した前記データ送信信号を生成するように構成される、および／または前記復調回路がSTEPプロトコルに準拠した前記データ受信信号を復調するように構成される。

実施例7は、実施例1〜6のいずれかによる無線システムを備えるモバイル装置である。

実施例8は、前記プリント回路基板上に配置されたアプリケーション・プロセッサをさらに備え、前記アプリケーション・プロセッサは、前記ベースバンド・プロセッサに結合される、実施例7のモバイル装置である。

実施例9は、実施例1〜6のいずれかによる無線システムを備える移動通信ネットワーク用の基地局である。

実施例10は、前記ベースバンド・プロセッサに結合されたアプリケーション・プロセッサをさらに備える、実施例9の基地局である。
〔実施例１４７〕

図47a〜47dに関連して上述された例は、以下のように要約されうる。

実施例1は、プリント回路基板上に配置されたダイを含む無線システムであり、前記ダイは、ベースバンド・プロセッサと無線周波数モデムの第一の部分とを含む。当該無線システムは、前記プリント回路基板から分離して配置された無線ヘッドをさらに含み、前記無線ヘッドは、前記無線周波数モデムの第二の部分と、前記無線周波数モデムの前記第二の部分に結合された少なくとも一つのアンテナとを備える。前記第一のダイは、データ送信信号を生成するように構成された処理回路をさらに含み、該データ送信信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、無線周波数モデムの前記第一の部分によって生成された第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、無線周波数モデムの前記第一の部分によって生成された第二のデータに対応する第二の時間期間だけ分離される。さらに、第一のダイは、第一のダイと無線ヘッドとを結合する伝送リンクにデータ送信信号を出力するように構成されたインターフェース回路を含む。

実施例2は、実施例1の無線システムであり、前記無線周波数モデムの前記第一の部分はデジタル回路のみを含み、前記無線周波数モデムの前記第二の部分はデジタルおよびアナログ回路を含む。

実施例3は、実施例1または実施例2の無線システムであり、前記データ送信信号は、複数の送信チャネルのためのデータおよび／または複数の送信偏波のためのデータを含む。

実施例4は、実施例1〜3のいずれかの無線システムであり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例5は、実施例8〜4のいずれかの無線システムであり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例6は、実施例1〜5のいずれかの無線システムであり、前記処理回路は、第二のデータ送信信号を生成するようにさらに構成され、前記第二のデータ送信信号は、前記データ送信信号に対して反転され、前記出力インターフェース回路は、前記第二のデータ送信信号を前記伝送リンクに出力するようにさらに構成される。

実施例7は、実施例8〜6のいずれかの無線システムであり、前記インターフェース回路は、前記伝送リンクを介して、前記無線周波数モデムの前記第二の部分からのデータ受信信号を受信するようにさらに構成される。第一のダイは、データ受信信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第二のタイプの第六の信号エッジのシーケンスを決定するように構成された別の処理回路をさらに含む。さらに、第一のダイは、第四の信号エッジと第五の信号エッジとの間の第一の時間期間に基づいて第一の受信データを決定し、第五の信号エッジと第六の信号エッジとの間の第二の時間期間に基づいて第二の受信データを決定するように構成された復調回路を含む。

実施例8は、実施例1〜7のいずれかの無線システムであり、前記処理回路が、シリアル時間エンコードPhy（STEP）プロトコルに準拠した前記データ送信信号を生成するように構成される、および／または前記復調回路が、STEPプロトコルに準拠した前記データ受信信号を復調するように構成される。

実施例9は、実施例1〜8のいずれかによる無線システムを備えるモバイル装置である。

実施例10は、実施例16に記載のモバイル装置であり、前記プリント回路基板上に配置されたアプリケーション・プロセッサをさらに備え、前記アプリケーション・プロセッサはベースバンド・プロセッサに結合される。

実施例11は、実施例1〜8のいずれかによる無線システムを備える移動通信ネットワーク用の基地局である。

実施例12は、前記ベースバンド・プロセッサに結合されたアプリケーション・プロセッサをさらに備える、実施例11の基地局である。
〔実施例１４８〕

図48a〜48cに関連して上述された例は、以下のように要約されうる。

実施例1は、格納されるべきデータを生成するように構成された少なくとも一つのプロセッサ・コアを含む半導体ダイである。さらに、半導体ダイは、記憶されるべきデータに基づいて、ペリフェラルコンポーネント相互接続エクスプレスPCIeプロトコルに準拠する第一の出力信号を生成することができる第一の装置を含み、該第一の装置は、前記第一の出力信号を半導体ダイの第一の出力端子に出力するように構成される。半導体ダイは、さらに、第二の出力信号を生成することができる第二の装置を含む。該第二の装置は、前記第二の出力信号を生成するように構成された処理回路を備え、前記第二の出力信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、記憶されるべきデータの第一のデータに対応する第一の時間期間によって分離され、第二の信号エッジおよび第三の信号エッジは、記憶されるべきデータの第二のデータに対応する第二の時間期間によって分離される。さらに、前記第二の装置は、前記第二の出力信号を半導体ダイの第二の出力端子に出力するように構成されたインターフェース回路を含む。半導体ダイは、第一の動作モードにおいて前記第一の装置をイネーブルにし、第二の動作モードにおいて前記第二の装置をイネーブルにするように構成された制御回路をさらに含む。

実施例2は、実施例1の半導体ダイであり、前記第一の装置および前記第二の装置の動作を制御するように構成されたPCIeコントローラをさらに備える。

実施例3は、実施例2の半導体ダイであり、前記PCIeコントローラは、第一のインターフェース・プロトコルを使用して前記第一の装置および前記第二の装置と通信するように構成される。前記第二の装置は、第二のインターフェース・プロトコルを使用して、制御回路と通信するように構成される。前記半導体ダイは、前記PCIeコントローラと前記第二の装置との間に結合されたガスケット回路をさらに備え、前記ガスケット回路は、前記第一のインターフェース・プロトコルと前記第二のインターフェース・プロトコルとの間で変換するように構成される。

実施例4は、実施例3の半導体ダイであり、前記第一のインターフェース・プロトコルは、PCIエクスプレス・アーキテクチャーのためのPHYインターフェース（PIPE）プロトコルである。

実施例5は、実施例2〜4のいずれかの半導体ダイであり、前記PCIeコントローラは、前記第一の装置と通信するための第一のポートと、前記第二の装置と通信するための第二のポートとを備える。

実施例6は、実施例2〜5のいずれかの半導体ダイであり、前記PCIeコントローラが前記制御回路を含む。

実施例7は、実施例1〜6のいずれかの半導体ダイであり、前記第一の出力端子および前記第二の出力端子は、異なる信号線を介して、データ記憶装置を受け入れるためのコネクタに結合するように構成される。

実施例8は、実施例1〜7のいずれかの半導体ダイであり、前記半導体ダイの入力端子は、データ記憶装置を受け入れるためのコネクタの所定の電気接点に結合するように構成され、前記制御回路は、前記所定の電気接点において所定の信号が検知された場合に、前記第二の動作モードを設定するように構成される。

実施例9は、実施例8の半導体ダイであり、前記制御回路は、前記所定の電気接点において前記所定の信号とは異なる信号が検知された場合に、前記第一の動作モードを設定するように構成される。

実施例10は、実施例8または実施例9の半導体ダイであって、前記半導体ダイの別の出力端子が、前記コネクタの別の所定の電気接点に結合するように構成され、前記半導体ダイは、前記別の出力端子を介して前記別の所定の電気接点に別の所定の信号を出力するように構成される。

実施例11は、実施例1〜10のいずれかの半導体ダイであり、前記半導体ダイは、前記半導体ダイの入力端子において入力信号を受信するように構成され、前記半導体ダイは、前記入力信号をデコードできる装置をさらに含む。前記入力信号をデコードできる装置は、前記入力信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成された別の処理回路を備える。さらに、前記入力信号をデコードできる装置は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第一の受信データを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第二の受信データを決定するように構成された復調回路を備える。前記制御回路は、第二の動作モードにおいて、前記入力信号をデコードできる装置をイネーブルにするように構成される。

実施例12は、実施例11の半導体ダイであり、PCIeプロトコルに準拠する前記入力信号をデコードできる別の装置をさらに備え、前記制御回路は、第一の動作モードにおいて、PCIeプロトコルに準拠する前記入力信号をデコードするできる前記別の装置をイネーブルにするように構成される。

実施例13は、実施例1〜12のいずれかの半導体ダイであり、前記処理回路が、シリアル時間エンコードPhy（STEP）プロトコルに適合する前記第二の出力信号を生成するように構成される、および／または前記入力信号をデコードできる装置が、STEPプロトコルに適合する前記入力信号をデコードするように構成される。

実施例14は、実施例1〜13のいずれかの半導体ダイであり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例15は、実施例1〜14のいずれかの半導体ダイであり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例16は、データを記憶するように構成されたデータ記憶素子を含むデータ記憶装置である。さらに、当該データ記憶装置は、前記データ記憶素子に記憶されたデータに基づいて、ペリフェラルコンポーネント相互接続エクスプレスPCIeプロトコルに準拠する第一の出力信号を生成することができる第一の装置を備え、該第一の装置は、前記第一の出力信号を前記データ記憶装置のコネクタに出力するように構成される。当該データ記憶装置は、さらに、第二の出力信号を生成することができる第二の装置を備える。該第二の装置は、前記第二の出力信号を生成するように構成された処理回路を備え、前記第二の出力信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、第一の信号エッジおよび第二の信号エッジは、前記データ記憶素子に記憶されたデータの第一のデータに対応する第一の時間期間だけ分離され、第二の信号エッジおよび第三の信号エッジは、前記データ記憶素子に記憶されたデータの第二のデータに対応する第二の時間期間だけ分離される。さらに、前記第二の装置は、前記第二の出力信号を前記コネクタに出力するように構成されたインターフェース回路を備える。当該データ記憶装置は、さらに、第一の動作モードにおいて前記第一の装置を有効にし、第二の動作モードにおいて前記第二の装置を有効にするように構成された制御回路を備える。

実施例17は、実施例16のデータ記憶装置であり、前記第一の装置および前記インターフェース回路は、異なる信号線を介して前記コネクタに結合される。

実施例18は、実施例16または実施例17のデータ記憶装置であり、前記制御回路は、前記コネクタの所定の電気接点で所定の信号が検知された場合に、第二の動作モードを設定するように構成される。

実施例19は、実施例18のデータ記憶装置であり、前記制御回路は、前記所定の電気接点において前記所定の信号と異なる信号が検知された場合に、第一の動作モードを設定するように構成される。

実施例20は、実施例18または実施例19のデータ記憶装置であり、当該データ記憶装置は、別の所定の信号を別の所定の電気接点に出力するように構成される。

実施例21は、実施例16〜20のいずれかのデータ記憶装置であり、さらに、前記第一の装置および前記第二の装置の動作を制御するように構成されたPCIeコントローラを備える。

実施例22は、実施例21のデータ記憶装置であり、前記PCIeコントローラは、第一のインターフェース・プロトコルを使用して、前記第一の装置および前記第二の装置と通信するように構成される。前記第二の装置は、第二のインターフェース・プロトコルを使用して、制御回路と通信するように構成される。当該データ記憶装置はさらに、前記PCIeコントローラと前記第二の装置との間に結合されたガスケット回路を備え、前記ガスケット回路は、前記第一のインターフェース・プロトコルと前記インターフェース・プロトコルとの間で変換するように構成される。

実施例23は、実施例22のデータ記憶装置であり、前記第一のインターフェース・プロトコルは、PCIエクスプレス・アーキテクチャーのためのPHYインターフェース（PIPE）プロトコルである。

実施例24は、実施例21〜23のいずれかのデータ記憶装置であり、前記PCIeコントローラは、前記第一の装置と通信するための第一のポートと、前記第二の装置と通信するための第二のポートとを備える。

実施例25は、実施例21〜24のいずれかのデータ記憶装置であり、前記PCIeコントローラは、前記制御回路を備える。

実施例26は、実施例16〜25のいずれかのデータ記憶装置であり、前記インターフェース回路は、第二の動作モードにおいて、前記コネクタから入力信号を受信するようにさらに構成され、当該データ記憶装置は、前記入力信号をデコードできる装置をさらに備える。前記入力信号をデコードできる装置は、前記入力信号における第一のタイプの第四の信号エッジ、第二のタイプの第五の信号エッジ、および第一のタイプの第六の信号エッジのシーケンスを決定するように構成された別の処理回路を備える。さらに、前記入力信号をデコードできる装置は、第四の信号エッジと第五の信号エッジとの間の第三の時間期間に基づいて第一の受信データを決定し、第五の信号エッジと第六の信号エッジとの間の第四の時間期間に基づいて第二の受信データを決定するように構成された復調回路を備える。前記制御回路は、第二の動作モードで前記入力信号をデコードできる装置を有効にするように構成される。

実施例27は、、実施例11のデータ記憶装置であり、さらに、PCIeプロトコルに準拠する前記入力信号をデコードすることができる別の装置を備え、前記制御回路は、第一の動作モードにおいて、PCIeプロトコルに準拠する前記入力信号をデコードできる装置を有効にするように構成される。

実施例28は、実施例16〜27のいずれかのデータ記憶装置であり、前記処理回路が、シリアル時間エンコードPhy（STEP）プロトコルに準拠する前記第二の出力信号を生成するように構成される、および／または前記入力信号をデコードするための装置が、STEPプロトコルに準拠する前記入力信号をデコードするように構成される。

実施例29は、実施例16〜28のいずれかのデータ記憶装置であり、前記第一のタイプが上昇エッジであり、前記第二のタイプが下降エッジである、または、前記第二のタイプが上昇エッジであり、前記第一のタイプが下降エッジである。

実施例30は、実施例16〜29のいずれかのデータ記憶装置であり、前記第一の時間期間と前記第二の時間期間の和は10^-7秒未満である。

実施例31は、実施例16〜30のいずれかのデータ記憶装置であり、前記データ記憶素子は、三次元クロスポイント・メモリである。

実施例32は、実施例1〜15のいずれかによる半導体ダイを含むコンピュータである。

実施例33は、実施例16〜31のいずれかによるデータ記憶装置を備えるコンピュータである。

前述の詳細な例および図面の一つまたは複数とともに言及され記載された諸側面および諸特徴は、他の例の同様の特徴を置き換えるために、または他の例にその特徴を追加的に導入するために、他の例の一つまたは複数と組み合わされてもよい。

例はさらに、コンピュータ・プログラムがコンピュータまたはプロセッサ上で実行されるときに上記の方法の一つまたは複数を実行するためのプログラム・コードを有するコンピュータ・プログラムであってもよく、またはこれに関連していてもよい。例はまた、デジタル・データ記憶媒体のようなプログラム記憶デバイスをもカバーしうる。かかるプログラム記憶デバイスは、機械、プロセッサまたはコンピュータによって読み取り可能であり、機械実行可能、プロセッサ実行可能またはコンピュータ実行可能な命令のプログラムをエンコードする。該命令は、上記諸方法の工程の一部または全部を実行または実行させる。前記プログラム記憶デバイスは、たとえば、デジタルメモリ、磁気ディスクおよび磁気テープのような磁気記憶媒体、ハードドライブ、または光学的に読み取り可能なデジタル・データ記憶媒体を含んでいてもよく、またはそれらであってもよい。さらなる例は、上記の方法の工程を実行するようにプログラムされたコンピュータ、プロセッサもしくは制御ユニット、または上記の方法の工程を実行するようにプログラムされた（フィールド）プログラマブルロジックアレイ（(F)PLA）もしくは（フィールド）プログラマブルゲートアレイ（(F)PGA）をもカバーしうる。

明細書および図面は、単に本開示の原理を説明するに過ぎない。さらに、本明細書に記載されているすべての例は、主として、本開示の原理および当該技術分野を発展させるために発明者が寄与した概念を理解する際に読者を助けるための例解目的のためだけに明確に意図されている。本開示の原理、側面、および例を記載する本稿におけるすべての陳述ならびにその具体例は、その等価物を包含することが意図されている。

ある機能を実行する「…ための手段」として記される機能ブロックは、ある機能を実行するように構成された回路を指すことがある。よって、「何かのための手段」は、「何かに向けて構成された、または何かに好適な手段」として、たとえば、それぞれのタスクに向けて構成された、またはそれに好適なデバイスまたは回路として実装されてもよい。

「手段」、「信号を提供する手段」、「信号を生成する手段」などとラベル付けされた何らかの機能ブロックを含む、図面に示された種々の要素の機能は、「信号プロバイダー」、「信号処理ユニット」、「プロセッサ」、「コントローラ」等のような専用のハードウェア、および適切なソフトウェアと関連してソフトウェアを実行できるハードウェアの形で実装されてもよい。プロセッサによって提供される場合、機能は、単一の専用プロセッサによって、単一の共用プロセッサによって、または一部もしくは全部が共用されうる複数の個々のプロセッサによって提供されてもよい。しかしながら、用語「プロセッサ」または「コントローラ」は、ソフトウェアを実行することができるハードウェアのみに限定されるものではなく、デジタル信号プロセッサ（DSP）ハードウェア、ネットワークプロセッサ、特定用途向け集積回路（ASIC）、フィールドプログラマブルゲートアレイ（FPGA）、ソフトウェアを記憶するための読出し専用メモリ（ROM）、ランダムアクセスメモリ（RAM）、および不揮発性記憶を含んでいてもよい。他のハードウェアも、通常のものであれカスタム化されたものであれ、含まれうる。

ブロック図は、たとえば、本開示の原理を実装する高レベルの回路図を示すことがある。同様に、フローチャート、フローダイアグラム、状態遷移ダイアグラム、疑似コードなどは、種々のプロセス、動作またはステップを表わすことがあり、これらは、たとえば、コンピュータ可読媒体において実質的に表現されてもよく、よって、コンピュータまたはプロセッサが明示的に示されているか否かにかかわらず、コンピュータまたはプロセッサによって実行されてもよい。明細書または実施例に開示されている方法は、これらの方法のそれぞれの工程を実行するための手段を有する装置によって実装されてもよい。

明細書または実施例に開示された複数の工程、プロセス、動作、ステップまたは機能の開示は、そうでないことが明示的に述べられているまたは暗黙的にたとえば技術的理由のために述べられているのでない限り、特定の順序内であると解釈されなくてもよいことが理解されるべきである。したがって、複数の工程または機能の開示は、そのような工程または機能が技術的理由により交換可能でないのでない限り、これらを特定の順序に限定するものではない。さらに、いくつかの例では、単一の工程、機能、プロセス、動作またはステップは、それぞれ、複数のサブ工程、サブ機能、サブプロセス、サブ動作またはサブステップを含んでいてもよく、またはそれらに分割されてもよい。そのようなサブ工程は、明示的に除外されない限り、この単一の工程の開示に含まれ、その一部でありうる。

さらに、以下の例は、ここで、詳細な説明に組み込まれる。ここで、各例は、別個の実施例として、独立することができる。各例は別個の実施例として独立しうるところ、従属例は、実施例においては、一つまたは複数の他の実施例との特定の組み合わせに言及しているものの、他の実施例も、その従属例の、他の各従属もしくは独立例の主題との組み合わせを含みうることを注意しておく。そのような組み合わせは、特定の組み合わせが意図されていないことが述べられているのでない限り、明示的に本願において提案されている。さらに、ある例の特徴を他の任意の独立例にも含めることが意図されている。それは、たとえこの例がその独立例に直接従属させられていない場合でもそうである。

Claims (25)

1. データ信号を生成するための装置であって：
   前記データ信号を生成するように構成された処理回路であって、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される、処理回路と；
   前記データ信号を出力するように構成された出力インターフェース回路とを有する、
   装置。
2. 第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジである、請求項１記載の装置。
3. 前記第一の時間期間と前記第二の時間期間の和が10^-7秒未満である、請求項１または２記載の装置。
4. 前記処理回路は、第二のデータ信号を生成するようにさらに構成され、前記第二のデータ信号は、前記データ信号に対して反転される、請求項１ないし３のうちいずれか一項記載の装置。
5. 前記第一のデータは第一のデータ・シンボルによって表わされ、前記第二のデータはデータ通信プロトコルに従って送信される第二のデータ・シンボルによって表わされる、請求項１ないし４のうちいずれか一項記載の装置。
6. 前記データ信号を生成するように構成された少なくとも一つのデジタル‐時間変換器をさらに有する、請求項１ないし５のうちいずれか一項記載の装置。
7. 前記出力インターフェース回路は、一つまたは複数の伝送線で構成される有線伝送リンクに前記データ信号を出力するように構成される、請求項１ないし６のうちいずれか一項記載の装置。
8. データ信号を受信するための装置であって：
   前記データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定するように構成された処理回路と；
   前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定するように構成された復調回路とを有する、
   装置。
9. 第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジである、請求項８記載の装置。
10. 前記第一の時間期間および前記第二の時間期間の和が10^-7秒未満である、請求項８または９記載の装置。
11. 前記処理回路は、第二のデータ信号を受信する段階であって、前記第二のデータ信号は、前記データ信号に対して反転されている、段階と；前記第一の信号エッジ、前記第二の信号エッジ、および前記第三の信号エッジを、前記第二のデータ信号にさらに基づいて決定する段階とを実行するようにさらに構成される、請求項８ないし１０のうちいずれか一項記載の装置。
12. 二つの信号エッジ間の時間期間が、通信プロトコルのデータ・シンボルに対応する、請求項８ないし１１のうちいずれか一項記載の装置。
13. 前記第一の時間期間および前記第二の時間期間を決定するように構成された少なくとも一つの時間‐デジタル変換器をさらに有する、請求項８ないし１２のうちいずれか一項記載の装置。
14. データ信号を生成する装置であって、前記データ信号を生成するように構成された処理回路を有しており、前記データ信号は、第一のタイプおよび第二のタイプの交互の信号エッジを含み、信号エッジの相続く各ペアの間の時間期間が、送信されるべきデータに対応し、1秒当たりの時間期間の数は、1×10⁷または1×10⁸よりも多い、装置。
15. 二つの信号エッジ間の時間期間が、通信プロトコルのデータ・シンボルに対応する、請求項１４記載の装置。
16. 前記データ信号は有線伝送リンクを用いて送信されるデジタル信号である、請求項１ないし１５のうちいずれか一項記載の装置。
17. データ信号を生成する手段であって：
    前記データ信号を生成する手段であって、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される、手段と；
    前記データ信号を出力する手段とを有する、
    手段。
18. 第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジである、請求項１７記載の手段。
19. データ信号を受信する手段であって：
    前記データ信号における第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを決定する手段と；
    前記第一の信号エッジと前記第二の信号エッジとの間の第一の時間期間に基づいて第一のデータを、前記第二の信号エッジと前記第三の信号エッジとの間の第二の時間期間に基づいて第二のデータを決定する手段とを有する、
    手段。
20. 第一のタイプが上昇エッジであり、第二のタイプが下降エッジである、または第二のタイプが上昇エッジであり、第一のタイプが下降エッジである、請求項１９記載の手段。
21. データ信号を生成する手段であって、前記データ信号を生成する手段を有しており、前記データ信号は、第一のタイプおよび第二のタイプの交互の信号エッジを含み、信号エッジの相続く各ペアの間の時間期間は、送信されるべきデータに対応し、1秒当たりの時間期間の数は、1×10⁷または1×10⁸よりも多い、手段。
22. データ信号を生成するための装置であって、前記データ信号を生成するように構成された処理回路を有しており、前記データ信号は、第一のタイプの第一の信号エッジ、第二のタイプの第二の信号エッジ、および第一のタイプの第三の信号エッジのシーケンスを含み、前記第一の信号エッジおよび前記第二の信号エッジは、送信されるべき第一のデータに対応する第一の時間期間によって分離され、前記第二の信号エッジおよび前記第三の信号エッジは、送信されるべき第二のデータに対応する第二の時間期間によって分離される、装置。
23. 前記データ信号のための出力インターフェースをさらに有する、請求項２２記載の装置。
24. データ信号を生成するための装置であって、前記データ信号を生成するように構成された処理回路を有しており、前記処理回路は、送信されるべきそれぞれのデータ部分に基づいて、前記データ信号の直接相続く信号エッジ間の時間期間を調整するように構成されている、装置。
25. 前記データ信号のための出力インターフェースをさらに有する、請求項２４記載の装置。

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