WO2023246477A1 - 一种数据处理方法及数据处理装置 - Google Patents

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WO2023246477A1
WO2023246477A1 PCT/CN2023/098219 CN2023098219W WO2023246477A1 WO 2023246477 A1 WO2023246477 A1 WO 2023246477A1 CN 2023098219 W CN2023098219 W CN 2023098219W WO 2023246477 A1 WO2023246477 A1 WO 2023246477A1
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bit
bits
symbols
integer
sets
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PCT/CN2023/098219
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黄科超
杨小玲
马会肖
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华为技术有限公司
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    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00—Arrangements for detecting or preventing errors in the information received
    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0041—Arrangements at the transmitter end
    • H04L1/0042—Encoding specially adapted to other signal generation operation, e.g. in order to reduce transmit distortions, jitter, or to improve signal shape
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
    • H03M13/27—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes using interleaving techniques
    • H—ELECTRICITY
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    • H03M13/2732—Convolutional interleaver; Interleavers using shift-registers or delay lines like, e.g. Ramsey type interleaver
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    • H04L1/0071—Use of interleaving
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    • H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
    • H04L1/0076—Distributed coding, e.g. network coding, involving channel coding

Definitions

  • the present application relates to the field of communications, and in particular, to a data processing method and a data processing device.
  • FEC Forward error correction
  • a cascaded FEC transmission solution in which the originating device and the originating processing module are connected through an attachment unit interface (AUI).
  • the originating device performs a first FEC encoding on the data to be transmitted, and sends the first FEC encoded data to the originating end processing module.
  • the originating processing module performs a second FEC encoding on the first FEC encoded data, performs modulation mapping on the second FEC encoded bit sequence to generate a corresponding modulation symbol sequence, and finally transmits the generated symbol sequence to the optical transmission network through the optical transmission network.
  • Receiving end After the receiving end demodulates and decodes the received modulation symbol sequence, the information sent by the sending end can be obtained.
  • cascade coding interleaving is added before the second FEC encoding, and the data after the first FEC encoding is shuffled to enhance the error correction performance of the overall FEC scheme.
  • the transmission link is affected by sudden factors, which will cause errors in several consecutive symbols in the modulation symbol sequence, and the receiving end receives the modulation symbol sequence affected by sudden factors. Due to the large number of errors that occur continuously, it is difficult to accurately correct errors through FEC codes, resulting in a high bit error rate in information transmission.
  • Embodiments of the present application provide a data processing method and a data processing device.
  • This cascaded FEC transmission scheme has strong burst resistance and can be applied to many transmission scenarios, especially for actual coherent transmission scenarios where colored noise exists in the channel.
  • this application provides a data processing method.
  • the method includes the following steps. First, n first data streams are individually encoded with inner codes to obtain n second data streams. Among them, the n first data streams are all encoded by outer code, and both the inner code encoding and the outer code encoding are FEC encoding.
  • the n second data streams include at least n inner code words, and the n inner code words come from the n second data streams respectively.
  • the n inner code codewords include n/m codeword sets, and each codeword set includes m inner code codewords. Each inner code word includes N bits. The N bits include K information bits and P check bits. n is greater than 1. An integer, n is divisible by m.
  • each target bit set includes m ⁇ N bits. Furthermore, m ⁇ N bits in each target bit set are respectively mapped to obtain m ⁇ N/L modulation symbols, so as to obtain a total of n ⁇ N/L modulation symbols.
  • each L bit is mapped to a modulation symbol
  • m is divisible by L
  • the L bits mapped to a modulation symbol come from L inner code words respectively. If the L bits mapped to a modulation symbol all come from the information bits of the inner code word, then any two bits among the L bits mapped to a modulation symbol come from two different positions of two different inner code words. .
  • a cascaded FEC transmission scheme is adopted, that is, the data stream is sequentially subjected to outer code encoding and inner code encoding.
  • this application designs a bit interleaving and mapping method so that the bits in the outer code word and the bits in the inner code word are discretely and uniformly mapped to the modulation symbols, so that the cascaded FEC
  • the transmission scheme has strong anti-burst capability, especially for short-length burst errors that can be directly corrected by inner code decoding. It can be applied to many transmission scenarios, especially for actual coherent situations where colored noise exists in the channel. transmission scenario.
  • N is divisible by L
  • N bits of each inner code word are mapped to N modulation symbols
  • the N bits of the inner code word include L first bit subsets
  • the same Bits in the first bit subset are respectively mapped to the same bits of different modulation symbols
  • bits in different first bit subsets are respectively mapped to different bits of different modulation symbols.
  • a modulation symbol includes bits b 0 , bits b 1 ,..., bits b L-1
  • the N bits of the inner code word are mapped to bits b 0 , bits b 1 ,..., bits
  • the number of b L-1 is N/L. It should be understood that the probability of errors occurring in the above L bits during transmission is not necessarily equal. Mapping the bits of an inner code word more evenly to the modulation symbols can improve the burst resistance of the cascaded FEC scheme in actual transmission. ability.
  • performing bit interleaving on the codeword set to obtain the target bit set includes: performing a first position transformation on the K information bits of each inner codeword in the codeword set to obtain the first bit set. Perform a second position transformation on bits located at the same position in the first bit set to obtain a target bit set.
  • the first position transformation can be understood as position transformation of the bits located in each row
  • the second position transformation can be understood as the position transformation of the bits located in each column.
  • performing the first position transformation on the K information bits of each inner code word in the code word set includes: performing a leftward transformation on the K information bits of each inner code word in the code word set. Rotate or rotate to the right. This embodiment provides a specific implementation of the first position transformation, which has good practical effects.
  • the codeword set and the first bit set are both represented as bit matrices
  • the target bit set is represented as a bit matrix or a one-dimensional array.
  • the bit matrix includes m rows and N columns of bits
  • the one-dimensional array includes m ⁇ N bits.
  • the bits located at the same position in the first bit set are m bits in one column in the bit matrix corresponding to the first bit set.
  • the first position transformation satisfies the first condition, and the first condition includes:
  • H 1 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before the first position transformation
  • H 2 [i][j] represents the i-th row in the bit matrix after the first position transformation.
  • the bits in the jth column, Y%Z represent the remainder after dividing the integer Y by the integer Z
  • ⁇ is a non-zero integer greater than -K and less than K, 0 ⁇ i ⁇ m.
  • each same position in the first bit set includes m/L second bit subsets, and each second bit subset includes L bits.
  • Perform a second position transformation packet on bits located at the same position in the first bit set Includes: performing an upward cyclic shift or a downward cyclic shift on m/L second bit subsets at each same position in the first bit set. This embodiment provides a specific implementation of the second position transformation, which has good practical effects.
  • the second position transformation satisfies the second condition, and the second condition includes:
  • H 2 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before the second position transformation
  • H 3 [i][j] represents the i-th row in the bit matrix after the second position transformation.
  • the bits in column j Represents rounding down
  • Y%Z represents the remainder after dividing integer Y by integer Z
  • ⁇ is a non-zero integer greater than -L and less than L, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ N.
  • the second position transformation satisfies the third condition
  • the third condition includes:
  • H 2 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before the second position transformation
  • H 3 [i][j] represents the i-th row in the bit matrix after the second position transformation.
  • the bits in column j means rounding down
  • Y%Z means the remainder after dividing integer Y by integer Z
  • Y ⁇ Z means the integer corresponding to the bit sequence obtained by XOR operation between the bit sequence corresponding to integer Y and the bit sequence corresponding to integer Z. , 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ N.
  • the second position transformation satisfies the fourth condition
  • H 2 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before the second position transformation
  • H 3 [i][j] represents the i-th row in the bit matrix after the second position transformation.
  • the bits in the jth column, Y%Z represents the remainder after dividing the integer Y by the integer Z
  • Y ⁇ Z represents the integer corresponding to the bit sequence obtained by performing an XOR operation on the bit sequence corresponding to the integer Y and the bit sequence corresponding to the integer Z. , 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ N.
  • the codeword set is represented as a bit matrix
  • the target bit set is represented as a bit matrix or a one-dimensional array.
  • the bit matrix includes m rows and N columns of bits
  • the one-dimensional array includes m ⁇ N bits.
  • the target bit set is a bit matrix
  • the bit interleaving satisfies the fifth condition.
  • the fifth condition includes:
  • H 1 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before bit interleaving
  • H 3 [i][j] represents the bits in the i-th row and j-th column in the bit matrix after bit interleaving.
  • Bits, Y%Z represents the remainder after dividing the integer Y by the integer Z
  • ⁇ is a non-zero integer greater than -K and less than K, Indicates rounding down
  • ⁇ is a non-zero integer greater than -L and less than L, 0 ⁇ i ⁇ m.
  • the target bit set is a one-dimensional array
  • the bit interleaving satisfies the sixth condition, which includes:
  • H 1 [i][j] represents the bit in the i-th row and j-th column in the bit matrix before bit interleaving
  • A[t] represents the t-th bit in the one-dimensional array after bit interleaving
  • 0 ⁇ t ⁇ m ⁇ N 0 ⁇ t ⁇ m ⁇ N
  • Y%Z represents the remainder after dividing integer Y by integer Z
  • ⁇ is a non-zero integer greater than -K and less than K, Indicates rounding down
  • ⁇ is a non-zero integer greater than -L and less than L, 0 ⁇ i ⁇ m.
  • the target bit set is a bit matrix, and the bit interleaving satisfies the seventh condition.
  • the seventh condition includes:
  • H 1 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before bit interleaving
  • H 3 [i][j] represents the bits in the i-th row and j-th column in the bit matrix after bit interleaving.
  • Bits, Y%Z represents the remainder after dividing integer Y by integer Z
  • ⁇ is a non-zero integer greater than -K and less than K
  • Y ⁇ Z represents the XOR operation between the bit sequence corresponding to integer Y and the bit sequence corresponding to integer Z The integer corresponding to the bit sequence obtained later, 0 ⁇ i ⁇ m.
  • the target bit set is a one-dimensional array
  • the bit interleaving satisfies the eighth condition, which includes:
  • H 1 [i][j] represents the bit in the i-th row and j-th column in the bit matrix before bit interleaving
  • A[t] represents the t-th bit in the one-dimensional array after bit interleaving
  • Y%Z represents the remainder after dividing integer Y by integer Z
  • ⁇ is a non-zero integer greater than -K and less than K
  • Y ⁇ Z represents the XOR of the bit sequence corresponding to integer Y and the bit sequence corresponding to integer Z The integer corresponding to the bit sequence obtained after the operation, 0 ⁇ i ⁇ m.
  • mapping m ⁇ N bits in each target bit set to obtain m ⁇ N/L modulation symbols includes: mapping each consecutive L bits located at the same position in each target bit set is one modulation symbol to obtain m ⁇ N/L modulation symbols.
  • the modulation symbol stream includes mapped m ⁇ N/L modulation symbols, and the m/L modulation symbols mapped by m bits located at the same position in each target bit set are in the modulation symbol stream.
  • medium continuous when the target bit set is expressed as a bit matrix, the m bits located at the same position in the target bit set are m bits in a column in the bit matrix; when the target bit set is expressed as a one-dimensional array, the m bits located at the same position in the target bit set are m bits are m consecutive bits in a one-dimensional array.
  • the modulation symbol stream includes mapped m ⁇ N/L modulation symbols, and each target bit set is represented as a bit matrix including m rows and N columns of bits, and each target bit set is located in The m bits of a column are mapped to obtain m/L first modulation symbols. Each consecutive T first modulation symbols among the m/L first modulation symbols are continuous in the modulation symbol stream, and each target bit set is located in another The m bits of one column are mapped to obtain m/L second modulation symbols. Each consecutive T second modulation symbols among the m/L second modulation symbols are continuous in the modulation symbol stream, and one column is adjacent to another column. T consecutive first modulation symbols among m/L first modulation symbols and T consecutive second modulation symbols among m/L second modulation symbols are continuous in the modulation symbol stream, and m/L can be evenly divided by T.
  • n first data streams are all subjected to identification locking and channel correction processing.
  • W ⁇ L bits in consecutive W modulation symbols are information bits of the inner code word
  • W ⁇ L bits come from more than 2 outer code codewords encoded by the outer code, where W ⁇ 2.
  • each modulation symbol is a dual-polarization quadrature amplitude modulation (DP-16QAM) modulation symbol, and each modulation symbol includes 8 bits.
  • each modulation symbol is a pulse amplitude modulation (PAM4) modulation symbol, and each modulation symbol includes 2 bits.
  • this application provides a data processing method.
  • the method includes the following steps. First, n first data streams are individually encoded with inner codes to obtain n second data streams. Among them, the n first data streams are all encoded by outer code, and both the inner code encoding and the outer code encoding are FEC encoding.
  • the n second data streams include at least n inner code words, and the n inner code words are divided into Don't come from n second data streams.
  • the n inner code codewords include n/m codeword sets, and each codeword set includes m inner code codewords. Each inner code word includes N bits, and the N bits include K information bits and P check bits. n is an integer greater than 1, and n can be evenly divided by m.
  • n/m codeword sets are bit-interleaved respectively to obtain n/m target bit sets.
  • Each target bit set includes m ⁇ N bits, and bit interleaving includes position transformation of K information bits of each inner code word in the codeword set.
  • m ⁇ N bits in each target bit set are respectively mapped to obtain m ⁇ N/L modulation symbols, so as to obtain a total of n ⁇ N/L modulation symbols.
  • each L bit is mapped to a modulation symbol, and m can be evenly divided by L.
  • the L bits mapped to a modulation symbol come from L r inner code words, and each of the L r inner code words has L c bits mapped to the modulation symbol.
  • performing position transformation on the K information bits of each inner code word in the code word set includes: performing a left circular shift on the K information bits of each inner code word in the code word set. Bit or rotate to the right.
  • the codeword set is represented as a bit matrix
  • the target bit set is represented as a bit matrix or a one-dimensional array.
  • the bit matrix includes m rows and N columns of bits
  • the one-dimensional array includes m ⁇ N bits.
  • the position transformation satisfies target conditions
  • the target conditions include:
  • H 1 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before position transformation
  • H 2 [i][j] represents the bits in the i-th row and j-th column in the bit matrix after position transformation.
  • Bit, Y%Z represents the remainder after dividing integer Y by integer Z
  • ⁇ is a non-zero integer greater than -K and less than K, 0 ⁇ i ⁇ m.
  • each target bit set includes m rows and N columns of bits, and a total of L bits in every L r rows and L c columns in the target bit set are mapped to one modulation symbol.
  • the modulation symbol stream includes mapped m ⁇ N/L modulation symbols, and the m/L r modulation symbols mapped for each L c column of bits in the target bit set are continuous in the modulation symbol stream, The m ⁇ N/L modulation symbols mapped to every N columns of bits in the target bit set are continuous in the modulation symbol stream.
  • the modulation symbol stream includes mapped m ⁇ N/L modulation symbols.
  • the bits located in column L c in each target bit set are mapped to obtain m/L r first modulation symbols, and each consecutive T first modulation symbols among the m/L r first modulation symbols are consecutive in the modulation symbol stream. .
  • the bits located in the other L c columns in each target bit set are mapped to obtain m/L r second modulation symbols, and each consecutive T second modulation symbols among the m/L r second modulation symbols are in the modulation symbol stream. continuous.
  • column L c is adjacent to another column L c . T consecutive first modulation symbols among m/L r first modulation symbols and T consecutive second modulation symbols among m/L r second modulation symbols are modulated. Continuous in the symbol stream, m/L r is divisible by T.
  • each modulation symbol is a dual-polarization quadrature amplitude modulation (DP-16QAM) modulation symbol, and each modulation symbol includes 8 bits.
  • each modulation symbol is a pulse amplitude modulation (PAM4) modulation symbol, and each modulation symbol includes 2 bits.
  • this application provides a data processing device.
  • the data processing device includes: a coding module, a bit interleaving module and a bit mapping module.
  • the encoding module is used to perform inner code encoding on n first data streams respectively to obtain n second data streams.
  • the n first data streams are all subjected to outer code encoding, and both the inner code encoding and the outer code encoding are forward error correction FEC encoding.
  • the n second data streams include at least n inner code words, and the n inner code words come from the n second data streams respectively.
  • the n inner code codewords include n/m codeword sets, and each codeword set includes m inner code codewords.
  • Each inner code word includes N ratios
  • N bits include K information bits and P check bits
  • n is an integer greater than 1, and n can be evenly divided by m.
  • the bit interleaving module is used to: perform bit interleaving on n/m codeword sets to obtain n/m target bit sets, each target bit set includes m ⁇ N bits; the bit mapping module is used to: perform bit interleaving on each target set respectively.
  • the m ⁇ N bits in the bit set are mapped to obtain m ⁇ N/L modulation symbols, so as to obtain a total of n ⁇ N/L modulation symbols.
  • each L bit is mapped to a modulation symbol
  • m is divisible by L
  • the L bits mapped to a modulation symbol come from L inner code words respectively. If the L bits mapped to a modulation symbol all come from the information bits of the inner code word, then any two bits among the L bits mapped to a modulation symbol come from two different positions of two different inner code words. .
  • N is divisible by L, N bits of each inner code word are mapped to N modulation symbols, and the N bits of the inner code word include L first bit subsets, the same Bits in the first bit subset are respectively mapped to the same bits of different modulation symbols, and bits in different first bit subsets are respectively mapped to different bits of different modulation symbols.
  • the bit mapping module is specifically configured to perform a first position transformation on the K information bits of each inner code word in the codeword set to obtain the first bit set. Perform a second position transformation on bits located at the same position in the first bit set to obtain a target bit set.
  • the bit mapping module is specifically configured to cyclically shift the K information bits of each inner codeword in the codeword set to the left or to the right.
  • the codeword set and the first bit set are both represented as bit matrices
  • the target bit set is represented as a bit matrix or a one-dimensional array.
  • the bit matrix includes m rows and N columns of bits
  • the one-dimensional array includes m ⁇ N bits.
  • the bits located at the same position in the first bit set are m bits in one column in the bit matrix corresponding to the first bit set.
  • the first position transformation satisfies the first condition, and the first condition includes:
  • H 1 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before the first position transformation
  • H 2 [i][j] represents the i-th row in the bit matrix after the first position transformation.
  • the bits in the jth column, Y%Z represent the remainder after dividing the integer Y by the integer Z
  • ⁇ is a non-zero integer greater than -K and less than K, 0 ⁇ i ⁇ m.
  • each same position in the first bit set includes m/L second bit subsets, and each second bit subset includes L bits.
  • the bit mapping module is specifically configured to perform upward cyclic shift or downward cyclic shift on m/L second bit subsets at each same position in the first bit set.
  • the second position transformation satisfies the second condition, and the second condition includes:
  • H 2 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before the second position transformation
  • H 3 [i][j] represents the i-th row in the bit matrix after the second position transformation.
  • the bits in column j Represents rounding down
  • Y%Z represents the remainder after dividing integer Y by integer Z
  • ⁇ is a non-zero integer greater than -L and less than L, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ N.
  • the second position transformation satisfies the third condition
  • the third condition includes:
  • H 2 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before the second position transformation
  • H 3 [i][j] represents the i-th row in the bit matrix after the second position transformation.
  • the bits in column j means rounding down
  • Y%Z means the remainder after dividing the integer Y by the integer Z
  • Y ⁇ Z means the bit sequence corresponding to the integer Y and the bit sequence corresponding to the integer Z are XORed.
  • the second position transformation satisfies the fourth condition
  • H 2 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before the second position transformation
  • H 3 [i][j] represents the i-th row in the bit matrix after the second position transformation.
  • the bits in the jth column, Y%Z represents the remainder after dividing the integer Y by the integer Z
  • Y ⁇ Z represents the integer corresponding to the bit sequence obtained by performing an XOR operation on the bit sequence corresponding to the integer Y and the bit sequence corresponding to the integer Z. , 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ N.
  • the codeword set is represented as a bit matrix
  • the target bit set is represented as a bit matrix or a one-dimensional array.
  • the bit matrix includes m rows and N columns of bits
  • the one-dimensional array includes m ⁇ N bits.
  • the target bit set is a bit matrix
  • the bit interleaving satisfies the fifth condition.
  • the fifth condition includes:
  • H 1 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before bit interleaving
  • H 3 [i][j] represents the bits in the i-th row and j-th column in the bit matrix after bit interleaving.
  • Bits, Y%Z represents the remainder after dividing the integer Y by the integer Z
  • ⁇ is a non-zero integer greater than -K and less than K, Indicates rounding down
  • ⁇ is a non-zero integer greater than -L and less than L, 0 ⁇ i ⁇ m.
  • the target bit set is a one-dimensional array
  • the bit interleaving satisfies the sixth condition, which includes:
  • H 1 [i][j] represents the bit in the i-th row and j-th column in the bit matrix before bit interleaving
  • A[t] represents the t-th bit in the one-dimensional array after bit interleaving
  • 0 ⁇ t ⁇ m ⁇ N 0 ⁇ t ⁇ m ⁇ N
  • Y%Z represents the remainder after dividing integer Y by integer Z
  • ⁇ is a non-zero integer greater than -K and less than K, Indicates rounding down
  • ⁇ is a non-zero integer greater than -L and less than L, 0 ⁇ i ⁇ m.
  • the target bit set is a bit matrix, and the bit interleaving satisfies the seventh condition.
  • the seventh condition includes:
  • H 1 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before bit interleaving
  • H 3 [i][j] represents the bits in the i-th row and j-th column in the bit matrix after bit interleaving.
  • Bits, Y%Z represents the remainder after dividing integer Y by integer Z
  • ⁇ is a non-zero integer greater than -K and less than K
  • Y ⁇ Z represents the XOR operation between the bit sequence corresponding to integer Y and the bit sequence corresponding to integer Z The integer corresponding to the bit sequence obtained later, 0 ⁇ i ⁇ m.
  • the target bit set is a one-dimensional array
  • the bit interleaving satisfies the eighth condition, which includes:
  • H 1 [i][j] represents the bit in the i-th row and j-th column in the bit matrix before bit interleaving
  • A[t] represents the t-th bit in the one-dimensional array after bit interleaving
  • Y%Z represents the remainder after dividing the integer Y by the integer Z
  • ⁇ is greater than -K and a non-zero integer less than K
  • Y ⁇ Z represents the integer corresponding to the bit sequence obtained by performing an XOR operation on the bit sequence corresponding to the integer Y and the bit sequence corresponding to the integer Z, 0 ⁇ i ⁇ m.
  • the bit mapping module is specifically configured to map each consecutive L bits located at the same position in each target bit set into a modulation symbol to obtain m ⁇ N/L modulation symbols.
  • the modulation symbol stream includes mapped m ⁇ N/L modulation symbols, and the m/L modulation symbols mapped by m bits located at the same position in each target bit set are in the modulation symbol stream.
  • medium continuous wherein, when the target bit set is expressed as a bit matrix, m bits located at the same position in the target bit set are a column of m bits in the bit matrix.
  • the target bit set is expressed as a one-dimensional array, the m bits located at the same position in the target bit set are m consecutive bits in the one-dimensional array.
  • the modulation symbol stream includes mapped m ⁇ N/L modulation symbols, and each target bit set is represented as a bit matrix including m rows and N columns of bits.
  • the m bits located in one column of each target bit set are mapped to obtain m/L first modulation symbols, and each consecutive T first modulation symbols among the m/L first modulation symbols are continuous in the modulation symbol stream.
  • the m bits located in another column of each target bit set are mapped to obtain m/L second modulation symbols, and each consecutive T second modulation symbols among the m/L second modulation symbols are continuous in the modulation symbol stream.
  • One of the columns is adjacent to another of the columns, and T consecutive first modulation symbols among the m/L first modulation symbols and T consecutive second modulation symbols among the m/L second modulation symbols are continuous in the modulation symbol stream, m /L is divisible by T.
  • n first data streams are all subjected to identification locking and channel correction processing.
  • W ⁇ L bits in consecutive W modulation symbols are information bits of the inner code word
  • W ⁇ L bits come from more than 2 outer code codewords encoded by the outer code, where W ⁇ 2.
  • each modulation symbol is a DP-16QAM modulation symbol, and each modulation symbol includes 8 bits.
  • each modulation symbol is a PAM4 modulation symbol, and each modulation symbol includes 2 bits.
  • this application provides a data processing device.
  • the data processing device includes: a coding module, a bit interleaving module and a bit mapping module.
  • the encoding module is used to perform inner code encoding on n first data streams respectively to obtain n second data streams.
  • the n first data streams are all subjected to outer code encoding, and both the inner code encoding and the outer code encoding are forward error correction FEC encoding.
  • the n second data streams include at least n inner code words, and the n inner code words come from the n second data streams respectively.
  • the n inner code codewords include n/m codeword sets, and each codeword set includes m inner code codewords.
  • Each inner code word includes N bits, and the N bits include K information bits and P check bits.
  • n is an integer greater than 1, and n can be evenly divided by m.
  • the bit interleaving module is used to perform bit interleaving on n/m codeword sets respectively to obtain n/m target bit sets.
  • Each target bit set includes m ⁇ N bits, and bit interleaving includes position transformation of K information bits of each inner code word in the codeword set.
  • the bit mapping module is used to map m ⁇ N bits in each target bit set to obtain m ⁇ N/L modulation symbols, so as to obtain a total of n ⁇ N/L modulation symbols.
  • each L bit is mapped to a modulation symbol
  • m can be divisible by L
  • the L bits mapped to a modulation symbol come from L r inner code words
  • each inner code word in the L r inner code words There are L c bits mapped to modulation symbols
  • the bit interleaving module is specifically configured to cyclically shift the K information bits of each inner codeword in the codeword set to the left or to the right.
  • the codeword set is represented as a bit matrix
  • the target bit set is represented as a bit matrix or a one-dimensional array.
  • the bit matrix includes m rows and N columns of bits
  • the one-dimensional array includes m ⁇ N bits.
  • the position transformation satisfies target conditions
  • the target conditions include:
  • H 1 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before position transformation
  • H 2 [i][j] represents the bits in the i-th row and j-th column in the bit matrix after position transformation.
  • Bit, Y%Z represents the remainder after dividing integer Y by integer Z
  • ⁇ is a non-zero integer greater than -K and less than K, 0 ⁇ i ⁇ m.
  • each target bit set includes m rows and N columns of bits, and a total of L bits in every L r rows and L c columns in the target bit set are mapped to one modulation symbol.
  • the modulation symbol stream includes mapped m ⁇ N/L modulation symbols, and the m/L r modulation symbols mapped for each L c column of bits in the target bit set are continuous in the modulation symbol stream, The m ⁇ N/L modulation symbols mapped to every N columns of bits in the target bit set are continuous in the modulation symbol stream.
  • the modulation symbol stream includes mapped m ⁇ N/L modulation symbols.
  • the bits located in column L c in each target bit set are mapped to obtain m/L r first modulation symbols, and each consecutive T first modulation symbols among the m/L r first modulation symbols are consecutive in the modulation symbol stream. .
  • the bits located in the other L c columns in each target bit set are mapped to obtain m/L r second modulation symbols, and each consecutive T second modulation symbols among the m/L r second modulation symbols are in the modulation symbol stream. continuous.
  • column L c is adjacent to another column L c . T consecutive first modulation symbols among m/L r first modulation symbols and T consecutive second modulation symbols among m/L r second modulation symbols are modulated. Continuous in the symbol stream, m/L r is divisible by T.
  • each modulation symbol is a DP-16QAM modulation symbol, and each modulation symbol includes 8 bits.
  • each modulation symbol is a PAM4 modulation symbol, and each modulation symbol includes 2 bits.
  • this application provides a data processing method.
  • Both the inner code encoding and the outer code encoding are forward error correction FEC codes.
  • Each inner code code word includes 1 bit that participates in the inner code encoding.
  • Each check bit set includes P bits, and P is an integer greater than or equal to 1.
  • Each third bit set includes a second bit set obtained by cyclically shifting the first bit set and 1 check bit. gather.
  • Polling obtains 2 bits from each third bit set to obtain a fourth bit set.
  • the fourth bit set includes m ⁇ N bits.
  • the fourth bit set includes a total of m ⁇ K bits from m second bit sets. are continuous, and a total of m ⁇ P bits from the m check bit sets in the fourth bit set are continuous.
  • each second data stream includes a plurality of fourth bit sets, and each fourth bit set is mapped to obtain a total of m ⁇ N/2 PAM4 symbols, wherein the continuous bits are mapped to m ⁇ N/2 PAM4 symbols.
  • the m ⁇ 2 bits of m PAM4 symbols come from m inner code words.
  • each first data stream is encoded with an outer code. 20 consecutive bits in the first data stream are interleaved and mapped to obtain at least 10 PAM4 symbols. The 20 consecutive bits come from a External code word 2 outer code symbols, any two PAM4 symbols among at least 10 PAM4 symbols are separated by at least 2 PAM4 symbols in the PAM4 symbol data stream.
  • the number of bits that are cyclically shifted for any two of the m first bit sets is different.
  • the m inner code words and the m third bit sets are each represented as a bit matrix, and the bit matrix includes m rows and N columns of bits.
  • the second bit set is cyclically shifted to the left from the first bit set bits are obtained, the circular shift to the left satisfies the first condition, which includes:
  • M c [i][j] represents the bits in the i-th row and j-th column of the bit matrix corresponding to the m inner code words before left circular shift
  • M 3 [i][j] represents the left circular shift.
  • the bits in the i-th row and j-th column of the bit matrix corresponding to the shifted m third bit set, Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m
  • the second bit set is obtained by cyclically shifting the first bit set ⁇ i bits to the right, and the right cyclic shift satisfies the second condition, and the second condition includes:
  • M c [i][j] represents the bits in the i-th row and j-th column of the bit matrix corresponding to the m inner code words before the right circular shift
  • M 3 [i][j] represents the right circular shift.
  • the bits in the i-th row and j-th column of the bit matrix corresponding to the m third bit set after the shift, Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m, 0 ⁇ i ⁇ K .
  • the m third bit sets and the fourth bit set satisfy the third condition, and the third condition includes:
  • M 3 [i][j] represents the bits in the i-th row and j-th column in the bit matrix corresponding to the m third bit set, Represents the fourth bit set in the bits, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ N, Indicates rounding down operation.
  • the value satisfies the first value item Any item in , the first value item include:
  • the second value term ⁇ 0 , ⁇ 1 , ⁇ 2 , ⁇ 3 , ⁇ 4 , ⁇ 5 , ⁇ 6 , ⁇ 7 ⁇ include:
  • this application provides a data processing method.
  • the method includes the following steps. First, each n 1 first data stream among the n 0 first data streams is interleaved and encoded to obtain a second data stream, so as to obtain a total of n 2 second data streams.
  • n 2 n 0 /n 1
  • n 0 is an integer greater than 1
  • n 1 is an integer greater than 0.
  • each 2 bits in the n 2 second data streams are respectively mapped to one PAM4 symbol, so as to obtain a total of n 2 PAM4 symbol data streams.
  • each second data stream includes a plurality of third bit sets, each third bit set includes m ⁇ K bits of the second bit set and m ⁇ P bits of the parity bit set, and each third bit set includes m ⁇ K bits of the second bit set and m ⁇ P bits of the parity bit set.
  • the m ⁇ K bits from the second bit set in the bit set are mapped to obtain a total of m ⁇ K/2 PAM4 symbols
  • the m ⁇ P bits from the parity bit set in each third bit set are mapped to obtain a total of m ⁇ P/2 PAM4 symbols
  • m ⁇ 2 bits mapped to consecutive m PAM4 symbols in the total m ⁇ N/2 PAM4 symbols come from m second bit sets and/or m check bit sets.
  • each first data stream is encoded with an outer code.
  • 20 consecutive bits in the first data stream are interleaved and mapped to obtain at least 10 PAM4 symbols.
  • the 20 consecutive bits come from a The 2 outer code symbols of the outer code word, any two PAM4 symbols among at least 10 PAM4 symbols, are separated by at least 2 PAM4 symbols in the PAM4 symbol data stream.
  • the number of bits that are cyclically shifted for any two of the m first bit sets is different.
  • the m first bit sets and the m second bit sets are each represented as a bit matrix, and the bit matrix includes m rows and K columns of bits.
  • the second bit set is cyclically shifted to the left from the first bit set bits are obtained, the left circular shift satisfies the first condition, which includes:
  • M 1 [i][j] represents the bits in the i-th row and j-th column of the bit matrix corresponding to the m first bit sets before left circular shift
  • M 2 [i][j] represents the left circular shift.
  • the bits in the i-th row and j-th column of the bit matrix corresponding to the shifted m second bit set, Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ j ⁇ K, 0 ⁇ i ⁇ m,
  • M 1 [i][j] represents the bits in the i-th row and j-th column in the bit matrix corresponding to the m first bit sets before right circular shift
  • M 2 [i][j] represents right circular shift.
  • the bits in the i-th row and j-th column of the bit matrix corresponding to the shifted m second bit set, Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ j ⁇ K, 0 ⁇ i ⁇ m, 0 ⁇ i ⁇ K.
  • the value satisfies the first value item Any item in , the first value item include:
  • the second value term ⁇ 0 , ⁇ 1 , ⁇ 2 , ⁇ 3 , ⁇ 4 , ⁇ 5 , ⁇ 6 , ⁇ 7 ⁇ include:
  • this application provides a data processing method.
  • the method includes the following steps. First, each n 1 first data stream among the n 0 first data streams is interleaved and encoded to obtain a second data stream, so as to obtain a total of n 2 second data streams.
  • n 2 n 0 /n 1
  • n 0 is an integer greater than 1
  • n 1 is an integer greater than 0.
  • each 2 bits in the n 2 second data streams are respectively mapped to one PAM4 symbol, so as to obtain a total of n 2 PAM4 symbol data streams.
  • the m first bit sets are respectively cyclically shifted to obtain m second bit sets, and each second bit set includes K bits.
  • Each inner code code word includes 1 bit that participates in the inner code encoding.
  • Each check bit set includes P bits, and P is an integer greater than or equal to 1.
  • Polling obtains 2 bits from each inner code word to obtain a third bit set.
  • the third bit set includes m ⁇ N bits.
  • the third bit set contains a total of m ⁇ K bits from m second bit sets. are continuous, and a total of m ⁇ P bits from the m check bit sets in the third bit set are continuous.
  • each second data stream includes a plurality of third bit sets, and each third bit set is mapped to obtain a total of m ⁇ N/2 PAM4 symbols, wherein, it is mapped to consecutive m ⁇ N/2 PAM4 symbols.
  • the m ⁇ 2 bits of m PAM4 symbols come from m inner code words.
  • each first data stream is encoded with an outer code.
  • 20 consecutive bits in the first data stream are interleaved and mapped to obtain at least 10 PAM4 symbols.
  • the 20 consecutive bits come from a The 2 outer code symbols of the outer code word, any two PAM4 symbols among at least 10 PAM4 symbols, are separated by at least 2 PAM4 symbols in the PAM4 symbol data stream.
  • the number of bits that are cyclically shifted for any two of the m first bit sets is different.
  • the m first bit sets and the m second bit sets are each represented as a bit matrix, and the bit matrix includes m rows and K columns of bits.
  • the second bit set is cyclically shifted to the left from the first bit set bits are obtained, the circular shift to the left satisfies the first condition, which includes:
  • M 1 [i][j] represents the bits in the i-th row and j-th column of the bit matrix corresponding to the m first bit sets before left circular shift
  • M 2 [i][j] represents the left circular shift.
  • the bits in the i-th row and j-th column of the bit matrix corresponding to the m second set of bits after the shift, Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ K,
  • the second bit set is obtained by cyclically shifting the first bit set ⁇ i bits to the right, and the right cyclic shift satisfies the second condition, and the second condition includes:
  • M 1 [i][j] represents the bits in the i-th row and j-th column in the bit matrix corresponding to the m first bit sets before right circular shift
  • M 2 [i][j] represents right circular shift.
  • the bits in the i-th row and j-th column of the bit matrix corresponding to the m second set of bits after the shift, Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ K, 0 ⁇ i ⁇ K.
  • m inner code words are represented as a bit matrix including m rows and N columns, and the m inner code words and the third bit set satisfy the third condition, and the third condition includes:
  • M c [i][j] represents the bits in the i-th row and j-th column in the bit matrix corresponding to m inner code words, Represents the third bit set in the bits, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ N, Indicates rounding down operation.
  • the value satisfies the first value item Any item in , the first value item include:
  • the second value term ⁇ 0 , ⁇ 1 , ⁇ 2 , ⁇ 3 , ⁇ 4 , ⁇ 5 , ⁇ 6 , ⁇ 7 ⁇ include:
  • this application provides a data processing method.
  • the method includes the following steps. First, each n 1 first data stream among the n 0 first data streams is interleaved and encoded to obtain a second data stream, so as to obtain a total of n 2 second data streams.
  • n 2 n 0 /n 1
  • n 0 is an integer greater than 1
  • n 1 is an integer greater than 0.
  • each 2 bits in the n 2 second data streams are respectively mapped to one PAM4 symbol, so as to obtain a total of n 2 PAM4 symbol data streams.
  • Both the inner code encoding and the outer code encoding are forward error correction FEC codes.
  • Each inner code code word includes 1 bit that participates in the inner code encoding.
  • Each check bit set includes P bits, and P is an integer greater than or equal to 1. Interleave m inner code words respectively to obtain a second bit set.
  • the second bit set includes m ⁇ N bits.
  • the second bit set in the second bit set bits satisfy the first condition or the second condition, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ N.
  • the first condition includes:
  • the second condition includes:
  • C i [(j- ⁇ i )%K] represents the (j- ⁇ i )%K bit in the i-th inner code word
  • C i [j] represents the i-th inner code word The jth bit in .
  • each second data stream includes a plurality of second bit sets, and each second bit set is mapped to obtain a total of m ⁇ N/2 PAM4 symbols, where the continuous bits are mapped to m ⁇ N/2 PAM4 symbols.
  • the m ⁇ 2 bits of m PAM4 symbols come from m inner code words.
  • ⁇ i satisfies any one of the second value terms ⁇ 0 , ⁇ 1 , ⁇ 2 , ⁇ 3 , ⁇ 4 , ⁇ 5 , ⁇ 6 , ⁇ 7 ⁇ , and the second value term ⁇ 0 , ⁇ 1 , ⁇ 2 , ⁇ 3 , ⁇ 4 , ⁇ 5 , ⁇ 6 , ⁇ 7 ⁇ include:
  • the present application provides a data processing device, which includes: an interleaving coding module and a bit mapping module.
  • the bit mapping module is used to map every 2 bits in the n 2 second data streams into one PAM4 symbol, so as to obtain a total of n 2 PAM4 symbol data streams.
  • Each first bit set includes K bits, and n 1 , a 0 and K are all integers greater than 1.
  • Each inner code code word includes 1 bit that participates in the inner code encoding.
  • Each check bit set includes P bits, and P is an integer greater than or equal to 1.
  • Each third bit set includes a second bit set obtained by cyclically shifting the first bit set and 1 check bit. gather.
  • Polling obtains 2 bits from each third bit set to obtain a fourth bit set.
  • the fourth bit set includes m ⁇ N bits.
  • the fourth bit set includes a total of m ⁇ K bits from m second bit sets. are continuous, and a total of m ⁇ P bits from the m check bit sets in the fourth bit set are continuous.
  • each second data stream includes a plurality of fourth bit sets, and each fourth bit set is mapped to obtain a total of m ⁇ N/2 PAM4 symbols, wherein the continuous bits are mapped to m ⁇ N/2 PAM4 symbols.
  • the m ⁇ 2 bits of m PAM4 symbols come from m inner code words.
  • each first data stream is encoded with an outer code.
  • 20 consecutive bits in the first data stream are interleaved and mapped to obtain at least 10 PAM4 symbols.
  • the 20 consecutive bits come from a The 2 outer code symbols of the outer code word, any two PAM4 symbols among at least 10 PAM4 symbols, are separated by at least 2 PAM4 symbols in the PAM4 symbol data stream.
  • any two first bit sets among the m first bit sets are cyclically shifted The number of bits varies.
  • the m inner code words and the m third bit sets are each represented as a bit matrix, and the bit matrix includes m rows and N columns of bits.
  • the second bit set is cyclically shifted to the left from the first bit set bits are obtained, the circular shift to the left satisfies the first condition, which includes:
  • M c [i][j] represents the bits in the i-th row and j-th column of the bit matrix corresponding to the m inner code words before left circular shift
  • M 3 [i][j] represents the left circular shift.
  • the bits in the i-th row and j-th column of the bit matrix corresponding to the shifted m third bit set, Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m
  • the second bit set is obtained by cyclically shifting the first bit set ⁇ i bits to the right, and the right cyclic shift satisfies the second condition, and the second condition includes:
  • M c [i][j] represents the bits in the i-th row and j-th column of the bit matrix corresponding to the m inner code words before the right circular shift
  • M 3 [i][j] represents the right circular shift.
  • the bits in the i-th row and j-th column of the bit matrix corresponding to the m third bit set after the shift, Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m, 0 ⁇ i ⁇ K .
  • the m third bit sets and the fourth bit set satisfy the third condition, and the third condition includes:
  • M 3 [i][j] represents the bits in the i-th row and j-th column in the bit matrix corresponding to the m third bit set, Represents the fourth bit set in the bits, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ N, Indicates rounding down operation.
  • the value satisfies the first value item Any item in , the first value item include:
  • the second value term ⁇ 0 , ⁇ 1 , ⁇ 2 , ⁇ 3 , ⁇ 4 , ⁇ 5 , ⁇ 6 , ⁇ 7 ⁇ include:
  • the present application provides a data processing device, which includes: an interleaving coding module and a bit mapping module.
  • the bit mapping module is used to map every 2 bits in the n 2 second data streams into one PAM4 symbol, so as to obtain a total of n 2 PAM4 symbol data streams.
  • Each first bit set includes K bits, and n 1 , a 0 and K are all integers greater than 1.
  • Both the inner code encoding and the outer code encoding are
  • each second bit set includes K bits
  • each check bit set includes P bits, where P is an integer greater than or equal to 1.
  • each second data stream includes a plurality of third bit sets, each third bit set includes m ⁇ K bits of the second bit set and m ⁇ P bits of the parity bit set, and each third bit set includes m ⁇ K bits of the second bit set and m ⁇ P bits of the parity bit set.
  • the m ⁇ K bits from the second bit set in the bit set are mapped to obtain a total of m ⁇ K/2 PAM4 symbols
  • the m ⁇ P bits from the parity bit set in each third bit set are mapped to obtain a total of m ⁇ P/2 PAM4 symbols
  • m ⁇ 2 bits mapped to consecutive m PAM4 symbols in the total m ⁇ N/2 PAM4 symbols come from m second bit sets and/or m check bit sets.
  • each first data stream is encoded with an outer code.
  • 20 consecutive bits in the first data stream are interleaved and mapped to obtain at least 10 PAM4 symbols.
  • the 20 consecutive bits come from a The 2 outer code symbols of the outer code word, any two PAM4 symbols among at least 10 PAM4 symbols, are separated by at least 2 PAM4 symbols in the PAM4 symbol data stream.
  • the number of bits that are cyclically shifted for any two of the m first bit sets is different.
  • the m first bit sets and the m second bit sets are each represented as a bit matrix, and the bit matrix includes m rows and K columns of bits.
  • the second bit set is cyclically shifted to the left from the first bit set bits are obtained, the circular shift to the left satisfies the first condition, which includes:
  • M 1 [i][j] represents the bits in the i-th row and j-th column of the bit matrix corresponding to the m first bit sets before left circular shift
  • M 2 [i][j] represents the left circular shift.
  • the bits in the i-th row and j-th column of the bit matrix corresponding to the shifted m second bit set, Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ j ⁇ K, 0 ⁇ i ⁇ m,
  • M 1 [i][j] represents the bits in the i-th row and j-th column in the bit matrix corresponding to the m first bit sets before right circular shift
  • M 2 [i][j] represents right circular shift.
  • the bits in the i-th row and j-th column of the bit matrix corresponding to the shifted m second bit set, Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ j ⁇ K, 0 ⁇ i ⁇ m, 0 ⁇ i ⁇ K.
  • the value satisfies the first value item Any item in , the first value item include:
  • the second value term ⁇ 0 , ⁇ 1 , ⁇ 2 , ⁇ 3 , ⁇ 4 , ⁇ 5 , ⁇ 6 , ⁇ 7 ⁇ include:
  • the present application provides a data processing device, which includes: an interleaving coding module and a bit mapping module.
  • the bit mapping module is used to map every 2 bits in the n 2 second data streams into one PAM4 symbol, so as to obtain a total of n 2 PAM4 symbol data streams.
  • Each first bit set includes K bits, and n 1 , a 0 and K are all integers greater than 1.
  • the m first bit sets are respectively cyclically shifted to obtain m second bit sets, and each second bit set includes K bits.
  • Each inner code code word includes 1 bit that participates in the inner code encoding.
  • Each check bit set includes P bits, and P is an integer greater than or equal to 1.
  • Polling obtains 2 bits from each inner code word to obtain a third bit set.
  • the third bit set includes m ⁇ N bits.
  • the third bit set contains a total of m ⁇ K bits from m second bit sets. are continuous, and a total of m ⁇ P bits from the m check bit sets in the third bit set are continuous.
  • each second data stream includes a plurality of third bit sets, and each third bit set is mapped to obtain a total of m ⁇ N/2 PAM4 symbols, wherein, it is mapped to consecutive m ⁇ N/2 PAM4 symbols.
  • the m ⁇ 2 bits of m PAM4 symbols come from m inner code words.
  • each first data stream is encoded with an outer code.
  • 20 consecutive bits in the first data stream are interleaved and mapped to obtain at least 10 PAM4 symbols.
  • the 20 consecutive bits come from a The 2 outer code symbols of the outer code word, any two PAM4 symbols among at least 10 PAM4 symbols, are separated by at least 2 PAM4 symbols in the PAM4 symbol data stream.
  • the number of bits that are cyclically shifted for any two of the m first bit sets is different.
  • the m first bit sets and the m second bit sets are each represented as a bit matrix, and the bit matrix includes m rows and K columns of bits.
  • the second bit set is cyclically shifted to the left from the first bit set bits are obtained, the circular shift to the left satisfies the first condition, which includes:
  • M 1 [i][j] represents the bits in the i-th row and j-th column of the bit matrix corresponding to the m first bit sets before left circular shift
  • M 2 [i][j] represents the left circular shift.
  • the bits in the i-th row and j-th column of the bit matrix corresponding to the m second set of bits after the shift, Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ K,
  • M 1 [i][j] represents the bits in the i-th row and j-th column in the bit matrix corresponding to the m first bit sets before right circular shift
  • M 2 [i][j] represents right circular shift.
  • the bits in the i-th row and j-th column of the bit matrix corresponding to the m second set of bits after the shift, Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ K, 0 ⁇ i ⁇ K.
  • m inner code words are represented as a bit matrix including m rows and N columns, and the m inner code words and the third bit set satisfy the third condition, and the third condition includes:
  • M c [i][j] represents the bits in the i-th row and j-th column in the bit matrix corresponding to m inner code words, Represents the third bit set in the bits, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ N, Indicates rounding down operation.
  • the value satisfies the first value item Any item in , the first value item include:
  • the second value term ⁇ 0 , ⁇ 1 , ⁇ 2 , ⁇ 3 , ⁇ 4 , ⁇ 5 , ⁇ 6 , ⁇ 7 ⁇ include:
  • the present application provides a data processing device, which includes: an interleaving coding module and a bit mapping module.
  • the bit mapping module is used to map every 2 bits in the n 2 second data streams into one PAM4 symbol, so as to obtain a total of n 2 PAM4 symbol data streams.
  • Each first bit set includes K bits, and n 1 , a 0 and K are all integers greater than 1.
  • Each inner code code word includes 1 bit that participates in the inner code encoding.
  • Each check bit set includes P bits, and P is an integer greater than or equal to 1. Interleave m inner code words respectively to obtain a second bit set.
  • the second bit set includes m ⁇ N bits.
  • the second bit set in the second bit set bits satisfy the first condition or the second condition, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ N.
  • the first condition includes:
  • the second condition includes:
  • C i [(j- ⁇ i )%K] represents the (j- ⁇ i )%K bit in the i-th inner code word
  • C i [j] represents the i-th inner code word The jth bit in .
  • each second data stream includes a plurality of second bit sets, and each second bit set is mapped to obtain a total of m ⁇ N/2 PAM4 symbols, where the continuous bits are mapped to m ⁇ N/2 PAM4 symbols.
  • the m ⁇ 2 bits of m PAM4 symbols come from m inner code words.
  • ⁇ i satisfies any one of the second value terms ⁇ 0 , ⁇ 1 , ⁇ 2 , ⁇ 3 , ⁇ 4 , ⁇ 5 , ⁇ 6 , ⁇ 7 ⁇ , and the second value term ⁇ 0 , ⁇ 1 , ⁇ 2 , ⁇ 3 , ⁇ 4 , ⁇ 5 , ⁇ 6 , ⁇ 7 ⁇ include:
  • a cascaded FEC transmission scheme is adopted, that is, the data stream undergoes outer code encoding and inner code encoding successively.
  • this application designs a bit interleaving and mapping method so that the bits in the outer code word and the bits in the inner code word are discretely and uniformly mapped to the modulation symbols, so that the cascaded FEC
  • the transmission scheme has strong anti-burst capability, especially for short-length burst errors that can be directly corrected by inner code decoding. It can be applied to many transmission scenarios, especially for actual coherent situations where colored noise exists in the channel. transmission scenario.
  • Figure 1 is a schematic diagram of a communication system applied in the embodiment of the present application.
  • FIG 2 is a schematic diagram of a data transmission process in the communication system shown in Figure 1;
  • Figure 3 is a schematic flow chart of the data processing method provided by the embodiment of the present application.
  • Figure 4 is a schematic diagram of cyclically shifting the bits in each row to the left in an embodiment of the present application
  • Figure 5 is a schematic diagram of upward cyclic shifting of bits in each column in an embodiment of the present application.
  • Figure 6 is a schematic diagram of position transformation of bits in each column in an embodiment of the present application.
  • Figure 7 is a first schematic diagram of bit mapping in an embodiment of the present application.
  • Figure 8 is a second schematic diagram of bit mapping in the embodiment of the present application.
  • Figure 9 is a third schematic diagram of bit mapping in the embodiment of the present application.
  • Figure 10 is a fourth schematic diagram of bit mapping in the embodiment of the present application.
  • Figure 11 is a schematic diagram of inner code encoding and interleaving modulation mapping of data streams in an embodiment of the present application
  • Figure 12(a) is a schematic diagram of the first operation flow of the originating processing module in the embodiment of the present application.
  • Figure 12(b) is a schematic diagram of the second operation flow of the originating processing module in the embodiment of the present application.
  • Figure 12(c) is a schematic diagram of the third operation flow of the originating processing module in the embodiment of the present application.
  • Figure 12(d) is a schematic diagram of the fourth operation flow of the originating processing module in the embodiment of the present application.
  • Figure 13 is a schematic diagram of the 1 ⁇ 800G interface scenario in the embodiment of the present application.
  • Figure 14 is a schematic diagram of the 2 ⁇ 400G interface scenario in the embodiment of the present application.
  • Figure 15 is another schematic diagram of the 1 ⁇ 800G interface scenario in the embodiment of the present application.
  • Figure 16 is a first schematic diagram of cascade interleaving in the embodiment of the present application.
  • Figure 17 is a schematic structural diagram of the first convolutional interleaver in the embodiment of the present application.
  • Figure 18 is a second schematic diagram of cascade interleaving in the embodiment of the present application.
  • Figure 19 is a second structural schematic diagram of the convolutional interleaver in the embodiment of the present application.
  • Figure 20 is a third schematic diagram of cascade interleaving in the embodiment of the present application.
  • Figure 21 is a third structural schematic diagram of the convolutional interleaver in the embodiment of the present application.
  • Figure 22 is a schematic structural diagram of the fourth convolutional interleaver in the embodiment of the present application.
  • Figure 23 is a schematic structural diagram of the fifth convolutional interleaver in the embodiment of the present application.
  • Figure 24 is a schematic flow chart of data processing in an embodiment of the present application.
  • Figure 25 is a schematic structural diagram of a data processing device in an embodiment of the present application.
  • Figure 26 is another schematic flow chart of the data processing method provided by the embodiment of the present application.
  • Figure 27 is a schematic diagram of the first implementation of interleaving coding processing
  • Figure 28 is a schematic diagram of the second implementation of interleaving coding processing
  • Figure 29 is a schematic diagram of the third implementation of interleaving coding processing
  • Figure 30 is a schematic diagram of the fourth implementation of interleaving coding processing
  • Figure 31 is a schematic diagram of the fifth implementation of interleaving coding processing
  • Figure 32 is a schematic diagram of the sixth implementation of interleaved coding processing
  • Figure 33 is a schematic diagram of the seventh implementation of interleaved coding processing
  • Figure 34 is a schematic diagram of an eighth implementation of interleaved coding processing
  • Figure 35 is a schematic diagram of the ninth implementation of interleaved coding processing
  • Figure 36 is a schematic diagram of a tenth embodiment of interleaved coding processing
  • Figure 37 is a schematic diagram of an eleventh embodiment of interleaved coding processing
  • Figure 38 is a schematic diagram of a twelfth embodiment of interleaved coding processing
  • Figure 39 is another structural schematic diagram of a data processing device in an embodiment of the present application.
  • Figure 40 is another schematic structural diagram of a data processing device in an embodiment of the present application.
  • Embodiments of the present application provide a data processing method and a data processing device.
  • This cascaded FEC transmission scheme has strong burst resistance and can be applied to many transmission scenarios, especially for actual coherent transmission scenarios where colored noise exists in the channel.
  • first, second, etc. in the description and claims of this application and the above-mentioned drawings are used to distinguish similar objects, but do not limit a specific order or sequence. It is to be understood that the above terms are interchangeable under appropriate circumstances so that the embodiments described herein can be practiced in sequences other than those described herein.
  • the terms “including” and “having” and any variations thereof are intended to cover non-exclusive inclusion.
  • a process, method, system, product, or apparatus that includes a series of steps or units need not be limited to those steps or units that are expressly listed, but may include steps or units that are not expressly listed or that are not specific to the process, method, product, or device. Other inherent to the device steps or units.
  • FIG. 1 is a schematic diagram of a communication system applied in an embodiment of the present application.
  • the communication system includes a sending end device 01, a sending end processing module 02, a channel transmission medium 03, a receiving end processing module 04 and a receiving end device 05.
  • the originating device 01 and the receiving device 05 can be switches or routers, and the originating device 01 is also called the client chip (host chip) located at the originating end, and the receiving device 05 is also called a host chip.
  • the channel transmission medium 03 can be optical fiber. Client-side chips are sometimes also called host devices.
  • the originating device 01 and the originating processing module 02 can be connected through an attachment unit interface (attachment unit interface, AUI), and the receiving device 05 and the receiving processing module 04 can be connected through the AUI.
  • the sending end processing module 02 and the receiving end processing module 04 can be optical modules, electrical modules, connectors, or other modules that process data during data transmission.
  • the processing module can be an 800LR module (800LR module, a coherent optical module).
  • the originating device 01, the originating processing module 02, the channel transmission medium 03, the receiving processing module 04 and the receiving device 05 in the communication system can all support two-way transmission or one-way transmission, and there are no specific limitations here. .
  • Figure 2 is a schematic diagram of a data transmission process in the communication system shown in Figure 1.
  • the originating device 01 is used to perform outer code encoding on the data, and then transmits the outer code encoded data to the originating processing module 02.
  • the originating processing module 02 is used to perform inner code encoding on the outer code encoded data, obtain outer code encoded and inner code encoded data, and transmit the outer code encoded and inner code encoded data to the channel transmission medium 03 .
  • the channel transmission medium 03 is used to transmit the data encoded by the outer code and the inner code to the receiving end processing module 04 .
  • the receiving end processing module 04 is used to perform inner code decoding on the data encoded by the outer code and the inner code, and transmit the inner code decoded data to the receiving end device 05 .
  • the receiving device 05 is used to perform outer code decoding on the data decoded by the inner code.
  • inner in the inner code and outer in the outer code are only distinguished based on the distance of the execution subject that operates on the data relative to the channel transmission medium 03.
  • the execution subject that operates the inner code is closer to the channel transmission medium, and the execution subject that operates the outer code is farther away from the channel transmission medium.
  • the data encoded by the originating device 01 is farther from the channel transmission medium 03 than the data encoded by the originating processing module 02, and the data decoded by the receiving device 05 is farther from the channel transmission medium than the data decoded by the receiving processing module 04. 03 is far away. Therefore, the data encoded by the originating device 01 is called the data encoded by the outer code, the data encoded by the originating processing module 02 is called the data encoded by the inner code, and the data decoded by the receiving device 05 is called the data decoded by the outer code.
  • the data decoded by the receiving processing module 04 is called the data decoded by the inner code.
  • the above-mentioned inner code encoding and outer code encoding adopt FEC encoding, thereby forming a cascaded FEC transmission scheme.
  • the originating device 01 can use RS code for outer code encoding, and the originating processing module 02 can use Hamming code for inner code encoding.
  • the originating device 01 can use the RS code for outer code encoding, and the originating processing module 02 can use the Bose-Chaudhuri-Hocquenghem (BCH) code for inner code encoding.
  • BCH Bose-Chaudhuri-Hocquenghem
  • FIG 3 is a schematic flowchart of a data processing method provided by an embodiment of the present application. It should be understood that this method is based on the The data processing of the data stream encoded by the outer code can be specifically implemented by the above-mentioned origin processing module 02.
  • the Physical Media Attachment (PMA) sublayer of the originating processing module performs first data processing on data from multiple synchronized client lanes to obtain n first data streams.
  • n is an integer greater than 1.
  • the above-mentioned first data processing may include alignment lock, lane de-skew processing, lane reorder processing, or concatenated interleaving processing, etc.
  • the above-mentioned n first data streams are all data streams encoded by foreign codes.
  • the outer code encoding may use RS code, and the n data streams encoded by the outer code may include multiple RS code words. In practical applications, other encoding methods can also be used for foreign code encoding.
  • RS codewords are used below to represent the codewords generated after outer code encoding.
  • the value of the outer code length is calculated in units of outer code symbols, where a symbol may include one or more bits.
  • the outer code is the KP4RS (544,514) code
  • the code length is 544 symbols
  • one outer code symbol contains 10 bits.
  • the inner code encoder performs inner code encoding on every K bits in each first data stream, and then adds P check bits to obtain a total of N bits of inner code codewords.
  • K is a multiple of 10
  • these K bits correspond to K/10 outer code symbols.
  • K/10 outer code symbols corresponding to K information bits come from K/10 different outer code code words.
  • each second data stream encoded by the inner code includes at least one inner code codeword.
  • n inner codewords include n/m codeword sets, namely codeword set 0, codeword set 1, ..., codeword set n/m-1.
  • Each codeword set includes m inner codewords.
  • the codeword set h (0 ⁇ h ⁇ n/m) includes codewords m ⁇ h, codewords m ⁇ h+1,..., codewords m ⁇ h+m-1. Among them, n can be divided by m.
  • codeword set is a concept introduced for convenience of description.
  • the second data stream is a whole and there is no division.
  • Each set of codewords can be viewed as a plurality of bits in the second data stream.
  • the number of bits in both the codeword set and the target bit set is m ⁇ N bits.
  • This step is to perform position transformation on the bits in the codeword set to obtain the target bit set.
  • the target bit set may be expressed as a bit matrix with m rows and N columns.
  • the target bit set may also be represented as a one-dimensional array including m ⁇ N bits.
  • the bit interleaving provided by this application includes but is not limited to position transformation of the bits in each row in the codeword set (referred to as row transformation), and position transformation of each row in the codeword set.
  • row and column transformation includes row transformation first and then column transformation, column transformation first and then row transformation, and simultaneous row and row transformation. Bit interleaving will be introduced in detail below based on several specific implementation methods.
  • the m ⁇ N codeword bits in the codeword set h (0 ⁇ h ⁇ n/m) are represented by the first matrix H 1 with m rows and N columns, where each row of the first matrix H 1 includes an inner N bits of the code word.
  • the bits in the i-th (0 ⁇ i ⁇ m) row and j-th (0 ⁇ j ⁇ N) column in the first matrix H 1 are recorded as H 1 [i][j]. More specifically, H 1 [i][j] represents the j-th bit of the i-th inner code word in the codeword set h, and also represents the codeword m ⁇ h+ from the second data stream m ⁇ h+i The jth bit in i.
  • n/m codeword sets correspond to n/m first matrices H 1 , that is, the codeword set h (0 ⁇ h ⁇ n/m) corresponds to the h-th first matrix H 1 .
  • the h-th first matrix H 1 is simply described as the first matrix H 1 .
  • a total of K bits from column 0 to column K-1 of each row in the first matrix H 1 correspond to K-length information bits of an inner code word; a total of K bits from column 0 to column K-1 in the first matrix H 1 m ⁇ K bits correspond to m ⁇ K information bits of m inner code words.
  • a total of P bits from the Kth column to the N-1th column of each row in the first matrix H 1 correspond to P long check bits of an inner code word; the Kth column to the Nth column in the first matrix H 1
  • a total of m ⁇ P bits in column -1 correspond to m ⁇ P check bits of m inner code words.
  • a first position exchange is performed on the K information bits of each inner code word in the code word set.
  • it can also be described as “performing a first position transformation on the K information bits in each row of the first matrix H 1 ”.
  • the first position transformation specifically involves performing a leftward cyclic shift or a right cyclic shift on the K information bits in each row of the first matrix H 1 .
  • the K information bits in the i-th (0 ⁇ i ⁇ m) row in the first matrix H1 are circularly shifted by i ⁇ bits to the left, where the non-zero integer ⁇ is Row offset constraint factor.
  • Figure 4 is a schematic diagram of cyclically shifting the information bits of each row to the left in an embodiment of the present application.
  • the 8 information bits of the i-th row (ui ,0 ,ui ,1 ,ui ,2 , u i,3 ,u i,4 ,u i,5 ,u i,6 ,u i,7 ) circularly shifted to the left by 2 bits is (u i,2 ,u i,3 ,u i,4 , u i,5 ,u i,6 ,u i,7 ,u i,0 ,u i,1 ).
  • the 8 information bits in the i-th row are cyclically shifted to the left by i ⁇ 2 bits.
  • the 8 information bits in the 0th row are cyclically shifted to the left.
  • the 8 information bits in the first row are cyclically shifted to the left by 2 bits, and the 8 information bits in the 2nd row are cyclically shifted to the left by 4 bits. Circular shifting is performed in this manner to implement the first position transformation of the K information bits in each row of the first matrix H 1 .
  • the first position transformation adopts a left circular shift to satisfy formula (1.1):
  • H 1 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before the first position transformation
  • H 2 [i][j] represents the i-th row in the bit matrix after the first position transformation.
  • the bits in the jth column, Y%Z, represent the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m.
  • the row offset constraint factor ⁇ is a multiple of 10 and 0 ⁇ K.
  • the first position transformation adopts a circular shift to the right to satisfy formula (1.3):
  • the integer ⁇ is a multiple of K, when 0 ⁇ i ⁇ m and 0 ⁇ j ⁇ K is a non-negative integer, an integer Typically, the row offset constraint factor is a multiple of 10 and Other parameters that are the same as the above formula (1.1) will not be repeated here.
  • formula (1.3) will be abbreviated as formula (1.4):
  • the K information bits from the 0th column to the K-1th column of each row in the first matrix H 1 are cyclically shifted, and only the information bits in the first matrix H 1 are operated. Therefore, it can also be described as: cyclically shifting the K information bits from column 0 to column K-1 in each row of the first matrix H 1 to obtain a fourth matrix H 4 with m rows and K columns.
  • a second position transformation is performed on the bits located at the same position in the second matrix H 2 to obtain the third matrix H 3 .
  • the bits located at the same position in the second matrix H 2 can be understood as m bits located in the same column in the second matrix H 2 , that is, the m bits located in the same column are position transformed.
  • the bits located at the same position in the second matrix H 2 can also be understood as the G ⁇ m bits located in the same G column in the second matrix H 2 , where G is an integer greater than 1, that is, with the same G in each row
  • G bits of the column are used as units to perform up and down position transformation. For ease of explanation, the following uses the same column at the same position as an example.
  • the second matrix H 2 is divided into m/L first sub-matrices, each first sub-matrix including L rows and N columns.
  • the L bits of each column are cyclically shifted upward or downward to realize position transformation of the bits in each first sub-matrix.
  • the L bits in the j-th (0 ⁇ j ⁇ N) column in each first sub-matrix are circularly shifted upward by ⁇ (j%L) bits, where non-zero integers ⁇ is the column offset constraint factor.
  • the L bits in the j-th (0 ⁇ j ⁇ N) column in each first sub-matrix are cyclically shifted upward by ⁇ (j%L) bits, which is also equivalent to the upward cyclic shift ⁇ j bits are known to those of ordinary skill in the art and will not be described in detail here.
  • ⁇ (j%L) bits Circularly shift upward ⁇ (j%L) to obtain the shifted L bits
  • Figure 5 is a schematic diagram of upward cyclic shifting of L bits in each column of each first sub-matrix in an embodiment of the present application.
  • the 8 bits of the jth column Circularly shift upward by 2 bits to obtain the shifted 8 bits
  • the 8 bits in the jth column are cyclically shifted upward by 2 ⁇ (j%8) bits.
  • the 8 bits in the 0th column are cyclically shifted upward.
  • the 8 bits in the first column are cyclically shifted upward by 2 bits
  • the 8 information bits in the second column are cyclically shifted upward by 4 bits. Circular shifting is performed in this manner to achieve a second position transformation of the bits located at the same position in the second matrix H 2 .
  • the second position transformation adopts an upward circular shift to satisfy formula (2.1):
  • H 2 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before the second position transformation
  • H 3 [i][j] represents the i-th row in the bit matrix after the second position transformation.
  • the bits in column j It means rounding down
  • Y%Z means the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ N.
  • the non-zero integer ⁇ is the column offset constraint factor.
  • the column offset constraint factor is 0 ⁇ L.
  • the second position transformation adopts a downward circular shift to satisfy formula (2.2):
  • the integer ⁇ is a multiple of L, when all 0 ⁇ i ⁇ m and 0 ⁇ j ⁇ N is a non-negative integer, an integer Typically, the column offset constraint factor Other parameters that are the same as the above formula (2.1) will not be repeated here.
  • formula (2.2) will be abbreviated as formula (2.3):
  • the method is different from the above-mentioned upward cyclic shift or downward cyclic shift.
  • the second position transformation satisfies formula (2.4):
  • H 2 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before the second position transformation
  • H 3 [i][j] represents the i-th row in the bit matrix after the second position transformation.
  • the bits in column j means rounding down
  • Y%Z means dividing the integer Y by an integer
  • the remainder after the number Z, Y ⁇ Z represents the integer corresponding to the bit sequence obtained by performing an XOR operation on the bit sequence corresponding to the integer Y and the bit sequence corresponding to the integer Z, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ N.
  • FIG. 6 is a schematic diagram of position transformation of bits in each column in an embodiment of the present application.
  • L the second position transformation method that satisfies the above formula (2.4) is demonstrated.
  • U i,j represents the bits in the i-th row and j-th column of the second symbol matrix H 2 .
  • Each 8 consecutive columns of the second matrix H 2, that is, the 8*k column to the 8*k+7 column, are interleaved and mapped to the 8 consecutive columns of the third symbol matrix, that is, the 8*k column, in the manner shown in the figure.
  • Column 8*k+7 the second position transformation method that satisfies the above formula (2.4) is demonstrated.
  • U i,j represents the bits in the i-th row and j-th column of the second symbol matrix H 2 .
  • Each 8 consecutive columns of the second matrix H 2 that is, the 8*k column to the 8*k+7 column, are interleaved and mapped to the 8 consecutive columns of the third symbol matrix,
  • H 2 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before the second position transformation
  • H 3 [i][j] represents the i-th row in the bit matrix after the second position transformation.
  • the bits in the jth column, Y%Z represents the remainder after dividing the integer Y by the integer Z
  • Y ⁇ Z represents the integer corresponding to the bit sequence obtained by performing an XOR operation on the bit sequence corresponding to the integer Y and the bit sequence corresponding to the integer Z. , 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ N.
  • first position transformation is only a position transformation for the information bits
  • second position transformation requires a position transformation for both the information bits and the check bits.
  • the fourth matrix H 4 with m rows and K columns and the Kth column to the N-1th column in the first matrix H 1 are divided into a plurality of second submatrices, each second submatrix Contains L rows and N columns.
  • the L bits in each column of each second sub-matrix are position-transformed to obtain a third matrix H 3 with m rows and N columns.
  • a specific implementation method is to cyclically shift the L bits in the j-th (0 ⁇ j ⁇ N) column in each second sub-matrix upward by ⁇ (j%L) bits. More specifically, for 0 ⁇ i ⁇ m, the second position transformation can also satisfy formula (4.1):
  • row transformation and column transformation are implemented independently, that is, bit interleaving includes two steps of operations. In some possible scenarios, the above row transformation and column transformation can also be implemented in one step. This implementation method is introduced in detail below.
  • Bit interleaving implementation method 3 Row transformation and column transformation are implemented in one step.
  • bit interleaving satisfies formula (5):
  • H 1 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before bit interleaving
  • H 3 [i][j] represents the bits in the i-th row and j-th column in the bit matrix after bit interleaving.
  • Bits, Y%Z represents the remainder after dividing the integer Y by the integer Z
  • ⁇ is a non-zero integer greater than -K and less than K, Indicates rounding down
  • ⁇ is a non-zero integer greater than -L and less than L.
  • Formula (5) can also be abbreviated as:
  • bit interleaving satisfies formula (6):
  • H 1 [i][j] represents the bits in the i-th row and j-th column in the bit matrix before bit interleaving
  • H 3 [i][j] represents the bits in the i-th row and j-th column in the bit matrix after bit interleaving.
  • Bits, Y%Z represents the remainder after dividing the integer Y by the integer Z
  • ⁇ is a non-zero integer greater than -K and less than K
  • ⁇ is a non-zero integer greater than -L and less than L
  • Y ⁇ Z represents the integer corresponding to the bit sequence obtained by XOR operation between the bit sequence corresponding to the integer Y and the bit sequence corresponding to the integer Z.
  • bit interleaving satisfies formula (7):
  • the K information bits can be considered as K/10 symbols, where each symbol corresponds to 10 Information bits.
  • Circularly shifting the K information bits in the i-th (0 ⁇ i ⁇ m) row in the first matrix H 1 by i ⁇ bits can be considered as performing a cyclic shift of the i-th (0 ⁇ i ⁇ m) row in the first matrix H 1 K/10 symbols in row m) are rotated symbol.
  • the specific implementation manner is known to those of ordinary skill in the art and will not be described in detail here.
  • the first matrix H 1 is bit-interleaved to obtain the third matrix H 3.
  • the interleaved correspondence relationship can be described in a table, and its specific implementation method is common in this field. As the skilled person knows, no further details will be given here.
  • each codeword set, bit matrix, or sub-matrix can be viewed as one or more bits in the data stream.
  • the above-mentioned first matrix, second matrix, third matrix, The fourth matrix, etc. may also not be presented in matrix form.
  • the first matrix H 1 is presented as a first bit set, and the first bit set includes m first bit subsets, and each first bit subset includes bit elements corresponding to one row and N columns in the first matrix H 1 .
  • the target bit set after bit interleaving of m codewords is represented by the third matrix H 3 with m rows and N columns.
  • the target bit set can also be represented by a one-dimensional array (array), denoted as array A, which contains m ⁇ N bits.
  • array A which contains m ⁇ N bits.
  • the t (0 ⁇ t ⁇ m ⁇ N) bit in array A is recorded as A[t].
  • the first matrix H 1 is bit-interleaved to obtain an array A containing m ⁇ N bit elements, which can also be expressed in the following manner.
  • bit interleaving satisfies formula (8):
  • H 1 [i][j] represents the bit in the i-th row and j-th column in the bit matrix before the bit interleaving
  • A[t] represents the t-th bit in the one-dimensional array after the bit interleaving
  • 0 ⁇ t ⁇ m ⁇ N 0 ⁇ t ⁇ m ⁇ N
  • Y%Z represents the remainder after dividing the integer Y by the integer Z
  • ⁇ is a non-zero integer greater than -K and less than K
  • ⁇ is a non-zero integer greater than -L and less than L.
  • bit interleaving satisfies formula (9):
  • H 1 [i][j] represents the bit in the i-th row and j-th column in the bit matrix before bit interleaving
  • A[t] represents the t-th bit in the one-dimensional array after the bit interleaving
  • Y%Z represents the remainder after dividing integer Y by integer Z
  • ⁇ is a non-zero integer greater than -K and less than K
  • ⁇ is a non-zero integer greater than -L and less than L
  • Y ⁇ Z represents the integer corresponding to the bit sequence obtained by XOR operation between the bit sequence corresponding to the integer Y and the bit sequence corresponding to the integer Z.
  • bit interleaving satisfies formula (10):
  • m is divisible by L.
  • Each L bits in the target bit set are mapped to a modulation symbol, that is, one modulation symbol includes L bits.
  • the L bits in each modulation symbol come from L inner code words respectively.
  • any two bits among the L bits mapped to the modulation symbol come from two different bits of two different inner code words. Location.
  • n ⁇ N/L modulation symbols obtained by mapping all target bit sets can be represented as a modulation symbol stream.
  • the m ⁇ N/L modulation symbols obtained by mapping each target bit set can be expressed as a modulation symbol stream, so as to obtain a total of n/m modulation symbol streams.
  • the modulated symbol stream can also be sent to the channel transmission medium for transmission after other data processing. Other data processing may include polarization distribution or DSP framing.
  • the N bits of each inner code word are mapped to N modulation symbols, and the N bits of the inner code word include L first bit sub-coders. set, the bits in the same first bit subset are respectively The bits in different first bit subsets are mapped to the same bits of different modulation symbols, and the bits in different first bit subsets are respectively mapped to different bits of different modulation symbols.
  • a modulation symbol includes bits b 0 , bits b 1 ,..., bits b L-1
  • the N bits of the inner code word are mapped to bits b 0 , bits b 1 ,..., bits
  • the number of b L-1 is N/L. It should be understood that the probability of errors occurring in the above L bits during transmission is not necessarily equal. Mapping the bits of an inner code word more evenly to the modulation symbols can improve the burst resistance of the cascaded FEC scheme in actual transmission. ability.
  • the n first data streams have all undergone identification locking and channel correction processing.
  • W ⁇ L bits in the W consecutive modulation symbols are information bits of the inner code word, , W ⁇ L bits come from more than 2 outer code codewords encoded by the outer code, where W ⁇ 2.
  • the above-mentioned modulation method is dual-polarization quadrature amplitude modulation (DP-QAM), such as DP-QPSK or DP-16QAM.
  • DP-QAM dual-polarization quadrature amplitude modulation
  • the above modulation method is pulse amplitude modulation (PAM), such as PAM4.
  • mapping The specific implementation method of mapping will be introduced below, taking the target bit set represented as the third matrix H 3 as an example.
  • Each L consecutive bits among the m bits in each column of the third matrix H 3 are mapped to a modulation symbol.
  • Each third matrix H 3 is mapped into m ⁇ N/L modulation symbols.
  • the m/L modulation symbols obtained by mapping the m bits in each column of the third matrix H 3 are continuous in the modulation symbol stream. That is to say, the m/L modulation symbols mapped to each column in the third matrix H 3 are used as continuous m/L modulation symbols in the modulation symbol stream, and the m ⁇ N/ L modulation symbols are used as consecutive m ⁇ N/L modulation symbols in the modulation symbol stream.
  • the m bits located in column B in the third matrix H 3 are mapped to obtain m/L first modulation symbols, and every T consecutive first modulation symbols in the m/L first modulation symbols are Modulation symbols are continuous in the modulation symbol stream.
  • the m bits located in column C in the third matrix H 3 are mapped to obtain m/L second modulation symbols, and each consecutive T second modulation symbols among the m/L second modulation symbols are continuous in the modulation symbol stream.
  • column B is adjacent to column C, and T consecutive first modulation symbols among m/L first modulation symbols and T consecutive second modulation symbols among m/L second modulation symbols are continuous in the modulation symbol stream, m/L is divisible by T.
  • FIG 8 is a second schematic diagram of bit mapping in an embodiment of the present application.
  • each column of the third matrix H3 is mapped to 4 modulation symbols, using S(0,j), S(1,j), S( 2,j), S(3,j) represents, where 0 ⁇ j ⁇ N.
  • the first T modulation symbols among the m/L modulation symbols mapped in each column of the third matrix H 3 are used as T consecutive T modulation symbols in the modulation symbol stream.
  • the next T modulation symbols among the m/L modulation symbols mapped in each column of the third matrix H 3 are used as the continuous T modulation symbols in the modulation symbol stream.
  • a total of T ⁇ N modulation symbols in the N columns are used as modulation symbols.
  • symbol The next T ⁇ N consecutive modulation symbols in the signal stream can be obtained.
  • the L bits in each modulation symbol come from L r inner code words.
  • Each inner code word in the L r inner code words has L c bits.
  • a total of L r ⁇ L c bits are mapped to one modulation symbol.
  • 2L bits in 2 consecutive modulation symbols come from 2L r inner code words
  • the L inner code bits corresponding to the bit b 0 , bit b 1 , ..., and bit b L-1 of a modulation symbol respectively come from L r different inner code words, and each inner code word L c bits are provided.
  • L c bits are provided for the above third matrix H 3 .
  • a total of m ⁇ L c bits in each L c column are mapped into m/L r modulation symbols.
  • Each third matrix H 3 is mapped into m ⁇ N/L modulation symbols to obtain continuous m ⁇ N/L modulation symbols in the modulation symbol data stream.
  • the m/L r modulation symbols mapped to each L c column of the third matrix H 3 are used as the continuous m/L r modulation symbols in the modulation symbol stream, and the m mapped to N columns are ⁇ N/L modulation symbols are used as consecutive m ⁇ N/L modulation symbols in the modulation symbol stream.
  • Figure 9 is a third schematic diagram of bit mapping in an embodiment of the present application. As shown in Figure 9, when When , each L c column in the third matrix H 3 is mapped with a total of m ⁇ L c bits mapped as modulation symbols, represented by S(0,j) and S(1,j) respectively, where 0 ⁇ j ⁇ N/L c .
  • the bits located in column B in the third matrix H3 are mapped to obtain m/L r first modulation symbols, and each of the T consecutive first modulation symbols in the m/L r first modulation symbols Modulation symbols are continuous in the modulation symbol stream.
  • the bits located in column C in each target bit set are mapped to obtain m/L r second modulation symbols, and each consecutive T second modulation symbols among the m/L r second modulation symbols are continuous in the modulation symbol stream.
  • column B includes column L c
  • column C also includes column L c
  • column B is adjacent to column C, and among the m/L r first modulation symbols, T consecutive first modulation symbols and m/L r second modulation symbols are T consecutive second modulation symbols in the modulation symbols are continuous in the modulation symbol stream, and m/L r can be evenly divided by T.
  • FIG 10 is a fourth schematic diagram of bit mapping in an embodiment of the present application.
  • each L c column in the third matrix H 3 is mapped with a total of m ⁇ L c bits mapped as modulation symbols, respectively represented by S(0,j), S(1,j), S(2,j), S(3,j), where 0 ⁇ j ⁇ N/L c .
  • the first T modulation symbols among the m/L r modulation symbols mapped to each L c column are regarded as the T consecutive T modulation symbols in the first modulation symbol stream.
  • the total number of N columns is T ⁇ N/L c modulation symbols are used as T ⁇ N/L c consecutive modulation symbols in the modulation symbol stream.
  • the next T modulation symbols among the m/L r modulation symbols mapped to each L c column are regarded as the T consecutive T modulation symbols in the first modulation symbol stream.
  • the modulation symbol is used as the next consecutive T ⁇ N/L c modulation symbols in the modulation symbol stream.
  • a cascaded FEC transmission scheme is adopted, that is, the data stream undergoes outer code encoding and inner code encoding successively.
  • this application designs a bit interleaving and mapping method so that the bits in the outer code word and the bits in the inner code word are discretely and uniformly mapped to the modulation symbols, so that the cascaded FEC
  • the transmission scheme has strong anti-burst capability, especially for short-length burst errors that can be directly corrected by inner code decoding. It can be applied to many transmission scenarios, especially for actual coherent situations where colored noise exists in the channel. transmission scenario.
  • the 32 first data streams are respectively sent to the inner code encoder for inner code encoding to obtain 32 second data streams.
  • the 160 information bits of each inner code word come from 16 symbols of 16 different outer code RS code words.
  • 16 BCH (176,160) codewords in each codeword set can obtain 352 DP-16QAM symbols.
  • a total of 2816 bits of the above 16 BCH (176,160) codewords are represented by a first matrix H 1 with 16 rows and 176 columns, where each row of the first matrix H 1 includes 176 bits of an inner code BCH (176,160) codeword.
  • the first matrix H 1 is bit interleaved to obtain the third matrix H 3 with 16 rows and 176 columns.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 16, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and -160 ⁇ 160
  • the non-zero integer ⁇ is the column offset constraint factor
  • the non-zero integer ⁇ satisfies -8 ⁇ 8.
  • typical values of the integer ⁇ are 10, 20, 30, 50, 60, 70, 90, 100, 110, 130, 140, and 150.
  • the above-mentioned third matrix H 3 with 16 rows and 176 columns contains 16 bits in each column. Every 8 bits among the 16 bits are mapped to a DP-16QAM symbol. Each column is mapped to 2 modulation symbols respectively. A specific implementation method is that rows 0-7 in each column are mapped to one DP-16QAM symbol, and rows 8-15 are mapped to another DP-16QAM symbol. Each third matrix H 3 is mapped to 352 DP-16QAM symbols. The 2 DP-16QAM symbols mapped in each column are used as 2 consecutive DP-16QAM symbols in the first modulation symbol stream, and the 352 DP-16QAM symbols mapped in 176 columns are used as 352 consecutive DPs in the first modulation symbol stream. -16QAM symbols.
  • Each 16 codewords among the above 32 codewords are mapped into 352 DP-16QAM symbols after bit interleaving.
  • the 32 codewords are mapped into a total of 704 DP-16QAM symbols after bit interleaving, as 704 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • the width is 4 DP-16QAM symbols
  • 32 error bits can be dispersed to multiple inner codes BCH (176,160), and the number of error bits corresponding to each inner code is not More than 2.
  • the inner code BCH (176,160) can correct 2 bits
  • the colored noise with a width of 2-3 DP-16QAM symbols can be effectively corrected by the inner code.
  • the cascaded FEC scheme as a whole can resist burst errors with a length greater than 1500 bits.
  • the overall cascaded FEC scheme can effectively combat colored noise with a width of up to 4 DP-16QAM symbols, and can combat burst errors with a length greater than 1500 bits.
  • the overall cascaded FEC scheme can effectively combat colored noise with a width of up to 4 DP-16QAM symbols, and can combat burst errors with a length greater than 1500 bits.
  • Embodiment 1 On the basis of the solution in Embodiment 1, a total of 2816 bits of 16 BCH (176,160) codewords are represented by the first matrix H 1 with 16 rows and 176 columns. The data obtained by bit interleaving is not as shown in Embodiment 1.
  • the third matrix H 3 with 16 rows and 176 columns is represented by an array A with a length of 2816 bits. Bit interleave the first matrix H 1 to obtain an array A with a length of 2816 bits.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 16, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and -160 ⁇ 160
  • the non-zero integer ⁇ is the column offset constraint factor
  • the integer ⁇ satisfies -8 ⁇ 8.
  • typical values of the integer ⁇ are 10, 20, 30, 50, 60, 70, 90, 100, 110, 130, 140, and 150.
  • 352 DP-16QAM symbols can be obtained as 352 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • Each 16 codewords among the above 32 codewords are mapped into 352 DP-16QAM symbols after bit interleaving.
  • the 32 codewords are mapped into a total of 704 DP-16QAM symbols after bit interleaving, as 704 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • the overall cascaded FEC solution can effectively combat colored noise with a width of up to 4 DP-16QAM symbols, and can combat burst errors with a length greater than 1500 bits.
  • 8 BCH (176,160) codewords in each codeword set can obtain 176 DP-16QAM symbols.
  • a total of 1408 bits of the above eight BCH (176,160) codewords are represented by a first matrix H 1 with 8 rows and 176 columns, where each row of the first matrix H 1 includes 176 bits of an inner code BCH (176,160) codeword.
  • the first matrix H 1 is bit interleaved to obtain the third matrix H 3 with 8 rows and 176 columns.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 8, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and -160 ⁇ 160
  • the non-zero integer ⁇ is the column offset constraint factor
  • the integer ⁇ satisfies -8 ⁇ 8.
  • typical values of the integer ⁇ are 10, 20, 30, 40, 50, 60, 70, 90, 100, 110, 120, 130, 140, and 150.
  • the above-mentioned third matrix H 3 with 8 rows and 176 columns contains 8 bits in each column. Each column of 8 bits is mapped to a DP-16QAM symbol. Each third matrix H3 is mapped to 176 DP-16QAM symbols. The 176 DP-16QAM symbols mapped from the 176 columns are used as the continuous 176 DP-16QAM symbols in the first modulation symbol stream.
  • Every 8 codewords among the above 32 codewords are mapped into 176 DP-16QAM symbols after bit interleaving.
  • the 32 codewords are mapped into a total of 704 DP-16QAM symbols after bit interleaving, as 704 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • the overall cascaded FEC solution can effectively combat colored noise with a width of up to 2 DP-16QAM symbols, and can combat burst errors with a length greater than 2000 bits.
  • Embodiment 3 On the basis of the solution in Embodiment 3, a total of 1408 bits of 8 BCH (176,160) codewords are represented by the first matrix H 1 with 8 rows and 176 columns.
  • the data obtained by bit interleaving is not as shown in Embodiment 1.
  • the third matrix H 3 with 8 rows and 176 columns is represented by an array A with a length of 1408 bits.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 8, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and -160 ⁇ 160
  • the non-zero integer ⁇ is the column offset constraint factor
  • the integer ⁇ satisfies -8 ⁇ 8.
  • typical values of the integer ⁇ are 10, 20, 30, 40, 50, 60, 70, 90, 100, 110, 120, 130, 140, and 150.
  • 176 DP-16QAM symbols can be obtained as 176 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • Every 8 codewords among the above 32 codewords are mapped into 176 DP-16QAM symbols after bit interleaving.
  • the 32 codewords are mapped into a total of 704 DP-16QAM symbols after bit interleaving.
  • the overall cascaded FEC solution can effectively combat colored noise with a width of up to 2 DP-16QAM symbols, and can combat burst errors with a length greater than 2000 bits.
  • a total of 5632 bits of the above 32 BCH (176,160) codewords are represented by a first matrix H 1 with 32 rows and 176 columns, where each row of the first matrix H 1 includes 176 bits of an inner code BCH (176,160) codeword.
  • the first matrix H 1 is bit-interleaved to obtain the third matrix H 3 with 32 rows and 176 columns.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 32, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and -160 ⁇ 160
  • the non-zero integer ⁇ is the column offset constraint factor
  • the integer ⁇ satisfies -8 ⁇ 8.
  • typical values of the integer ⁇ are 20, 30, 50, 60, 70, 90, 100, 110, 130, and 140.
  • the above-mentioned third matrix H 3 with 32 rows and 176 columns contains 32 bits in each column. Each column of 32 bits is mapped to 4 DP-16QAM symbols. The 32 codewords are mapped into a total of 704 DP-16QAM symbols after bit interleaving, forming 704 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • the first DP-16QAM symbol) a total of 176 DP-16QAM symbols in 176 columns are used as the next 176 consecutive DP-16QAM symbols in the first modulation symbol stream; and so on, we can obtain 704 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • the overall cascaded FEC solution can effectively combat colored noise with a width of up to 2 DP-16QAM symbols, and can combat burst errors with a length greater than 2000 bits.
  • 32 codewords are mapped into a total of 704 DP-16QAM symbols after bit interleaving, forming 704 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • This embodiment provides another specific implementation method: the first 2 DP-16QAM symbols among the 4 DP-16QAM symbols mapped in each column (that is, the 0th and 1st DP-16QAM symbols mapped in each column ), a total of 352 DP-16QAM symbols in 176 columns are used as 352 consecutive DP-16QAM symbols in the first modulation symbol stream; the last 2 DP-16QAM symbols among the 4 DP-16QAM symbols mapped in each column (i.e., each The second and third DP-16QAM symbols obtained by column mapping), a total of 352 DP-16QAM symbols in 176 columns are used as the next 352 consecutive DP-16QAM symbols in the first modulation symbol stream; the first modulation symbol stream is finally obtained 704 consecutive DP-16QAM symbols.
  • the overall cascaded FEC solution can effectively combat colored noise with a width of up to 4 DP-16QAM symbols, and can combat burst errors with a length greater than 1500 bits.
  • the 16 first data streams are respectively sent to the inner code encoder for inner code encoding to obtain 16 second data streams.
  • the 160 information bits of each inner code word come from 16 symbols of 16 different outer code RS code words.
  • a total of 2816 bits of the above 16 BCH (176,160) codewords are represented by a first matrix H 1 with 16 rows and 176 columns, where each row of the first matrix H 1 includes 176 bits of an inner code BCH (176,160) codeword.
  • the first matrix H 1 is bit interleaved to obtain the third matrix H 3 with 16 rows and 176 columns.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 16, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and -160 ⁇ 160
  • the integer ⁇ is the column offset constraint factor
  • the non-zero integer ⁇ satisfies -8 ⁇ 8.
  • typical values of the integer ⁇ are 20, 30, 50, 60, 70, 90, 100, 110, 130, and 140.
  • the above-mentioned third matrix H 3 with 16 rows and 176 columns contains 16 bits in each column.
  • Each column of 16 bits is mapped to 2 DP-16QAM symbols.
  • a specific implementation method is that rows 0-7 in each column are mapped to one DP-16QAM symbol, and rows 8-15 are mapped to another DP-16QAM symbol.
  • the 16 codewords are mapped into a total of 352 DP-16QAM symbols after bit interleaving, forming 352 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • a specific implementation method is that the 2 DP-16QAM symbols mapped in each column are used as two consecutive DP-16QAM symbols in the first modulation symbol stream, and the 352 DP-16QAM symbols mapped in 176 columns are used as the first modulation symbol stream. 352 consecutive DP-16QAM symbols in the symbol stream.
  • the 2816-bit interleaved data obtained by bit interleaving the above-mentioned first matrix H 1 is represented by a third matrix H 3 with 16 rows and 176 columns. It can also be represented by an array with a length of 2816 bits, as in Embodiment 2. and shown in Embodiment 4. The specific implementation manner is known to those of ordinary skill in the art and will not be described again here.
  • the overall cascaded FEC solution can effectively combat colored noise with a width of up to 4 DP-16QAM symbols, and can combat burst errors with a length greater than 1500 bits.
  • the operation process of the originating processing module can also be as shown in Figure 12(b).
  • the channel data stream after the identifier is locked is directly sent to the channel for re-ordering without channel correction processing.
  • the client-side interface is 2-way 400G
  • the RS symbols in any data stream of the convolutional interleaved channel data streams 0-15 and the RS symbols in any data stream of the channel data streams 16-31 come from two different RS outer code codeword.
  • the originating processing module adopts the operation process as shown in Figure 12(c) or Figure 12(d) without performing the channel reordering operation. It can still ensure that 160 information bits in the inner code word correspond to 16 RS symbols, from 16 different outer code RS code words. At this time, the delay of the overall cascaded FEC solution can be reduced, but its ability to resist sudden errors will be weakened. Whether to perform channel correction processing and channel reordering in the originating processing module can be determined based on the actual transmission scenario.
  • the 8 first data streams are respectively sent to the inner code encoder for inner code encoding to obtain 8 second data streams.
  • the 120 information bits of each inner code word come from 12 symbols of 12 different outer code RS code words.
  • a total of 1024 bits of the above eight Hamming (128,120) codewords are represented by a first matrix H 1 with 8 rows and 128 columns, where each row of the first matrix H 1 includes 128 bits of an inner code Hamming (128,120) codeword.
  • the first matrix H 1 is bit interleaved to obtain the third matrix H 3 with 8 rows and 128 columns.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 8, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and 0 ⁇ 120
  • the non-zero integer ⁇ is the column offset constraint factor
  • the integer ⁇ 1.
  • typical values of the integer ⁇ are 20, 30, 50, 60, 70, 90, and 100.
  • the above-mentioned third matrix H 3 with 8 rows and 176 columns contains 8 bits in each column.
  • Each column of 8 bits is mapped to 4 PAM4 symbols.
  • a specific implementation method is that the 2 bits in rows 0-1 in each column are mapped to a PAM4 symbol, the 2 bits in rows 2-3 are mapped to another PAM4 symbol, and the 2 bits in rows 4-5 are mapped For another PAM4 symbol, the 2 bits in rows 6-7 are mapped to another PAM4 symbol.
  • the 8 codewords are mapped into a total of 512 PAM4 symbols after bit interleaving, forming 512 consecutive PAM4 symbols in the first modulation symbol stream.
  • a specific implementation method is that the 4 PAM4 symbols mapped in each column are used as the continuous 4 PAM4 symbols in the first modulation symbol stream, and the 512 PAM4 symbols mapped in the 128 columns are used as the continuous 512 PAM4 symbols in the first modulation symbol stream. PAM4 symbols.
  • the overall cascaded FEC solution can effectively combat colored noise with a width of up to 4 PAM4 symbols, and can combat burst errors with a length greater than 1200 bits.
  • Figure 11 is a schematic diagram of inner code encoding and interleaved modulation mapping of a data stream in an embodiment of the present application. As shown in Figure 11, 32 first data streams are respectively sent to the inner code encoder for inner code encoding to obtain 32 second data streams.
  • the 120 information bits of each inner code word come from 12 symbols of 12 different outer code RS code words.
  • the 32 second data streams are divided into 4 second data stream groups. Each group contains 8 second data streams.
  • Each second data stream group is interleaved and modulated to obtain a modulation symbol stream, and a total of 4 modulations are obtained.
  • Mapping stream, 4 modulation mapping data streams will be transmitted through 4 different channels.
  • the 4 different channels shown can be 4 different wavelengths, or 4 different optical fibers, etc.
  • One Hamming(128,120) codeword is obtained from each of the above second data streams.
  • a total of 8 Hamming(128,120) codewords with a total of 1024 bits are represented by a first matrix H 1 with 8 rows and 128 columns, where the first matrix H 1 Each row includes 128 bits of an inner code Hamming(128,120) codeword.
  • the first matrix H 1 is bit interleaved to obtain the third matrix H 3 with 8 rows and 128 columns.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 8, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and 0 ⁇ 120
  • the non-zero integer ⁇ is the column offset constraint factor
  • the integer ⁇ 1.
  • typical values of the integer ⁇ are 10, 20, 30, 40, 50, 60, 70, 80, 90, 100, and 110.
  • the above-mentioned third matrix H 3 with 8 rows and 176 columns contains 8 bits in each column.
  • Each column of 8 bits is mapped to 4 PAM4 symbols.
  • a specific implementation method is that the 2 bits in rows 0-1 in each column are mapped to a PAM4 symbol, the 2 bits in rows 2-3 are mapped to another PAM4 symbol, and the 2 bits in rows 4-5 are mapped For another PAM4 symbol, the 2 bits in rows 6-7 are mapped to another PAM4 symbol.
  • the 8 codewords are mapped into a total of 512 PAM4 symbols after bit interleaving, forming 512 consecutive PAM4 symbols in the first modulation symbol stream.
  • the overall cascaded FEC solution can effectively combat colored noise with a width of up to 8 PAM4 symbols on each channel, and can combat burst errors with a length greater than 1100 bits.
  • the operation process of the originating processing module can also be as shown in Figure 12(b).
  • the channel data stream after the identifier is locked is directly sent to the channel for re-ordering without channel correction processing.
  • the delay of the overall cascaded FEC solution can be reduced, but its ability to resist sudden errors will be weakened.
  • Whether to perform channel correction processing and channel reordering in the originating processing module can be determined based on the actual transmission scenario.
  • the 32 first data streams are respectively sent to the inner code encoder for inner code encoding to obtain 32 second data streams.
  • the 160 information bits of each inner code word come from 16 symbols of 16 different outer code RS code words.
  • a total of 1408 bits of the above eight BCH (176,160) codewords are represented by a first matrix H 1 with 8 rows and 176 columns, where each row of the first matrix H 1 includes 176 bits of an inner code BCH (176,160) codeword.
  • the first matrix H 1 is bit interleaved to obtain the third matrix H 3 with 8 rows and 176 columns.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 8, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and 0 ⁇ 160
  • the integer is the column offset constraint factor.
  • typical values of the integer ⁇ are 10, 20, 30, 40, 50, 60, 70, 90, 100, 110, 120, 130, 140, and 150.
  • the above-mentioned third matrix H 3 with 8 rows and 176 columns contains 8 bits in each column.
  • a total of 8 bits in 2 columns in every 4 rows are mapped into a DP-16QAM symbol.
  • the 2 modulation symbols mapped in every 2 columns of the third matrix H 3 are used as the 2 consecutive modulation symbols in the first modulation symbol stream, and the 176 modulation symbols mapped in the 176 columns are used as the 176 consecutive modulation symbols in the first modulation symbol stream.
  • Every 8 codewords among the above 32 codewords are mapped into 176 DP-16QAM symbols after bit interleaving.
  • the 32 codewords are mapped into a total of 704 DP-16QAM symbols after bit interleaving, as 704 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • the 32 first data streams are respectively sent to the inner code encoder for inner code encoding to obtain 32 second data streams.
  • the 160 information bits of each inner code word come from 16 symbols of 16 different outer code RS code words.
  • a total of 1408 bits of the above 16 BCH (176,160) codewords are represented by a first matrix H 1 with 16 rows and 176 columns, where each row of the first matrix H 1 includes 176 bits of an inner code BCH (176,160) codeword.
  • the first matrix H 1 is bit interleaved to obtain the third matrix H 3 with 16 rows and 176 columns.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 16, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and 0 ⁇ 160
  • the integer is the column offset constraint factor.
  • typical values of the integer ⁇ are 10, 20, 30, 40, 50, 60, 70, 90, 100, 110, 120, 130, 140, and 150.
  • the above-mentioned third matrix H 3 with 16 rows and 176 columns contains 16 bits in each column.
  • a total of 8 bits in 2 columns in every 4 rows are mapped into a DP-16QAM symbol.
  • the first 2 DP-16QAM symbols of the 4 DP-16QAM symbols mapped in every 2 columns of the third matrix H 3 (that is, the 0th and 1st DP-16QAM symbols mapped in each column), 176 columns in total, 176 DP-16QAM symbol as the first modulation symbol 176 consecutive DP-16QAM symbols in the stream; the last 2 DP-16QAM symbols of the 4 DP-16QAM symbols mapped in every 2 columns (i.e., the 2nd and 3rd DP-16QAM symbols mapped in every 2 columns) ), a total of 176 DP-16QAM symbols in 176 columns are used as the next 176 consecutive DP-16QAM symbols in the first modulation symbol stream; finally, 352 consecutive DP-16QAM symbols in the first modulation symbol stream are obtained.
  • Each 16 codewords among the above 32 codewords are mapped into 352 DP-16QAM symbols after bit interleaving.
  • the 32 codewords are mapped into a total of 704 DP-16QAM symbols after bit interleaving, as 704 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • the 32 first data streams are respectively sent to the inner code encoder for inner code encoding to obtain 32 second data streams.
  • the 110 information bits of each inner code word come from 11 symbols of 11 different outer code RS code words.
  • 16 BCH (126,110) codewords in each codeword set can obtain 252 DP-16QAM symbols.
  • a total of 2016 bits of the above 16 BCH (126,110) codewords are represented by a first matrix H 1 with 16 rows and 126 columns, where each row of the first matrix H 1 includes 126 bits of an inner code BCH (126,110) codeword.
  • the first matrix H 1 is bit interleaved to obtain the third matrix H 3 with 16 rows and 126 columns.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 16, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and -110 ⁇ 110
  • the non-zero integer ⁇ is the column offset constraint factor
  • the non-zero integer ⁇ satisfies -8 ⁇ 8.
  • typical values of the integer ⁇ are 10, 20, 30, 50, 60, 70, 90, and 100.
  • the above-mentioned third matrix H 3 with 16 rows and 126 columns contains 16 bits in each column. Every 8 bits among the 16 bits are mapped to a DP-16QAM symbol. Each column is mapped to 2 modulation symbols respectively. A specific implementation method is that rows 0-7 in each column are mapped to one DP-16QAM symbol, and rows 8-15 are mapped to another DP-16QAM symbol. Each third matrix H3 is mapped to 252 DP-16QAM symbols. The 2 DP-16QAM symbols mapped in each column are used as 2 consecutive DP-16QAM symbols in the first modulation symbol stream, and the 252 DP-16QAM symbols mapped in 176 columns are used as 252 consecutive DPs in the first modulation symbol stream. -16QAM symbols.
  • Each 16 codewords among the above 32 codewords are mapped into 252 DP-16QAM symbols after bit interleaving.
  • the 32 codewords are mapped into a total of 504 DP-16QAM symbols after bit interleaving, as 504 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • the overall cascaded FEC scheme can effectively combat colored noise with a width of up to 4 DP-16QAM symbols, and can combat burst errors with a length greater than 1200 bits.
  • the overall cascaded FEC scheme can effectively combat colored noise with a width of up to 4 DP-16QAM symbols, and can combat burst errors with a length greater than 1200 bits.
  • a total of 2016 bits of 16 BCH (126, 110) codewords are represented by the first matrix H 1 with 16 rows and 126 columns.
  • the data obtained by bit interleaving is not as shown in Embodiment 1.
  • the third matrix H 3 with 16 rows and 126 columns is represented by an array A with a length of 2016 bits.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 16, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and -110 ⁇ 110
  • the non-zero integer ⁇ is the column offset constraint factor
  • the integer ⁇ satisfies -8 ⁇ 8.
  • typical values of the integer ⁇ are 10, 20, 30, 50, 60, 70, 90, and 100.
  • 252 DP-16QAM symbols can be obtained as 252 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • Each 16 codewords among the above 32 codewords are mapped into 252 DP-16QAM symbols after bit interleaving.
  • the 32 codewords are mapped into a total of 504 DP-16QAM symbols after bit interleaving, as 504 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • the overall cascaded FEC solution can effectively combat colored noise with a width of up to 4 DP-16QAM symbols, and can combat burst errors with a length greater than 1200 bits.
  • the 32 first data streams are respectively sent to the inner code encoder for inner code encoding to obtain 32 second data streams.
  • Each inner code word The 110 information bits come from 11 symbols of 11 different outer code RS codewords.
  • a total of 1008 bits of the above eight BCH (126,110) codewords are represented by a first matrix H 1 with 8 rows and 126 columns, where each row of the first matrix H 1 includes 126 bits of an inner code BCH (126,110) codeword.
  • the first matrix H 1 is bit interleaved to obtain the third matrix H 3 with 8 rows and 126 columns.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 8, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and -100 ⁇ 100
  • the non-zero integer ⁇ is the column offset constraint factor.
  • typical values of the integer ⁇ are 10, 20, 30, 40, 50, 60, 70, 90, and 100.
  • the above-mentioned third matrix H 3 with 8 rows and 126 columns contains 8 bits in each column.
  • a total of 8 bits in 2 columns in every 4 rows are mapped into a DP-16QAM symbol.
  • the 2 modulation symbols mapped in every 2 columns in the third matrix H 3 are used as the 2 consecutive modulation symbols in the first modulation symbol stream, and the 126 modulation symbols mapped in the 126 columns are used as the 126 consecutive modulation symbols in the first modulation symbol stream.
  • Every 8 codewords among the above 32 codewords are mapped into 126 DP-16QAM symbols after bit interleaving.
  • the 32 codewords are mapped into a total of 504 DP-16QAM symbols after bit interleaving, as 504 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • the 16 first data streams are respectively sent to the inner code encoder for inner code encoding to obtain 16 second data streams.
  • the 120 information bits of each inner code word come from 12 symbols of 12 different outer code RS code words.
  • a total of 2176 bits of the above 16 BCH (136,120) codewords are represented by a first matrix H 1 with 16 rows and 136 columns, where each row of the first matrix H 1 includes 136 bits of an inner code BCH (136,120) codeword.
  • the first matrix H 1 is bit-interleaved to obtain the third matrix H 3 with 16 rows and 136 columns.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 16, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and -120 ⁇ 120
  • the non-zero integer ⁇ is the column offset constraint factor
  • the non-zero integer ⁇ satisfies -8 ⁇ 8.
  • typical values of the integer ⁇ are 10, 20, 30, 50, 60, 70, 90, 100, and 110.
  • the above-mentioned third matrix H 3 with 16 rows and 136 columns contains 16 bits in each column. Every 8 bits among the 16 bits are mapped to a DP-16QAM symbol. Each column is mapped to 2 modulation symbols respectively. A specific implementation method is that rows 0-7 in each column are mapped to one DP-16QAM symbol, and rows 8-15 are mapped to another DP-16QAM symbol. Each third matrix H3 is mapped to 272 DP-16QAM symbols. The 2 DP-16QAM symbols mapped in each column are used as 2 consecutive DP-16QAM symbols in the first modulation symbol stream, and the 272 DP-16QAM symbols mapped in 136 columns are used as 272 consecutive DPs in the first modulation symbol stream. -16QAM symbols.
  • the width is 4 DP-16QAM symbols
  • 32 error bits can be dispersed to multiple inner codes BCH (136,120), and the number of error bits corresponding to each inner code is not More than 2.
  • the inner code BCH (136,120) can correct 2 bits
  • the colored noise with a width of 2-3 DP-16QAM symbols can be effectively corrected by the inner code.
  • the cascaded FEC scheme as a whole can resist burst errors with a length greater than 1200 bits.
  • the overall cascaded FEC scheme can effectively combat colored noise with a width of up to 4 DP-16QAM symbols, and can combat burst errors with a length greater than 1200 bits.
  • the overall cascaded FEC scheme can effectively combat colored noise with a width of up to 4 DP-16QAM symbols, and can combat burst errors with a length greater than 1200 bits.
  • a total of 2176 bits of 16 BCH (136,120) codewords are represented by the first matrix H1 with 16 rows and 136 columns.
  • the data obtained by bit interleaving is not as shown in Embodiment 1.
  • the third matrix H 3 with 16 rows and 136 columns is represented by an array A with a length of 2176 bits.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 16, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and -120 ⁇ 120
  • the non-zero integer ⁇ is the column offset constraint factor
  • the integer ⁇ satisfies -8 ⁇ 8.
  • typical values of the integer ⁇ are 10, 20, 30, 50, 60, 70, 90, 100, and 110.
  • 0 ⁇ i ⁇ 16 we have
  • 272 DP-16QAM symbols can be obtained as 272 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • the overall cascaded FEC solution can effectively combat colored noise with a width of up to 4 DP-16QAM symbols, and can combat burst errors with a length greater than 1200 bits.
  • the 16 first data streams are respectively sent to the inner code encoder for inner code encoding to obtain 16 second data streams.
  • the 120 information bits of each inner code word come from 12 symbols of 12 different outer code RS code words.
  • a total of 1088 bits of the above eight BCH (136,120) codewords are represented by a first matrix H 1 with 8 rows and 136 columns, where each row of the first matrix H 1 includes 136 bits of an inner code BCH (136,120) codeword.
  • the first matrix H 1 is bit interleaved to obtain the third matrix H 3 with 8 rows and 136 columns.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 8, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and 0 ⁇ 120
  • the integer is the column offset constraint factor.
  • typical values of the integer ⁇ are 10, 20, 30, 40, 50, 60, 70, 90, 100, and 110.
  • the above-mentioned third matrix H 3 with 8 rows and 136 columns contains 8 bits in each column.
  • a total of 8 bits in 2 columns in every 4 rows are mapped into a DP-16QAM symbol.
  • the 2 modulation symbols mapped in every 2 columns of the third matrix H 3 are used as the 2 consecutive modulation symbols in the first modulation symbol stream, and the 136 modulation symbols mapped in the 136 columns are used as the 136 consecutive modulation symbols in the first modulation symbol stream.
  • Every 8 codewords among the above 16 codewords are mapped into 136 DP-16QAM symbols after bit interleaving.
  • the 16 codewords are mapped into a total of 272 DP-16QAM symbols after bit interleaving, as 272 consecutive DP-16QAM symbols in the first modulation symbol stream.
  • the 12 first data streams are respectively sent to the inner code encoder for inner code encoding to obtain 12 second data streams.
  • the 160 information bits of each inner code word come from 16 symbols of 16 different outer code RS code words.
  • a total of 2112 bits of the above 12 BCH (176,160) codewords are represented by a first matrix H 1 with 12 rows and 176 columns, where each row of the first matrix H 1 includes 176 bits of an inner code BCH (176,160) codeword.
  • the first matrix H 1 is bit interleaved to obtain the third matrix H 3 with 12 rows and 176 columns.
  • the interleaving corresponding relationship is: for 0 ⁇ i ⁇ 12, there is
  • the non-zero integer ⁇ is the row offset constraint factor
  • ⁇ is a multiple of 10 and 0 ⁇ 160
  • the integer is the column offset constraint factor.
  • typical values of the integer ⁇ are 10, 20, 30, 40, 50, 60, 70, 90, 100, 110, 120, 130, 140, and 150.
  • the above-mentioned third matrix H 3 with 12 rows and 176 columns contains 8 bits in each column.
  • a total of 8 bits in 2 columns in every 4 rows are mapped into a DP-16QAM symbol.
  • the 3 modulation symbols mapped in every 2 columns of the third matrix H 3 are used as the 3 consecutive modulation symbols in the first modulation symbol stream, and the 264 modulation symbols mapped in the 176 columns are used as the 264 consecutive modulation symbols in the first modulation symbol stream.
  • DP-16QAM modulation symbols are used as the 3 consecutive modulation symbols in the first modulation symbol stream.
  • Embodiment 1 The operation process of the origin processing module applied to the 1 ⁇ 800G interface scenario.
  • the Physical Media Attachment (PMA) sublayer of the originating processing module performs first data processing on data from multiple synchronized client lanes and obtains n first data streams, where n is greater than an integer of 1.
  • the above-mentioned first data processing may include alignment lock, lane de-skew processing, lane reorder processing, or concatenated interleaving processing, etc. This embodiment gives specific details of the first data processing.
  • Figure 12(a) is a schematic diagram of the first operation flow of the originating processing module in the embodiment of the present application.
  • PMA Physical Medium Attachment
  • the originating processing module processes data from multiple synchronized client lanes, it can obtain the Encoded multi-channel data streams, and use alignment markers to perform alignment lock and lane de-skew processing to obtain aligned multi-channel data streams. Then, lane reordering is performed on the data of multiple channels according to the alignment mark (Alignment marker), so that the data of multiple channels can be arranged in the specified order.
  • PMA Physical Medium Attachment
  • the channel data stream after channel reordering is sent to the cascade interleaver to scramble the data sequence, and then n first data streams are obtained, and are respectively sent to the inner code encoder for inner code encoding.
  • the data is processed and sent to the channel transmission medium for transmission.
  • the data processing may include polarization distribution or DSP framing, etc.
  • n is a positive integer greater than 1.
  • Figure 12(b) is a schematic diagram of the second operation flow of the originating processing module in the embodiment of the present application. As shown in Figure 12(b), the channel data stream after alignment lock is directly sent to the channel for reordering without channel correction processing.
  • Figure 12(c) is a schematic diagram of the third operation flow of the originating processing module in the embodiment of the present application. As shown in Figure 12(c), the channel data stream after identification locking is directly sent to the cascade interleaving after channel correction processing without channel reordering.
  • Figure 12(d) is a schematic diagram of the fourth operation flow of the originating processing module in the embodiment of the present application.
  • the channel data stream after identification locking is directly sent to the cascade interleaving without channel correction processing or channel reordering.
  • the channel data stream after the alignment lock does not undergo channel correction processing.
  • each channel data is required to Data in the stream is aligned based on foreign code symbols. More specifically, taking KP4 as an example for external code encoding, the deviation bit number of any two channel data streams is 10 Multiples, that is, the data in the channel data stream are aligned based on KP4RS symbols.
  • FIG. 13 is a schematic diagram of a 1 ⁇ 800G interface scenario in an embodiment of the present application.
  • the originating device uses 32 physical coding sublayer (PCS) channel data flows of the 1 ⁇ 800G interface.
  • the originating device encodes the 1-channel 800GbE service data stream to be transmitted with KP4RS (544,514) extra-code code to obtain 32 PCS lane (PCS lane) data streams.
  • PCS lane PCS lane
  • Each data stream in PCS channel data streams 0-15 is separated by 68 symbols and has a total of 1088 symbols, which contains 2 RS code words.
  • Two adjacent symbols in each PCS channel data stream come from different RS code words, and two adjacent symbols at the same position in two adjacent PCS channel data streams come from different RS code words.
  • each data stream in the PCS channel data streams 16-31 is separated by 68 symbols and has a total of 1088 symbols, which contains 2 RS code words.
  • Two adjacent symbols in each PCS channel data stream come from different RS code words, and two adjacent symbols at the same position in two adjacent PCS channel data streams come from different RS code words.
  • the data flows of 32 PCS channels are processed by PMA and sent to the originating processing module through the connection unit interface 800GAUI-8.
  • the originating processing module uses the known alignment mark (Alignment marker) of the PCS channel to perform the alignment lock of the channel data stream.
  • the known alignment identifiers of the 32 channels are different (see “Ethernet Technology Consortium 800G Specification”).
  • the originating processing module then performs lane de-skew on the 32-channel data streams to obtain aligned 32-channel data streams.
  • lane reordering is performed on the data of the 32 channels according to the alignment identification, so that the data of the 32 channels can be arranged in the specified order.
  • One order is the same as Figure 13.
  • the channel data flow is sorted from top to bottom from 0 to 31.
  • n can be equal to 32 or 16.
  • the operation process of the originating processing module can also be as shown in Figure 12(b).
  • the channel data stream after the identifier is locked is directly sent to the channel for re-ordering without channel correction processing. At this time, the delay of the overall cascaded FEC solution can be reduced, but its ability to resist sudden errors will be weakened. Whether to perform channel correction processing in the originating processing module can be determined based on the actual transmission scenario.
  • Embodiment 2 The operation process of the origin processing module applied to the 2 ⁇ 400G interface scenario.
  • Figure 14 is a schematic diagram of a 2 ⁇ 400G interface scenario in an embodiment of the present application.
  • the originating device uses a schematic diagram of 32 PCS channel data flows using a 2 ⁇ 400G interface.
  • the originating device performs KP4RS (544,514) extra-code encoding on the two 400GbE service data streams to be transmitted to obtain two PCS channel data streams with a total of 32 PCS channel data streams, each of which includes 16 PCS channel data streams.
  • Each data stream in PCS channel data streams 0-15 or PCS channel data streams 16-31 is separated by 68 symbols and has a total of 1088 symbols, which contains 2 RS code words.
  • the originating processing module uses the known alignment markers (Alignment markers) of PCS channels 0-15 or PCS channels 16-31 to identify the 16 channel data streams. Alignment lock.
  • PCS channels 0-15 can be considered as PCS channels 0-15 in the 0th 400G channel
  • PCS channels 16-31 can be regarded as PCS channels 0-15 in the 1st 400G channel.
  • 16 channels in channel 0 400G are known
  • the alignment ID is the same as the known alignment ID for the 16 channels in Route 1.
  • the originating processing module then performs lane de-skew on the 32-channel data streams to obtain aligned 32-channel data streams.
  • lane reordering is performed on the data of the 16 channels according to the alignment marks of PCS lanes 0-15 or PCS lanes 16-31, so that the data of the 16 lanes can be arranged in the specified order.
  • the data of 32 channels can be arranged in the specified order.
  • One order is the same as Figure 14.
  • the channel data flow is sorted from top to bottom from 0 to 31.
  • the 32 PCS channel data streams after channel reordering are sent to the cascade interleaver to scramble the data order, and then n first data streams are obtained, and are sent to the inner code encoder for inner code encoding respectively.
  • the n second data streams encoded by the inner code undergo the designed bit interleaving and mapping, the data is processed and then sent to the channel transmission medium for transmission. It should be noted that the value of n here can be equal to 32 or 16.
  • the operation process of the originating processing module can also be as shown in Figure 12(b).
  • the channel data stream after the identifier is locked is directly sent to the channel for re-ordering without channel correction processing.
  • the client side interface is 2-way 400G
  • the RS symbols in any one of the convolutional interleaved channel data streams 0-15 and the RS symbols in any one of the channel data streams 16-31 are sent Codewords from two different RS outer codes.
  • the originating processing module can also adopt the operation process shown in Figure 12(c) or Figure 12(d) without performing the channel reordering operation. At this time, the delay of the overall cascaded FEC solution can be reduced, but its ability to resist sudden errors will be weakened. Whether to perform channel correction processing and channel reordering in the originating processing module can be determined based on the actual transmission scenario.
  • Embodiment 3 The operation process of applying the origin processing module to another 1 ⁇ 800G interface scenario.
  • FIG 15 is another schematic diagram of the 1 ⁇ 800G interface scenario in the embodiment of the present application.
  • the originating device encodes the 1-channel 800GbE service data stream to be transmitted with KP4RS (544,514) extra-code code to obtain 8 channel data streams.
  • Each data stream in channel data streams 0-8 is separated by 136 symbols and has a total of 1088 symbols, which contains 2 RS code words. Two adjacent symbols in each channel data stream come from different RS code words, and two adjacent symbols at the same position in two adjacent channel data streams come from different RS code words.
  • the 8-channel data flow is processed by PMA and sent to the originating processing module through the connection unit interface 800GAUI-8.
  • the above 8 channel data streams are called 8 PCS channel data streams; in other specific implementations, the above 8 channel data streams are called 8 FEC channel data streams. There are no specific limitations here.
  • the originating processing module uses the known alignment mark of the channel to perform the alignment lock of the channel data stream.
  • the 8 channels have different known alignment identities.
  • the originating processing module then performs lane de-skew on the 8-channel data streams to obtain aligned 8-channel data streams.
  • lane reordering is performed on the data of the 8 channels according to the alignment identifier, so that the data of the 8 channels can be arranged in the specified order.
  • One order is the same as Figure 15.
  • the channel data flow is sorted from top to bottom from 0 to 7.
  • the 8 channel data streams after channel reordering are sent to the cascade interleaver to scramble the data order, and then n first data streams are obtained, and are sent to the inner code encoder for inner code encoding respectively.
  • the n second data streams encoded by the inner code undergo the designed bit interleaving and mapping, the data is processed and then sent to the channel transmission medium for transmission.
  • n takes the value 8 here.
  • the operation process of the originating processing module can also be as shown in Figure 12(b).
  • the channel data stream after the identifier is locked is directly sent to the channel for re-ordering without channel correction processing.
  • the originating processing module can also adopt the operation flow shown in Figure 12(c) or Figure 12(d) without performing the channel reordering operation. At this time, the delay of the overall cascaded FEC solution can be reduced, but Its ability to resist unexpected errors will be reduced. Whether to perform channel correction processing and channel reordering in the originating processing module can be determined based on the actual transmission scenario.
  • Embodiment 4 The origin processing module is applied to an operation process of cascade interleaving in the 1 ⁇ 800G or 2 ⁇ 400G interface scenario.
  • the specific structure of the cascade interleaving is introduced below.
  • Figure 16 is a first schematic diagram of cascade interleaving in the embodiment of the present application.
  • 4 outer code RS symbols are obtained from each data stream of the 32 PCS channel data streams, a total of 128 symbols, each of which contains 10 bits.
  • the 128 RS symbols before channel replacement can be represented by a matrix of 32 rows and 4 columns.
  • the 4 symbols in row r come from the PCS channel data stream r.
  • the 128 RS symbols after permutation can also be represented by a matrix of 32 rows and 4 columns.
  • the symbol in column 0 and row r (0 ⁇ r ⁇ 32) comes from the symbol in column 0 and row r before channel replacement, and the symbol in column 1 and row r comes from the channel
  • a total of 128 RS symbols in 32 rows and 4 columns are channel-permuted to obtain 128 RS symbols after 32 rows and 4 columns permutation.
  • the channel permutation relationship can be represented by a formula.
  • the 128 RS symbols in 32 rows and 4 columns after permutation the symbol in row r 0 and column c 0 comes from the 128 RS symbols in 32 rows and 4 columns before permutation. Symbol of row c 0 column.
  • the 32 data streams after channel replacement are sent to the convolution interleaver for interleaving and disrupting the order of the data.
  • FIG 17 is a schematic structural diagram of a first convolutional interleaver in an embodiment of the present application.
  • the convolutional interleaver used in this embodiment includes four delay lines. These four delay lines include 3Q storage units, 2Q storage units, Q storage units, and 0 storage units respectively. Each storage unit is used to store 4 RS symbols, where each symbol is 10 bits. That is to say, the delay value of delay line 0 is 12Q symbols, the delay value of delay line 1 is 8Q symbols, the delay value of delay line 2 is 4Q symbols, and the delay value of delay line 3 is 0 symbols. Symbols means no delay.
  • C r () represents an RS symbol in the data stream r (0 ⁇ r ⁇ 32) after channel permutation.
  • C r (16t), C r (16t+1), C r (16t+2), C r (16t+3) represent the 4 RS symbols currently input to delay line 0 in channel data stream r and C r (16t-48Q), C r (16t-48Q+1), C r (16t-48Q+2), C r (16t-48Q+3) are the 4 RS symbols output by delay line 0; C r ( 16t+4), C r (16t+5), C r (16t+6), C r (16t+7) represent the next 4 RS symbols input to delay line 1 in the channel data stream and C r (16t -32Q+4), C r (16t-32Q+5), C r (16t-32Q+6), C r (16t-32Q+7) are the 4 RS symbols output by delay line 1; C r (16t +8), C r (16t+9), C r (16t+10), C r (16t+11) represent the next 4 RS symbols input to delay line 2 in the
  • a total of 16 RS symbols come from 16 different RS codewords.
  • the delay value of delay line 0 is 48 RS symbols (ie, 480 bit delay).
  • the delay value of delay line 1 is 32 RS symbols (ie, 320 bit delay).
  • the delay value of delay line 2 is 32 RS symbols (ie, 320 bit delay).
  • the delay value is 16 RS symbols (ie, 160-bit delay).
  • the delay value of delay line 3 is 0, which means there is no delay.
  • Embodiment 5 The origin processing module is applied to another operation process of cascade interleaving in the 1 ⁇ 800G or 2 ⁇ 400G interface scenario.
  • the specific structure of the cascade interleaving is introduced below.
  • Figure 18 is a second schematic diagram of cascade interleaving in the embodiment of the present application. As shown in Figure 18, 32 PCS channel data streams are respectively subjected to convolution and interleaving processing to obtain 32 third data streams, and then every 2 of the 32 third data streams are multiplexed to obtain 1 first data stream. A total of 16 first data streams.
  • FIG 19 is a schematic structural diagram of the second convolutional interleaver in the embodiment of the present application.
  • the convolutional interleaver used in this embodiment includes four delay lines. These four delay lines include 3Q storage units, 2Q storage units, Q storage units, and 0 storage units respectively. Each storage unit is used to store 2 RS symbols, where each symbol is 10 bits. That is to say, the delay value of delay line 0 is 6Q symbols, the delay value of delay line 1 is 4Q symbols, the delay value of delay line 2 is 2Q symbols, and the delay value of delay line 3 is 0 symbols. Symbols means no delay.
  • C r () as shown in Figure 19 represents an RS symbol in the channel data stream r (0 ⁇ r ⁇ 32).
  • C r (8t), C r (8t+1) represent the two RS symbols currently input to delay line 0 in channel data stream r and C r (8t-24Q), C r (8t-24Q+1) are the two RS symbols output by delay line 0;
  • C r (8t+2), C r (8t+3) represent the next two RS symbols input to delay line 1 in the channel data stream and
  • C r (8t-16Q +2), C r (8t-16Q+3) are the two RS symbols output by delay line 1;
  • C r (8t+4), C r (8t+5) represent the next input to the delay in the channel data stream
  • the 2 RS symbols of line 2 and C r (8t-8Q+4), C r (8t-8Q+5) are the 2 RS symbols output by delay line 2;
  • C r (8t+6), C r (8t +7) represents the two RS symbols subsequently input to the delay line 3 in the channel data stream, and
  • a total of 8 RS symbols come from 8 different RS Codeword.
  • the delay value of delay line 3 is 0, which means there is no delay.
  • every two are multiplexed to obtain one first data stream, and a total of 16 first data streams are obtained.
  • multiplexing p (0 ⁇ p ⁇ 16) multiplexes 8 consecutive RS symbols in the third data stream p and 8 consecutive RS symbols in the third data stream p+15 into the first data 16 consecutive symbols in stream p.
  • the above-mentioned 16 consecutive symbols come from 16 RS symbols in 16 different outer code RS codewords.
  • a specific implementation method is that the eight consecutive RS symbols C p (0), C p (1), C p (2), C p (3), C p (4), C in the third data stream p p (5), C p (6), C p (7) and 8 consecutive RS symbols C p+16 (0), C p+16 (1), C p+ in the third data stream p+16 16 (2), C p+16 (3), C p+16 (4), C p+16 (5), C p+16 (6), C p+16 (7) are multiplexed as the first data
  • Another specific implementation is that the eight consecutive RS symbols C p (0), C p (1), C p (2), C p (3), C p (4), C p (5), C p (6), C p (7) and 8 consecutive RS symbols C p+16 (0), C p+16 (1), C p in the third data stream p+16 +16 (2), C p+16 (3), C p+16 (4), C p+16 (5), C p+16 (6), C p+16 (7) are multiplexed as the first The 16 consecutive symbols C p (0), C p+16 (0), C p (1), C p +16 (1), C p (2), C p+16 (2) in the data stream p , C p (3), C p+16 (3), C p (4), C p+16 (4), C p (5), C p+16 (5), C p (6), C p+16 (6), C p (7), C p+16 (7)
  • Embodiment 6 The origin processing module is applied to another operation process of cascade interleaving in the 1 ⁇ 800G interface scenario.
  • the specific structure of the cascade interleaving is introduced below.
  • Figure 20 is a third schematic diagram of cascade interleaving in the embodiment of the present application. As shown in Figure 20, the eight channel data streams are respectively subjected to convolution and interleaving processing to obtain eight first data streams.
  • FIG 21 is a schematic structural diagram of a third convolutional interleaver in an embodiment of the present application.
  • the convolutional interleaver used in this embodiment includes 6 delay lines. These 6 delay lines include 5Q storage units, 4Q storage units, 3Q storage units, 2Q storage units, Q storage units, and 0 storage units respectively.
  • Each storage unit is used to store 2 RS symbols, where Each symbol is 10 bits. That is to say, the delay value of delay line 0 is 10Q symbols, the delay value of delay line 1 is 8Q symbols, the delay value of delay line 2 is 6Q symbols, and the delay value of delay line 3 is 4Q symbols.
  • C r () represents an RS symbol in the data stream r (0 ⁇ r ⁇ 8) after channel permutation.
  • C r (12t), C r (12t+1) represent the two RS symbols currently input to delay line 0 in channel data stream r and C r (12t-60Q), C r (12t-60Q+1) are the two RS symbols output by delay line 0;
  • C r (12t+2), C r (12t+3) represent the next two RS symbols input to delay line 1 in the channel data stream and
  • C r (12t-48Q +2) and C r (12t-48Q+3) are the two RS symbols output by delay line 1;
  • C r (12t+10) and C r (12t+11) represent the reconnection in the channel data stream.
  • the delay value of delay line 0 is 60 RS symbols (ie, 600 bit delay).
  • the delay value of delay line 1 is 48 RS symbols (ie, 480 bit delay).
  • the delay value is 36 RS symbols (i.e. 360 bit delay)
  • the delay value of delay line 3 is 24 RS symbols (i.e. 240 bit delay)
  • the delay value of delay line 4 is 12 RS symbols (i.e. 120 bit delay) delay)
  • the delay value of delay line 5 is 0, which means there is no delay.
  • Embodiment 7 The origin processing module is applied to another operation process of cascade interleaving in the 1 ⁇ 800G or 2 ⁇ 400G interface scenario.
  • this embodiment provides another structural schematic diagram of a convolutional interleaver.
  • Figure 22 is a schematic structural diagram of the fourth convolutional interleaver in the embodiment of the present application.
  • the convolutional interleaver package used in this embodiment Contains 3 delay lines. These three delay lines include 2Q storage units, Q storage units, and 0 storage units respectively. Each storage unit is used to store 4 RS symbols, where each symbol is 10 bits. That is to say, the delay value of delay line 0 is 8Q symbols, the delay value of delay line 1 is 4Q symbols, and the delay value of delay line 2 is 0 symbols, that is, there is no delay.
  • C r () represents an RS symbol in the data stream r (0 ⁇ r ⁇ 32) after channel permutation.
  • C r (16t), C r (16t+1), C r (16t+2), C r (16t+3) represent the 4 RS symbols currently input to delay line 0 in channel data stream r and C r (16t-24Q), C r (16t-24Q+1), C r (16t-24Q+2), C r (16t-24Q+3) are the 4 RS symbols output by delay line 0;
  • the delay value of delay line 0 is 48 RS symbols (ie, 480 bit delay).
  • the delay value of delay line 1 is 24 RS symbols (ie, 240 bit delay).
  • the delay value of delay line 2 is 24 RS symbols (ie, 240 bit delay).
  • a delay value of 0 means no delay.
  • Embodiment 8 Another operation process in which the origin processing module is applied to cascade interleaving in a 1 ⁇ 800G or 2 ⁇ 400G interface scenario.
  • FIG. 23 is a schematic structural diagram of the fifth convolutional interleaver in the embodiment of the present application.
  • the convolutional interleaver used in this embodiment includes three delay lines. These three delay lines include 2Q storage units, Q storage units, and 0 storage units respectively. Each storage unit is used to store 2 RS symbols, where each symbol is 10 bits. That is to say, the delay value of delay line 0 is 4Q symbols, the delay value of delay line 1 is 2Q symbols, and the delay value of delay line 2 is 0 symbols, that is, there is no delay.
  • C r () as shown in Figure 23 represents one RS symbol in the channel data stream r (0 ⁇ r ⁇ 32).
  • C r (6t), C r (6t+1) represent the two RS symbols currently input to delay line 0 in channel data stream r and C r (6t-12Q), C r (6t-12Q+1) are the two RS symbols output by delay line 0;
  • C r (6t+2), C r (6t+3) represent the next two RS symbols input to delay line 1 in the channel data stream and C r (6t-6Q +2), C r (6t-6Q+3) are the two RS symbols output by delay line 1;
  • C r (6t+4), C r (6t+5) represent the next input to the delay in the channel data stream
  • the 2 RS symbols of line 2 and C r (6t+4), C r (6t+5) are the 2 RS symbols output by delay line 2; when 6Q+2 ⁇ 68, that is, Q ⁇ 11, the convolution interleaved output C r (6
  • the delay value of delay line 0 is 44 RS symbols (ie, 440 bit delay).
  • the delay value of delay line 1 is 22 RS symbols (ie, 220 bit delay).
  • the delay value of delay line 2 is 22 RS symbols (ie, 220 bit delay).
  • a delay value of 0 means no delay.
  • every two are multiplexed to obtain one first data stream, and a total of 16 first data streams are obtained.
  • multiplexing p (0 ⁇ p ⁇ 16) multiplexes 6 consecutive RS symbols in the third data stream p and 6 consecutive RS symbols in the third data stream p+15 into the first data 12 consecutive symbols in stream p.
  • the above 12 consecutive symbols come from 12 RS symbols in 12 different outer code RS codewords.
  • FIG. 24 is a schematic flowchart of data processing in an embodiment of the present application.
  • V types of bit interleaving and mapping processing modules are provided, where V is an integer greater than 1.
  • the V types of bit interleaving and mapping processing modules shown have different burst resistance capabilities.
  • n first data streams are encoded with inner codes to obtain n second data streams, and one of the bit interleaving and mapping processing modules is selected according to the actual transmission scenario to process the data in the second data stream. Bits are interleaved and mapped to obtain multiple modulation symbols.
  • the inner code encoding module in Figure 24 is used to perform step 301 in the embodiment shown in Figure 3, and the processing module of each bit interleaving and mapping in Figure 24 is used to perform step 302 in the embodiment shown in Figure 3 and 303, the specific implementation method will not be described here.
  • the above-mentioned Embodiments 1-11 provide a total of 11 different bit interleaving and mapping methods, then 11 bit interleaving and mapping processing modules can be provided correspondingly in Figure 24 to select the required ones according to the actual transmission scenario.
  • the bit interleaving and mapping processing module is used to implement the bit interleaving and mapping method in the corresponding embodiment.
  • Figure 25 is a schematic structural diagram of a data processing device in an embodiment of the present application.
  • the data processing device includes a coding module 101, a bit interleaving module 102 and a bit mapping module 103.
  • the encoding module 101 is used to perform the operation of step 301 in the above-mentioned data processing method shown in Figure 3.
  • the bit interleaving module 102 is used to perform the operation of step 302 in the above-mentioned data processing method shown in Figure 3.
  • the bit mapping module 103 is used to perform the operation of step 303 in the above-mentioned data processing method shown in Figure 3.
  • the device provided in this application can also be implemented in other ways.
  • the unit division in the above device is only a logical function division, and there may be other division methods in actual implementation.
  • multiple units or components may be combined or integrated into another system.
  • each functional unit in various embodiments of the present application can be integrated into one processing unit, or it can be an independent physical unit, or two or more functional units can be integrated into one processing unit.
  • the above integrated units can be implemented in the form of hardware or software functional units.
  • FIG 26 is another schematic flowchart of the data processing method provided by the embodiment of the present application. It should be understood that this method is to perform data processing on the data stream encoded by the outer code, and can be specifically implemented by the above-mentioned origin processing module 02.
  • n 1 n 0 /n 1
  • n 1 is an integer greater than 0.
  • the Physical Medium Attachment (PMA) sublayer of the originating processing module performs the first data processing on the data from multiple synchronized client lanes to obtain n 0 first numbers. data stream, where n 0 is an integer greater than 1.
  • the above-mentioned first data processing may include alignment lock, lane de-skew or lane alignment processing, lane reordering processing, or symbol mux processing, etc.
  • the n 0 first data streams mentioned above are all data streams encoded by foreign codes.
  • the outer code encoding may use RS code, and the n data streams encoded by the outer code may include multiple RS code words.
  • the outer code is the KP4RS (544,514) code, the code length is 544 symbols, and one outer code symbol contains 10 bits.
  • the interleaving coding process includes inner code coding, cyclic shifting, polling readout and other operations.
  • FIG. 27 is a schematic diagram of the first implementation of interleaved coding processing.
  • the interleaved encoding process first performs inner code encoding, then performs cyclic shifting, and then performs polling readout.
  • each first data stream includes at least a 0 first bit sets, and each first bit set includes K bits, where the integer a 0 >1.
  • the inner code encoding performs inner code encoding on each first bit set including K bits in the m first bit sets and adds P check bits to obtain the result.
  • a total of m inner code words are obtained.
  • the P check bits are also called a check bit set.
  • One inner code word includes one set of first bits and one set of check bits. That is to say, the m inner code words include m first bit sets and m check bit sets.
  • K is an integer multiple of 10. It should be noted that in this application material, the inner code word is also referred to as a code word for short.
  • convolutional interleaving is usually performed before inner code encoding, in order to make the K information bits correspond to more KP4 outer code symbols, such as corresponding to K/10 outer code symbols, and to make all The corresponding outer code symbols come from more outer code words to achieve better overall cascaded FEC performance.
  • K 120
  • the 120 information bits correspond to 12 KP4 outer code symbols and come from 12 outer code code words.
  • the K information bits correspond to K/10 outer code symbols, and the corresponding outer code symbols come from an outer code whose number of code words is less than K/10.
  • K 120
  • the 120 information bits correspond to 12 KP4 outer code symbols
  • the 12 KP4 symbols come from 4 outer code words.
  • the cyclic shift performs a leftward cyclic shift on each 1st bit set. bits or perform a cyclic shift to the right by ⁇ bits to obtain a second bit set containing K bits. Each second bit set is combined with the P-long parity bits in its corresponding inner code word to obtain a third bit set containing N bits.
  • the third bit set containing N bits is an information bit sequence (first bit set) containing K bits in the inner code word that has been cyclically shifted and combined with the inner code word.
  • the parity bits containing P bits are obtained.
  • this application material simply describes the third bit set containing N bits as being obtained by cyclic shift processing of an inner code word containing N bits.
  • left circular shift bits For the first bit set containing K bits (u 0 , u 1 , u 2 , u 3 ,..., u K-2 , u K-1 ), left circular shift bits, and obtain the second bit set containing K bits after shifting where Y%Z represents the remainder after dividing the integer Y by the integer Z.
  • the offset constraint factor for left circular shifts is an integral multiple of 10, and
  • the first bit set is circularly shifted to the left bits to obtain the 2nd bit set, which is equivalent to a right circular shift of the 1st bit set bits to get the 2nd bit set.
  • the offset constraint factor of the left circular shift is not fixed and can be time-varying.
  • the cycle of the cyclic shift is p c
  • the cyclic shift performs a left cyclic shift on the 1st bit set of the i-th group containing K bits. bits, or perform a circular shift to the right by ⁇ i bits, where m is an integer multiple of the integer p c , 0 ⁇ i ⁇ p c .
  • m pc .
  • m offset constraint factors any two of The values of are not equal to each other; the values of any two ⁇ among the m offset constraint factors ⁇ i (ie ⁇ 0 , ⁇ 1 ,..., ⁇ m-1 ) are not equal to each other.
  • the polling readout polling acquires 2 bits from each of the 3rd bit sets, continuously m ⁇ N /2 operations obtain all the bits in the m 3rd bit sets and obtain a 4th bit set containing m ⁇ N bits.
  • the second data stream contains multiple 4th bit sets, and the 4th bit set containing m ⁇ N bits is obtained by polling and reading 2 bits of m 3rd bit sets, and the The m 3rd bit sets containing N bits are obtained by m inner code code words through cyclic shifting of information bits.
  • the "polling read” polling obtains 2 bits from each of the 3rd bit set, and obtains a 4th bit set containing m ⁇ N bits, which is equivalent to the following operation: First, for the m 2nd bit sets, poll to obtain 2 bits from each of the 2nd bit sets to obtain a total of m ⁇ K bits, and then poll for the check bit sets in the m inner code words. A total of m ⁇ P bits are obtained by obtaining 2 bits from each of the parity bit sets, combined with the m ⁇ K bits obtained from the m 2nd bit sets and m obtained from the m parity bit sets. ⁇ P bits, a fourth bit set containing m ⁇ N bits is obtained.
  • the cyclic shift and the polling readout operation can be combined, and a one-step operation is used to implement bit-processing of the m inner code words containing m ⁇ N bits. Interleave to obtain one of the fourth bit sets.
  • Figure 28 is a schematic diagram of a second implementation of interleaved coding processing.
  • the m first bit sets can be represented by a first bit matrix M 1 with m rows and K columns, where each row in the first bit matrix M 1 includes K bits of a first bit set.
  • the bits in the i-th (0 ⁇ i ⁇ m) row and e-th (0 ⁇ e ⁇ K) column in the first bit matrix M 1 are marked as M 1 [i][e].
  • the m inner code words can be represented by an inner code word matrix M c with m rows and N columns, where each row in the inner code word matrix M c includes N bits of an inner code word.
  • the bits in the i-th (0 ⁇ i ⁇ m) row and j-th (0 ⁇ j ⁇ N) column in the inner code word matrix M c are marked as M c [i][j].
  • the m second bit sets may be represented by a second bit matrix M 2 with m rows and K columns, where each row in the second bit matrix M 2 includes K bits of a second bit set.
  • the bits in the i-th (0 ⁇ i ⁇ m) row and e-th (0 ⁇ e ⁇ K) column in the second bit matrix M 2 are marked as M 2 [i][e].
  • the set of m check bits can be represented by a check bit matrix M p with m rows and P columns, where each row in the check bit matrix M p includes P check bits of an inner code word.
  • the bits in the i-th (0 ⁇ i ⁇ m) row and f (0 ⁇ f ⁇ P) column in the check bit matrix M p are marked as M p [i][f].
  • the m 3rd bit sets may adopt m rows and N columns
  • the 3rd bit matrix M 3 represents, wherein each row in the 3rd bit matrix M 3 includes N bits of a 3rd bit set.
  • the bits in the i-th (0 ⁇ i ⁇ m) row and j-th (0 ⁇ j ⁇ N) column in the third bit matrix M 3 are marked as M 3 [i][j].
  • the fourth bit set containing m ⁇ N bits is represented by array (Array) A.
  • the kth (0 ⁇ k ⁇ m ⁇ N) bit in array A is recorded as A[k].
  • the first bit matrix M 1 undergoes inner code encoding to obtain the inner code word matrix M c .
  • the K information bits in the i-th (0 ⁇ i ⁇ m) row in the inner code word matrix M c (i.e., the K information bits in the 1-th bit matrix M 1 i rows K bits) perform a left circular shift bits, get K bits in the i-th (0 ⁇ i ⁇ m) row in the 3rd bit matrix M 3 , where non-zero integers is the offset constraint factor for the cyclic shift of the i-th row.
  • the third bit matrix M 3 and the inner code word matrix M c satisfy the formula (X-1):
  • Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m.
  • the offset constraint factor for left circular shifts is an integral multiple of 10
  • a left circular shift is performed bits to obtain K bits from the 0th column to the K-1th column in the i-th row of the second matrix H2 . It is equivalent to performing a right circular shift on the K information bits from the 0th column to the K-1th column in the i-th row of the first matrix H 1 bits to obtain K bits from the 0th column to the K-1th column in the i-th row of the second matrix H2 .
  • Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m.
  • the offset constraint factor ⁇ i of the right circular shift is an integer multiple of 10, and 0 ⁇ i ⁇ K.
  • the inner code codeword matrix M c undergoes cyclic shifting of information bits in each row to obtain a third bit matrix M 3 .
  • the "polling read” polling reads out 2 bits from each row in the third bit matrix M 3 , and obtains 2 columns in the third bit matrix M 3 m times continuously. , a total of m ⁇ N/2 operations are performed to read all m ⁇ N bits, and the array A containing m ⁇ N interleaved bits is obtained.
  • the bits in row i and column j in the third bit matrix M 3 are output to the bit in array A bits, which satisfies formula (X-4):
  • the above-mentioned cyclic shift of the information bits in each row of the inner code codeword matrix M c obtains the third bit matrix M 3 , and then performs polling to read out 2 bits in each row. It is implemented by a two-step operation. It can also be performed by a one-step operation.
  • the direct correspondence between M c and A is given directly below.
  • the cyclic shift offset constraint factor is an integer multiple of 10 and Typically, m offset constraint factors (Right now ) any two of values are not equal to each other.
  • the cyclic shift offset constraint factor ⁇ i is an integer multiple of 10 and Typically, the values of any two ⁇ among the m offset constraint factors ⁇ i (ie ⁇ 0 , ⁇ 1 ,..., ⁇ m-1 ) are not equal to each other.
  • cyclic shift and polling readout adopt a one-step operation, which has the advantages of simple implementation and low complexity.
  • interleaved encoding process performs cyclic shifting and inner code encoding in parallel, and then performs polling readout. This implementation is introduced below.
  • the cyclic shift cyclically shifts the i-th 1st bit set among the m 1st bit sets to the left. bits or perform a right circular shift ⁇ i bits to obtain the i-th second bit set containing K bits, and a total of m second bit sets are obtained, 0 ⁇ i ⁇ m.
  • the offset constraint factor for left circular shifts is an integral multiple of 10
  • the offset constraint factor ⁇ i of the right circular shift is an integer multiple of 10, and 0 ⁇ i ⁇ K.
  • m offset constraint factors any two of The values of are not equal to each other; the values of any two ⁇ among the m offset constraint factors ⁇ i (ie ⁇ 0 , ⁇ 1 ,..., ⁇ m-1 ) are not equal to each other.
  • the inner code encoding performs inner coding on each first bit set including K bits in the m first bit sets to obtain a check bit set including P bits, and a total of m check bit sets are obtained. .
  • the "polling read" first targets m 2nd bit sets, polls to obtain 2 bits from each of the 2nd bit sets to obtain a total of m ⁇ K bits, and then targets m check bit sets, Polling obtains 2 bits from each of the check bit sets to obtain a total of m ⁇ P bits, the m ⁇ K bits obtained from the m 2nd bit sets and the m ⁇ K bits obtained from the m check bit sets m ⁇ P bits, obtaining a 4th bit set containing m ⁇ N bits.
  • Figure 30 is a schematic diagram of a fourth implementation of interleaved coding processing.
  • the m first bit sets can be represented by a first bit matrix M 1 with m rows and k columns
  • the m second bit sets can be represented by a second bit matrix M 2 with m rows and k columns.
  • the first bit matrix M 1 is cyclically shifted to obtain the second bit matrix M 2 .
  • the first bit matrix M 1 and the second bit matrix M 2 satisfy formula (X-7):
  • Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ K.
  • the offset constraint factor for left circular shifts is an integral multiple of 10
  • the position transformation adopts a right circular shift
  • the i-th 1st bit set among the m 1st bit sets is cyclically shifted to the right by ⁇ i bits, where the non-zero integer ⁇ i is the i-th bit set.
  • the cyclic shift offset constraint factor corresponding to the bit set.
  • Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ K.
  • the offset constraint factor ⁇ i of the right circular shift is an integer multiple of 10, and 0 ⁇ i ⁇ K.
  • the first bit matrix M 1 is encoded by an inner code to obtain a check bit matrix M p .
  • Read out 2 bits in polling from each row of the check bit matrix M p and read all m ⁇ P bits of the check bit matrix M p in a total of m ⁇ P/2 operations to obtain the The m ⁇ K to m ⁇ N-1th bits.
  • interleaving coding process first performs cyclic shifting, then performs inner code encoding, and then performs polling readout. This implementation is introduced below.
  • the cyclic shift cyclically shifts the i-th 1st bit set among the m 1st bit sets to the left. bits or perform a right circular shift ⁇ i bits to obtain the i-th second bit set containing K bits, and a total of m second bit sets are obtained, 0 ⁇ i ⁇ m.
  • the offset constraint factor for left circular shifts is an integral multiple of 10
  • the offset constraint factor ⁇ i of the right circular shift is an integer multiple of 10, and 0 ⁇ i ⁇ K.
  • m offset constraint factors any two of The values of are not equal to each other; the values of any two ⁇ among the m offset constraint factors ⁇ i (ie ⁇ 0 , ⁇ 1 ,..., ⁇ m-1 ) are not equal to each other.
  • the inner code encoding performs inner code encoding on each second bit set including K bits in the m second bit sets and adds P check bits to obtain the result. Containing N-bit inner code words, a total of m inner code words are obtained.
  • the polling readout polling obtains 2 bits from each inner code word, and m ⁇ N/2 consecutive operations are performed to obtain 2 bits. All the bits in the m inner code words are used to obtain a 4th bit set containing m ⁇ N bits.
  • Figure 32 is a schematic diagram of a sixth implementation of interleaved coding processing.
  • the m 1st bit sets can be represented by a bit matrix M 1 with m rows and K columns
  • the m 2nd bit sets can be represented by a bit matrix M 2 with m rows and K columns
  • m inner code words It can be represented by a bit matrix M c with m rows and N columns.
  • the first bit matrix M 1 is cyclically shifted to obtain the second bit matrix M 2 .
  • the first bit matrix M 1 and the second bit matrix M 2 satisfy the formula (X-10):
  • Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ K.
  • the offset constraint factor for left circular shifts is an integral multiple of 10
  • the position transformation adopts a right circular shift
  • the i-th 1st bit set among the m 1st bit sets is cyclically shifted to the right by ⁇ i bits, where the non-zero integer ⁇ i is the i-th bit set.
  • Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m, 0 ⁇ j ⁇ K.
  • the offset constraint factor ⁇ i of the right circular shift is an integer multiple of 10, and 0 ⁇ i ⁇ K.
  • the second bit matrix M 2 undergoes inner code encoding to obtain the inner code word matrix M c .
  • the "polling read” polling reads out 2 bits from each row of the inner code codeword matrix M c .
  • a total of m ⁇ N/2 operations read all m ⁇ N bits to obtain the Describe an array A containing m ⁇ N interleaved bits.
  • the bits in row i and column j in inner code word matrix M c are output to the bit in array A bits, which satisfies formula (X-13):
  • every 2 bits are mapped to a PAM4 modulation symbol.
  • the 4th bit set or array A containing m ⁇ N bits it is mapped to m ⁇ N/2 PAM4 modulation symbols.
  • the 2 bits mapped to one PAM4 modulation symbol come from one inner code word, and the m ⁇ 2 bits mapped to m consecutive PAM4 modulation symbols come from m inner code words.
  • the two outer code symbols from the same RS outer code codeword in a first data stream are mapped to multiple PAM4 symbols in the same PAM4 symbol data stream through the above data processing.
  • the appropriate Left circular shift offset constraint factor or the offset constraint factor ⁇ i of the right cyclic shift so that any two PAM4 symbols among the plurality of PAM4 symbols are spaced apart by at least 2 PAM4 symbols in the PAM4 symbol data stream. It should be noted that two adjacent PAM4 symbols in a PAM4 symbol data stream are considered to be separated by one PAM4 symbol.
  • padding bits are periodically inserted into the n 2 second data streams, and the padding bits include the alignment used for the receiving end alignment synchronization. logo.
  • a cascaded FEC transmission scheme is adopted, that is, the data stream undergoes outer code encoding and inner code encoding successively.
  • this application designs an interleaving coding processing method, so that the bits in the outer code codeword and the bits in the inner code codeword are discretely and uniformly mapped to the modulation symbols, so that the cascaded FEC transmission scheme It has strong anti-burst capability, especially for short-length burst errors that can be directly corrected by inner code decoding, and can be applied to many transmission scenarios, especially for actual coherent transmission scenarios where there is colored noise in the channel. .
  • the polling readout polling obtains 2 bits from each of the third bit sets to obtain a fourth bit set containing m ⁇ N bits. That is, get 2 bits from the 0th 3rd bit set, get 2 bits from the 1st 3rd bit set,..., get 2 bits from the m-1th 3rd bit set, and then get 2 bits from the m-1th 3rd bit set, and then get 2 bits from the m-1th 3rd bit set, and then get 2 bits from the m-1th 3rd bit set. Obtain 2 bits from the 0 third bit set until all m ⁇ N bits are acquired.
  • the order of polling readout may be changed, and accordingly the offset constraint factor of the left loop in the loop shift operation Or the offset constraint factors ⁇ 0 , ⁇ 1 ,..., ⁇ m-1 of the right loop can be changed in the corresponding order.
  • the interleaved encoding process first performs inner code encoding, then performs cyclic shifting, and then performs polling readout.
  • n 1 1 first data streams
  • the specific value of is one of the following value items 1:
  • Every 2 bits in the 4th bit set containing 1024 bits are mapped to a PAM4 modulation symbol, resulting in a total of 512 PAM4 symbols.
  • the 2 bits mapped to one PAM4 modulation symbol come from 1 inner code word, and the 16 bits mapped to 8 consecutive PAM4 modulation symbols come from 8 inner code words.
  • a total of 20 bits are processed by the above interleaved coding and mapped to one of the PAM4 symbol data streams.
  • the offset constraint factor of the left cyclic shift described in value item 1 is used Any 2 PAM4 symbols among the 10 PAM4 symbols may be spaced apart by at least 2 PAM4 symbols in the PAM4 symbol data stream. More specifically, when the 2 PAM4 symbols among the 10 PAM4 symbols come from different KP4 outer code words, they are separated by at least 12 PAM4 symbols in the PAM4 symbol data stream.
  • the interleaved coding processing method designed in this embodiment enables the bits in the outer code word and the bits in the inner code word to be discretely and uniformly mapped to the modulation symbols, making the cascaded FEC transmission scheme have strong burst resistance. ability.
  • the data flow rate is about 200G and is carried on 4 optical signals.
  • PMA physical medium attachment
  • the n 2 8 second data stream rates (each is about 200G) and correspondingly carried on 8 optical signals.
  • Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ 8.
  • the offset constraint factor of 8 left circular shifts
  • the specific value of is one of the value items 1.
  • Figure 33 is a schematic diagram of a seventh implementation manner of interleaved coding processing.
  • the letters a, b, c, d, f, g, h, k, p, q, r, and s respectively represent a KP4 symbol, which contains 10 bits.
  • KP4 symbols with the same letters come from the same KP4 foreign code
  • KP4 symbols with different letters come from different KP4 foreign codes.
  • the eight KP4 symbols of the same letter a in Figure 33 come from the same KP4 foreign code.
  • the bits in row i and column j in the third bit matrix M 3 are output to the bit in array A bits, satisfying the following formula:
  • Every 2 bits in array A containing 1024 bits are mapped to a PAM4 modulation symbol, resulting in a total of 512 PAM4 symbols.
  • the 2 bits mapped to one PAM4 modulation symbol come from 1 inner code word, and the 16 bits mapped to 8 consecutive PAM4 modulation symbols come from 8 inner code words.
  • a total of 20 bits are processed by the above interleaved coding and mapped to one of the PAM4 symbol data streams.
  • the offset constraint factor of the left cyclic shift described in value item 1 is used Any 2 PAM4 symbols among the 10 PAM4 symbols may be spaced apart by at least 2 PAM4 symbols in the PAM4 symbol data stream. More specifically, when the 2 PAM4 symbols among the 10 PAM4 symbols come from different KP4 outer code words, they are separated by at least 12 PAM4 symbols in the PAM4 symbol data stream.
  • the interleaved coding processing method designed in this embodiment enables the bits in the outer code word and the bits in the inner code word to be discretely and uniformly mapped to the modulation symbols, making the cascaded FEC transmission scheme have strong burst resistance. ability.
  • the data flow rate is about 200G and is carried on 4 optical signals.
  • PMA physical medium attachment
  • the n 2 8 second data stream rates (each is about 200G) and correspondingly carried on 8 optical signals.
  • the circular shift adopts right rotation. Perform a right circular shift ⁇ i on the 120 information bits in the i-th row (0 ⁇ i ⁇ 8) of the inner code word matrix M c (i.e., the 120 bits in the i-th row of the first bit matrix M 1 ) bits to obtain 120 bits in the i-th row of the third bit matrix M 3 , which satisfies the following formula:
  • Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m.
  • the specific values of the eight right cyclic shift offset constraint factors ⁇ 0 , ⁇ 1 , ⁇ 2 , ⁇ 3 , ⁇ 4 , ⁇ 5 , ⁇ 6 , ⁇ 7 ⁇ are one of the following value items 2
  • a fixed offset is added to each factor value in 7 ⁇ , namely ⁇ ( ⁇ 0 + ⁇ )%K, ( ⁇ 1 + ⁇ )%K, ( ⁇ 2 + ⁇ )%K, ( ⁇ 3 + ⁇ )% K, ( ⁇ 4 + ⁇ )%K, ( ⁇ 5 + ⁇ )%K, ( ⁇ 6 + ⁇ )%K, ( ⁇ 7 + ⁇ )%K ⁇ is still regarded as a legal parameter term, where ⁇ is integer.
  • the bits in row i and column j in the third bit matrix M 3 are output to the bit in array A bits, satisfying the following formula:
  • Every 2 bits in array A containing 1024 bits are mapped to a PAM4 modulation symbol, resulting in a total of 512 PAM4 symbols.
  • the 2 bits mapped to one PAM4 modulation symbol come from 1 inner code word, and the 16 bits mapped to 8 consecutive PAM4 modulation symbols come from 8 inner code words.
  • the interleaved coding processing method designed in this embodiment enables the bits in the outer code word and the bits in the inner code word to be discretely and uniformly mapped to the modulation symbols, making the cascaded FEC transmission scheme have strong burst resistance.
  • the data flow rate is about 200G and is carried on 4 optical signals.
  • PMA physical medium attachment
  • the n 2 8 second data stream rates (each is about 200G) and correspondingly carried on 8 optical signals.
  • the data processing flow does not include convolutional interleaving. Taking the bit set representation as an example, left circular shift is used.
  • Embodiment X-1 Based on Embodiment X-1, the convolution interleaving operation is not performed (bypass), which has the advantage of low latency and meets application scenarios with high latency requirements.
  • the interleaved encoding process first performs inner code encoding, then performs cyclic shifting, and then performs polling readout.
  • n 1 1 first data streams
  • the 120 information bits of each inner code word come from 12 KP4 symbols of 4 different outer code KP4RS code words.
  • the specific value of is one of the following value items 3:
  • the offset constraint factor of 8 left circular shifts Add a fixed offset to each factor value, that is is still regarded as a legal parameter item, where ⁇ is an integer.
  • Every 2 bits in the 4th bit set containing 1024 bits are mapped to a PAM4 modulation symbol, resulting in a total of 512 PAM4 symbols.
  • the 2 bits mapped to one PAM4 modulation symbol come from 1 inner code word, and the 16 bits mapped to 8 consecutive PAM4 modulation symbols come from 8 inner code words.
  • the bit interleaving and mapping method designed in this embodiment enables the bits in the outer code word and the bits in the inner code word to be mapped to the modulation symbols more discretely and uniformly while ensuring a lower delay, so that the The cascaded FEC transmission scheme has better anti-burst capability.
  • the data flow rate is about 200G and is carried on 4 optical signals.
  • PMA physical medium attachment
  • the n 2 8 second data stream rates (each is about 200G) and correspondingly carried on 8 optical signals.
  • Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ 8.
  • the specific value of is one of the value items 3.
  • Figure 35 is a schematic diagram of a ninth implementation of interleaved coding processing.
  • the letters a, b, c, and d respectively represent 1 KP4 symbol, which contains 10 bits.
  • KP4 symbols with the same letters come from the same KP4 foreign code
  • KP4 symbols with different letters come from different KP4 foreign codes.
  • the 24 KP4 symbols with the same letter a in Figure 35 come from the same KP4 foreign code.
  • Every 2 bits in array A containing 1024 bits are mapped to a PAM4 modulation symbol, resulting in a total of 512 PAM4 symbols.
  • the 2 bits mapped to one PAM4 modulation symbol come from 1 inner code word, and the 16 bits mapped to 8 consecutive PAM4 modulation symbols come from 8 inner code words.
  • the bit interleaving and mapping method designed in this embodiment enables the bits in the outer code word and the bits in the inner code word to be mapped to the modulation symbols more discretely and uniformly while ensuring a lower delay, so that the The cascaded FEC transmission scheme has better anti-burst capability.
  • the data flow rate is about 200G and is carried on 4 optical signals.
  • PMA Physical Medium Attachment
  • the n 2 8 second data stream rates (each is about 200G) and correspondingly carried on 8 optical signals.
  • Embodiment X-5 right rotation is used for circular shift.
  • Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ m.
  • the specific values of the eight right cyclic shift offset constraint factors ⁇ 0 , ⁇ 1 , ⁇ 2 , ⁇ 3 , ⁇ 4 , ⁇ 5 , ⁇ 6 , ⁇ 7 ⁇ are one of the following value items 4
  • each factor in the eight right cyclic shifted offset constraint factors ⁇ 0 , ⁇ 1 , ⁇ 2 , ⁇ 3 , ⁇ 4 , ⁇ 5 , ⁇ 6 , ⁇ 7 ⁇ is carried out.
  • Add fixed offsets, i.e. ⁇ ( ⁇ 0 + ⁇ )%K, ( ⁇ 1 + ⁇ )%K, ( ⁇ 2 + ⁇ )%K, ( ⁇ 3 + ⁇ )%K, ( ⁇ 4 + ⁇ ) %K, ( ⁇ 5 + ⁇ )%K, ( ⁇ 6 + ⁇ )%K, ( ⁇ 7 + ⁇ )%K ⁇ is still regarded as a legal parameter term, where ⁇ is an integer.
  • Every 2 bits in array A containing 1024 bits are mapped to a PAM4 modulation symbol, resulting in a total of 512 PAM4 symbols.
  • the 2 bits mapped to one PAM4 modulation symbol come from 1 inner code word, and the 16 bits mapped to 8 consecutive PAM4 modulation symbols come from 8 inner code words.
  • the bit interleaving and mapping method designed in this embodiment enables the bits in the outer code word and the bits in the inner code word to be mapped to the modulation symbols more discretely and uniformly while ensuring a lower delay, so that the The cascaded FEC transmission scheme has better anti-burst capability.
  • the data flow rate is about 200G and is carried on 4 optical signals.
  • PMA physical medium attachment
  • the n 2 8 second data stream rates (each is about 200G) and correspondingly carried on 8 optical signals.
  • Embodiment X-1 to Embodiment X-6 inner code encoding is performed first, and then cyclic shifting is performed.
  • the inner code encoding and cyclic shift can also be performed in parallel, as shown in Figures 29 and 30.
  • the following is introduced using Embodiment X-7 as an example, and an equivalent implementation method of Embodiment X-3 is given.
  • Embodiment X-3 Based on the solution of Embodiment X-3, in this embodiment, inner code encoding and cyclic shifting are performed in parallel.
  • Figure 37 is a schematic diagram of an eleventh embodiment of interleaved coding processing.
  • the 120 information bits in the i-th (0 ⁇ i ⁇ 8) row in the first bit matrix M 1 (that is, the 120 bits in the i-th row in the first bit matrix M 1 ) are circularly shifted to the left.
  • Bit bits, and obtain 120 bits in the i-th row of the second bit matrix M 2 which satisfies the following formula:
  • Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ 8, 0 ⁇ j ⁇ 120.
  • the offset constraint factor of 8 left circular shifts
  • the specific value of is one of the value items 1. As shown in Figure 37, consider
  • the bits in row i and column j in the third bit matrix M 3 are output to the bit in array A bits, satisfying the following formula:
  • Every 2 bits in array A containing 1024 bits are mapped to a PAM4 modulation symbol, resulting in a total of 512 PAM4 symbols.
  • the 2 bits mapped to one PAM4 modulation symbol come from 1 inner code word, and the 16 bits mapped to 8 consecutive PAM4 modulation symbols come from 8 inner code words.
  • the interleaved coding processing method designed in this embodiment enables the bits in the outer code word and the bits in the inner code word to be discretely and uniformly mapped to the modulation symbols, making the cascaded FEC transmission scheme have strong burst resistance. ability.
  • the data flow rate is about 200G and is carried on 4 optical signals.
  • PMA physical medium attachment
  • the n 2 8 second data stream rates (each is about 200G) and correspondingly carried on 8 optical signals.
  • the interleaving coding process first performs cyclic shifting, then performs inner code encoding, and then performs polling readout.
  • n 1 1 first data streams
  • the cyclic shift operation performs a cyclic shift to the left on the i-th (0 ⁇ i ⁇ 8) 1st bit set. bits to obtain the i-th 2nd bit set, in which the offset constraint factor of 8 left cyclic shifts
  • the specific value of is one of the value items 1.
  • Every 2 bits in the 4th bit set containing 1024 bits are mapped to a PAM4 modulation symbol, resulting in a total of 512 PAM4 symbols.
  • the 2 bits mapped to one PAM4 modulation symbol come from 1 inner code word, and the 16 bits mapped to 8 consecutive PAM4 modulation symbols come from 8 inner code words.
  • the interleaved coding processing method designed in this embodiment enables the bits in the outer code word and the bits in the inner code word to be discretely and uniformly mapped to the modulation symbols, making the cascaded FEC transmission scheme have strong burst resistance. ability.
  • the data flow rate is about 200G and is carried on 4 optical signals.
  • PMA physical medium attachment
  • the n 2 8 second data stream rates (each is about 200G) and correspondingly carried on 8 optical signals.
  • Y%Z represents the remainder after dividing the integer Y by the integer Z, 0 ⁇ i ⁇ 8, 0 ⁇ j ⁇ 120.
  • the specific value of is one of the value items 1.
  • Every 2 bits in array A containing 1024 bits are mapped to a PAM4 modulation symbol, resulting in a total of 512 PAM4 symbols.
  • the 2 bits mapped to one PAM4 modulation symbol come from 1 inner code word, and the 16 bits mapped to 8 consecutive PAM4 modulation symbols come from 8 inner code words.
  • the interleaved coding processing method designed in this embodiment enables the bits in the outer code word and the bits in the inner code word to be discretely and uniformly mapped to the modulation symbols, making the cascaded FEC transmission scheme have strong burst resistance. ability.
  • the data flow rate is about 200G and is carried on 4 optical signals.
  • PMA physical medium attachment
  • the n 2 8 second data stream rates (each is about 200G) and correspondingly carried on 8 optical signals.
  • the interleaving coding process first performs cyclic shifting, then performs inner code encoding, and then performs polling readout.
  • the four consecutive 1st bit sets in a 1st data stream are called the 0th 1st bit set, the 1st 1st bit set, the 2nd 1st bit set, and the 3rd 1st bit set; another The four consecutive 1st bit sets in the first data stream are called the 4th 1st bit set, the 5th 1st bit set, the 6th 1st bit set, and the 7th 1st bit set.
  • the cyclic shift operation performs a circular shift of the i-th (0 ⁇ i ⁇ 8) 1st bit set to the right by ⁇ i bits to obtain the ith 2nd bit set, of which 8 are cyclically shifted to the right.
  • the specific value of the bit offset constraint factor ⁇ 0 , ⁇ 1 , ⁇ 2 , ⁇ 3 , ⁇ 4 , ⁇ 5 , ⁇ 6 , ⁇ 7 ⁇ is one of the value items 2.
  • the 0th 1st bit set, the 1st 1st bit set, the 2nd 1st bit set, and the 3rd 1st bit set come from the same data stream;
  • the 4th 1st bit set, the 5th 1st bit set, the 6th 1st bit set, and the 7th 1st bit set come from another data stream. That is, the polling read operation first obtains 8 bits from a data stream, and then obtains 8 bits from a data stream.
  • Every 2 bits in the 4th bit set containing 1024 bits are mapped to a PAM4 modulation symbol, resulting in a total of 512 PAM4 symbols.
  • the 2 bits mapped to one PAM4 modulation symbol come from 1 inner code word, and the 16 bits mapped to 8 consecutive PAM4 modulation symbols come from 8 inner code words.
  • a total of 20 bits are processed by the above interleaved coding and mapped to one of the PAM4 symbol data streams.
  • using the offset constraint factor ⁇ i of the right cyclic shift can make any 2 PAM4 symbols among the 10 PAM4 symbols
  • the interval in the PAM4 symbol data stream is at least 2 PAM4 symbols.
  • the interleaved coding processing method designed in this embodiment enables the bits in the outer code word and the bits in the inner code word to be discretely and uniformly mapped to the modulation symbols, making the cascaded FEC transmission scheme have strong burst resistance. ability.
  • the data flow rate is about 200G and is carried on 4 optical signals.
  • PMA physical medium attachment
  • the n 2 8 second data stream rates (each is about 200G) and correspondingly carried on 8 optical signals.
  • the four consecutive 1st bit sets in a first data stream are called the 0th 1st bit set, the 2nd 1st bit set, and the 4th 1st bit set, the 6th 1st bit set; the 4 consecutive 1st bit sets in another 1st data stream are called the 1st 1st bit set, the 3rd 1st bit set, and the 5th 1st bit set , the 7th 1st bit set.
  • the polling readout obtains 2 bits from the 0th 3rd bit set, and obtains 2 bits from the 1st 3rd bit set,...
  • the polling read operation first obtains 2 bits from a data stream, and then obtains 2 bits from a data stream.
  • the four consecutive 1st bit sets in a first data stream are called the 0th 1st bit set, the 1st 1st bit set, and the 4th 1st bit set, the 5th 1st bit set; the 4 consecutive 1st bit sets in another 1st data stream are called the 2nd 1st bit set, the 3rd 1st bit set, and the 6th 1st bit set , the 7th 1st bit set.
  • the polling readout obtains 2 bits from the 0th 3rd bit set, and obtains 2 bits from the 1st 3rd bit set,...
  • the polling read operation first obtains 4 bits from a data stream, and then obtains 4 bits from a data stream.
  • Figure 39 is another schematic structural diagram of a data processing device in an embodiment of the present application.
  • the data processing device includes an interleaving coding module 501 and a bit mapping module 502.
  • the interleaving coding module 501 is used to perform the operation of step 401 in the above-mentioned data processing method shown in Figure 26.
  • the bit mapping module 502 is used to perform the above data processing method shown in Figure 26 The operation of step 402.
  • the device provided in this application can also be implemented in other ways.
  • the unit division in the above device is only a logical function division, and there may be other division methods in actual implementation.
  • multiple units or components may be combined or integrated into another system.
  • each functional unit in various embodiments of the present application can be integrated into one processing unit, or it can be an independent physical unit, or two or more functional units can be integrated into one processing unit.
  • the above integrated units can be implemented in the form of hardware or software functional units.
  • Figure 40 is another schematic structural diagram of a data processing device in an embodiment of the present application.
  • the data processing device includes a processor 201, a memory 202 and a transceiver 203.
  • the processor 201, the memory 202 and the transceiver 203 are connected to each other through lines.
  • the memory 202 is used to store program instructions and data.
  • the transceiver 203 is used to receive the first data stream.
  • the processor 201 is configured to perform the operations in the steps shown in FIG. 3 or FIG. 26 .
  • the processor 201 may include the encoding module 101, the bit interleaving module 102 and the bit mapping module 103 shown in Figure 22 above.
  • the processor 201 may include the interleaving coding module 501 and the bit mapping module 502 shown in FIG. 39 above.
  • the processor shown in Figure 40 above can be a general-purpose central processing unit (CPU), a general-purpose processor, a digital signal processor (DSP), an application-specific integrated circuit (ASIC), or an on-site processor.
  • the memory shown in Figure 40 above can store the operating system and other application programs.
  • the program code used to implement the technical solutions provided by the embodiments of this application is stored in the memory and executed by the processor.
  • the processor may include memory internally.
  • the processor and memory are two separate structures.
  • the computer program product includes one or more computer instructions.
  • the processes or functions described in the embodiments of the present application are generated in whole or in part.
  • the computer may be a general-purpose computer, a special-purpose computer, a computer network, or other programmable device.
  • the computer instructions may be stored in or transmitted from one computer-readable storage medium to another, e.g., the computer instructions may be transferred from a website, computer, server, or data center Transmission to another website, computer, server or data center by wired (such as coaxial cable, optical fiber, digital subscriber line (DSL)) or wireless (such as infrared, wireless, microwave, etc.) means.
  • the computer-readable storage medium can be any available medium that can be accessed by a computer or a data storage such as a server, data center, etc. integrated with one or more available media. equipment.
  • the available media may be magnetic media (eg, floppy disk, hard disk, magnetic tape), optical media (eg, DVD), or semiconductor media (eg, Solid State Disk (SSD)), etc.

Landscapes

  • Engineering & Computer Science (AREA)
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  • Probability & Statistics with Applications (AREA)
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Abstract

本申请实施例公开了一种数据处理方法及数据处理装置。该方法具体如下：对n条第一数据流分别进行内码编码，以得到n条第二数据流。n条第二数据流包括分别来自n条第二数据流的n个内码码字，n个内码码字包括n/m个码字集合，每个码字集合包括m个内码码字，每个内码码字包括N个比特。分别对n/m个码字集合进行比特交织得到n/m个目标比特集合。分别对每个目标比特集合中m×N个比特进行映射得到m×N/L个调制符号，以得到共n×N/L个调制符号。其中，每L个比特映射为一个调制符号，调制符号的L个比特分别来自L个内码码字。若调制符号的L个比特均来自内码码字的信息比特，则调制符号中任意两个比特来自两个不同内码码字的两个不同位置。

Description

一种数据处理方法及数据处理装置
本申请要求于2022年06月24日提交中国专利局、申请号为202210727137.1、发明名称为“一种数据处理方法及数据处理装置”的中国专利申请和于2022年07月22日提交中国专利局、申请号为202210867882.6、发明名称为“一种数据处理方法及数据处理装置”的中国专利申请的优先权和于2023年04月04日提交中国专利局、申请号为202310382561.1、发明名称为“一种数据处理方法及数据处理装置”的中国专利申请的优先权，其全部内容通过应用结合在本申请中。
技术领域
本申请涉及通信领域，尤其涉及一种数据处理方法及数据处理装置。
背景技术
在5G、云计算、大数据、人工智能等持续推动下，高速光传输网络正朝着大容量、分组化、智能化的方向发展。采用前向纠错(forward error correction，FEC)编码对传输的数据进行纠错，能够解决传输误码，从接收数据中恢复出发送端发送的原始数据。
当前提出有一种级联FEC的传输方案，发端设备和发端处理模块通过连接单元接口(attachment unit interface，AUI)连接。发端设备对待传输数据进行第一FEC编码，并将第一FEC编码后的数据发送至发端处理模块。发端处理模块对第一FEC编码后的数据再进行第二FEC编码，并将第二FEC编码后的比特序列进行调制映射生成对应的调制符号序列，最后将生成的符号序列通过光传输网络传送到接收端。接收端对接收到的调制符号序列进行解调和解码后，可以得到发送端发送的信息。
通常，在第二FEC编码前会加入级联编码交织，将第一FEC编码后的数据进行打乱顺序，以增强整体FEC方案的纠错性能。另外，调制符号序列在实际传输过程中，传输链路受到突发因素的影响，会造成调制符号序列中连续的若干个符号出现错误，接收端收到受突发因素影响的调制符号序列。由于连续出现的错误较多，通过FEC码也难以准确地进行纠错，导致了信息传输的误码率较高。
发明内容
本申请实施例提供了一种数据处理方法及数据处理装置。使得该级联FEC传输方案具有较强的抗突发能力，能够应用于较多的传输场景，尤其适用于信道存在有色噪声的实际相干传输场景。
第一方面，本申请提供了一种数据处理方法。该方法包括如下步骤。首先，对n条第一数据流分别进行内码编码，以得到n条第二数据流。其中，n条第一数据流都经过外码编码，内码编码和外码编码均为FEC编码。n条第二数据流至少包括n个内码码字，n个内码码字分别来自n条第二数据流。n个内码码字包括n/m个码字集合，每个码字集合包括m个内码码字。每个内码码字包括N个比特，N个比特包括K个信息比特和P个校验比特，n为大于1的 整数，n能被m整除。之后，分别对n/m个码字集合进行比特交织得到n/m个目标比特集合。其中，每个目标比特集合包括m×N个比特。进而，分别对每个目标比特集合中m×N个比特进行映射得到m×N/L个调制符号，以得到共n×N/L个调制符号。其中，每L个比特映射为一个调制符号，m能被L整除，映射为一个调制符号的L个比特分别来自L个内码码字。若映射为一个调制符号的L个比特均来自内码码字的信息比特时，则映射为一个调制符号的L个比特中的任意两个比特来自两个不同内码码字的两个不同位置。
在该实施方式中，采用级联FEC的传输方案，即数据流先后经过外码编码和内码编码。在此基础上，本申请设计了一种比特交织和映射的方法，使外码码字中的比特和内码码字中的比特均离散、均匀地映射到调制符号上，使得该级联FEC传输方案具有较强的抗突发能力，特别是对于长度较低的突发错误可以直接由内码译码进行纠正，能够应用于较多的传输场景，尤其适用于信道存在有色噪声的实际相干传输场景。
在一些可能的实施方式中，N能被L整除，每个内码码字的N个比特分别映射到N个调制符号，内码码字的N个比特包括L个第一比特子集，相同第一比特子集中的比特分别映射到不同调制符号的相同比特位，不同第一比特子集中的比特分别映射到不同调制符号的不同比特位。例如，一个调制符号包括比特位b0、比特位b1、…、比特位bL-1，内码码字的N个比特中映射到比特位b0、比特位b1、…、比特位bL-1的个数均为N/L。应理解，上述L个比特位在传输中出现错误的概率不一定相等，将一个内码码字的比特更均匀地映射到调制符号上，可提高级联FEC方案在实际传输中的抗突发能力。
在一些可能的实施方式中，对码字集合进行比特交织得到目标比特集合包括：对码字集合中每个内码码字的K个信息比特进行第一位置变换得到第一比特集合。对第一比特集合中位于相同位置的比特进行第二位置变换得到目标比特集合。以码字集合表现为比特矩阵为例，第一位置变换可以理解为对位于每一行的比特进行位置变换，第二位置变换可以理解为对位于每一列的比特进行位置变换。该实施方式提供了一种比特交织的具体实现方式，使得本方案具有较强的抗突发能力。
在一些可能的实施方式中，对码字集合中每个内码码字的K个信息比特进行第一位置变换包括：对码字集合中每个内码码字的K个信息比特进行向左循环移位或进行向右循环移位。该实施方式提供了一种第一位置变换的具体实现方式，具有较好的实用效果。
在一些可能的实施方式中，码字集合和第一比特集合均表示为比特矩阵，目标比特集合表示为比特矩阵或一维数组。比特矩阵包括m行N列个比特，一维数组包括m×N个比特。第一比特集合中位于相同位置的比特为第一比特集合对应的比特矩阵中的一列共m个比特。
在一些可能的实施方式中，第一位置变换满足第一条件，第一条件包括：
H1[i][j]表示进行第一位置变换前的比特矩阵中第i行第j列的比特，H2[i][j]表示进行第一位置变换后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，0≤i<m。
在一些可能的实施方式中，第一比特集合中每个相同位置包括m/L个第二比特子集，每个第二比特子集包括L个比特。对第一比特集合中位于相同位置的比特进行第二位置变换包 括：对第一比特集合中每个相同位置的m/L个第二比特子集进行向上循环移位或进行向下循环移位。该实施方式提供了一种第二位置变换的具体实现方式，具有较好的实用效果。
在一些可能的实施方式中，第二位置变换满足第二条件，第二条件包括：
H2[i][j]表示进行第二位置变换前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行第二位置变换后的比特矩阵中第i行第j列的比特，表示向下取整，Y％Z表示整数Y除以整数Z后的余数，θ为大于-L且小于L的非零整数，0≤i<m，0≤j<N。
在一些可能的实施方式中，第二位置变换满足第三条件，第三条件包括：
H2[i][j]表示进行第二位置变换前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行第二位置变换后的比特矩阵中第i行第j列的比特，表示向下取整，Y％Z表示整数Y除以整数Z后的余数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m，0≤j<N。
在一些可能的实施方式中，第二位置变换满足第四条件，第四条件包括：
H3[i][j]＝H2[i^(j％L)][j]
H2[i][j]表示进行第二位置变换前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行第二位置变换后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m，0≤j<N。
在一些可能的实施方式中，码字集合表示为比特矩阵，目标比特集合表示为比特矩阵或一维数组。比特矩阵包括m行N列个比特，一维数组包括m×N个比特。
在一些可能的实施方式中，目标比特集合为比特矩阵，比特交织满足第五条件，第五条件包括：
H1[i][j]表示进行比特交织前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行比特交织后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，表示向下取整，θ为大于-L且小于L的非零整数，0≤i<m。
在一些可能的实施方式中，目标比特集合为一维数组，比特交织满足第六条件，第六条件包括：
H1[i][j]表示进行比特交织前的比特矩阵中第i行第j列的比特，A[t]表示进行比特交织后的一维数组中第t个比特，0≤t<m×N，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，表示向下取整，θ为大于-L且小于L的非零整数，0≤i<m。
在一些可能的实施方式中，目标比特集合为比特矩阵，比特交织满足第七条件，第七条件包括：
H1[i][j]表示进行比特交织前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行比特交织后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m。
在一些可能的实施方式中，目标比特集合为一维数组，比特交织满足第八条件，第八条件包括：
H1[i][j]表示进行比特交织前的比特矩阵中第i行第j列的比特，A[t]表示进行比特交织后的一维数组中第t个比特，0≤t<m×N，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m。
在一些可能的实施方式中，对每个目标比特集合中m×N个比特进行映射得到m×N/L个调制符号包括：将每个目标比特集合中位于相同位置的每连续L个比特映射为一个调制符号，以得到m×N/L个调制符号。
在一些可能的实施方式中，调制符号流包括映射得到的m×N/L个调制符号，每个目标比特集合中位于相同位置的m个比特映射得到的m/L个调制符号在调制符号流中连续。其中，目标比特集合表示为比特矩阵时，目标比特集合中位于相同位置的m个比特为比特矩阵中的一列m个比特；目标比特集合表示为一维数组时，目标比特集合中位于相同位置的m个比特为一维数组中的连续m个比特。
在一些可能的实施方式中，调制符号流包括映射得到的m×N/L个调制符号，每个目标比特集合表示为包括m行N列个比特的比特矩阵，每个目标比特集合中位于其中一列的m个比特映射得到m/L个第一调制符号，m/L个第一调制符号中每连续的T个第一调制符号在调制符号流中连续，每个目标比特集合中位于其中另一列的m个比特映射得到m/L个第二调制符号，m/L个第二调制符号中每连续的T个第二调制符号在调制符号流中连续，其中一列与其中另一列相邻，m/L个第一调制符号中连续T个第一调制符号与m/L个第二调制符号中连续T个第二调制符号在调制符号流中连续，m/L能被T整除。
在一些可能的实施方式中，n条第一数据流都经过标识锁定和通道纠偏处理，当连续W个调制符号中的W×L个比特都是内码码字的信息比特时，W×L个比特来自多于2个经过外码编码的外码码字，其中，W≥2。
在一些可能的实施方式中，每个调制符号为双偏振正交幅度调制(DP-16QAM)调制符号，每个调制符号包括8个比特。或者，每个调制符号为脉冲幅度调制(PAM4)调制符号，每个调制符号包括2个比特。
第二方面，本申请提供了一种数据处理方法。该方法包括如下步骤。首先，对n条第一数据流分别进行内码编码，以得到n条第二数据流。其中，n条第一数据流都经过外码编码，内码编码和外码编码均为FEC编码。n条第二数据流至少包括n个内码码字，n个内码码字分 别来自n条第二数据流。n个内码码字包括n/m个码字集合，每个码字集合包括m个内码码字。每个内码码字包括N个比特，N个比特包括K个信息比特和P个校验比特，n为大于1的整数，n能被m整除。之后，分别对n/m个码字集合进行比特交织得到n/m个目标比特集合。其中，每个目标比特集合包括m×N个比特，比特交织包括对码字集合中每个内码码字的K个信息比特进行位置变换。进而，分别对每个目标比特集合中m×N个比特进行映射得到m×N/L个调制符号，以得到共n×N/L个调制符号。其中，每L个比特映射为一个调制符号，m能被L整除。映射为一个调制符号的L个比特来自Lr个内码码字，Lr个内码码字中每个内码码字有Lc个比特映射到调制符号。映射为连续2个调制符号的2L个比特来自2Lr个内码码字，L＝Lr×Lc,Lc>1。
在一些可能的实施方式中，对码字集合中每个内码码字的K个信息比特进行位置变换包括：对码字集合中每个内码码字的K个信息比特进行向左循环移位或进行向右循环移位。
在一些可能的实施方式中，码字集合表示为比特矩阵，目标比特集合表示为比特矩阵或一维数组。比特矩阵包括m行N列个比特，一维数组包括m×N个比特。
在一些可能的实施方式中，位置变换满足目标条件，目标条件包括：
H1[i][j]表示进行位置变换前的比特矩阵中第i行第j列的比特，H2[i][j]表示进行位置变换后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，0≤i<m。
在一些可能的实施方式中，每个目标比特集合包括m行N列个比特，目标比特集合中每Lr行Lc列共L个比特映射为一个调制符号。
在一些可能的实施方式中，调制符号流包括映射得到的m×N/L个调制符号，目标比特集合中每Lc列比特映射得到的m/Lr个调制符号在调制符号流中连续，目标比特集合中每N列比特映射得到的m×N/L个调制符号在调制符号流中连续。
在一些可能的实施方式中，调制符号流包括映射得到的m×N/L个调制符号。每个目标比特集合中位于其中Lc列的比特映射得到m/Lr个第一调制符号，m/Lr个第一调制符号中每连续的T个第一调制符号在调制符号流中连续。每个目标比特集合中位于其中另Lc列的比特映射得到m/Lr个第二调制符号，m/Lr个第二调制符号中每连续的T个第二调制符号在调制符号流中连续。其中Lc列与其中另Lc列相邻，m/Lr个第一调制符号中连续T个第一调制符号与m/Lr个第二调制符号中连续T个第二调制符号在调制符号流中连续，m/Lr能被T整除。
在一些可能的实施方式中，每个调制符号为双偏振正交幅度调制(DP-16QAM)调制符号，每个调制符号包括8个比特。或者，每个调制符号为脉冲幅度调制(PAM4)调制符号，每个调制符号包括2个比特。
第三方面，本申请提供了一种数据处理装置。该数据处理装置包括：编码模块、比特交织模块和比特映射模块。编码模块用于：对n条第一数据流分别进行内码编码，以得到n条第二数据流。其中，n条第一数据流都经过外码编码，内码编码和外码编码均为前向纠错FEC编码。n条第二数据流至少包括n个内码码字，n个内码码字分别来自n条第二数据流。n个内码码字包括n/m个码字集合，每个码字集合包括m个内码码字。每个内码码字包括N个比 特，N个比特包括K个信息比特和P个校验比特，n为大于1的整数，n能被m整除。比特交织模块用于：分别对n/m个码字集合进行比特交织得到n/m个目标比特集合，每个目标比特集合包括m×N个比特；比特映射模块用于：分别对每个目标比特集合中m×N个比特进行映射得到m×N/L个调制符号，以得到共n×N/L个调制符号。其中，每L个比特映射为一个调制符号，m能被L整除，映射为一个调制符号的L个比特分别来自L个内码码字。若映射为一个调制符号的L个比特均来自内码码字的信息比特时，则映射为一个调制符号的L个比特中的任意两个比特来自两个不同内码码字的两个不同位置。
在一些可能的实施方式中，N能被L整除，每个内码码字的N个比特分别映射到N个调制符号，内码码字的N个比特包括L个第一比特子集，相同第一比特子集中的比特分别映射到不同调制符号的相同比特位，不同第一比特子集中的比特分别映射到不同调制符号的不同比特位。
在一些可能的实施方式中，比特映射模块具体用于：对码字集合中每个内码码字的K个信息比特进行第一位置变换得到第一比特集合。对第一比特集合中位于相同位置的比特进行第二位置变换得到目标比特集合。
在一些可能的实施方式中，比特映射模块具体用于：对码字集合中每个内码码字的K个信息比特进行向左循环移位或进行向右循环移位。
在一些可能的实施方式中，码字集合和第一比特集合均表示为比特矩阵，目标比特集合表示为比特矩阵或一维数组。比特矩阵包括m行N列个比特，一维数组包括m×N个比特。第一比特集合中位于相同位置的比特为第一比特集合对应的比特矩阵中的一列共m个比特。
在一些可能的实施方式中，第一位置变换满足第一条件，第一条件包括：
H1[i][j]表示进行第一位置变换前的比特矩阵中第i行第j列的比特，H2[i][j]表示进行第一位置变换后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，0≤i<m。
在一些可能的实施方式中，第一比特集合中每个相同位置包括m/L个第二比特子集，每个第二比特子集包括L个比特。比特映射模块具体用于：对第一比特集合中每个相同位置的m/L个第二比特子集进行向上循环移位或进行向下循环移位。
在一些可能的实施方式中，第二位置变换满足第二条件，第二条件包括：
H2[i][j]表示进行第二位置变换前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行第二位置变换后的比特矩阵中第i行第j列的比特，表示向下取整，Y％Z表示整数Y除以整数Z后的余数，θ为大于-L且小于L的非零整数，0≤i<m，0≤j<N。
在一些可能的实施方式中，第二位置变换满足第三条件，第三条件包括：
H2[i][j]表示进行第二位置变换前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行第二位置变换后的比特矩阵中第i行第j列的比特，表示向下取整，Y％Z表示整数Y除以整数Z后的余数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得 到的比特序列所对应的整数，0≤i<m，0≤j<N。
在一些可能的实施方式中，第二位置变换满足第四条件，第四条件包括：
H3[i][j]＝H2[i^(j％L)][j]
H2[i][j]表示进行第二位置变换前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行第二位置变换后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m，0≤j<N。
在一些可能的实施方式中，码字集合表示为比特矩阵，目标比特集合表示为比特矩阵或一维数组，比特矩阵包括m行N列个比特，一维数组包括m×N个比特。
在一些可能的实施方式中，目标比特集合为比特矩阵，比特交织满足第五条件，第五条件包括：
H1[i][j]表示进行比特交织前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行比特交织后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，表示向下取整，θ为大于-L且小于L的非零整数，0≤i<m。
在一些可能的实施方式中，目标比特集合为一维数组，比特交织满足第六条件，第六条件包括：
H1[i][j]表示进行比特交织前的比特矩阵中第i行第j列的比特，A[t]表示进行比特交织后的一维数组中第t个比特，0≤t<m×N，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，表示向下取整，θ为大于-L且小于L的非零整数，0≤i<m。
在一些可能的实施方式中，目标比特集合为比特矩阵，比特交织满足第七条件，第七条件包括：
H1[i][j]表示进行比特交织前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行比特交织后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m。
在一些可能的实施方式中，目标比特集合为一维数组，比特交织满足第八条件，第八条件包括：
H1[i][j]表示进行比特交织前的比特矩阵中第i行第j列的比特，A[t]表示进行比特交织后的一维数组中第t个比特，0≤t<m×N，Y％Z表示整数Y除以整数Z后的余数，Δ为大于 -K且小于K的非零整数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m。
在一些可能的实施方式中，比特映射模块具体用于：将每个目标比特集合中位于相同位置的每连续L个比特映射为一个调制符号，以得到m×N/L个调制符号。
在一些可能的实施方式中，调制符号流包括映射得到的m×N/L个调制符号，每个目标比特集合中位于相同位置的m个比特映射得到的m/L个调制符号在调制符号流中连续。其中，目标比特集合表示为比特矩阵时，目标比特集合中位于相同位置的m个比特为比特矩阵中的一列m个比特。目标比特集合表示为一维数组时，目标比特集合中位于相同位置的m个比特为一维数组中的连续m个比特。
在一些可能的实施方式中，调制符号流包括映射得到的m×N/L个调制符号，每个目标比特集合表示为包括m行N列个比特的比特矩阵。每个目标比特集合中位于其中一列的m个比特映射得到m/L个第一调制符号，m/L个第一调制符号中每连续的T个第一调制符号在调制符号流中连续。每个目标比特集合中位于其中另一列的m个比特映射得到m/L个第二调制符号，m/L个第二调制符号中每连续的T个第二调制符号在调制符号流中连续。其中一列与其中另一列相邻，m/L个第一调制符号中连续T个第一调制符号与m/L个第二调制符号中连续T个第二调制符号在调制符号流中连续，m/L能被T整除。
在一些可能的实施方式中，n条第一数据流都经过标识锁定和通道纠偏处理，当连续W个调制符号中的W×L个比特都是内码码字的信息比特时，W×L个比特来自多于2个经过外码编码的外码码字，其中，W≥2。
在一些可能的实施方式中，每个调制符号为DP-16QAM调制符号，每个调制符号包括8个比特。或者，每个调制符号为PAM4调制符号，每个调制符号包括2个比特。
第四方面，本申请提供了一种数据处理装置。该数据处理装置包括：编码模块、比特交织模块和比特映射模块。编码模块用于：对n条第一数据流分别进行内码编码，以得到n条第二数据流。其中，n条第一数据流都经过外码编码，内码编码和外码编码均为前向纠错FEC编码。n条第二数据流至少包括n个内码码字，n个内码码字分别来自n条第二数据流。n个内码码字包括n/m个码字集合，每个码字集合包括m个内码码字。每个内码码字包括N个比特，N个比特包括K个信息比特和P个校验比特，n为大于1的整数，n能被m整除。比特交织模块用于：分别对n/m个码字集合进行比特交织得到n/m个目标比特集合。每个目标比特集合包括m×N个比特，比特交织包括对码字集合中每个内码码字的K个信息比特进行位置变换。比特映射模块用于：分别对每个目标比特集合中m×N个比特进行映射得到m×N/L个调制符号，以得到共n×N/L个调制符号。其中，每L个比特映射为一个调制符号，m能被L整除，映射为一个调制符号的L个比特来自Lr个内码码字，Lr个内码码字中每个内码码字有Lc个比特映射到调制符号，映射为连续2个调制符号的2L个比特来自2Lr个内码码字，L＝Lr×Lc,Lc>1。
在一些可能的实施方式中，比特交织模块具体用于：对码字集合中每个内码码字的K个信息比特进行向左循环移位或进行向右循环移位。
在一些可能的实施方式中，码字集合表示为比特矩阵，目标比特集合表示为比特矩阵或一维数组。比特矩阵包括m行N列个比特，一维数组包括m×N个比特。
在一些可能的实施方式中，位置变换满足目标条件，目标条件包括：
H1[i][j]表示进行位置变换前的比特矩阵中第i行第j列的比特，H2[i][j]表示进行位置变换后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，0≤i<m。
在一些可能的实施方式中，每个目标比特集合包括m行N列个比特，目标比特集合中每Lr行Lc列共L个比特映射为一个调制符号。
在一些可能的实施方式中，调制符号流包括映射得到的m×N/L个调制符号，目标比特集合中每Lc列比特映射得到的m/Lr个调制符号在调制符号流中连续，目标比特集合中每N列比特映射得到的m×N/L个调制符号在调制符号流中连续。
在一些可能的实施方式中，调制符号流包括映射得到的m×N/L个调制符号。每个目标比特集合中位于其中Lc列的比特映射得到m/Lr个第一调制符号，m/Lr个第一调制符号中每连续的T个第一调制符号在调制符号流中连续。每个目标比特集合中位于其中另Lc列的比特映射得到m/Lr个第二调制符号，m/Lr个第二调制符号中每连续的T个第二调制符号在调制符号流中连续。其中Lc列与其中另Lc列相邻，m/Lr个第一调制符号中连续T个第一调制符号与m/Lr个第二调制符号中连续T个第二调制符号在调制符号流中连续，m/Lr能被T整除。
在一些可能的实施方式中，每个调制符号为DP-16QAM调制符号，每个调制符号包括8个比特。或者，每个调制符号为PAM4调制符号，每个调制符号包括2个比特。
第五方面，本申请提供了一种数据处理方法。该方法包括如下步骤。首先，分别对n0条第一数据流中每n1条第一数据流进行交织编码处理得到1条第二数据流，以得到共n2条第二数据流。n2＝n0/n1，n0为大于1的整数，n1为大于0的整数。之后，分别对n2条第二数据流中的每2个比特进行映射为1个PAM4符号，以得到共n2条PAM4符号数据流。具体地，交织编码处理包括如下步骤：从n1条第一数据流的每条第一数据流中获取a0个第一比特集合，以得到共m＝n1×a0个第一比特集合，其中，n1条第一数据流都经过外码编码，每个第一比特集合包括K个比特，n1、a0和K均为大于1的整数。对m个第一比特集合分别进行内码编码得到m个内码码字，内码编码和外码编码均为前向纠错FEC编码，每个内码码字包括参与内码编码的1个第一比特集合和1个校验比特集合共N个比特，N＝K+P，每个校验比特集合包括P个比特，P为大于或等于1的整数。对m个内码码字分别进行循环移位得到m个第三比特集合，每个第三比特集合包括1个由第一比特集合进行循环移位得到的第二比特集合和1个校验比特集合。轮询从每个第三比特集合中获取2个比特得到第四比特集合，第四比特集合包括m×N个比特，第四比特集合中来自m个第二比特集合的共m×K个比特是连续的，第四比特集合中来自m个校验比特集合的共m×P个比特是连续的。应理解，每条第二数据流包括多个第四比特集合，每个第四比特集合经过映射得到共m×N/2个PAM4符号，其中，映射到m×N/2个PAM4符号中连续m个PAM4符号的m×2个比特来自m个内码码字。
在一些可能的实施方式中，每条第一数据流都经过外码编码，第一数据流中连续的20个比特经过交织编码处理和映射得到至少10个PAM4符号，连续的20个比特来自一个外码码字 的2个外码符号，至少10个PAM4符号中任意两个PAM4符号在PAM4符号数据流中间隔至少2个PAM4符号。
在一些可能的实施方式中，m个第一比特集合中任意两个第一比特集合进行循环移位的比特数量不同。
在一些可能的实施方式中，m个内码码字和m个第三比特集合均表示为比特矩阵，比特矩阵包括m行N列个比特。
在一些可能的实施方式中，第二比特集合由第一比特集合向左循环移位个比特得到，向左循环移位满足第一条件，第一条件包括：
其中，Mc[i][j]表示向左循环移位前的m个内码码字对应的比特矩阵中第i行第j列的比特，M3[i][j]表示向左循环移位后的m个第三比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，
在一些可能的实施方式中，第二比特集合由第一比特集合向右循环移位δi个比特得到，向右循环移位满足第二条件，第二条件包括：
其中，Mc[i][j]表示向右循环移位前的m个内码码字对应的比特矩阵中第i行第j列的比特，M3[i][j]表示向右循环移位后的m个第三比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤δi<K。
在一些可能的实施方式中，m个第三比特集合与第四比特集合满足第三条件，第三条件包括：
其中，M3[i][j]表示m个第三比特集合对应的比特矩阵中第i行第j列的比特，表示第四比特集合中第个比特，0≤i<m，0≤j<N，表示向下取整操作。
在一些可能的实施方式中，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向左循环移位个比特得到，0≤i<8，的取值满足第一取值项中的任一项，第一取值项包括：
{0,30,60,90,110,20,50,80}；
{0,30,90,60,110,20,80,50}；
{0,60,30,90,110,50,20,80}；
{0,60,90,30,110,50,80,20}；
{0,90,30,60,110,80,20,50}；
{0,90,60,30,110,80,50,20}。
在一些可能的实施方式中，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向右循环移位δi个比特得到，0≤i<8，δi的取值满足第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中的任一项，第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}包括：
{0,30,60,90,10,40,70,100}；
{0,30,90,60,10,40,100,70}；
{0,60,30,90,10,40,40,100}；
{0,60,90,30,10,70,100,40}；
{0,90,30,60,10,100,40,70}；
{0,90,60,30,10,100,70,40}。
第六方面，本申请提供了一种数据处理方法。该方法包括如下步骤。首先，分别对n0条第一数据流中每n1条第一数据流进行交织编码处理得到1条第二数据流，以得到共n2条第二数据流。n2＝n0/n1，n0为大于1的整数，n1为大于0的整数。之后，分别对n2条第二数据流中的每2个比特进行映射为1个PAM4符号，以得到共n2条PAM4符号数据流。具体地，交织编码处理包括如下步骤：从n1条第一数据流的每条第一数据流中获取a0个第一比特集合，以得到共m＝n1×a0个第一比特集合，其中，n1条第一数据流都经过外码编码，每个第一比特集合包括K个比特，n1、a0和K均为大于1的整数。对m个第一比特集合分别进行循环移位得到m个第二比特集合，并对m个第一比特集合分别进行内码编码得到m个校验比特集合，内码编码和外码编码均为前向纠错FEC编码，每个第二比特集合包括K个比特，每个校验比特集合包括P个比特，P为大于或等于1的整数。轮询从每个第二比特集合中获取2个比特得到连续的共m×K个比特，并轮询从每个校验比特集合中获取2个比特得到连续的共m×P个比特，以得到包括m×N个比特的第三比特集合，N＝K+P。应理解，每条第二数据流包括多个第三比特集合，每个第三比特集合包含第二比特集合的m×K个比特和校验比特集合的m×P个比特，每个第三比特集合中来自第二比特集合的m×K个比特经过映射得到共m×K/2个PAM4符号，每个第三比特集合中来自校验比特集合的m×P个比特经过映射得到共m×P/2个PAM4符号，映射到总共m×N/2个PAM4符号中连续m个PAM4符号的m×2个比特来自m个第二比特集合和/或m个校验比特集合。
在一些可能的实施方式中，每条第一数据流都经过外码编码，第一数据流中连续的20个比特经过交织编码处理和映射得到至少10个PAM4符号，连续的20个比特来自一个外码码字的2个外码符号，至少10个PAM4符号中任意两个PAM4符号在PAM4符号数据流中间隔至少2个PAM4符号。
在一些可能的实施方式中，m个第一比特集合中任意两个第一比特集合进行循环移位的比特数量不同。
在一些可能的实施方式中，m个第一比特集合和m个第二比特集合均表示为比特矩阵，比特矩阵包括m行K列个比特。
在一些可能的实施方式中，第二比特集合由第一比特集合向左循环移位个比特得到，向左循环移位满足第一条件，第一条件包括：
其中，M1[i][j]表示向左循环移位前的m个第一比特集合对应的比特矩阵中第i行第j列的比特，M2[i][j]表示向左循环移位后的m个第二比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤j<K，0≤i<m，
在一些可能的实施方式中，第二比特集合由第一比特集合向右循环移位δi个比特得到，向右循环移位满足第二条件，第二条件包括：
M2[i][j]＝M1[i][(j-δi)％K]
其中，M1[i][j]表示向右循环移位前的m个第一比特集合对应的比特矩阵中第i行第j列的比特，M2[i][j]表示向右循环移位后的m个第二比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤j<K，0≤i<m，0≤δi<K。
在一些可能的实施方式中，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向左循环移位个比特得到，0≤i<8，的取值满足第一取值项中的任一项，第一取值项包括：
{0,30,60,90,110,20,50,80}；
{0,30,90,60,110,20,80,50}；
{0,60,30,90,110,50,20,80}；
{0,60,90,30,110,50,80,20}；
{0,90,30,60,110,80,20,50}；
{0,90,60,30,110,80,50,20}。
在一些可能的实施方式中，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向右循环移位δi个比特得到，0≤i<8，δi的取值满足第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中的任一项，第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}包括：
{0,30,60,90,10,40,70,100}；
{0,30,90,60,10,40,100,70}；
{0,60,30,90,10,40,40,100}；
{0,60,90,30,10,70,100,40}；
{0,90,30,60,10,100,40,70}；
{0,90,60,30,10,100,70,40}。
第七方面，本申请提供了一种数据处理方法。该方法包括如下步骤。首先，分别对n0条第一数据流中每n1条第一数据流进行交织编码处理得到1条第二数据流，以得到共n2条第二数据流。n2＝n0/n1，n0为大于1的整数，n1为大于0的整数。之后，分别对n2条第二数据流中的每2个比特进行映射为1个PAM4符号，以得到共n2条PAM4符号数据流。具体地，交织编码处理包括如下步骤：从n1条第一数据流的每条第一数据流中获取a0个第一比特集合，以得到共m＝n1×a0个第一比特集合，其中，n1条第一数据流都经过外码编码，每个第一比特集合包括K个比特，n1、a0和K均为大于1的整数。对m个第一比特集合分别进行循环移位得到m个第二比特集合，每个第二比特集合包括K个比特。对m个第二比特集合分别进行内码编码得到m个内码码字，内码编码和外码编码均为前向纠错FEC编码，每个内码码字包括参与内码编码的1个第二比特集合和1个校验比特集合共N个比特，N＝K+P，每个校验比特集合包括P个比特，P为大于或等于1的整数。轮询从每个内码码字中获取2个比特得到第三比特集合，第三比特集合包括m×N个比特，第三比特集合中来自m个第二比特集合的共m×K个比特是连续的，第三比特集合中来自m个校验比特集合的共m×P个比特是连续的。 应理解，每条第二数据流包括多个第三比特集合，每个第三比特集合经过映射得到共m×N/2个PAM4符号，其中，映射到m×N/2个PAM4符号中连续m个PAM4符号的m×2个比特来自m个内码码字。
在一些可能的实施方式中，每条第一数据流都经过外码编码，第一数据流中连续的20个比特经过交织编码处理和映射得到至少10个PAM4符号，连续的20个比特来自一个外码码字的2个外码符号，至少10个PAM4符号中任意两个PAM4符号在PAM4符号数据流中间隔至少2个PAM4符号。
在一些可能的实施方式中，m个第一比特集合中任意两个第一比特集合进行循环移位的比特数量不同。
在一些可能的实施方式中，m个第一比特集合和m个第二比特集合均表示为比特矩阵，比特矩阵包括m行K列个比特。
在一些可能的实施方式中，第二比特集合由第一比特集合向左循环移位个比特得到，向左循环移位满足第一条件，第一条件包括：
其中，M1[i][j]表示向左循环移位前的m个第一比特集合对应的比特矩阵中第i行第j列的比特，M2[i][j]表示向左循环移位后的m个第二比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤j<K，
在一些可能的实施方式中，第二比特集合由第一比特集合向右循环移位δi个比特得到，向右循环移位满足第二条件，第二条件包括：
M2[i][j]＝M1[i][(j-δi)％K]
其中，M1[i][j]表示向右循环移位前的m个第一比特集合对应的比特矩阵中第i行第j列的比特，M2[i][j]表示向右循环移位后的m个第二比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤j<K，0≤δi<K。
在一些可能的实施方式中，m个内码码字表示为包括m行N列比特矩阵，m个内码码字与第三比特集合满足第三条件，第三条件包括：
其中，Mc[i][j]表示m个内码码字对应的比特矩阵中第i行第j列的比特， 表示第三比特集合中第个比特，0≤i<m，0≤j<N，表示向下取整操作。
在一些可能的实施方式中，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向左循环移位个比特得到，0≤i<8，的取值满足第一取值项中的任一项，第一取值项包括：
{0,30,60,90,110,20,50,80}；
{0,30,90,60,110,20,80,50}；
{0,60,30,90,110,50,20,80}；
{0,60,90,30,110,50,80,20}；
{0,90,30,60,110,80,20,50}；
{0,90,60,30,110,80,50,20}。
在一些可能的实施方式中，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向右循环移位δi个比特得到，0≤i<8，δi的取值满足第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中的任一项，第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}包括：
{0,30,60,90,10,40,70,100}；
{0,30,90,60,10,40,100,70}；
{0,60,30,90,10,40,40,100}；
{0,60,90,30,10,70,100,40}；
{0,90,30,60,10,100,40,70}；
{0,90,60,30,10,100,70,40}。
第八方面，本申请提供了一种数据处理方法。该方法包括如下步骤。首先，分别对n0条第一数据流中每n1条第一数据流进行交织编码处理得到1条第二数据流，以得到共n2条第二数据流。n2＝n0/n1，n0为大于1的整数，n1为大于0的整数。之后，分别对n2条第二数据流中的每2个比特进行映射为1个PAM4符号，以得到共n2条PAM4符号数据流。具体地，交织编码处理包括如下步骤：从n1条第一数据流的每条第一数据流中获取a0个第一比特集合，以得到共m＝n1×a0个第一比特集合，其中，n1条第一数据流都经过外码编码，每个第一比特集合包括K个比特，n1、a0和K均为大于1的整数。对m个第一比特集合分别进行内码编码得到m个内码码字，内码编码和外码编码均为前向纠错FEC编码，每个内码码字包括参与内码编码的1个第一比特集合和1个校验比特集合共N个比特，N＝K+P，每个校验比特集合包括P个比特，P为大于或等于1的整数。对m个内码码字分别进行交织得到1个第二比特集合，第二比特集合包括m×N个比特，第二比特集合中第个比特满足第一条件或第二条件，0≤i<m，0≤j<N。
第一条件包括：
其中，表示第二比特集合中第 个比特，表示第i个内码码字中的第个比特，Ci[j]表示第i个内码码字中的第j个比特。
第二条件包括：
其中，表示第二比特集合中第 个比特，Ci[(j-δi)％K]表示第i个内码码字中的第(j-δi)％K个比特，Ci[j]表示第i个内码码字中的第j个比特。
应理解，每条第二数据流包括多个第二比特集合，每个第二比特集合经过映射得到共m×N/2个PAM4符号，其中，映射到m×N/2个PAM4符号中连续m个PAM4符号的m×2个比特来自m个内码码字。
在一些可能的实施方式中，K＝120、m＝8，的取值满足第一取值项 中的任一项，第一取值项包括：
{0,30,60,90,110,20,50,80}；
{0,30,90,60,110,20,80,50}；
{0,60,30,90,110,50,20,80}；
{0,60,90,30,110,50,80,20}；
{0,90,30,60,110,80,20,50}；
{0,90,60,30,110,80,50,20}；
δi的取值满足第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中的任一项，第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}包括：
{0,30,60,90,10,40,70,100}；
{0,30,90,60,10,40,100,70}；
{0,60,30,90,10,40,40,100}；
{0,60,90,30,10,70,100,40}；
{0,90,30,60,10,100,40,70}；
{0,90,60,30,10,100,70,40}。
第九方面，本申请提供了一种数据处理装置，该数据处理装置包括：交织编码模块和比特映射模块。交织编码模块用于：分别对n0条第一数据流中每n1条第一数据流进行交织编码处理得到1条第二数据流，以得到共n2条第二数据流，n2＝n0/n1，n0为大于1的整数，n1为大于0的整数。比特映射模块用于：分别对n2条第二数据流中的每2个比特进行映射为1个PAM4符号，以得到共n2条PAM4符号数据流。交织编码模块具体用于：从n1条第一数据流的每条第一数据流中获取a0个第一比特集合，以得到共m＝n1×a0个第一比特集合，其中，n1条第一数据流都经过外码编码，每个第一比特集合包括K个比特，n1、a0和K均为大于1的整数。对m个第一比特集合分别进行内码编码得到m个内码码字，内码编码和外码编码均为前向纠错FEC编码，每个内码码字包括参与内码编码的1个第一比特集合和1个校验比特集合共N个比特，N＝K+P，每个校验比特集合包括P个比特，P为大于或等于1的整数。对m个内码码字分别进行循环移位得到m个第三比特集合，每个第三比特集合包括1个由第一比特集合进行循环移位得到的第二比特集合和1个校验比特集合。轮询从每个第三比特集合中获取2个比特得到第四比特集合，第四比特集合包括m×N个比特，第四比特集合中来自m个第二比特集合的共m×K个比特是连续的，第四比特集合中来自m个校验比特集合的共m×P个比特是连续的。应理解，每条第二数据流包括多个第四比特集合，每个第四比特集合经过映射得到共m×N/2个PAM4符号，其中，映射到m×N/2个PAM4符号中连续m个PAM4符号的m×2个比特来自m个内码码字。
在一些可能的实施方式中，每条第一数据流都经过外码编码，第一数据流中连续的20个比特经过交织编码处理和映射得到至少10个PAM4符号，连续的20个比特来自一个外码码字的2个外码符号，至少10个PAM4符号中任意两个PAM4符号在PAM4符号数据流中间隔至少2个PAM4符号。
在一些可能的实施方式中，m个第一比特集合中任意两个第一比特集合进行循环移位的 比特数量不同。
在一些可能的实施方式中，m个内码码字和m个第三比特集合均表示为比特矩阵，比特矩阵包括m行N列个比特。
在一些可能的实施方式中，第二比特集合由第一比特集合向左循环移位个比特得到，向左循环移位满足第一条件，第一条件包括：
其中，Mc[i][j]表示向左循环移位前的m个内码码字对应的比特矩阵中第i行第j列的比特，M3[i][j]表示向左循环移位后的m个第三比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，
在一些可能的实施方式中，第二比特集合由第一比特集合向右循环移位δi个比特得到，向右循环移位满足第二条件，第二条件包括：
其中，Mc[i][j]表示向右循环移位前的m个内码码字对应的比特矩阵中第i行第j列的比特，M3[i][j]表示向右循环移位后的m个第三比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤δi<K。
在一些可能的实施方式中，m个第三比特集合与第四比特集合满足第三条件，第三条件包括：
其中，M3[i][j]表示m个第三比特集合对应的比特矩阵中第i行第j列的比特，表示第四比特集合中第个比特，0≤i<m，0≤j<N，表示向下取整操作。
在一些可能的实施方式中，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向左循环移位个比特得到，0≤i<8，的取值满足第一取值项中的任一项，第一取值项包括：
{0,30,60,90,110,20,50,80}；
{0,30,90,60,110,20,80,50}；
{0,60,30,90,110,50,20,80}；
{0,60,90,30,110,50,80,20}；
{0,90,30,60,110,80,20,50}；
{0,90,60,30,110,80,50,20}。
在一些可能的实施方式中，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向右循环移位δi个比特得到，0≤i<8，δi的取值满足第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中的任一项，第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}包括：
{0,30,60,90,10,40,70,100}；
{0,30,90,60,10,40,100,70}；
{0,60,30,90,10,40,40,100}；
{0,60,90,30,10,70,100,40}；
{0,90,30,60,10,100,40,70}；
{0,90,60,30,10,100,70,40}。
第十方面，本申请提供了一种数据处理装置，该数据处理装置包括：交织编码模块和比特映射模块。交织编码模块用于：分别对n0条第一数据流中每n1条第一数据流进行交织编码处理得到1条第二数据流，以得到共n2条第二数据流，n2＝n0/n1，n0为大于1的整数，n1为大于0的整数。比特映射模块用于：分别对n2条第二数据流中的每2个比特进行映射为1个PAM4符号，以得到共n2条PAM4符号数据流。交织编码模块具体用于：从n1条第一数据流的每条第一数据流中获取a0个第一比特集合，以得到共m＝n1×a0个第一比特集合，其中，n1条第一数据流都经过外码编码，每个第一比特集合包括K个比特，n1、a0和K均为大于1的整数。对m个第一比特集合分别进行循环移位得到m个第二比特集合，并对m个第一比特集合分别进行内码编码得到m个校验比特集合，内码编码和外码编码均为前向纠错FEC编码，每个第二比特集合包括K个比特，每个校验比特集合包括P个比特，P为大于或等于1的整数。轮询从每个第二比特集合中获取2个比特得到连续的共m×K个比特，并轮询从每个校验比特集合中获取2个比特得到连续的共m×P个比特，以得到包括m×N个比特的第三比特集合，N＝K+P。应理解，每条第二数据流包括多个第三比特集合，每个第三比特集合包含第二比特集合的m×K个比特和校验比特集合的m×P个比特，每个第三比特集合中来自第二比特集合的m×K个比特经过映射得到共m×K/2个PAM4符号，每个第三比特集合中来自校验比特集合的m×P个比特经过映射得到共m×P/2个PAM4符号，映射到总共m×N/2个PAM4符号中连续m个PAM4符号的m×2个比特来自m个第二比特集合和/或m个校验比特集合。
在一些可能的实施方式中，每条第一数据流都经过外码编码，第一数据流中连续的20个比特经过交织编码处理和映射得到至少10个PAM4符号，连续的20个比特来自一个外码码字的2个外码符号，至少10个PAM4符号中任意两个PAM4符号在PAM4符号数据流中间隔至少2个PAM4符号。
在一些可能的实施方式中，m个第一比特集合中任意两个第一比特集合进行循环移位的比特数量不同。
在一些可能的实施方式中，m个第一比特集合和m个第二比特集合均表示为比特矩阵，比特矩阵包括m行K列个比特。
在一些可能的实施方式中，第二比特集合由第一比特集合向左循环移位个比特得到，向左循环移位满足第一条件，第一条件包括：
其中，M1[i][j]表示向左循环移位前的m个第一比特集合对应的比特矩阵中第i行第j列的比特，M2[i][j]表示向左循环移位后的m个第二比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤j<K，0≤i<m，
在一些可能的实施方式中，第二比特集合由第一比特集合向右循环移位δi个比特得到，向右循环移位满足第二条件，第二条件包括：
M2[i][j]＝M1[i][(j-δi)％K]
其中，M1[i][j]表示向右循环移位前的m个第一比特集合对应的比特矩阵中第i行第j列的比特，M2[i][j]表示向右循环移位后的m个第二比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤j<K，0≤i<m，0≤δi<K。
在一些可能的实施方式中，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向左循环移位个比特得到，0≤i<8，的取值满足第一取值项中的任一项，第一取值项包括：
{0,30,60,90,110,20,50,80}；
{0,30,90,60,110,20,80,50}；
{0,60,30,90,110,50,20,80}；
{0,60,90,30,110,50,80,20}；
{0,90,30,60,110,80,20,50}；
{0,90,60,30,110,80,50,20}。
在一些可能的实施方式中，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向右循环移位δi个比特得到，0≤i<8，δi的取值满足第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中的任一项，第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}包括：
{0,30,60,90,10,40,70,100}；
{0,30,90,60,10,40,100,70}；
{0,60,30,90,10,40,40,100}；
{0,60,90,30,10,70,100,40}；
{0,90,30,60,10,100,40,70}；
{0,90,60,30,10,100,70,40}。
第十一方面，本申请提供了一种数据处理装置，该数据处理装置包括：交织编码模块和比特映射模块。交织编码模块用于：分别对n0条第一数据流中每n1条第一数据流进行交织编码处理得到1条第二数据流，以得到共n2条第二数据流，n2＝n0/n1，n0为大于1的整数，n1为大于0的整数。比特映射模块用于：分别对n2条第二数据流中的每2个比特进行映射为1个PAM4符号，以得到共n2条PAM4符号数据流。交织编码模块具体用于：从n1条第一数据流的每条第一数据流中获取a0个第一比特集合，以得到共m＝n1×a0个第一比特集合，其中，n1条第一数据流都经过外码编码，每个第一比特集合包括K个比特，n1、a0和K均为大于1的整数。对m个第一比特集合分别进行循环移位得到m个第二比特集合，每个第二比特集合包括K个比特。对m个第二比特集合分别进行内码编码得到m个内码码字，内码编码和外码编码均为前向纠错FEC编码，每个内码码字包括参与内码编码的1个第二比特集合和1个校验比特集合共N个比特，N＝K+P，每个校验比特集合包括P个比特，P为大于或等于1的整数。轮询从每个内码码字中获取2个比特得到第三比特集合，第三比特集合包括m×N个比特，第三比特集合中来自m个第二比特集合的共m×K个比特是连续的，第三比特集合中来自m个校验比特集合的共m×P个比特是连续的。应理解，每条第二数据流包括多个第三比特集合，每个第三比特集合经过映射得到共m×N/2个PAM4符号，其中，映射到m×N/2个PAM4符号中连续m个PAM4符号的m×2个比特来自m个内码码字。
在一些可能的实施方式中，每条第一数据流都经过外码编码，第一数据流中连续的20个比特经过交织编码处理和映射得到至少10个PAM4符号，连续的20个比特来自一个外码码字的2个外码符号，至少10个PAM4符号中任意两个PAM4符号在PAM4符号数据流中间隔至少2个PAM4符号。
在一些可能的实施方式中，m个第一比特集合中任意两个第一比特集合进行循环移位的比特数量不同。
在一些可能的实施方式中，m个第一比特集合和m个第二比特集合均表示为比特矩阵，比特矩阵包括m行K列个比特。
在一些可能的实施方式中，第二比特集合由第一比特集合向左循环移位个比特得到，向左循环移位满足第一条件，第一条件包括：
其中，M1[i][j]表示向左循环移位前的m个第一比特集合对应的比特矩阵中第i行第j列的比特，M2[i][j]表示向左循环移位后的m个第二比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤j<K，
在一些可能的实施方式中，第二比特集合由第一比特集合向右循环移位δi个比特得到，向右循环移位满足第二条件，第二条件包括：
M2[i][j]＝M1[i][(j-δi)％K]
其中，M1[i][j]表示向右循环移位前的m个第一比特集合对应的比特矩阵中第i行第j列的比特，M2[i][j]表示向右循环移位后的m个第二比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤j<K，0≤δi<K。
在一些可能的实施方式中，m个内码码字表示为包括m行N列比特矩阵，m个内码码字与第三比特集合满足第三条件，第三条件包括：
其中，Mc[i][j]表示m个内码码字对应的比特矩阵中第i行第j列的比特， 表示第三比特集合中第个比特，0≤i<m，0≤j<N，表示向下取整操作。
在一些可能的实施方式中，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向左循环移位个比特得到，0≤i<8，的取值满足第一取值项中的任一项，第一取值项包括：
{0,30,60,90,110,20,50,80}；
{0,30,90,60,110,20,80,50}；
{0,60,30,90,110,50,20,80}；
{0,60,90,30,110,50,80,20}；
{0,90,30,60,110,80,20,50}；
{0,90,60,30,110,80,50,20}。
在一些可能的实施方式中，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向右循环移位δi个比特得到，0≤i<8，δi的取值满足第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中的任一项，第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}包括：
{0,30,60,90,10,40,70,100}；
{0,30,90,60,10,40,100,70}；
{0,60,30,90,10,40,40,100}；
{0,60,90,30,10,70,100,40}；
{0,90,30,60,10,100,40,70}；
{0,90,60,30,10,100,70,40}。
第十二方面，本申请提供了一种数据处理装置，该数据处理装置包括：交织编码模块和比特映射模块。交织编码模块用于：分别对n0条第一数据流中每n1条第一数据流进行交织编码处理得到1条第二数据流，以得到共n2条第二数据流，n2＝n0/n1，n0为大于1的整数，n1为大于0的整数。比特映射模块用于：分别对n2条第二数据流中的每2个比特进行映射为1个PAM4符号，以得到共n2条PAM4符号数据流。交织编码模块具体用于：从n1条第一数据流的每条第一数据流中获取a0个第一比特集合，以得到共m＝n1×a0个第一比特集合，其中，n1条第一数据流都经过外码编码，每个第一比特集合包括K个比特，n1、a0和K均为大于1的整数。对m个第一比特集合分别进行内码编码得到m个内码码字，内码编码和外码编码均为前向纠错FEC编码，每个内码码字包括参与内码编码的1个第一比特集合和1个校验比特集合共N个比特，N＝K+P，每个校验比特集合包括P个比特，P为大于或等于1的整数。对m个内码码字分别进行交织得到1个第二比特集合，第二比特集合包括m×N个比特，第二比特集合中第个比特满足第一条件或第二条件，0≤i<m，0≤j<N。
第一条件包括：
其中，表示第二比特集合中第 个比特，表示第i个内码码字中的第个比特，Ci[j]表示第i个内码码字中的第j个比特。
第二条件包括：
其中，表示第二比特集合中第 个比特，Ci[(j-δi)％K]表示第i个内码码字中的第(j-δi)％K个比特，Ci[j]表示第i个内码码字中的第j个比特。
应理解，每条第二数据流包括多个第二比特集合，每个第二比特集合经过映射得到共m×N/2个PAM4符号，其中，映射到m×N/2个PAM4符号中连续m个PAM4符号的m×2个比特来自m个内码码字。
在一些可能的实施方式中，K＝120、m＝8，的取值满足第一取值项中的任一项，第一取值项包括：
{0,30,60,90,110,20,50,80}；
{0,30,90,60,110,20,80,50}；
{0,60,30,90,110,50,20,80}；
{0,60,90,30,110,50,80,20}；
{0,90,30,60,110,80,20,50}；
{0,90,60,30,110,80,50,20}；
δi的取值满足第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中的任一项，第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}包括：
{0,30,60,90,10,40,70,100}；
{0,30,90,60,10,40,100,70}；
{0,60,30,90,10,40,40,100}；
{0,60,90,30,10,70,100,40}；
{0,90,30,60,10,100,40,70}；
{0,90,60,30,10,100,70,40}。
本申请实施例中，采用级联FEC的传输方案，即数据流先后经过外码编码和内码编码。在此基础上，本申请设计了一种比特交织和映射的方法，使外码码字中的比特和内码码字中的比特均离散、均匀地映射到调制符号上，使得该级联FEC传输方案具有较强的抗突发能力，特别是对于长度较低的突发错误可以直接由内码译码进行纠正，能够应用于较多的传输场景，尤其适用于信道存在有色噪声的实际相干传输场景。
附图说明
图1为本申请实施例应用的一种通信系统示意图；
图2为图1所示通信系统中一种数据传输的过程示意图；
图3为本申请实施例提供的数据处理方法的一种流程示意图；
图4为本申请实施例中对每行的比特进行向左循环移位的示意图；
图5为本申请实施例中对每列的比特进行向上循环移位的示意图；
图6为本申请实施例中对每列的比特进行位置变换的一种示意图；
图7为本申请实施例中对比特进行映射的第一种示意图；
图8为本申请实施例中对比特进行映射的第二种示意图；
图9为本申请实施例中对比特进行映射的第三种示意图；
图10为本申请实施例中对比特进行映射的第四种示意图；
图11为本申请实施例中对数据流进行内码编码和交织调制映射的一种示意图；
图12(a)为本申请实施例中发端处理模块的第一种操作流程示意图；
图12(b)为本申请实施例中发端处理模块的第二种操作流程示意图；
图12(c)为本申请实施例中发端处理模块的第三种操作流程示意图；
图12(d)为本申请实施例中发端处理模块的第四种操作流程示意图；
图13为本申请实施例中1×800G接口场景的一种示意图；
图14为本申请实施例中2×400G接口场景的一种示意图；
图15为本申请实施例中1×800G接口场景的另一种示意图；
图16为本申请实施例中级联交织的第一种示意图；
图17为本申请实施例中卷积交织器的第一种结构示意图；
图18为本申请实施例中级联交织的第二种示意图；
图19为本申请实施例中卷积交织器的第二种结构示意图；
图20为本申请实施例中级联交织的第三种示意图；
图21为本申请实施例中卷积交织器的第三种结构示意图；
图22为本申请实施例中卷积交织器的第四种结构示意图；
图23为本申请实施例中卷积交织器的第五种结构示意图；
图24为本申请实施例中一种数据处理的流程示意图；
图25为本申请实施例中数据处理装置的一种结构示意图；
图26为本申请实施例提供的数据处理方法的另一种流程示意图；
图27为交织编码处理的第一种实施方式示意图；
图28为交织编码处理的第二种实施方式示意图；
图29为交织编码处理的第三种实施方式示意图；
图30为交织编码处理的第四种实施方式示意图；
图31为交织编码处理的第五种实施方式示意图；
图32为交织编码处理的第六种实施方式示意图；
图33为交织编码处理的第七种实施方式示意图；
图34为交织编码处理的第八种实施方式示意图；
图35为交织编码处理的第九种实施方式示意图；
图36为交织编码处理的第十种实施方式示意图；
图37为交织编码处理的第十一种实施方式示意图；
图38为交织编码处理的第十二种实施方式示意图；
图39为本申请实施例中数据处理装置的另一种结构示意图；
图40为本申请实施例中数据处理装置的另一种结构示意图。
具体实施方式
本申请实施例提供了一种数据处理方法及数据处理装置。使得该级联FEC传输方案具有较强的抗突发能力，能够应用于较多的传输场景，尤其适用于信道存在有色噪声的实际相干传输场景。需要说明的是，本申请说明书和权利要求书及上述附图中的术语“第一”、“第二”等用于区别类似的对象，而非限定特定的顺序或先后次序。应该理解，上述术语在适当情况下可以互换，以便在本申请描述的实施例能够以除了在本申请描述的内容以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它 步骤或单元。
图1为本申请实施例应用的一种通信系统示意图。如图1所示，该通信系统包括发端设备01、发端处理模块02、信道传输媒介03、收端处理模块04和收端设备05。以该通信系统是数据中心网络为例，发端设备01和收端设备05可以为交换机或路由器等设备，且发端设备01也称为位于发端的客户侧芯片(host chip)，收端设备05也称为位于收端的客户侧芯片，信道传输媒介03可以为光纤。客户侧芯片有时也称为为客户侧设备(host device)。其中，发端设备01与发端处理模块02之间可以通过连接单元接口(attachment unit interface，AUI)连接，收端设备05与收端处理模块04之间可以通过AUI连接。发端处理模块02和收端处理模块04可以为光模块(optical module)、电模块、连接器(connector)或其他在数据发送过程中对数据进行处理的模块。例如，该处理模块可以为800LR模块(800LR module，一种相干光模块)。并且，该通信系统中的发端设备01、发端处理模块02、信道传输媒介03、收端处理模块04和收端设备05均可以支持双向传输，也可以支持单向传输，具体此处不做限定。
图2为图1所示通信系统中一种数据传输的过程示意图。如图2所示，在从发端设备01向收端设备05传输数据的过程中，发端设备01用于对该数据进行外码编码，然后向发端处理模块02传输经过外码编码的数据。发端处理模块02用于对经过外码编码的数据进行内码编码，得到经过外码编码和内码编码的数据，并将经过外码编码和内码编码的数据传输至信道传输媒介03。信道传输媒介03用于将经过外码编码和内码编码的数据传输至收端处理模块04。收端处理模块04用于对经过外码编码和内码编码的数据进行内码译码，并向收端设备05传输经过内码译码的数据。收端设备05用于对经过内码译码的数据进行外码译码。
应理解，内码中的“内”和外码中的“外”只是基于对数据进行操作的执行主体相对于信道传输媒介03的距离的远近来区分的。对内码进行操作的执行主体较靠近信道传输媒介，对外码进行操作的执行主体较远离信道传输媒介。在本申请实施例中，由于数据从发端设备01发出后经过发端处理模块02传输至信道传输媒介03，然后从信道传输媒介03经过收端处理模块04传输至收端设备05。经发端设备01编码的数据相对于经发端处理模块02编码的数据离信道传输媒介03较远，经收端设备05译码的数据相对于经收端处理模块04译码的数据离信道传输媒介03较远。因此经发端设备01编码的数据称为经过外码编码的数据，经发端处理模块02编码的数据称为经过内码编码的数据，经收端设备05译码的数据称为经过外码译码的数据，经收端处理模块04译码的数据称为经过内码译码的数据。在一种可能的实施方式中，上述的内码编码和外码编码都是采用FEC编码的方式，从而形成一种级联FEC的传输方案。例如，发端设备01可以采用RS码进行外码编码，发端处理模块02可以采用汉明(Hamming)码进行内码编码。又例如，发端设备01可以采用RS码进行外码编码，发端处理模块02可以采用博斯-查德胡里-霍昆格姆(Bose–Chaudhuri–Hocquenghem，BCH)码进行内码编码。
需要说明的是，以上内容是对本申请实施例提供的数据处理方法的应用场景的示例性说明，并不构成对于数据处理方法的应用场景的限定，本领域普通技术人员可知，随着业务需求的改变，其应用场景可以根据应用需求进行调整，本申请实施例对其不做一一列举。
图3为本申请实施例提供的数据处理方法的一种流程示意图。应理解，该方法是对经过 外码编码后的数据流进行的数据处理，具体可以由上述的发端处理模块02来实现。
301、对n条第一数据流分别进行内码编码，以得到n条第二数据流。
本实施例中，发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第一数据处理后得到n条第一数据流，其中n为大于1的整数。上述第一数据处理可包括标识锁定(alignment lock)、通道纠偏处理(lane de-skew)、通道重排序(lane reorder)处理、或级联交织(concatenated interleaving)处理等。上述n条第一数据流都是经过外码编码的数据流。例如，该外码编码可以采用RS码，经过外码编码后的n条数据流可以包括多个RS码字。在实际应用中也可以采用其他的编码方式进行外码编码。为了便于描述，下文统一用RS码字来表示外码编码后生成的码字。需要说明的是，本申请中外码码长取值是以外码符号为单位来统计的，其中，符号可以包括一个或多个比特。例如，外码为采用的KP4RS(544,514)码，码长544个符号，一个外码符号包含10个比特。
内码编码器将每条第一数据流中每K个比特进行内码编码，再添加P个校验比特位后得到总共N个比特的内码码字。这里K个比特可称为内码信息序列，且K+P＝N。通常，K为10的倍数，且这K个比特对应K/10个外码符号。在一些场景下，K个信息比特所对应的K/10个外码符号来自K/10个不同的外码码字。
应理解，每条经过内码编码的第二数据流包含至少一个内码码字。从每条第二数据流分别获取一个内码码字得到共n个内码码字，这n个内码码字包括n/m个码字集合，即码字集合0、码字集合1、…、码字集合n/m-1。每个码字集合包括m个内码码字。码字集合h(0≤h<n/m)包含码字m×h、码字m×h+1、…、码字m×h+m-1。其中，n能被m整除。
需要说明的是，上述码字集合只是为了便于描述而引入的概念，在实际应用中，第二数据流为一个整体并不存在划分。每个码字集合可以视作第二数据流中的多个比特。
302、分别对n/m个码字集合进行比特交织得到n/m个目标比特集合。
应理解，码字集合和目标比特集合中的比特数量均为m×N个比特。该步骤是对码字集合中的比特进行位置变换以得到目标比特集合。作为一个示例，目标比特集合可以表现为m行N列的比特矩阵。作为另一个示例，目标比特集合也可以表现为包括m×N个比特的一维数组。需要说明的是，以码字集合表现为比特矩阵为例，本申请提供的比特交织包括但不限于对码字集合中每一行的比特进行位置变换(简称行变换)、对码字集合中每一列的比特进行位置变换(简称列变换)、对码字集合中每一行和每一列的比特都进行位置交换(简称行列变换)。其中，行列变换包括先行变换后列变换、先列变换后行变换以及行列同时变换。下面会结合几个具体地实现方式对比特交织进行详细介绍。
为了描述简单，码字集合h(0≤h<n/m)中的m×N个码字比特采用m行N列的第一矩阵H1表示，其中第一矩阵H1每行包括一个内码码字的N个比特。第一矩阵H1中第i(0≤i<m)行第j(0≤j<N)列的比特记为H1[i][j]。更具体的，H1[i][j]表示码字集合h中第i个内码码字的第j个比特，也表示来自第二数据流m×h+i的码字m×h+i中的第j个比特。需要说明的是，n/m个码字集合对应n/m个第一矩阵H1，即码字集合h(0≤h<n/m)对应第h个第一矩阵H1。下文 为了描述简单，将第h个第一矩阵H1简单描述为第一矩阵H1。
第一矩阵H1中每行的第0列到第K-1列总共K个比特对应一个内码码字的K长信息比特；第一矩阵H1中第0列到第K-1列总共m×K个比特对应m个内码码字的m×K个信息比特。类似的，第一矩阵H1中每行的第K列到第N-1列总共P个比特对应一个内码码字的P长校验比特；第一矩阵H1中第K列到第N-1列总共m×P个比特对应m个内码码字的m×P个校验比特。
下面首先对行变换和列变换各自独立实现的具体方式进行介绍。
比特交织的实现方式1：行变换(也可称之为第一位置变换)。
具体地，对码字集合中每个内码码字的K个信息比特进行第一位置交换。或者，也可以描述为“对第一矩阵H1中每行的K个信息比特进行第一位置变换”。在一种可能的实施方式中，该第一位置变换具体是对第一矩阵H1中每行的K个信息比特进行向左循环移位或进行向右循环移位。以向左循环移位为例，对第一矩阵H1中第i(0≤i<m)行中的K个信息比特进行向左循环移位i×Δ个比特，其中非零整数Δ为行偏移约束因子。需要说明的是，对于K个信息比特(u0,u1,u2,u3,…,uK-2,uK-1)，向左循环移位i×Δ个比特，得到移位后的K个比特(u(i×Δ)％K,u(1+i×Δ)％K,u(2+i×Δ)％K,…,u(K-2+i×Δ)％K,u(K-1+i×Δ)％K)。
图4为本申请实施例中对每行的信息比特进行向左循环移位的示意图。如图4中(a)示例所示，以K＝8且向左循环移位2比特为例，第i行的8个信息比特(ui,0,ui,1,ui,2,ui,3,ui,4,ui,5,ui,6,ui,7)向左循环移位2比特后为(ui,2,ui,3,ui,4,ui,5,ui,6,ui,7,ui,0,ui,1)。如图4中(b)示例所示，以Δ＝2为例，第i行的8个信息比特进行向左循环移位i×2个比特，比如第0行的8个信息比特进行向左循环移位0个比特，第1行的8个信息比特进行向左循环移位2个比特，第2行的8个信息比特进行向左循环移位4个比特。按照这种方式循环移位来实现对第一矩阵H1中每行的K个信息比特进行第一位置变换。
更具体地，通过下述的各公式来对第一位置变换采用循环移位的方式进行介绍。
作为一个示例，第一位置变换采用向左循环移位满足公式(1.1)：
H1[i][j]表示进行第一位置变换前的比特矩阵中第i行第j列的比特，H2[i][j]表示进行第一位置变换后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m。通常，行偏移约束因子Δ为10的倍数且0<Δ<K。
需要说明的是，对K个信息比特进行向左循环移位i×Δ个比特，等价于对K个信息比特进行向左循环移位(i×Δ)％K个比特。也就是上述公式(1.1)可写为如下公式(1.2)：
对于第一矩阵H1第i行K个信息比特，进行向左循环移位i×Δ个比特，得到第二矩阵H2第i行中第0列到第K-1列的K个比特。等价地，对于第一矩阵H1第i行中第0列到第K-1列的K个信息比特，进行向右循环移位i×(K-Δ)个比特，得到第二矩阵H2第i行中第0列到第K-1列的K个比特。如图4中(a)示例所示，K＝8，对信息比特向左循环移位2比特等价于向右循环移位6比特。
作为另一个示例，第一位置变换采用向右循环移位满足公式(1.3)：
其中，整数α为K的倍数，当0≤i<m且0≤j<K时为非负整数，整数通常，行偏移约束因子为10的倍数且其他与上述公式(1.1)相同的参数此处不再一一赘述。
在一些具体公式表述中，为描述简单，会将公式(1.3)简写为公式(1.4)：
还需要说明的是，上述将第一矩阵H1中每行第0列到第K-1列的K个信息比特进行循环移位，仅对第一矩阵H1中的信息比特进行操作。因此也可描述为：将第一矩阵H1中每行第0列到第K-1列的K个信息比特进行循环移位获得m行K列的第四矩阵H4。具体地，对第一位置变换采用向左循环移位满足公式(3.1)：
H4＝H1[i][(j+i×Δ)％K]
其中，公式(3.1)中各参数的含义与公式(1.1)类似，此处不再赘述。
比特交织的实现方式2：列变换(也可称之为第二位置变换)。
需要说明的是，本实现方式介绍的列变换是在上面第一矩阵H1通过行变换得到第二矩阵H2的基础上进行描述的。在一些可能的场景中，也可以采用本实现方式对第一矩阵H1先进行列变换，此处不再赘述。
具体地，对第二矩阵H2中位于相同位置的比特进行第二位置变换得到第三矩阵H3。应理解，第二矩阵H2中位于相同位置的比特可以理解为第二矩阵H2中位于同一列的m个比特，也就是说，对同一列的m个比特进行位置变换。或者，第二矩阵H2中位于相同位置的比特也可以理解为第二矩阵H2中位于相同G列的G×m个比特，G为大于1的整数，也就是说，以每一行相同G列的G个比特为单元进行上下位置变换。为了便于说明，下面都以相同位置的同一列为例进行介绍。
在一种可能的实施方式中，将第二矩阵H2划分为m/L个第一子矩阵，每个第一子矩阵包含L行N列。在每个第一子矩阵中对每列的L个比特进行向上循环移位或向下循环移位，以实现每个第一子矩阵中比特的位置变换。以向上循环移位为例，将每个第一子矩阵中第j(0≤j<N)列中的L个比特进行向上循环移位θ×(j％L)个比特，其中非零整数θ为列偏移约束因子。这里将每个第一子矩阵中第j(0≤j<N)列中的L个比特进行向上循环移位θ×(j％L)个比特，也等价于进行向上循环移位θ×j个比特，为本领域普通技术人员可知，此处不再赘述。对于L个比特向上循环移位θ×(j％L)，得到移位后的L个比特
图5为本申请实施例中对每个第一子矩阵中每列的L个比特进行向上循环移位的示意图。如图5中(a)示例所示，以L＝8且向上循环移位2比特为例，第j列的8个比特向上循环移位2比特，得到移位后的8个比特如图5中(b)示例所示，以θ＝2为例，第j列的8个比特进行向上循环移位2×(j％8)个比特，比如第0列的8个比特进行向上循环移位0个比特，第1列的8个比特进行向上循环移位2个比特，第2列的8个信息比特进行向上循环移位4个比特。按照这种方式循环移位来实现对第二矩阵H2中位于相同位置的比特进行第二位置变换。
更具体地，通过下述的各公式来对第二位置变换采用循环移位的方式进行介绍。
作为一个示例，第二位置变换采用向上循环移位满足公式(2.1)：
H2[i][j]表示进行第二位置变换前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行第二位置变换后的比特矩阵中第i行第j列的比特，表示向下取整，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤j<N。非零整数θ为列偏移约束因子。通常，列偏移约束因子0<θ<L。
应理解，上述公式(2.1)也可以写为：
对于第二矩阵H2中的第一子矩阵第j列中的L个比特，进行向上循环移位θ×(j％L)个比特，等价于向下循环移位(L-θ)×(j％L)个比特。如图5中(a)示例所示，L＝8，向上循环移位2比特等价于向下循环移位6比特。
作为另一个示例，第二位置变换采用向下循环移位满足公式(2.2)：
其中，整数β为L的倍数，当所有0≤i<m且0≤j<N时为非负整数，整数通常，列偏移约束因子其他与上述公式(2.1)相同的参数此处不再一一赘述。
在一些具体公式表述中，为描述简单，会将公式(2.2)简写为公式(2.3)：
在另一种可能的实施方式中，区别于上述向上循环移位或向下循环移位的方式。第二位置变换满足公式(2.4)：
H2[i][j]表示进行第二位置变换前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行第二位置变换后的比特矩阵中第i行第j列的比特，表示向下取整，Y％Z表示整数Y除以整 数Z后的余数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m，0≤j<N。
图6为本申请实施例中对每列的比特进行位置变换的一种示意图。如图6所示，当m＝8,L＝8时，展示了满足上述公式(2.4)的第二位置变换的方式。其中，Ui,j表示为第二符号矩阵H2的第i行第j列的比特。第二矩阵H2的每连续的8列即第8*k列到第8*k+7列按照图所示的方式交织映射到第三符号矩阵的连续的8列即第8*k列到第8*k+7列。
需要说明的是，当整数L为2的幂次时，上述第二位置变换还可以满足公式(2.5)：
H3[i][j]＝H2[i^(j％L)][j]
H2[i][j]表示进行第二位置变换前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行第二位置变换后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m，0≤j<N。
还需要说明的是，上述第一位置变换只是对信息比特进行的位置变换，而第二位置变换既要对信息比特进行位置变换还要对校验比特进行位置变换。对于上述介绍只针对信息比特的m行K列的第四矩阵H4，第二位置变换还有如下另一种表述方式：
具体地，将m行K列的第四矩阵H4和第一矩阵H1中第K列到第N-1列总共m行N列划分为多个第二子矩阵，每个第二子矩阵包含L行N列。将每个第二子矩阵中每列L个比特进行位置变换，得到m行N列的第三矩阵H3。
一种具体实现方式是将每个第二子矩阵中第j(0≤j<N)列中的L个比特进行向上循环移位θ×(j％L)个比特。更具体地，对于0≤i<m，第二位置变换还可以满足公式(4.1)：
其中，整数θ为列偏移约束因子。公式(4.1)也可简写为：
另一种具体实现方式是,对于0≤i<m，第二位置变换还可以满足公式(4.2)：
当L为2的幂次时，对于0≤i<m，第二位置变换还可以满足公式(4.3)：
应理解，上面对行变换和列变换各自独立实现的具体方式进行了介绍，即比特交织包含2步操作。在一些可能的场景中，上述行变换和列变换也可以通过1步操作实现，下面对这种实现方式进行详细介绍。
比特交织的实现方式3：行变换和列变换通过1步操作实现。
在一种具体实现方式中，对于0≤i<m，比特交织满足公式(5)：
H1[i][j]表示进行比特交织前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行比特交织后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，表示向下取整，θ为大于-L且小于L的非零整数。
公式(5)也可以简写为：
在另一种具体实现方式中，对于0≤i<m，比特交织满足公式(6)：
H1[i][j]表示进行比特交织前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行比特交织后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，表示向下取整，θ为大于-L且小于L的非零整数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数。
当L为2的幂次时，对于0≤i<m，比特交织满足公式(7)：
需要说明的是，当整数Δ为10的倍数，且外码码字中1个外码符号包含10个比特时，K个信息比特可以认为是K/10个符号，其中每个符号对应10个信息比特。对第一矩阵H1中第i(0≤i<m)行中的K个信息比特进行循环移位i×Δ个比特，可以认为是对第一矩阵H1中第i(0≤i<m)行中的K/10个符号进行循环移位个符号。其具体实现方式为本领域普通技术人员可知，此处不再赘述。
给定Δ、θ、m、L等参数的具体取值时，将第一矩阵H1进行比特交织得到第三矩阵H3的交织对应关系可采用表格来描述，其具体实现方式为本领域普通技术人员可知，此处不再赘述。
给定Δ、θ、m、L等参数的具体取值时，上述公式(5)或(6)可做简单变换为其他公式，比如当m＝L时，公式(5)可简化如下：
公式(6)可变换如下：
或者
应理解，其他简单变换的具体实现方式为本领域普通技术人员可知，此处不再赘述。
需要说明的是，上述码字集合、比特矩阵、子矩阵只是为了便于描述而引入的概念，在实际应用中，数据流为一个整体并不存在划分。每个码字集合、比特矩阵、子矩阵可以视作数据流中的一个或多个比特。另外，在实际应用中，上述的第一矩阵、第二矩阵、第三矩阵、 第四矩阵等也可能不是以矩阵形式呈现的。例如，第一矩阵H1呈现为第一比特集合，第一比特集合包括m个第一比特子集，每个第一比特子集包含对应第一矩阵H1中的一行N列个比特元素。
需要说明的是，上述实现方式中，m个码字进行比特交织后的目标比特集合都采用m行N列的第三矩阵H3表示。此外，目标比特集合也可用一维数组(array)来表示，记为数组A，其包含m×N个比特。数组A中第t(0≤t<m×N)个比特记为A[t]。将第一矩阵H1进行比特交织得到包含m×N个比特元素的数组A还可以采用如下方式表示。
作为一个示例，对于0≤i<m，比特交织满足公式(8)：
H1[i][j]表示进行所述比特交织前的比特矩阵中第i行第j列的比特，A[t]表示进行所述比特交织后的一维数组中第t个比特，0≤t<m×N，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，表示向下取整，θ为大于-L且小于L的非零整数。
作为另一个示例，对于0≤i<m，比特交织满足公式(9)：
H1[i][j]表示进行比特交织前的比特矩阵中第i行第j列的比特，A[t]表示进行所述比特交织后的一维数组中第t个比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，表示向下取整，θ为大于-L且小于L的非零整数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数。
当L为2的幂次时，对于0≤i<m，比特交织满足公式(10)：
303、分别对每个目标比特集合中m×N个比特进行映射得到m×N/L个调制符号，以得到共n×N/L个调制符号。
本实施例中，m能被L整除。目标比特集合中每L个比特映射为一个调制符号，即一个调制符号包括L个比特。每个调制符号中的L个比特分别来自L个内码码字。并且，若映射到调制符号的L个比特均来自内码码字的信息比特时，则所述映射到调制符号的L个比特中任意两个比特来自两个不同内码码字的两个不同位置。
应理解，对所有目标比特集合进行映射得到的n×N/L个调制符号可以表现为一条调制符号流。或者，对每个目标比特集合进行映射得到的m×N/L个调制符号可以表现为一条调制符号流，以得到共n/m条调制符号流。调制符号流之后还可以经其他数据处理后送入信道传输媒介进行传输。其他数据处理可包括偏振划分(polarization distribution)或DSP成帧处理(framing)等。
在一种可能的实施方式中，当N能被L整除时，每个内码码字的N个比特分别映射到N个调制符号，内码码字的N个比特包括L个第一比特子集，相同第一比特子集中的比特分别 映射到不同调制符号的相同比特位，不同第一比特子集中的比特分别映射到不同调制符号的不同比特位。例如，一个调制符号包括比特位b0、比特位b1、…、比特位bL-1，内码码字的N个比特中映射到比特位b0、比特位b1、…、比特位bL-1的个数均为N/L。应理解，上述L个比特位在传输中出现错误的概率不一定相等，将一个内码码字的比特更均匀地映射到调制符号上，可提高级联FEC方案在实际传输中的抗突发能力。
需要说明的是，在一些可能的场景中，n条第一数据流都经过标识锁定和通道纠偏处理，当连续W个调制符号中的W×L个比特都是内码码字的信息比特时，W×L个比特来自多于2个经过外码编码的外码码字，其中，W≥2。
在一些应用于相干光通信的实现方式中，上述调制方式为双偏振正交幅度调制(Dual-polarization quadrature amplitude modulation，DP-QAM)，如DP-QPSK或DP-16QAM。对于DP-QPSK调制下，一个DP-QPSK调制符号对应L＝4个比特；对于DP-16QAM调制下，一个DP-16QAM调制符号对应L＝8个比特。
在一些应用于直检光通信的实现方式中，上述调制方式为脉冲幅度调制(Pulse-amplitude modulation，PAM)，如PAM4。对于PAM4调制下，一个PAM4调制符号对应L＝2个比特。
下面以目标比特集合表现为第三矩阵H3为例对映射的具体实现方式进行介绍。
映射的实现方式1：
第三矩阵H3每列的m个比特中每L个连续的比特映射为一个调制符号。每个第三矩阵H3映射为m×N/L个调制符号。
在一种可能的实施方式中，第三矩阵H3每列的m个比特映射得到的m/L个调制符号在调制符号流中连续。也就是说，第三矩阵H3中每列映射得到的m/L个调制符号作为调制符号流中连续的m/L个调制符号，第三矩阵H3中N列映射得到的m×N/L个调制符号作为调制符号流中连续的m×N/L个调制符号。
图7为本申请实施例中对比特进行映射的第一种示意图。如图7所示，当m/L＝2时，第三矩阵H3为每列映射为2个调制符号，这2个调制符号分别用S(0,j)和S(1，j)表示，其中0≤j<N。
在另一种可能的实施方式中，第三矩阵H3中位于B列的m个比特映射得到m/L个第一调制符号，m/L个第一调制符号中每连续的T个第一调制符号在调制符号流中连续。第三矩阵H3中位于C列的m个比特映射得到m/L个第二调制符号，m/L个第二调制符号中每连续的T个第二调制符号在调制符号流中连续。其中，B列与C列相邻，m/L个第一调制符号中连续T个第一调制符号与m/L个第二调制符号中连续T个第二调制符号在调制符号流中连续，m/L能被T整除。
图8为本申请实施例中对比特进行映射的第二种示意图。如图8所示，当m/L＝4且T＝2时，第三矩阵H3的每列映射为4个调制符号，用S(0,j)、S(1，j)、S(2，j)、S(3，j)表示，其中0≤j<N。可以看出，第三矩阵H3每列映射得到的m/L个调制符号中前T个调制符号作为调制符号流中连续的T个调制符号，相应地，N列总共T×N个调制符号作为调制符号流中连续的T×N个调制符号。第三矩阵H3每列映射得到的m/L个调制符号中接下来的T个调制符号作为调制符号流中连续的T个调制符号，相应地，N列总共T×N个调制符号作为调制符 号流中接下来连续的T×N个调制符号。依次类推，可获得调制符号流中连续的m×N/L个调制符号。
映射的实现方式2：
每个调制符号中的L个比特来自Lr个内码码字，Lr个内码码字中每个内码码字有Lc个比特总共Lr×Lc个比特映射到一个调制符号，连续2个调制符号中的2L个比特来自2Lr个内码码字，2Lr个内码码字中每个内码码字有Lc个比特映射到连续2个调制符号，L＝Lr×Lc,Lc>1。也就是说，第三矩阵H3每Lr行中的Lc列总共Lr×Lc＝L个比特映射为一个调制符号，其中Lc>1。例如，一个调制符号的比特位b0、比特位b1、…、比特位bL-1分别对应的L个内码比特来自Lr个不同的内码码字，且每个内码码字提供Lc个比特。对于上述第三矩阵H3，每Lc列总共m×Lc个比特映射为m/Lr个调制符号。每个第三矩阵H3映射为m×N/L个调制符号，得到调制符号数据流中连续的m×N/L个调制符号。
在一种可能的实施方式中，将第三矩阵H3每Lc列映射得到的m/Lr个调制符号作为调制符号流中连续的m/Lr个调制符号，N列映射得到的m×N/L个调制符号作为调制符号流中连续的m×N/L个调制符号。
图9为本申请实施例中对比特进行映射的第三种示意图。如图9所示，当时，第三矩阵H3中每Lc列总共映射m×Lc个比特映射为个调制符号，分别用S(0,j)和S(1，j)表示，其中0≤j<N/Lc。
在另一种可能的实施方式中，第三矩阵H3中位于B列的比特映射得到m/Lr个第一调制符号，m/Lr个第一调制符号中每连续的T个第一调制符号在调制符号流中连续。每个目标比特集合中位于其中C列的比特映射得到m/Lr个第二调制符号，m/Lr个第二调制符号中每连续的T个第二调制符号在调制符号流中连续。其中，B列包括Lc列，C列也包括Lc列，B列与C列相邻，m/Lr个第一调制符号中连续T个第一调制符号与m/Lr个第二调制符号中连续T个第二调制符号在调制符号流中连续，m/Lr能被T整除。
图10为本申请实施例中对比特进行映射的第四种示意图。如图10所示，当且T＝2时，第三矩阵H3中每Lc列总共映射m×Lc个比特映射为个调制符号，分别用S(0,j)、S(1，j)、S(2，j)、S(3，j)表示，其中0≤j<N/Lc。可以看出，将每Lc列映射得到的m/Lr个调制符号中前T个调制符号作为第一调制符号流中连续的T个调制符号，相应地，N列总共T×N/Lc个调制符号作为调制符号流中连续的T×N/Lc个调制符号。将每Lc列映射得到的m/Lr个调制符号中接下来的T个调制符号作为第一调制符号流中连续的T个调制符号，相应地，N列总共T×N/Lc个调制符号作为调制符号流中接下来连续的T×N/Lc个调制符号。依次类推，可获得调制符号流中连续的m×N/L个调制符号。
本申请实施例中，采用级联FEC的传输方案，即数据流先后经过外码编码和内码编码。在此基础上，本申请设计了一种比特交织和映射的方法，使外码码字中的比特和内码码字中的比特均离散、均匀地映射到调制符号上，使得该级联FEC传输方案具有较强的抗突发能力，特别是对于长度较低的突发错误可以直接由内码译码进行纠正，能够应用于较多的传输场景，尤其适用于信道存在有色噪声的实际相干传输场景。
下面结合一些具体的实施例对上述图3所描述的数据处理方法的流程进行进一步介绍。
实施例1：目标比特集合表现为比特矩阵，n＝32，m＝16，K＝160，L＝8。
发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行处理后得到n＝32条第一数据流。32条第一数据流分别送入内码编码器进行内码编码得到32条第二数据流。内码编码采用BCH(176,160)，也就是码字比特长度N＝176，信息位比特长度K＝160，校验比特长度P＝16。每个内码码字的160个信息比特来自16个不同外码RS码字的16个符号。
上述内码编码后的32个码字划分为h＝2个码字集合，每个码字集合包含m＝16个BCH(176,160)码字。考虑DP-16QAM调制，每L＝8个比特映射为一个DP-16QAM符号。每个码字集合中16个BCH(176,160)码字经比特交织和映射后可获得352个DP-16QAM符号。
上述16个BCH(176,160)码字总共2816个比特采用16行176列的第一矩阵H1表示，其中第一矩阵H1每行包括一个内码BCH(176,160)码字的176个比特。将第一矩阵H1进行比特交织得到16行176列的第三矩阵H3，其交织对应关系为：对于0≤i<16，有
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且-160<Δ<160，非零整数θ为列偏移约束因子，非零整数θ满足-8<θ<8。在本实施例中，整数Δ的典型取值为10、20、30、50、60、70、90、100、110、130、140、150。整数θ的一种典型取值是θ＝7，另一种典型取值是θ＝1。
上述16行176列的第三矩阵H3，每列包含16个比特。16个比特中每8个比特映射为一个DP-16QAM符号。每列分别映射为2个调制符号。一种具体实现方式是每列中第0-7行映射为一个DP-16QAM符号，第8-15行映射为另一个DP-16QAM符号。每个第三矩阵H3映射为352个DP-16QAM符号。每列映射得到的2个DP-16QAM符号作为第一调制符号流中连续的2个DP-16QAM符号，176列映射得到的352个DP-16QAM符号作为第一调制符号流中连续的352个DP-16QAM符号。
上述32个码字中每16个码字经比特交织后映射为352个DP-16QAM符号。32个码字经比特交织后映射为总共704个DP-16QAM符号，作为第一调制符号流中连续的704个DP-16QAM符号。
本实施例中，当实际传输存在有色噪声，且为4个DP-16QAM符号宽度时，32个错误比特能够分散到多个内码BCH(176,160)，且每个内码对应的错误比特数不多于2。考虑内码BCH(176,160)可纠2个比特，该2-3个DP-16QAM符号宽度的有色噪声能被内码有效纠错。另外，采用所设计的比特交织和映射方法，级联FEC方案整体可对抗长度大于1500比特的突发错误。也就是，采用所设计的比特交织和映射方法，级联FEC方案整体能有效对抗多达4个DP-16QAM符号宽度的有色噪声，且能对抗长度大于1500比特的突发错误。采用所设计的比特交织和映射方法，级联FEC方案整体能有效对抗多达4个DP-16QAM符号宽度的有色噪声，且能对抗长度大于1500比特的突发错误。
实施例2：目标比特集合表现为数组，n＝32，m＝16，K＝160，L＝8。
在实施例1方案的基础上，16个BCH(176,160)码字总共2816个比特采用16行176列的第一矩阵H1表示，其经过进行比特交织得到的数据并不采用实施例一所示的16行176列的第三矩阵H3表示，而采用一个长度2816比特的数组A表示。将第一矩阵H1进行比特交织得到长度2816比特的数组A，其交织对应关系为：对于0≤i<16，有
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且-160<Δ<160，非零整数θ为列偏移约束因子，整数θ满足-8<θ<8。在本实施例中，整数Δ的典型取值为10、20、30、50、60、70、90、100、110、130、140、150。整数θ的一种典型取值是θ＝7，另一种典型取值是θ＝1。
将包含2816个比特的第一数组A中每连续8个比特映射为一个DP-16QAM符号，可得到352个DP-16QAM符号，作为第一调制符号流中连续的352个DP-16QAM符号。
上述32个码字中每16个码字经比特交织后映射为352个DP-16QAM符号。32个码字经比特交织后映射为总共704个DP-16QAM符号，作为第一调制符号流中连续的704个DP-16QAM符号。
需要说明的是，当实施例一中的行偏移约束因子Δ、列偏移约束因子θ分别和实施例二中Δ、θ的取值相等时，实施例二中32个码字经比特交织和映射后得到和实施二相同的704个DP-16QAM符号。
本实施例中，采用所设计的比特交织和映射方法，级联FEC方案整体能有效对抗多达4个DP-16QAM符号宽度的有色噪声，且能对抗长度大于1500比特的突发错误。
实施例3：目标比特集合表现为比特矩阵，n＝32，m＝8，K＝160，L＝8。
在实施例1方案的基础上，内码编码后的32个码字并不是采用实施例一所示划分为2个码字集合，而是划分为4个码字集合，每个码字集合包含m＝8个BCH(176,160)码字。考虑DP-16QAM调制，每L＝8个比特映射为一个DP-16QAM符号。每个码字集合中8个BCH(176,160)码字经比特交织和映射后可获得176个DP-16QAM符号。
上述8个BCH(176,160)码字总共1408个比特采用8行176列的第一矩阵H1表示，其中第一矩阵H1每行包括一个内码BCH(176,160)码字的176个比特。将第一矩阵H1进行比特交织得到8行176列的第三矩阵H3，其交织对应关系为：对于0≤i<8，有
其可简化为
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且-160<Δ<160，非零整数θ为列偏移约束因子，整数θ满足-8<θ<8。在本实施例中，整数Δ的典型取值为10、20、30、40、50、60、70、90、100、110、120、130、140、150。整数θ的一种典型取值是θ＝7，另一种典型取值是θ＝1。
上述8行176列的第三矩阵H3，每列包含8个比特。每列8个比特映射为一个DP-16QAM符号。每个第三矩阵H3映射为176个DP-16QAM符号。176列映射得到的176个DP-16QAM符号作为第一调制符号流中连续的176个DP-16QAM符号。
上述32个码字中每8个码字经比特交织后映射为176个DP-16QAM符号。32个码字经比特交织后映射为总共704个DP-16QAM符号，作为第一调制符号流中连续的704个DP-16QAM符号。
本实施例中，采用所设计的比特交织和映射方法，级联FEC方案整体能有效对抗多达2个DP-16QAM符号宽度的有色噪声，且能对抗长度大于2000比特的突发错误。
实施例4：目标比特集合表现为数组，n＝32，m＝8，K＝160，L＝8。
在实施例3方案的基础上，8个BCH(176,160)码字总共1408个比特采用8行176列的第一矩阵H1表示，其经过进行比特交织得到的数据并不采用实施例一所示的8行176列的第三矩阵H3表示，而采用一个长度1408比特的数组A表示。将第一矩阵H1进行比特交织得到长度1408比特的数组A，其交织对应关系为：对于0≤i<8，有
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且-160<Δ<160，非零整数θ为列偏移约束因子，整数θ满足-8<θ<8。在本实施例中，整数Δ的典型取值为10、20、30、40、50、60、70、90、100、110、120、130、140、150。整数θ的一种典型取值是θ＝7，另一种典型取值是θ＝1。
将包含1408个比特的第一数组A中每连续8个比特映射为一个DP-16QAM符号，可得到176个DP-16QAM符号，作为第一调制符号流中连续的176个DP-16QAM符号。
上述32个码字中每8个码字经比特交织后映射为176个DP-16QAM符号。32个码字经比特交织后映射为总共704个DP-16QAM符号。
需要说明的是，当实施例四中的行偏移约束因子Δ、列偏移约束因子θ分别和实施例三中Δ、θ的取值相等时，实施例四中32个码字经比特交织和映射后得到和实施三相同的704个DP-16QAM符号。
本实施例中，采用所设计的比特交织和映射方法，级联FEC方案整体能有效对抗多达2个DP-16QAM符号宽度的有色噪声，且能对抗长度大于2000比特的突发错误。
实施例5：目标比特集合表现为比特矩阵，n＝32，m＝32，K＝160，L＝8。
在实施例1方案的基础上，内码编码后的32个码字并不是采用实施例一所示划分为2个码字集合，而是32个码字作为一个码字集合，包含m＝32个BCH(176,160)码字。考虑DP-16QAM 调制，每L＝8个比特映射为一个DP-16QAM符号。32个BCH(176,160)码字经比特交织和映射后可获得704个DP-16QAM符号。
上述32个BCH(176,160)码字总共5632个比特采用32行176列的第一矩阵H1表示，其中第一矩阵H1每行包括一个内码BCH(176,160)码字的176个比特。将第一矩阵H1进行比特交织得到32行176列的第三矩阵H3，其交织对应关系为：对于0≤i<32，有
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且-160<Δ<160，非零整数θ为列偏移约束因子，整数θ满足-8<θ<8。在本实施例中，整数Δ的典型取值为20、30、50、60、70、90、100、110、130、140。整数θ的一种典型取值是θ＝7，另一种典型取值是θ＝1。
上述32行176列的第三矩阵H3，每列包含32个比特。每列32个比特映射为4个DP-16QAM符号。32个码字经比特交织后映射为总共704个DP-16QAM符号，构成第一调制符号流中连续704个DP-16QAM符号。
一种具体的实现方式是，每列映射得到的4个DP-16QAM符号中前T＝1个DP-16QAM符号(即每列映射得到的第0个DP-16QAM符号)，176列总共176个DP-16QAM符号作为第一调制符号流中连续的176个DP-16QAM符号；每列映射得到的4个DP-16QAM符号中接下来的T＝1个DP-16QAM符号(即每列映射得到的第1个DP-16QAM符号)，176列总共176个DP-16QAM符号作为第一调制符号流中接下来连续的176个DP-16QAM符号；依次类推，可获得第一调制符号流中连续704个DP-16QAM符号。
本实施例中，采用所设计的比特交织和映射方法，级联FEC方案整体能有效对抗多达2个DP-16QAM符号宽度的有色噪声，且能对抗长度大于2000比特的突发错误。
实施例6：目标比特集合表现为比特矩阵，每列2个符号连续输出，n＝32，m＝32，K＝160，L＝8。
在实施例5方案的基础上，32个码字经比特交织后映射为总共704个DP-16QAM符号，构成第一调制符号流中连续704个DP-16QAM符号。本实施例给出了另一种具体的实现方式：每列映射得到的4个DP-16QAM符号中前2个DP-16QAM符号(即每列映射得到的第0和第1个DP-16QAM符号)，176列总共352个DP-16QAM符号作为第一调制符号流中连续的352个DP-16QAM符号；每列映射得到的4个DP-16QAM符号中最后的2个DP-16QAM符号(即每列映射得到的第2和第3个DP-16QAM符号)，176列总共352个DP-16QAM符号作为第一调制符号流中接下来连续的352个DP-16QAM符号；最终获得第一调制符号流中连续704个DP-16QAM符号。
本实施例中，采用所设计的比特交织和映射方法，级联FEC方案整体能有效对抗多达4个DP-16QAM符号宽度的有色噪声，且能对抗长度大于1500比特的突发错误。
实施例7：目标比特集合表现为比特矩阵，每列2个符号连续输出，n＝16，m＝16，K＝160，L＝8。
发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行处理后得到n＝16条第一数据流。16条第一数据流分别送入内码编码器进行内码编码得到16条第二数据流。内码编码采用BCH(176,160)，也就是码字比特长度N＝176，信息位比特长度K＝160，校验比特长度P＝16。每个内码码字的160个信息比特来自16个不同外码RS码字的16个符号。
上述16个内码码字作为一个码字集合，包含m＝16个BCH(176,160)码字。考虑DP-16QAM调制，每L＝8个比特映射为一个DP-16QAM符号。16个BCH(176,160)码字经比特交织和映射后可获得352个DP-16QAM符号。
上述16个BCH(176,160)码字总共2816个比特采用16行176列的第一矩阵H1表示，其中第一矩阵H1每行包括一个内码BCH(176,160)码字的176个比特。将第一矩阵H1进行比特交织得到16行176列的第三矩阵H3，其交织对应关系为：对于0≤i<16，有
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且-160<Δ<160，整数θ为列偏移约束因子，非零整数θ满足-8<θ<8。在本实施例中，整数Δ的典型取值为20、30、50、60、70、90、100、110、130、140。整数θ的一种典型取值是θ＝7，另一种典型取值是θ＝1。
上述16行176列的第三矩阵H3，每列包含16个比特。每列16个比特映射为2个DP-16QAM符号。一种具体实现方式是每列中第0-7行映射为一个DP-16QAM符号，第8-15行映射为另一个DP-16QAM符号。16个码字经比特交织后映射为总共352个DP-16QAM符号，构成第一调制符号流中连续352个DP-16QAM符号。一种具体的实现方式是，每列映射得到的2个DP-16QAM符号作为第一调制符号流中连续的2个DP-16QAM符号，176列映射得到的352个DP-16QAM符号作为第一调制符号流中连续的352个DP-16QAM符号。
需要说明的是，上述第一矩阵H1进行比特交织得到的2816比特的交织后数据采用16行176列的第三矩阵H3表示，也可以采用一个长度2816比特的数组表示，如实施例二和实施例四中所示，其具体实现方式为本领域本领域普通技术人员可知，此处不再赘述。
本实施例中，采用所设计的比特交织和映射方法，级联FEC方案整体能有效对抗多达4个DP-16QAM符号宽度的有色噪声，且能对抗长度大于1500比特的突发错误。
需要说明的是，发端处理模块操作流程也可按照如图12(b)所示，经标识锁定后的通道数据流不经过通道纠偏处理，直接送入通道重排序。当客户侧接口为2路400G，送入卷积交织的通道数据流0-15任一条数据流中的RS符号和通道数据流16-31中任一条数据流中的RS符号来自于两个不同RS外码码字。在该2×400G接口场景下，发端处理模块中采用如图12(c)或图12(d)的操作流程不执行通道重排序操作，仍能保证内码码字中160个信息比特对应16个RS符号，来自16个不同外码RS码字。此时可减少整体级联FEC方案的时延，但其对抗突发错误能力会有所减弱。可根据实际传输场景决定发端处理模块中是否执行通道纠偏处理、通道重排序。
实施例8：目标比特集合表现为比特矩阵，每列4个符号连续输出，n＝8，m＝8，K＝120，L＝2。
发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行处理后得到n＝8条第一数据流。8条第一数据流分别送入内码编码器进行内码编码得到8条第二数据流。内码编码采用汉明码Hamming(128,120)，也就是码字比特长度N＝128，信息位比特长度K＝120，校验比特长度P＝8。每个内码码字的120个信息比特来自12个不同外码RS码字的12个符号。
上述8个内码码字作为一个码字集合，包含m＝8个汉明码Hamming(128,120)码字。考虑PAM4调制，每L＝2个比特映射为一个PAM4符号。8个Hamming(128,120)码字经比特交织和映射后可获得512个PAM4符号。
上述8个Hamming(128,120)码字总共1024个比特采用8行128列的第一矩阵H1表示，其中第一矩阵H1每行包括一个内码Hamming(128,120)码字的128个比特。将第一矩阵H1进行比特交织得到8行128列的第三矩阵H3，其交织对应关系为：对于0≤i<8，有
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且0<Δ<120，非零整数θ为列偏移约束因子，整数θ＝1。在本实施例中，整数Δ的典型取值为20、30、50、60、70、90、100。
上述8行176列的第三矩阵H3，每列包含8个比特。每列8个比特映射为4个PAM4符号。一种具体实现方式是每列中第0-1行的2个比特映射为一个PAM4符号，第2-3行的2个比特映射为另一个PAM4符号，第4-5行的2个比特映射为再一个PAM4符号，第6-7行的2个比特映射为又一个PAM4符号。8个码字经比特交织后映射为总共512个PAM4符号，构成第一调制符号流中连续512个PAM4符号。一种具体的实现方式是，每列映射得到的4个PAM4符号作为第一调制符号流中连续的4个PAM4符号，128列映射得到的512个PAM4符号作为第一调制符号流中连续的512个PAM4符号。
本实施例中，采用所设计的比特交织和映射方法，级联FEC方案整体能有效对抗多达4个PAM4符号宽度的有色噪声，且能对抗长度大于1200比特的突发错误。
实施例9：目标比特集合表现为比特矩阵，每列4个符号连续输出，n＝32，m＝8，K＝120，L＝2。
发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行处理后得到n＝32条第一数据流。图11为本申请实施例中对数据流进行内码编码和交织调制映射的一种示意图。如图11所示，32条第一数据流分别送入内码编码器进行内码编码得到32条第二数据流。内码编码采用汉明码Hamming(128,120)，也就是码字比特长度N＝128，信息位比特长度K＝120，校验比特长度P＝8。 每个内码码字的120个信息比特来自12个不同外码RS码字的12个符号。32条第二数据流划分为4个第二数据流分组，每个分组中包含8个第二数据流，每个第二数据流分组经过交织调制后得到一条调制符号流，总共得到4条调制映射流，4条调制映射数据流将通过4条不同的信道传输，其所示的4条不同的信道可以是4个不同的波长，或者4根不同的光纤等。
从上述每个第二数据流中各获取一个Hamming(128,120)码字，总共8个Hamming(128,120)码字总共1024个比特采用8行128列的第一矩阵H1表示，其中第一矩阵H1每行包括一个内码Hamming(128,120)码字的128个比特。将第一矩阵H1进行比特交织得到8行128列的第三矩阵H3，其交织对应关系为：对于0≤i<8，有
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且0<Δ<120，非零整数θ为列偏移约束因子，整数θ＝1。在本实施例中，整数Δ的典型取值为10,20,30,40，50,60,70,80,90,100,110。
另外一种交织映射关系为：
上述8行176列的第三矩阵H3，每列包含8个比特。每列8个比特映射为4个PAM4符号。一种具体实现方式是每列中第0-1行的2个比特映射为一个PAM4符号，第2-3行的2个比特映射为另一个PAM4符号，第4-5行的2个比特映射为再一个PAM4符号，第6-7行的2个比特映射为又一个PAM4符号。8个码字经比特交织后映射为总共512个PAM4符号，构成第一调制符号流中连续512个PAM4符号。
本实施例中，采用所设计的比特交织和映射方法，级联FEC方案整体能有效对抗每个信道上多达8个PAM4符号宽度的有色噪声，且能对抗长度大于1100比特的突发错误。
需要说明的是，发端处理模块操作流程也可按照如图12(b)所示，经标识锁定后的通道数据流不经过通道纠偏处理，直接送入通道重排序。此时可减少整体级联FEC方案的时延，但其对抗突发错误能力会有所减弱。可根据实际传输场景决定发端处理模块中是否执行通道纠偏处理、通道重排序。
实施例10：目标比特集合表现为比特矩阵，n＝32，m＝8，K＝160，L＝8，Lr＝4，Lc＝2。
发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行处理后得到n＝32条第一数据流。32条第一数据流分别送入内码编码器进行内码编码得到32条第二数据流。内码编码采用BCH(176,160)，也就是码字比特长度N＝176，信息位比特长度K＝160，校验比特长度P＝16。每个内码码字的160个信息比特来自16个不同外码RS码字的16个符号。
内码编码后的32个码字划分为4个码字集合，每个码字集合包含m＝8个BCH(176,160)码字。考虑DP-16QAM调制，每L＝8个比特映射为一个DP-16QAM符号。每个码字集合中8个BCH(176,160)码字经比特交织和映射后可获得176个DP-16QAM符号。
上述8个BCH(176,160)码字总共1408个比特采用8行176列的第一矩阵H1表示，其中第一矩阵H1每行包括一个内码BCH(176,160)码字的176个比特。将第一矩阵H1进行比特交织得到8行176列的第三矩阵H3，其交织对应关系为：对于0≤i<8，有
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且0<Δ<160，整数为列偏移约束因子。在本实施例中，整数Δ的典型取值为10、20、30、40、50、60、70、90、100、110、120、130、140、150。
上述8行176列的第三矩阵H3，每列包含8个比特。考虑Lr＝4，Lc＝2。每4行中的2列共8个比特映射为一个DP-16QAM符号。第三矩阵H3中每2列映射得到的2个调制符号作为第一调制符号流中连续的2个调制符号，176列映射得到的176个调制符号作为第一调制符号流中连续的176个调制符号，作为第一调制符号流中连续的176个DP-16QAM符号。
上述32个码字中每8个码字经比特交织后映射为176个DP-16QAM符号。32个码字经比特交织后映射为总共704个DP-16QAM符号，作为第一调制符号流中连续的704个DP-16QAM符号。
实施例11：目标比特集合表现为比特矩阵，n＝32，m＝16，K＝160，L＝8，Lr＝4，Lc＝2。
发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行处理后得到n＝32条第一数据流。32条第一数据流分别送入内码编码器进行内码编码得到32条第二数据流。内码编码采用BCH(176,160)，也就是码字比特长度N＝176，信息位比特长度K＝160，校验比特长度P＝16。每个内码码字的160个信息比特来自16个不同外码RS码字的16个符号。
内码编码后的32个码字划分为2个码字集合，每个码字集合包含m＝16个BCH(176,160)码字。考虑DP-16QAM调制，每L＝8个比特映射为一个DP-16QAM符号。每个码字集合中16个BCH(176,160)码字经比特交织和映射后可获得352个DP-16QAM符号。
上述16个BCH(176,160)码字总共1408个比特采用16行176列的第一矩阵H1表示，其中第一矩阵H1每行包括一个内码BCH(176,160)码字的176个比特。将第一矩阵H1进行比特交织得到16行176列的第三矩阵H3，其交织对应关系为：对于0≤i<16，有
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且0<Δ<160，整数为列偏移约束因子。在本实施例中，整数Δ的典型取值为10、20、30、40、50、60、70、90、100、110、120、130、140、150。
上述16行176列的第三矩阵H3，每列包含16个比特。考虑Lr＝4，Lc＝2。每4行中的2列共8个比特映射为一个DP-16QAM符号。第三矩阵H3中每2列映射得到的4个DP-16QAM符号。
第三矩阵H3中每2列映射得到的4个DP-16QAM符号中前2个DP-16QAM符号(即每列映射得到的第0和第1个DP-16QAM符号)，176列总共176个DP-16QAM符号作为第一调制符号 流中连续的176个DP-16QAM符号；每2列映射得到的4个DP-16QAM符号中最后的2个DP-16QAM符号(即每2列映射得到的第2和第3个DP-16QAM符号)，176列总共176个DP-16QAM符号作为第一调制符号流中接下来连续的176个DP-16QAM符号；最终获得第一调制符号流中连续352个DP-16QAM符号。
上述32个码字中每16个码字经比特交织后映射为352个DP-16QAM符号。32个码字经比特交织后映射为总共704个DP-16QAM符号，作为第一调制符号流中连续的704个DP-16QAM符号。
实施例12：目标比特集合表现为比特矩阵，n＝32，m＝16，K＝110，L＝8。
发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行处理后得到n＝32条第一数据流。32条第一数据流分别送入内码编码器进行内码编码得到32条第二数据流。内码编码采用BCH(126,110)，也就是码字比特长度N＝126，信息位比特长度K＝110，校验比特长度P＝16。每个内码码字的110个信息比特来自11个不同外码RS码字的11个符号。
上述内码编码后的32个码字划分为h＝2个码字集合，每个码字集合包含m＝16个BCH(126,110)码字。考虑DP-16QAM调制，每L＝8个比特映射为一个DP-16QAM符号。每个码字集合中16个BCH(126,110)码字经比特交织和映射后可获得252个DP-16QAM符号。
上述16个BCH(126,110)码字总共2016个比特采用16行126列的第一矩阵H1表示，其中第一矩阵H1每行包括一个内码BCH(126,110)码字的126个比特。将第一矩阵H1进行比特交织得到16行126列的第三矩阵H3，其交织对应关系为：对于0≤i<16，有
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且-110<Δ<110，非零整数θ为列偏移约束因子，非零整数θ满足-8<θ<8。在本实施例中，整数Δ的典型取值为10、20、30、50、60、70、90、100。整数θ的一种典型取值是θ＝7，另一种典型取值是θ＝1。
上述16行126列的第三矩阵H3，每列包含16个比特。16个比特中每8个比特映射为一个DP-16QAM符号。每列分别映射为2个调制符号。一种具体实现方式是每列中第0-7行映射为一个DP-16QAM符号，第8-15行映射为另一个DP-16QAM符号。每个第三矩阵H3映射为252个DP-16QAM符号。每列映射得到的2个DP-16QAM符号作为第一调制符号流中连续的2个DP-16QAM符号，176列映射得到的252个DP-16QAM符号作为第一调制符号流中连续的252个DP-16QAM符号。
上述32个码字中每16个码字经比特交织后映射为252个DP-16QAM符号。32个码字经比特交织后映射为总共504个DP-16QAM符号，作为第一调制符号流中连续的504个DP-16QAM符号。
本实施例中，当实际传输存在有色噪声，且为4个DP-16QAM符号宽度时，32个错误比特能够分散到多个内码BCH(126,110)，且每个内码对应的错误比特数不多于2。考虑内码 BCH(126,110)可纠2个比特，该2-3个DP-16QAM符号宽度的有色噪声能被内码有效纠错。另外，采用所设计的比特交织和映射方法，级联FEC方案整体可对抗长度大于1200比特的突发错误。也就是，采用所设计的比特交织和映射方法，级联FEC方案整体能有效对抗多达4个DP-16QAM符号宽度的有色噪声，且能对抗长度大于1200比特的突发错误。采用所设计的比特交织和映射方法，级联FEC方案整体能有效对抗多达4个DP-16QAM符号宽度的有色噪声，且能对抗长度大于1200比特的突发错误。
实施例13：目标比特集合表现为数组，n＝32，m＝16，K＝110，L＝8。
在实施例12方案的基础上，16个BCH(126,110)码字总共2016个比特采用16行126列的第一矩阵H1表示，其经过进行比特交织得到的数据并不采用实施例一所示的16行126列的第三矩阵H3表示，而采用一个长度2016比特的数组A表示。将第一矩阵H1进行比特交织得到长度2016比特的数组A，其交织对应关系为：对于0≤i<16，有
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且-110<Δ<110，非零整数θ为列偏移约束因子，整数θ满足-8<θ<8。在本实施例中，整数Δ的典型取值为10、20、30、50、60、70、90、100。整数θ的一种典型取值是θ＝7，另一种典型取值是θ＝1。特别地，对于0≤i<16，有
将包含2016个比特的第一数组A中每连续8个比特映射为一个DP-16QAM符号，可得到252个DP-16QAM符号，作为第一调制符号流中连续的252个DP-16QAM符号。
上述32个码字中每16个码字经比特交织后映射为252个DP-16QAM符号。32个码字经比特交织后映射为总共504个DP-16QAM符号，作为第一调制符号流中连续的504个DP-16QAM符号。
需要说明的是，当实施例11中的行偏移约束因子Δ、列偏移约束因子θ分别和实施例12中Δ、θ的取值相等时，实施例11中32个码字经比特交织和映射后得到和实施12相同的504个DP-16QAM符号。
本实施例中，采用所设计的比特交织和映射方法，级联FEC方案整体能有效对抗多达4个DP-16QAM符号宽度的有色噪声，且能对抗长度大于1200比特的突发错误。
实施例14：目标比特集合表现为比特矩阵，n＝32，m＝8，K＝110，L＝8，Lr＝4，Lc＝2。
发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行处理后得到n＝32条第一数据流。32条第一数据流分别送入内码编码器进行内码编码得到32条第二数据流。内码编码采用BCH(126,110)，也就是码字比特长度N＝126，信息位比特长度K＝110，校验比特长度P＝16。每个内码码字的 110个信息比特来自11个不同外码RS码字的11个符号。
内码编码后的32个码字划分为4个码字集合，每个码字集合包含m＝8个BCH(126,110)码字。考虑DP-16QAM调制，每L＝8个比特映射为一个DP-16QAM符号。每个码字集合中8个BCH(126,110)码字经比特交织和映射后可获得126个DP-16QAM符号。
上述8个BCH(126,110)码字总共1008个比特采用8行126列的第一矩阵H1表示，其中第一矩阵H1每行包括一个内码BCH(126,110)码字的126个比特。将第一矩阵H1进行比特交织得到8行126列的第三矩阵H3，其交织对应关系为：对于0≤i<8，有
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且-100<Δ<100，非零整数Δ为列偏移约束因子。在本实施例中，整数Δ的典型取值为10、20、30、40、50、60、70、90、100。
上述8行126列的第三矩阵H3，每列包含8个比特。考虑Lr＝4，Lc＝2。每4行中的2列共8个比特映射为一个DP-16QAM符号。第三矩阵H3中每2列映射得到的2个调制符号作为第一调制符号流中连续的2个调制符号，126列映射得到的126个调制符号作为第一调制符号流中连续的126个调制符号，作为第一调制符号流中连续的126个DP-16QAM符号。
上述32个码字中每8个码字经比特交织后映射为126个DP-16QAM符号。32个码字经比特交织后映射为总共504个DP-16QAM符号，作为第一调制符号流中连续的504个DP-16QAM符号。
实施例15：目标比特集合表现为比特矩阵，n＝16，m＝16，K＝120，L＝8。
发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行处理后得到n＝16条第一数据流。16条第一数据流分别送入内码编码器进行内码编码得到16条第二数据流。内码编码采用BCH(136,120)，也就是码字比特长度N＝136，信息位比特长度K＝120，校验比特长度P＝16。每个内码码字的120个信息比特来自12个不同外码RS码字的12个符号。
上述内码编码后的16个码字作为h＝1个码字集合，其包含m＝16个BCH(136,120)码字。考虑DP-16QAM调制，每L＝8个比特映射为一个DP-16QAM符号。每个码字集合中16个BCH(136,120)码字经比特交织和映射后可获得272个DP-16QAM符号。
上述16个BCH(136,120)码字总共2176个比特采用16行136列的第一矩阵H1表示，其中第一矩阵H1每行包括一个内码BCH(136,120)码字的136个比特。将第一矩阵H1进行比特交织得到16行136列的第三矩阵H3，其交织对应关系为：对于0≤i<16，有
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且-120<Δ<120，非零整数θ为列偏移约束因子，非零整数θ满足-8<θ<8。在本实施例中，整数Δ的典型取值为10、20、30、50、60、70、90、100、110。整数θ的一种典型取值 是θ＝7，另一种典型取值是θ＝1。
上述16行136列的第三矩阵H3，每列包含16个比特。16个比特中每8个比特映射为一个DP-16QAM符号。每列分别映射为2个调制符号。一种具体实现方式是每列中第0-7行映射为一个DP-16QAM符号，第8-15行映射为另一个DP-16QAM符号。每个第三矩阵H3映射为272个DP-16QAM符号。每列映射得到的2个DP-16QAM符号作为第一调制符号流中连续的2个DP-16QAM符号，136列映射得到的272个DP-16QAM符号作为第一调制符号流中连续的272个DP-16QAM符号。
本实施例中，当实际传输存在有色噪声，且为4个DP-16QAM符号宽度时，32个错误比特能够分散到多个内码BCH(136,120)，且每个内码对应的错误比特数不多于2。考虑内码BCH(136,120)可纠2个比特，该2-3个DP-16QAM符号宽度的有色噪声能被内码有效纠错。另外，采用所设计的比特交织和映射方法，级联FEC方案整体可对抗长度大于1200比特的突发错误。也就是，采用所设计的比特交织和映射方法，级联FEC方案整体能有效对抗多达4个DP-16QAM符号宽度的有色噪声，且能对抗长度大于1200比特的突发错误。采用所设计的比特交织和映射方法，级联FEC方案整体能有效对抗多达4个DP-16QAM符号宽度的有色噪声，且能对抗长度大于1200比特的突发错误。
实施例16：目标比特集合表现为数组，n＝16，m＝16，K＝120，L＝8。
在实施例15方案的基础上，16个BCH(136,120)码字总共2176个比特采用16行136列的第一矩阵H1表示，其经过进行比特交织得到的数据并不采用实施例一所示的16行136列的第三矩阵H3表示，而采用一个长度2176比特的数组A表示。将第一矩阵H1进行比特交织得到长度2176比特的数组A，其交织对应关系为：对于0≤i<16，有
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且-120<Δ<120，非零整数θ为列偏移约束因子，整数θ满足-8<θ<8。在本实施例中，整数Δ的典型取值为10、20、30、50、60、70、90、100、110。整数θ的一种典型取值是θ＝7，另一种典型取值是θ＝1。特别地，对于0≤i<16，有
将包含2176个比特的第一数组A中每连续8个比特映射为一个DP-16QAM符号，可得到272个DP-16QAM符号，作为第一调制符号流中连续的272个DP-16QAM符号。
本实施例中，采用所设计的比特交织和映射方法，级联FEC方案整体能有效对抗多达4个DP-16QAM符号宽度的有色噪声，且能对抗长度大于1200比特的突发错误。
实施例17：目标比特集合表现为比特矩阵，n＝16，m＝8，K＝120，L＝8，Lr＝4，Lc＝2。
发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多 个同步的客户通道(client lane)的数据进行处理后得到n＝16条第一数据流。16条第一数据流分别送入内码编码器进行内码编码得到16条第二数据流。内码编码采用BCH(136,120)，也就是码字比特长度N＝136，信息位比特长度K＝120，校验比特长度P＝16。每个内码码字的120个信息比特来自12个不同外码RS码字的12个符号。
内码编码后的16个码字划分为2个码字集合，每个码字集合包含m＝8个BCH(126,110)码字。考虑DP-16QAM调制，每L＝8个比特映射为一个DP-16QAM符号。每个码字集合中8个BCH(136,120)码字经比特交织和映射后可获得136个DP-16QAM符号。
上述8个BCH(136,120)码字总共1088个比特采用8行136列的第一矩阵H1表示，其中第一矩阵H1每行包括一个内码BCH(136,120)码字的136个比特。将第一矩阵H1进行比特交织得到8行136列的第三矩阵H3，其交织对应关系为：对于0≤i<8，有
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且0<Δ<120，整数为列偏移约束因子。在本实施例中，整数Δ的典型取值为10、20、30、40、50、60、70、90、100、110。
上述8行136列的第三矩阵H3，每列包含8个比特。考虑Lr＝4，Lc＝2。每4行中的2列共8个比特映射为一个DP-16QAM符号。第三矩阵H3中每2列映射得到的2个调制符号作为第一调制符号流中连续的2个调制符号，136列映射得到的136个调制符号作为第一调制符号流中连续的136个调制符号，作为第一调制符号流中连续的136个DP-16QAM符号。
上述16个码字中每8个码字经比特交织后映射为136个DP-16QAM符号。16个码字经比特交织后映射为总共272个DP-16QAM符号，作为第一调制符号流中连续的272个DP-16QAM符号。
实施例18：目标比特集合表现为比特矩阵，n＝12，m＝12，K＝160，L＝8，Lr＝4，Lc＝2。
发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行处理后得到n＝12条第一数据流。12条第一数据流分别送入内码编码器进行内码编码得到12条第二数据流。内码编码采用BCH(176,160)，也就是码字比特长度N＝176，信息位比特长度K＝160，校验比特长度P＝16。每个内码码字的160个信息比特来自16个不同外码RS码字的16个符号。
内码编码后的12个码字作为1个码字集合，其包含m＝12个BCH(176,160)码字。考虑DP-16QAM调制，每L＝8个比特映射为一个DP-16QAM符号。每个码字集合中12个BCH(176,160)码字经比特交织和映射后可获得264个DP-16QAM符号。
上述12个BCH(176,160)码字总共2112个比特采用12行176列的第一矩阵H1表示，其中第一矩阵H1每行包括一个内码BCH(176,160)码字的176个比特。将第一矩阵H1进行比特交织得到12行176列的第三矩阵H3，其交织对应关系为：对于0≤i<12，有
其中，表示向下取整操作，非零整数Δ为行偏移约束因子，Δ为10的倍数且0<Δ<160， 整数为列偏移约束因子。在本实施例中，整数Δ的典型取值为10、20、30、40、50、60、70、90、100、110、120、130、140、150。
上述12行176列的第三矩阵H3，每列包含8个比特。考虑Lr＝4，Lc＝2。每4行中的2列共8个比特映射为一个DP-16QAM符号。第三矩阵H3中每2列映射得到的3个调制符号作为第一调制符号流中连续的3个调制符号，176列映射得到的264个调制符号作为第一调制符号流中连续的264个DP-16QAM调制符号。
需要说明的是，上述各实施例都是对图3所示数据处理方法中的操作步骤进行介绍的。在实际应用中，图2所示的发端处理模块02执行的操作包括但不限于图3所示的数据处理方法，下面结合一些具体地实施方式对发端处理模块02进行的其他操作进行介绍。
实施方式1：发端处理模块应用于1×800G接口场景的操作流程。
发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第一数据处理后得到n条第一数据流，其中n为大于1的整数。上述第一数据处理可包括标识锁定(alignment lock)、通道纠偏处理(lane de-skew)、通道重排序(lane reorder)处理、或级联交织(concatenated interleaving)处理等。本实施例给出第一数据处理的具体细节。
图12(a)为本申请实施例中发端处理模块的第一种操作流程示意图。如图12(a)所示，发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行处理后，可以得到经过外码编码的多条通道数据流，并利用对齐标识(Alignment marker)进行标识锁定(alignment lock)、通道纠偏处理(lane de-skew)得到对齐的多条通道数据流。然后根据对齐标识(Alignment marker)对多条通道的数据进行通道重排序(lane reorder)处理，使得多条通道的数据能够按照指定的顺序排列。经通道重排序的通道数据流送入级联交织器进行打乱数据顺序处理后得到n条第一数据流，并分别送入内码编码器进行内码编码。经过内码编码的数据流进行所设计的比特交织和映射得到调制符号后，进行数据处理后送入信道传输媒介进行传输。该数据处理可包括偏振划分(polarization distribution)或DSP成帧处理(framing)等。这里n为大于1的正整数。
需要说明的是，图12(a)中的通道纠偏处理(lane de-skew)和通道重排序(lane reorder)均是可选的。图12(b)为本申请实施例中发端处理模块的第二种操作流程示意图。如图12(b)所示，经标识锁定(alignment lock)后的通道数据流不经过通道纠偏处理，直接送入通道重排序。图12(c)为本申请实施例中发端处理模块的第三种操作流程示意图。如图12(c)所示，经标识锁定后的通道数据流经过通道纠偏处理后不经过通道重排序，直接送入级联交织。图12(d)为本申请实施例中发端处理模块的第四种操作流程示意图。如图12(d)所示，经标识锁定后的通道数据流不经过通道纠偏处理也不经过通道重排序，直接送入级联交织。需要说明的是，如图12(b)和图12(d)所示的发端处理模块流程，经标识锁定(alignment lock)后的通道数据流不经过通道纠偏处理，此时要求各条通道数据流中数据是基于外码符号对齐的。更具体的，以外码编码采用KP4为例，任意两条通道数据流的偏差比特数为10的 倍数，也就是通道数据流中的数据是基于KP4RS符号对齐的。
图13为本申请实施例中1×800G接口场景的一种示意图。如图13所示，发端设备采用1×800G接口的32条物理编码子层(Physical Coding Sublayer，PCS)通道数据流的示意图。发端设备将待传输的1路800GbE业务数据流进行KP4RS(544,514)码外码编码得到32条PCS通道(PCS lane)数据流。PCS通道数据流0-15中每条数据流间隔68个符号总共1088个符号，其包含了2个RS码码字。每条PCS通道数据流中相邻2个符号来自不同RS码码字，且相邻两条PCS通道数据流的同个位置的2个符号来自不同RS码码字。类似的，PCS通道数据流16-31中每条数据流间隔68个符号总共1088个符号，其包含了2个RS码码字。每条PCS通道数据流中相邻2个符号来自不同RS码码字，且相邻两条PCS通道数据流的同个位置的2个符号来自不同RS码码字。32条PCS通道数据流经PMA处理后通过连接单元接口800GAUI-8送入发端处理模块。
基于上述图12(a)所示的发端处理模块的数据处理示意图，发端处理模块利用PCS通道已知的对齐标识(Alignment marker)进行通道数据流的标识锁定(alignment lock)。这里32个通道的已知对齐标识各不相同(见《Ethernet Technology Consortium 800G Specification》)。发端处理模块接着对32个通道数据流进行通道纠偏处理(lane de-skew)得到对齐的32条通道数据流。然后根据对齐标识对32条通道的数据进行通道重排序(lane reorder)处理，使得32条通道的数据能够按照指定的顺序排列。一种顺序是跟图13一样通道数据流从上往下按从0到31排序。经通道重排序的32条PCS通道数据流送入级联交织器进行打乱数据顺序处理后得到n条第一数据流，并分别送入内码编码器进行内码编码。经过内码编码的n条第二数据流进行所设计的比特交织和映射后，进行数据处理后送入信道传输媒介进行传输。需要说明的是，这里n的取值可以等于32，也可以等于16。
需要说明的是，发端处理模块操作流程也可按照如图12(b)所示，经标识锁定后的通道数据流不经过通道纠偏处理，直接送入通道重排序。此时可减少整体级联FEC方案的时延，但其对抗突发错误能力会有所减弱。可根据实际传输场景决定发端处理模块中是否执行通道纠偏处理。
实施方式2：发端处理模块应用于2×400G接口场景的操作流程。
图14为本申请实施例中2×400G接口场景的一种示意图。如图14所示，发端设备采用2×400G接口的32条PCS通道数据流的示意图。发端设备将待传输的2路400GbE业务数据流进行KP4RS(544,514)码外码编码得到2路总共32条PCS通道数据流，其中每路包括16条PCS通道数据流。PCS通道数据流0-15或PCS通道数据流16-31中每条数据流间隔68个符号总共1088个符号，其包含了2个RS码码字。每条PCS通道数据流中相邻2个符号来自不同RS码码字，且相邻两条PCS通道数据流的同个位置的2个符号来自不同RS码码字。32条PCS通道数据流经PMA处理后通过连接单元接口2×400GAUI-4送入发端处理模块。
基于上述图12(a)所示的发端处理模块的数据处理示意图，发端处理模块利用PCS通道0-15或PCS通道16-31已知的对齐标识(Alignment marker)进行16个通道数据流的标识锁定(alignment lock)。这里PCS通道0-15可认为是第0路400G中的PCS通道0-15，PCS通道16-31可认为是第1路400G中的PCS通道0-15。第0路400G中的16个通道已知的 对齐标识和第1路中的16个通道已知的对齐标识相同。发端处理模块接着对32个通道数据流进行通道纠偏处理(lane de-skew)得到对齐的32条通道数据流。然后根据PCS通道0-15或PCS通道16-31的对齐标识对16条通道的数据进行通道重排序(lane reorder)处理，使得16条通道的数据能够按照指定的顺序排列。最后使得32条通道的数据能够按照指定的顺序排列。一种顺序是跟图14一样通道数据流从上往下按从0到31排序。经通道重排序的32条PCS通道数据流送入级联交织器进行打乱数据顺序处理后得到n条第一数据流，并分别送入内码编码器进行内码编码。经过内码编码的n条第二数据流进行所设计的比特交织和映射后，进行数据处理后送入信道传输媒介进行传输。需要说明的是，这里n的取值可以等于32，也可以等于16。
需要说明的是，发端处理模块操作流程也可按照如图12(b)所示，经标识锁定后的通道数据流不经过通道纠偏处理，直接送入通道重排序。进一步的是，考虑到客户侧接口为2路400G，送入卷积交织的通道数据流0-15任一条数据流中的RS符号和通道数据流16-31中任一条数据流中的RS符号来自于两个不同RS外码码字。在该2×400G接口场景下，发端处理模块中也可以采用如图12(c)或图12(d)的操作流程不执行通道重排序操作。此时可减少整体级联FEC方案的时延，但其对抗突发错误能力会有所减弱。可根据实际传输场景决定发端处理模块中是否执行通道纠偏处理、通道重排序。
实施方式3：发端处理模块应用于另一种1×800G接口场景的操作流程。
图15为本申请实施例中1×800G接口场景的另一种示意图。如图15所示，发端设备采用1×800G接口的8条通道数据流的示意图。发端设备将待传输的1路800GbE业务数据流进行KP4RS(544,514)码外码编码得到8条通道数据流。通道数据流0-8中每条数据流间隔136个符号总共1088个符号，其包含了2个RS码码字。每条通道数据流中相邻2个符号来自不同RS码码字，且相邻两条通道数据流的同个位置的2个符号来自不同RS码码字。8条通道数据流经PMA处理后通过连接单元接口800GAUI-8送入发端处理模块。需要说明的是，在一些具体实现中，上述8条通道数据流称为8条PCS通道数据流；在另一些具体实现中，上述8条通道数据流称为8条FEC通道数据流。这里不做具体限定。
基于上述图12(a)所示的发端处理模块的数据处理示意图，发端处理模块利用通道已知的对齐标识(Alignment marker)进行通道数据流的标识锁定(alignment lock)。这里8个通道的已知对齐标识各不相同。发端处理模块接着对8个通道数据流进行通道纠偏处理(lane de-skew)得到对齐的8条通道数据流。然后根据对齐标识对8条通道的数据进行通道重排序(lane reorder)处理，使得8条通道的数据能够按照指定的顺序排列。一种顺序是跟图15一样通道数据流从上往下按从0到7排序。经通道重排序的8条通道数据流送入级联交织器进行打乱数据顺序处理后得到n条第一数据流，并分别送入内码编码器进行内码编码。经过内码编码的n条第二数据流进行所设计的比特交织和映射后，进行数据处理后送入信道传输媒介进行传输。通常，这里n取值为8。
需要说明的是，发端处理模块操作流程也可按照如图12(b)所示，经标识锁定后的通道数据流不经过通道纠偏处理，直接送入通道重排序。发端处理模块中也可以采用如图12(c)或图12(d)的操作流程不执行通道重排序操作。此时可减少整体级联FEC方案的时延，但 其对抗突发错误能力会有所减弱。可根据实际传输场景决定发端处理模块中是否执行通道纠偏处理、通道重排序。
实施方式4：发端处理模块应用于1×800G或2×400G接口场景下级联交织的一种操作流程。
在上述实施方式1或实施方式2的基础上，本实施例给出级联交织器的一种具体实现方式，其将经通道重排序的32条PCS通道数据流进行打乱数据顺序处理后得到n＝32条第一数据流。下面对所述级联交织的具体结构进行介绍。
图16为本申请实施例中级联交织的第一种示意图。如图16所示，从32条PCS通道数据流中每条数据流各获取4个外码RS符号，总共128个符号，其中每个符号包含10比特。通道置换前的128个RS符号可用一个32行4列的矩阵来表示，第r行的4个符号来自PCS通道数据流r。置换后的128个RS符号也可用一个32行4列的矩阵来表示。通道置换后的32行4列符号中，第0列第r(0≤r<32)行的符号来自通道置换前的第0列第r行的符号，第1列第r行的符号来自通道置换前的第1列第r行的符号；第2列第行的符号来自通道置换前的第2列第行的符号，第2列第行的符号来自通道置换前的第2列第行的符号；第3列第行的符号来自通道置换前的第3列第行的符号，第3列第行的符号来自通道置换前的第3列第行的符号。
图16所示的将32行4列总共128个RS符号经过通道置换得到32行4列置换后的128个RS符号，其可以采用公式来表示该通道置换关系。置换后的32行4列的128个RS符号，其第r0行第c0列的符号来自于置换前32行4列的128个RS符号中的第行第c0列的符号。经过通道置换后的32条数据流分别送入卷积交织器进行交织打乱数据顺序。
图17为本申请实施例中卷积交织器的第一种结构示意图。如图17所示，本实施例采用的卷积交织器包含4条延迟线(delay line)。这4条延迟线分别包括3Q个存储单元、2Q个存储单元、Q个存储单元、0个存储单元，每个存储单元用于存储4个RS符号，其中每个符号为10比特。也就是说，延迟线0的延迟取值为12Q个符号，延迟线1的延迟取值为8Q个符号，延迟线2的延迟取值为4Q个符号，延迟线3的延迟取值为0个符号即无延迟。如图17所示的Cr()表示经通道置换后的数据流r(0≤r<32)中一个RS符号。比如，Cr(16t)、Cr(16t+1)、Cr(16t+2)、Cr(16t+3)表示通道数据流r中当前输入给延迟线0的4个RS符号且Cr(16t-48Q)、Cr(16t-48Q+1)、Cr(16t-48Q+2)、Cr(16t-48Q+3)为延迟线0输出的4个RS符号；Cr(16t+4)、Cr(16t+5)、Cr(16t+6)、Cr(16t+7)表示通道数据流中接下来输入给延迟线1的4个RS符号且Cr(16t-32Q+4)、Cr(16t-32Q+5)、Cr(16t-32Q+6)、Cr(16t-32Q+7)为延迟线1输出的4个RS符号；Cr(16t+8)、Cr(16t+9)、Cr(16t+10)、Cr(16t+11)表示通道数据流中再接下来输入给延迟线2的4个RS符号且Cr(16t-16Q+8)、Cr(16t-16Q+9)、Cr(16t-16Q+10)、Cr(16t-16Q+11)为延迟线2输出的4个RS符号；Cr(16t+12)、Cr(16t+13)、Cr(16t+14)、Cr(16t+15)表示通道数据流中再随后输入给延迟线3的4个RS符号且Cr(16t+12)、Cr(16t+13)、Cr(16t+14)、Cr(16t+15)为延迟线3输出的4个RS符号。当16Q+4≥68即Q≥4时，卷积交织输出的Cr(16t-48Q)、Cr(16t-48Q+1)、Cr(16t-48Q+2)、Cr(16t-48Q+3)、Cr(16t-32Q+4)、
Cr(16t-32Q+5)、Cr(16t-32Q+6)、Cr(16t-32Q+7)、Cr(16t-16Q+8)、Cr(16t-16Q+9)、
Cr(16t-16Q+10)、Cr(16t-16Q+11)、Cr(16t+12)、Cr(16t+13)、Cr(16t+14)、Cr(16t+15)总共16个RS符号来自16个不同的RS码字。本实施例采用Q＝4，延迟线0的延迟取值为48个RS符号(即480比特延迟)，延迟线1的延迟取值为32个RS符号(即320比特延迟)，延迟线2的延迟取值为16个RS符号(即160比特延迟)，延迟线3的延迟取值为0即无延迟。
实施方式5：发端处理模块应用于1×800G或2×400G接口场景下级联交织的另一种操作流程。
在上述实施方式1或实施方式2的基础上，本实施例给出级联交织器的另一种具体实现方式，其将经通道重排序的32条PCS通道数据流进行打乱数据顺序处理后得到n＝16条第一数据流。下面对所述级联交织的具体结构进行介绍。
图18为本申请实施例中级联交织的第二种示意图。如图18所示，32条PCS通道数据流分别进行卷积交织处理得到32条第三数据流，然后32条第三数据流每2条进行复用处理得到1条第一数据流，总共得到16条第一数据流。
图19为本申请实施例中卷积交织器的第二种结构示意图。如图19所示，本实施例采用的卷积交织器包含4条延迟线(delay line)。这4条延迟线分别包括3Q个存储单元、2Q个存储单元、Q个存储单元、0个存储单元，每个存储单元用于存储2个RS符号，其中每个符号为10比特。也就是说，延迟线0的延迟取值为6Q个符号，延迟线1的延迟取值为4Q个符号，延迟线2的延迟取值为2Q个符号，延迟线3的延迟取值为0个符号即无延迟。如图19所示的Cr()表示通道数据流r(0≤r<32)中一个RS符号。比如，Cr(8t)、Cr(8t+1)表示通道数据流r中当前输入给延迟线0的2个RS符号且Cr(8t-24Q)、Cr(8t-24Q+1)为延迟线0输出的2个RS符号；Cr(8t+2)、Cr(8t+3)表示通道数据流中接下来输入给延迟线1的2个RS符号且Cr(8t-16Q+2)、Cr(8t-16Q+3)为延迟线1输出的2个RS符号；Cr(8t+4)、Cr(8t+5)表示通道数据流中再接下来输入给延迟线2的2个RS符号且Cr(8t-8Q+4)、Cr(8t-8Q+5)为延迟线2输出的2个RS符号；Cr(8t+6)、Cr(8t+7)表示通道数据流中再随后输入给延迟线3的2个RS符号且Cr(8t+6)、Cr(8t+7)为延迟线3输出的2个RS符号。当8Q+2≥68即Q≥9时，卷积交织输出Cr(8t-24Q)、Cr(8t-24Q+1)、Cr(8t-16Q+2)、Cr(8t-16Q+3)、Cr(8t-8Q+4)、Cr(8t-8Q+5)、Cr(8t+6)、Cr(8t+7)总共8个RS符号来自8个不同的RS码字。本实施例采用Q＝9，延迟线0的延迟取值为54个RS符号(即540比特延迟)，延迟线1的延迟取值为36个RS符号(即360比特延迟)，延迟线2的延迟取值为18个RS符号(即180比特延迟)，延迟线3的延迟取值为0即无延迟。
经上述卷积交织处理得到的32条第三数据流，每2条进行复用处理得到1条第一数据流，总共得到16条第一数据流。如图18所示，复用p(0≤p<16)将第三数据流p中连续的8个RS符号和第三数据流p+15中连续的8个RS符号复用为第一数据流p中连续的16个符号。上述连续16个符号来自16个不同外码RS码字中的16个RS符号。一种具体实现方式是，第三数据流p中连续的8个RS符号Cp(0)、Cp(1)、Cp(2)、Cp(3)、Cp(4)、Cp(5)、Cp(6)、Cp(7)和第三数据流p+16中连续的8个RS符号Cp+16(0)、Cp+16(1)、Cp+16(2)、Cp+16(3)、Cp+16(4)、Cp+16(5)、Cp+16(6)、Cp+16(7)复用为第一数据流p中连续的16个符号Cp(0)、Cp(1)、Cp(2)、Cp(3)、Cp(4)、Cp(5)、Cp(6)、Cp(7)、Cp+16(0)、Cp+16(1)、Cp+16(2)、Cp+16(3)、Cp+16(4)、Cp+16(5)、Cp+16(6)、 Cp+16(7)。另一种具体实现方式是，第三数据流p中连续的8个RS符号Cp(0)、Cp(1)、Cp(2)、Cp(3)、Cp(4)、Cp(5)、Cp(6)、Cp(7)和第三数据流p+16中连续的8个RS符号Cp+16(0)、Cp+16(1)、Cp+16(2)、Cp+16(3)、Cp+16(4)、Cp+16(5)、Cp+16(6)、Cp+16(7)复用为第一数据流p中连续的16个符号Cp(0)、Cp+16(0)、Cp(1)、Cp+16(1)、Cp(2)、Cp+16(2)、Cp(3)、Cp+16(3)、Cp(4)、Cp+16(4)、Cp(5)、Cp+16(5)、Cp(6)、Cp+16(6)、Cp(7)、Cp+16(7)。这里，对输出的16个符号Cp(0)、Cp(1)、Cp(2)、Cp(3)、Cp(4)、Cp(5)、Cp(6)、Cp(7)和Cp+16(0)、Cp+16(1)、Cp+16(2)、Cp+16(3)、Cp+16(4)、Cp+16(5)、Cp+16(6)、Cp+16(7)的具体排列顺序不做限定。
实施方式6：发端处理模块应用于1×800G接口场景下级联交织的又一种操作流程。
在上述实施方式3的基础上，本实施例给出级联交织器的又一种具体实现方式，其将经通道重排序的8条通道数据流进行打乱数据顺序处理后得到n＝8条第一数据流。下面对所述级联交织的具体结构进行介绍。
图20为本申请实施例中级联交织的第三种示意图。如图20所示，8条通道数据流分别进行卷积交织处理得到8条第一数据流。
图21为本申请实施例中卷积交织器的第三种结构示意图。如图21所示，本实施例采用的卷积交织器包含6条延迟线(delay line)。这6条延迟线分别包括5Q个存储单元、4Q个存储单元、3Q个存储单元、2Q个存储单元、Q个存储单元、0个存储单元，每个存储单元用于存储2个RS符号，其中每个符号为10比特。也就是说，延迟线0的延迟取值为10Q个符号，延迟线1的延迟取值为8Q个符号，延迟线2的延迟取值为6Q个符号，延迟线3的延迟取值为4Q个符号，延迟线4的延迟取值为2Q个符号，延迟线5的延迟取值为0个符号即无延迟。如图21所示的Cr()表示经通道置换后的数据流r(0≤r<8)中一个RS符号。比如，Cr(12t)、Cr(12t+1)表示通道数据流r中当前输入给延迟线0的2个RS符号且Cr(12t-60Q)、Cr(12t-60Q+1)为延迟线0输出的2个RS符号；Cr(12t+2)、Cr(12t+3)表示通道数据流中接下来输入给延迟线1的2个RS符号且Cr(12t-48Q+2)、Cr(12t-48Q+3)为延迟线1输出的2个RS符号；以此类推，Cr(12t+10)、Cr(12t+11)表示通道数据流中再接下来输入给延迟线2的2个RS符号且Cr(12t+10)、Cr(12t+11)为延迟线2输出的2个RS符号。当12Q+2≥68即Q≥6时，输出的Cr(12t-60Q)、Cr(12t-60Q+1)、Cr(12t-48Q+2)、
Cr(12t-48Q+3)、Cr(12t-36Q+4)、Cr(12t-36Q+5)、Cr(12t-24Q+6)、Cr(12t-24Q+7)、
Cr(12t-12Q+8)、Cr(12t-12Q+9)、Cr(12t+10)、Cr(12t+11)总共12个RS符号来自12个不同的RS码字。本实施例采用Q＝6，延迟线0的延迟取值为60个RS符号(即600比特延迟)，延迟线1的延迟取值为48个RS符号(即480比特延迟)，延迟线2的延迟取值为36个RS符号(即360比特延迟)，延迟线3的延迟取值为24个RS符号(即240比特延迟)，延迟线4的延迟取值为12个RS符号(即120比特延迟)，延迟线5的延迟取值为0即无延迟。
实施方式7：发端处理模块应用于1×800G或2×400G接口场景下级联交织的又一种操作流程。
在上述实施方式4的基础上，本实施例给出卷积交织器的又一种结构示意图。图22为本申请实施例中卷积交织器的第四种结构示意图。如图22所示，本实施例采用的卷积交织器包 含3条延迟线(delay line)。这3条延迟线分别包括2Q个存储单元、Q个存储单元、0个存储单元，每个存储单元用于存储4个RS符号，其中每个符号为10比特。也就是说，延迟线0的延迟取值为8Q个符号，延迟线1的延迟取值为4Q个符号，延迟线2的延迟取值为0个符号即无延迟。如图22所示的Cr()表示经通道置换后的数据流r(0≤r<32)中一个RS符号。比如，Cr(16t)、Cr(16t+1)、Cr(16t+2)、Cr(16t+3)表示通道数据流r中当前输入给延迟线0的4个RS符号且Cr(16t-24Q)、Cr(16t-24Q+1)、Cr(16t-24Q+2)、Cr(16t-24Q+3)为延迟线0输出的4个RS符号；Cr(16t+4)、Cr(16t+5)、Cr(16t+6)、Cr(16t+7)表示通道数据流中接下来输入给延迟线1的4个RS符号且Cr(16t-12Q+4)、Cr(16t-12Q+5)、Cr(16t-12Q+6)、Cr(16t-12Q+7)为延迟线1输出的4个RS符号；Cr(16t+8)、Cr(16t+9)、Cr(16t+10)、Cr(16t+11)表示通道数据流中再接下来输入给延迟线2的4个RS符号且Cr(16t+8)、Cr(16t+9)、Cr(16t+10)、Cr(16t+11)为延迟线2输出的4个RS符号。当12Q+4≥68即Q≥6时，卷积交织输出的Cr(16t-24Q)、Cr(16t-24Q+1)、Cr(16t-24Q+2)、Cr(16t-24Q+3)、Cr(16t-12Q+4)、
Cr(16t-12Q+5)、Cr(16t-12Q+6)、Cr(16t-12Q+7)、Cr(16t+8)、Cr(16t+9)、Cr(16t+10)、
Cr(16t+11)总共12个RS符号来自12个不同的RS码字。本实施例采用Q＝6，延迟线0的延迟取值为48个RS符号(即480比特延迟)，延迟线1的延迟取值为24个RS符号(即240比特延迟)，延迟线2的延迟取值为0即无延迟。
实施方式8：发端处理模块应用于1×800G或2×400G接口场景下级联交织的再一种操作流程。
在上述实施方式5的基础上，本实施例给出卷积交织器的又一种结构示意图。图23为本申请实施例中卷积交织器的第五种结构示意图。如图23所示，本实施例采用的卷积交织器包含3条延迟线(delay line)。这3条延迟线分别包括2Q个存储单元、Q个存储单元、0个存储单元，每个存储单元用于存储2个RS符号，其中每个符号为10比特。也就是说，延迟线0的延迟取值为4Q个符号，延迟线1的延迟取值为2Q个符号，延迟线2的延迟取值为0个符号即无延迟。如图23所示的Cr()表示经通道数据流r(0≤r<32)中一个RS符号。比如，Cr(6t)、Cr(6t+1)表示通道数据流r中当前输入给延迟线0的2个RS符号且Cr(6t-12Q)、Cr(6t-12Q+1)为延迟线0输出的2个RS符号；Cr(6t+2)、Cr(6t+3)表示通道数据流中接下来输入给延迟线1的2个RS符号且Cr(6t-6Q+2)、Cr(6t-6Q+3)为延迟线1输出的2个RS符号；Cr(6t+4)、Cr(6t+5)表示通道数据流中再接下来输入给延迟线2的2个RS符号且Cr(6t+4)、Cr(6t+5)为延迟线2输出的2个RS符号；当6Q+2≥68即Q≥11时，卷积交织输出Cr(6t-12Q)、Cr(6t-12Q+1)、Cr(6t-6Q+2)、Cr(6t-6Q+3)、Cr(6t+4)、Cr(6t+5)总共6个RS符号来自6个不同的RS码字。本实施例采用Q＝11，延迟线0的延迟取值为44个RS符号(即440比特延迟)，延迟线1的延迟取值为22个RS符号(即220比特延迟)，延迟线2的延迟取值为0即无延迟。
经上述卷积交织处理得到的32条第三数据流，每2条进行复用处理得到1条第一数据流，总共得到16条第一数据流。如图18所示，复用p(0≤p<16)将第三数据流p中连续的6个RS符号和第三数据流p+15中连续的6个RS符号复用为第一数据流p中连续的12个符号。 上述连续12个符号来自12个不同外码RS码字中的12个RS符号。
需要说明的是，在一些实际应用中，可以根据不同的传输场景选择不同的比特交织和映射方法。图24为本申请实施例中一种数据处理的流程示意图。如图24所示，提供了V种比特交织和映射的处理模块，V为大于1的整数。其中，所示V种比特交织和映射的处理模块具有不同的抗突发能力。在一种具体应用中，n条第一数据流经过内码编码得到n条第二数据流，并根据实际传输场景选取其中一种比特交织和映射的处理模块将第二数据流中的数据进行比特交织和映射，得到多个调制符号。应理解，图24中的内码编码模块用于执行图3所示实施例中的步骤301，图24中每个比特交织和映射的处理模块用于执行图3所示实施例中的步骤302和303，具体实现方式此处不再赘述。作为一个示例，上述的实施例1-11提供了共11种不同的比特交织和映射的方法，那么图24中可以相应提供11个比特交织和映射的处理模块，以根据实际传输场景选择所需要的比特交织和映射的处理模块来实现对应实施例中比特交织和映射的方法。
上面对本申请实施例提供的数据处理方法进行了介绍，下面介绍本申请实施例提供的数据处理装置。
图25为本申请实施例中数据处理装置的一种结构示意图。如图25所示，该数据处理装置包括编码模块101、比特交织模块102和比特映射模块103。编码模块101用于执行上述图3所示数据处理方法中步骤301的操作。比特交织模块102用于执行上述图3所示数据处理方法中步骤302的操作。比特映射模块103用于执行上述图3所示数据处理方法中步骤303的操作。具体可以参照上述数据处理方法中的相关介绍，此处不再赘述。
应理解，本申请提供的装置也可以通过其他方式实现。例如，上述装置中的单元划分仅仅是一种逻辑功能划分，实际实现时可以有另外的划分方式，例如，多个单元或组件可以结合或可以集成到另一个系统。另外，本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个独立的物理单元，也可以是两个或两个以上个功能单元集成在一个处理单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
需要说明的是，图3所述的数据处理方法中，所述n个内码码字来自于n条所述第二数据流，其中从每条第二数据流分别获取一个内码码字，然后再对所述n个内码码字进行比特交织。在一些具体应用中，还可以从每条数据流中获取多个内码码字并对其进行比特交织。图26为本申请实施例提供的数据处理方法的另一种流程示意图。应理解，该方法是对经过外码编码后的数据流进行的数据处理，具体可以由上述的发端处理模块02来实现。
401、分别对n0条第一数据流中每n1条第1数据流进行交织编码处理得到一条第2数据流，以得到总共n2条第2数据流。其中，n2＝n0/n1，n1为大于0的整数。
本实施例中，发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第1数据处理后得到n0条第1数 据流，其中n0为大于1的整数。上述第1数据处理可包括标识锁定(alignment lock)、通道纠偏处理(lane de-skew)或通道对齐处理、通道重排序(lane reorder)处理、或符号复用(symbol mux)处理等。上述n0条第1数据流都是经过外码编码的数据流。例如，该外码编码可以采用RS码，经过外码编码后的n条数据流可以包括多个RS码字。例如，外码为采用的KP4RS(544,514)码，码长544个符号，一个外码符号包含10个比特。
下面介绍所述n1条第1数据流进行交织编码处理得到一条第2数据流的具体操作。所述交织编码处理包含内码编码、循环移位、轮询读出等操作。
图27为交织编码处理的第一种实施方式示意图。如图27的(a)所示，所述交织编码处理先进行内码编码，然后进行循环移位，再进行轮询读出。应理解，每条第1数据流包含至少a0个第1比特集合，每个第1比特集合包含K个比特，其中整数a0>1。针对所述n1条第1数据流，从每条第1数据流分别获取a0个第1比特集合，得到总共m＝n1×a0个第1比特集合，总共包含n1×a0×K个比特。
如图27的(b)所示，所述内码编码分别将所述m个第1比特集合中包含K个比特的每个第1比特集合进行内码编码添加P个校验比特位后得到包含N个比特的内码码字，总共得到m个内码码字。这里包含K个比特的第1比特集合可称为内码信息序列，且K+P＝N。所述P个校验比特也称为校验比特集合。一个所述内码码字包含一个所述第1比特集合和一个所述校验比特集合。也就是说，所述m个内码码字包含m个第1比特集合和m个校验比特集合。通常，K为10的整数倍。需要说明的是，在本申请材料中，所述内码码字也简称为码字。
需要说明的是，通常在内码编码前还进行了卷积交织处理，其为了使得所述K个信息比特对应较多个KP4外码符号，如对应K/10个外码符号，且使得所对应的外码符号来自较多个外码码字，以实现整体级联FEC性能较优。比如，K＝120，所述120个信息比特对应12个KP4外码符号，且来自12个外码码字。
需要说明的是，在一些要求低时延的场景，通常在内码编码前不进行卷积交织处理。所述K个信息比特对应K/10个外码符号，所对应的外码符号来自外码码字个数小于K/10。比如，K＝120，所述120个信息比特对应12个KP4外码符号，所述12个KP4符号来自4个外码码字。
如图27的(b)所示，针对m个内码码字的信息比特序列，即m个第1比特集合，所述循环移位将每个第1比特集合进行向左循环移位个比特或进行向右循环移位δ个比特得到1个包含K个比特的第2比特集合。每个第2比特集合结合其对应的内码码字中的P长校验比特得到1个包含N个比特的第3比特集合。需要说明的是，所述包含N个比特的第3比特集合是所述内码码字中包含K个比特的信息比特序列(第1比特集合)经过循环移位并结合所述内码码字中包含P个比特的校验比特获得。为了描述简单，本申请材料将所述包含N个比特的第3比特集合简单描述为是由包含N个比特的内码码字经过循环移位处理获得。
以向左循环移位为例，对于包含K个比特的第1比特集合(u0,u1,u2,u3,…,uK-2,uK-1)，向左循环移位个比特，得到移位后包含K个比特的第2比特集合其中Y％Z表示整数Y除以整数Z后的余数。通常，向左循环移位的偏移约束因子为10的整数倍，且
以向右循环移位为例，对于包含K个比特的第1比特集合(u0,u1,u2,u3,…,uK-2,uK-1)， 向右循环移位δ个比特，得到移位后包含K个比特的第2比特集合(u(-δ)％K,u(1-δ)％K,u(2-δ)％K,…,u(K-2-δ)％K,u(K-1-δ)％K)，其中Y％Z表示整数Y除以整数Z后的余数。通常，向右循环移位的偏移约束因子δ为10的整数倍，且0≤δ<K。
需要说明的是，第1比特集合向左循环移位个比特得到第2比特集合，其等效于第1比特集合向右循环移位个比特得到第2比特集合。
需要说明的是，所述向左循环移位的偏移约束因子向右循环移位的偏移约束因子δ并不是固定不变的，可以是时变的。通常，所述循环移位的周期为pc，循环移位对于第i组包含K个比特的第1比特集合进行向左循环移位个比特，或者进行向右循环移位δi个比特，其中m是整数pc的整数倍，0≤i<pc。通常m＝pc。典型的，m个偏移约束因子(即)中任意两个的数值互不相等；m个偏移约束因子δi(即δ0,δ1,…,δm-1)中任意两个δ的数值互不相等。
如图27的(b)所示，针对循环移位输出的m个第3比特集合，所述轮询读出轮询从每个所述第3比特集合中获取2个比特，连续m×N/2次操作获取m个第3比特集合中的所有比特，得到一个包含m×N个比特的第4比特集合。
所述一条第2数据流包含多个第4比特集合，所述1个包含m×N个比特的第4比特集合是m个第3比特集合经过轮询读出2个比特获得的，所述m个包含N个比特的第3比特集合是m个内码码字经过信息比特循环移位获得的，所述m个内码码字是m个第1比特集合经过内码编码获得的，所述m个第1比特集合是从n1条第1数据流中每条第1数据流获取a0个第1比特集合得到的，其中m＝n1×a0。
需要说明的是，所述“轮询读出”轮询从每个所述第3比特集合中获取2个比特，得到一个包含m×N个比特的第4比特集合，等效于如下操作：先针对m个第2比特集合，轮询从每个所述第2比特集合中获取2个比特总共获得m×K个比特，然后针对m个内码码字中的校验比特集合，轮询从每个所述校验比特集合中获取2个比特总共获得m×P个比特，结合所述从m个第2比特集合获取的m×K个比特和从m个校验比特集合获取的m×P个比特，得到一个包含m×N个比特的第4比特集合。
需要说明的是，在一些具体应用中，所述循环移位和所述轮询读出操作可结合一起，采用一步操作实现将包含m×N个比特的所述m个内码码字进行比特交织得到1个所述第4比特集合。
图28为交织编码处理的第二种实施方式示意图。如图28所示，所述m个第1比特集合可采用m行K列的第1比特矩阵M1表示，其中第1比特矩阵M1中每行包括一个第1比特集合的K个比特。第1比特矩阵M1中第i(0≤i<m)行第e(0≤e<K)列的比特记为M1[i][e]。所述m个内码码字可采用m行N列的内码码字矩阵Mc表示，其中内码码字矩阵Mc中每行包括一个内码码字的N个比特。内码码字矩阵Mc中第i(0≤i<m)行第j(0≤j<N)列的比特记为Mc[i][j]。所述m个第2比特集合可采用m行K列的第2比特矩阵M2表示，其中第2比特矩阵M2中每行包括一个第2比特集合的K个比特。第2比特矩阵M2中第i(0≤i<m)行第e(0≤e<K)列的比特记为M2[i][e]。所述m个校验比特集合可采用m行P列的校验比特矩阵Mp表示，其中校验比特矩阵Mp中每行包括一个内码码字的P个校验比特。校验比特矩阵Mp中第i(0≤i<m)行第f(0≤f<P)列的比特记为Mp[i][f]。所述m个第3比特集合可采用m行N列 的第3比特矩阵M3表示，其中第3比特矩阵M3中每行包括一个第3比特集合的N个比特。第3比特矩阵M3中第i(0≤i<m)行第j(0≤j<N)列的比特记为M3[i][j]。所述包含m×N个比特的第4比特集合采用数组(Array)A表示。数组A中第k(0≤k<m×N)个比特记为A[k]。
如图28所示，所述第1比特矩阵M1经过内码编码，得到内码码字矩阵Mc。
对于循环移位操作，以向左循环移位为例，对内码码字矩阵Mc中第i(0≤i<m)行中的K个信息比特(即第1比特矩阵M1中第i行K个比特)进行向左循环移位个比特，得到第3比特矩阵M3中第i(0≤i<m)行中的K个比特，其中非零整数为第i行循环移位的偏移约束因子。此时，第3比特矩阵M3和内码码字矩阵Mc满足公式(X-1)：
其中，Y％Z表示整数Y除以整数Z后的余数，0≤i<m。通常，向左循环移位的偏移约束因子为10的整数倍，且
需要说明的是，对于第一矩阵H1第i行K个信息比特，进行向左循环移位个比特，得到第二矩阵H2第i行中第0列到第K-1列的K个比特。等效于对于第一矩阵H1第i行中第0列到第K-1列的K个信息比特，进行向右循环移位个比特，得到第二矩阵H2第i行中第0列到第K-1列的K个比特。
作为另一个示例，采用向右循环移位，第3比特矩阵M3和内码码字矩阵Mc满足公式(X-2)：
其中，Y％Z表示整数Y除以整数Z后的余数，0≤i<m。通常，向右循环移位的偏移约束因子δi为10的整数倍，且0≤δi<K。
需要说明的是，对于内码码字矩阵Mc第i行中的K个信息比特，进行向右循环移位δi个比特，得到第3比特矩阵M3第i行中第0列到第K-1列的K个比特。等效于对于第3比特矩阵M3第i行中第0列到第K-1列的K个信息比特，进行向左循环移位δi个比特，得到内码码字矩阵Mc第i行中第0列到第K-1列的K个比特。也就是说，公式(X-2)也可写成公式(X-3)：
所述内码码字矩阵Mc进行每行信息比特循环移位得到第3比特矩阵M3。
如图28所示，所述“轮询读出”轮询从所述第3比特矩阵M3中每行轮询读出2个比特，连续m次获取第3比特矩阵M3中的2列，总共m×N/2次操作读取所有m×N个比特，得到所述包含m×N个交织后比特的数组A。第3比特矩阵M3中第i行第j列的比特输出到数组A中的第个比特，其满足公式(X-4)：
其中，0≤i<m，0≤j<N，表示向下取整操作。
需要说明的是，所述从第3比特矩阵M3中每行轮询读出2个比特的操作，称为m路(m-way)码字交织。
上述将内码码字矩阵Mc中每行信息比特循环移位得到第3比特矩阵M3，然后进行每行轮询读出2比特，采用两步操作实现，其也可采用一步操作进行，下面直接给出Mc和A的直接对应关系。
若采用向左循环移位，结合公式(X-1)和公式(X-4)，有如下公式(X-5)：
其中，0≤i<m。通常，循环移位偏移约束因子为10的整数倍且典型的，m个偏移约束因子(即)中任意两个的数值互不相等。
若采用向右循环移位，结合公式(X-2)和公式(X-4)，有如下公式(X-6)：
其中，0≤i<m。通常，循环移位偏移约束因子δi为10的整数倍且典型的，m个偏移约束因子δi(即δ0,δ1,…,δm-1)中任意两个δ的数值互不相等。
需要说明的是，所述循环移位和轮询读出采用一步操作，具有实现简单、复杂度低等优点。
需要说明的是，所述交织编码处理并行执行循环移位和内码编码，然后进行轮询读出。下面对这种实施方式进行介绍。
图29为交织编码处理的第三种实施方式示意图。如图29所示，针对所述n1条第1数据流，从每条第1数据流分别获取a0个第1比特集合，得到总共m＝n1×a0个第1比特集合，总共包含n1×a0×K个比特。
如图29的(b)所示，所述循环移位将m个所述第1比特集合中的第i个第1比特集合进行向左循环移位个比特或进行向右循环移位δi个比特得到第i个包含K个比特的第2比特集合，总共得到m个第2比特集合，0≤i<m。通常，向左循环移位的偏移约束因子为10的整数倍，且向右循环移位的偏移约束因子δi为10的整数倍，且0≤δi<K。典型的，m个偏移约束因子(即)中任意两个的数值互不相等；m个偏移约束因子δi(即δ0,δ1,…,δm-1)中任意两个δ的数值互不相等。
所述内码编码分别将所述m个第1比特集合中包含K个比特的每个第1比特集合进行内码编码得到包含P个比特的校验比特集合，总共得到m个校验比特集合。所述“轮询读出”先针对m个第2比特集合，轮询从每个所述第2比特集合中获取2个比特总共获得m×K个比特，然后针对m个校验比特集合，轮询从每个所述校验比特集合中获取2个比特总共获得m×P个比特，所述从m个第2比特集合获取的m×K个比特和从m个校验比特集合获取的m×P个比特，得到一个包含m×N个比特的第4比特集合。
图30为交织编码处理的第四种实施方式示意图。如图30所示，m个第1比特集合可采用m行k列的第1比特矩阵M1表示，m个第2比特集合可采用m行k列的第2比特矩阵M2表示。具体地，所述第1比特矩阵M1经过循环移位得到第2比特矩阵M2。
以采用向左循环移位为例，所述第1比特矩阵M1和第2比特矩阵M2满足公式(X-7)：
其中，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤j<K。通常，左循环移位的偏移约束因子为10的整数倍，且
需要说明的是，对于第1比特矩阵M1中第i行的K个比特，进行向左循环移位个比特， 得到第2比特矩阵M2中第i行的K个比特。等效于对于第1比特矩阵M1中第i行K个比特进行向右循环移位个比特，得到第2比特矩阵M2中第i行K个比特。
作为另一个示例，位置变换采用向右循环移位，对m个第1比特集合中的第i个第1比特集合进行向右循环移位δi个比特，其中非零整数δi为第i个比特集合对应的循环移位偏移约束因子。所述向右循环移位满足公式(X-8)：
M2[i][j]＝M1[i][(j-δi)％K]
其中，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤j<K。通常，向右循环移位的偏移约束因子δi为10的整数倍，且0≤δi<K。
需要说明的是，对于第1比特矩阵M1第i行的K个比特，进行向右循环移位δi个比特，得到第2比特矩阵M2第i行的K个比特。等效于对于第2比特矩阵M2第i行的K个比特，进行向左循环移位δi个比特得到第1比特矩阵M1第i行的K个比特。也就是说，公式(X-8)也可写成公式(X-9)：
M1[i][j]＝M2[i][(j+δi)％K]
其中，0≤i<m，0≤j<K。
如图30所示，所述第1比特矩阵M1经过内码编码，得到校验比特矩阵Mp。从所述第2比特矩阵M2中每行轮询读出2个比特，总共m×K/2次操作读取第2比特矩阵M2所有m×K个比特，得到所述包含m×N个交织后比特的数组A中的第0至第m×K-1个比特。从所述校验比特矩阵Mp中每行轮询读出2个比特，总共m×P/2次操作读取校验比特矩阵Mp所有m×P个比特，得到所述数组A中的第m×K至第m×N-1个比特。
需要说明的是，所述循环移位和内码编码并行操作，具有时延低的优点。
需要说明的是，所述交织编码处理先进行循环移位，然后进行内码编码，然后进行轮询读出。下面对这种实施方式进行介绍。
图31为交织编码处理的第五种实施方式示意图。如图31所示，针对所述n1条第1数据流，从每条第1数据流分别获取a0个第1比特集合，得到总共m＝n1×a0个第1比特集合，总共包含n1×a0×K个比特。
如图31的(b)所示，所述循环移位将m个所述第1比特集合中的第i个第1比特集合进行向左循环移位个比特或进行向右循环移位δi个比特得到第i个包含K个比特的第2比特集合，总共得到m个第2比特集合，0≤i<m。通常，向左循环移位的偏移约束因子为10的整数倍，且向右循环移位的偏移约束因子δi为10的整数倍，且0≤δi<K。典型的，m个偏移约束因子(即)中任意两个的数值互不相等；m个偏移约束因子δi(即δ0,δ1,…,δm-1)中任意两个δ的数值互不相等。
如图31的(b)所示，所述内码编码分别将所述m个第2比特集合中包含K个比特的每个第2比特集合进行内码编码添加P个校验比特位后得到包含N个比特的内码码字，总共得到m个内码码字。
如图31的(b)所示，针对m个内码码字，所述轮询读出轮询从每个所述内码码字中获取2个比特，连续m×N/2次操作获取m个内码码字中的所有比特，得到一个包含m×N个比特的第4比特集合。
图32为交织编码处理的第六种实施方式示意图。如图32所示，m个第1比特集合可采用m行K列的比特矩阵M1表示，m个第2比特集合可采用m行K列的比特矩阵M2表示，m个内码码字可采用m行N列的比特矩阵Mc表示。第1比特矩阵M1经过循环移位，得到第2比特矩阵M2。
以采用向左循环移位为例，所述第1比特矩阵M1和第2比特矩阵M2满足公式(X-10)：
其中，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤j<K。通常，左循环移位的偏移约束因子为10的整数倍，且
需要说明的是，对于第1比特矩阵M1中第i行的K个比特，进行向左循环移位个比特，得到第2比特矩阵M2中第i行的K个比特。等效于对于第1比特矩阵M1中第i行K个比特进行向右循环移位个比特，得到第2比特矩阵M2中第i行K个比特。
作为另一个示例，位置变换采用向右循环移位，对m个第1比特集合中的第i个第1比特集合进行向右循环移位δi个比特，其中非零整数δi为第i个比特集合对应的循环移位的偏移约束因子。所述向右循环移位满足公式(X-11)：
M2[i][j]＝M1[i][(j-δi)％K]
其中，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤j<K。通常，向右循环移位的偏移约束因子δi为10的整数倍，且0≤δi<K。
需要说明的是，对于第1比特矩阵M1第i行的K个比特，进行向右循环移位δi个比特，得到第2比特矩阵M2第i行的K个比特。等效于对于第2比特矩阵M2第i行的K个比特进行向左循环移位δi个比特，得到第1比特矩阵M1第i行的K个比特。也就是说，公式(X-11)也可写成公式(X-12)：
M1[i][j]＝M2[i][(j+δi)％K]
其中，0≤i<m，0≤j<K。
如图32所示，所述第2比特矩阵M2经过内码编码，得到内码码字矩阵Mc。所述“轮询读出”轮询从所述内码码字矩阵Mc中每行轮询读出2个比特，总共m×N/2次操作读取所有m×N个比特，得到所述包含m×N个交织后比特的数组A。内码码字矩阵Mc中第i行第j列的比特输出到数组A中的第个比特，其满足公式(X-13)：
其中，0≤i<m，0≤j<N，表示向下取整操作。
402、分别对n2条第2数据流中的每2个比特映射为一个PAM4符号，以得到n2条PAM4符号数据流。
对于PAM4调制，其中每2个比特映射为一个PAM4调制符号。对于包含m×N个比特的第4比特集合或数组A，其映射为m×N/2个PAM4调制符号。所述映射为一个PAM4调制符号的2个比特来自1个内码码字，映射为连续m个PAM4调制符号的m×2个比特来自m个内码码字。
更进一步，对于一条第一数据流中来自同一个RS外码码字的2个外码符号，经上述数据处理映射为同一条所述PAM4符号数据流中的多个PAM4符号，通过选取合适的左循环移位的 偏移约束因子或右循环移位的偏移约束因子δi，使得所述多个PAM4符号中的任意2个PAM4符号在所述PAM4符号数据流中间隔至少为2个PAM4符号。需要说明的是，一条PAM4符号数据流中相邻的2个PAM4符号认为是间隔1个PAM4符号。
在一些具体应用中，对n2条第2数据流进行比特映射之前，还对n2条第2数据流周期插入填充(padding)比特，所述填充比特中包含用于收端对齐同步的对齐标识。
本申请实施例中，采用级联FEC的传输方案，即数据流先后经过外码编码和内码编码。在此基础上，本申请设计了一种交织编码处理方法，使外码码字中的比特和内码码字中的比特均离散、均匀地映射到调制符号上，使得该级联FEC传输方案具有较强的抗突发能力，特别是对于长度较低的突发错误可以直接由内码译码进行纠正，能够应用于较多的传输场景，尤其适用于信道存在有色噪声的实际相干传输场景。
需要说明的是，本申请材料中轮询读出轮询从每个所述第3比特集合中获取2个比特，得到一个包含m×N个比特的第4比特集合。即从第0个第3比特集合中获取2个比特，从第1个第3比特集合中获取2个比特，…，从第m-1个第3比特集合中获取2个比特，再从第0个第3比特集合中获取2个比特，直到获取完所有m×N个比特。在一些具体实现方式中，轮询读出的顺序可能做变换，相应地把循环移位操作中的左循环的偏移约束因子或右循环的偏移约束因子δ0,δ1,…,δm-1做相应的顺序调换即可。
下面结合一些具体的实施例对上述图图26所描述的数据处理方法的流程进行进一步介绍。以下实施例X-1至实施例X-6是对如图27和图28所述的数据处理流程进行介绍。
实施例X-1：n0＝4，n1＝1，a0＝8，数据处理流程包含卷积交织，以比特集合表示为例，采用左循环移位。
发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第1数据处理后得到n0＝4条第1数据流。上述n0＝4条第1数据流都是经过外码编码的数据流。分别对n0＝4条第1数据流中每n1＝1条第1数据流进行所述交织编码处理得到一条第2数据流，以得到总共n2＝4条第2数据流。
参照图27，所述交织编码处理先进行内码编码，然后进行循环移位，再进行轮询读出。针对所述n1＝1条第1数据流，获取m＝n1×a0＝8个包含K＝120个比特的第1比特集合，总共包含m×K＝960个比特。所述第1数据流在内码编码前还进行了卷积交织处理使得所述K＝120个比特来自12个不同外码KP4RS码字的12个KP4符号。
所述内码编码将每K＝120个比特进行内码编码添加P＝8个校验比特，得到包含N＝128个比特的内码码字，总共得到m＝8内码码字。所述K＝120个比特也称为信息比特序列。
本申请中循环移位操作将所述第i(0≤i<8)个内码码字中的K＝120个信息比特，即第i个第1比特集合，进行向左循环移位个比特得到第i个第2比特集合，其中8个左循环移位的偏移约束因子的具体取值为下述取值项1中的其中一项：
{0,30,60,90,110,20,50,80},
{0,30,90,60,110,20,80,50},
{0,60,30,90,110,50,20,80},
{0,60,90,30,110,50,80,20},
{0,90,30,60,110,80,20,50},
{0,90,60,30,110,80,50,20}
应理解，对于任一项，8个左循环移位的偏移约束因子中每个因子数值添加固定偏移量，即 仍视为一个合法的参数项，其中Δ为整数。
第i个第2比特集合结合第i个内码码字中的P＝8个校验比特得到第i个包含N＝128个比特的第3比特集合。
参照图27，针对循环移位输出的m＝8个第3比特集合，所述轮询读出轮询从每个所述第3比特集合中获取2个比特，连续512次操作获取m＝8个第3比特集合中的所有比特，得到一个包含m×N＝1024个比特的第4比特集合。
包含1024个比特的第4比特集合中的每2个比特映射为一个PAM4调制符号，总共得到512个PAM4符号。所述映射为一个PAM4调制符号的2个比特来自1个内码码字，映射为连续8个PAM4调制符号的16个比特来自8个内码码字。
对于所述n1＝1条第1数据流中来自同一个RS外码码字的2个KP4外码符号总共20个比特，经上述交织编码处理并映射到一条所述PAM4符号数据流中的10个PAM4符号上，采用取值项1中所述左循环移位的偏移约束因子可使得所述10个PAM4符号中的任意2个PAM4符号在所述PAM4符号数据流中间隔至少为2个PAM4符号。更具体的，当所述10个PAM4符号中的所述2个PAM4符号来自不同KP4外码码字，其在所述PAM4符号数据流中间隔至少为12个PAM4符号。
本实施例设计的交织编码处理方法，使外码码字中的比特和内码码字中的比特均离散、均匀地映射到调制符号上，使得该级联FEC传输方案具有较强的抗突发能力。
需要说明的是，本实施例中n0＝4，n1＝1，a0＝8，n2＝n0/n1＝4，其可以应用于800GE场景，其中n2＝4条第2数据流速率约为200G并对应承载在4路光信号上发出。本实施例采用的所述交织编码处理可应用到1.6TE场景，其中n0＝8，n1＝1，a0＝8，n2＝n0/n1＝8。此时，发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第1数据处理后得到n0＝8条第1数据流。上述n0＝8条第1数据流都是经过外码编码的数据流。分别对n0＝8条第1数据流中每n1＝1条第1数据流进行所述交织编码处理得到一条第2数据流，以得到总共n2＝8条第2数据流。所述n2＝8条第2数据流速率(每条约为200G)并对应承载在8路光信号上发出。
实施例X-2：n0＝4，n1＝1，a0＝8，数据处理流程包含卷积交织，以矩阵表示为例，采用左循环移位。
在实施例X-1方案的基础上，所述m＝8个第1比特集合可采用8行120列的第1比特矩阵M1表示。第1比特矩阵M1中每行的K＝120个比特分别进行内码编码得到一个N＝128个比特的内码。所述8个内码码字可采用8行128列的内码码字矩阵Mc表示，其中内码码字矩阵Mc中每行包括一个内码码字的N＝128个比特。内码码字矩阵Mc中第0列到第K-1＝119列总共m×K＝960个比特对应m＝8个内码码字的m×K＝960个信息比特；内码码字矩阵Mc中第 K＝120列到第N-1＝127列总共m×P＝64个比特对应m＝8个内码码字的m×P＝64个校验比特。
对内码码字矩阵Mc中第i(0≤i<8)行中的120个信息比特(即第1比特矩阵M1中第i行的120个比特)进行向左循环移位个比特，得到第3比特矩阵M3中第i行中的120个比特，满足如下公式：
其中，Y％Z表示整数Y除以整数Z后的余数，0≤i<8。8个左循环移位的偏移约束因子的具体取值为取值项1中的一项。
图33为交织编码处理的第七种实施方式示意图。如图33所示，考虑 其中字母a、b、c、d、f、g、h、k、p、q、r、s分别表示1个KP4符号，其包含10个比特。图33中相同字母的KP4符号来自同一个KP4外码，不同字母的KP4符号来自不同的KP4外码。比如图33中相同字母a的8个KP4符号，其来自同一个KP4外码。
从所述第3比特矩阵M3中每行轮询读出2个比特，总共512次操作读取所有1024个比特，得到所述包含m×N＝1024个交织后比特的数组A。第3比特矩阵M3中第i行第j列的比特输出到数组A中的第个比特，满足如下公式：
其中，0≤i<8，0≤j<128，表示向下取整操作。
需要说明的是，上述内码码字矩阵Mc进行循环移位和轮询读出得到1024个比特的数组A是采用两个操作进行的，其也可采用一步操作进行，下面直接给出Mc和A的直接对应关系：
其中，0≤i<8。
包含1024个比特的数组A中的每2个比特映射为一个PAM4调制符号，总共得到512个PAM4符号。所述映射为一个PAM4调制符号的2个比特来自1个内码码字，映射为连续8个PAM4调制符号的16个比特来自8个内码码字。
对于所述n1＝1条第1数据流中来自同一个RS外码码字的2个KP4外码符号总共20个比特，经上述交织编码处理并映射到一条所述PAM4符号数据流中的10个PAM4符号上，采用取值项1中所述左循环移位的偏移约束因子可使得所述10个PAM4符号中的任意2个PAM4符号在所述PAM4符号数据流中间隔至少为2个PAM4符号。更具体的，当所述10个PAM4符号中的所述2个PAM4符号来自不同KP4外码码字，其在所述PAM4符号数据流中间隔至少为12个PAM4符号。
本实施例设计的交织编码处理方法，使外码码字中的比特和内码码字中的比特均离散、均匀地映射到调制符号上，使得该级联FEC传输方案具有较强的抗突发能力。
需要说明的是，本实施例中n0＝4，n1＝1，a0＝8，n2＝n0/n1＝4，其可以应用于800GE场景，其中n2＝4条第2数据流速率约为200G并对应承载在4路光信号上发出。本实施例采用的所述交织编码处理可应用到1.6TE场景，其中n0＝8，n1＝1，a0＝8，n2＝n0/n1＝8。此 时，发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第1数据处理后得到n0＝8条第1数据流。上述n0＝8条第1数据流都是经过外码编码的数据流。分别对n0＝8条第1数据流中每n1＝1条第1数据流进行所述交织编码处理得到一条第2数据流，以得到总共n2＝8条第2数据流。所述n2＝8条第2数据流速率(每条约为200G)并对应承载在8路光信号上发出。
实施例X-3：n0＝4，n1＝1，a0＝8，数据处理流程包含卷积交织，以矩阵表示为例，采用右循环移位。
在实施例X-2方案的基础上，循环移位采用右循环。对内码码字矩阵Mc中第i(0≤i<8)行中的120个信息比特(即第1比特矩阵M1中第i行的120个比特)进行向右循环移位δi个比特，得到第3比特矩阵M3中第i行中的120个比特，满足如下公式：
其中，Y％Z表示整数Y除以整数Z后的余数，0≤i<m。8个右循环移位的偏移约束因子{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}的具体取值为下述取值项2中的其中一项：
{0,30,60,90,10,40,70,100},
{0,30,90,60,10,40,100,70},
{0,60,30,90,10,40,40,100},
{0,60,90,30,10,70,100,40},
{0,90,30,60,10,100,40,70},
{0,90,60,30,10,100,70,40}
需要说明的是，M3和M2对应关系也可写成如下公式：
其中，0≤i<8。
需要说明的是，对于取值项2中的任一项，8个右循环移位的偏移约束因子{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中每个因子数值进行添加固定偏移量，即{(δ0+Δ)％K,(δ1+Δ)％K,(δ2+Δ)％K,(δ3+Δ)％K,(δ4+Δ)％K,(δ5+Δ)％K,(δ6+Δ)％K,(δ7+Δ)％K}仍视为一个合法的参数项，其中Δ为整数。
图34为交织编码处理的第八种实施方式示意图。如图34所示，考虑{δ0＝0,δ1＝90,δ2＝60,δ3＝30,δ4＝10,δ5＝100,δ6＝70,δ7＝40}，其中字母a、b、c、d、f、g、h、k、p、q、r、s分别表示1个KP4符号，其包含10个比特。图34中相同字母的KP4符号来自同一个KP4外码，不同字母的KP4符号来自不同的KP4外码。比如图34中相同字母a的8个KP4符号，其来自同一个KP4外码。
从所述第3比特矩阵M3中每行轮询读出2个比特，总共512次操作读取所有1024个比特，得到所述包含m×N＝1024个交织后比特的数组A。第3比特矩阵M3中第i行第j列的比特输出到数组A中的第个比特，满足如下公式：
其中，0≤i<8，0≤j<128，表示向下取整操作。
需要说明的是，上述内码码字矩阵Mc进行循环移位和轮询读出得到1024个比特的数组A是采用两个操作进行的，其也可采用一步操作进行，下面直接给出Mc和A的直接对应关系：
其中，0≤i<8。
包含1024个比特的数组A中的每2个比特映射为一个PAM4调制符号，总共得到512个PAM4符号。所述映射为一个PAM4调制符号的2个比特来自1个内码码字，映射为连续8个PAM4调制符号的16个比特来自8个内码码字。
对于所述n1＝1条第1数据流中来自同一个RS外码码字的2个KP4外码符号总共20个比特，经上述交织编码处理并映射到一条所述PAM4符号数据流中的10个PAM4符号上，采用取值项2中所述右循环移位的偏移约束因子δi，可使得所述10个PAM4符号中的任意2个PAM4符号在所述PAM4符号数据流中间隔至少为2个PAM4符号。更具体的，当10个PAM4符号中的所述2个PAM4符号来自不同KP4外码码字，其在所述PAM4符号数据流中间隔至少为12个PAM4符号。
本实施例设计的交织编码处理方法，使外码码字中的比特和内码码字中的比特均离散、均匀地映射到调制符号上，使得该级联FEC传输方案具有较强的抗突发能力
需要说明的是，本实施例中n0＝4，n1＝1，a0＝8，n2＝n0/n1＝4，其可以应用于800GE场景，其中n2＝4条第2数据流速率约为200G并对应承载在4路光信号上发出。本实施例采用的所述交织编码处理可应用到1.6TE场景，其中n0＝8，n1＝1，a0＝8，n2＝n0/n1＝8。此时，发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第1数据处理后得到n0＝8条第1数据流。上述n0＝8条第1数据流都是经过外码编码的数据流。分别对n0＝8条第1数据流中每n1＝1条第1数据流进行所述交织编码处理得到一条第2数据流，以得到总共n2＝8条第2数据流。所述n2＝8条第2数据流速率(每条约为200G)并对应承载在8路光信号上发出。
实施例X-4：n0＝4，n1＝1，a0＝8，数据处理流程不包括卷积交织，以比特集合表示为例，采用左循环移位。
在实施例X-1基础上，不执行(bypass)卷积交织操作，具有低时延优势，满足时延要求较高的应用场景。发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第1数据处理后得到n0＝4条第1数据流。上述n0＝4条第1数据流都是经过外码编码的数据流。分别对n0＝4条第1数据流中每n1＝1条第1数据流进行所述交织编码处理得到一条第2数据流，以得到总共n2＝4条第2数据流。
参照图27，所述交织编码处理先进行内码编码，然后进行循环移位，再进行轮询读出。针对所述n1＝1条第1数据流，获取m＝n1×a0＝8个包含K＝120个比特的第1比特集合，总共包含m×K＝960个比特。每个内码码字的120个信息比特来自4个不同外码KP4RS码字的12个KP4符号。
所述内码编码将每K＝120个比特进行内码编码添加P＝8个校验比特，得到包含N＝128个比特的内码码字，总共得到m＝8内码码字。所述K＝120个比特也称为信息比特序列。
本申请中循环移位操作将所述第i(0≤i<8)个内码码字中的K＝120个信息比特，即第i个第1比特集合，进行向左循环移位个比特得到第i个第2比特集合，其中8个左循环移位的偏移约束因子的具体取值为下述取值项3中的其中一项：
{0,30,60,90,110,20,50,80},
{0,60,30,90,110,50,20,80}
应理解，对于任一项，8个左循环移位的偏移约束因子中每个因子数值进行添加固定偏移量，即 仍视为一个合法的参数项，其中Δ为整数。
第i个第2比特集合结合第i个内码码字中的P＝8个校验比特得到第i个包含N＝128个比特的第3比特集合。
参照图27，针对循环移位输出的m＝8个第3比特集合，所述轮询读出轮询从每个所述第3比特集合中获取2个比特，连续512次操作获取m＝8个第3比特集合中的所有比特，得到一个包含m×N＝1024个比特的第4比特集合。
包含1024个比特的第4比特集合中的每2个比特映射为一个PAM4调制符号，总共得到512个PAM4符号。所述映射为一个PAM4调制符号的2个比特来自1个内码码字，映射为连续8个PAM4调制符号的16个比特来自8个内码码字。
对于所述n1＝1条第1数据流中来自同一个RS外码码字的2个KP4外码符号总共20个比特，经上述交织编码处理并映射到一条所述PAM4符号数据流中的10个PAM4符号上，采用取值项3中所述左循环移位的偏移约束因子可使得所述10个PAM4符号中的任意2个PAM4符号在所述PAM4符号数据流中间隔至少为2个PAM4符号。
本实施例设计的比特交织和映射的方法，在确保较低时延下，使外码码字中的比特和内码码字中的比特较为离散、较为均匀地映射到调制符号上，使得该级联FEC传输方案具有较好的抗突发能力。
需要说明的是，本实施例中n0＝4，n1＝1，a0＝8，n2＝n0/n1＝4，其可以应用于800GE场景，其中n2＝4条第2数据流速率约为200G并对应承载在4路光信号上发出。本实施例采用的所述交织编码处理可应用到1.6TE场景，其中n0＝8，n1＝1，a0＝8，n2＝n0/n1＝8。此时，发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第1数据处理后得到n0＝8条第1数据流。上述n0＝8条第1数据流都是经过外码编码的数据流。分别对n0＝8条第1数据流中每n1＝1条第1数据流进行所述交织编码处理得到一条第2数据流，以得到总共n2＝8条第2数据流。所述n2＝8条第2数据流速率(每条约为200G)并对应承载在8路光信号上发出。
实施例X-5：n0＝4，n1＝1，a0＝8，数据处理流程不做卷积交织，以矩阵表示为例，采用左循环移位。
在实施例X-4基础上，m＝8个比特集合可采用矩阵表示。第1比特矩阵M1中每行的K＝120个比特分别进行内码编码得到内码码字矩阵Mc。对内码码字矩阵Mc中第i(0≤i<8)行中的120个信息比特(即第1比特矩阵M1中第i行的120个比特)进行向左循环移位个比特，得到第3比特矩阵M3中第i行中的120个比特，满足如下公式：
其中，Y％Z表示整数Y除以整数Z后的余数，0≤i<8。8个左循环移位的偏移约束因子的具体取值为取值项3中的一项。
图35为交织编码处理的第九种实施方式示意图。如图35所示，考虑 其中字母a、b、c、d分别表示1个KP4符号，其包含10个比特。图35中相同字母的KP4符号来自同一个KP4外码，不同字母的KP4符号来自不同的KP4外码。比如图35中相同字母a的24个KP4符号，其来自同一个KP4外码。
从所述第3比特矩阵M3中每行轮询读出2个比特，总共512次操作读取所有1024个比特，得到所述包含m×N＝1024个交织后比特的数组A。
包含1024个比特的数组A中的每2个比特映射为一个PAM4调制符号，总共得到512个PAM4符号。所述映射为一个PAM4调制符号的2个比特来自1个内码码字，映射为连续8个PAM4调制符号的16个比特来自8个内码码字。
对于所述n1＝1条第1数据流中来自同一个RS外码码字的2个KP4外码符号总共20个比特，经上述交织编码处理并映射到一条所述PAM4符号数据流中的10个PAM4符号上，采用取值项3中所述左循环移位的偏移约束因子可使得所述10个PAM4符号中的任意2个PAM4符号在所述PAM4符号数据流中间隔至少为2个PAM4符号。
本实施例设计的比特交织和映射的方法，在确保较低时延下，使外码码字中的比特和内码码字中的比特较为离散、较为均匀地映射到调制符号上，使得该级联FEC传输方案具有较好的抗突发能力。
需要说明的是，本实施例中n0＝4，n1＝1，a0＝8，n2＝n0/n1＝4，其可以应用于800GE场景，其中n2＝4条第2数据流速率约为200G并对应承载在4路光信号上发出。本实施例采用的所述交织编码处理可应用到1.6TE场景，其中n0＝8，n1＝1，a0＝8，n2＝n0/n1＝8。此时，发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第1数据处理后得到n0＝8条第1数据流。上述n0＝8条第1数据流都是经过外码编码的数据流。分别对n0＝8条第1数据流中每n1＝1条第1数据流进行所述交织编码处理得到一条第2数据流，以得到总共n2＝8条第2数据流。所述n2＝8条第2数据流速率(每条约为200G)并对应承载在8路光信号上发出。
实施例X-6：n0＝4，n1＝1，a0＝8，数据处理流程不做卷积交织，以矩阵表示为例，采用右循环移位。
在实施例X-5基础上，循环移位采用右循环。对内码码字矩阵Mc中第i(0≤i<8)行中的120个信息比特(即第1比特矩阵M1中第i行的120个比特)进行向右循环移位δi个比特，得 到第3比特矩阵M3中第i行中的120个比特，满足如下公式：
其中，Y％Z表示整数Y除以整数Z后的余数，0≤i<m。8个右循环移位的偏移约束因子{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}的具体取值为下述取值项4中的其中一项：
{0,60,90,30,10,70,100,40},
{0,90,60,30,10,100,70,40}
应理解，对于任一项，8个右循环移位的偏移约束因子{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中每个因子数值进行添加固定偏移量，即{(δ0+Δ)％K,(δ1+Δ)％K,(δ2+Δ)％K,(δ3+Δ)％K,(δ4+Δ)％K,(δ5+Δ)％K,(δ6+Δ)％K,(δ7+Δ)％K}仍视为一个合法的参数项，其中Δ为整数。
需要说明的是，M3和Mc对应关系也可写成如下：
其中，0≤i<8。
图36为交织编码处理的第十种实施方式示意图。如图36所示，考虑{δ0＝0,δ1＝60,δ2＝90,δ3＝30,δ4＝10,δ5＝70,δ6＝100,δ7＝40}，其中字母a、b、c、d分别表示1个KP4符号，其包含10个比特。图36中相同字母的KP4符号来自同一个KP4外码，不同字母的KP4符号来自不同的KP4外码。比如图36中相同字母a的24个KP4符号，其来自同一个KP4外码。
从所述第3比特矩阵M3中每行轮询读出2个比特，总共512次操作读取所有1024个比特，得到所述包含m×N＝1024个交织后比特的数组A。
包含1024个比特的数组A中的每2个比特映射为一个PAM4调制符号，总共得到512个PAM4符号。所述映射为一个PAM4调制符号的2个比特来自1个内码码字，映射为连续8个PAM4调制符号的16个比特来自8个内码码字。
对于所述n1＝1条第1数据流中来自同一个RS外码码字的2个KP4外码符号总共20个比特，经上述交织编码处理并映射到一条所述PAM4符号数据流中的10个PAM4符号上，采用取值项4中所述右循环移位的偏移约束因子δi，可使得所述10个PAM4符号中的任意2个PAM4符号在所述PAM4符号数据流中间隔至少为2个PAM4符号。
本实施例设计的比特交织和映射的方法，在确保较低时延下，使外码码字中的比特和内码码字中的比特较为离散、较为均匀地映射到调制符号上，使得该级联FEC传输方案具有较好的抗突发能力。
需要说明的是，本实施例中n0＝4，n1＝1，a0＝8，n2＝n0/n1＝4，其可以应用于800GE场景，其中n2＝4条第2数据流速率约为200G并对应承载在4路光信号上发出。本实施例采用的所述交织编码处理可应用到1.6TE场景，其中n0＝8，n1＝1，a0＝8，n2＝n0/n1＝8。此时，发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第1数据处理后得到n0＝8条第1数据流。上述n0＝8条第1数据流都是经过外码编码的数据流。分别对n0＝8条第1数据流中每n1＝1条第1数据流进行所述交织编码处理得到一条第2数据流，以得到总共n2＝8条第2数据流。 所述n2＝8条第2数据流速率(每条约为200G)并对应承载在8路光信号上发出。
需要说明的是，实施例X-1至实施例X-6中先进行内码编码，再进行循环移位。所述内码编码和循环移位也是可以并行执行的，如图29和图30所示。下面以实施例X-7为例进行介绍，给出了实施例X-3的一种等效执行方式。
实施例X-7：n0＝4，n1＝1，a0＝8，数据处理流程包含卷积交织，以矩阵表示为例，采用左循环移位，内码编码和循环移位并行执行。
在实施例X-3方案的基础上，本实施例中内码编码和循环移位是并行执行的。
图37为交织编码处理的第十一种实施方式示意图。如图37所示，第1比特矩阵M1中第i(0≤i<8)行的120个信息比特(即第1比特矩阵M1中第i行的120个比特)进行向左循环移位个比特，得到第2比特矩阵M2中第i行中的120个比特，满足如下公式：
其中，Y％Z表示整数Y除以整数Z后的余数，0≤i<8，0≤j<120。8个左循环移位的偏移约束因子的具体取值为取值项1中的一项。如图37所示，考虑
第1比特矩阵M1中每行的K＝120个比特分别进行内码编码得到一个P＝8个校验比特，获得校验比特矩阵Mp。
从所述第3比特矩阵M3中每行轮询读出2个比特，总共512次操作读取所有1024个比特，得到所述包含m×N＝1024个交织后比特的数组A。第3比特矩阵M3中第i行第j列的比特输出到数组A中的第个比特，满足如下公式：
其中，0≤i<8，0≤j<128，表示向下取整操作。
需要说明的是，上述内码码字矩阵Mc进行循环移位和轮询读出得到1024个比特的数组A是采用两个操作进行的，其也可采用一步操作进行，下面直接给出Mc和A的直接对应关系：
其中，0≤i<8。
包含1024个比特的数组A中的每2个比特映射为一个PAM4调制符号，总共得到512个PAM4符号。所述映射为一个PAM4调制符号的2个比特来自1个内码码字，映射为连续8个PAM4调制符号的16个比特来自8个内码码字。
对于所述n1＝1条第1数据流中来自同一个RS外码码字的2个KP4外码符号总共20个比特，经上述交织编码处理并映射到一条所述PAM4符号数据流中的10个PAM4符号上，采用所述左循环移位的偏移约束因子可使得所述10个PAM4符号中的任意2个PAM4符号在所述PAM4符号数据流中间隔至少为2个PAM4符号。
本实施例设计的交织编码处理方法，使外码码字中的比特和内码码字中的比特均离散、均匀地映射到调制符号上，使得该级联FEC传输方案具有较强的抗突发能力。
需要说明的是，本实施例中n0＝4，n1＝1，a0＝8，n2＝n0/n1＝4，其可以应用于800GE场景，其中n2＝4条第2数据流速率约为200G并对应承载在4路光信号上发出。本实施例采 用的所述交织编码处理可应用到1.6TE场景，其中n0＝8，n1＝1，a0＝8，n2＝n0/n1＝8。此时，发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第1数据处理后得到n0＝8条第1数据流。上述n0＝8条第1数据流都是经过外码编码的数据流。分别对n0＝8条第1数据流中每n1＝1条第1数据流进行所述交织编码处理得到一条第2数据流，以得到总共n2＝8条第2数据流。所述n2＝8条第2数据流速率(每条约为200G)并对应承载在8路光信号上发出。
以下实施例X-8至实施例X-11是对如图31和图32所述的数据处理流程进行介绍。
实施例X-8：n0＝4，n1＝1，a0＝8，数据处理流程包含卷积交织，以比特集合表示为例，采用左循环移位。
发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第1数据处理后得到n0＝4条第1数据流。上述n0＝4条第1数据流都是经过外码编码的数据流。分别对n0＝4条第1数据流中每n1＝1条第1数据流进行所述交织编码处理得到一条第2数据流，以得到总共n2＝4条第2数据流。
参照图31，所述交织编码处理先进行循环移位，然后进行内码编码，再进行轮询读出。针对所述n1＝1条第1数据流，获取m＝n1×a0＝8个包含K＝120个比特的第1比特集合，总共包含m×K＝960个比特。所述第1数据流在循环移位前还进行了卷积交织处理使得所述K＝120个比特来自12个不同外码KP4RS码字的12个KP4符号。
本申请中循环移位操作将所述第i(0≤i<8)个第1比特集合，进行向左循环移位个比特得到第i个第2比特集合，其中8个左循环移位的偏移约束因子的具体取值为取值项1中的一项。
所述内码编码将第i个第2比特集合中的K＝120个比特进行内码编码添加P＝8个校验比特，得到包含N＝128个比特的第i个内码码字，总共得到m＝8内码码字。所述K＝120个比特也称为信息比特序列。
参照图31，针对循环移位输出的m＝8个第3比特集合，所述轮询读出轮询从每个所述第3比特集合中获取2个比特，连续512次操作获取m＝8个第3比特集合中的所有比特，得到一个包含m×N＝1024个比特的第4比特集合。
包含1024个比特的第4比特集合中的每2个比特映射为一个PAM4调制符号，总共得到512个PAM4符号。所述映射为一个PAM4调制符号的2个比特来自1个内码码字，映射为连续8个PAM4调制符号的16个比特来自8个内码码字。
对于所述n1＝1条第1数据流中来自同一个RS外码码字的2个KP4外码符号总共20个比特，经上述交织编码处理并映射到一条所述PAM4符号数据流中的10个PAM4符号上，采用所述左循环移位的偏移约束因子可使得所述10个PAM4符号中的任意2个PAM4符号在所述PAM4符号数据流中间隔至少为2个PAM4符号。
本实施例设计的交织编码处理方法，使外码码字中的比特和内码码字中的比特均离散、均匀地映射到调制符号上，使得该级联FEC传输方案具有较强的抗突发能力。
需要说明的是，本实施例中n0＝4，n1＝1，a0＝8，n2＝n0/n1＝4，其可以应用于800GE场景，其中n2＝4条第2数据流速率约为200G并对应承载在4路光信号上发出。本实施例采 用的所述交织编码处理可应用到1.6TE场景，其中n0＝8，n1＝1，a0＝8，n2＝n0/n1＝8。此时，发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第1数据处理后得到n0＝8条第1数据流。上述n0＝8条第1数据流都是经过外码编码的数据流。分别对n0＝8条第1数据流中每n1＝1条第1数据流进行所述交织编码处理得到一条第2数据流，以得到总共n2＝8条第2数据流。所述n2＝8条第2数据流速率(每条约为200G)并对应承载在8路光信号上发出。
实施例X-9：n0＝4，n1＝1，a0＝8，数据处理流程包含卷积交织，以矩阵表示为例，采用左循环移位。
在实施例X-8方案的基础上，所述m＝8个第1比特集合可采用8行120列的第1比特矩阵M1表示。对第1比特矩阵M1中第i(0≤i<8)行的120个信息比特进行向左循环移位个比特，得到第2比特矩阵M2中第i行的120个比特，满足如下公式：
其中，Y％Z表示整数Y除以整数Z后的余数，0≤i<8，0≤j<120。8个左循环移位的偏移约束因子的具体取值为取值项1中的一项。
图38为交织编码处理的第十二种实施方式示意图。如图38所示，考虑 第2比特矩阵M2中第i(0≤i<8)行的K＝120个比特分别进行内码编码得到第i个内码码字，获得内码码字矩阵Mc。
从所述内码码字矩阵Mc中每行轮询读出2个比特，总共512次操作读取所有1024个比特，得到所述包含m×N＝1024个交织后比特的数组A。内码码字矩阵Mc中第i行第j列的比特输出到数组A中的第个比特，满足如下公式：
其中，0≤i<8，0≤j<128，表示向下取整操作。
包含1024个比特的数组A中的每2个比特映射为一个PAM4调制符号，总共得到512个PAM4符号。所述映射为一个PAM4调制符号的2个比特来自1个内码码字，映射为连续8个PAM4调制符号的16个比特来自8个内码码字。
对于所述n1＝1条第1数据流中来自同一个RS外码码字的2个KP4外码符号总共20个比特，经上述交织编码处理并映射到一条所述PAM4符号数据流中的10个PAM4符号上，采用所述左循环移位的偏移约束因子可使得所述10个PAM4符号中的任意2个PAM4符号在所述PAM4符号数据流中间隔至少为2个PAM4符号。
本实施例设计的交织编码处理方法，使外码码字中的比特和内码码字中的比特均离散、均匀地映射到调制符号上，使得该级联FEC传输方案具有较强的抗突发能力。
需要说明的是，本实施例中n0＝4，n1＝1，a0＝8，n2＝n0/n1＝4，其可以应用于800GE场景，其中n2＝4条第2数据流速率约为200G并对应承载在4路光信号上发出。本实施例采用的所述交织编码处理可应用到1.6TE场景，其中n0＝8，n1＝1，a0＝8，n2＝n0/n1＝8。此时，发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第1数据处理后得到n0＝8条第1数据流。上述n0＝8条第1数据流都是经过外码编码的数据流。分别对n0＝8条第1数据流中每n1＝1条 第1数据流进行所述交织编码处理得到一条第2数据流，以得到总共n2＝8条第2数据流。所述n2＝8条第2数据流速率(每条约为200G)并对应承载在8路光信号上发出。
实施例X-10：n0＝8，n1＝2，a0＝4，数据处理流程包含卷积交织，以比特集合表示为例，采用右循环移位。
发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第1数据处理后得到n0＝8条第1数据流。上述n0＝8条第1数据流都是经过外码编码的数据流。分别对n0＝8条第1数据流中每n1＝2条第1数据流进行所述交织编码处理得到一条第2数据流，以得到总共n2＝4条第2数据流。
参照图31，所述交织编码处理先进行循环移位，然后进行内码编码，再进行轮询读出。针对所述n1＝2条第1数据流，从每条第1数据流分别获取a0＝4个第1比特集合，得到总共m＝n1×a0＝8个第1比特集合。每个所述第1比特集合包含K＝120个比特，8个第1比特集合总共包含m×K＝960个比特。所述第1数据流在循环移位前还进行了卷积交织处理使得所述K＝120个比特来自12个不同外码KP4RS码字的12个KP4符号。一条第1数据流中的连续4个第1比特集合称为第0个第1比特集合、第1个第1比特集合、第2个第1比特集合、第3个第1比特集合；另外一条第1数据流中的连续4个第1比特集合称为第4个第1比特集合、第5个第1比特集合、第6个第1比特集合、第7个第1比特集合。
本申请中循环移位操作将所述第i(0≤i<8)个第1比特集合，进行向右循环移位δi个比特得到第i个第2比特集合，其中8个右循环移位的偏移约束因子{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}的具体取值为取值项2中的一项。
所述内码编码将第i个第2比特集合中的K＝120个比特进行内码编码添加P＝8个校验比特，得到包含N＝128个比特的第i个内码码字，总共得到m＝8内码码字。所述K＝120个比特也称为信息比特序列。
参照图31，针对循环移位输出的m＝8个第3比特集合，所述轮询读出轮询从每个所述第3比特集合中获取2个比特，连续512次操作获取m＝8个第3比特集合中的所有比特，得到一个包含m×N＝1024个比特的第4比特集合。更具体地，从第0个第3比特集合中获取2个比特，从第1个第3比特集合中获取2个比特，…，从第7个第3比特集合中获取2个比特，再从第0个第3比特集合中获取2个比特，直到获取完所有1024个比特。
需要说明的是，上述8个3比特集合中第0个第1比特集合、第1个第1比特集合、第2个第1比特集合、第3个第1比特集合来自于同一条数据流；第4个第1比特集合、第5个第1比特集合、第6个第1比特集合、第7个第1比特集合来自于另一条数据流。也就是，所述轮询读出操作，先从一条数据流中获取8个比特，然后再从一条数据流中获取8个比特。
包含1024个比特的第4比特集合中的每2个比特映射为一个PAM4调制符号，总共得到512个PAM4符号。所述映射为一个PAM4调制符号的2个比特来自1个内码码字，映射为连续8个PAM4调制符号的16个比特来自8个内码码字。
对于所述n1＝1条第1数据流中来自同一个RS外码码字的2个KP4外码符号总共20个比特，经上述交织编码处理并映射到一条所述PAM4符号数据流中的10个PAM4符号上，采用所述右循环移位的偏移约束因子δi，可使得所述10个PAM4符号中的任意2个PAM4符号在所 述PAM4符号数据流中间隔至少为2个PAM4符号。
本实施例设计的交织编码处理方法，使外码码字中的比特和内码码字中的比特均离散、均匀地映射到调制符号上，使得该级联FEC传输方案具有较强的抗突发能力。
需要说明的是，本实施例中n0＝8，n1＝2，a0＝4，n2＝n0/n1＝4，其可以应用于800GE场景，其中n2＝4条第2数据流速率约为200G并对应承载在4路光信号上发出。本实施例采用的所述交织编码处理可应用到1.6TE场景，其中n0＝16，n1＝2，a0＝4，n2＝n0/n1＝8。此时，发端处理模块的物理媒体附加子层(Physical Medium Attachment，PMA)子层对来自多个同步的客户通道(client lane)的数据进行第1数据处理后得到n0＝16条第1数据流。上述n0＝16条第1数据流都是经过外码编码的数据流。分别对n0＝16条第1数据流中每n1＝2条第1数据流进行所述交织编码处理得到一条第2数据流，以得到总共n2＝8条第2数据流。所述n2＝8条第2数据流速率(每条约为200G)并对应承载在8路光信号上发出。
需要说明的是，在另一些具体实现中，一条第1数据流中的连续4个第1比特集合称为第0个第1比特集合、第2个第1比特集合、第4个第1比特集合、第6个第1比特集合；另外一条第1数据流中的连续4个第1比特集合称为第1个第1比特集合、第3个第1比特集合、第5个第1比特集合、第7个第1比特集合。针对循环移位输出的m＝8个第3比特集合，所述轮询读出从第0个第3比特集合中获取2个比特，从第1个第3比特集合中获取2个比特，…，从第7个第3比特集合中获取2个比特，再从第0个第3比特集合中获取2个比特，直到获取完所有1024个比特。对应的，上述8个3比特集合中第0个第1比特集合、第2个第1比特集合、第4个第1比特集合、第8个第1比特集合来自于同一条数据流；第1个第1比特集合、第3个第1比特集合、第5个第1比特集合、第7个第1比特集合来自于另一条数据流。也就是，所述轮询读出操作，先从一条数据流中获取2个比特，然后再从一条数据流中获取2个比特。
需要说明的是，在又一些具体实现中，一条第1数据流中的连续4个第1比特集合称为第0个第1比特集合、第1个第1比特集合、第4个第1比特集合、第5个第1比特集合；另外一条第1数据流中的连续4个第1比特集合称为第2个第1比特集合、第3个第1比特集合、第6个第1比特集合、第7个第1比特集合。针对循环移位输出的m＝8个第3比特集合，所述轮询读出从第0个第3比特集合中获取2个比特，从第1个第3比特集合中获取2个比特，…，从第7个第3比特集合中获取2个比特，再从第0个第3比特集合中获取2个比特，直到获取完所有1024个比特。对应的，上述8个3比特集合中第0个第1比特集合、第1个第1比特集合、第4个第1比特集合、第5个第1比特集合来自于同一条数据流；第1个第2比特集合、第3个第1比特集合、第6个第1比特集合、第7个第1比特集合来自于另一条数据流。也就是，所述轮询读出操作，先从一条数据流中获取4个比特，然后再从一条数据流中获取4个比特。
图39为本申请实施例中数据处理装置的另一种结构示意图。如图39所示，该数据处理装置包括交织编码模块501和比特映射模块502。交织编码模块501用于执行上述图26所示数据处理方法中步骤401的操作。比特映射模块502用于执行上述图26所示数据处理方法中 步骤402的操作。具体可以参照上述图26所示数据处理方法中的相关介绍，此处不再赘述。
应理解，本申请提供的装置也可以通过其他方式实现。例如，上述装置中的单元划分仅仅是一种逻辑功能划分，实际实现时可以有另外的划分方式，例如，多个单元或组件可以结合或可以集成到另一个系统。另外，本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个独立的物理单元，也可以是两个或两个以上个功能单元集成在一个处理单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
图40为本申请实施例中数据处理装置的另一种结构示意图。如图40所示，数据处理装置包括处理器201、存储器202和收发器203。该处理器201、存储器202和收发器203通过线路相互连接。其中，存储器202用于存储程序指令和数据。具体地，收发器203用于接收第一数据流。处理器201用于执行上述图3或图26所示步骤中的操作。在一种可能的实施方式中，处理器201可以包括上述图22所示的编码模块101、比特交织模块102和比特映射模块103。在另一种可能的实施方式中，处理器201可以包括上述图39所示的交织编码模块501和比特映射模块502。
需要说明的是，上述图40中所示的处理器可以采用通用的中央处理器(Central Processing Unit，CPU)，通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或者其他可编程逻辑器件、晶体管逻辑器件、硬件部件或者其任意组合。上述图40中所示的存储器可以存储操作系统和其他应用程序。在通过软件或者固件来实现本申请实施例提供的技术方案时，用于实现本申请实施例提供的技术方案的程序代码保存在存储器中，并由处理器来执行。在一实施例中，处理器内部可以包括存储器。在另一实施例中，处理器和存储器是两个独立的结构。
所属领域的技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统，装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
本领域普通技术人员可以理解实现上述实施例的全部或部分步骤可以通过硬件来完成，也可以通过程序来指令相关的硬件完成，所述的程序可以存储于一种计算机可读存储介质中，上述提到的存储介质可以是只读存储器，随机接入存储器等。上述的这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本申请的范围。
当使用软件实现时，上述实施例描述的方法步骤可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者从一个计算机可读存储介质向另一个计算机可读存储介质传输，例如，所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线(例如同轴电缆、光纤、数字用户线(DSL))或无线(例如红外、无线、微波等)方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储 设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，DVD)、或者半导体介质(例如固态硬盘Solid State Disk(SSD))等。

Claims (112)

  1. 一种数据处理方法，其特征在于，包括：
    对n条第一数据流分别进行内码编码，以得到n条第二数据流，其中，所述n条第一数据流都经过外码编码，所述内码编码和所述外码编码均为前向纠错FEC编码，所述n条第二数据流至少包括n个内码码字，所述n个内码码字分别来自所述n条第二数据流，所述n个内码码字包括n/m个码字集合，每个所述码字集合包括m个内码码字，每个所述内码码字包括N个比特，所述N个比特包括K个信息比特和P个校验比特，所述n为大于1的整数，所述n能被所述m整除；
    分别对n/m个所述码字集合进行比特交织得到n/m个目标比特集合，每个所述目标比特集合包括m×N个比特；
    分别对每个所述目标比特集合中m×N个比特进行映射得到m×N/L个调制符号，以得到共n×N/L个调制符号，其中，每L个比特映射为一个调制符号，所述m能被所述L整除，所述映射为一个调制符号的L个比特分别来自L个内码码字；
    其中，若所述映射为一个调制符号的L个比特均来自内码码字的信息比特时，则所述映射为一个调制符号的L个比特中的任意两个比特来自两个不同内码码字的两个不同位置。
  2. 根据权利要求1所述的方法，其特征在于，所述N能被所述L整除，每个所述内码码字的N个比特分别映射到N个调制符号，所述内码码字的N个比特包括L个第一比特子集，相同第一比特子集中的比特分别映射到不同调制符号的相同比特位，不同第一比特子集中的比特分别映射到不同调制符号的不同比特位。
  3. 根据权利要求1或2所述的方法，其特征在于，对所述码字集合进行比特交织得到所述目标比特集合包括：
    对所述码字集合中每个内码码字的K个信息比特进行第一位置变换得到第一比特集合；
    对所述第一比特集合中位于相同位置的比特进行第二位置变换得到所述目标比特集合。
  4. 根据权利要求3所述的方法，其特征在于，对所述码字集合中每个内码码字的K个信息比特进行第一位置变换包括：
    对所述码字集合中每个内码码字的K个信息比特进行向左循环移位或进行向右循环移位。
  5. 根据权利要求3或4所述的方法，其特征在于，所述码字集合和所述第一比特集合均表示为比特矩阵，所述目标比特集合表示为比特矩阵或一维数组，所述比特矩阵包括m行N列个比特，所述一维数组包括m×N个比特，所述第一比特集合中位于相同位置的比特为所述第一比特集合对应的比特矩阵中的一列共m个比特。
  6. 根据权利要求5所述的方法，其特征在于，所述第一位置变换满足第一条件，所述第一条件包括：
    H1[i][j]表示进行所述第一位置变换前的比特矩阵中第i行第j列的比特，H2[i][j]表示进行所述第一位置变换后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，0≤i<m。
  7. 根据权利要求3至6中任一项所述的方法，其特征在于，所述第一比特集合中每个相 同位置包括m/L个第二比特子集，每个所述第二比特子集包括L个比特，对所述第一比特集合中位于相同位置的比特进行第二位置变换包括：
    对所述第一比特集合中每个相同位置的m/L个第二比特子集进行向上循环移位或进行向下循环移位。
  8. 根据权利要求5所述的方法，其特征在于，所述第二位置变换满足第二条件，所述第二条件包括：
    H2[i][j]表示进行所述第二位置变换前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行所述第二位置变换后的比特矩阵中第i行第j列的比特，表示向下取整，Y％Z表示整数Y除以整数Z后的余数，θ为大于-L且小于L的非零整数，0≤i<m，0≤j<N。
  9. 根据权利要求5所述的方法，其特征在于，所述第二位置变换满足第三条件，所述第三条件包括：
    H2[i][j]表示进行所述第二位置变换前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行所述第二位置变换后的比特矩阵中第i行第j列的比特，表示向下取整，Y％Z表示整数Y除以整数Z后的余数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m，0≤j<N。
  10. 根据权利要求5所述的方法，其特征在于，所述第二位置变换满足第四条件，所述第四条件包括：
    H3[i][j]＝H2[i^(j％L)][j]
    H2[i][j]表示进行所述第二位置变换前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行所述第二位置变换后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m，0≤j<N。
  11. 根据权利要求1或2所述的方法，其特征在于，所述码字集合表示为比特矩阵，所述目标比特集合表示为比特矩阵或一维数组，所述比特矩阵包括m行N列个比特，所述一维数组包括m×N个比特。
  12. 根据权利要求11所述的方法，其特征在于，所述目标比特集合为比特矩阵，所述比特交织满足第五条件，所述第五条件包括：
    H1[i][j]表示进行所述比特交织前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行所述比特交织后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，表示向下取整，θ为大于-L且小于L的非零整数，0≤i<m。
  13. 根据权利要求11所述的方法，其特征在于，所述目标比特集合为一维数组，所述比特交织满足第六条件，所述第六条件包括：
    H1[i][j]表示进行所述比特交织前的比特矩阵中第i行第j列的比特，A[t]表示进行所述比特交织后的一维数组中第t个比特，0≤t<m×N，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，表示向下取整，θ为大于-L且小于L的非零整数，0≤i<m。
  14. 根据权利要求11所述的方法，其特征在于，所述目标比特集合为比特矩阵，所述比特交织满足第七条件，所述第七条件包括：
    H1[i][j]表示进行所述比特交织前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行所述比特交织后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m。
  15. 根据权利要求11所述的方法，其特征在于，所述目标比特集合为一维数组，所述比特交织满足第八条件，所述第八条件包括：
    H1[i][j]表示进行所述比特交织前的比特矩阵中第i行第j列的比特，A[t]表示进行所述比特交织后的一维数组中第t个比特，0≤t<m×N，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m。
  16. 根据权利要求1至15中任一项所述的方法，其特征在于，对每个所述目标比特集合中m×N个比特进行映射得到m×N/L个调制符号包括：
    将每个所述目标比特集合中位于相同位置的每连续L个比特映射为一个调制符号，以得到m×N/L个调制符号。
  17. 根据权利要求16所述的方法，其特征在于，调制符号流包括映射得到的m×N/L个调制符号，每个所述目标比特集合中位于相同位置的m个比特映射得到的m/L个调制符号在所述调制符号流中连续；
    其中，所述目标比特集合表示为比特矩阵时，所述目标比特集合中位于相同位置的m个比特为所述比特矩阵中的一列m个比特；所述目标比特集合表示为一维数组时，所述目标比特集合中位于相同位置的m个比特为所述一维数组中的连续m个比特。
  18. 根据权利要求16所述的方法，其特征在于，调制符号流包括映射得到的m×N/L个调制符号，每个所述目标比特集合表示为包括m行N列个比特的比特矩阵，每个所述目标比特集合中位于其中一列的m个比特映射得到m/L个第一调制符号，所述m/L个第一调制符号中每连续的T个第一调制符号在所述调制符号流中连续，每个所述目标比特集合中位于其中另一列的m个比特映射得到m/L个第二调制符号，所述m/L个第二调制符号中每连续的T个第二调制符号在所述调制符号流中连续，所述其中一列与所述其中另一列相邻，所述m/L个第 一调制符号中连续T个第一调制符号与所述m/L个第二调制符号中连续T个第二调制符号在所述调制符号流中连续，所述m/L能被T整除。
  19. 根据权利要求1至18中任一项所述的方法，其特征在于，所述n条第一数据流都经过标识锁定和通道纠偏处理，当连续W个调制符号中的W×L个比特都是内码码字的信息比特时，所述W×L个比特来自多于2个经过所述外码编码的外码码字，其中，W≥2。
  20. 根据权利要求1至19中任一项所述的方法，其特征在于，每个所述调制符号为双偏振正交幅度调制DP-16QAM调制符号，每个所述调制符号包括8个比特；
    或者，
    每个所述调制符号为脉冲幅度调制PAM4调制符号，每个所述调制符号包括2个比特。
  21. 一种数据处理方法，其特征在于，包括：
    对n条第一数据流分别进行内码编码，以得到n条第二数据流，其中，所述n条第一数据流都经过外码编码，所述内码编码和所述外码编码均为前向纠错FEC编码，所述n条第二数据流至少包括n个内码码字，所述n个内码码字分别来自所述n条第二数据流，所述n个内码码字包括n/m个码字集合，每个所述码字集合包括m个内码码字，每个所述内码码字包括N个比特，所述N个比特包括K个信息比特和P个校验比特，所述n为大于1的整数，所述n能被所述m整除；
    分别对n/m个所述码字集合进行比特交织得到n/m个目标比特集合，每个所述目标比特集合包括m×N个比特，所述比特交织包括对所述码字集合中每个内码码字的K个信息比特进行位置变换；
    分别对每个所述目标比特集合中m×N个比特进行映射得到m×N/L个调制符号，以得到共n×N/L个调制符号，其中，每L个比特映射为一个调制符号，所述m能被所述L整除，所述映射为一个调制符号的L个比特来自Lr个内码码字，所述Lr个内码码字中每个内码码字有Lc个比特映射到所述调制符号，映射为连续2个调制符号的2L个比特来自2Lr个内码码字，L＝Lr×Lc,Lc>1。
  22. 根据权利要求21所述的方法，其特征在于，对所述码字集合中每个内码码字的K个信息比特进行位置变换包括：
    对所述码字集合中每个内码码字的K个信息比特进行向左循环移位或进行向右循环移位。
  23. 根据权利要求21或22所述的方法，其特征在于，所述码字集合表示为比特矩阵，所述目标比特集合表示为比特矩阵或一维数组，所述比特矩阵包括m行N列个比特，所述一维数组包括m×N个比特。
  24. 根据权利要求23所述的方法，其特征在于，所述位置变换满足目标条件，所述目标条件包括：
    H1[i][j]表示进行所述位置变换前的比特矩阵中第i行第j列的比特，H2[i][j]表示进行所述位置变换后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，0≤i<m。
  25. 根据权利要求21至24中任一项所述的方法，其特征在于，每个所述目标比特集合包 括m行N列个比特，所述目标比特集合中每Lr行Lc列共L个比特映射为一个调制符号。
  26. 根据权利要求25所述的方法，其特征在于，调制符号流包括映射得到的m×N/L个调制符号，所述目标比特集合中每Lc列比特映射得到的m/Lr个调制符号在所述调制符号流中连续，所述目标比特集合中每N列比特映射得到的m×N/L个调制符号在所述调制符号流中连续。
  27. 根据权利要求25所述的方法，其特征在于，调制符号流包括映射得到的m×N/L个调制符号，每个所述目标比特集合中位于其中Lc列的比特映射得到m/Lr个第一调制符号，所述m/Lr个第一调制符号中每连续的T个第一调制符号在所述调制符号流中连续，每个所述目标比特集合中位于其中另Lc列的比特映射得到m/Lr个第二调制符号，所述m/Lr个第二调制符号中每连续的T个第二调制符号在所述调制符号流中连续，所述其中Lc列与所述其中另Lc列相邻，所述m/Lr个第一调制符号中连续T个第一调制符号与所述m/Lr个第二调制符号中连续T个第二调制符号在所述调制符号流中连续，所述m/Lr能被T整除。
  28. 根据权利要求21至27中任一项所述的方法，其特征在于，每个所述调制符号为双偏振正交幅度调制DP-16QAM调制符号，每个所述调制符号包括8个比特；
    或者，
    每个所述调制符号为脉冲幅度调制PAM4调制符号，每个所述调制符号包括2个比特。
  29. 一种数据处理装置，其特征在于，包括：编码模块、比特交织模块和比特映射模块；
    所述编码模块用于：对n条第一数据流分别进行内码编码，以得到n条第二数据流，其中，所述n条第一数据流都经过外码编码，所述内码编码和所述外码编码均为前向纠错FEC编码，所述n条第二数据流至少包括n个内码码字，所述n个内码码字分别来自所述n条第二数据流，所述n个内码码字包括n/m个码字集合，每个所述码字集合包括m个内码码字，每个所述内码码字包括N个比特，所述N个比特包括K个信息比特和P个校验比特，所述n为大于1的整数，所述n能被所述m整除；
    所述比特交织模块用于：分别对n/m个所述码字集合进行比特交织得到n/m个目标比特集合，每个所述目标比特集合包括m×N个比特；
    所述比特映射模块用于：分别对每个所述目标比特集合中m×N个比特进行映射得到m×N/L个调制符号，以得到共n×N/L个调制符号，其中，每L个比特映射为一个调制符号，所述m能被所述L整除，所述映射为一个调制符号的L个比特分别来自L个内码码字；
    其中，若所述映射为一个调制符号的L个比特均来自内码码字的信息比特时，则所述映射为一个调制符号的L个比特中的任意两个比特来自两个不同内码码字的两个不同位置。
  30. 根据权利要求29所述的数据处理装置，其特征在于，所述N能被所述L整除，每个所述内码码字的N个比特分别映射到N个调制符号，所述内码码字的N个比特包括L个第一比特子集，相同第一比特子集中的比特分别映射到不同调制符号的相同比特位，不同第一比特子集中的比特分别映射到不同调制符号的不同比特位。
  31. 根据权利要求29或30所述的数据处理装置，其特征在于，所述比特映射模块具体用于：
    对所述码字集合中每个内码码字的K个信息比特进行第一位置变换得到第一比特集合；
    对所述第一比特集合中位于相同位置的比特进行第二位置变换得到所述目标比特集合。
  32. 根据权利要求31所述的数据处理装置，其特征在于，所述比特映射模块具体用于：
    对所述码字集合中每个内码码字的K个信息比特进行向左循环移位或进行向右循环移位。
  33. 根据权利要求31或32所述的数据处理装置，其特征在于，所述码字集合和所述第一比特集合均表示为比特矩阵，所述目标比特集合表示为比特矩阵或一维数组，所述比特矩阵包括m行N列个比特，所述一维数组包括m×N个比特，所述第一比特集合中位于相同位置的比特为所述第一比特集合对应的比特矩阵中的一列共m个比特。
  34. 根据权利要求33所述的数据处理装置，其特征在于，所述第一位置变换满足第一条件，所述第一条件包括：
    H1[i][j]表示进行所述第一位置变换前的比特矩阵中第i行第j列的比特，H2[i][j]表示进行所述第一位置变换后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，0≤i<m。
  35. 根据权利要求31至34中任一项所述的数据处理装置，其特征在于，所述第一比特集合中每个相同位置包括m/L个第二比特子集，每个所述第二比特子集包括L个比特，所述比特映射模块具体用于：
    对所述第一比特集合中每个相同位置的m/L个第二比特子集进行向上循环移位或进行向下循环移位。
  36. 根据权利要求33所述的数据处理装置，其特征在于，所述第二位置变换满足第二条件，所述第二条件包括：
    H2[i][j]表示进行所述第二位置变换前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行所述第二位置变换后的比特矩阵中第i行第j列的比特，表示向下取整，Y％Z表示整数Y除以整数Z后的余数，θ为大于-L且小于L的非零整数，0≤i<m，0≤j<N。
  37. 根据权利要求33所述的数据处理装置，其特征在于，所述第二位置变换满足第三条件，所述第三条件包括：
    H2[i][j]表示进行所述第二位置变换前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行所述第二位置变换后的比特矩阵中第i行第j列的比特，表示向下取整，Y％Z表示整数Y除以整数Z后的余数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m，0≤j<N。
  38. 根据权利要求33所述的数据处理装置，其特征在于，所述第二位置变换满足第四条件，所述第四条件包括：
    H3[i][j]＝H2[i^(j％L)][j]
    H2[i][j]表示进行所述第二位置变换前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行所述第二位置变换后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m，0≤j<N。
  39. 根据权利要求29或30所述的数据处理装置，其特征在于，所述码字集合表示为比特矩阵，所述目标比特集合表示为比特矩阵或一维数组，所述比特矩阵包括m行N列个比特，所述一维数组包括m×N个比特。
  40. 根据权利要求39所述的数据处理装置，其特征在于，所述目标比特集合为比特矩阵，所述比特交织满足第五条件，所述第五条件包括：
    H1[i][j]表示进行所述比特交织前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行所述比特交织后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，表示向下取整，θ为大于-L且小于L的非零整数，0≤i<m。
  41. 根据权利要求39所述的数据处理装置，其特征在于，所述目标比特集合为一维数组，所述比特交织满足第六条件，所述第六条件包括：
    H1[i][j]表示进行所述比特交织前的比特矩阵中第i行第j列的比特，A[t]表示进行所述比特交织后的一维数组中第t个比特，0≤t<m×N，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，表示向下取整，θ为大于-L且小于L的非零整数，0≤i<m。
  42. 根据权利要求39所述的数据处理装置，其特征在于，所述目标比特集合为比特矩阵，所述比特交织满足第七条件，所述第七条件包括：
    H1[i][j]表示进行所述比特交织前的比特矩阵中第i行第j列的比特，H3[i][j]表示进行所述比特交织后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m。
  43. 根据权利要求39所述的数据处理装置，其特征在于，所述目标比特集合为一维数组，所述比特交织满足第八条件，所述第八条件包括：
    H1[i][j]表示进行所述比特交织前的比特矩阵中第i行第j列的比特，A[t]表示进行所述比特交织后的一维数组中第t个比特，0≤t<m×N，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，Y^Z表示整数Y对应的比特序列和整数Z对应的比特序列进行异或操作后得到的比特序列所对应的整数，0≤i<m。
  44. 根据权利要求29至43中任一项所述的数据处理装置，其特征在于，所述比特映射模块具体用于：
    将每个所述目标比特集合中位于相同位置的每连续L个比特映射为一个调制符号，以得到m×N/L个调制符号。
  45. 根据权利要求44所述的数据处理装置，其特征在于，调制符号流包括映射得到的m×N/L个调制符号，每个所述目标比特集合中位于相同位置的m个比特映射得到的m/L个调制符号在所述调制符号流中连续；
    其中，所述目标比特集合表示为比特矩阵时，所述目标比特集合中位于相同位置的m个比特为所述比特矩阵中的一列m个比特；所述目标比特集合表示为一维数组时，所述目标比特集合中位于相同位置的m个比特为所述一维数组中的连续m个比特。
  46. 根据权利要求44所述的数据处理装置，其特征在于，调制符号流包括映射得到的m×N/L个调制符号，每个所述目标比特集合表示为包括m行N列个比特的比特矩阵，每个所述目标比特集合中位于其中一列的m个比特映射得到m/L个第一调制符号，所述m/L个第一调制符号中每连续的T个第一调制符号在所述调制符号流中连续，每个所述目标比特集合中位于其中另一列的m个比特映射得到m/L个第二调制符号，所述m/L个第二调制符号中每连续的T个第二调制符号在所述调制符号流中连续，所述其中一列与所述其中另一列相邻，所述m/L个第一调制符号中连续T个第一调制符号与所述m/L个第二调制符号中连续T个第二调制符号在所述调制符号流中连续，所述m/L能被T整除。
  47. 根据权利要求29至46中任一项所述的数据处理装置，其特征在于，所述n条第一数据流都经过标识锁定和通道纠偏处理，当连续W个调制符号中的W×L个比特都是内码码字的信息比特时，所述W×L个比特来自多于2个经过所述外码编码的外码码字，其中，W≥2。
  48. 根据权利要求29至47中任一项所述的数据处理装置，其特征在于，每个所述调制符号为双偏振正交幅度调制DP-16QAM调制符号，每个所述调制符号包括8个比特；
    或者，
    每个所述调制符号为脉冲幅度调制PAM4调制符号，每个所述调制符号包括2个比特。
  49. 一种数据处理装置，其特征在于，包括：编码模块、比特交织模块和比特映射模块；
    所述编码模块用于：对n条第一数据流分别进行内码编码，以得到n条第二数据流，其中，所述n条第一数据流都经过外码编码，所述内码编码和所述外码编码均为前向纠错FEC编码，所述n条第二数据流至少包括n个内码码字，所述n个内码码字分别来自所述n条第二数据流，所述n个内码码字包括n/m个码字集合，每个所述码字集合包括m个内码码字，每个所述内码码字包括N个比特，所述N个比特包括K个信息比特和P个校验比特，所述n为大于1的整数，所述n能被所述m整除；
    所述比特交织模块用于：分别对n/m个所述码字集合进行比特交织得到n/m个目标比特集合，每个所述目标比特集合包括m×N个比特，所述比特交织包括对所述码字集合中每个内码码字的K个信息比特进行位置变换；
    所述比特映射模块用于：分别对每个所述目标比特集合中m×N个比特进行映射得到m×N/L个调制符号，以得到共n×N/L个调制符号，其中，每L个比特映射为一个调制符号，所述m能被所述L整除，所述映射为一个调制符号的L个比特来自Lr个内码码字，所述Lr个内码码字中每个内码码字有Lc个比特映射到所述调制符号，映射为连续2个调制符号的2L个比特来自2Lr个内码码字，L＝Lr×Lc,Lc>1。
  50. 根据权利要求49所述的数据处理装置，其特征在于，所述比特交织模块具体用于：
    对所述码字集合中每个内码码字的K个信息比特进行向左循环移位或进行向右循环移位。
  51. 根据权利要求49或50所述的数据处理装置，其特征在于，所述码字集合表示为比特矩阵，所述目标比特集合表示为比特矩阵或一维数组，所述比特矩阵包括m行N列个比特，所述一维数组包括m×N个比特。
  52. 根据权利要求51所述的数据处理装置，其特征在于，所述位置变换满足目标条件，所述目标条件包括：
    H1[i][j]表示进行所述位置变换前的比特矩阵中第i行第j列的比特，H2[i][j]表示进行所述位置变换后的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，Δ为大于-K且小于K的非零整数，0≤i<m。
  53. 根据权利要求49至52中任一项所述的数据处理装置，其特征在于，每个所述目标比特集合包括m行N列个比特，所述目标比特集合中每Lr行Lc列共L个比特映射为一个调制符号。
  54. 根据权利要求53所述的数据处理装置，其特征在于，调制符号流包括映射得到的m×N/L个调制符号，所述目标比特集合中每Lc列比特映射得到的m/Lr个调制符号在所述调制符号流中连续，所述目标比特集合中每N列比特映射得到的m×N/L个调制符号在所述调制符号流中连续。
  55. 根据权利要求53所述的数据处理装置，其特征在于，调制符号流包括映射得到的m×N/L个调制符号，每个所述目标比特集合中位于其中Lc列的比特映射得到m/Lr个第一调制符号，所述m/Lr个第一调制符号中每连续的T个第一调制符号在所述调制符号流中连续，每个所述目标比特集合中位于其中另Lc列的比特映射得到m/Lr个第二调制符号，所述m/Lr个第二调制符号中每连续的T个第二调制符号在所述调制符号流中连续，所述其中Lc列与所述其中另Lc列相邻，所述m/Lr个第一调制符号中连续T个第一调制符号与所述m/Lr个第二调制符号中连续T个第二调制符号在所述调制符号流中连续，所述m/Lr能被T整除。
  56. 根据权利要求49至55中任一项所述的数据处理装置，其特征在于，每个所述调制符号为双偏振正交幅度调制DP-16QAM调制符号，每个所述调制符号包括8个比特；
    或者，
    每个所述调制符号为脉冲幅度调制PAM4调制符号，每个所述调制符号包括2个比特。
  57. 一种数据处理方法，其特征在于，包括：
    分别对n0条第一数据流中每n1条第一数据流进行交织编码处理得到1条第二数据流，以得到共n2条第二数据流，n2＝n0/n1，所述n0为大于1的整数，所述n1为大于0的整数；
    分别对所述n2条第二数据流中的每2个比特进行映射为1个PAM4符号，以得到共n2条PAM4符号数据流；
    所述交织编码处理包括：
    从n1条第一数据流的每条所述第一数据流中获取a0个第一比特集合，以得到共m＝n1×a0个第一比特集合，其中，所述n1条第一数据流都经过外码编码，每个所述第一比特集合包括K个比特，所述n1、所述a0和所述K均为大于1的整数；
    对所述m个第一比特集合分别进行内码编码得到m个内码码字，所述内码编码和所述外 码编码均为前向纠错FEC编码，每个所述内码码字包括参与内码编码的1个第一比特集合和1个校验比特集合共N个比特，N＝K+P，每个所述校验比特集合包括P个比特，所述P为大于或等于1的整数；
    对所述m个内码码字分别进行循环移位得到m个第三比特集合，每个所述第三比特集合包括1个由第一比特集合进行循环移位得到的第二比特集合和1个校验比特集合；
    轮询从每个所述第三比特集合中获取2个比特得到第四比特集合，所述第四比特集合包括m×N个比特，所述第四比特集合中来自m个第二比特集合的共m×K个比特是连续的，所述第四比特集合中来自m个校验比特集合的共m×P个比特是连续的；
    其中，每条所述第二数据流包括多个所述第四比特集合，每个所述第四比特集合经过所述映射得到共m×N/2个PAM4符号，其中，映射到所述m×N/2个PAM4符号中连续m个PAM4符号的m×2个比特来自所述m个内码码字。
  58. 根据权利要求57所述的方法，其特征在于，每条所述第一数据流都经过外码编码，所述第一数据流中连续的20个比特经过所述交织编码处理和所述映射得到至少10个PAM4符号，所述连续的20个比特来自一个所述外码码字的2个外码符号，所述至少10个PAM4符号中任意两个PAM4符号在所述PAM4符号数据流中间隔至少2个PAM4符号。
  59. 根据权利要求57或58所述的方法，其特征在于，所述m个第一比特集合中任意两个第一比特集合进行循环移位的比特数量不同。
  60. 根据权利要求57至59中任一项所述的方法，其特征在于，所述m个内码码字和所述m个第三比特集合均表示为比特矩阵，所述比特矩阵包括m行N列个比特。
  61. 根据权利要求60所述的方法，其特征在于，所述第二比特集合由所述第一比特集合向左循环移位个比特得到，所述向左循环移位满足第一条件，所述第一条件包括：
    其中，Mc[i][j]表示所述向左循环移位前的所述m个内码码字对应的比特矩阵中第i行第j列的比特，M3[i][j]表示所述向左循环移位后的所述m个第三比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，
  62. 根据权利要求60所述的方法，其特征在于，所述第二比特集合由所述第一比特集合向右循环移位δi个比特得到，所述向右循环移位满足第二条件，所述第二条件包括：
    其中，Mc[i][j]表示所述向右循环移位前的所述m个内码码字对应的比特矩阵中第i行第j列的比特，M3[i][j]表示所述向右循环移位后的所述m个第三比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤δi<K。
  63. 根据权利要求60至62中任一项所述的方法，其特征在于，所述m个第三比特集合与所述第四比特集合满足第三条件，所述第三条件包括：
    其中，M3[i][j]表示所述m个第三比特集合对应的比特矩阵中第i行第j列的比特，表示所述第四比特集合中第 个比特，0≤i<m，0≤j<N，表示向下取整操作。
  64. 根据权利要求57、58、59、60、61或63所述的方法，其特征在于，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向左循环移位个比特得到，0≤i<8，的取值满足第一取值项中的任一项，所述第一取值项包括：
    {0,30,60,90,110,20,50,80}；
    {0,30,90,60,110,20,80,50}；
    {0,60,30,90,110,50,20,80}；
    {0,60,90,30,110,50,80,20}；
    {0,90,30,60,110,80,20,50}；
    {0,90,60,30,110,80,50,20}。
  65. 根据权利要求57、58、59、60、62或63所述的方法，其特征在于，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向右循环移位δi个比特得到，0≤i<8，δi的取值满足第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中的任一项，所述第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}包括：
    {0,30,60,90,10,40,70,100}；
    {0,30,90,60,10,40,100,70}；
    {0,60,30,90,10,40,40,100}；
    {0,60,90,30,10,70,100,40}；
    {0,90,30,60,10,100,40,70}；
    {0,90,60,30,10,100,70,40}。
  66. 一种数据处理方法，其特征在于，包括：
    分别对n0条第一数据流中每n1条第一数据流进行交织编码处理得到1条第二数据流，以得到共n2条第二数据流，n2＝n0/n1，所述n0为大于1的整数，所述n1为大于0的整数；
    分别对所述n2条第二数据流中的每2个比特进行映射为1个PAM4符号，以得到共n2条PAM4符号数据流；
    所述交织编码处理包括：
    从n1条第一数据流的每条所述第一数据流中获取a0个第一比特集合，以得到共m＝n1×a0个第一比特集合，其中，所述n1条第一数据流都经过外码编码，每个所述第一比特集合包括K个比特，所述n1、所述a0和所述K均为大于1的整数；
    对所述m个第一比特集合分别进行循环移位得到m个第二比特集合，并对所述m个第一比特集合分别进行内码编码得到m个校验比特集合，所述内码编码和所述外码编码均为前向纠错FEC编码，每个所述第二比特集合包括K个比特，每个所述校验比特集合包括P个比特，所述P为大于或等于1的整数；
    轮询从每个所述第二比特集合中获取2个比特得到连续的共m×K个比特，并轮询从每个所述校验比特集合中获取2个比特得到连续的共m×P个比特，以得到包括m×N个比特的第三比特集合，N＝K+P；
    其中，每条所述第二数据流包括多个第三比特集合，每个所述第三比特集合包含所述第 二比特集合的m×K个比特和所述校验比特集合的m×P个比特，每个所述第三比特集合中来自所述第二比特集合的m×K个比特经过所述映射得到共m×K/2个PAM4符号，每个所述第三比特集合中来自所述校验比特集合的m×P个比特经过所述映射得到共m×P/2个PAM4符号，映射到所述总共m×N/2个PAM4符号中连续m个PAM4符号的m×2个比特来自所述m个第二比特集合和/或所述m个校验比特集合。
  67. 根据权利要求66所述的方法，其特征在于，每条所述第一数据流都经过外码编码，所述第一数据流中连续的20个比特经过所述交织编码处理和所述映射得到至少10个PAM4符号，所述连续的20个比特来自一个所述外码码字的2个外码符号，所述至少10个PAM4符号中任意两个PAM4符号在所述PAM4符号数据流中间隔至少2个PAM4符号。
  68. 根据权利要求66或67所述的方法，其特征在于，所述m个第一比特集合中任意两个第一比特集合进行循环移位的比特数量不同。
  69. 根据权利要求66至68中任一项所述的方法，其特征在于，所述m个第一比特集合和所述m个第二比特集合均表示为比特矩阵，所述比特矩阵包括m行K列个比特。
  70. 根据权利要求69所述的方法，其特征在于，所述第二比特集合由所述第一比特集合向左循环移位个比特得到，所述向左循环移位满足第一条件，所述第一条件包括：
    其中，M1[i][j]表示所述向左循环移位前的所述m个第一比特集合对应的比特矩阵中第i行第j列的比特，M2[i][j]表示所述向左循环移位后的所述m个第二比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤j<K，0≤i<m，
  71. 根据权利要求69所述的方法，其特征在于，所述第二比特集合由所述第一比特集合向右循环移位δi个比特得到，所述向右循环移位满足第二条件，所述第二条件包括：
    M2[i][j]＝M1[i][(j-δi)％K]
    其中，M1[i][j]表示所述向右循环移位前的所述m个第一比特集合对应的比特矩阵中第i行第j列的比特，M2[i][j]表示所述向右循环移位后的所述m个第二比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤j<K，0≤i<m，0≤δi<K。
  72. 根据权利要求66至70中任一项所述的方法，其特征在于，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向左循环移位个比特得到，0≤i<8，的取值满足第一取值项中的任一项，所述第一取值项包括：
    {0,30,60,90,110,20,50,80}；
    {0,30,90,60,110,20,80,50}；
    {0,60,30,90,110,50,20,80}；
    {0,60,90,30,110,50,80,20}；
    {0,90,30,60,110,80,20,50}；
    {0,90,60,30,110,80,50,20}。
  73. 根据权利要求66、67、68、69或71所述的方法，其特征在于，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向右循环移位δi个比特得到，0≤i<8，δi的取值满足第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中的任一项，所述第二取值项 {δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}包括：
    {0,30,60,90,10,40,70,100}；
    {0,30,90,60,10,40,100,70}；
    {0,60,30,90,10,40,40,100}；
    {0,60,90,30,10,70,100,40}；
    {0,90,30,60,10,100,40,70}；
    {0,90,60,30,10,100,70,40}。
  74. 一种数据处理方法，其特征在于，包括：
    分别对n0条第一数据流中每n1条第一数据流进行交织编码处理得到1条第二数据流，以得到共n2条第二数据流，n2＝n0/n1，所述n0为大于1的整数，所述n1为大于0的整数；
    分别对所述n2条第二数据流中的每2个比特进行映射为1个PAM4符号，以得到共n2条PAM4符号数据流；
    所述交织编码处理包括：
    从n1条第一数据流的每条所述第一数据流中获取a0个第一比特集合，以得到共m＝n1×a0个第一比特集合，其中，所述n1条第一数据流都经过外码编码，每个所述第一比特集合包括K个比特，所述n1、所述a0和所述K均为大于1的整数；
    对所述m个第一比特集合分别进行循环移位得到m个第二比特集合，每个所述第二比特集合包括K个比特；
    对所述m个第二比特集合分别进行内码编码得到m个内码码字，所述内码编码和所述外码编码均为前向纠错FEC编码，每个所述内码码字包括参与内码编码的1个第二比特集合和1个校验比特集合共N个比特，N＝K+P，每个所述校验比特集合包括P个比特，所述P为大于或等于1的整数；
    轮询从每个所述内码码字中获取2个比特得到第三比特集合，所述第三比特集合包括m×N个比特，所述第三比特集合中来自m个第二比特集合的共m×K个比特是连续的，所述第三比特集合中来自m个校验比特集合的共m×P个比特是连续的；
    其中，每条所述第二数据流包括多个所述第三比特集合，每个所述第三比特集合经过所述映射得到共m×N/2个PAM4符号，其中，映射到所述m×N/2个PAM4符号中连续m个PAM4符号的m×2个比特来自所述m个内码码字。
  75. 根据权利要求74所述的方法，其特征在于，每条所述第一数据流都经过外码编码，所述第一数据流中连续的20个比特经过所述交织编码处理和所述映射得到至少10个PAM4符号，所述连续的20个比特来自一个所述外码码字的2个外码符号，所述至少10个PAM4符号中任意两个PAM4符号在所述PAM4符号数据流中间隔至少2个PAM4符号。
  76. 根据权利要求74或75所述的方法，其特征在于，所述m个第一比特集合中任意两个第一比特集合进行循环移位的比特数量不同。
  77. 根据权利要求74至76中任一项所述的方法，其特征在于，所述m个第一比特集合和所述m个第二比特集合均表示为比特矩阵，所述比特矩阵包括m行K列个比特。
  78. 根据权利要求77所述的方法，其特征在于，所述第二比特集合由所述第一比特集合向左循环移位个比特得到，所述向左循环移位满足第一条件，所述第一条件包括：
    其中，M1[i][j]表示所述向左循环移位前的所述m个第一比特集合对应的比特矩阵中第i行第j列的比特，M2[i][j]表示所述向左循环移位后的所述m个第二比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤j<K，
  79. 根据权利要求77所述的方法，其特征在于，所述第二比特集合由所述第一比特集合向右循环移位δi个比特得到，所述向右循环移位满足第二条件，所述第二条件包括：
    M2[i][j]＝M1[i][(j-δi)％K]
    其中，M1[i][j]表示所述向右循环移位前的所述m个第一比特集合对应的比特矩阵中第i行第j列的比特，M2[i][j]表示所述向右循环移位后的所述m个第二比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤j<K，0≤δi<K。
  80. 根据权利要求77至79中任一项所述的方法，其特征在于，所述m个内码码字表示为包括m行N列比特矩阵，所述m个内码码字与所述第三比特集合满足第三条件，所述第三条件包括：
    其中，Mc[i][j]表示所述m个内码码字对应的比特矩阵中第i行第j列的比特，表示所述第三比特集合中第 个比特，0≤i<m，0≤j<N，表示向下取整操作。
  81. 根据权利要求74、75、76、77、78或80所述的方法，其特征在于，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向左循环移位个比特得到，0≤i<8，的取值满足第一取值项中的任一项，所述第一取值项包括：
    {0,30,60,90,110,20,50,80}；
    {0,30,90,60,110,20,80,50}；
    {0,60,30,90,110,50,20,80}；
    {0,60,90,30,110,50,80,20}；
    {0,90,30,60,110,80,20,50}；
    {0,90,60,30,110,80,50,20}。
  82. 根据权利要求74、75、76、77、79或80所述的方法，其特征在于，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向右循环移位δi个比特得到，0≤i<8，δi的取值满足第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中的任一项，所述第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}包括：
    {0,30,60,90,10,40,70,100}；
    {0,30,90,60,10,40,100,70}；
    {0,60,30,90,10,40,40,100}；
    {0,60,90,30,10,70,100,40}；
    {0,90,30,60,10,100,40,70}；
    {0,90,60,30,10,100,70,40}。
  83. 一种数据处理方法，其特征在于，包括：
    分别对n0条第一数据流中每n1条第一数据流进行交织编码处理得到1条第二数据流，以得到共n2条第二数据流，n2＝n0/n1，所述n0为大于1的整数，所述n1为大于0的整数；
    分别对所述n2条第二数据流中的每2个比特进行映射为1个PAM4符号，以得到共n2条PAM4符号数据流；
    所述交织编码处理包括：
    从n1条第一数据流的每条所述第一数据流中获取a0个第一比特集合，以得到共m＝n1×a0个第一比特集合，其中，所述n1条第一数据流都经过外码编码，每个所述第一比特集合包括K个比特，所述n1、所述a0和所述K均为大于1的整数；
    对所述m个第一比特集合分别进行内码编码得到m个内码码字，所述内码编码和所述外码编码均为前向纠错FEC编码，每个所述内码码字包括参与内码编码的1个第一比特集合和1个校验比特集合共N个比特，N＝K+P，每个所述校验比特集合包括P个比特，所述P为大于或等于1的整数；
    对所述m个内码码字分别进行交织得到1个第二比特集合，所述第二比特集合包括m×N个比特，所述第二比特集合中第个比特满足第一条件或第二条件，0≤i<m，0≤j<N；
    所述第一条件包括：
    其中，表示所述第二比特集合中第 个比特，表示所述第i个内码码字中的第个比特，Ci[j]表示所述第i个内码码字中的第j个比特；
    所述第二条件包括：
    其中，表示所述第二比特集合中第 个比特，Ci[(j-δi)％K]表示所述第i个内码码字中的第(j-δi)％K个比特，Ci[j]表示所述第i个内码码字中的第j个比特；
    其中，每条所述第二数据流包括多个所述第二比特集合，每个所述第二比特集合经过所述映射得到共m×N/2个PAM4符号，其中，映射到所述m×N/2个PAM4符号中连续m个PAM4符号的m×2个比特来自所述m个内码码字。
  84. 根据权利要求83所述的方法，其特征在于，K＝120、m＝8，的取值满足第一取值项中的任一项，所述第一取值项包括：
    {0,30,60,90,110,20,50,80}；
    {0,30,90,60,110,20,80,50}；
    {0,60,30,90,110,50,20,80}；
    {0,60,90,30,110,50,80,20}；
    {0,90,30,60,110,80,20,50}；
    {0,90,60,30,110,80,50,20}；
    δi的取值满足第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中的任一项，所述第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}包括：
    {0,30,60,90,10,40,70,100}；
    {0,30,90,60,10,40,100,70}；
    {0,60,30,90,10,40,40,100}；
    {0,60,90,30,10,70,100,40}；
    {0,90,30,60,10,100,40,70}；
    {0,90,60,30,10,100,70,40}。
  85. 一种数据处理装置，其特征在于，包括：交织编码模块和比特映射模块；
    所述交织编码模块用于：分别对n0条第一数据流中每n1条第一数据流进行交织编码处理得到1条第二数据流，以得到共n2条第二数据流，n2＝n0/n1，所述n0为大于1的整数，所述n1为大于0的整数；
    所述比特映射模块用于：分别对所述n2条第二数据流中的每2个比特进行映射为1个PAM4符号，以得到共n2条PAM4符号数据流；
    所述交织编码模块具体用于：从n1条第一数据流的每条所述第一数据流中获取a0个第一比特集合，以得到共m＝n1×a0个第一比特集合，其中，所述n1条第一数据流都经过外码编码，每个所述第一比特集合包括K个比特，所述n1、所述a0和所述K均为大于1的整数；
    对所述m个第一比特集合分别进行内码编码得到m个内码码字，所述内码编码和所述外码编码均为前向纠错FEC编码，每个所述内码码字包括参与内码编码的1个第一比特集合和1个校验比特集合共N个比特，N＝K+P，每个所述校验比特集合包括P个比特，所述P为大于或等于1的整数；
    对所述m个内码码字分别进行循环移位得到m个第三比特集合，每个所述第三比特集合包括1个由第一比特集合进行循环移位得到的第二比特集合和1个校验比特集合；
    轮询从每个所述第三比特集合中获取2个比特得到第四比特集合，所述第四比特集合包括m×N个比特，所述第四比特集合中来自m个第二比特集合的共m×K个比特是连续的，所述第四比特集合中来自m个校验比特集合的共m×P个比特是连续的；
    其中，每条所述第二数据流包括多个所述第四比特集合，每个所述第四比特集合经过所述映射得到共m×N/2个PAM4符号，其中，映射到所述m×N/2个PAM4符号中连续m个PAM4符号的m×2个比特来自所述m个内码码字。
  86. 根据权利要求85所述的数据处理装置，其特征在于，每条所述第一数据流都经过外码编码，所述第一数据流中连续的20个比特经过所述交织编码处理和所述映射得到至少10个PAM4符号，所述连续的20个比特来自一个所述外码码字的2个外码符号，所述至少10个PAM4符号中任意两个PAM4符号在所述PAM4符号数据流中间隔至少2个PAM4符号。
  87. 根据权利要求85或86所述的数据处理装置，其特征在于，所述m个第一比特集合中任意两个第一比特集合进行循环移位的比特数量不同。
  88. 根据权利要求85至87中任一项所述的数据处理装置，其特征在于，所述m个内码码字和所述m个第三比特集合均表示为比特矩阵，所述比特矩阵包括m行N列个比特。
  89. 根据权利要求88所述的数据处理装置，其特征在于，所述第二比特集合由所述第一比特集合向左循环移位个比特得到，所述向左循环移位满足第一条件，所述第一条件包括：
    其中，Mc[i][j]表示所述向左循环移位前的所述m个内码码字对应的比特矩阵中第i行第j列的比特，M3[i][j]表示所述向左循环移位后的所述m个第三比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，
  90. 根据权利要求88所述的数据处理装置，其特征在于，所述第二比特集合由所述第一比特集合向右循环移位δi个比特得到，所述向右循环移位满足第二条件，所述第二条件包括：
    其中，Mc[i][j]表示所述向右循环移位前的所述m个内码码字对应的比特矩阵中第i行第j列的比特，M3[i][j]表示所述向右循环移位后的所述m个第三比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤δi<K。
  91. 根据权利要求88至90中任一项所述的数据处理装置，其特征在于，所述m个第三比特集合与所述第四比特集合满足第三条件，所述第三条件包括：
    其中，M3[i][j]表示所述m个第三比特集合对应的比特矩阵中第i行第j列的比特，表示所述第四比特集合中第 个比特，0≤i<m，0≤j<N，表示向下取整操作。
  92. 根据权利要求85、86、87、88、89或91所述的数据处理装置，其特征在于，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向左循环移位个比特得到，0≤i<8，的取值满足第一取值项中的任一项，所述第一取值项包括：
    {0,30,60,90,110,20,50,80}；
    {0,30,90,60,110,20,80,50}；
    {0,60,30,90,110,50,20,80}；
    {0,60,90,30,110,50,80,20}；
    {0,90,30,60,110,80,20,50}；
    {0,90,60,30,110,80,50,20}。
  93. 根据权利要求85、86、87、88、90或91所述的数据处理装置，其特征在于，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向右循环移位δi个比特得到，0≤i<8，δi的取值满足第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中的任一项，所述第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}包括：
    {0,30,60,90,10,40,70,100}；
    {0,30,90,60,10,40,100,70}；
    {0,60,30,90,10,40,40,100}；
    {0,60,90,30,10,70,100,40}；
    {0,90,30,60,10,100,40,70}；
    {0,90,60,30,10,100,70,40}。
  94. 一种数据处理装置，其特征在于，包括：交织编码模块和比特映射模块；
    所述交织编码模块用于：分别对n0条第一数据流中每n1条第一数据流进行交织编码处理得到1条第二数据流，以得到共n2条第二数据流，n2＝n0/n1，所述n0为大于1的整数，所述n1为大于0的整数；
    所述比特映射模块用于：分别对所述n2条第二数据流中的每2个比特进行映射为1个PAM4符号，以得到共n2条PAM4符号数据流；
    所述交织编码模块具体用于：从n1条第一数据流的每条所述第一数据流中获取a0个第一比特集合，以得到共m＝n1×a0个第一比特集合，其中，所述n1条第一数据流都经过外码编码，每个所述第一比特集合包括K个比特，所述n1、所述a0和所述K均为大于1的整数；
    对所述m个第一比特集合分别进行循环移位得到m个第二比特集合，并对所述m个第一比特集合分别进行内码编码得到m个校验比特集合，所述内码编码和所述外码编码均为前向纠错FEC编码，每个所述第二比特集合包括K个比特，每个所述校验比特集合包括P个比特，所述P为大于或等于1的整数；
    轮询从每个所述第二比特集合中获取2个比特得到连续的共m×K个比特，并轮询从每个所述校验比特集合中获取2个比特得到连续的共m×P个比特，以得到包括m×N个比特的第三比特集合，N＝K+P；
    其中，每条所述第二数据流包括多个第三比特集合，每个所述第三比特集合包含所述第二比特集合的m×K个比特和所述校验比特集合的m×P个比特，每个所述第三比特集合中来自所述第二比特集合的m×K个比特经过所述映射得到共m×K/2个PAM4符号，每个所述第三比特集合中来自所述校验比特集合的m×P个比特经过所述映射得到共m×P/2个PAM4符号，映射到所述总共m×N/2个PAM4符号中连续m个PAM4符号的m×2个比特来自所述m个第二比特集合和/或所述m个校验比特集合。
  95. 根据权利要求94所述的数据处理装置，其特征在于，每条所述第一数据流都经过外码编码，所述第一数据流中连续的20个比特经过所述交织编码处理和所述映射得到至少10个PAM4符号，所述连续的20个比特来自一个所述外码码字的2个外码符号，所述至少10个PAM4符号中任意两个PAM4符号在所述PAM4符号数据流中间隔至少2个PAM4符号。
  96. 根据权利要求94或95所述的数据处理装置，其特征在于，所述m个第一比特集合中任意两个第一比特集合进行循环移位的比特数量不同。
  97. 根据权利要求94至96中任一项所述的数据处理装置，其特征在于，所述m个第一比特集合和所述m个第二比特集合均表示为比特矩阵，所述比特矩阵包括m行K列个比特。
  98. 根据权利要求97所述的数据处理装置，其特征在于，所述第二比特集合由所述第一比特集合向左循环移位个比特得到，所述向左循环移位满足第一条件，所述第一条件包括：
    其中，M1[i][j]表示所述向左循环移位前的所述m个第一比特集合对应的比特矩阵中第i行第j列的比特，M2[i][j]表示所述向左循环移位后的所述m个第二比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤j<K，0≤i<m，
  99. 根据权利要求97所述的数据处理装置，其特征在于，所述第二比特集合由所述第一比特集合向右循环移位δi个比特得到，所述向右循环移位满足第二条件，所述第二条件包括：
    M2[i][j]＝M1[i][(j-δi)％K]
    其中，M1[i][j]表示所述向右循环移位前的所述m个第一比特集合对应的比特矩阵中第i行第j列的比特，M2[i][j]表示所述向右循环移位后的所述m个第二比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤j<K，0≤i<m，0≤δi<K。
  100. 根据权利要求94至98中任一项所述的数据处理装置，其特征在于，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向左循环移位个比特得到，0≤i<8，的取值满足第一取值项中的任一项，所述第一取值项包括：
    {0,30,60,90,110,20,50,80}；
    {0,30,90,60,110,20,80,50}；
    {0,60,30,90,110,50,20,80}；
    {0,60,90,30,110,50,80,20}；
    {0,90,30,60,110,80,20,50}；
    {0,90,60,30,110,80,50,20}。
  101. 根据权利要求94、95、96、97或99所述的数据处理装置，其特征在于，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向右循环移位δi个比特得到，0≤i<8，δi的取值满足第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中的任一项，所述第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}包括：
    {0,30,60,90,10,40,70,100}；
    {0,30,90,60,10,40,100,70}；
    {0,60,30,90,10,40,40,100}；
    {0,60,90,30,10,70,100,40}；
    {0,90,30,60,10,100,40,70}；
    {0,90,60,30,10,100,70,40}。
  102. 一种数据处理装置，其特征在于，包括：交织编码模块和比特映射模块；
    所述交织编码模块用于：分别对n0条第一数据流中每n1条第一数据流进行交织编码处理得到1条第二数据流，以得到共n2条第二数据流，n2＝n0/n1，所述n0为大于1的整数，所述n1为大于0的整数；
    所述比特映射模块用于：分别对所述n2条第二数据流中的每2个比特进行映射为1个PAM4符号，以得到共n2条PAM4符号数据流；
    所述交织编码模块具体用于：从n1条第一数据流的每条所述第一数据流中获取a0个第一比特集合，以得到共m＝n1×a0个第一比特集合，其中，所述n1条第一数据流都经过外码编码，每个所述第一比特集合包括K个比特，所述n1、所述a0和所述K均为大于1的整数；
    对所述m个第一比特集合分别进行循环移位得到m个第二比特集合，每个所述第二比特集合包括K个比特；
    对所述m个第二比特集合分别进行内码编码得到m个内码码字，所述内码编码和所述外 码编码均为前向纠错FEC编码，每个所述内码码字包括参与内码编码的1个第二比特集合和1个校验比特集合共N个比特，N＝K+P，每个所述校验比特集合包括P个比特，所述P为大于或等于1的整数；
    轮询从每个所述内码码字中获取2个比特得到第三比特集合，所述第三比特集合包括m×N个比特，所述第三比特集合中来自m个第二比特集合的共m×K个比特是连续的，所述第三比特集合中来自m个校验比特集合的共m×P个比特是连续的；
    其中，每条所述第二数据流包括多个所述第三比特集合，每个所述第三比特集合经过所述映射得到共m×N/2个PAM4符号，其中，映射到所述m×N/2个PAM4符号中连续m个PAM4符号的m×2个比特来自所述m个内码码字。
  103. 根据权利要求102所述的数据处理装置，其特征在于，每条所述第一数据流都经过外码编码，所述第一数据流中连续的20个比特经过所述交织编码处理和所述映射得到至少10个PAM4符号，所述连续的20个比特来自一个所述外码码字的2个外码符号，所述至少10个PAM4符号中任意两个PAM4符号在所述PAM4符号数据流中间隔至少2个PAM4符号。
  104. 根据权利要求102或103所述的数据处理装置，其特征在于，所述m个第一比特集合中任意两个第一比特集合进行循环移位的比特数量不同。
  105. 根据权利要求102至104中任一项所述的数据处理装置，其特征在于，所述m个第一比特集合和所述m个第二比特集合均表示为比特矩阵，所述比特矩阵包括m行K列个比特。
  106. 根据权利要求105所述的数据处理装置，其特征在于，所述第二比特集合由所述第一比特集合向左循环移位个比特得到，所述向左循环移位满足第一条件，所述第一条件包括：
    其中，M1[i][j]表示所述向左循环移位前的所述m个第一比特集合对应的比特矩阵中第i行第j列的比特，M2[i][j]表示所述向左循环移位后的所述m个第二比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤j<K，
  107. 根据权利要求105所述的数据处理装置，其特征在于，所述第二比特集合由所述第一比特集合向右循环移位δi个比特得到，所述向右循环移位满足第二条件，所述第二条件包括：
    M2[i][j]＝M1[i][(j-δi)％K]
    其中，M1[i][j]表示所述向右循环移位前的所述m个第一比特集合对应的比特矩阵中第i行第j列的比特，M2[i][j]表示所述向右循环移位后的所述m个第二比特集合对应的比特矩阵中第i行第j列的比特，Y％Z表示整数Y除以整数Z后的余数，0≤i<m，0≤j<K，0≤δi<K。
  108. 根据权利要求105至107中任一项所述的数据处理装置，其特征在于，所述m个内码码字表示为包括m行N列比特矩阵，所述m个内码码字与所述第三比特集合满足第三条件，所述第三条件包括：
    其中，Mc[i][j]表示所述m个内码码字对应的比特矩阵中第i行第j列的比特，表示所述第三比特集合中第 个比特，0≤i<m，0≤j<N，表示向下取整操作。
  109. 根据权利要求102、103、104、105、106或108所述的数据处理装置，其特征在于，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向左循环移位个比特得到，0≤i<8，的取值满足第一取值项中的任一项，所述第一取值项包括：
    {0,30,60,90,110,20,50,80}；
    {0,30,90,60,110,20,80,50}；
    {0,60,30,90,110,50,20,80}；
    {0,60,90,30,110,50,80,20}；
    {0,90,30,60,110,80,20,50}；
    {0,90,60,30,110,80,50,20}。
  110. 根据权利要求102、103、104、105、107或108所述的数据处理装置，其特征在于，K＝120、m＝8，第i个第二比特集合由第i个第一比特集合向右循环移位δi个比特得到，0≤i<8，δi的取值满足第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中的任一项，所述第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}包括：
    {0,30,60,90,10,40,70,100}；
    {0,30,90,60,10,40,100,70}；
    {0,60,30,90,10,40,40,100}；
    {0,60,90,30,10,70,100,40}；
    {0,90,30,60,10,100,40,70}；
    {0,90,60,30,10,100,70,40}。
  111. 一种数据处理装置，其特征在于，包括：交织编码模块和比特映射模块；
    所述交织编码模块用于：分别对n0条第一数据流中每n1条第一数据流进行交织编码处理得到1条第二数据流，以得到共n2条第二数据流，n2＝n0/n1，所述n0为大于1的整数，所述n1为大于0的整数；
    所述比特映射模块用于：分别对所述n2条第二数据流中的每2个比特进行映射为1个PAM4符号，以得到共n2条PAM4符号数据流；
    所述交织编码模块具体用于：从n1条第一数据流的每条所述第一数据流中获取a0个第一比特集合，以得到共m＝n1×a0个第一比特集合，其中，所述n1条第一数据流都经过外码编码，每个所述第一比特集合包括K个比特，所述n1、所述a0和所述K均为大于1的整数；
    对所述m个第一比特集合分别进行内码编码得到m个内码码字，所述内码编码和所述外码编码均为前向纠错FEC编码，每个所述内码码字包括参与内码编码的1个第一比特集合和1个校验比特集合共N个比特，N＝K+P，每个所述校验比特集合包括P个比特，所述P为大于或等于1的整数；
    对所述m个内码码字分别进行交织得到1个第二比特集合，所述第二比特集合包括m×N个比特，所述第二比特集合中第个比特满足第一条件或第二条件，0≤i<m，0≤j<N；
    所述第一条件包括：
    其中，表示所述第二比特集合中第 个比特，表示所述第i个内码码字中的第个比特，Ci[j]表示所述第i个内码码字中的第j个比特；
    所述第二条件包括：
    其中，表示所述第二比特集合中第 个比特，Ci[(j-δi)％K]表示所述第i个内码码字中的第(j-δi)％K个比特，Ci[j]表示所述第i个内码码字中的第j个比特；
    其中，每条所述第二数据流包括多个所述第二比特集合，每个所述第二比特集合经过所述映射得到共m×N/2个PAM4符号，其中，映射到所述m×N/2个PAM4符号中连续m个PAM4符号的m×2个比特来自所述m个内码码字。
  112. 根据权利要求111所述的数据处理装置，其特征在于，K＝120、m＝8，的取值满足第一取值项中的任一项，所述第一取值项包括：
    {0,30,60,90,110,20,50,80}；
    {0,30,90,60,110,20,80,50}；
    {0,60,30,90,110,50,20,80}；
    {0,60,90,30,110,50,80,20}；
    {0,90,30,60,110,80,20,50}；
    {0,90,60,30,110,80,50,20}；
    δi的取值满足第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}中的任一项，所述第二取值项{δ0,δ1,δ2,δ3,δ4,δ5,δ6,δ7}包括：
    {0,30,60,90,10,40,70,100}；
    {0,30,90,60,10,40,100,70}；
    {0,60,30,90,10,40,40,100}；
    {0,60,90,30,10,70,100,40}；
    {0,90,30,60,10,100,40,70}；
    {0,90,60,30,10,100,70,40}。
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