CN113466522B - 一种数据采集系统的触发点偏移动态校正方法 - Google Patents

Abstract

本发明公开了一种数据采集系统的触发点偏移动态校正方法，通过在FPGA中设计一个计数器，在对采样数据进行时间戳标记的同时打开计数器，当FPGA接收到携带时间戳标记的采样点数据时，计数器停止计数得到计数值，并从屏幕上读出当前计数值下的触发点偏移量，再通过调节触发控制信号的延迟值，使实际触发点回到理想触发点的位置，重复操作得到两组不同数据，并利用两组数据推导出触发信号延迟值与计数读取值的计算公式，此后每次上电，读取计数器的值并带入公式，计算出本次上电的触发控制信号延迟值，将其写入FPGA延迟控制单元，完成触发点随机偏移的动态校正。

Description

一种数据采集系统的触发点偏移动态校正方法

技术领域

本发明属于示波器技术领域，更为具体地讲，涉及一种数据采集系统的触发点偏移动态校正方法。

背景技术

在示波器系统中，触发是对超大数据量的采样数据进行选择性挑选的过程，以上升沿触发为例：用户首先设置一个比较电平值，输入的模拟信号在一个比较器中与该比较电平值进行比较，如果输入信号大于比较电平值则比较器输出高电平，反之则输出低电平，输出的结果称为比较脉冲，如图1所示，比较脉冲的上升沿就是判断触发信号到来的触发沿。这类比较过程发生在ADC进行模数转换之前的触发方式叫做模拟触发。

由于，触发信号和采样数据具有不同的传输路径，因此两者的传输延迟具有不一致性，这种不一致性会导致触发点偏离理论值，这种现象就叫做触发点偏移。

目前，采用数字触发同步技术可以解决触发点偏移问题，比较电平不再由外部比较芯片根据模拟输入产生，而是根据FPGA内部并行采样数据通过数字迟滞比较器产生。这种方法虽然能解决触发点偏移的问题，但是失去了模拟触发最大的特点，即能够在ADC编码值以外的信号范围进行触发。

发明内容

本发明的目的在于克服现有技术的不足，提供一种数据采集系统的触发点偏移动态校正方法，在FPGA中设置计数器，利用屏幕显示观察触发点偏移量，再通过调节触发控制信号延迟单元实现触发点偏移动态校正，能够以极低成本解决触发点随机偏移的问题。

为实现上述发明目的，本发明一种数据采集系统的触发点偏移动态校正方法，其特征在于，包括以下步骤：

(1)、利用晶振产生低频的源时钟信号并发送给双锁相环的时钟管理器；

(2)、FPGA通过SPI通讯协议对时钟管理器进行寄存器初始化配置，产生多路采样时钟SCLK和多路参考时钟REFCLK，其中SCLK发送给每片ADC，REFCLK发送给FPGA；

(3)、每片ADC在SCLK的驱动下对输入的模拟信号进行采样，将模拟信号转换为M个bit的采样点数据；随后，通过ADC内部的串行通道映射单元为M个bit的采样点数据添加W个bit的冗余控制位，形成M+W个bit的串行通道数据，默认情况下冗余控制位的值为0；

(4)、FPGA分三次发送同步脉冲至时钟管理器，分别完成时钟同步、数据传输链路建立和时间戳标记；

FPFA第一次发送的同步脉冲至时钟管理器后，时钟管理器内的时钟分配网络进行复位操作，使多路采样时钟SCLK的相位对齐，多路参考时钟REFCLK的相位对齐；

FPFA第二次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络进行复位操作，产生系统的参考脉冲SYSREF，并分别反馈给FPGA和所有ADC；当FPGA内部的千兆收发器模块接收到参考脉冲SYSREF后，置高由FPGA发送到每个ADC的SYNCB信号，当ADC接收到被置高的SYNCB信号后，开始向FPGA传输串行通道数据流；

FPFA第三次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络再次进行复位操作，第二次产生系统的参考脉冲SYSREF，并分别反馈给所有ADC和FPGA：当ADC接收到参考脉冲SYSREF后，标记参考脉冲SYSREF上升沿时刻之后的第一个采样点数据，并将其所对应的串行通道数据的冗余控制位中的某一位置1，其余位保持为0，从而完成时间戳标记；在FPGA中设置一个计数器，当FPGA接收到参考脉冲SYSREF后，该计数器开始计数；

(5)、在FPGA接收到从ADC传输过来携带时间戳标记的采样点时，计数器停止计数，得到的计数器的值记为Δt₁，并将该计数值Δt₁作为数据传输延迟的估计量；

设示波器屏幕的中点为理想触发点，而示波器屏幕显示的波形的中点为信号的实际触发点；通过在示波器屏幕上观察，信号的实际触发点偏离理想触发点位置的格数，得到对应的触发点偏移量m₁；

(6)、重启采集系统，重复步骤(1)～(5)，得到第二组计数值Δt₂和触发点偏移量m₂，若Δt₁≠Δt₂且m₁≠m₂，则保留两组计数值Δt₁、Δt₂及触发点偏移量m₁、m₂；否则，再次重启采集系统，直到得到两组不同的计数值及触发点偏移量；

(7)、根据触发点偏移量m₁，在处理板FPGA中编写相应逻辑，从而为触发信号动态地增加初始延迟值

然后通过示波器屏幕观察波形，通过手动调节初始延迟值

使实际触发点回到理想触发点的位置，调整后的延迟值作为当触发点偏移量m₁的延迟值x₁；

同理，当触发点偏移量m₂的延迟值x₂；

(8)、重启采集系统，读取FPGA内计数器的计数值Δt，然后将计数值Δt代入到如下函数关系式，从而计算出触发信号的延迟值x；

(9)、将延迟值x写入FPGA内的触发控制信号延迟单元，从而完成触发点随机偏移的动态校正。

本发明的发明目的是这样实现的：

本发明一种数据采集系统的触发点偏移动态校正方法，通过在FPGA中设计一个计数器，在对采样数据进行时间戳标记的同时打开计数器，当FPGA接收到携带时间戳标记的采样点数据时，计数器停止计数得到计数值，并从屏幕上读出当前计数值下的触发点偏移量，再通过调节触发控制信号的延迟值，使实际触发点回到理想触发点的位置，重复操作得到两组不同数据，并利用两组数据推导出触发信号延迟值与计数读取值的计算公式，此后每次上电，读取计数器的值并带入公式，计算出本次上电的触发控制信号延迟值，将其写入FPGA延迟控制单元，完成触发点随机偏移的动态校正。

同时，本发明一种数据采集系统的触发点偏移动态校正方法还具有以下有益效果：

(1)、通过在FPGA中设置计数器，结合时间戳标记功能高效实现了对数据传输延迟的测量；

(2)、以示波器显示屏幕中点作为理想触发点位置，波形显示中点作为实际触发点位置，通过示波器观察对应显示格数便能得到触发点偏移量，实现过程简单、操作方便；

(3)、在对触发信号延迟值与计数器计数值之间的计算公式进行推导时，只需得到两组不同的计数值、触发点偏移量和延迟值，推导过程简单，实际操作步骤少；

(4)、通过调节触发控制信号延迟单元实现触发点偏移动态校正，无需额外硬件开销，能够以极低成本解决触发点随机偏移的问题。

附图说明

图1是通过模拟触发得到比较信号示意图；

图2是基于时间戳的多通道采样同步系统一种具体实施方式架构图

图3是本发明一种数据采集系统的触发点偏移动态校正方法流程图；

图4是时钟管理器的一种具体实施方式架构图；

图5是串行通道数据的结构示意图；

图6是样本点添加时间戳标记的示意图；

图7是示波器系统中典型的触发控制模型；

图8是系统第一次上电后触发点偏移示意图；

图9是系统第二次上电后触发点偏移示意图；

图10是计数器工作原理示意图；

图11是Δt、m和x三变量的映射关系图；

图12是触发点校正后的波形示意图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

图2是本发明一种数据采集系统的触发点偏移动态校正方法流程图。

在本实施例中，在本实施例中，如图2所示，我们以4片2.5GSPS采样率12bits分辨率的ADC(JESD204B接口)，对4路模拟信号进行采样后将采样数据传输至FPGA，如图3所示，本发明一种数据采集系统的触发点偏移动态校正方法，包括以下步骤：

S1、如图4所示，利用晶振产生低频的源时钟信号并发送给双锁相环的时钟管理器；

S2、FPGA通过SPI通讯协议对时钟管理器进行寄存器初始化配置；初始化配置完成后，时钟管理器对低频的源时钟信号进行两级锁定和放大，再通过内部的时钟分配网络产生4路采样时钟SCLK和4路参考时钟REFCLK，其中，SCLK发送给每片ADC，REFCLK发送给FPGA；

S3、每片ADC在SCLK的驱动下对输入的模拟信号进行采样，将模拟信号转换为12bit的采样点数据；随后，通过ADC内部的串行通道映射单元为12bit的采样点数据添加4bit的冗余控制位，形成16bit的串行通道数据，如图5所示，默认情况下冗余控制位的值为0；

S4、FPGA分三次发送同步脉冲至时钟管理器，分别完成时钟同步、数据传输链路建立和时间戳标记；

FPFA第一次发送的同步脉冲至时钟管理器后，时钟管理器内的时钟分配网络进行复位操作，使4路采样时钟SCLK的相位对齐，4路参考时钟REFCLK的相位对齐；随后，FPGA向时钟管理器发送SPI命令，一方面屏蔽时钟分配网络对同步脉冲的响应，另一方面打开脉冲分配网络对同步脉冲的响应；同时，FPGA还向ADC发送SPI命令，对ADC的默认寄存器数据进行改写，禁用ADC中默认的多帧时钟对齐功能，打开时间戳功能；

FPFA第二次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络进行复位操作，产生系统的参考脉冲SYSREF，并分别反馈给FPGA和所有ADC；当FPGA内部的千兆收发器模块接收到参考脉冲SYSREF后，置高由FPGA发送到每个ADC的SYNCB信号，当ADC接收到被置高的SYNCB信号后，开始向FPGA传输串行通道数据流；

FPFA第三次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络再次进行复位操作，第二次产生系统的参考脉冲SYSREF，并分别反馈给FPGA和所有ADC；当ADC接收到参考脉冲SYSREF后，标记参考脉冲SYSREF上升沿时刻之后的第一个采样点数据，并将其所对应的串行通道数据的冗余控制位中的某一位置1，其余位保持为0，从而完成时间戳标记；

FPFA第三次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络再次进行复位操作，第二次产生系统的参考脉冲SYSREF，并分别反馈给所有ADC和FPGA：当ADC接收到参考脉冲SYSREF后，标记参考脉冲SYSREF上升沿时刻之后的第一个采样点数据，并将其所对应的串行通道数据的冗余控制位中的某一位置1，其余位保持为0，从而完成时间戳标记；此外，在FPGA中设置一个计数器，当FPGA接收到参考脉冲SYSREF后，该计数器开始计数；在本实施例中，ADC为添加时间戳标记位的过程如图6所示，当检测到SYSREF信号从低电平到高电平的跳变时，标记参考脉冲SYSREF上升沿时刻之后的第一个采样点数据，将4个控制位中的最高一位置1，在其余任何时候该控制位均为0；

S5、在FPGA接收到从ADC传输过来携带时间戳标记的采样点时，计数器停止计数，得到的计数器的值记为Δt₁，并将该计数值Δt₁作为数据传输延迟的估计量；

设示波器屏幕的中点为理想触发点，而示波器屏幕显示的波形的中点为信号的实际触发点；通过在示波器屏幕上观察，信号的实际触发点偏离理想触发点位置的格数，得到对应的触发点偏移量m₁；

下面我们对触发点随机偏移的成因进行详细的说明：数据传输延迟是指模拟信号被ADC采样，到该采样值写入采集板FPGA存储器件的时间。如式(1)所示，T_data为数据传输延迟，T_adc为ADC将模拟量转换为数字量所需的时间，T_net为采样数据从ADC传输至FPGA的时间，T_fpga为FPGA接收到采样点直至写入Block FIFO的时间。

T_data＝T_adc+T_net+T_fpga (1)

触发传输延迟是指模拟信号输入至比较器，到处理板FPGA根据该比较值生成相应的控制信号并最终传递给采集板FPGA的Block FIFO的时间。如式(2)所示，T_trig为触发传输延迟，T_cmp为比较器信号的比较时间，T_net1为比较器输出至处理板FPGA的时间，T_pro为处理板根据比较信号生成对采集板控制信号的逻辑处理时间，T_net2为控制信号从处理板FPGA传输至采集板FPGA的时间。

T_trig＝T_cmp+T_net1+T_pro+T_net2 (2)

数据传输延迟和触发信号传输延迟的不一致来源于它们的传输通路不同，如图7所示，模拟信号通过ADC采样被送至采集板FPGA的存储器件；另一方面，模拟信号还要被送入比较器进行比较，比较结果送至另一片处理板FPGA生成相应的触发控制信号，触发控制信号再经过跨板传输进入采集板FPGA，对采集板FPGA的Block FIFO进行读控制。

当T_data>T_trig时，控制信号先于触发点到达Block FIFO，触发点在FIFO写满预触发深度之后的一段时间才写入FIFO，这就会造成示波器界面上触发点右移。

当T_data<T_trig时，控制信号晚于触发点到达Block FIFO，触发点在FIFO还没写满预触发深度时已经写入FIFO，这就会造成示波器界面上触发点左移。

对于采用JESD204B ADC的高速数据采集系统中，ΔT_data不是一个固定值，由于T_data的随机性，每次上电周期，触发点偏移量不再是一个常数，因此不同的上电周期，示波器显示界面会出现不同的触发点偏移效果，如图8和图9所示，第一次上电明显比第二次上电的触发点更靠右偏移。

在图7中采集板FPGA内部设置一个计数器CNT，时钟芯片向ADC发送SYSREF用以时间戳标记时，也同时向采集板FPGA发送SYSREF信号。FPGA JESD204 IP核设置为只响应一次SYSREF，由于在此次时钟芯片发送SYSREF之前已经发送过一次SYSREF用来建立数据传输链路，所以FPGA JESD204 IP核不会对此次SYSREF进行响应而导致链路重置，计数器CNT以该SYSREF信号为标志开始计数。另一方面ADC通过此次SYSREF对采样点进行时间戳标记，带有时间戳的采样数据到达Block FIFO时，计数器停止计数，该计数值就是数据传输延迟的估计值，记为Δt，上述的计数器工作原理如图10所示。

S6、重启采集系统，重复步骤S1～S5，得到第二组计数值Δt₂和触发点偏移量m₂，若Δt₁≠Δt₂且m₁≠m₂，则保留两组计数值Δt₁、Δt₂及触发点偏移量m₁、m₂；否则，再次重启采集系统，直到得到两组不同的计数值及触发点偏移量；

在本实施例中，通过多次上电记录Δt与触发点偏移量m，触发点偏移量m可以通过示波器屏幕，观察信号的触发点偏离理想触发点位置的格数来衡量，实际工程中由于数据传输延迟往往大于触发传输延迟，示波器屏幕呈现触发点右移，因此将触发点向右偏移的量定义为正，向左偏移则为负数。由于Δt与m呈一一对应的线性关系，因此多次上电记录的Δt与m经过线性拟合可以得到函数关系式：

Δt＝K₁m+C₁ (3)

其中，K₁、C₁为均为拟合系数；

S7、根据触发点偏移量m₁，在处理板FPGA中编写相应逻辑，从而为触发信号动态地增加初始延迟值

然后通过示波器屏幕观察波形，通过手动调节初始延迟值

使实际触发点回到理想触发点的位置，调整后的延迟值作为触发点偏移量m₁的延迟值x₁；

同理，当触发点偏移量m₂的延迟值x₂；

在本实施例中，通过多次上电记录m与所需延迟修正值x。实际工程中数据传输延迟往往大于触发传输延迟，因此可以在处理板FPGA中编写相应逻辑，为触发信号动态地增加延迟值，手动调节该延迟值，直到实际触发点回到理想触发点位置，此时输入的延迟值即为当触发点偏移量为m时的修正值x。由于x与m呈一一对应的线性关系，因此多次上电记录的x与m经过线性拟合可以得到函数关系式：

x＝K₂m+C₂ (4)

其中，K₂、C₂为拟合系数；

S8、重启采集系统，读取FPGA内计数器的计数值Δt，然后将计数值Δt代入到如下函数关系式，从而计算出触发信号的延迟值x；

观察上述式(3)和式(4)，可以知道Δt和x，也存在一一对应的映射关系，三变量的映射关系如图11所示。

因此将式(1)和式(2)联立，求解得到式(5)，即得到x与Δt的函数关系式：

上式(5)中，K₁,K₂,C₁,C₂可以通过上述第三步和第四步通过线性拟合的方式得到，也可以经过两次上电，记录不同的Δt、m和x，直接计算得到。

把第一次上电记录的Δt、m和x记为Δt₁、m₁和x₁，第二次上电对应记为Δt₂、m₂和x₂，带入式(3)和式(4)得到：

联立式(6)与式(7)得到K₁,K₂,C₁,C₂的表达式：

再将式(8)～式(11)联立，求解得到x：

S9、将延迟值x写入FPGA内的触发控制信号延迟单元，从而完成触发点随机偏移的动态校正。

在本实施例中，当系统每次上电周期得到的计数器值Δt，结合式(12)就能计算出对应的修正值x，该x即为处理板触发信号所需增加的延迟量。调整后触发信号传输延迟与数据传输延迟保持一致，如图12所示，实际触发点位置与理想触发点位置重合，这样即可消除触发点的随机偏移的现象。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (1)

1.一种数据采集系统的触发点偏移动态校正方法，其特征在于，包括以下步骤：

(1)、利用晶振产生低频的源时钟信号并发送给双锁相环的时钟管理器；

(2)、FPGA通过SPI通讯协议对时钟管理器进行寄存器初始化配置，产生多路采样时钟SCLK和多路参考时钟REFCLK，其中SCLK发送给每片ADC，REFCLK发送给FPGA；

(3)、每片ADC在SCLK的驱动下对输入的模拟信号进行采样，将模拟信号转换为M个bit的采样点数据；随后，通过ADC内部的串行通道映射单元为M个bit的采样点数据添加W个bit的冗余控制位，形成M+W个bit的串行通道数据，默认情况下冗余控制位的值为0；

(4)、FPGA分三次发送同步脉冲至时钟管理器，分别完成时钟同步、数据传输链路建立和时间戳标记；

FPFA第一次发送的同步脉冲至时钟管理器后，时钟管理器内的时钟分配网络进行复位操作，使多路采样时钟SCLK的相位对齐，多路参考时钟REFCLK的相位对齐；

FPFA第二次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络进行复位操作，产生系统的参考脉冲SYSREF，并分别反馈给FPGA和所有ADC；当FPGA内部的千兆收发器模块接收到参考脉冲SYSREF后，置高由FPGA发送到每个ADC的SYNCB信号，当ADC接收到被置高的SYNCB信号后，开始向FPGA传输串行通道数据流；

FPFA第三次发送的同步脉冲至时钟管理器后，时钟管理器内的脉冲分配网络再次进行复位操作，第二次产生系统的参考脉冲SYSREF，并分别反馈给所有ADC和FPGA：当ADC接收到参考脉冲SYSREF后，标记参考脉冲SYSREF上升沿时刻之后的第一个采样点数据，并将其所对应的串行通道数据的冗余控制位中的某一位置1，其余位保持为0，从而完成时间戳标记；在FPGA中设置一个计数器，当FPGA接收到参考脉冲SYSREF后，该计数器开始计数；

(5)、在FPGA接收到从ADC传输过来携带时间戳标记的采样点时，计数器停止计数，得到的计数器的值记为Δt₁，并将该计数值Δt₁作为数据传输延迟的估计量；

设示波器屏幕的中点为理想触发点，而示波器屏幕显示的波形的中点为信号的实际触发点；通过在示波器屏幕上观察，信号的实际触发点偏离理想触发点位置的格数，得到对应的触发点偏移量m₁；

(6)、重启采集系统，重复步骤(1)～(5)，得到第二组计数值Δt₂和触发点偏移量m₂，若Δt₁≠Δt₂且m₁≠m₂，则保留两组计数值Δt₁、Δt₂及触发点偏移量m₁、m₂；否则，再次重启采集系统，直到得到两组不同的计数值及触发点偏移量；

由于FPGA内计数器的计数值Δt与触发点偏移量m呈一一对应的线性关系，因此多次上电记录的Δt与m经过线性拟合可以得到函数关系式：

Δt＝K₁m+C₁

其中，K₁、C₁为均为拟合系数；

(7)、根据触发点偏移量m₁，在处理板FPGA中编写相应逻辑，从而为触发信号动态地增加初始延迟值

然后通过示波器屏幕观察波形，通过手动调节初始延迟值

使实际触发点回到理想触发点的位置，调整后的延迟值作为触发点偏移量m₁的延迟值x₁；

同理，当触发点偏移量m₂的延迟值x₂；

由于延迟值x与触发点偏移量m呈一一对应的线性关系，因此多次上电记录的x与m经过线性拟合可以得到函数关系式：

x＝K₂m+C₂

其中，K₂、C₂为拟合系数；

(8)、重启采集系统，读取FPGA内计数器的计数值Δt，然后将计数值Δt代入到如下函数关系式，从而计算出触发信号的延迟值x；

(9)、将延迟值x写入FPGA内的触发控制信号延迟单元，从而完成触发点随机偏移的动态校正。

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