CN103048506A - 一种用于校准并行采集系统数据拼合顺序的方法 - Google Patents

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Abstract

本发明一种用于校准并行采集系统数据拼合顺序的方法，首先通过设置各个ADC工作模式为测试模式中的跃升模式，将标准锯齿波测试信号数据存入对应FPGA的测试数据FIFO中；然后得到测试信号数据首个峰值点对于位置最后的峰值点的时间差Δti以及延迟采样点数Ni；最后，丢弃FPGA中采样数据FIFO的前Ni个采样点数据，然后进行拼合。由于在各片ADC输出的写入FPGA采样数据FIFO的同步时钟产生时，锯齿波测试信号数据输出，并在采样时钟周期累加1，这样可以根据各片ADC输出锯齿波测试信号数据首个峰值点的位置丢弃相应的采样点数据，然后再拼合得到正确的采集波形数据，实现了数据拼合顺序移位的校正。

Description

一种用于校准并行采集系统数据拼合顺序的方法
技术领域
本发明属于并行采集技术领域，更为具体地讲，涉及一种用于校准并行采集系统数据拼合顺序的方法。
背景技术
随着数字信号处理技术的不断发展，基于实时采样的时域测试仪器成为现代测试仪器的主流趋势。高速ADC、高带宽、数字信号处理理论和技术也日益成熟，FPGA和DSP芯片等信号处理电子器件的迅猛发展为时域测试仪器的成熟打下了坚实基础。
在时域测试仪器中，高速度高精度的数据采集系统是其重要的组成部分。为达到高采样率指标，采用多片ADC并行交替采样系统结构，将输入信号同时送到多个通道，多片ADC同时工作并利用固定的相位关系实现多数据流的拼合。
图1是并行采集系统数据拼合示意图。
如图1所示，sclk1、sclk2为两个相位相差180°的采样时钟，sdata1、sdata2为两片ADC各自输出的采样数据，sdata为拼合之后的数据。但是图1所示为理想状态下的拼合，由于ADC采样率的提高，输出的数据路数相应随之变多，对应接收ADC采样数据的FPGA的引脚也变多。由于引脚越多的FPGA价格越高，为了节省FPGA的成本，往往每片ADC采用一个FPGA来接收采样数据，但这样做带来一个新的问题就是两个FPGA内存储波形的开始位置不同，此时拼合会出现问题。
图2是由于FIFO写使能导致并行采样数据拼合错误示意图。
如图2所示，FPGA内部用FIFO存储采样数据，fifo_wen1和fifo_wen2分别为两个FIFO的写使能信号，由于fifo_wen1比fifo_wen2先开启4个时钟，此时如果按照正常的拼合方法，采样数据sdata1和sdata2交替拼合，则最终拼合数据sdata变成了2、11、4、13、6、15、8这样一个错误的序列。
发明内容
本发明的目的在于提供一种用于校准并行采集系统数据拼合顺序的方法，以校正各ADC输出给各自FPGA存储，由于FIFO写使能信号不同步产生的并行采集系统数据拼合顺序的移位，提高并行采集系统可靠性。
为实现以上目的，本发明提供一种用于校准并行采集系统数据拼合顺序的方法，在基于FPGA+DSP平台利用多片ADC进行并行数据采集的系统中，待测信号经过通道调理后送入多片ADC中；DSP首先通过各FPGA向各ADC发出复位信号，然后开启各FPGA中采样数据FIFO的写使能；
其特征在于，包括以下步骤：
（1）、FPGA中采样数据FIFO的读写使能后，对应的ADC开始进行采集，输出同步时钟给FPGA，将采样数据存储到采样数据FIFO中；
（2）、每片ADC均设置为测试模式中的跃升模式，即Ramp Mode；DSP发出复位信号，对各片ADC同时复位后，将每片ADC输出的锯齿波测试信号数据，存入对应FPGA的测试数据FIFO中；
（3）、读取各个FPGA中测试数据FIFO存储的锯齿波测试信号数据，记录各个锯齿波测试信号首个峰值点的位置，以位置最后的首个峰值点为基准，计算其他首个峰值点相对于位置最后的峰值点的时间差Δti，i为ADC编号；
（4）、计算首个峰值点位置最后的ADC相对于各ADC延迟的采样点数Ni：
Ni=Δti×fs
其中fs为单片ADC实际采样率，采样点数Ni取整并传给DSP，DSP读取各个FPGA中采样数据FIFO的采样数据时，丢弃FPGA中采样数据FIFO的前Ni个采样数据，从第Ni+1个采样点数据开始拼合，便可得到正确的采集波形数据。
本发明用于校准并行采集系统数据拼合顺序的方法，首先通过设置各个ADC工作模式为测试模式中的跃升模式，即Ramp Mode，在DSP对发出复位信号，对各片ADC同时复位后，将输出标准锯齿波测试信号数据，存入对应FPGA的测试数据FIFO中；然后得到测试信号数据首个峰值点对于位置最后的峰值点的时间差Δti，计算首个峰值点位置最后的ADC相对于各ADC延迟采样点数Ni；最后，各个FPGA中采样数据FIFO的数据时，丢弃FPGA中采样数据FIFO的前Ni个采样点数据，然后进行拼合。由于在各片ADC输出的写入FPGA采样数据FIFO的同步时钟产生时，锯齿波测试信号数据输出，并在采样时钟周期累加1，这样可以根据各片ADC输出锯齿波测试信号数据首个峰值点的位置丢弃相应的采样点数据，然后再拼合，得到正确的采集波形数据，实现了对FIFO写使能信号不同步产生的并行采集系统数据拼合顺序移位的校正。
附图说明
图1是并行采集系统数据拼合示意图；
图2是由于FIFO写使能导致并行采样数据拼合错误示意图；
图3是本发明中涉及的并行采集系统一原理框图；
图4是本发明用于校准并行采集系统数据拼合顺序的方法中各信号的时序图。
具体实施方式
下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。
1、并行采集系统
如图3所示，本发明的并行采集系统基于FPGA+DSP平台，利用多片ADC进行并行数据采集。
在本实施例中，硬件电路有模拟通道调理电路、2片高速ADC、FPGA(主FPGA1、FPGA2以及DSP这四部分组成。待测信号经过模拟通道调理电路后送入高速ADC进行采集，采样数据分别通过FPGA进行缓存和预处理，然后送入DSP进行数字处理。DSP是并行数据采集系统控制与数据处理的中心，负责数据采集和存储的控制命令发送，管理ADC的复位信号和FPGA中FIFO的读写使能信号，从而控制数据采集流。
DSP首先通过各FPGA向各ADC发出复位信号，然后使能各FPGA中采样数据FIFO的读写；FPGA中采样数据FIFO的读写使能后，对应的ADC开始进行采集，输出同步时钟给FPGA中，将采样数据存储到采样数据FIFO，即FIFO1、FIFO2中；
如图3所示，ADC1、ADC2的采样数据经数据线传送到FPGA1、FPGA2存储在采样数据FIFO1、采样数据FIFO2中，DSP经控制线开启FPGA1、FPGA2中采样数据FIFO1、采样数据FIFO2写使能，而采样数据FIFO1、采样数据FIFO2开启写使能的时间是不同步的，也就是ADC1、ADC2采样数据存储起点不一致，拼合顺序错误。
2、并行采集系统各ADC延时的获取
ADC的工作模式中有一种测试模式（Test Mode），其一般用来测试ADC是否正常工作。
在本实施例中，当ADC处于测试模式中的Ramp Mode时，ADC在复位信号到来,，FPGA中采样数据FIFO的读写使能后，依次输出0~255的信号，到达峰值255后输出0，依次循环，即输出周期为256倍采样周期的锯齿波信号，如图4所示。
图4中clk1、clk2分别为两片ADC采样时钟，reset为复位信号。复位信号到来，两片ADC分别在采样数据FIFO的写使能后，在满足建立时间处产生同步时钟，图4中clk1、clk2标注的上升沿处，输出采样数据和锯齿波测试信号，其中锯齿波测试信号为一个时钟周期输出累加步进为1的数据，即图中data1与data2，判定data1、data2首个最大数据255，便可得到该ADC的延时。
3、时间间隔的测量
设置ADC工作模式为测试模式中Ramp Mode，在此种模式下，FPGA开启采样数据FIFO的写使能时，会向对应ADC发送同步信号SYNC，使对应ADC开始采集，将采样数据存入对应FPGA的采集数据FIFO中，并输出锯齿波信号。DSP读取FPGA1中测试数据FIFO1T存储的数据，判定首个峰值点为255的点，同理DSP读取FPGA2中测试数据FIFO2T存储的数据，判定首个峰值点为255的点，由两个峰值点的定位可得到其相差的采样点数，已知采样时钟，计算ADC1首个峰值点，相对于ADC1峰值点，即位置最后的峰值点的时间差Δt1。
4、采样数据拼合顺序的校正
获取其他首个峰值点相对于位置最后的峰值点的时间差Δti，可利用此时间间隔校正并行采样数据拼合顺序。
DSP读取各采样数据FIFO中的采样数据，按照采集的顺序进行数据拼合，如图2所示，正常情况下的数据输出，由于时间差Δt1的存在，正常拼合下得到图2中拼合顺序错误的数据输出，为校正此错误，计算首个峰值点位置最后的ADC，即ADC2相对于ADC1延迟的采样点数N1：
N1=Δt1×fs                        (2)
其中fs为单片ADC实际采样率，采样点数N1取整并传给DSP，DSP读取FPGA1中采样数据FIFO1的采样数据时，丢弃FPGA1中采样数据FIFO的前N1个采样数据，从第N1+1个采样数据开始拼合。FPGA2中采样数据FIFO2的采样数据，由于是首个峰值点位置最后的ADC，不用抛弃采样数据，直接用于拼合，得到正确的采集波形数据。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (2)

1.一种用于校准并行采集系统数据拼合顺序的方法，在基于FPGA+DSP平台利用多片ADC进行并行数据采集的系统中，待测信号经过模拟通道道调理后送入多片ADC中；DSP首先通过各FPGA向各ADC发出复位信号，然后开启各FPGA中采样数据FIFO的写使能；
其特征在于，包括以下步骤：
（1）、FPGA中采样数据FIFO的读写使能后，对应的ADC开始进行采集，输出同步时钟给FPGA，将采样数据存储到采样数据FIFO中；
（2）、每片ADC均设置为测试模式中的跃升模式，即Ramp Mode；DSP发出复位信号，对各片ADC同时复位后，将每片ADC输出的锯齿波测试信号数据，存入对应FPGA的测试数据FIFO中；
（3）、读取各个FPGA中测试数据FIFO存储的锯齿波测试信号数据，记录各个锯齿波测试信号首个峰值点的位置，以位置最后的首个峰值点为基准，计算其他首个峰值点相对于位置最后的峰值点的时间差Δti，i为ADC编号；
（4）、计算首个峰值点位置最后的ADC相对于各ADC延迟的采样点数Ni：
Ni=Δti×fs
其中fs为单片ADC实际采样率，采样点数Ni取整并传给DSP，DSP读取各个FPGA中采样数据FIFO的采样数据时，丢弃FPGA中采样数据FIFO的前Ni个采样数据，从第Ni+1个采样点数据开始拼合，便可得到正确的采集波形数据。
2.根据权利要求1所示的数据拼合顺序的方法，其特征在于，其特征在于，在步骤（1）中，FPGA中采样数据FIFO的读写使能后，FPGA向对应ADC发送同步信号SYNC，使对应ADC开始采集。
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