CN110166046A - 基于相位延迟的顺序等效采样系统 - Google Patents

Abstract

本发明公开了一种基于相位延迟的顺序等效采样系统，采用等效采样时钟控制模块对等效采样计数时钟生成模块和采样时钟生成模块进行控制，等效采样时钟控制模块在接收到触发信号后，对等效采样计数时钟生成模块进行相位重置，然后进行时延计数，当达到本批次采样信号所需的时延，则对采样时钟生成模块进行相位重置，通过这种方式来实现精确时延，提高重构得到的顺序等效采样的数据的精度。

Description

基于相位延迟的顺序等效采样系统

技术领域

本发明属于数据采集与测量技术领域，更为具体地讲，涉及一种基于相位延迟的顺序等效采样系统。

背景技术

对于等效采样来说，目前有两种可行的方式：随机等效采样和顺序等效采样。在传统示波器中，应用最广泛的是随机等效采样。随机等效采样通常应用在实时采样率相对输入信号频率较高的情况下。高分辨率的模数转换器，尤其是20位分辨率以上的模数转换器实时采样率有限，在应用等效采样的方法提高采样率时，通常只能进行顺序等效采样。

精确时延是顺序等效采样的关键点之一，目前精确采样时延的实现方式多使用可编程延迟芯片。申请号为201410001964.8的专利通过可编程延迟线和延迟芯片的级联实现了最小时延步进10ps，总时延512ns的采样时延。此种方法虽然能得到较高精度的时延，但忽略了触发对于顺序等效采样的影响。顺序等效采样重构波形的依据是触发事件到来后到下一个采样点的精确时延，触发信号与输入信号具有严格的相关性。如果每次触发后到采样时延开始之间的这段时间有抖动，就会对波形重构造成影响；且抖动越大，输入信号频率越高，造成的影响就越大。

从波形重构的角度来分析，等效采样是一种内插取样技术，在相对低速的实时采样率的基础上进行N倍内插即相当于把采样率提高了N倍。图1是波形重构时以触发时刻为基准的时间轴上理想的内插时刻和实际的内插时刻示意图。如图1所示，内插过程中的时钟非均匀性将会影响复现后的波形质量。导致时钟非均匀性问题的抖动源包括时钟产生与分配电路输出抖动、模数转换器的孔径抖动、触发信号抖动以及触发后的延时抖动。为了满足高采集精度的应用要求，需要寻求波形重构中的时钟非均匀性补偿方法。

发明内容

本发明的目的在于克服现有技术的不足，提供一种基于相位延迟的顺序等效采样系统，通过相位延迟来实现精确时延，提高了顺序等效采样的采样精度。

为了实现上述发明目的，本发明基于相位延迟的顺序等效采样系统包括时钟源模块，等效采样计数时钟生成模块，采样时钟生成模块，等效采样时钟控制模块，模数转换模块，模数转换驱动模块，FIFO存储模块，触发信号处理模块，触发电路和上位机，其中等效采样时钟控制模块，模数转换驱动模块，FIFO存储模块，触发信号处理模块在FPGA中实现，其中：

时钟源模块用于生成时钟源信号CLOCK_source，将其发送给等效采样计数时钟生成模块；

等效采样计数时钟生成模块接收时钟源信号CLOCK_source，对时钟源信号CLOCK_source进行分频生成频率为等效采样率的等效采样计数时钟CLOCK_count，分别发送给采样时钟生成模块和等效采样时钟控制模块；等效采样计数时钟生成模块在每次接收到来自等效采样时钟控制模块的重置信号后，则对输出的等效采样计数时钟CLOCK_count进行相位重置；

采样时钟生成模块对接收到的等效采样计数时钟CLOCK_count进行分频生成频率为模数转换模块最大实时采样率的采样时钟CLOCK_sampling，分别发送给模数转换模块和模数转换器驱动模块；采样时钟生成模块在每次接收到来自等效采样时钟控制模块的重置信号后，则对输出的采样时钟CLOCK_sampling进行重置；

等效采样时钟控制模块对待采集信号进行信号周期检测，在每次对信号周期的第一个采样点进行采样之前初始化时延τ＝0；在每当接收到触发信号处理模块发送的触发信号后，向等效采样计数时钟生成模块发送相位重置信号Reset_count，同时令时延τ＝τ+Δt，Δt表示顺序等效采样的时延步进，以接收到的等效采样计数时钟CLOCK_count为驱动时钟进行计数，计数周期T＝1/Δt，当计数值等于τ/T，则向采样时钟生成模块发送相位重置信号Reset_sampling；

模数转换模块用于根据采样时钟CLOCK_sampling对待采集信号进行采样，每次触发后采集一个数据点，将采集得到的数据发送给模数转换驱动模块；

模数转换驱动模块根据所接收的采样时钟CLOCK_sampling生成移位时钟提供给模数转换模块并读取采集得到的数据，将数据进行串并转换处理后暂存到FIFO存储模块；

FIFO存储模块用于存储采样数据，在一屏数据存满后产生数据存满信号并同时发送到上位机和触发信号处理模块，在一屏数据全部被读出之后产生数据读空信号并同时发送到上位机和触发信号处理模块；

触发信号处理模块用于接收来自触发电路的触发脉冲，并控制触发信号的输出使能：当接收到FIFO存储模块发送的数据读空信号时，允许触发信号输出到等效采样时钟控制模块；当接收到FIFO存储模块发送的数据存满信号时，禁止触发信号输出到等效采样时钟控制模块；

触发电路用于根据上位机发送的触发电平生成触发脉冲并发送给触发信号处理模块；

上位机用于将用户设置的触发电平发送给触发电路对触发脉冲的生成进行控制；在每次接收到FIFO存储模块发送的数据存满信号后，读取FIFO存储模块中的采样数据并转换为电压值；在接收到FIFO存储模块7发送的数据读空信号后，按照顺序重构顺序等效采样数据，对顺序等效采样数据进行显示。

本发明基于相位延迟的顺序等效采样系统，采用等效采样时钟控制模块对等效采样计数时钟生成模块和采样时钟生成模块进行控制，等效采样时钟控制模块在接收到触发信号后，对等效采样计数时钟生成模块进行相位重置，然后进行时延计数，当达到本次采样信号所需的时延，则对采样时钟生成模块进行相位重置，通过这种方式来实现精确时延，提高重构得到的顺序等效采样的数据的精度。此外本发明还提供了一种时间线性补偿方法，补偿了时钟的输出抖动和触发后的延时抖动，提高了顺序等效采样的信噪比，进一步提高采样精度。

附图说明

图1是波形重构时以触发时刻为基准的时间轴上理想的内插时刻和实际的内插时刻示意图；

图2是本发明基于相位延迟的顺序等效采样系统的具体实施方式结构图；

图3是本实施例中时间线性补偿法的原理示意图；

图4是本实施例中基于相位延迟的顺序等效采样系统的结构图；

图5是本实施例中第0个采样点的相对触发信号的坐标轴位置；

图6是本实施例中第1个采样点的相对触发信号的坐标轴位置；

图7是本实施例中第9个采样点的相对触发信号的坐标轴位置；

图8是本实施例中未进行时间线性补偿法的顺序等效采样波形图；

图9是本实施例中进行时间线性补偿法的顺序等效采样波形图。

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

图2是本发明基于相位延迟的顺序等效采样系统的具体实施方式结构图。如图2所示，本发明基于相位延迟的顺序等效采样系统包括时钟源模块1，等效采样计数时钟生成模块2，采样时钟生成模块3，等效采样时钟控制模块4，模数转换模块5，模数转换驱动模块6，FIFO存储模块7，触发信号处理模块8，触发电路9和上位机10，其中等效采样时钟控制模块4，模数转换驱动模块6，FIFO存储模块7，触发信号处理模块8在FPGA(Field-ProgrammableGate Array，即现场可编程门阵列)中实现。下面对各个模块进行详细说明。

时钟源模块1用于生成时钟源信号CLOCK_source，将其发送给等效采样计数时钟生成模块2。

等效采样计数时钟生成模块2接收时钟源信号CLOCK_source，对时钟源信号CLOCK_source进行分频生成频率为等效采样率的等效采样计数时钟CLOCK_count，分别发送给采样时钟生成模块3和等效采样时钟控制模块4。等效采样计数时钟生成模块2在每次接收到来自等效采样时钟控制模块4的重置信号后，则对输出的等效采样计数时钟CLOCK_count进行相位重置。

采样时钟生成模块3对接收到的等效采样计数时钟CLOCK_count进行分频生成频率为模数转换模块5最大实时采样率的采样时钟CLOCK_sampling，分别发送给模数转换模块5和模数转换器驱动模块6。采样时钟生成模块3在每次接收到来自等效采样时钟控制模块4的重置信号后，则对输出的采样时钟CLOCK_sampling进行重置。

等效采样时钟控制模块4用于根据上位机配置的顺序等效采样参数来完成顺序等效采样的流程控制，提供高精度时延。本发明中高精度时延是通过低抖动时钟相位延迟的方式实现的，由等效采样时钟控制模块4控制等效采样计数时钟生成模块2和采样时钟生成模块3的时钟相位延迟，来实现顺序等效采样的时延控制，具体过程如下：

等效采样时钟控制模块4对待采集信号进行信号周期检测，在每次对信号周期的第一个采样点进行采样之前，即信号周期起始时刻到来时，初始化时延τ＝0；在每当接收到触发信号处理模块8发送的触发信号后，向等效采样计数时钟生成模块2发送相位重置信号Reset_count，同时令时延τ＝τ+Δt，Δt表示顺序等效采样的时延步进，以接收到的等效采样计数时钟CLOCK_count为驱动时钟进行计数，计数周期T＝1/Δt，当计数值等于τ/T，则向采样时钟生成模块3发送相位重置信号Reset_sampling。不断重复以上过程，直到FIFO存储模块7被存满为止。本发明模数转换模块5在每次进行采集时，只采集一个数据点，假设等效采样频率为F，待采集信号频率为f，那么在待采集信号的每个信号周期就需要进行K＝F/f次触发，即进行F/f次采样，从而实现顺序等效采样。这样即使待采集信号的频率高于数模转换模块的最大实时采样率，也可以保证顺序等效采样顺利完成。

根据以上过程可知，等效采样时钟控制模块4的输出是等效采样计数时钟生成模块2和采样时钟生成模块3的相位重置信号。等效采样计数时钟CLOCK_count和采样时钟CLOCK_sampling会在接收到相位重置信号后重置，重置后的时钟输出会进行相位调整，从而通过调整等效采样计数时钟CLOCK_count和采样时钟CLOCK_sampling的输出相位来得到期望的时钟相位延迟。两个相位重置信号之间的时间间隔即是时延的时长，时延的精确性由频率合成器输出的精确性和时钟分频器输出的精确性保证，最小时延步进为等效采样计数时钟生成模块2的输出时钟周期。

模数转换模块5用于根据采样时钟CLOCK_sampling对待采集信号进行采样，每次采集一个数据点，也就是说，每次触发模数转换模块5只会采集一个数据点，模糊转换模块5将采集得到的数据发送给模数转换驱动模块6。

模数转换驱动模块6根据所接收的采样时钟CLOCK_sampling生成移位时钟提供给模数转换模块5并读取采集得到的数据，将数据进行串并转换处理后暂存到FIFO存储模块7。按照时序要求，移位时钟应与采样时钟CLOCK_sampling保持固定的相位关系。

FIFO存储模块7用于存储采样数据，在存满一屏数据后产生数据存满信号并同时发送到上位机10和触发信号处理模块8，在一屏数据全部被读出之后产生数据读空信号并同时发送到上位机10和触发信号处理模块8。

触发信号处理模块8用于接收来自触发电路9的触发脉冲，并控制触发信号的输出使能：当接收到FIFO存储模块7发送的数据读空信号时，允许触发信号输出到等效采样时钟控制模块4，从而进行等效采样，直到FIFO存储模块7存满；当接收到FIFO存储模块7发送的数据存满信号时，禁止触发信号输出到等效采样时钟控制模块4，从而禁止等效采样的进行，直到FIFO存储模块7被上位机10读空。

触发电路9用于根据上位机10发送的触发电平生成触发脉冲并发送给触发信号处理模块8。

上位机10用于将用户设置的触发电平发送给触发电路9，对触发脉冲的生成进行控制；在每次接收到FIFO存储模块7发送的数据存满信号后，读取FIFO存储模块7中的采样数据并转换为电压值；在接收到FIFO存储模块7发送的数据读空信号后，按照顺序重构顺序等效采样数据，对顺序等效采样数据进行显示。本发明中，由于模数转换模块5每次只采集一个数据点，那么在重构顺序等效采样数据时只需要按照存储先后顺序进行排列即可。

为了使重构得到的顺序等效采样数据更加准确，本实施例中还提出了一种时钟非均匀性补偿方法。该方法是基于重构波形的线性拟合，因此可以称为时间线性补偿法。图3是本实施例中时间线性补偿法的原理示意图。如图3所示，T₁和T₂是波形重构时间轴上的理想坐标位置；y₁和y₂分别是通过顺序等效采样得到的附加了抖动后的两个相邻采样点的电压值；y_t是T₁时刻的理论电压值；t₁和t₂分别是y₁和y₂两个采样点采样时附加的抖动时长。时间线性补偿法的具体补偿过程如下：将顺序等效采样得到的采样点电压值和每个采样点的附加抖动时长代入如下公式计算出理论电压值y_t的值：

然后用y_t的值代替y₁的值。

为了实现时钟非均匀性补偿，还需要在顺序等效采样系统中增加一个时间间隔测量模块11，用于从触发信号处理模块8接收每一次的触发信号，从等效采样时钟控制模块4接收与相位重置信号Reset_count同相位的信号，测量得到两个信号之间的时间间隔，将得到的K次采样数据对应的时间间隔t_n发送给上位机10，n＝0,1,…,K-1。上位机10记其重构得到的顺序等效采样数据序列D＝[d₁,d₂,…,d_M]，M表示顺序等效采样点数，然后采用以下公式得到第m个数据d_m进行时间线性补偿后的值d′_m：

其中，m＝1,2,…,M-1，a＝m％K，b＝(m+1)％K，％表示求余。

从而得到时间线性补偿后的顺序等效采样数据序列D′＝[d′₁,d′₂,…,d′_M-1]。

时间间隔测量也称时间数字转换，目前广泛应用的时间间隔测量的方法主要有延迟线法、时间幅度转换法以及脉冲展宽法，可以根据需要选择。时间间隔测量分辨率越高，顺序等效采样时钟非均匀性的补偿效果就越好。

实施例

为了更好地说明本发明的技术方案和技术效果，对本发明进行仿真验证。图4是本实施例中基于相位延迟的顺序等效采样系统的结构图。如图4所示，本实施例中时钟源模块1采用频率合成器ADF4350，其核心部分是锁相环，锁相环可以认为是带有输入参考时钟的，可以明确定义频率信息的精准时钟信号发生电路。应用锁相环可以有效解决很多工程设计中的问题，包括降低时钟抖动、时钟偏斜抑制、频率合成以及时序恢复等。锁相环依靠内部集成的VCXO清除参考抖动。

等效采样计数时钟生成模块2包括一个时钟分频器NB6N239S和时钟缓冲器NB6L11S，时钟分频器用于对时钟源信号CLOCK_source进行分频得到等效采样计数时钟CLOCK_count，时钟缓冲器用于提高等效采样计数时钟CLOCK_count的扇出能力。

采样时钟生成模块3包括一个时钟分频器NB7V32M和时钟分配器AD9513，时钟分频器用于对等效采样计数时钟CLOCK_count进行分频得到采样时钟CLOCK_sampling，时钟分配器用于提高采样时钟CLOCK_sampling的扇出能力，还能满足高采样率模数转换器所需的低相位噪声要求，从而获得可接受的模数转换器信噪比性能。除此之外，低输出抖动的时钟分配对于多通道采集系统的通道间同步采集至关重要，时钟分配器的多路输出间一般有严格的相位同步，从而在保证信号线走线长度基本相等的情况下，采样时钟的上升沿到达多个模数转换器采样时钟引脚的时间是相同的。

模数转换模块5选用LTC2380-24，分辨率为24位。FPGA选用的是Altera公司Cyclone IV E系列中的EP4CE6E22C8N。触发电路中使用了低输出漂移的DAC以减小触发信号抖动，高速比较器选用的是低附加抖动的ADCMP561。

时间间隔测量模块11基于脉冲展宽法实现，包括窄脉冲生成与校正模块、脉冲展宽计数模块和宽脉冲计数模块。

为了验证本实施例中系统结构的有效性，采用仿真软件ModelSim对其进行逻辑仿真。本次仿真中设置等效采样率为100MHz，每次采样数据之间的时延为10ns，模块转换模块的最大实时采样率约为1.67MHZ。

图5是本实施例中第0个采样点的相对触发信号的坐标轴位置。图6是本实施例中第1个采样点的相对触发信号的坐标轴位置。图7是本实施例中第9个采样点的相对触发信号的坐标轴位置。对图5-图7进行对比可知，波形重构所得到的顺序等效采样数据中第0个采样点与第1个采样点之间有10ns的时延；第0个采样点与第9个采样点之间有90ns的时延，满足顺序等效采样的时延要求。通过逻辑仿真，验证了本发明的有效性。

为了进一步验证本发明，并同时验证时间线性补偿法在波形重构中的技术效果，设计了一套数字化仪用于对采用时间线性补偿法本发明进行实际模拟。图8是本实施例中未进行时间线性补偿法的顺序等效采样波形图。图9是本实施例中进行时间线性补偿法的顺序等效采样波形图。通过计算重构波形的信噪比可知，时间线性补偿法对提高顺序等效采样信噪比有着较好的效果。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims (6)

1.一种基于相位延迟的顺序等效采样系统，其特征在于，包括时钟源模块，等效采样时钟生成模块，采样时钟生成模块，等效采样时钟控制模块，模数转换模块，模数转换驱动模块，FIFO存储模块，触发信号处理模块，触发电路和上位机，其中等效采样时钟控制模块，模数转换驱动模块，FIFO存储模块，触发信号处理模块在FPGA中实现，其中：

时钟源模块用于生成时钟源信号CLOCK_source，将其发送给等效采样计数时钟生成模块；

等效采样计数时钟生成模块接收时钟源信号CLOCK_source，对时钟源信号CLOCK_source进行分频生成频率为等效采样率的等效采样计数时钟CLOCK_count，分别发送给采样时钟生成模块和等效采样时钟控制模块；等效采样计数时钟生成模块在每次接收到来自等效采样时钟控制模块的重置信号后，则对输出的等效采样计数时钟CLOCK_count进行相位重置；

采样时钟生成模块对接收到的等效采样计数时钟CLOCK_count进行分频生成频率为模数转换模块最大实时采样率的采样时钟CLOCK_sampling，分别发送给模数转换模块和模数转换器驱动模块；采样时钟生成模块在每次接收到来自等效采样时钟控制模块的重置信号后，则对输出的采样时钟CLOCK_sampling进行重置；

等效采样时钟控制模块对待采集信号进行信号周期检测，在每次对信号周期的第一个采样点进行采样之前初始化时延τ＝0；在每当接收到触发信号处理模块发送的触发信号后，向等效采样计数时钟生成模块发送相位重置信号Reset_count，同时令时延τ＝τ+Δt，Δt表示顺序等效采样的时延步进，以接收到的等效采样计数时钟CLOCK_co_unt为驱动时钟进行计数，计数周期T＝1/Δt，当计数值等于τ/T，则向采样时钟生成模块发送相位重置信号Reset_sampling；

模数转换模块用于根据采样时钟CLOCK_sampling对待采集信号进行采样，每次采集一个数据点，将采集得到的数据发送给模数转换驱动模块；

模数转换驱动模块根据所接收的采样时钟CLOCK_sampling生成移位时钟提供给模数转换模块并读取采集得到的数据，将数据进行串并转换处理后暂存到FIFO存储模块；

FIFO存储模块用于存储采样数据，在一屏数据存满后产生数据存满信号并同时发送到上位机和触发信号处理模块，在一屏数据全部被读出之后产生数据读空信号并同时发送到上位机和触发信号处理模块；

触发信号处理模块用于接收来自触发电路的触发脉冲，并控制触发信号的输出使能：当接收到FIFO存储模块发送的数据读空信号时，允许触发信号输出到等效采样时钟控制模块；当接收到FIFO存储模块发送的数据存满信号时，禁止触发信号输出到等效采样时钟控制模块；

触发电路用于根据上位机发送的触发电平生成触发脉冲并发送给触发信号处理模块；

上位机用于将用户设置的触发电平发送给触发电路9对触发脉冲的生成进行控制；在每次接收到FIFO存储模块发送的数据存满信号后，读取FIFO存储模块中的采样数据并转换为电压值；在接收到FIFO存储模块发送的数据读空信号后，按照顺序重构顺序等效采样数据，对顺序等效采样数据进行显示。

2.根据权利要求1所述的顺序等效采样系统，其特征在于，所述时钟源模块采用频率合成器。

3.根据权利要求1所述的顺序等效采样系统，其特征在于，所述等效采样计数时钟生成模块包括时钟分频器和时钟缓冲器，时钟分频器用于对时钟源信号CLOCK_source进行分频得到等效采样计数时钟CLOCK_count，时钟缓冲器用于提高等效采样计数时钟CLOCK_count的扇出能力。

4.根据权利要求1所述的顺序等效采样系统，其特征在于，所述采样时钟生成模块包括时钟分频器和时钟分配器，时钟分频器用于对等效采样计数时钟CLOCK_count进行分频得到采样时钟CLOCK_sampling，时钟分配器用于提高采样时钟CLOCK_sampling的扇出能力。

5.根据权利要求1至4任一所述的顺序等效采样系统，其特征在于，还包括时间间隔测量模块，用于从触发信号处理模块接收每一次的触发信号，从等效采样时钟控制模块接收与相位重置信号Reset_count同相位的信号，测量得到两个信号之间的时间间隔，将得到的K次采样数据对应的时间间隔t_n发送给上位机，n＝0,1,…,K-1；上位机记其重构得到的顺序等效采样数据序列D＝[d₁,d₂,…,d_M]，M表示顺序等效采样点数，然后采用以下公式得到第m个数据d_m进行时间线性补偿后的值d′_m：

其中，m＝1,2,…,M-1，a＝m％K，b＝(m+1)％K，％表示求余。

从而得到时间线性补偿后的顺序等效采样数据序列D′＝[d′₁,d′₂,…,d′_M-1]。

6.根据权利要求5所述的顺序等效采样系统，其特征在于，所述时间间隔测量模块基于脉冲展宽法实现。