CN105487457A - 延时量自动校正的等效采样装置 - Google Patents

Abstract

本发明提供了一种延时量自动校正的等效采样装置。该等效采样装置基于可编程延时芯片及可编程逻辑门阵列FPGA实现，其中的延时量自动矫正过程主要包括：利用FPGA实时测量可编程延时芯片的延时精度；然后根据延时电路的延时精度自动调整等效采样中的延时量，从而保证等间隔地等效采样，具有电路结构简单、测量精度高、实时矫正能力强等优点。

Description

延时量自动校正的等效采样装置

技术领域

本发明涉及电子行业雷达技术领域，尤其涉及一种延时量自动校正的等效采样装置。

背景技术

超宽带雷达是指工作带宽大于中心频率的25％的雷达探测技术，其具有良好分辨率和穿透深度的无损探测技术，可对地下的管线、缺陷及地质分层等进行成像，能对隐藏在墙后的运动目标进行非入侵式探测以及成像，同时能对埋在废墟下的人的呼吸信号进行检测，在反恐、技侦、军事、搜救、安检、医学及室内精确定位等领域具有巨大应用价值。

目前，超宽带信号的采样大多是利用等效采样技术。实现等效采样中的等间隔的时间延时的方法很多，常用的有快慢斜波比较法、频差法及可编程延时调整法。其中最为方便的是可编程延时线法，即在每个脉冲重复周期中，依次等间隔设置可编程延时芯片的延时量。

由于可编程延时芯片受温度的影响，其延时分辨率会随着温度的变化而变化，从而导致等效采样的不均匀性。这种不均匀的等效采样会使雷达回波的某些信息丢失或冗余。

发明内容

(一)要解决的技术问题

鉴于上述技术问题，本发明提供了一种延时量自动校正的等效采样装置，以实现等效采样的均匀性。

(二)技术方案

本发明延时量自动校正的等效采样装置包括：

FPGA芯片10；

时钟源20，用于产生第一时钟CLK1；

第一扇出芯片30，与时钟源20电性连接，用于由所述第一时钟CLK1产生两路时钟-第二时钟CLK2和第三时钟CLK3，其中，第三时钟CLK3输入FPGA芯片10；

可编程延时芯片40，其输入端连接至第一扇出芯片30中第二时钟CLK2的输出端，其控制端连接至FPGA芯片10的输出端，用于利用该FPGA芯片10输出的延时量对输入的第二时钟CLK2进行延时，产生并输出第四时钟CLK4；

第二扇出芯片50，与可编程延时芯片40的输出端电性连接，用于由输入的第四时钟CLK4产生两路时钟-第五时钟CLK5和第六时钟CLK6，其中，第六时钟CLK6输入FPGA芯片10；

模数转换芯片60，其时钟输入端连接至第二扇出芯片50中第五时钟CLK5的输出端，其信号输入端输入模拟信号，用于利用该第五时钟CLK5作为采样时钟，对输入的模拟信号进行采样并输出；

其中，FPGA芯片10利用第三时钟CLK3作为工作时钟采样第六时钟CLK6，计算可编程延时芯片40的延时精度，并由该延时精度和第一时钟CLK1的时间周期，生成延时量并传输至可编程延时芯片40的控制端。

(三)有益效果

从上述技术方案可以看出，本发明延时量自动校正的等效采样装置具有电路结构简单、测量精度高、实时矫正能力强等优点。

附图说明

图1为根据本发明实施例延时量自动校正的等效采样装置的结构示意图；

图2为利用FPGA芯片中采样时钟采样延时后的第六时钟的示意图；

图3为图1所示等效采样装置中FPGA芯片的功能结构示意图；

图4为图1所示等效采样装置中FPGA芯片测量延时芯片延时精度的程序流程图；

图5为测量的累计量；

图6为异或结果；

图7A和图7B分别为利用现有技术与本实施例等效采样装置处理得到信号的对比图。

【主要元件符号说明】

10-FPGA芯片；

110-D触发器；111-第一计数器；112-比较器；

Reg1-第一寄存器；Reg2-第二寄存器；115-异或门；

116-判决器；117-第二计数器；118-第三计数器；

119-第四计数器；120-DSP内核；121-延时控制器；

20-时钟源；30-第一扇出芯片；

40-可编程延时芯片；50-第二扇出芯片；60-模数转换芯片；

70-接收天线；80-接收前端电路。

具体实施方式

本发明延时量自动校正的等效采样装置基于可编程延时芯片及可编程逻辑门阵列FPGA，其中的延时量自动矫正过程主要包括：利用FPGA实时测量可编程延时芯片的延时精度；然后根据延时电路的延时精度自动调整等效采样中的延时量，从而保证等间隔地等效采样。

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

在本发明的一个示例性实施例中，提供了一种延时量自动校正的等效采样装置。图1为根据本发明实施例延时量自动校正的等效采样装置的结构示意图。如图1所示，本实施例等效采样装置包括：

FPGA芯片10；

时钟源20，用于产生稳定的第一时钟CLK1；

第一扇出芯片30，与时钟源20电性连接，用于由所述第一时钟CLK1产生两路时钟-第二时钟CLK2和第三时钟CLK3，其中，第三时钟CLK3输入FPGA芯片10，作为其工作时钟；

可编程延时芯片40，其输入端连接至第一扇出芯片30中第二时钟CLK2的输出端，其控制端连接至FPGA芯片10的输出端，用于利用该FPGA芯片10输出的延时量对输入的第二时钟CLK2进行延时，产生并输出第四时钟CLK4；

第二扇出芯片50，与可编程延时芯片40的输出端电性连接，用于由输入的第四时钟CLK4产生两路时钟-第五时钟CLK5和第六时钟CLK6，其中，第六时钟CLK6输入FPGA芯片10；

模数转换芯片60，其时钟输入端连接至第二扇出芯片50中第五时钟CLK5的输出端，其信号输入端输入模拟信号，用于利用该第五时钟CLK5作为采样时钟，对输入的模拟信号进行采样并输出；

其中，FPGA芯片10利用第三时钟CLK3作为工作时钟采样第六时钟CLK6，计算可编程延时芯片40的延时精度，并由该延时精度、第一时钟CLK1的时间周期以及等效采样间隔，生成延时量并传输至可编程延时芯片40。其中，可编程延时芯片40的延时精度随外界环境温度的变化而变化。

以下对本实施例延时量自动校正的等效采样装置的各个组成部分进行详细说明。

接收天线70接收探测区域的雷达回波信号。接收前端电路80对接收天线70接收到的雷达回波信号进行调理放大后输入至模数转换芯片60的信号输入端。本实施例的等效采样装置对接收前端电路80输出的调理放大后的回波信号进行等效采样。

时钟源20为一恒温晶振源，为该等效采样装置提供一个稳定的第一时钟CLK1。第一扇出芯片30和第二扇出芯片50均为超低抖动扇出芯片。可编程延时芯片40为等效采样提供细小的步进延时。

请参照图1，恒温晶振源产生一个200MHz的第一时钟CLK1，通过第一扇出芯片3得到两路时钟-第二时钟CLK2与第三时钟CLK3，其中，将第三时钟CLK3作为FPGA芯片的工作时钟，这个时钟是恒定的。CLK2通过可编程延时芯片40进行延时后，得到具有延时信息的第四时钟CLK4。为了测量可编程延时芯片40的延时分辨率，将第四时钟CLK4经过另一扇出芯片得到两路相同的时钟-第五时钟CLK5与第六时钟CLK6，其中，第五时钟CLK5作为模数转换芯片ADC的采样时钟，第六时钟CLK6反馈到FPGA中。此时，第三时钟CLK3与第六时钟CLK6的时间差就包含了两个分量：第一，可编程延时芯片40的延时量t_delay；第二，固定的传输延时t_fixed。这个时间差可以写成：

Δt＝t_delay+t_fixed(1)

图2为利用FPGA芯片中采样时钟采样延时后的第六时钟的示意图。请参照图2，在FPGA芯片10中，利用稳定的第三时钟CLK3的上升沿采样带有延时信息的时钟CLK6。

图3为图1所示等效采样装置中FPGA芯片的功能结构示意图。参照图3，该FPGA芯片10包括：

D触发器110，用于利用第三时钟CLK3作为采样时钟对第六时钟CLK6的信号进行采样；

第一计数器111，其输入端连接至D触发器110的输出端，用于累计D触发器的采样次数N₁和采样值为1的出现次数C，这里设置采样次数上限N_ave为512次，当采样次数N₁超过512次时，该第一计数器111清零，启动下一次的可编程延时芯片40的延时设置；

比较器112，其两输入端分别输入变量C与设定的参考值C_r，其控制端连接至第一计数器111。当第一计数器的采样次数等于512次时，比较器112被使能，其判断变量C与参考值的大小，这里设置参考值为435。当变量C大于参考值C_r时，比较器输出“1”；当变量C小于参考值C_r时，比较器输出“0”；

第一寄存器Reg1和第二寄存器Reg2，用于寄存两个相邻的第六时钟CLK6的采样值；

异或门115，对两个寄存器的值进行异或操作，得到异或结果，由该异或结果可以判断第六时钟CLK6的上升沿或下降沿是否到来，如果到来，则异或结果为1，否则，异或结果为0；

判决器116，用于根据异或门的异或结果对第二计数器117、第三计数器118、第四计数器119进行操作：如果异或结果为1，则令第二计数器117计数的变量N₂自加1；如果异或结果为0，且第二计数器计数的变量N₂为0，则令第四计数器119计数的变量N₄自加1；否则，令第三计数器118计数的变量N₃自加1；

DSP内核120，用于利用变量N₂和N₃计算延时芯片的延时分辨率t_dc，计算公式为：

$t_{dc}=5ns/N=\frac{5ns}{(N_2+N_3-1)}---\left(2\right)$

其中，5ns是第一时钟CLK1提供的时钟周期。当第一时钟CLK1提供的时钟周期t₀变化时，其也会随之变化。

同时，固定的传输延时可以按如下公式(3)计算：

t_fixed＝N₄·t_dc(3)

延时控制器121，用于接收DSP内核120计算得到的延时分辨率t_dc，按延时分辨率t_dc为延时增量设置可编程延时芯片40的延时量：t_delay＝it_dc。

图4为图1所示等效采样装置中FPGA芯片测量延时芯片延时精度的逻辑流程图。请参照图3和图4，FPGA芯片中各个部件的工作过程包括：

(1)D触发器110利用第三时钟CLK3作为采样时钟对第六时钟CLK6的信号进行采样；

(2)第一计数器111累计D触发器的采样次数N₁和采样值为1的出现次数C，判断第一计数器的采样次数N₁是否达到设定的采样次数上限N_ave，如否，则向延时控制器121提供第一使能信号EN1；如是，采样次数清零，向延时控制器121提供第二使能信号EN2，向比较器112提供第三使能信号EN3，向其输出C；

(3)对于延时控制器121：

其在收到第一使能信号后，令保持延时变量i不变，输出延时量t_delay＝it_dc，即保持可编程延时芯片40的当前延时量；

其在收到第二使能信号后，令延时变量i＝i+1，输出延时量为t_delay＝it_dc，即以延时分辨率为增量增加延时芯片的延时量；

其中，上述延时变量i的初始值为0

(4)比较器112被使能后，判断出现次数C与设定的参考值C_r的关系，如出现次数C大于参考值C_r时，比较器输出“1”；当出现次数C小于参考值C_r时，比较器输出“0”；

(5)第一寄存器Reg1的值赋给第二寄存器Reg2，在下一时钟周期，将比较器的输出值赋给第一寄存器Reg1，这时两个寄存器Reg1与Reg2寄存的值为第六时钟CLK6的两个相邻的采样值；

(6)异或门115对两个寄存的输出值进行异或操作，得到异或结果，进而可判断第六时钟CLK6的上升沿与下降沿；

(7)判决器根据异或操作的结果对第二计数器117、第三计数器118、第四计数器119进行操作：

a)如果异或结果为1，则使能第二计数器117计数的变量N₂自加1；

b)如果异或结果为0，且第二计数器计数的变量N₂为0，则使能第四计数器119计数的变量N₄自加1；

变量N₄用于测量第六时钟CLK6与第三时钟CLK3的固定延时量t_fixed，该固定延时量用来判断CLK6是否开始被测量。

c)否则，使能第三计数器118计数的变量N₃自加1

(8)第二计数器117判断变量N₂是否等于3，如是，如是，则提供第四使能信号EN4至DSP48E；

当第二计数器117的值为N₂＝3时，表明一个完整的第六时钟CLK6已经采样完毕。

(9)DSP48E在收到第四使能信号EN4后，计算出总延时次数为N＝N₂+N₃-1，利用总延时次数为N计算可编程延时芯片40的延时分辨率为t_dc＝5ns/N，将延时分辨率t_dc发送至延时控制器。

此外，计算等效采样间隔的次数其中，[]表示向上取整，n为预先设定的变量，一般取8、9或10等大于5的整数，5ns为第一时钟的周期，将等效采样间隔的次数N_eq发送至延时控制器。

在环境温度为25℃时测量的延时芯片SY89297的延时分辨率。参照图5，为第六时钟CLK6的累积量C与参考值C_r的比较情况。参照图6，为第六时钟CLK6相邻采样点的异或操作的结果，可以看出，总的延时次数为N＝N₂+N₃-1＝3+(1210-125-3)-1＝1084，延时芯片的延时分辨率为t_dc＝5ns/N＝4.612ps，固定传输延时量为t_fixed＝N₄·t_dc＝125×4.612ps＝576.5ps。

预设的采样间隔为T_s＝8t_dc，根据延时芯片SY89297的手册可知，其延时分辨率为5ps，则需要以T_s为延时增量总共延时125次可以覆盖一个ADC的采样时钟(5ns)，采集的伪随机编码雷达的闭环回波信号如图7A所示，可以看出A-scan与B-scan中都有周期的干扰。

采用本实施例提出的自动延时校正的等效采样装置，如果预设的采样间隔为T_s＝8t_dc，根据所测的延时芯片的延时分辨率为t_dc＝4.612ps，则实际上需要以采样间隔为延时增量总共次延时，每次延时增量为36.896ps。采样伪随机编码雷达的闭环回波信号如图7B所示，可以看出采集的A-scan与B-scan中没有周期的干扰的信号。

至此，已经结合附图对本实施例进行了详细描述。依据以上描述，本领域技术人员应当对本发明延时量自动校正的等效采样装置有了清楚的认识。

此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换，例如：

(1)在附图或说明书描述中，相似或相同的部分都使用相同的图号，附图中未绘示或描述的实现方式，为所属技术领域中普通技术人员所知的形式；

(2)虽然本文可提供包含特定值的参数的示范，但应了解，参数无需确切等于相应的值，而是可在可接受的误差容限或设计约束内近似于相应的值，其并不影响本发明的实施。

综上所述，本发明根据可编程延时芯片的延时精度自动调整等效采样中的延时量，保证等间隔的等效采样，具有电路结构简单、测量精度高、实时矫正能力强等优点。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种延时量自动校正的等效采样装置，其特征在于，包括：

FPGA芯片(10)；

时钟源(20)，用于产生第一时钟(CLK1)；

第一扇出芯片(30)，与时钟源(20)电性连接，用于由所述第一时钟CLK1产生两路时钟-第二时钟(CLK2)和第三时钟(CLK3)，其中，第三时钟(CLK3)输入FPGA芯片(10)；

可编程延时芯片(40)，其输入端连接至第一扇出芯片(30)中第二时钟(CLK2)的输出端，其控制端连接至FPGA芯片(10)的输出端，用于利用该FPGA芯片(10)输出的延时量对输入的第二时钟(CLK2)进行延时，产生并输出第四时钟(CLK4)；

第二扇出芯片(50)，与可编程延时芯片(40)的输出端电性连接，用于由输入的第四时钟(CLK4)产生两路时钟-第五时钟(CLK5)和第六时钟(CLK6)，其中，第六时钟(CLK6)输入FPGA芯片(10)；

模数转换芯片(60)，其时钟输入端连接至第二扇出芯片(50)中第五时钟(CLK5)的输出端，其信号输入端输入模拟信号，用于利用该第五时钟(CLK5)作为采样时钟，对输入的模拟信号进行采样并输出；

其中，FPGA芯片(10)利用第三时钟(CLK3)作为工作时钟采样第六时钟(CLK6)，计算可编程延时芯片(40)的延时精度，并由该延时精度和第一时钟(CLK1)的时间周期，生成延时量并传输至可编程延时芯片(40)的控制端。

2.根据权利要求1所述的等效采样装置，其特征在于，所述FPGA芯片(10)包括：D触发器(110)、第一计数器(111)、比较器(112)、第一寄存器(Reg1)、第二寄存器(Reg2)、异或门(115)、判决器(116)、第二计数器(117)、第三计数器(118)、DSP内核(120)以及延时控制器(121)，其中，各个部件的工作过程包括：

(1)所述D触发器(110)利用第三时钟(CLK3)作为采样时钟对第六时钟(CLK6)的信号进行采样；

(2)第一计数器(111)累计D触发器的采样次数N₁和采样值为1的出现次数C，判断第一计数器的采样次数N₁是否达到设定的采样次数上限N_ave，如否，则向延时控制器(121)提供第一使能信号(EN1)；如是，采样次数清零，向延时控制器(121)提供第二使能信号(EN2)，向比较器(112)提供第三使能信号(EN3)；

(3)对于延时控制器(121)：

其在收到第一使能信号后，令保持延时变量i不变，输出延时量t_delay＝it_dc；

其在收到第二使能信号后，另延时变量i＝i+1，输出延时量为t_delay＝it_dc；

(4)比较器(112)被使能后，判断出现次数C与设定的参考值C_r的关系，如出现次数C大于参考值C_r时，比较器输出“1”；当出现次数C小于参考值C_r时，比较器输出“0”；

(5)第一寄存器(Reg1)的值赋给第二寄存器(Reg2)，在下一时钟周期，将比较器的输出值赋给第一寄存器(Reg1)；

(6)异或门(115)对两个寄存器的输出值进行异或操作；

(7)判决器根据异或操作的结果对第二计数器(117)、第三计数器(118)进行操作：

a)如果异或结果为1，则使能第二计数器(117)计数的变量N₂自加1；

c)如果异或结果为0，且第二计数器计数的变量N₂不为0，使能第三计数器(118)计数的变量N₃自加1；

(8)第二计数器(117)判断变量N₂是否等于3，如是，则提供第四使能信号(EN4)至DSP内核；

(9)DSP内核在收到第四使能信号(EN4)后，计算出总延时次数为N＝N₂+N₃-1，利用总延时次数为N计算可编程延时芯片(40)的延时分辨率为t_dc，将延时分辨率t_dc发送至延时控制器。

3.根据权利要求2所述的等效采样装置，其特征在于，所述DSP内核(120)利用以下公式计算所述可编程延时芯片(40)的延时分辨率t_dc：

$t_{dc}=t_0/N=\frac{t_0}{(N_2+N_3-1)}---\left(2\right)$

其中，t₀是所述第一时钟(CLK1)的时钟周期。

4.根据权利要求2所述的等效采样装置，其特征在于，所述DSP内核(120)还按照下式计算等效采样间隔的次数：

$N_{eq}=\[\frac{t_0}{{\mathrm{nt}}_{dc}}\]$

并将该等效采样间隔的次数发送至延时控制器；

其中，t₀是所述第一时钟(CLK1)的时钟周期，n为大于5的预设整数，[]表示向上取整。

5.根据权利要求4所述的等效采样装置，其特征在于，所述n取8、9或10。

6.根据权利要求2所述的等效采样装置，其特征在于，所述FPGA芯片(10)还包括：第四计数器(119)；

所述判决器(116)，还用于根据异或结果对该第四计数器(119)进行操作：如果异或结果为0，且第二计数器(117)计数的变量N₂为0，则令第四计数器(119)计数的变量N₄自加1；

其中，第三时钟(CLK3)与第六时钟(CLK6)的时间差包含了两个分量：(1)可编程延时芯片(40)的延时量t_delay；(2)固定的传输延时t_fixed，其中，固定的传输延时t_fixed＝N₄·t_dc。

7.根据权利要求2所述的等效采样装置，其特征在于，所述第一计数器的采样次数上限N_ave为512次；所述比较器中，参考值C_r被设置为435。

8.根据权利要求2所述的等效采样装置，其特征在于，所述延时控制器(121)中延时变量i的初始值为0。

9.根据权利要求1至8中任一项所述的等效采样装置，其特征在于，接收天线(70)接收探测区域的雷达回波信号；接收前端电路(80)对该雷达回波信号进行调理放大后输入至模数转换芯片(60)的信号输入端。

10.根据权利要求1至8中任一项所述的等效采样装置，其特征在于，所述时钟源(20)为一恒温晶振源，所述第一扇出芯片(30)和第二扇出芯片(50)均为超低抖动扇出芯片。