CN113221490A - 一种芯片间可配置延时链的数据采样方法与系统 - Google Patents

一种芯片间可配置延时链的数据采样方法与系统 Download PDF

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Abstract

本发明公开了一种芯片间可配置延时链的数据采样方法及系统，所述方法包括步骤：根据公式计算最差情况下输出有效数据的维持时间tVD；在0.5T≤tVD<1T时，采用上升沿和下降沿采样的方式配置所述数据采样方法；在0.25T<tVD<0.5T时，根据时钟频率至少为采样频率的两倍的预设条件，选择对应的采样时钟调节范围以及延时值；根据一级采样数据寄存器的采样时钟周期计算延时链上的buf单元数目，调整第一级采样数据寄存器的时钟延时电路为上述延迟值。如果发生读数据采样错误时，通过寄存器配置调节采样时钟的延时，调节所述第一级采样数据寄存器的采样时钟的时钟延时电路的相位后移T/4，可以获得准确的采样数据。

Description

一种芯片间可配置延时链的数据采样方法与系统
技术领域
本发明涉及数据处理技术，尤其涉及一种用于芯片间数据通信的可配置延时链采样数据的方法与系统。
背景技术
随着半导体材料技术的发展，IC集成度达到一个前所未有的水平，单颗芯片上集成的晶体管数已经超过10亿，芯片功能也越来越复杂、越来越多元化。芯片电路的频率，包括芯片内部的频率和芯片接口互连之间的频率，芯片之间接口互连是一种影响整机性能的关键点。
在一个系统中，为了确保芯片互连之间的数据通信正确性，通常的做法是：在设计阶段，通过阅读外接芯片数据手册的接口时序，从而确定该芯片的接口时序，然后通过约束文件保证芯片数据采样的正确性。但是，受到对接芯片类型的影响，可能存在外接芯片输出数据的有效性不能维持一个周期甚至更少，因此芯片的约束将会更紧张，时钟频率将受到大大影响。尤其是在一些SoC(System on Chip，芯片级系统)系统中，当需要较大存储空间运行操作系统或者大程序时，常常会用到DDR/SDR/SDRAM，而考虑芯片面积，通常采用外接存储颗粒的芯片,当SoC系统与片外芯片对接时，就会涉及到数据采样的问题。
有鉴于此，本发明介绍一种可配置延时链采样数据的方法与系统，用来提高芯片接口互连的稳定性和性能。
发明内容
本发明的主要目的在于提出一种用于芯片间数据通信的可配置延时链采样数据的方法与系统，旨在提高芯片接口互连的数据采样的正确性和灵活性。
为实现上述目的，本发明提供一种芯片间可配置延时链的数据采样方法，包括步骤：
根据公式tVD＝T-tAC(max)+tOH(min)，计算最差情况下输出有效数据的维持时间tVD，其中，T为输出芯片的时钟周期，tAC(max)为输出芯片使能最大访问时间，tOH(min)为输出芯片地址更改后的最小输出保持时间；
在0.5T≤tVD<1T时，采用上升沿和下降沿采样的方式配置所述数据采样方法；
在0.25T<tVD<0.5T时，根据时钟频率至少为采样频率的两倍的预设条件，选择对应的采样时钟调节范围以及延时值；
根据一级采样数据寄存器的采样时钟周期计算延时链上的buf单元数目，调整第一级采样数据寄存器的时钟延时电路为上述延迟值。
进一步地，在0.25T<tVD<0.5T时，根据采样时钟频率至少为采样数据的两倍的预设条件，选择所述采样时钟调节范围为T/4，所述延时值从0、T/4、 T/2、3T/4中依次对应选择。
进一步地，还包括步骤：在ASIC设计流程中设置dont_touch属性，以限制对上述延迟值设置的修改。
进一步地，还包括步骤：按照T/4建立保持时间进行约束。
进一步地，还包括步骤：在读数据采样错误发生时，调节所述第一级采样数据寄存器的采样时钟的时钟延时电路的相位后移T/4。
进一步地，还包括步骤：在signoff频率高于预设值是时，引入人工布线设计，添加约束文件，固定采样寄存器的相对位置。
本发明一种芯片级系统，包括Soc系统芯片、片外芯片以及接口电路，存储模块，处理模块以及存储在所述存储模块中并可在所述处理模块上运行的计算机程序，其特征在于，所述处理模块执行所述计算机程序时实现如上任一项所述的用于芯片间数据通信的可配置延时链的数据采样方法的步骤。
本发明提出的通过公式tVD＝T-tAC(max)+tOH(min)，计算最差情况下输出有效数据的维持时间tVD，在0.5T≤tVD<1T时，采用上升沿和下降沿采样的方式配置所述数据采样方法；在0.25T<tVD<0.5T时，根据时钟频率至少为采样频率的两倍的预设条件，选择对应的采样时钟调节范围以及延时值；根据一级采样数据寄存器的采样时钟周期计算延时链上的buf单元数目，调整第一级采样数据寄存器的时钟延时电路为上述延迟值。存储器颗粒输出数据在芯片内部第一级的数据采样中，通过存储器控制器发送到处理单元中，采样结构与存储器控制器之间需要数据交互，采样数据结构调整相位之前使用的时钟(clk0) 与储存器控制器使用的时钟(clk_c)是同一个时钟，而经过相位调整之后clk_s与clk_c之间的相位差最坏情况下为T/4，如果发生读数据采样错误时，通过寄存器配置调节采样时钟的延时，调节所述第一级采样数据寄存器的采样时钟的时钟延时电路的相位后移T/4，可以获得准备的采样数据。
附图说明
图1为本发明一实施例中的应用了芯片间可配置延时链的数据采样方法的流程图；
图2为本发明一实施例中的应用了芯片间可配置延时链的数据采样方法的信号波形时序示意图；
图3为本发明一实施例中的采样时序示意图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明，本发明实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
另外，在本发明中涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
在SoC(System on Chip，芯片级系统)系统中，需要较大存储空间运行操作系统或者大程序时，常常会用到DDR/SDR/SDRAM，而且通常采用外接存储颗粒的芯片。在配置所述芯片级系统时，采用下述的芯片间可配置延时链的数据采样方法，可以调整数据到达采样寄存器的时间，确保数据采样的正确性。该方法尤其适用于数据有效时间小于一个采样时钟周期的接口电路上，因为接口电路上，涉及到与其他芯片的对接，存在PCB走线及其它方面的影响，仅仅靠时序约束，可能存在采样出错的现象，通过可配置延时链采样数据的方法，可以通过分析外部走线情况，规避采样出错的问题。
如图1～2所示，下面以SoC芯片外接存储器颗粒芯片为例，介绍该方法的具体实现。
一种芯片间可配置延时链的数据采样方法，包括步骤：
S1,根据公式tVD＝T-tAC(max)+tOH(min)，计算最差情况下输出有效数据的维持时间tVD，其中，T为输出芯片的时钟周期，tAC(max)为输出芯片使能最大访问时间，tOH(min)为输出芯片地址更改后的最小输出保持时间。
具体的，如图1中，以某存储器制造商为例，通过阅读数据手册，得到其IC参数：最高支持频率为166MHz，tAC＝6ns(max)，tOH＝2.5ns(min)， tLZ＝1.0ns(min)，各个参数含义如图2所示，其中，T为输出芯片的周期，tAC(max) 为输出芯片使能最大访问时间，tOH(min)为输出芯片地址更改后的最小输出保持时间。芯片的目标工作频率为166MHz，周期T为6.02ns，在颗粒芯片最差情况下，读数据有效时间(tVD)通过如下公式表示：
根据公式tVD＝T-tAC(max)+tOH(min)，计算最差情况下输出有效数据的维持时间tVD。
根据上述公式，得到读数据最差情况下的有效时间为2.5ns，约占整个周期的41.5％。
步骤S21，在0.5T≤tVD<1T时，采用上升沿和下降沿采样的方式配置所述数据采样方法。
步骤S22，在0.25T<tVD<0.5T时，根据时钟频率至少为采样频率的两倍的预设条件，选择对应的采样时钟调节范围以及延时值。
在确定读数据最差情况下的有效时间tVD后，获得tVD的数据范围，根据 tVD的数据范围确定数据采样策略。
在0.5T≤tVD<1T时，采用上升沿和下降沿采样的方式配置所述数据采样方法，FPGA中的信号采集到上升沿和下降沿(双边沿)，采集的时候其实就是延迟了两拍采集到信号的边沿，这样的信号更加准确。
在本实施例中，在tVD＝2.5ns，约占整个周期的41.5％，属于 0.25T<tVD<0.5T，根据时钟频率至少为采样频率的两倍的预设条件，考虑到芯片连接时PCB走线的延时，选择对应的采样时钟调节范围以及延时值，具体的，采样时钟设定在T/4可调节，可调节的范围为0、T/4、T/2、3T/4。
步骤S4，根据一级采样数据寄存器的采样时钟周期计算延时链上的buf 单元数目，调整第一级采样数据寄存器的时钟延时电路为上述延迟值。
具体可配置延时链的电路结构如下所示：根据选定的工艺目标库，选择 buf单元，根据时钟周期计算延时链上的buf单元数目，使其延时值为0T/4、 T/4、T/2、3T/4。
在本实例中，通过步骤S1～S3，存储器颗粒输出数据在芯片内部第一级的数据采样中，通过存储器控制器发送到处理单元中，采样结构与存储器控制器之间需要数据交互，采样数据结构调整相位之前使用的时钟(clk0)与储存器控制器使用的时钟(clk_c)是同一个时钟，而经过相位调整之后clk_s与clk_c 之间的相位差最坏情况下为T/4，如果发生读数据采样错误时，通过寄存器配置调节采样时钟的延时，调节所述第一级采样数据寄存器的采样时钟的时钟延时电路的相位后移T/4，可以获得准备的采样数据。
进一步地，在一优选地实施例中，调整第一级采样数据寄存器的时钟延时电路为上述延迟值后，还包括步骤S4，在后续ASIC设计流程中设置 dont_touch属性，从而避免后续流程对该结构进行修改。当芯片封装完成后，与存储器颗粒对接时，如果发生读数据采样错误时，可以通过寄存器配置调节采样时钟的延时，从而获得准备的采样数据。
具体的，在一具体示例中，采样数据结构调整相位之前使用的时钟(clk0) 与储存器控制器使用的时钟(clk_c)是同一个时钟，而经过相位调整之后clk_s 与clk_c之间的相位差最坏情况下为T/4。因此，在时序约束时，这部分的时序路径应该按照T/4的建立和保持时间进行约束。在signoff频率较高时，需要后端设计人员在进行布局布线时，通过添加约束文件，固定采样寄存器的相对位置，从而达到理想的效果。
本发明还提供一种芯片级系统，包括Soc系统芯片、片外芯片以及接口电路，存储模块，处理模块以及存储在所述存储模块中并可在所述处理模块上运行的计算机程序，所述处理模块执行所述计算机程序时实现如上任一项所述的用于芯片间数据通信的可配置延时链的数据采样方法的步骤。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者系统不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者系统所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者系统中还存在另外的相同要素。
上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。
以上仅为本发明的优选实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (7)

1.一种芯片间可配置延时链的数据采样方法，其特征在于，包括步骤：
根据公式tVD＝T-tAC(max)+tOH(min)，计算最差情况下输出有效数据的维持时间tVD，其中，T为输出芯片时钟周期，tAC(max)为输出芯片使能最大访问时间，tOH(min)为输出芯片地址更改后的最小输出保持时间；
在0.5T≤tVD<1T时，采用上升沿和下降沿采样的方式配置所述数据采样方法；
在0.25T<tVD<0.5T时，根据时钟频率至少为采样频率的两倍的预设条件，选择对应的采样时钟调节范围以及延时值；
根据一级采样数据寄存器的采样时钟周期计算延时链上的buf单元数目，调整第一级采样数据寄存器的时钟延时电路为上述延迟值。
2.根据权利要求1所述的数据采样方法，其特征在于，在0.25T<tVD<0.5T时，根据采样时钟频率至少为采样数据的两倍的预设条件，选择所述采样时钟调节范围为T/4，所述延时值从0、T/4、T/2、3T/4中依次对应选择。
3.根据权利要求1所述的数据采样方法，其特征在于，还包括步骤：在ASIC设计流程中设置dont_touch属性，以限制对上述延迟值设置的修改。
4.根据权利要求2所述的数据采样方法，其特征在于，还包括步骤：按照T/4建立保持时间进行约束。
5.根据权利要求4所述的数据采样方法，其特征在于，还包括步骤：在读数据采样错误发生时，调节所述第一级采样数据寄存器的采样时钟的时钟延时电路的相位后移T/4。
6.根据权利要求1-5中任一项所述的数据采样方法，其特征在于，还包括步骤：在signoff频率高于预设值是时，引入人工布线设计，添加约束文件，固定采样寄存器的相对位置。
7.一种芯片级系统，包括Soc系统芯片、片外芯片以及接口电路，存储模块，处理模块以及存储在所述存储模块中并可在所述处理模块上运行的计算机程序，其特征在于，所述处理模块执行所述计算机程序时实现如权利要求1至8任一项所述的用于芯片间数据通信的可配置延时链的数据采样方法的步骤。
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