CN117590897A - 芯片及芯片控制方法 - Google Patents

Abstract

本申请涉及一种芯片及芯片控制方法。所述芯片包括采样模块，采样模块用于接收目标芯片发送的芯片反馈时钟及输入数据，基于芯片反馈时钟确定接收时钟，基于接收时钟对所述输入数据进行采样，得到采样数据，并将采样数据发送至目标模块。其中，接收时钟和芯片反馈时钟的相位差为预设相位差，且预设相位差是根据芯片的建立时间及保持时间确定的。采用本芯片能够提高在目标芯片超频的情况下主控芯片采集数据的稳定性。

Description

芯片及芯片控制方法

技术领域

本申请涉及芯片技术领域，特别是涉及一种芯片及芯片控制方法。

背景技术

为使得算法芯片提供更强大的计算性能，一般可以通过增加算法芯片内部时钟频率的方式使得算法芯片进行更快的运算。但是由于算法芯片的主控芯片内部走线带来的时延影响，超频可能会导致数据到达主控芯片的时刻与主控芯片的时钟不匹配，导致主控芯片无法顺利采集到算法芯片运算得到的数据。

当前的算法芯片驱动技术都是以算法芯片不稳定为由，通过降频，换取算法芯片的功耗和接口采样窗口富余。从而取得可靠但算法性能降额的折中方案。尽管对算法性能进行降额降低了设计难度，却带来了其他方面的困难：比如在系统性能要求大于单颗芯片可以提供的最高性能的硬件应用场景下，降额就必然要增加更多的芯片才能满足系统性能需求。这就引入了高成本：一方面是经济上使得产品利润降低，严重情况下可能亏本；另一方面是在制造和维护上，更多的算法芯片意味着需要更大的板卡尺寸和采取更强大的散热措施，这会带来了更多的硬件成本和制造维护成本，处理不当，反而在系统层面降低了可靠性。

因此，目前需要提供一种能够使得算法芯片能够稳定超频使用的主控芯片驱动技术。

发明内容

基于此，有必要针对上述技术问题，提供一种芯片及芯片控制方法。

第一方面，本申请提供了一种芯片，包括采样模块，其中：

所述采样模块，用于接收目标芯片发送的芯片反馈时钟及输入数据，基于所述芯片反馈时钟确定接收时钟，基于所述接收时钟对所述输入数据进行采样，得到采样数据，并将所述采样数据发送至目标模块；

其中，所述接收时钟和所述芯片反馈时钟的相位差为预设相位差，所述预设相位差是根据所述芯片的建立时间及保持时间确定的。

在其中一个实施例中，所述芯片还包括输入可配置延迟模块，

所述输入可配置延迟模块，用于接收所述输入数据，并在经过输入延迟后将所述输入数据发送至所述采样模块，以使得经过所述输入延迟的所述输入数据，与所述接收时钟的相位差为180°。

在其中一个实施例中，所述芯片还包括处理模块，

所述采样模块，还用于将所述采样数据发送至所述处理模块；

所述处理模块，用于将所述采样数据发送至所述目标模块。

在其中一个实施例中，所述芯片还包括先进先出模块，

所述采样模块，还用于将所述采样数据发送至所述先进先出模块；

所述先进先出模块，用于将所述采样数据发送至所述处理模块，以使得所述处理模块按照所述采样数据进入所述先进先出模块的顺序接收所述采样数据。

在其中一个实施例中，所述处理模块，还用于接收目标模块发送的待处理数据，并将所述待处理数据发送至所述目标芯片，以使得所述目标芯片对所述待处理数据进行处理，得到所述输入数据。

在其中一个实施例中，所述芯片还包括输出可配置延迟模块，

所述输出可配置延迟模块，用于接收所述待处理数据，并在经过第一输出延迟后将所述待处理数据发送至所述目标芯片。

在其中一个实施例中，所述输出可配置延迟模块还用于将所述待处理数据分为数据总线输出数据及控制总线输出数据，并通过数据总线将所述数据总线输出数据发送至所述目标芯片，及通过控制总线将所述控制总线输出数据发送至所述目标芯片。

在其中一个实施例中，所述芯片还包括缓冲模块，所述缓冲模块，用于接收所述输入数据，并将所述输入数据发送至所述采样模块，还用于接收所述数据总线输出数据，并将所述数据总线输出数据发送至所述目标芯片。

在其中一个实施例中，在所述缓冲模块是双向缓冲模块的情况下，所述芯片还包括输出寄存器及同步复位置位触发器，

所述输出可配置延迟模块，还用于通过所述数据总线将所述数据总线输出数据发送至所述同步复位置位触发器，并通过所述控制总线将所述控制总线输出数据发送至所述输出寄存器；

所述输出寄存器，用于在经过第二输出延迟后将所述控制总线输出数据通过所述双向缓冲模块发送至所述目标芯片；

所述同步复位置位触发器，用于在经过所述第二输出延迟后将所述数据总线输出数据发送至所述目标芯片。

在其中一个实施例中，所述处理模块还用于基于所述待处理数据，确定所述采样数据的预估长度，并在所述采样数据的实际长度与所述预估长度不匹配的情况下，重置所述目标芯片。

第二方面，本申请还提供了一种芯片控制方法。所述方法包括：

接收目标芯片发送的芯片反馈时钟及输入数据，并基于所述芯片反馈时钟确定接收时钟，所述接收时钟和所述芯片反馈时钟的相位差为预设相位差；

基于所述接收时钟对所述输入数据进行采样，得到采样数据，并将所述采样数据发送至目标模块。

上述芯片及芯片控制方法，使得目标芯片（超频的算法芯片）的主控芯片接收目标芯片输出的输入数据和随路的芯片反馈时钟，并根据芯片反馈时钟调整用于采样的接收时钟，使得接收时钟与芯片反馈时钟保持固定的相位差。可以在目标芯片超频的情况下，使得主控芯片始终保持最佳的采样窗口，稳定采集目标芯片超频输出的数据，提高在目标芯片超频的情况下主控芯片采集数据的稳定性。

附图说明

图1为一个实施例中的芯片示意图；

图2为一个实施例中的芯片示意图；

图3为一个实施例中的芯片示意图；

图4为一个实施例中的芯片示意图；

图5为一个实施例中的芯片示意图；

图6为一个实施例中的芯片示意图；

图7为一个实施例中的芯片示意图；

图8为一个实施例中的芯片控制方法的流程示意图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

如图1所示，本申请实施例提供了一种芯片1，芯片1包括采样模块10，采样模块10用于接收目标芯片发送的芯片反馈时钟及输入数据，基于芯片反馈时钟确定接收时钟，基于接收时钟对输入数据进行采样，得到采样数据，并将采样数据发送至目标模块，其中，接收时钟和芯片反馈时钟的相位差为预设相位差，预设相位差是根据芯片的建立时间及保持时间确定的。

本申请实施例中，目标芯片是正在超频运行的芯片，芯片1是目标芯片的主控芯片，目标模块是需要使用目标芯片输出的数据的模块。举例来说，以进行ECC算法加密运算的场景为例，若目标芯片是用于进行ECC算法（Ellipse Curve Cryptography，椭圆曲线加密算法）运算的ECC算法芯片，则芯片1可以是用于驱动ECC芯片的主控芯片，目标模块可以是需要获取ECC加密结果的模块。示例性的，芯片1可以用FPGA（Field Programmable GateArray，现场可编程门阵列）芯片来实现。

由于芯片在对数据进行采样时，往往需要数据信号在时钟的有效沿（用于指示芯片采集数据的时钟沿）前保持稳定一段时间（也即setup time，建立时间），及在有效沿后保持稳定一段时间（hold time，保持时间）。因此若能使得数据每次在时钟的有效沿到来时刻前至少建立时间的长度前进入，并在时钟的有效沿到来时刻后至少保持时间的长度后结束，就能使得芯片稳定地采集到数据。在目标芯片超频运行的情况下，由于目标芯片输出数据的周期变短，所以对数据进入芯片1采集模块的时刻的精度要求也相应提高（例如原先可能使得数据在有效沿前的-1/2至-1/4周期期间进入，在有效沿后1/4至1/2周期期间结束就可以满足对建立时间和保持时间的需求，但是在周期缩短的情况下，有可能必须使得数据在-1/2周期的时间点上进入，在1/2周期的时间点上结束才能满足对建立时间和保持时间的需求），同时数据在芯片1内部传输时还可能会出现噪声干扰或线路之间产生串扰的问题，因此如何在目标芯片超频运行的情况下，使得芯片1能够稳定地采集到目标芯片输出的数据是一个需要解决的问题。

可以通过使得芯片1的接收时钟和目标芯片输入的数据始终保持固定的预设相位差来解决上述问题。该预设相位差的取值可以根据芯片1所需的建立时间和保持时间，以及目标芯片超频时输出数据的周期来确定。比如芯片1所需的建立时间和保持时间是目标芯片超频时输出数据的周期的1/4，则可以将该预设相位差设置为一个大于或者等于1/4的值，例如1/3，这样可以使得数据在接收时钟的有效沿到来前1/3周期时进入，满足建立时间应当大于1/4时钟周期的需求，同时数据会在接收时钟的有效沿到来后2/3周期时结束，也满足保持时间应当大于1/4时钟周期的需求。示例性的，可以将预设相位差设置为1/2（或称180°），这样每次数据均会在接收时钟的有效沿到来前1/2周期时进入，在接收时钟的有效沿到来后1/2周期时结束，最大限度满足芯片1对于建立时间和保持时间的需求，同时也不会过分强调建立时间或者保持时间。

由于目标芯片向芯片1发送输入数据的同时，也会将目标芯片内部用于处理数据的时钟（芯片反馈时钟）一并发送，因此芯片1可以根据芯片反馈时钟的相位来确定输入数据的相位。芯片1可以通过接收到的芯片反馈时钟设置芯片1采样使用的时钟（接收时钟）的频率和相位，以使得接收时钟和芯片反馈时钟的相位差始终保持在上述确定好的预设相位差，进而使得输入数据和接收时钟之间的相位差也始终保持在该预设相位差，满足上述使得数据信号在接收时钟的两个有效沿到来时刻之间的预设相位差时进入的需求。本申请实施例对于设置芯片1接收时钟的方式不作具体限定，任一可以调整接收时钟的频率和相位的方式均适用于本申请实施例中。

芯片1中的采样模块10进而基于接收时钟对输入数据进行采样，得到采样数据，并将采样数据发送至需要使用采样数据的目标模块。

本申请实施例提供的芯片，使得目标芯片（超频的算法芯片）的主控芯片接收目标芯片输出的输入数据和随路的芯片反馈时钟，并根据芯片反馈时钟调整用于采样的接收时钟，使得接收时钟与芯片反馈时钟保持预设相位差。可以在目标芯片超频的情况下，使得主控芯片始终保持最佳的采样窗口，稳定采集目标芯片超频输出的数据，提高在目标芯片超频的情况下主控芯片采集数据的稳定性。

在其中一个实施例中，如图2所示，芯片1还包括输入可配置延迟模块20，输入可配置延迟模块20用于接收输入数据，并在经过输入延迟后将输入数据发送至采样模块10，以使得经过所述输入延迟的所述输入数据，与所述接收时钟的相位差为180°。

本申请实施例中，可以使得输入数据和接收时钟之间的相位差为180°，以此达到最佳的采样窗口。由于采样模块10会通过不同的输入接口接收输入数据和芯片反馈时钟，因此导致输入数据和芯片反馈时钟在目标芯片和采样模块10之间的传输路径不同，致使经过传输路径上的延迟后输入数据和芯片反馈时钟之间会产生相位差；这又会进一步导致基于芯片反馈时钟确定的接收时钟对输入数据进行采样时，无法满足上述使得输入数据在接收时钟的预设相位差时抵达的要求，无法达到最佳的采样点。

为解决上述问题，可以使用输入可配置延迟模块（IDELAY）20来为输入数据设置一个输入延迟，以使得输入数据和芯片反馈时钟对齐，或使得输入数据和芯片反馈时钟之间的相位差被修正至一个固定的值（比如180°和预设相位差的差值），以此使得输入数据在经过输入延迟后，加上接收时钟和芯片反馈时钟的预设相位差，能够使得输入数据和接收时钟之间的相位差为180°。

输入可配置延迟模块20在接收到输入数据及芯片反馈时钟后，可以基于芯片反馈时钟确定需要对输入数据进行的延迟量，也即输入延迟（可以为正或负），以此将输入数据和芯片反馈时钟进行对齐。

本申请实施例提供的芯片，设置输入可配置延迟模块，消除芯片内部走线为输入数据和芯片反馈时钟带来的相位差，以使得采样模块根据接收时钟可以顺利采集输入数据，可以进一步提升主控芯片采集输入数据的稳定性。

在一个实施例中，如图3所示，芯片1还包括处理模块30，采样模块10用于将采样数据发送至处理模块30。处理模块30用于将采样数据发送至目标模块。

本申请实施例中，由于目标模块需求的数据格式可能与采样数据不同，因此可以使得采样模块10在采样完毕后将采样数据发送至处理模块30，由处理模块30将采样数据打包为目标模块所需的数据格式，然后将打包好的采样数据转发至目标模块。需要说明的是，处理模块30可以与采样模块10在不同的时钟频率下工作，也可以与采样模块10在相同的时钟频率下工作，本申请实施例对此不作具体限定

本申请实施例提供的芯片，设置处理模块，以使得处理模块可以将采样数据打包为目标模块需要的数据格式上传至目标模块，可以在目标芯片和目标模块之间传递数据。

在一个实施例中，如图4所示，芯片1还包括先进先出模块40，采样模块10还用于将采样数据发送至先进先出模块40。先进先出模块40用于将采样数据发送至处理模块30，以使得处理模块30按照采样数据进入先进先出模块40的顺序接收采样数据。

本申请实施例中，由于芯片内部走线位宽的影响，处理模块30接收到数据的速率可能会存在波动。比如在目标芯片超频时处理数据的频率为1GHz、因此采样模块10采样的频率也是1GHz的情况下，由于芯片内部走线位宽是32，因此处理模块30可能会在1秒内接收到瞬时速率为32Gbps（1GHz×32bit）的数据，同时在接下来的31秒内不接收任何数据。但是因为处理模块30只需要以采样模块10采样的速率对数据进行打包处理就可以正常将采样模块10向其发送的全部数据转发至目标模块，因此使得处理模块30按照其接收数据的最高瞬时速率运行会造成资源的浪费。

在此情况下，可以通过先进先出（FIFO，First In First Out）模块40解决如何对采样模块10发送的数据进行削峰的问题。先进先出模块40可以设置于采样模块10和处理模块30之间，采样模块10将采样数据写入先进先出模块40，处理模块30再从先进先出模块40中读取采样数据。由于目标芯片发送的数据包的长度一般是固定的，因此还可以按照该数据包的长度预先设置先进先出模块40的深度。同时由于先进先出模块40能够使得数据按照被写入先进先出模块40的顺序被读取，且先进先出模块40的读写端口互相独立，可以在不同的时钟下工作，因此先进先出模块40还能够支持采样模块10在基于其工作的接收时钟将采样数据顺序写入先进先出模块40后，按照同样的顺序令处理模块30基于其工作的时钟（可以是接收时钟，也可以是和接收时钟不同的内部时钟）读取采样数据，还能够支持处理模块30和采样模块10在不同的时钟下工作。

本申请实施例提供的芯片，设置先进先出模块，对采样模块向处理模块发送的数据进行削峰，以使得处理模块可以在较低的频率下工作，同时还能够按序接收到采样模块发送的数据，提高处理模块向目标模块发送数据的稳定性。

在一个实施例中，处理模块30还用于接收目标模块发送的待处理数据，并将待处理数据发送至目标芯片，以使得目标芯片对待处理数据进行处理，得到输入数据。

本申请实施例中，目标模块可以将待处理数据发送至目标芯片进行处理，以得到处理后的输入数据。例如在目标芯片是ECC算法芯片、目标模块是需要获取加密结果的模块的情况下，待处理数据就是需要被加密的数据，输入数据就是加密结果。

芯片1可以通过处理模块30在目标模块和目标芯片之间传递待处理数据。处理模块30在接收待处理数据后，可以根据芯片1对数据通信格式的要求对待处理数据进行预处理、构建数据报文，进而将预处理后得到的待处理数据输出至目标芯片。目标芯片对待处理数据进行处理后，将处理得到的输入数据发送回芯片1。芯片1进而对输入数据进行采样，并将采样数据通过前述实施例中的方式发送回目标模块。

本申请实施例提供的芯片，使得处理模块接收目标模块发送的待处理数据，并将待处理数据发送至目标芯片进行处理，进而再将目标芯片处理得到的处理数据发送回目标模块，可以使得目标模块能够使用目标芯片对数据进行处理。

在一个实施例中，如图5所示，芯片1还包括输出可配置延迟模块50，输出可配置延迟模块50用于接收待处理数据，并在经过第一预设输出延迟后将待处理数据发送至目标芯片。

本申请实施例中，由于芯片1需要将待输出数据和自身的内部时钟同时输出至目标芯片，为消除因待输出数据和内部时钟传输路径不同造成的待输出数据和内部时钟之间的相位差，使得待输出数据和内部时钟对齐，可以在芯片1中添加输出可配置延迟模块（ODELAY）50来解决上述问题。输出可配置延迟模块50可以设置于处理模块20和目标芯片之间。在从处理模块20接收到内部时钟和待输出数据后，输出可配置延迟模块50可以确定将待输出数据和内部时钟对齐时，需要对待输出数据进行的延迟量，也即第一输出延迟（可以为正或负），以此将待输出数据和内部时钟进行对齐。

本申请实施例提供的芯片，设置输出可配置延迟模块，消除芯片内部走线为芯片向目标芯片输出的数据和时钟带来的相位差，以使得目标芯片可以顺利采样得到本芯片输出的数据，可以提升芯片向目标芯片输出数据的稳定性。

在一个实施例中，输出可配置延迟模块50还用于将待处理数据分为数据总线输出数据及控制总线输出数据，并通过数据总线将数据总线输出数据发送至目标芯片，及通过控制总线将控制总线输出数据发送至目标芯片。

本申请实施例中，芯片1可以通过并行总线模式与目标芯片进行通信，也即芯片1通过数据总线向目标芯片发送数据信号，通过控制总线向目标芯片发送控制信号。芯片1可以通过输出可配置延迟模块50对待处理数据进行拆分，将待处理数据分为需要通过数据总线输出的数据总线输出数据，以及需要通过控制总线输出的控制总线输出数据，再通过数据总线将数据总线输出数据发送至相应的输出接口，以及通过控制总线将控制总线输出输出数据发送至相应的输出接口，以使得目标芯片能相应分别通过数据总线和控制总线接收数据总线输出数据及控制总线输出数据。

本申请实施例提供的芯片，通过输出可配置延迟模块将输出数据分为数据总线输出数据和控制总线输出数据，进而通过数据总线传输数据总线输出数据，及通过控制总线传输控制总线输出数据，可以支持本芯片以并行总线方式和目标芯片进行通信。

在一个实施例中，如图6所示，芯片1还包括缓冲模块60，缓冲模块60用于接收输入数据，并将输入数据发送至采样模块10，还用于接收数据总线输出数据，并将数据总线输出数据发送至目标芯片。

本申请实施例中，缓冲模块60设置在芯片1的输入输出块（也即芯片1用于和外部模块通信的部分）中，用于在目标芯片和芯片1之间传递数据。缓冲模块60可以由一个输入缓冲模块（IBUF）和一个输出缓冲模块（OBUF）组成，输入缓冲模块用于接收输入数据并将输入数据发送至采样模块10，输出缓冲模块用于接收数据总线输出数据并将数据总线输出数据发送至目标芯片；缓冲模块60也可以由一个双向缓冲模块（IOBUF）组成，使得芯片结构更加简化。

在缓冲模块60是双向缓冲模块时，双向缓冲模块可以根据芯片1的控制信号决定其需要将数据输入至芯片1，还是将数据输出至目标芯片。在双向缓冲模块处于输入状态时，其可以通过芯片1的输入输出引脚接收目标芯片发送的输入数据，并将输入数据发送至采样模块10。在双向缓冲模块处于输出状态时，其可以接收数据总线输出数据，并将数据总线输出数据通过芯片1的输入输出引脚发送至目标芯片。

本申请实施例提供的芯片，设置缓冲模块，以使得输入芯片的数据和输出芯片的数据能通过缓冲模块进行传输，可以在目标芯片及主控芯片之间传递数据。

在一个实施例中，如图7所示，在缓存模块60为双向缓冲模块的情况下，芯片1还包括输出寄存器70及同步复位置位触发器80，输出可配置延迟模块50还用于通过数据总线将数据总线输出数据发送至同步复位置位触发器80，并通过控制总线将控制总线输出数据发送至输出寄存器70。输出寄存器70用于在经过第二输出延迟后将控制总线输出数据发送至目标芯片。同步复位置位触发器80用于在经过第二输出延迟后将数据总线输出数据发送至目标芯片。

本申请实施例中，为使得数据总线和控制总线输出同步，令目标芯片可以在输入端同时采集到控制总线输出数据和数据总线输出数据，需要在芯片1中分别针对控制总线输出数据和数据总线输出数据设置寄存器，以使得这两个数据可以同时进入芯片1的输入输出块，进而同时进入目标芯片。针对控制总线输出数据而言，由于控制总线输出数据在输入输出块中可以通过输出缓冲模块（OBUF）进行输出，因此可以使用与输出缓冲模块配套的输出寄存器（ODDR，output double date rate）70来作为控制总线输出数据的寄存器。而针对数据总线输出数据而言，由于数据总线输出数据需要通过双向缓冲模块输出，而不存在针对双向缓冲模块的寄存器，因此需要使用同步复位置位触发器（FDRSE， D flip-flopwith clock Enable, and synchronous Reset/Set）80来实现寄存器的功能。

为保证输出寄存器70和同步复位置位触发器80可以同步输出，输出寄存器70和同步复位置位触发器80需要经过相同的时延（第二输出延迟）之后再输出数据。第二输出延迟是一个由芯片1自身控制的数值，在不同的芯片1中该数值不同。本申请实施例对于第二输出延迟的具体取值不作具体限定。

本申请实施例提供的芯片，设置输出寄存器和同步复位置位触发器，以使得芯片通过控制总线和数据总线分别输出的数据能够在输出时经过相同的延迟，令目标芯片能够同时采集到控制总线和输出总线输出的数据，提升芯片向目标芯片输出数据的稳定性。

在一个实施例中，处理模块30还用于基于待处理数据，确定采样数据的预估长度，并在采样数据的实际长度与预估长度不匹配的情况下，重置目标芯片。

本申请实施例中，由于目标芯片对待处理数据的处理过程是固定的，因此待处理数据的长度和处理数据的长度存在关联关系，进而使得待处理数据的长度和芯片1采样得到的采样数据的长度也存在关联关系。处理模块30可以预先得到待处理数据的长度和采样数据的长度之间的关系（例如可以由本领域技术人员预先写入，或者由处理模块30对其发送的数据和接收到的数据之间的长度关系进行拟合得到），进而在实际向目标芯片发送待处理数据时，预测得到目标芯片在对待处理数据处理后得到的处理数据的预估长度。在目标芯片将处理数据返回芯片1、处理模块30从采样模块10中接收到采样数据后，可以将采样数据的实际长度和预估长度进行比对。在采样数据的实际长度和预估长度不相同的情况下，表明目标芯片对待处理数据的处理过程出现问题。处理模块30进而可以对目标芯片进行重置，以对目标芯片进行修复。

本申请实施例提供的芯片，令处理模块根据接收到的待处理数据预测处理数据的预估长度，进而在预估长度和处理数据的实际长度不符时重置目标芯片，可以检测到目标芯片处理数据不正确的情况，并及时对目标芯片进行重置，提高目标芯片在进行超频时的稳定性。

在一个实施例中，如图8所示，提供了一种芯片控制方法。本申请实施例以该方法应用于图1所示的芯片1进行说明，包括以下步骤：

步骤802，接收目标芯片发送的芯片反馈时钟及输入数据，并基于芯片反馈时钟确定接收时钟，接收时钟和芯片反馈时钟的相位差为预设相位差，预设相位差是根据芯片的建立时间及保持时间确定的。

本申请实施例中，目标芯片是进行超频的芯片，芯片1是目标芯片的主控芯片，目标模块是需要使用目标芯片输出的数据的模块。目标芯片在向芯片1发送输入数据时，会同时输出一个随路时钟，也即芯片反馈时钟。为确保在目标芯片超频运行的情况下芯片1还能准确的对输入数据进行采样，可以使芯片1根据芯片反馈时钟调整其内部用于对输入数据进行采样的接收时钟，使得接收时钟和芯片反馈时钟的相位差始终保持在根据建立时间和保持时间确定的预设相位差，满足芯片1采样时对输入数据的建立时间和保持时间的需求。

步骤804，基于接收时钟对所述输入数据进行采样，得到采样数据，并将采样数据发送至目标模块。

本申请实施例中，芯片1在基于接收时钟对输入数据进行采样后，将采样得到的数据发送至目标模块。其中，芯片1内部对输入数据的处理过程、芯片1和目标模块及目标芯片的交互过程均可参见前述实施例的相关描述，本申请实施例不再赘述。

本申请实施例提供的芯片控制方法，使得目标芯片（超频的算法芯片）的主控芯片接收目标芯片输出的输入数据和随路的芯片反馈时钟，并根据芯片反馈时钟调整用于采样的接收时钟，使得接收时钟与芯片反馈时钟保持预设相位差。可以在目标芯片超频的情况下，使得主控芯片始终保持最佳的采样窗口，稳定采集目标芯片超频输出的数据，提高在目标芯片超频的情况下主控芯片采集数据的稳定性。

应该理解的是，虽然如上所述的各实施例所涉及的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，如上所述的各实施例所涉及的流程图中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本申请所提供的各实施例中所使用的对存储器、数据库或其它介质的任何引用，均可包括非易失性和易失性存储器中的至少一种。非易失性存储器可包括只读存储器（Read-OnlyMemory，ROM）、磁带、软盘、闪存、光存储器、高密度嵌入式非易失性存储器、阻变存储器（ReRAM）、磁变存储器（Magnetoresistive Random Access Memory，MRAM）、铁电存储器（Ferroelectric Random Access Memory，FRAM）、相变存储器（Phase Change Memory，PCM）、石墨烯存储器等。易失性存储器可包括随机存取存储器（Random Access Memory，RAM）或外部高速缓冲存储器等。作为说明而非局限，RAM可以是多种形式，比如静态随机存取存储器（Static Random Access Memory，SRAM）或动态随机存取存储器（Dynamic RandomAccess Memory，DRAM）等。本申请所提供的各实施例中所涉及的数据库可包括关系型数据库和非关系型数据库中至少一种。非关系型数据库可包括基于区块链的分布式数据库等，不限于此。本申请所提供的各实施例中所涉及的处理器可为通用处理器、中央处理器、图形处理器、数字信号处理器、可编程逻辑器、基于量子计算的数据处理逻辑器等，不限于此。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请的保护范围应以所附权利要求为准。

Claims (10)

1.一种芯片，其特征在于，包括采样模块，其中，

所述采样模块，用于接收目标芯片发送的芯片反馈时钟及输入数据，基于所述芯片反馈时钟确定接收时钟，基于所述接收时钟对所述输入数据进行采样，得到采样数据，并将所述采样数据发送至目标模块；

其中，所述接收时钟和所述芯片反馈时钟的相位差为预设相位差，所述预设相位差是根据所述芯片的建立时间及保持时间确定的。

2.根据权利要求1所述的芯片，其特征在于，所述芯片还包括输入可配置延迟模块，

所述输入可配置延迟模块，用于接收所述输入数据，并在经过输入延迟后将所述输入数据发送至所述采样模块，以使得经过所述输入延迟的所述输入数据，与所述接收时钟的相位差为180°。

3.根据权利要求1所述的芯片，其特征在于，所述芯片还包括处理模块，

所述采样模块，还用于将所述采样数据发送至所述处理模块；

所述处理模块，用于将所述采样数据发送至所述目标模块。

4.根据权利要求3所述的芯片，其特征在于，所述芯片还包括先进先出模块，

所述采样模块，还用于将所述采样数据发送至所述先进先出模块；

所述先进先出模块，用于将所述采样数据发送至所述处理模块，以使得所述处理模块按照所述采样数据进入所述先进先出模块的顺序接收所述采样数据。

5.根据权利要求3所述的芯片，其特征在于，所述处理模块，还用于接收目标模块发送的待处理数据，并将所述待处理数据发送至所述目标芯片，以使得所述目标芯片对所述待处理数据进行处理，得到所述输入数据。

6.根据权利要求5所述的芯片，其特征在于，所述芯片还包括输出可配置延迟模块，

所述输出可配置延迟模块，用于接收所述待处理数据，并在经过第一输出延迟后将所述待处理数据发送至所述目标芯片。

7.根据权利要求6所述的芯片，其特征在于，所述输出可配置延迟模块还用于将所述待处理数据分为数据总线输出数据及控制总线输出数据，并通过数据总线将所述数据总线输出数据发送至所述目标芯片，及通过控制总线将所述控制总线输出数据发送至所述目标芯片。

8.根据权利要求7所述的芯片，其特征在于，所述芯片还包括缓冲模块，

所述缓冲模块，用于接收所述输入数据，并将所述输入数据发送至所述采样模块，还用于接收所述数据总线输出数据，并将所述数据总线输出数据发送至所述目标芯片。

9.根据权利要求8所述的芯片，其特征在于，在所述缓冲模块是双向缓冲模块的情况下，所述芯片还包括输出寄存器及同步复位置位触发器，

所述输出可配置延迟模块，还用于通过所述数据总线将所述数据总线输出数据发送至所述同步复位置位触发器，并通过所述控制总线将所述控制总线输出数据发送至所述输出寄存器；

所述输出寄存器，用于在经过第二输出延迟后将所述控制总线输出数据发送至所述目标芯片；

所述同步复位置位触发器，用于在经过所述第二输出延迟后将所述数据总线输出数据通过所述双向缓冲模块发送至所述目标芯片。

10.一种芯片控制方法，其特征在于，所述方法包括：

接收目标芯片发送的芯片反馈时钟及输入数据，并基于所述芯片反馈时钟确定接收时钟，所述接收时钟和所述芯片反馈时钟的相位差为预设相位差，所述预设相位差是根据芯片的建立时间及保持时间确定的；

基于所述接收时钟对所述输入数据进行采样，得到采样数据，并将所述采样数据发送至目标模块。