CN111858415A - 一种用于数据接收与存储的多通道、多协议硬件加速方法 - Google Patents
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Abstract
本发明提出了一种用于数据接收与存储的多通道、多协议硬件加速方法，包括：配置多个高速数据接口中的一个或多个用于接受来自FPGA模块的通信协议配置，进而与对应的上位机数据接口通信以获取数据；在FPGA模块中配置适用于每种高速数据接口的多种通信协议，并基于来自上位机的数据传输信号将对应的通信协议配置到对应的一个或多个高速数据接口中，以及配置FPGA模块接收来自一个或多个高速数据接口的数据且并行的将所述数据存储到预设地址映射的空间中。本发明在上位机系统与存储设备之间设置一系列硬件，利用FPGA灵活的编辑能力，实现对各高速数据接口通信协议的灵活配置以兼容不同的上位机接口，并且利用FPGA的并行处理能力，实现对获得数据的快速存储。
Description
技术领域
本发明涉及数据传输领域，尤其涉及了一种用于数据接收与存储的多通道、多协议硬件加速方法，用于实现数据的快速传输与存储。
背景技术
雷达、无人机等系统的存储系统需要具备很高的吞吐带宽，如何实现高速率、大容量的数据存储是当前数据存储的最大挑战之一。当前性能最高的单体硬盘存储设备的数据传输带宽仍无法满足雷达、无人机领域对高带宽存储设备的需求。这种不足一方面体现在现有的硬盘存储设备出于适应市场的需要大多采用低带宽的数据接口，从而无法与具备高带宽数据传输能力的系统相匹配；另一方面体现在现有存储设备的接口单一，通信协议固化，难以实现与上位机系统中的多种数据接口进行通信；虽然利用协议转换器可以解决该问题，然而现有的协议转换器的数据传输速率较慢，从而难以满足数据的快速存储要求。
因此，现亟需一种用以解决上述具备高带宽数据传输能力的、具有多种通信协议数据接口的上位机系统与低带宽的、通信协议固定的硬盘存储设备之间的数据快速传输与存储方法。
发明内容
为解决背景技术中所提到的技术问题，本发明提出了一种用于数据接收与存储的多通道、多协议硬件加速方法，包括：配置多个高速数据接口中的一个或多个用于接受来自FPGA模块的通信协议配置，进而与对应的上位机数据接口通信以获取数据；在FPGA模块中配置适用于每种高速数据接口的多种通信协议，并基于来自上位机的数据传输信号将对应的通信协议配置到对应的一个或多个高速数据接口中，以及配置FPGA模块接收来自一个或多个高速数据接口的数据且并行的将数据存储到预设地址映射的空间中。
在一个或多个实施例中，高速数据接口包括：高速串行数据接口和/或高速并行数据接口。
在一个或多个实施例中，配置多个高速数据接口中的一个或多个用于接受来自FPGA模块的通信协议配置，进而与对应的上位机数据接口通信以获取数据包括：配置高速串行数据接口为16通道高速串行数据接口；配置多个并行数据接口组成具有16通道并行传输能力的数据接口。
在一个或多个实施例中，硬件加速方法还包括：配置存储模块用于存储解析多种通信协议的配置文件；配置嵌入式控制模块，用于在将对应的通信协议配置到对应的高速数据接口前，控制获取存储模块中的配置文件，并写入FPGA模块以解析对应的通信协议。
在一个或多个实施例中，基于来自上位机的数据传输信号将对应的通信协议配置到对应的一个或多个高速数据接口中，包括：配置FPGA模块检测各高速数据接口的电位变化，响应于一个或多个高速数据接口中的电位变化，依次将适用的多种通信协议配置到对应的一个或多个数据接口中，直到一个或多个高速数据接口能够与上位机数据接口通信为止。
在一个或多个实施例中，硬件加速方法还包括：若适用于一个或多个高速数据接口的所有通信协议均不能使得该一个或多个高速数据接口与上位机数据接口建立通信，则停止配置过程。
在一个或多个实施例中，本发明的硬件加速方法还包括：在FPGA模块并行的将数据存储到预设的地址映射的空间中之前，将由多个高速数据接口获得的数据重新组合成一个数据。
在一个或多个实施例中，FPGA模块并行的将数据存储到预设的地址映射的空间中，包括：根据地址映射空间的并行存储能力，FPGA模块并行的将数据存储到一个或多个地址映射的存储空间中。
在一个或多个实施例中，硬件加速方法还包括：配置时钟同步电路用于保证由多个并行高速数据接口的时钟同步性。
在一个或多个实施例中，本发明的同步电路包括：单端转差分芯片，配置用于根据数据发送时钟信号生成多个数据接收时钟信号；时钟分配芯片，配置用于分配所述多个数据接收时钟信号至多个可编程时钟延时芯片；以及多个可编程时钟延时芯片，配置用于对接收到的数据接收时钟信号进行微调，使得所述数据接收时钟信号与所述数据发送时钟信号同步。
本发明的有益效果包括：本发明通过在上位机系统与硬盘存储设备之间设置一系列以FPGA为主的硬件模块实现了对数据传输与存储过程的硬件加速，其中，本发明主要利用了FPGA的并行存储能力以及灵活的编辑能力，通过配置与FPGA连接的多种高速数据接口，并将其具体的通信协议配置在FPGA模块中，从而灵活的为各高速数据接口配置通信协议，从而实现了与上位机多种数据接口的通信以获取多种数据；而后，利用FPGA的并行处理能力，并行的将获得的数据存入一个或多个硬盘存储设备中，从而实现了数据的快速存储。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。
图1为本发明的一种用于数据接收与存储的多通道、多协议硬件加速方法的工作流程图；
图2为本发明的一种用于数据接收与存储的多通道、多协议硬件加速装置的结构示意图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。
需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定，后续实施例对此不再一一说明。
为解决背景技术中所提出的技术问题，本发明的一种用于数据接收与存储的多通道、多协议硬件加方法和装置，用于实现数据的快速传输与存储。以下将结合具体附图对本发明作更详细的说明。
图1为本发明的一种用于数据接收与存储的多通道、多协议硬件加速方法的工作流程图。在本发明的一个实施例中，硬件加速方法的工作流程包括：步骤S1、配置多个高速数据接口中的一个或多个用于接受来自FPGA(Field Programmable Gate array现场可编程逻辑门阵列)模块的通信协议配置，进而与对应的上位机数据接口通信以获取数据；步骤S2、在FPGA模块中配置适用于每种高速数据接口的多种通信协议，并基于来自上位机的数据传输信号将对应的通信协议配置到对应的一个或多个高速数据接口中，以及步骤S3、配置FPGA模块接收来自一个或多个高速数据接口的数据且并行的将所述数据存储到预设地址映射的空间中。
在本发明的上述技术方案中，将适用于每种各高速数据接口的通信协议配置在FPGA模块中，当通过具体的高速数据接口与对应的上位机接口进行数据通信时，再由FPGA将通信协议配置到对应的高速数据接口中，从而使得本发明的每个高速数据接口可以兼容多种通信协议不同的上位机接口，并且利用FPGA的并发处理能力并行的将由高速数据接口获取的数据存入预设地址映射的空间中，从而实现了对数据传输与存储过程的硬件加速。
在进一步的实施例中，高速数据接口包括：高速串行数据接口和/或高速并行数据接口。在本实施例的方案中，本发明可以同时配置多个高速串行数据接口和多个高速并行数据接口或其中一种，以使得本发明方法可以与多种上位机的串行和/或并行接口进行通信，从而增加本发明方法的应用范围。
在进一步的实施例中，配置多个高速数据接口中的一个或多个用于接受来自FPGA模块的通信协议配置，进而与对应的上位机数据接口通信以获取数据包括：配置高速串行数据接口为16通道高速串行数据接口；配置多个并行数据接口组成具有16通道并行传输能力的数据接口。在本实施例的方案中，配置各高速数据接口以具有16通道高带宽，使其能够满足不同上位机的数据传输要求；其中，对于并行数据接口，为了保证与现有的常用并行数据接口相匹配，优选的，采用多个低带宽的并行数据接口共同组成16通道的高带宽并行数据接口，如采用4个并行SRIOx4接口和/或4个并行NVMex4；对于高速串行数据接口采用如PCIe x16接口。
此外，配置多种高速数据接口的好处还在于，对于分布式存储在多个上位机中的数据可以并行获取，并利用FPGA模块重组成一个数据，从而大大提升对分布式存储数据的获取速度。
上述各实施例的方案中，FPGA模块将对应的通信协议配置到对应的高速数据接口后，由各高速数据接口中预设的配置文件对通信协议进行解析，从而实现与对应的上位机进行通信。然而，考虑到预设的配置文件具有对多种通信协议的解析能力，其数据量较大，而各高速数据接口中的芯片处理能力较差，为此本发明在上述实施例的基础上还提出了利用FPGA对各通信协议进行解析，从而将解析后的通信协议配置到各高速数据接口中，从而使得本发明的方法可以快速，可靠的进行，具体实施例过程如下：
在进一步的实施例中，本发明的硬件加速方法还包括：配置存储模块用于存储解析多种通信协议的配置文件；配置嵌入式控制模块，用于在将对应的通信协议配置到对应的高速数据接口前，控制获取所述存储模块中的配置文件，并写入FPGA模块以解析对应的通信协议。此外，本实施例的方法还包括，在将解析后的通信协议配置到对应的高速数据接口后，FPGA模块将自动删除写入的配置文件，以免占用资源，影响FPGA的处理速度。
在进一步的实施例中，基于来自上位机的数据传输信号将对应的通信协议配置到对应的一个或多个高速数据接口中，包括：配置FPGA模块检测各高速数据接口的电位变化，响应于一个或多个高速数据接口中的电位变化，依次将适用的多种通信协议配置到对应的一个或多个数据接口中，直到一个或多个高速数据接口能够与上位机数据接口通信为止。
具体的，当某一个或多个高速数据接口中的电位发生变化时即表明该数据接口具有通信请求，对于通信协议依次配置过程，具体的，采用后一个通信协议覆盖前一个通信协议的方式进行配置，即一旦该高速数据接口实现与对应的上位机接口通信后，该数据接口中即将保留对应的通信协议；在之后与另外一个上位机系统建立通信时，若该通信协议与该另一个上位机接口的通信协议匹配，则直接可以进行通信；若该通信协议不能与该另一个上位机接口的通信协议匹配，则继续执行本实施例中的相应步骤，直到建立通信为止。
此外，为了防止上述通信协议配置过程进入死循环，在上述实施例的基础上，若适用于一个或多个高速数据接口的所有通信协议均不能使得该一个或多个高速数据接口与对应的上位机数据接口建立通信，则停止配置过程。
在进一步的实施例中，可以对建立通信失败的数据接口进行报错，如通过与该数据接口连接的发光二极管和蜂鸣器实现声光报警。
在进一步的实施例中，本发明方法还包括：对于通过高速并行数据接口获取的数据，在FPGA模块并行的该将数据存储到预设的地址映射的空间中之前，将由多个高速并行数据接口获得的数据重新整合成一个数据。
具体的，由于本发明方法采用多个低带宽的并行数据接口实现高带宽的数据传输，因此，在数据整合过程中仅保留一个数据的附加信息，对于其他数据则进行去附加信息处理，从而提取出数据主体，而后将带有附加信息的数据与另外几个数据主体重新组合成一个完整的数据，再进行数据传输。
在进一步的实施例中，FPGA模块并行的将数据存储到预设的地址映射的空间中，包括：根据地址映射空间的并行存储能力，FPGA模块并行的将数据存储到一个或多个地址映射的存储空间中。数据的传输速度不但受各数据接口的传输速率影响，还受到存储模块并行存储能力的影响。例如，一个存储模块一次仅能实现一个字节的并行数据存储，而各高速数据接口可以实现一次两个字节即16位的数据传输，此时，该存储模块的并行存储能力即成为影响数据传输的主要因素。为此，本发明提出了根据存储模块的并行数据存储能力并行的将数据存储到一个或多个地址映射的存储空间中。其中，所述多个地址映射指的是多个存储模块。
在利用多个低带宽的并行数据接口组成高带宽数据接口进行数据传输时，关键在于保证多个高速并行数据接口的时钟同步性，为此，在进一步的实施例中，本发明方法还包括配置时钟同步电路用于保证由多个并行高速数据接口的时钟同步性。
在进一步的实施例中，时钟同步电路包括：单端转差分芯片，配置用于根据数据发送时钟信号生成多个数据接收时钟信号；时钟分配芯片，配置用于分配所述多个数据接收时钟信号至多个可编程时钟延时芯片；以及多个可编程时钟延时芯片，配置用于对接收到的数据接收时钟信号进行微调，使得所述数据接收时钟信号与所述数据发送时钟信号同步。
执行上述一种用于数据接收与存储的多通道、多协议硬件加速方法的装置如下：
图2为本发明的一种用于数据接收与存储的多通道、多协议硬件加速装置的结构示意图。在本实施例中，硬件加速装置包括：基于FGPA的主控电路以及时钟同步电路。其中，基于FGPA的主控电路包括：FPGA模块、多种高速数据接口、嵌入式控制模块以及MRAM存储模块。其中各模块的连接关系为：多个高速数据接口与FPGA模块连接，受FPGA模块的控制进行如通信协议配置或电位信号检测等过程；嵌入式控制模块与FPGA模块连接并与MRAM存储模块连接，用于在FPGA模块检测到对应的一个或多个高速数据接口中电位发生变化时，获取存储模块中的配置文件并写入FPGA模块以实现对FPGA模块中的多种通信协议的解析；在FPGA模块获取来自上位机的数据后，以并行的方式将获取的数据存储到一个或多个外部存储空间中，从而实现对数据传输与存储过程的硬件加速。
具体的，图2中示出的高速接口解析模块以及并行数据处理模块均为功能模块，其中对应于各高速接口的多种通信协议即配置在高速接口解析模块1到n中，并行数据处理模块负责对通过多个并行高速数据接口获取的数据进行整合，从而形成一个完整的数据用以进行存储。MRAM存储模块是一种非易失的存储模块，具有高速读取即写入能力，并且其集成度高体积小等特点。
时钟同步电路包括单端转差分芯片、时钟分配芯片以及多个可编程时钟延时芯片；其中，单端转差分芯片与多个高速数据接口连接，用于获取在高速数据接口中解析获得的上位机的数据发送时钟信号，单端转差分芯片根据获得的数据发送时钟信号生成多个数据接收时钟信号，即生成与数据发送信号同波形、同频率的方波信号；而后将数据接收时钟信号发送给时钟分配芯片，时钟分配芯片再将多个时钟接收信号发送给多个可编程时钟延时芯片，其中，可编程时钟延时芯片的数量由多个可以同时并行传输数据的并行接口数量决定，可编程时钟延时芯片对接收到的数据接收时钟信号进行微调，使得数据接收时钟信号与所述数据发送时钟信号同步；而后由可编程时钟延时芯片将多个数据接收时钟信号发送给对应的多个并行数据接口，从而实现多个并行数据接口的同步工作，从而实现利用低带宽数据接口进行高带宽的数据传输。
需说明的是，为了方便观察与理解，图2中仅示出了一种数据接口及其对应的多种通信协议的情形，对于高速接口解析模块2到高速接口解析模块n所对应的接口并未示出，但不应将此视为对本发明的限制。
以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。
应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。
上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。
所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围(包括权利要求)被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。
Claims (10)
1.一种用于数据接收与存储的多通道、多协议硬件加速方法，其特征在于，包括：
配置多个高速数据接口中的一个或多个用于接受来自FPGA模块的通信协议配置，进而与对应的上位机数据接口通信以获取数据；
在FPGA模块中配置适用于每种高速数据接口的多种通信协议，并基于来自上位机的数据传输信号将对应的通信协议配置到对应的一个或多个高速数据接口中，以及
配置FPGA模块接收来自一个或多个高速数据接口的数据且并行的将所述数据存储到预设地址映射的空间中。
2.如权利要求1所述的并行多通道、多协议硬件加速方法，其特征在于，所述高速数据接口包括：
高速串行数据接口和/或高速并行数据接口。
3.如权利要求2所述的并行多通道、多协议硬件加速方法，其特征在于，配置多个高速数据接口中的一个或多个用于接受来自FPGA模块的通信协议配置，进而与对应的上位机数据接口通信以获取数据包括：配置所述高速串行数据接口为16通道高速串行数据接口；配置所述多个并行数据接口组成具有16通道并行传输能力的数据接口。
4.如权利要求1所述的并行多通道、多协议硬件加速方法，其特征在于，所述硬件加速方法还包括：
配置存储模块用于存储解析所述多种通信协议的配置文件；
配置嵌入式控制模块，用于在将对应的通信协议配置到对应的高速数据接口前，控制获取所述存储模块中的配置文件，并写入FPGA模块以解析对应的通信协议。
5.如权利要求1所述的并行多通道、多协议硬件加速方法，其特征在于，所述基于来自上位机的数据传输信号将对应的通信协议配置到对应的一个或多个高速数据接口中，包括：
配置FPGA模块检测各高速数据接口的电位变化，响应于一个或多个高速数据接口中的电位变化，依次将适用的多种通信协议配置到对应的一个或多个数据接口中，直到所述一个或多个高速数据接口能够与所述上位机数据接口通信为止。
6.如权利要求5所述的并行多通道、多协议硬件加速方法，其特征在于，所述硬件加速方法还包括：
若适用于所述一个或多个高速数据接口的所有通信协议均不能使得该一个或多个高速数据接口与所述上位机数据接口建立通信，则停止配置过程。
7.如权利要求1所述的并行多通道、多协议硬件加速方法，其特征在于，所述硬件加速方法还包括：在所述FPGA模块并行的将数据存储到预设的地址映射的空间中之前，将由多个高速数据接口获得的数据重新组合成一个数据。
8.如权利要求7所述的并行多通道、多协议硬件加速方法，其特征在于，所述FPGA模块并行的将数据存储到预设的地址映射的空间中，包括：
根据所述地址映射空间的并行存储能力，所述FPGA模块并行的将数据存储到一个或多个地址映射的存储空间中。
9.如权利要求3所述的并行多通道、多协议硬件加速方法，其特征在于，所述硬件加速方法还包括：
配置时钟同步电路用于保证由多个并行高速数据接口的时钟同步性。
10.如权利要求9所述的并行多通道、多协议硬件加速方法，其特征在于，所述同步电路包括：
单端转差分芯片，配置用于根据数据发送时钟信号生成多个数据接收时钟信号；
时钟分配芯片，配置用于分配所述多个数据接收时钟信号至多个可编程时钟延时芯片；以及
多个可编程时钟延时芯片，配置用于对接收到的数据接收时钟信号进行微调，使得所述数据接收时钟信号与所述数据发送时钟信号同步。
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