JP2023553613A - ライン診断のためのシステム及び技法 - Google Patents

Abstract

時間領域反射率測定法を使用するライン診断であって、第１のピン及び第２のピンを駆動するように構成されたドライバと、アナログフロントエンドであって、第１の基準電圧及び第１のピン出力を受信するように構成された第１のコンパレータ、第２の基準電圧及び第２のピン出力を受信するように構成された第２のコンパレータ、並びに、第１のピン出力が少なくとも１つの基準電圧と交差したと第１のコンパレータが判定した第１の時間と、第２のピン出力が少なくとも１つの基準電圧と交差したと第２のコンパレータが判定した第２の時間とを記憶するように構成されたバッファを含む、アナログフロントエンドと、バッファからデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える、ライン診断が開示される。

Description

関連出願の相互参照
本出願は、「Ｓｙｓｔｅｍｓ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ ｆｏｒ Ｌｉｎｅ Ｄｉａｇｎｏｓｔｉｃｓ」と題された米国仮出願第６３／１２２，２８６号の利益及び優先権を主張し、その全体が参照により本明細書に組み込まれる。

電子的構成要素が小型化し、そして性能の期待が高まるにつれて、より多くの構成要素が、以前には計装されていなかった、又はそれほど計装されていなかったデバイスに含まれるようになっている。いくつかの設定では、（例えば、車両内の）これらの構成要素間で信号を交換するために使用される通信インフラは、太くて重いケーブルの束を必要としてきた。

本明細書には、複数の時間間隔が空けられた刺激を使用し、異なる閾値レベルでのそれらの信号反射時間を検出することによって、電気ケーブルの状態を感知するライン診断のためのシステム及び技法が開示されている。複数の反射から導出された情報を使用して、ケーブルの状態の「指紋」を構築することができ、それによって、ケーブル特性を決定することができる（例えば、「線ショート」、「線オープン」、「正しく終端処理されている」など）。本明細書に開示されるシステム及び技法は、有利には、従来の時間領域反射率測定法（ＴＤＲ）アプローチよりも複雑でないハードウェア及び実装アルゴリズムを必要とし得、したがって、ＴＤＲが以前には好適でなかった設定で実装することができる。更に、ケーブル問題が検出された場合、本明細書に開示されるシステム及び技法は、ケーブルに沿ってケーブル問題のおおよその場所を決定することができ、問題の訂正を加速させる。本明細書に開示されるライン診断システム及び方法のいずれも、本明細書に開示される通信システム、又は任意の他の好適な電気システムによって実装され得る。

一態様によれば、時間領域反射率測定法を使用するライン診断のためのシステムは、第１のピン及び第２のピンを駆動するように構成されたドライバと、アナログフロントエンドであって、少なくとも１つの基準電圧を設定するように構成された抵抗器ラダー、少なくとも１つの基準電圧及び第１のピン出力を受信するように構成された第１のコンパレータ、少なくとも１つの基準電圧及び第２のピン出力を受信するように構成された第２のコンパレータ、並びに、第１のピン出力が少なくとも１つの基準電圧と交差したと第１のコンパレータが判定した第１の時間と、第２のピン出力が少なくとも１つの基準電圧と交差したと第２のコンパレータが判定した第２の時間とを記憶するように構成されたバッファを含む、アナログフロントエンドと、バッファからデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える。

別の態様によれば、時間領域反射率測定法を使用するライン診断のためのシステムは、第１のピン及び第２のピンを駆動するように構成されたドライバと、アナログフロントエンドであって、少なくとも１つの基準電圧を設定するように構成されたデジタル－アナログ変換器、少なくとも１つの基準電圧及び第１のピン出力を受信するように構成された第１のコンパレータ、少なくとも１つの基準電圧及び第２のピン出力を受信するように構成された第２のコンパレータ、並びに、第１のピン出力が少なくとも１つの基準電圧と交差したと第１のコンパレータが判定した第１の時間と、第２のピン出力が少なくとも１つの基準電圧と交差したと第２のコンパレータが判定した第２の時間とを記憶するように構成されたバッファを含む、アナログフロントエンドと、バッファからデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える。

いくつかの実施態様では、デジタルフロントエンドは、受信されたデータにおける立ち上がりエッジ及び立ち下がりエッジを検出することに基づいて、障害を識別するように構成されている。いくつかの実施態様では、少なくとも１つの基準電圧は、第１の基準電圧及び第２の基準電圧を含み、第１のコンパレータが、第１の基準電圧を受信するように構成され、第２のコンパレータが、第２の基準電圧を受信するように構成されている。いくつかの実施態様では、ドライバは、ピンを差動的に駆動するように構成されている。いくつかの実施態様では、ドライバは、ピンをシングルエンド方式で駆動するように構成されている。

いくつかの実施態様では、システムは、ドライバが起動されたときにカウントを始めるように構成されたカウンタを更に備え、カウンタは、第１の時間及び第２の時間を決定するために使用される。いくつかの実施態様では、システムは、第１のコンパレータ出力を受信し、かつ、第１のピン出力が少なくとも１つの基準電圧と交差した時点を判定するように構成された検出回路を更に備える。いくつかの実施態様では、システムは、第２のコンパレータ出力を受信し、かつ、第２のピン出力が少なくとも１つの基準電圧と交差した時点を判定するように構成された検出回路を更に備える。いくつかの実施態様では、システムは、２線式バスを更に備え、ライン診断は、ネットワークバスサブノードへの２線式バス上で実行される。

いくつかの実施態様では、デジタルフロントエンドは、高いスルーレートに基づいて、障害を識別するように構成されている。いくつかの実施態様では、デジタルフロントエンドは、短時間ウィンドウにわたる電圧の急速な変化に基づいて、障害を識別するように構成されている。いくつかの実施態様では、第１のコンパレータは、第１のコンパレータ出力を生成するように構成され、第２のコンパレータは、第２のコンパレータ出力、電圧を生成するように構成され、デジタルフロントエンドは、第１及び第２のコンパレータ出力を受信し、短時間ウィンドウにわたる電圧の急速な変化に基づいて、障害を識別するように構成されている。いくつかの実施態様では、デジタルフロントエンドは、ローカル電力供給されたサブノードを識別するように更に構成されている。いくつかの実施態様では、デジタルフロントエンドは、バス電力供給されたサブノードを識別するように更に構成されている。

別の態様によれば、時間領域反射率測定法を使用するライン診断のための方法は、第１のピン及び第２のピンのうちの少なくとも一方を駆動することと、少なくとも１つの基準電圧を設定することと、第１のコンパレータにおいて、少なくとも１つの基準電圧と、第１のピン出力とを比較することと、第２のコンパレータにおいて、少なくとも１つの基準電圧と、第２のピン出力とを比較することと、バッファに、第１のピン出力が少なくとも１つの基準電圧と交差したと第１のコンパレータが判定した第１の時間を記憶することと、バッファに、第２のピン出力が少なくとも１つの基準電圧と交差したと第２のコンパレータが判定した第２の時間を記憶することと、バッファからデータを受信し、障害を識別することと、を含む。

いくつかの実施態様では、方法は、受信されたデータにおける立ち上がりエッジ及び立ち下がりエッジを検出することに基づいて、障害を識別することを更に含む。いくつかの実施態様では、少なくとも１つの基準電圧は、第１の基準電圧及び第２の基準電圧を含み、第１のコンパレータにおいて、少なくとも１つの基準電圧と、第１のピン出力とを比較することは、第１の基準電圧と、第１のピン出力とを比較することを含み、第２のコンパレータにおいて、少なくとも１つの基準電圧と、第２のピン出力とを比較することは、第２の基準電圧と、第２のピン出力とを比較することを含む。いくつかの実施態様では、第１のピン及び第２のピンのうちの少なくとも一方を駆動することは、ピンを差動的に駆動することを含む。いくつかの実施態様では、第１のピン及び第２のピンのうちの少なくとも一方を駆動することは、第１及び第２のピンのうちの一方を駆動することを含む。

いくつかの実施態様では、方法は、駆動が始まるときにカウンタを始めることを更に含み、カウンタは、第１の時間及び第２の時間を決定するために使用される。いくつかの実施態様では、方法は、第１のコンパレータ出力を受信し、第１のピン出力が少なくとも１つの基準電圧と交差した時点を判定することを更に含む。いくつかの実施態様では、方法は、第２のコンパレータ出力を受信し、第２のピン出力が少なくとも１つの基準電圧と交差した時点を判定することを更に含む。いくつかの実施態様では、方法は、２線式通信システムにおける周辺デバイスにおける障害を識別することを更に含む。

いくつかの実施態様では、障害を識別することは、第１のコンパレータ出力及び第２のコンパレータ出力のうちの少なくとも一方のスルーレートを決定することを含む。いくつかの実施態様では、障害を識別することは、短絡及びオープン回路のうちの一方を識別することを含む。いくつかの実施態様では、障害を識別することは、短絡及びオープン回路のうちの一方を識別することを含む。いくつかの実施態様では、方法は、ローカル電力供給されたサブノード及びバス電力供給されたサブノードのうちの１つを識別することを更に含む。

別の態様によれば、時間領域反射率測定法を使用する、２線式通信システムにおけるライン診断のためのシステムは、第１のピン及び第２のピンを駆動するように構成されたドライバと、ドライバが起動されたときにカウントを始めるように構成されたカウンタと、少なくとも１つの基準電圧を設定するように構成された抵抗器ラダーと、少なくとも１つの基準電圧及び第１のピン出力を受信するように構成された第１のコンパレータと、少なくとも１つの基準電圧及び第２のピン出力を受信するように構成された第２のコンパレータと、第１のコンパレータ出力及び第２のコンパレータ出力を受信し、第１のピン出力が少なくとも１つの基準電圧と交差した時点を判定し、かつ、第２のピン出力が少なくとも１つの基準電圧と交差した時点を判定するように構成された検出回路と、検出回路からデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える。

いくつかの実施態様では、検出回路は、カウンタからカウンタ出力を受信し、検出回路は、カウンタ出力を使用して、第１のピン出力が少なくとも１つの基準電圧と交差した第１の時間を判定するように更に構成されている。

実施形態は、添付の図面と併せて以下の詳細な説明によって容易に理解されるであろう。この説明を容易にするために、同様の参照番号は同様の構造的要素を指定する。実施形態は、添付の図面の図において、限定としてではなく、例として図示されている。

図１は、様々な実施形態に従って、例示的な２線式通信システムのブロック図である。 図２は、様々な実施形態に従って、図１のシステムのノードに含まれ得るノードトランシーバのブロック図である。 図３は、様々な実施形態に従って、図１のシステムにおける通信に使用される同期制御フレームの一部分の図である。 図４は、様々な実施形態に従って、図１のシステムにおける通信に使用されるスーパーフレームの図である。 図５は、様々な実施形態に従って、図１のシステムの異なる動作モードにおける同期制御フレームのためのフォーマット例を図示する。 図６は、様々な実施形態に従って、図１のシステムの異なる動作モードでの同期応答フレームのためのフォーマット例を図示する。 図７は、様々な実施形態に従って、図２のバスプロトコル回路の様々な構成要素のブロック図である。 図８～１１は、本明細書に説明されるバスプロトコルの様々な実施形態に従って、２線式バスに沿った情報交換の例を図示する。 図８～１１は、本明細書に説明されるバスプロトコルの様々な実施形態に従って、２線式バスに沿った情報交換の例を図示する。 図８～１１は、本明細書に説明されるバスプロトコルの様々な実施形態に従って、２線式バスに沿った情報交換の例を図示する。 図８～１１は、本明細書に説明されるバスプロトコルの様々な実施形態に従って、２線式バスに沿った情報交換の例を図示する。 図１２は、様々な実施形態に従って、２線式バスのリングトポロジ及びその上の一方向通信スキームを図示する。 図１３は、様々な実施形態に従って、図１のシステムにおいてノード又はホストとして機能し得るデバイスのブロック図である。 図１４は、様々な実施形態に従って、ＴＤＲブロックを含む簡略化された信号処理経路を図示する図である。 図１５Ａは、様々な実施形態に従って、通信リンクの送信セクションの例を示す。 図１５Ｂは、様々な実施形態に従って、２つの異なるタイプの欠陥についてのＰＡＤＰにおけるサンプル送信波形を示す。 図１６Ａは、様々な実施形態に従って、単一の出力のためのアナログフロントエンドの簡略化されたブロック図である。 図１６Ｂは、様々な実施形態に従って、図１６Ａのアナログフロントエンドの駆動刺激及び基準シーケンシングを図示する図である。 図１７は、様々な実施形態に従って、８レベルのケースのための模範的なデータストアである。 図１８は、様々な実施形態に従って、時間領域反射率測定法（ＴＤＲ）ブロックの例を示す。 図１９は、様々な実施形態に従って、二重検出コンパレータを有するシステムの例を示す。 図２０は、様々な実施形態に従って、ノイズ耐性エッジ検出のための立ち上がり及び立ち下がりエッジ検出の原理を示す。 図２１は、様々な実施形態に従って、２つの連続したレベルの駆動波形及びサブフェーズを示す。 図２２は、様々な実施形態に従って、アナログフロントエンドから返される模範的な立ち上がりエッジ値及び立ち下がりエッジ値を示すカウントテーブルである。 図２３は、様々な実施形態に従って、ＴＤＲ送信器での短絡の場合に受信され得る障害波形の例を示す。 図２４は、様々な実施形態に従って、ライン沿いの選択された距離において発生するショートの場合に受信され得る障害波形の例を示す。 図２５は、様々な実施形態に従って、オープン回路の場合に受信され得る障害波形の例を示す。 図２６Ａ～２６Ｄは、様々な実施形態に従って、電源／接地へのショートの場合に受信され得る障害波形の例を示す。 図２６Ａ～２６Ｄは、様々な実施形態に従って、電源／接地へのショートの場合に受信され得る障害波形の例を示す。 図２６Ａ～２６Ｄは、様々な実施形態に従って、電源／接地へのショートの場合に受信され得る障害波形の例を示す。 図２６Ａ～２６Ｄは、様々な実施形態に従って、電源／接地へのショートの場合に受信され得る障害波形の例を示す。 図２７は、様々な実施形態に従って、ＴＤＲ診断アーキテクチャの概観を図示する図である。

本明細書には、複数の時間間隔が空けられた刺激を使用し、異なる閾値レベルでのそれらの信号反射時間を検出することによって、電気ケーブルの状態を感知するライン診断のためのシステム及び技法が開示されている。複数の反射から導出された情報を使用して、ケーブルの状態の「指紋」を構築することができ、それによって、ケーブル特性を決定することができる（例えば、「線ショート」、「線オープン」、「正しく終端処理されている」など）。本明細書に開示されるシステム及び技法は、有利には、従来の時間領域反射率測定法（ＴＤＲ）アプローチよりも複雑でないハードウェア及び実装アルゴリズムを必要とし得、したがって、ＴＤＲが以前には好適でなかった設定で実装することができる。更に、ケーブル問題が検出された場合、本明細書に開示されるシステム及び技法は、ケーブルに沿ってケーブル問題のおおよその場所を決定することができ、問題の訂正を加速させる。本明細書に開示されるライン診断システム及び方法のいずれも、本明細書に開示される通信システム１００、又は任意の他の好適な電気システムによって実装され得る。

以下の詳細な説明では、その一部を形成する添付の図面を参照し、全体を通して、同様の数字は同様の部分を指定し、図面中には実施可能な実施形態が例示として示されている。本開示の範囲から逸脱することなく、他の実施形態が利用され得、構造的又は論理的な変更がなされ得ることを理解されたい。したがって、以下の詳細な説明は、限定的な意味で解釈されるべきではない。

様々な動作は、特許請求される主題の理解に最も役立つ様態で、複数の別個のアクション又は動作として順番に説明され得る。しかしながら、説明の順序は、これらの動作が必然的に順序に依存することを暗示するものとして解釈されるべきではない。特に、これらの動作は、提示の順序で実行されなくてもよい。説明する動作は、説明する実施形態とは異なる順序で実行されてもよい。様々な追加の動作が実行されてもよく、及び／又は説明する動作は、追加の実施形態では省略されてもよい。

本開示の目的上、「Ａ及び／又はＢ」という語句は、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示の目的上、「Ａ、Ｂ、及び／又はＣ」という語句は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ、及びＣ）を意味する。

本明細書では、様々な構成要素を単数形で（例えば、「プロセッサ」、「周辺デバイス」など）言及又は例示することがあるが、これは単に議論を容易にするためのものであり、単数形で言及されたいかなる要素も、本明細書における教示に従って、複数のそのような要素を含み得る。

本説明では、「一実施形態では（ｉｎ ａｎ ｅｍｂｏｄｉｍｅｎｔ）」又は「実施形態では（ｉｎ ｅｍｂｏｄｉｍｅｎｔｓ）」という語句を使用するが、これらは各々、同じ又は異なる実施形態のうちの１つ以上を言及している場合がある。更に、本開示の実施形態に関して使用されるとき、「備える（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「有する（ｈａｖｉｎｇ）」などの用語は同義語である。本明細書で使用されるとき、「回路」という用語は、特定用途向け集積回路（ＡＳＩＣ）、電子回路、及び光学回路、１つ以上のソフトウェア又はファームウェアプログラムを実行するプロセッサ（共有、専用、又はグループ）、及び／又はメモリ（共有、専用、又はグループ）、組み合わせ論理回路、及び／又は説明する機能を提供する他の好適なハードウェアを指してもよく、その一部であってもよく、又はそれらを含んでいてもよい。

図１は、様々な実施形態に従って、例示的な半二重２線式通信システム１００のブロック図である。システム１００は、ホスト１１０、メインノード１０２－１、及び少なくとも１つのサブノード１０２－２を含む。図１では、３つのサブノード（０、１、及び２）が図示されている。図１における３つのサブノード１０２－２の描写は、単純に例示的であり、システム１００は、所望に応じて、１つ、２つ、又はそれ以上のサブノード１０２－２を含み得る。

メインノード１０２－１は、２線式バス１０６を介してサブノード１０２－２と通信し得る。バス１０６は、バス１０６に沿ってノードをデイジー・チェーン様式で接続するために、バス１０６に沿って隣接するノード間に異なる２線式バスリンクを含んでいてもよい。例えば、図１に図示されるように、バス１０６は、メインノード１０２－１をサブノード０に結合させるリンク、サブノード０をサブノード１に結合させるリンク、及びサブノード１をサブノード２に結合させるリンクを含み得る。いくつかの実施形態では、バス１０６のリンクは、各々、単一のツイストペア線（例えば、非シールドツイストペア）から形成されてもよい。いくつかの実施形態では、バス１０６のリンクは、各々、同軸ケーブルから形成されてもよい（例えば、コアが「正」の線を提供し、シールドが「負」の線を提供する、又はその逆も同様である）。２線式バスリンクは一緒になって、追加の接地又は電圧源線を使用する必要がないように、完全な電気経路（例えば、順方向電流経路及びリターン電流経路）を提供する。

ホスト１１０は、メインノード１０２－１をプログラムし、バス１０６に沿って送信される様々なペイロードの発信者及び受信者として機能するプロセッサを含み得る。いくつかの実施形態では、ホスト１１０は、例えば、マイクロコントローラであり得るか、又はそれを含み得る。特に、ホスト１１０は、バス１０６に沿って起こる集積回路間サウンド（Ｉ２Ｓ）通信のメインであってもよい。ホスト１１０は、Ｉ２Ｓ／時分割多重（ＴＤＭ）プロトコル、シリアルペリフェラルインターフェース（ＳＰＩ）プロトコル、及び／又は集積回路間（Ｉ２Ｃ）プロトコルを介してメインノード１０２－１と通信し得る。いくつかの実施形態では、メインノード１０２－１は、ホスト１１０と同じハウジング内に位置するトランシーバ（例えば、図２を参照して以下で論じられるノードトランシーバ１２０）であってもよい。メインノード１０２－１は、構成及びリードバックのために、Ｉ２Ｃバスを介してホスト１１０によってプログラム可能であり得、また、全てのサブノード１０２－２に対するクロック、同期、及びフレーム形成を生成するように構成され得る。いくつかの実施形態では、ホスト１１０とメインノード１０２－１との間のＩ２Ｃ制御バスの拡張機能が、バス１０６を介して送信されるデータストリームに埋め込まれてもよく、ホスト１１０が１つ以上のサブノード１０２－２のレジスタ及びステータス情報に直接アクセスすることを可能にし、並びに遠距離にわたるＩ２Ｃ間通信を有効にして、ホスト１１０が周辺デバイス１０８を制御することを可能にし得る。いくつかの実施形態では、ホスト１１０とメインノード１０２－１との間のＳＰＩ制御バスの拡張機能が、バス１０６を介して送信されるデータストリームに埋め込まれてもよく、ホスト１１０が１つ以上のサブノード１０２－２のレジスタ及びステータス情報に直接アクセスすることを可能にし、並びに遠距離にわたるＳＰＩ間又はＳＰＩとＩ２Ｃとの間の通信を有効にして、ホスト１１０が周辺デバイス１０８を制御することを可能にし得る。システム１００が車両に含まれる実施形態では、ホスト１１０及び／又はメインノード１０２－１は、車両のヘッドエンドに含まれ得る。

メインノード１０２－１は、「下流」信号（例えば、バス１０６に沿ってメインノード１０２－１から離れて送信されるデータ信号、電力信号など）を生成し、「上流」信号（例えば、バス１０６に沿ってメインノード１０２－１に向けて送信される）を受信し得る。メインノード１０２－１は、バス１０６を介する同期データ送信のためのクロック信号を提供し得る。本明細書で使用されるとき、「同期データ」は、バス１０６に沿って同じノードへの／からの２つの連続した送信間に固定の時間間隔を有して連続的にストリーミングされるデータ（例えば、オーディオ信号）を含み得る。いくつかの実施形態では、メインノード１０２－１によって提供されるクロック信号は、ホスト１１０によってメインノード１０２－１に提供されるＩ２Ｓ入力から導出され得る。サブノード１０２－２は、バス１０６上で下流に、又はバス１０６上で上流に送信されるデータフレームの可能な宛先を表すアドレス可能なネットワーク接続点であり得る。サブノード１０２－２は、下流又は上流データフレームの可能なソースを表してもよい。システム１００は、制御情報及び他のデータがバス１０６を介して１つのノードから次のノードに両方向に送信されることを可能にし得る。サブノード１０２－２のうちの１つ以上はまた、バス１０６を介して送信される信号によって電力供給され得る。

特に、メインノード１０２－１及びサブノード１０２－２の各々は、正の上流端子（「ＡＰ」として示される）、負の上流端子（「ＡＮ」として示される）、正の下流端子（「ＢＰ」として示される）、及び負の下流端子（「ＢＮ」として示される）を含み得る。ノードの正及び負の下流端子は、隣接する下流ノードの正及び負の上流端子にそれぞれ結合され得る。図１に示されるように、メインノード１０２－１は、正及び負の上流端子を含み得るが、これらの端子は使用されない場合がある。他の実施形態では、メインノード１０２－１は、正及び負の上流端子を含まない場合がある。バス１０６に沿った最後のサブノード１０２－２（図１のサブノード２）は、正及び負の下流端子を含み得るが、これらの端子は使用されない場合がある。他の実施形態では、バスに沿った最後のサブノード１０２－２は、正及び負の下流端子を含まない場合がある。

以下に詳細に論じられるように、メインノード１０２－１は、任意選択で、サブノード１０２－２のうちの１つ以上を対象としたデータとともに、周期的に同期制御フレームを下流に送出し得る。例えば、メインノード１０２－１は、同期制御フレームを、１０２４ビット（スーパーフレームを表す）ごとに４８ｋＨｚの周波数で送信してもよく、４９．１５２Ｍｂｐｓのバス１０６上の実効ビットレートをもたらす。例えば、４４．１ｋＨｚを含む他のレートがサポートされてもよい。同期制御フレームは、サブノード１０２－２が各スーパーフレームの始まりを識別することを可能にし得、また、物理層符号化／シグナリングと組み合わせて、各サブノード１０２－２がバス１０６からその内部動作クロックを導出することを可能にし得る。同期制御フレームは、同期の開始をシグナリングするためのプリアンブル、並びに様々なアドレス指定モード（例えば、通常、ブロードキャスト、発見）を可能にする制御フィールド、構成情報（例えば、サブノード１０２－２のレジスタへの書き込み）、Ｉ２Ｃ情報の伝達、ＳＰＩ情報の伝達、サブノード１０２－２における特定の汎用入出力（ＧＰＩＯ）ピンのリモート制御、及び他のサービスを含み得る。プリアンブル及びペイロードデータに続く同期制御フレームの一部分は、同期制御フレーム内の情報が新しいプリアンブルと間違えられる可能性を低減し、関連する電磁放射のスペクトルを平坦化するためにスクランブルされ得る。

同期制御フレームは、メインノード１０２－１によって最後のサブノード１０２－２として構成されたか、又はそれ自体を最後のサブノード１０２－２として自己識別した最後のサブノード１０２－２（すなわち、図１のサブノード２）に到達するまで、（任意選択で、メインノード１０２－１から到来し得るが、追加的又は代替的に、１つ以上の上流のサブノード１０２－２から、又はサブノード１０２－２自体から到来し得る他のデータとともに）サブノード１０２－２間を通され得る。同期制御フレームを受信すると、最後のサブノード１０２－２は、同期応答フレームを送信し、続いて送信が許可されている任意のデータ（例えば、指定されたタイムスロット内の２４ビットオーディオサンプル）を送信し得る。同期応答フレームは、（任意選択で、下流のサブノード１０２－２からのデータとともに）サブノード１０２－２間で上流に通され得、また、同期応答フレームに基づいて、各サブノード１０２－２は、もしあれば、サブノード１０２－２がその中で送信することを許可されるタイムスロットを識別することが可能であり得る。

いくつかの実施形態では、システム１００内のサブノード１０２－２のうちの１つ以上は、周辺デバイス１０８に結合され、それと通信し得る。例えば、サブノード１０２－２は、以下で論じるように、Ｉ２Ｓ、パルス密度変調（ＰＤＭ）、ＴＤＭ、ＳＰＩ、及び／又はＩ２Ｃプロトコルを使用して、関連付けられた周辺デバイス１０８からデータを読み取り、及び／又はそこにデータを書き込みするように構成され得る。いくつかの特定の実施形態では、ノード１０２（例えば、サブノード１０２－２）は、本明細書に開示されている実施形態のいずれかに従って、ＰＤＭインターフェース（例えば、図２を参照して以下で論じられるトランシーバ１２７を利用して）を介して、マイクロホンなどの関連付けられた周辺デバイス１０８に非ＰＤＭデータを受信及び／又は送信し得る。本明細書では、「周辺デバイス１０８」を単数形で称することがあるが、これは単に議論を容易にするためのものであり、単一のサブノード１０２－２が、０個、１個、又はそれ以上の周辺デバイスと結合されてもよい。周辺デバイス１０８に含まれ得る周辺デバイスの例としては、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ＡＳＩＣ、アナログ－デジタル変換器（ＡＤＣ）、デジタル－アナログ変換器（ＤＡＣ）、コーデック、マイクロホン、マイクロホンアレイ、スピーカ、オーディオアンプ、プロトコルアナライザ、加速度計若しくは他の動きセンサ、環境条件センサ（例えば、温度、湿度、及び／若しくはガスセンサ）、有線若しくはワイヤレス通信トランシーバ、表示デバイス（例えば、タッチスクリーンディスプレイ）、ユーザインターフェース構成要素（例えば、ボタン、ダイヤル、若しくは他の制御部）、カメラ（例えば、ビデオカメラ）、メモリデバイス、又はデータを送信及び／又は受信する任意の他の好適なデバイスが挙げられ得る。本明細書では、異なる周辺デバイス構成のいくつかの実施例を詳細に論じる。

いくつかの実施形態では、周辺デバイス１０８は、Ｉ２Ｓ通信用に構成された任意のデバイスを含み得る。周辺デバイス１０８は、Ｉ２Ｓプロトコルを介して関連付けられたサブノード１０２－２と通信し得る。いくつかの実施形態では、周辺デバイス１０８は、Ｉ２Ｃ通信用に構成された任意のデバイスを含み得る。周辺デバイス１０８は、Ｉ２Ｃプロトコルを介して関連付けられたサブノード１０２－２と通信し得る。いくつかの実施形態では、周辺デバイス１０８は、ＳＰＩ通信用に構成された任意のデバイスを含み得る。周辺デバイス１０８は、ＳＰＩプロトコルを介して関連付けられたサブノード１０２－２と通信し得る。いくつかの実施形態では、サブノード１０２－２は、どの周辺デバイス１０８にも結合されなくてもよい。

サブノード１０２－２及びそれに関連付けられた周辺デバイス１０８は、別々のハウジングに収容され、有線又はワイヤレス通信接続を通して結合されてもよく、又は共通ハウジングに収容されてもよい。例えば、周辺デバイス１０８として接続されたスピーカは、関連付けられたサブノード１０２－２のためのハードウェアが他のスピーカ構成要素を含むハウジング内に収容されるように、関連付けられたサブノード１０２－２のためのハードウェア（例えば、図２を参照して以下で論じられるノードトランシーバ１２０）とともにパッケージ化されてもよい。同じことは、任意のタイプの周辺デバイス１０８にも当てはまり得る。

上記で論じたように、ホスト１１０は、マルチチャネルＩ２Ｓ、ＳＰＩ、及び／又はＩ２Ｃ通信プロトコルを使用してメインノード１０２－１と通信し、かつそれを制御し得る。例えば、ホスト１１０は、Ｉ２Ｓを介してメインノード１０２－１内のフレームバッファ（図示せず）にデータを送信し得、メインノード１０２－１は、フレームバッファからデータを読み出し、バス１０６に沿ってデータを送信し得る。類似して、メインノード１０２－１は、バス１０６を介して受信したデータをフレームバッファ内に記憶し得、次いで、Ｉ２Ｓを介してホスト１１０にデータを送信し得る。

各サブノード１０２－２は、メインノード１０２－１からの通信によって構成され得る内部制御レジスタを有し得る。いくつかのこのようなレジスタについて、以下で詳細に論じる。各サブノード１０２－２は、下流データを受信し得、データを更に下流に再送信し得る。各サブノード１０２－２は、上流データを受信及び／若しくは生成し、並びに／又はデータを上流に再送信し、及び／若しくはデータを上流トランザクションに追加し得る。

バス１０６に沿った通信は、周期的スーパーフレーム内で発生し得る。各スーパーフレームは、下流同期制御フレームで始まり、下流送信の期間（「下流部分」とも呼ばれる）、上流送信の期間（「上流部分」とも呼ばれる）、及び無送信の期間（バス１０６が駆動されていない）に分割され、別の下流同期制御フレームの送信直前に終了し得る。メインノード１０２－１は、サブノード１０２－２のうちの１つ以上に送信するためのいくつかの下流部分と、サブノード１０２－２のうちの１つ以上から受信するためのいくつかの上流部分とで（ホスト１１０によって）プログラムされ得る。各サブノード１０２－２は、バス１０６を下って再送信するためのいくつかの下流部分と、消費するためのいくつかの下流部分と、バス１０６を上って再送信するためのいくつかの上流部分と、サブノード１０２－２が関連付けられた周辺デバイス１０８から、サブノード１０２－２から受信したデータを送信し得るいくつかの上流部分とで（メインノード１０２－１によって）プログラムされ得る。バス１０６に沿った通信については、図２～１２を参照して以下で更に詳細に論じる。

本明細書に開示される通信システム１００の実施形態は、全てのサブノード１０２－２が、同じスーパーフレーム内でバス１０６を介して出力データを受信し得る（例えば、全てのサブノード１０２－２が、ノード１０２間のサンプル遅延なしで同じオーディオサンプルを受信し得る）点で、従来の通信システムの中で一意である。従来の通信システムでは、データは、次のノードに、次のフレームにおいて下流に渡される前に、各ノードでバッファリングされ、処理される。したがって、これらの従来の通信システムでは、データ送信のレイテンシはノードの数に依存する（各ノードが１つのオーディオサンプルの遅延を追加する）。本明細書に開示される通信システム１００では、バス１０６は、第１のサブノード又は最後のサブノード１０２－２がデータを受信するかどうかにかかわらず、１サイクルのレイテンシのみを追加し得る。上流通信についても同様であり、データは、どのサブノード１０２－２がデータを提供したかにかかわらず、次のスーパーフレームにおいて上流ノード１０２で利用可能であり得る。

更に、本明細書に開示される通信システム１００の実施形態では、下流データ（例えば、下流オーディオデータ）は、メインノード１０２－１によって、又は受信サブノード１０２－２の上流にあるサブノード１０２－２のいずれかによってバス１０６に載せられ得る。同様に、上流データ（例えば、上流オーディオデータ）は、受信ノード１０２（すなわち、メインノード１０２－１又はサブノード１０２－２）の下流にあるサブノード１０２－２のいずれかによってバス１０６に載せられ得る。そのような機能は、サブノード１０２－２が、特定の時間（例えば、特定のオーディオサンプル時間）で上流及び下流データの両方を提供することを可能にする。オーディオデータの場合、このデータは、（スーパーフレーム境界内に入る小さい処理遅延の他に）更なる遅延なしに、任意の下流又は上流ノード１０２において次のオーディオサンプルで受信されることが可能である。本明細書で更に論じられるように、（例えば、同期制御フレーム（ＳＣＦ）内の）制御メッセージが、（特定のノード１０２にアドレス指定しているか又はブロードキャストして）最後のノード１０２に進み得、（例えば、同期応答フレーム（ＳＲＦ）内の）上流応答が、同じスーパーフレーム内で最後の下流ノード１０２によって作成され得る。ＳＣＦによってアドレス指定されたノード１０２は、自身の応答で上流ＳＲＦの内容を変更する。したがって、同じオーディオサンプル内で、制御と応答とが、複数のノード１０２にわたって完全に実行され得る。これもまた、（あるノードから他のノードへメッセージを中継するために）ノード間でサンプルレイテンシが発生する従来の通信システムとは対照的である。

メインノード１０２－１及びサブノード１０２－２の各々は、システム１００の構成要素間の通信を管理するために、トランシーバを含み得る。図２は、様々な実施形態に従って、図１のシステム１００のノード（例えば、メインノード１０２－１又はサブノード１０２－２）に含まれ得るノードトランシーバ１２０のブロック図である。いくつかの実施形態では、ノードトランシーバ１２０は、システム１００のノードの各々に含まれてもよく、ノードトランシーバ１２０がメインとして機能するのか（例えば、ＭＡＩＮピンがハイのとき）、又はサブとして機能するのか（例えば、ＭＡＩＮピンがローのとき）を示すために、制御信号が、メイン（ＭＡＩＮ）ピンを介して、ノードトランシーバ１２０に提供され得る。

ノードトランシーバ１２０は、上流差動シグナリング（ＤＳ）トランシーバ１２２及び下流ＤＳトランシーバ１２４を含み得る。上流ＤＳトランシーバ１２２は、図１を参照して上記で論じた正及び負の上流端子に結合され得、下流ＤＳトランシーバ１２４は、図１を参照して上記で論じた正及び負下流端子に結合され得る。いくつかの実施形態では、上流ＤＳトランシーバ１２２は、低電圧ＤＳ（ＬＶＤＳ）トランシーバであってもよく、下流ＤＳトランシーバ１２４は、ＬＶＤＳトランシーバであってもよい。システム１００内の各ノードは、バス１０６にＡＣ結合されてもよく、データ信号は、バス１０６を介してタイミング情報を提供するために適当な符号化（例えば、差動マンチェスタコード化、バイフェーズマークコード化、マンチェスタコード化、非ゼロ復帰、ランレングス制限を有する反転（ＮＲＺＩ）コード化、又は任意の他の好適な符号化）で、所定の形態のＤＳ（例えば、ＬＶＤＳ又はマルチポイントＬＶＤＳ（ＭＬＶＤＳ）又は同様のシグナリング）を使用して、（例えば、上流ＤＳトランシーバ１２２及び／又は下流ＤＳトランシーバ１２４を介して）バス１０６に沿って伝達され得る。

上流ＤＳトランシーバ１２２及び下流ＤＳトランシーバ１２４は、バスプロトコル回路１２６と通信することができ、バスプロトコル回路１２６は、他の構成要素の中でも、位相ロックループ（ＰＬＬ）１２８及び電圧レギュレータ回路１３０と通信することができる。ノードトランシーバ１２０が電源投入されると、電圧レギュレータ回路１３０は、ＰＬＬ１２８によって電源オンリセットとして使用される「電源良好」信号を立ち上げ得る。

上述のように、システム１００内のサブノード１０２－２のうちの１つ以上は、データと同時にバス１０６を介して送信される電力を受け取ることができる。配電（これは、サブノード１０２－２のうちのいくつかは、それらに独占的に提供されるローカル電源を有するように構成され得るので、任意選択である）のために、メインノード１０２－１は、（例えば、ローパスフィルタを介して、下流端子の一方を電圧レギュレータによって提供される電圧源に接続し、他方の下流端子を接地することによって）メインノード１０２－１とサブノード０との間のバスリンクにＤＣバイアスをかけ得る。ＤＣバイアスは、５ボルト、８ボルト、自動車バッテリの電圧、又はより高い電圧などの所定の電圧であり得る。相続く各サブノード１０２－２は、電力を回復するために、（例えば、電圧レギュレータ回路１３０を使用して）その上流バスリンクを選択的にタップすることができる。この電力を使用して、サブノード１０２－２自体（及び、任意選択で、サブノード１０２－２に結合された１つ以上の周辺デバイス１０８）に電力供給し得る。サブノード１０２－２はまた、上流バスリンクから、又はローカル電源から回復された電力のいずれかで、次のインラインサブノード１０２－２のために下流バスリンクに選択的にバイアスをかけてもよい。例えば、サブノード０は、上流バスリンク１０６のＤＣバイアスを使用して、サブノード０自体及び／又は１つ以上の関連付けられた周辺デバイス１０８のための電力を回復してもよく、及び／又はサブノード０は、その上流バスリンク１０６から電力を回復して、その下流バスリンク１０６にバイアスをかけてもよい。

このため、いくつかの実施形態では、システム１００内の各ノードは、下流バスリンクを介して後続の下流ノードに電力を提供し得る。ノードの電力供給は、順序付けられた様態で実行され得る。例えば、バス１０６を介してサブノード０が発見され、構成された後、メインノード１０２－１は、サブノード１に電力を提供するために、サブノード０に、その下流バスリンク１０６に電力を提供するように指示し得、サブノード１が発見され、構成された後、メインノード１０２－１は、サブノード２に電力を提供するために、サブノード１に、その下流バスリンク１０６に電力を提供するように指示し得る（バス１０６に結合された追加のサブノード１０２－２についても同様にされる）。いくつかの実施形態では、サブノード１０２－２のうちの１つ以上は、その上流バスリンクから電力供給される代わりに、又はそれに追加して、ローカルで電力供給されてもよい。いくつかのそのような実施形態では、所与のサブノード１０２－２用のローカル電源を使用して、１つ以上の下流サブノードに電力を提供してもよい。

いくつかの実施形態では、上流バスインターフェース回路１３２が、上流ＤＳトランシーバ１２２と電圧レギュレータ回路１３０との間に配設され得、下流バスインターフェース回路１３１が、下流ＤＳトランシーバ１２４と電圧レギュレータ回路１３０との間に配設され得る。バス１０６の各リンクは、ＡＣ（信号）成分及びＤＣ（電力）成分を搬送し得るので、上流バスインターフェース回路１３２及び下流バスインターフェース回路１３１は、ＡＣ成分及びＤＣ成分を分離し、ＡＣ成分を上流ＤＳトランシーバ１２２及び下流ＤＳトランシーバ１２４に提供し、ＤＣ成分を電圧レギュレータ回路１３０に提供し得る。上流ＤＳトランシーバ１２２及び下流ＤＳトランシーバ１２４のライン側のＡＣ結合は、高速双方向通信を可能にするために、トランシーバ１２２及び１２４をライン上のＤＣ成分から実質的に切り離す。上記で論じたように、ＤＣ成分は、給電のためにタップされてもよく、上流バスインターフェース回路１３２及び下流バスインターフェース回路１３１は、電圧レギュレータ回路１３０に提供されるＡＣ成分を低減するために、例えば、フェライト、コモンモードチョーク、又はインダクタを含み得る。いくつかの実施形態では、上流バスインターフェース回路１３２は、上流ＤＳトランシーバ１２２に含まれてもよく、及び／又は下流バスインターフェース回路１３１は、下流ＤＳトランシーバ１２４に含まれてもよい。他の実施形態では、フィルタリング回路は、トランシーバ１２２及び１２４の外部であってもよい。

ノードトランシーバ１２０は、ノードトランシーバ１２０と外部デバイス１５５との間のＩ２Ｓ、ＴＤＭ、及びＰＤＭ通信のためのトランシーバ１２７を含み得る。本明細書では、「外部デバイス１５５」を単数形で称することがあるが、これは単に例示を容易にするためのものであり、複数の外部デバイスが、Ｉ２Ｓ／ＴＤＭ／ＰＤＭトランシーバ１２７を介してノードトランシーバ１２０と通信し得る。当技術分野において既知のように、Ｉ２Ｓプロトコルは、（例えば、プリント回路基板（ＰＣＢ）上のオーディオチップ間で）パルス符号変調（ＰＣＭ）情報を搬送するためのものである。本明細書で使用されるとき、「Ｉ２Ｓ／ＴＤＭ」は、ＴＤＭを使用する複数のチャネルへのＩ２Ｓステレオ（２チャネル）コンテンツの拡張を指し得る。当技術分野において既知のように、ＰＤＭは、シグマデルタ変換器において使用され得、特に、ＰＤＭフォーマットは、デシメーション前のオーバーサンプリングされた１ビットシグマデルタＡＤＣ信号を表し得る。ＰＤＭフォーマットは、デジタルマイクロホンの出力フォーマットとして使用されることが多い。Ｉ２Ｓ／ＴＤＭ／ＰＤＭトランシーバ１２７は、バスプロトコル回路１２６及び外部デバイス１５５との通信のためのピンと通信し得る。図２には、６つのピン、ＢＣＬＫ、ＳＹＮＣ、ＤＴＸ［１：０］、及びＤＲＸ［１：０］が図示されており、ＢＣＬＫピンは、Ｉ２Ｓビットクロックのために使用され得、ＳＹＮＣピンは、Ｉ２Ｓフレーム同期信号のために使用され得、ＤＴＸ［１：０］ピン及びＤＲＸ［１：０］ピンは、それぞれ送信及び受信データチャネルのために使用される。図２には、２つの送信ピン（ＤＴＸ［１：０］）及び２つの受信ピン（ＤＲＸ［１：０］）が図示されているが、任意の所望の数の受信及び／又は送信ピンが使用されてもよい。

ノードトランシーバ１２０がメインノード１０２－１に含まれるとき、外部デバイス１５５は、ホスト１１０を含んでもよく、Ｉ２Ｓ／ＴＤＭ／ＰＤＭトランシーバ１２７は、ホスト１１０からデータを受信し、ホスト１１０のＩ２Ｓインターフェースクロックと同期してデータをホスト１１０に送出することができるＩ２Ｓサブ（ＢＣＬＫ及びＳＹＮＣに関して）を提供してもよい。特に、Ｉ２Ｓフレーム同期信号は、ＳＹＮＣピンで、ホスト１１０からの入力として受信され得、ＰＬＬ１２８は、その信号を使用してクロックを生成し得る。ノードトランシーバ１２０がサブノード１０２－２に含まれるとき、外部デバイス１５５は、１つ以上の周辺デバイス１０８を含んでもよく、Ｉ２Ｓ／ＴＤＭ／ＰＤＭトランシーバ１２７は、周辺デバイス１０８とのＩ２Ｓ通信を制御することができる（ＢＣＬＫ及びＳＹＮＣのための）Ｉ２Ｓクロックメインを提供してもよい。特に、Ｉ２Ｓ／ＴＤＭ／ＰＤＭトランシーバ１２７は、ＳＹＮＣピンで、出力としてＩ２Ｓフレーム同期信号を提供し得る。ノードトランシーバ１２０内のレジスタは、バス１０６を介してデータスロットとして、どのかつどれだけの数のＩ２Ｓ／ＴＤＭチャネルが送信されているかを決定することができる。ノードトランシーバ１２０内のＴＤＭモード（ＴＤＭＭＯＤＥ）レジスタは、ＴＤＭ送信又は受信ピン上の連続するＳＹＮＣパルス間にどれだけの数のＴＤＭチャネルが適合するかの値を記憶し得る。チャネルサイズの知識とともに、ノードトランシーバ１２０は、サンプリング時間（例えば、４８ｋＨｚ）内のビット数と一致するように、ＢＣＬＫレートを自動的に設定し得る。

ノードトランシーバ１２０は、ノードトランシーバ１２０と外部デバイス１５７との間のＩ２Ｃ通信のためのトランシーバ１２９を含み得る。本明細書では、「外部デバイス１５７」を単数形で称することがあるが、これは単に例示を容易にするためのものであり、複数の外部デバイスが、Ｉ２Ｃトランシーバ１２９を介してノードトランシーバ１２０と通信し得る。当技術分野において既知のように、Ｉ２Ｃプロトコルは、クロック（ＳＣＬ）ライン及びデータ（ＳＤＡ）ラインを使用して、データ移送を提供する。Ｉ２Ｃトランシーバ１２９は、バスプロトコル回路１２６及び外部デバイス１５７との通信のためのピンと通信し得る。図２には、４つのピン、ＡＤＲ１、ＡＤＲ２、ＳＤＡ、及びＳＣＬが図示されており、ＡＤＲ１及びＡＤＲ２は、ノードトランシーバ１２０がＩ２Ｃサブとして機能するとき（例えば、メインノード１０２－１に含まれるとき）、ノードトランシーバ１２０によって使用されるＩ２Ｃアドレスを修正するために使用され得、ＳＤＡ及びＳＣＬは、それぞれＩ２Ｃシリアルデータ及びシリアルクロック信号のために使用される。ノードトランシーバ１２０がメインノード１０２－１に含まれるとき、外部デバイス１５７は、ホスト１１０を含んでもよく、Ｉ２Ｃトランシーバ１２９は、ホスト１１０からプログラミング命令を受信することができるＩ２Ｃサブを提供してもよい。特に、Ｉ２Ｃシリアルクロック信号は、ＳＣＬピンで、レジスタアクセスのためのホスト１１０からの入力として受信され得る。ノードトランシーバ１２０がサブノード１０２－２に含まれるとき、外部デバイス１５７は、周辺デバイス１０８を含んでもよく、Ｉ２Ｃトランシーバ１２９は、ホスト１１０によって提供され、かつバス１０６を介してノードトランシーバ１２０に送信される命令に従って、Ｉ２Ｃトランシーバが１つ以上の周辺デバイスをプログラムすることを可能にするためにＩ２Ｃメインを提供してもよい。特に、Ｉ２Ｃトランシーバ１２９は、ＳＣＬピンで、出力としてＩ２Ｃシリアルクロック信号を提供し得る。

ノードトランシーバ１２０は、ノードトランシーバ１２０と外部デバイス１３８との間のＳＰＩ通信のためのトランシーバ１３６を含み得る。本明細書では、「外部デバイス１３８」を単数形で称することがあるが、これは単に例示を容易にするためのものであり、複数の外部デバイスが、ＳＰＩトランシーバ１３６を介してノードトランシーバ１２０と通信し得る。当技術分野において既知のように、ＳＰＩプロトコルは、サブ選択（ＳＳ）データライン、クロック（ＢＣＬＫ）データライン、メインアウトサブイン（ＭＯＳＩ）データライン、及びメインインサブアウト（ＭＩＳＯ）データラインを使用してデータ移送を提供し、これら４つのラインに対応するピンは図２に図示されている。ＳＰＩトランシーバ１３６は、バスプロトコル回路１２６及び外部デバイス１３８との通信のためのピンと通信し得る。ノードトランシーバ１２０がメインノード１０２－１に含まれるとき、外部デバイス１３８は、ホスト１１０又は別の外部デバイスを含んでもよく、ＳＰＩトランシーバ１３６は、ホスト１１０又は他の外部デバイスからのコマンドを受信し、それに応答することができるＳＰＩサブを提供してもよい。ノードトランシーバ１２０がサブノード１０２－２に含まれるとき、外部デバイス１３８は、周辺デバイス１０８を含んでもよく、ＳＰＩトランシーバ１３６は、ＳＰＩトランシーバ１３６が１つ以上の周辺デバイス１０８にコマンドを送出することを可能にするためにＳＰＩホストを提供してもよい。ＳＰＩトランシーバ１３６は、読み取りデータ先入れ先出し（ＦＩＦＯ）バッファ及び書き込みデータＦＩＦＯバッファを含み得る。読み取りデータＦＩＦＯバッファは、他のノード１０２から読み取られたデータを収集するために使用され得、また、外部デバイス１３８が適切な読み取りコマンドを送信するときに、外部デバイス１３８によって読み取られ得る。書き込みデータＦＩＦＯバッファは、書き込みデータが別のデバイスに送信される前に、外部デバイス１３８から書き込みデータを収集するために使用され得る。

ノードトランシーバ１２０は、バスプロトコル回路１２６と通信する割り込み要求（ＩＲＱ）ピンを含み得る。ノードトランシーバ１２０がメインノード１０２－１に含まれるとき、バスプロトコル回路１２６は、ＩＲＱピンを介してホスト１１０に向けてイベント駆動型割り込み要求を提供し得る。ノードトランシーバ１２０がサブノード１０２－２に含まれるとき（例えば、ＭＡＩＮピンがローのとき）、ＩＲＱピンは、割り込み要求機能を有するＧＰＩＯピンとして機能し得る。ノードトランシーバ１２０は、図２に示されたものに加えて（例えば、以下で論じるように）他のピンを含み得る。

システム１００は、いくつかの異なる動作モードのいずれかで動作し得る。バス１０６上のノードは、各々、どの動作モードが現在有効にされているかを示すレジスタを有し得る。実施され得る様々な動作モードの実施例について、以下に説明する。スタンバイ動作モードでは、バスの活動は、包括的な電力節約を有効にするために低減され、必要とされる唯一のトラフィックは、各ノードのＰＬＬ（例えば、ＰＬＬ１２８）を同期させ続けるための最小の下流プリアンブルである。スタンバイ動作モードでは、バス１０６にわたる読み取り及び書き込みはサポートされない。発見動作モードでは、メインノード１０２－１は、バス１０６に沿って所定の信号を送出して、バス１０６に沿って分布するサブノード１０２－２のトポロジをマップアウトするために、好適な応答を待ち得る。通常動作モードでは、サブノード１０２－２への及びサブノード１０２－２からのフルレジスタアクセスだけでなく、バス１０６を介して周辺デバイス１０８への及び周辺デバイス１０８からのアクセスも利用可能であり得る。通常モードは、同期上流データの有無を問わずに、かつ同期下流データの有無を問わずに、ホスト１１０によって包括的に構成され得る。

図３は、様々な実施形態に従って、システム１００における通信に使用される同期制御フレーム１８０の一部分の図である。特に、同期制御フレーム１８０は、以下で論じるように、データクロック回復及びＰＬＬ同期に使用され得る。上述のように、バス１０６を介した通信は、両方向で発生し得るため、通信は、下流部分と上流部分とに時間多重化され得る。下流部分では、同期制御フレーム及び下流データは、メインノード１０２－１から送信され得、一方、上流部分では、同期応答フレーム及び上流データは、サブノード１０２－２の各々からメインノード１０２－１に送信され得る。同期制御フレーム１８０は、プリアンブル１８２及び制御データ１８４を含み得る。各サブノード１０２－２は、受信した同期制御フレーム１８０のプリアンブル１８２を、ＰＬＬ１２８にフィードするための時間基準として使用するように構成され得る。これを容易にするため、プリアンブル１８２は、有効な制御データ１８４の「規則」に従わず、このため、制御データ１８４から簡単に区別することができる。

例えば、いくつかの実施形態では、バス１０６に沿った通信は、最初にクロックを使用して符号化され得、ゼロで差動マンチェスタコード化スキームに遷移する。このような符号化スキームによれば、各ビット時間は、クロック遷移で始まる。データ値がゼロである場合、符号化された信号は、ビット時間の中間で再び遷移する。データ値が１である場合、符号化された信号は、再び遷移しない。図５に図示されるプリアンブル１８２は、符号化プロトコルに違反している場合があり（例えば、ビット時間５、７、及び８の始まりにおいて発生しないクロック遷移を有することによって）、これは、プリアンブル１８２が、制御データ１８４の任意のリーガル（例えば、正しく符号化された）パターンとも一致しない場合があることを意味する。加えて、プリアンブル１８２は、制御データ１８４のリーガルパターンを取り、かつ単一ビット時間又は複数ビット時間の期間について、バス１０６を強制的にハイ又はローにすることによって、複製することができない。図５に図示されるプリアンブル１８２は、単純に例示的であり、同期制御フレーム１８０は、任意の好適な様態で制御データ１８４によって使用される符号化に違反し得る異なるプリアンブル１８２を含み得る。

バスプロトコル回路１２６は、バス１０６から回復されたクロックで動作し、同期制御フレーム１８０を検出してＰＬＬ１２８にフレーム同期インジケータを送出する差動マンチェスタ復号器回路を含み得る。このような様態で、同期制御フレーム１８０は、システムクロック又はより高速なオーバーサンプリングクロックを使用することなく検出され得る。したがって、サブノード１０２－２は、サブノード１０２－２で水晶クロック源を必要とせずに、バス１０６からＰＬＬ同期信号を受信することができる。

上述のように、バス１０６に沿った通信は、周期的スーパーフレーム内で発生し得る。図４は、様々な実施形態に従って、スーパーフレーム１９０の図である。図６に示されるように、スーパーフレームは、同期制御フレーム１８０で始まり得る。同期制御フレーム１８０がＰＬＬ１２８のためのタイミング源として使用されるとき、スーパーフレームが通信される周波数（「スーパーフレーム周波数」）は、同期信号周波数と同じであり得る。オーディオデータがバス１０６に沿って送信されるいくつかの実施形態では、スーパーフレーム周波数は、システム１００で使用されるオーディオサンプリング周波数と同じ（例えば、４８ｋＨｚ又は４４．１ｋＨｚのいずれか）であってもよいが、任意の好適なスーパーフレーム周波数を使用してもよい。各スーパーフレーム１９０は、下流送信の期間１９２、上流送信の期間１９４、及び無送信の期間１９６（例えば、バス１０６が駆動されていないとき）に分割され得る。

図４では、スーパーフレーム１９０は、最初の下流送信の期間１９２及びその後の上流送信の期間１９４で示されている。下流送信の期間１９２は、同期制御フレーム１８０及びＸ個の下流データスロット１９８を含み得る。ここで、Ｘはゼロであってもよい。バス１０６上の実質的に全ての信号は、ラインコード化され得、同期信号は、上記で論じたように、同期制御フレーム１８０内の同期プリアンブル１８２の形態で、メインノード１０２－１から最後のサブノード１０２－２（例えば、サブノード１０２－２Ｃ）へ下流に転送され得る。下流、ＴＤＭ、同期データは、同期制御フレーム１８０の後のＸ個の下流データスロット１９８に含まれ得る。下流データスロット１９８は、等しい幅を有し得る。上記で論じたように、ＰＬＬ１２８は、ノードがバス１０６を介する通信のタイミングを計るために使用するクロックを提供し得る。バス１０６を使用してオーディオデータを送信するいくつかの実施形態では、ＰＬＬ１２８は、オーディオサンプリング周波数の倍数（例えば、オーディオサンプリング周波数の１０２４倍、各スーパーフレームに１０２４ビットのクロックをもたらす）で動作し得る。

上流送信の期間１９４は、同期応答フレーム１９７及びＹ個の上流データスロット１９９を含み得る。ここで、Ｙはゼロであってもよい。いくつかの実施形態では、各サブノード１０２－２は、下流データスロット１９８の一部分を消費し得る。最後のサブノード（例えば、図１のサブノード２）は、（最後のサブノードのレジスタに記憶された所定の応答時間の後に）同期応答フレーム１９７で応答し得る。上流、ＴＤＭ、同期データは、同期応答フレーム１９７の直後の上流データスロット１９９内に、各サブノード１０２－２によって追加され得る。上流データスロット１９９は、等しい幅を有し得る。最後のサブノードではないサブノード１０２－２（例えば、図１のサブノード０及び１）は、そのレジスタのうちの１つの読み取りがスーパーフレーム１９０の同期制御フレーム１８０において要求された場合、又はリモートＩ２Ｃ読み取りがスーパーフレーム１９０の同期制御フレーム１８０において要求された場合、受信された同期応答フレーム１９７をそれ自体の上流応答と置き換え得る。

上記で論じたように、同期制御フレーム１８０は、各下流送信を始め得る。いくつかの実施形態では、同期制御フレーム１８０は、６４ビット長であってもよいが、任意の他の好適な長さを使用してもよい。同期制御フレーム１８０は、上述のように、プリアンブル１８２で始まり得る。いくつかの実施形態では、同期制御フレーム１８０がサブノード１０２－２によって下流のサブノード１０２－２に再送信されるとき、プリアンブル１８２は、再送信されるのではなく、送信するサブノード１０２－２によって生成され得る。

同期制御フレーム１８０の制御データ１８４は、バス１０６を介するトランザクションを制御するために使用されるデータを包含するフィールドを含み得る。これらのフィールドの実施例は以下で論じられ、図５に、いくつかの実施形態が図示されている。特に、図５は、様々な実施形態に従って、通常モード、Ｉ２Ｃモード、及び発見モードにおける同期制御フレーム１８０のためのフォーマット例を図示する。いくつかの実施形態では、異なるプリアンブル１８２又は同期制御フレーム１８０は、通常モードへの遷移が送出されるまで、サブノード１０２－２が同期制御フレーム１８０の全てを受信する必要がないように、完全にスタンバイモードで使用されてもよい。

いくつかの実施形態では、同期制御フレーム１８０は、カウント（ＣＮＴ）フィールドを含み得る。ＣＮＴフィールドは、任意の好適な長さ（例えば、２ビット）を有し得、前のスーパーフレームで使用された値から（フィールドの長さを法として）インクリメントされ得る。予期しないＣＮＴ値を受信するサブノード１０２－２は、割り込みを返すようにプログラムされ得る。

いくつかの実施形態では、同期制御フレーム１８０は、ノードアドレス指定モード（ＮＡＭ）フィールドを含み得る。ＮＡＭフィールドは、任意の好適な長さ（例えば、２ビット）を有し得、バス１０６を介するサブノード１０２－２のレジスタへのアクセスを制御するために使用され得る。通常モードでは、サブノード１０２－２のレジスタは、サブノード１０２－２のＩＤ及びレジスタのアドレスに基づいて読み取り及び／又は書き込みされ得る。ブロードキャストトランザクションは、全てのサブノード１０２－２によって取られるべき書き込みである。いくつかの実施形態では、ＮＡＭフィールドは、「無」（例えば、データはどの特定のサブノード１０２－２にもアドレス指定されない）、「通常」（例えば、データは、以下で論じられるアドレスフィールドに特定された特定のサブノード１０２－２にユニキャストされる）、「ブロードキャスト」（例えば、全てのサブノード１０２－２にアドレス指定される）、及び「発見」を含む４つのノードアドレス指定モードを提供し得る。

いくつかの実施形態では、同期制御フレーム１８０は、Ｉ２Ｃフィールドを含み得る。Ｉ２Ｃフィールドは、任意の好適な長さ（例えば、１ビット）を有し得、下流送信の期間１９２がＩ２Ｃトランザクションを含むことを示すために使用され得る。Ｉ２Ｃフィールドは、ホスト１１０が、関連付けられたサブノード１０２－２に対してＩ２Ｃサブとして機能する周辺デバイス１０８にリモートアクセスするための命令を提供したことを示し得る。

いくつかの実施形態では、同期制御フレーム１８０は、ノードフィールドを含み得る。ノードフィールドは、任意の好適な長さ（例えば、４ビット）を有し得、通常アクセス及びＩ２Ｃアクセスのためにどのサブノードがアドレス指定されているかを示すために使用され得る。発見モードでは、このフィールドは、サブノード１０２－２のノードＩＤレジスタ内に、新たに発見されたサブノード１０２－２のための識別子をプログラムするために使用され得る。以下で論じるように、システム１００内の各サブノード１０２－２には、サブノード１０２－２がメインノード１０２－１によって発見されたとき、一意のＩＤが割り当てられ得る。いくつかの実施形態では、メインノード１０２－１はノードＩＤを有さず、一方、他の実施形態では、メインノード１０２－１はノードＩＤを有し得る。いくつかの実施形態では、バス１０６上でメインノード１０２－１に取り付けられたサブノード１０２－２（例えば、図１のサブノード０）が、サブノード０であり、相続く各サブノード１０２－２が、前のサブノードよりも１高い数を有する。しかしながら、これは単純に例示的であり、任意の好適なサブノード識別システムが使用されてもよい。

いくつかの実施形態では、同期制御フレーム１８０は、読み取り／書き込み（ＲＷ）フィールドを含み得る。ＲＷフィールドは、任意の好適な長さ（例えば、１ビット）を有し得、通常アクセスが、読み取り（例えば、ＲＷ＝＝１）であるか、又は書き込み（例えば、ＲＷ＝＝０）であるかを制御するために使用され得る。

いくつかの実施形態では、同期制御フレーム１８０は、アドレスフィールドを含み得る。アドレスフィールドは、任意の好適な長さ（例えば、８ビット）を有し得、バス１０６を通してサブノード１０２－２の特定のレジスタをアドレス指定するために使用され得る。Ｉ２Ｃトランザクションでは、アドレスフィールドは、ＳＴＡＲＴ／ＳＴＯＰ、ＷＡＩＴ、ＲＷ、及びＤＡＴＡ ＶＬＤなどのＩ２Ｃ制御値に置き換えられ得る。発見トランザクションでは、アドレスフィールドは、（例えば、図５に図示されているような）所定の値を有し得る。

いくつかの実施形態では、同期制御フレーム１８０は、データフィールドを含み得る。データフィールドは、任意の好適な長さ（例えば、８ビット）を有し得、通常書き込み、Ｉ２Ｃ書き込み、及びブロードキャスト書き込みのために使用され得る。４を乗じたＲＥＳＰＣＹＣＳ値を使用して、受信されている同期制御フレーム１８０の開始と送信されている同期応答フレーム１９７の開始との間に、新たに発見されたノードが何サイクル経過することを許容すべきかを決定することができる。ＮＡＭフィールドが発見モードを示すとき、以下で論じられるノードアドレスフィールド及びデータフィールドは、好適な任意選択の乗数（例えば、４）を乗じたときに、同期制御フレーム１８０の終わりから同期応答フレーム１９７の開始までの時間をビットで示すＲＥＳＰＣＹＣＳ値として符号化され得る。これは、新たに発見されたサブノード１０２－２が、上流送信に適当なタイムスロットを決定することを可能にする。

いくつかの実施形態では、同期制御フレーム１８０は、巡回冗長検査（ＣＲＣ）フィールドを含み得る。ＣＲＣフィールドは、任意の好適な長さ（例えば、１６ビット）を有し得、プリアンブル１８２に続いて、同期制御フレーム１８０の制御データ１８４のためのＣＲＣ値を送信するために使用され得る。いくつかの実施形態では、ＣＲＣは、ＣＣＩＴＴ－ＣＲＣ誤り検出スキームに従って計算され得る。

いくつかの実施形態では、プリアンブル１８２とＣＲＣフィールドとの間の同期制御フレーム１８０の少なくとも一部分は、この間隔におけるビットのシーケンスがプリアンブル１８２と周期的に一致する（このため、サブノード１０２－２によって、新しいスーパーフレーム１９０の開始として誤って解釈され得る）可能性を低減するために、並びに上述のように電磁放射を低減するためにスクランブルされ得る。いくつかのそのような実施形態では、同期制御フレーム１８０のＣＮＴフィールドは、スクランブルロジックによって使用されて、スクランブルされたフィールドが、１つのスーパーフレームと次のスーパーフレームとでは異なるようにスクランブルされることを確実にし得る。本明細書に説明されるシステム１００の様々な実施形態は、スクランブリングを省略してもよい。

上記で論じたスクランブリング及び／又は誤り符号化などの技法に加えて、又はその代わりに、他の技法を使用して、プリアンブル１８２がサブノード１０２－２によって一意に識別され得ることを確実にするか、又はプリアンブル１８２が同期制御フレーム１８０内の他の場所に現れる可能性を低減してもよい。例えば、より長い同期シーケンスを使用して、同期制御フレーム１８０の残部の特定の符号化がそれに一致する可能性を低減させ得る。追加的又は代替的に、同期制御フレームの残部は、固定の「０」又は「１」値を適当なビットに置くことによってなど、同期シーケンスが発生し得ないように構造化され得る。

メインノード１０２－１は、バス１０６上の通信に特有の要求及びＩ２Ｃ要求の両方を含む、読み取り及び書き込み要求をサブノード１０２－２に送出し得る。例えば、メインノード１０２－１は、（ＲＷフィールドを使用して示された）読み取り及び書き込み要求を（ＮＡＭ及びノードフィールドを使用して）１つ以上の指定されたサブノード１０２－２に送出してもよく、その要求が、バス１０６に特有のサブノード１０２－２に対する要求であるか、サブノード１０２－２に対するＩ２Ｃ要求であるか、又はサブノード１０２－２の１つ以上のＩ２Ｃポートでサブノード１０２－２に結合されたＩ２Ｃ適合の周辺デバイス１０８に渡されるＩ２Ｃ要求であるかを示すことができる。

上流通信に目を向けると、同期応答フレーム１９７は、各上流送信を始め得る。いくつかの実施形態では、同期応答フレーム１９７は、６４ビット長であってもよいが、任意の他の好適な長さを使用してもよい。同期応答フレーム１９７も、同期制御フレーム１８０のプリアンブル１８２に関して上記で論じたように、プリアンブルと、それに続いてデータ部分を含み得る。下流送信の終わりに、バス１０６上の最後のサブノード１０２－２は、ＲＥＳＰＣＹＣＳカウンタが満了するまで待機し、次いで、同期応答フレーム１９７を上流に送信し始めてもよい。上流のサブノード１０２－２が通常の読み取り又は書き込みトランザクションによって標的とされている場合、サブノード１０２－２は、それ自体の同期応答フレーム１９７を生成し、下流から受信したものと置き換え得る。どのサブノード１０２－２も、予想される時間に下流のサブノード１０２－２からの同期応答フレーム１９７を見ない場合、サブノード１０２－２は、それ自体の同期応答フレーム１９７を生成し、それを上流に送信し始める。

同期応答フレーム１９７のデータ部分は、応答情報をメインノード１０２－１に戻すために通信するために使用されるデータを包含するフィールドを含み得る。これらのフィールドの実施例は以下で論じられ、図６に、いくつかの実施形態が図示されている。特に、図６は、様々な実施形態に従って、通常モード、Ｉ２Ｃモード、及び発見モードにおける同期応答フレーム１９７のためのフォーマット例を図示する。

いくつかの実施形態では、同期応答フレーム１９７は、カウント（ＣＮＴ）フィールドを含み得る。ＣＮＴフィールドは、任意の好適な長さ（例えば、２ビット）を有し得、前に受信した同期制御フレーム１８０内のＣＮＴフィールドの値を送信するために使用され得る。

いくつかの実施形態では、同期応答フレーム１９７は、確認応答（ＡＣＫ）フィールドを含み得る。ＡＣＫフィールドは、任意の好適な長さ（例えば、２ビット）を有し得、サブノード１０２－２が同期応答フレーム１９７を生成するとき、前の同期制御フレーム１８０において受信したコマンドに確認応答するためにそのサブノード１０２－２によって挿入され得る。ＡＣＫフィールド内で通信され得るインジケータ例としては、待機、確認応答、非肯定応答（ＮＡＣＫ）、及び再試行が挙げられる。いくつかの実施形態では、ＡＣＫフィールドは、（例えば、ブロードキャスト確認応答をメインノード１０２－１に送信することによって）ブロードキャストメッセージを受信し処理したことをサブノード１０２－２によって確認応答を送信するようにサイズ決定され得る。いくつかのそのような実施形態では、サブノード１０２－２はまた、サブノード１０２－２が送信するデータ（例えば、キーパッド又はタッチスクリーンからの非ＴＤＭ入力などのデマンドベースの上流送信のため、又はサブノード１０２－２が誤り又は緊急状態を報告したいときなどの優先上流送信のために使用することができる）を有するかどうかを示してもよい。

いくつかの実施形態では、同期応答フレーム１９７は、Ｉ２Ｃフィールドを含み得る。Ｉ２Ｃフィールドは、任意の好適な長さ（例えば、１ビット）を有し得、前に受信した同期制御フレーム１８０内のＩ２Ｃフィールドの値を送信するために使用され得る。

いくつかの実施形態では、同期応答フレーム１９７は、ノードフィールドを含み得る。ノードフィールドは、任意の好適な長さ（例えば、４ビット）を有し得、同期応答フレーム１９７を生成するサブノード１０２－２のＩＤを送信するために使用され得る。

いくつかの実施形態では、同期応答フレーム１９７は、データフィールドを含み得る。データフィールドは、任意の好適な長さ（例えば、８ビット）を有し得、その値は、同期応答フレーム１９７を生成するサブノード１０２－２のトランザクションのタイプ及びＡＣＫ応答に依存し得る。発見トランザクションの場合、データフィールドは、前に受信した同期制御フレーム１８０内のＲＥＳＰＣＹＣＳフィールドの値を含み得る。ＡＣＫフィールドがＮＡＣＫを示すとき、又は同期応答フレーム１９７がブロードキャストトランザクションに応答しているとき、データフィールドは、ブロードキャスト確認応答（ＢＡ）インジケータ（最後のサブノード１０２－２が、ブロードキャスト書き込みが誤りなしに受信されたかどうかを示し得る）、発見誤り（ＤＥＲ）インジケータ（発見トランザクションにおいて新しく発見されたサブノード１０２－２が、既存のサブノード１０２－２と一致するかどうかを示す）、及びＣＲＣ誤り（ＣＥＲ）インジケータ（ＮＡＣＫがＣＲＣ誤りによって引き起こされたかどうかを示す）を含み得る。

いくつかの実施形態では、同期応答フレーム１９７は、ＣＲＣフィールドを含み得る。ＣＲＣフィールドは、任意の好適な長さ（例えば、１６ビット）を有し得、プリアンブルとＣＲＣフィールドとの間の同期応答フレーム１９７の部分に対するＣＲＣ値を送信するために使用され得る。

いくつかの実施形態では、同期応答フレーム１９７は、割り込み要求（ＩＲＱ）フィールドを含み得る。ＩＲＱフィールドは、任意の好適な長さ（例えば、１ビット）を有し得、サブノード１０２－２から割り込みがシグナリングされたことを示すために使用され得る。

いくつかの実施形態では、同期応答フレーム１９７は、ＩＲＱノード（ＩＲＱＮＯＤＥ）フィールドを含み得る。ＩＲＱＮＯＤＥフィールドは、任意の好適な長さ（例えば、４ビット）を有し得、ＩＲＱフィールドによって表される割り込みをシグナリングしたサブノード１０２－２のＩＤを送信するために使用され得る。いくつかの実施形態では、ＩＲＱフィールドを生成するためのサブノード１０２－２は、それ自体のＩＤをＩＲＱＮＯＤＥフィールドに挿入する。

いくつかの実施形態では、同期応答フレーム１９７は、第２のＣＲＣ（ＣＲＣ－４）フィールドを含み得る。ＣＲＣ－４フィールドは、任意の好適な長さ（例えば、４ビット）を有し得、ＩＲＱフィールド及びＩＲＱＮＯＤＥフィールドのためのＣＲＣ値を送信するために使用され得る。

いくつかの実施形態では、同期応答フレーム１９７は、同期応答フレーム１９７の最後のビット（例えば、最後の１０ビット）として、ＩＲＱフィールド、ＩＲＱＮＯＤＥフィールド、及びＣＲＣ－４フィールドを含み得る。上記で論じたように、これらの割り込み関連フィールドは、ＣＲＣ－４の形態でそれら自体のＣＲＣ保護を有し得る（そのため、先行するＣＲＣフィールドによって保護されない）。メインノード１０２－１に割り込みをシグナリングする必要があるいずれのサブノード１０２－２も、その割り込み情報をこれらのフィールドに挿入する。いくつかの実施形態では、保留中の割り込みを有するサブノード１０２－２は、同じく保留中の割り込みを有する更に下流の任意のサブノード１０２－２よりも高い優先度を有し得る。バス１０６に沿った最後のサブノード１０２－２（例えば、図１のサブノード２）は、常にこれらの割り込みフィールドをポピュレートし得る。最後のサブノード１０２－２が保留中の割り込みを有さない場合、最後のサブノード１０２－２は、ＩＲＱビットを０に設定し、ＩＲＱＮＯＤＥフィールドをそのノードＩＤに設定し、正しいＣＲＣ－４値を提供し得る。便宜上、割り込みを伝達する同期応答フレーム１９７は、本明細書において「割り込みフレーム」と称されることがある。

いくつかの実施形態では、プリアンブル１８２とＣＲＣフィールドとの間の同期応答フレーム１９７の少なくとも一部分は、放射を低減するためにスクランブルされ得る。いくつかのそのような実施形態では、同期応答フレーム１９７のＣＮＴフィールドは、スクランブルロジックによって使用されて、スクランブルされたフィールドが、１つのスーパーフレームと次のスーパーフレームとでは異なるようにスクランブルされることを確実にし得る。本明細書に説明されるシステム１００の様々な実施形態は、スクランブリングを省略してもよい。

上記で論じたスクランブリング及び／又は誤り符号化などの技法に加えて、又はその代わりに、他の技法を使用して、プリアンブル１８２がサブノード１０２－２によって一意に識別され得ることを確実にするか、又はプリアンブル１８２が同期応答フレーム１９７内の他の場所に現れる可能性を低減してもよい。例えば、より長い同期シーケンスを使用して、同期応答フレーム１９７の残部の特定の符号化がそれに一致する可能性を低減させ得る。追加的又は代替的に、同期応答フレームの残部は、固定の「０」又は「１」値を適当なビットに置くことによってなど、同期シーケンスが発生し得ないように構造化され得る。

図７は、様々な実施形態に従って、図２のバスプロトコル回路１２６のブロック図である。バスプロトコル回路１２６は、本明細書に説明されるバス１０６のプロトコルに従ってノードトランシーバ１２０の動作を制御するための制御回路１５４を含み得る。特に、制御回路１５４は、送信のための同期フレーム（例えば、上記で論じた同期制御フレーム又は同期応答フレーム）の生成、受信した同期フレームの処理、及び受信した同期制御フレームにおいて特定された制御動作の実行を制御し得る。制御回路１５４は、以下で論じるように、プログラム可能なレジスタを含み得る。制御回路１５４は、同期制御フレームを作成及び受信し、（例えば、バスプロトコル回路１２６がサブノード１０２－２に含まれるときは同期制御フレームに関連付けられ、又はバスプロトコル回路１２６がメインノード１０２－１に含まれるときはＩ２Ｃデバイスから）受信したメッセージに適当に反応し、異なる動作モード（例えば、通常、発見、スタンバイなど）に対するフレーム形成を調整し得る。

ノードトランシーバ１２０がバス１０６に沿った送信のためのデータを準備しているとき、プリアンブル回路１５６は、送信用の同期フレームのためのプリアンブルを生成し、受信した同期フレームからプリアンブルを受信するように構成され得る。いくつかの実施形態では、下流同期制御フレームのプリアンブルは、１０２４ビットごとにメインノード１０２－１によって送出され得る。上記で論じたように、１つ以上のサブノード１０２－２は、下流同期制御フレームのプリアンブルに同期し、プリアンブルからローカルの位相の揃ったメインクロックを生成し得る。

ＣＲＣ挿入回路１５８は、送信用の同期フレームのための１つ以上のＣＲＣを生成するように構成され得る。フレーム／圧縮回路１６０は、Ｉ２Ｓ／ＴＤＭ／ＰＤＭトランシーバ１２７から（例えば、トランシーバ１２７に関連付けられたフレームバッファから）、Ｉ２Ｃトランシーバ１２９から、及び／又はＳＰＩトランシーバ１３６から入来データを取り、任意選択でデータを圧縮し、任意選択でデータのパリティ検査ビット又は誤り訂正コード（ＥＣＣ）を生成するように構成され得る。マルチプレクサ（ＭＵＸ）１６２は、プリアンブル回路１５６からのプリアンブル、同期フレーム、及びデータを送信用のストリームに多重化し得る。いくつかの実施形態では、送信ストリームは、送信前に、スクランブル回路１６４によってスクランブルされ得る。

例えば、いくつかの実施形態では、フレーム／圧縮回路１６０は、浮動小数点圧縮スキームを適用し得る。そのような一実施形態では、制御回路１５４は、数の中にいくつの繰り返し符号ビットがあるかを示す３ビットと、それに続いて符号ビット及びＮ－４ビットのデータを送信し得る。ここで、Ｎは、バス１０６を介して送信されるデータのサイズである。データ圧縮の使用は、所望の場合、メインノード１０２－１によって構成され得る。

いくつかの実施形態では、ノードトランシーバ１２０に入る受信ストリームは、スクランブル解除回路１６６によってスクランブル解除され得る。デマルチプレクサ（ＤＥＭＵＸ）１６８が、受信ストリームからのプリアンブル、同期フレーム、及びデータを逆多重化し得る。受信側のＣＲＣ検査回路１５９が、正しいＣＲＣについて受信した同期フレームを検査し得る。ＣＲＣ検査回路１５９が入来同期制御フレーム１８０内にＣＲＣ失敗を識別するとき、制御回路１５４は、失敗が通知され得、同期制御フレーム１８０の制御データ１８４内のいずれの制御コマンドも実行しない。ＣＲＣ検査回路１５９が入来同期応答フレーム１９７内にＣＲＣ失敗を識別するとき、制御回路１５４は、失敗が通知され得、割り込みフレーム内にホスト１１０に送信するための割り込みを生成し得る。フレーム解除／圧縮解除回路１７０は、受信データを受け入れ、任意選択でそのパリティを検査し、任意選択で誤り検出及び訂正（例えば、単一誤り訂正－二重誤り検出（ＳＥＣＤＥＤ））を実行し、任意選択でデータを圧縮解除し得、かつＩ２Ｓ／ＴＤＭ／ＰＤＭトランシーバ１２７（例えば、トランシーバ１２７に関連付けられたフレームバッファ）、Ｉ２Ｃトランシーバ１２９、及び／又はＳＰＩトランシーバ１３６に受信データを書き込み得る。

上記で論じたように、上流及び下流データは、スーパーフレーム１９０内のＴＤＭデータスロットにおいてバス１０６に沿って送信され得る。制御回路１５４は、バス１０６上のこれらのデータスロットを管理するための専用のレジスタを含んでもよく、そのいくつかの例を以下で論じる。制御回路１５４がメインノード１０２－１に含まれるとき、これらのレジスタにおける値は、ホスト１１０によって制御回路１５４内にプログラムされ得る。制御回路１５４がサブノード１０２－２に含まれるとき、これらのレジスタにおける値は、メインノード１０２－１によって制御回路１５４内にプログラムされ得る。

いくつかの実施形態では、制御回路１５４は、下流スロット（ＤＮＳＬＯＴＳ）レジスタを含み得る。ノードトランシーバ１２０がメインノード１０２－１に含まれるとき、このレジスタは、下流データスロットの総数の値を保持し得る。このレジスタはまた、メインノード１０２－１内のＩ２Ｓ／ＴＤＭ／ＰＤＭトランシーバ１２７による組み合わせられたＩ２Ｓ／ＴＤＭ／ＰＤＭ受信のために使用されるデータスロットの数を定義し得る。サブノード１０２－２では、ＬＤＮＳＬＯＴＳを参照して以下で更に詳しく論じるように、このレジスタは、ローカルで生成された下流スロットの追加前又は追加後に、次のサブノード１０２－２へ下流に渡されるデータスロットの数を定義し得る。

いくつかの実施形態では、制御回路１５４は、ローカル下流スロット（ＬＤＮＳＬＯＴＳ）レジスタを含み得る。このレジスタは、メインノード１０２－１内で使用されなくてもよい。サブノード１０２－２では、このレジスタは、サブノード１０２－２が使用し、再送信しないデータスロットの数を定義し得る。代替的に、このレジスタは、サブノード１０２－２が下流バスリンク１０６に寄与し得るスロットの数を定義し得る。

いくつかの実施形態では、制御回路１５４は、上流スロット（ＵＰＳＬＯＴＳ）レジスタを含み得る。メインノード１０２－１では、このレジスタは、上流データスロットの総数の値を保持し得る。このレジスタはまた、メインノード１０２－１内のＩ２Ｓ／ＴＤＭ／ＰＤＭトランシーバ１２７によるＩ２Ｓ／ＴＤＭ送信のために使用されるスロットの数を定義し得る。サブノード１０２－２では、このレジスタは、サブノード１０２－２がそれ自体のデータを追加し始める前に、上流へ渡されるデータスロットの数を定義し得る。

いくつかの実施形態では、制御回路１５４は、ローカル上流スロット（ＬＵＰＳＬＯＴＳ）レジスタを含み得る。このレジスタは、メインノード１０２－１内で使用されなくてもよい。サブノード１０２－２では、このレジスタは、下流から受信したデータにサブノード１０２－２が追加するデータスロットの数を、それが上流に送出される前に定義し得る。このレジスタはまた、サブノード１０２－２内のＩ２Ｓ／ＴＤＭ／ＰＤＭトランシーバ１２７による組み合わせられたＩ２Ｓ／ＴＤＭ／ＰＤＭ受信のために使用されるデータスロットの数を定義し得る。

いくつかの実施形態では、制御回路１５４は、ブロードキャスト下流スロット（ＢＣＤＮＳＬＯＴＳ）レジスタを含み得る。このレジスタは、メインノード１０２－１内で使用されなくてもよい。サブノード１０２－２では、このレジスタは、ブロードキャストデータスロットの数を定義し得る。いくつかの実施形態では、ブロードキャストデータスロットは、常にデータフィールドの始まりに来ることができる。ブロードキャストデータスロット内のデータは、複数のサブノード１０２－２によって使用され得、それらが使用されるか否かにかかわらず、全てのサブノード１０２－２によって下流に渡され得る。

いくつかの実施形態では、制御回路１５４は、スロットフォーマット（ＳＬＯＴＦＭＴ）レジスタを含み得る。このレジスタは、上流送信用又は下流送信用のデータのフォーマットを定義し得る。Ｉ２Ｓ／ＴＤＭ／ＰＤＭトランシーバ１２７のデータサイズもまた、このレジスタによって決定され得る。いくつかの実施形態では、有効なデータサイズには、８、１２、１６、２０、２４、２８、及び３２ビットが含まれる。このレジスタはまた、下流トラフィック用又は上流トラフィック用に浮動小数点圧縮を有効にするビットを含み得る。浮動小数点圧縮が有効にされるとき、Ｉ２Ｓ／ＴＤＭデータサイズは、バス１０６を介したデータサイズよりも４ビット大きくなり得る。システム１００内の全てのノードは、データスロットが有効にされるときにＳＬＯＴＦＭＴに対して同じ値を有し得、ノードは、全てのノードが同じ値で更新されるように、ブロードキャスト書き込みによってプログラムされ得る。

図８～１１は、本明細書に説明されるバスプロトコルの様々な実施形態に従って、バス１０６に沿った情報交換の例を図示する。特に、図８～１１は、各サブノード１０２－２が、周辺デバイス１０８として１つ以上のスピーカ及び／又は１つ以上のマイクロホンに結合されている実施形態を図示する。本明細書に説明される技法に従って、周辺デバイス１０８の任意の所望の配置を、任意の特定のサブノード１０２－２に結合することができるので、これは単純に例示的なものである。

始めに、図８は、様々な実施形態に従う、バス１０６上の双方向通信のためのシグナリング及びタイミング考慮事項を図示する。図８に描写されるサブノード１０２－２は、様々な数のセンサ／アクチュエータ要素を有し、そのため、異なる量のデータが、様々なサブノード１０２－２に送出され、又はそこから受信され得る。具体的には、サブノード１は２つの要素を有し、サブノード４は４つの要素を有し、サブノード５は３つの要素を有し、そのため、メインノード１０２－１によって送信されるデータは、サブノード１のための２つのタイムスロット、サブノード４のための４つのタイムスロット、及びサブノード５のための３つのタイムスロットを含む。同様に、サブノード０は３つの要素を有し、サブノード２は３つの要素を有し、サブノード３は３つの要素を有し、サブノード６は１つの要素を有し、サブノード７は４つの要素を有し、そのため、それらのサブノード１０２－２によって上流に送信されるデータは、対応する数のタイムスロットを含む。要素とタイムスロットとの間に１対１の相関がある必要はないことに留意されたい。例えば、周辺デバイス１０８に含まれる、３つのマイクロホンを有するマイクロホンアレイは、３つのマイクロホンからの信号（及び、場合によっては、メインノード１０２－１から、又は他のサブノード１０２－２から受信した情報も）を組み合わせて、処理のタイプに応じて、単一のタイムスロット又は複数のタイムスロットに対応し得る単一のデータサンプルを作り出すＤＳＰを含み得る。

図８において、メインノード１０２－１は、ＳＣＦと、それに続いて、特定のサブノード１０２－２に結合されたスピーカ用のデータ（ＳＤ）を送信する。相続く各サブノード１０２－２は、ＳＣＦを転送し、また、少なくとも、下流のサブノード１０２－２宛ての任意のデータも転送する。特定のサブノード１０２－２は、全てのデータを転送し得るか、又はそのサブノード１０２－２宛てのデータを除去し得る。最後のサブノード１０２－２がＳＣＦを受信すると、そのサブノード１０２－２は、ＳＲＦと、任意選択で、それに続いて、サブノード１０２－２が送信することが許可されている任意のデータとを送信する。相続く各サブノード１０２－２は、ＳＲＦを、下流サブノード１０２－２からの任意のデータとともに転送し、任意選択で、特定のサブノード１０２－２に結合された１つ以上のマイクロホンからのデータ（ＭＤ）を挿入する。図８の実施例では、メインノード１０２－１は、データをサブノード１、４、及び５（図８にはアクティブスピーカとして描写されている）に送出し、サブノード７、６、３、２、及び０（図８にはマイクロホンアレイとして描写されている）からデータを受信する。

図９は、様々な実施形態に従って、下流ＤＳトランシーバ１２４の見地から、下流送信からのデータの動的除去及び上流送信へのデータの挿入を概略的に図示する。図９では、図８にあるように、メインノード１０２－１は、ＳＣＦと、それに続いて、サブノード１、４、及び５のためのデータ（ＳＤ）を逆の順序で送信する（例えば、サブノード５のためのデータの後にサブノード４のためのデータが続き、その後にサブノード１のためのデータが続くなど）（ＭＡＩＮとラベル付けされた列を参照）。サブノード１がこの送信を受信するとき、サブノード１は、それ自体のデータを除去し、ＳＣＦと、それに続いて、サブノード５及び４のためのデータのみをサブノード２に転送する。サブノード２及び３は、サブノード１によって転送されたデータがサブノード４によって受信されるように（ＳＵＢ３とラベル付けされた列を参照）、データを変更せずに転送する（ＳＵＢ２とラベル付けされた列を参照）。サブノード４は、それ自体のデータを除去し、ＳＣＦと、それに続いて、サブノード５のためのデータのみをサブノード５に転送し、同様に、サブノード５は、それ自体のデータを除去し、ＳＣＦのみをサブノード６に転送する。サブノード６は、ＳＣＦをサブノード７に転送する（ＳＵＢ６とラベル付けされた列を参照）。

この時点で、サブノード７は、ＳＲＦと、それに続いて、それ自体のデータをサブノード６に送信する（ＳＵＢ６とラベル付けされた列を参照）。サブノード６は、ＳＲＦを、サブノード７からのデータ及びそれ自体のデータとともにサブノード５に転送し、次に、サブノード５は、ＳＲＦを、サブノード７及び６からのデータとともにサブノード４に転送する。サブノード４は、追加すべきデータを有さず、そのため単純にデータをサブノード３に転送し（ＳＵＢ３とラベル付けされた列を参照）、サブノード３は、データをそれ自体のデータとともにサブノード２に転送し（ＳＵＢ２とラベル付けされた列を参照）、次に、サブノード２は、データをそれ自体のデータとともにサブノード１に転送する。サブノード１は、追加すべきデータを有さず、そのためデータをサブノード０に転送し、サブノード０は、データをそれ自体のデータとともに転送する。結果として、メインノード１０２－１は、ＳＲＦと、それに続く、サブノード７、６、３、２、及び０からのデータとを受信する（ＭＡＩＮとラベル付けされた列を参照）。

図１０は、図９にあるように、下流ＤＳトランシーバ１２４の見地から、下流送信からのデータの動的除去及び上流送信へのデータの挿入の別の実施例を図示するが、図１０では、サブノード１０２－２は、メインノード１０２－１が全てのサブノード１０２－２に対してデータを下流に送出し、全てのサブノード１０２－２から戻るデータを受信するように、周辺デバイス１０８としてのセンサ及びアクチュエータの両方に結合されている。また、図１０では、データは、その宛先又はその発信元のノードアドレスに基づいて順序付けられる。「Ｙ」とラベル付けされたデータスロットは、データの完全性検査又はデータ訂正のために使用され得る。

図１１は、図９にあるように、下流ＤＳトランシーバ１２４の見地から、下流送信からのデータの動的除去及び上流送信へのデータの挿入の別の実施例を図示するが、図１１では、データは、逆の順序ではなく順次的順序で下流と上流に伝達される。各サブノード１０２－２におけるバッファリングは、データを選択的に追加、除去、及び／又は転送することを可能にする。

上記で論じたように、各サブノード１０２－２は、下流若しくは上流送信からデータを除去し得、及び／又は下流若しくは上流送信にデータを追加し得る。このため、例えば、メインノード１０２－１は、別個のデータサンプルをいくつかのサブノード１０２－２の各々に送信し得、そのような各サブノード１０２－２は、それ自体のデータサンプルを除去し、下流のサブ向けのデータのみを転送し得る。一方、サブノード１０２－２は、下流サブノード１０２－２からデータを受信し、そのデータを追加データとともに転送し得る。できるだけ少ない必要な情報を送信することの１つの利点は、システム１００によって集合的に消費される電力量を低減させることである。

システム１００はまた、具体的には、サブノード１０２－２の下流スロット使用の構成を通して、メインノード１０２－１からサブノード１０２－２へのブロードキャスト送信（及びマルチキャスト送信）をサポートし得る。各サブノード１０２－２は、ブロードキャスト送信を処理し、それを次のサブノード１０２－２に渡し得るが、特定のサブノード１０２－２が、ブロードキャストメッセージを「消費」する（すなわち、ブロードキャスト送信を次のサブノード１０２－２に渡さない）場合がある。

システム１００はまた、（例えば、特定のサブノード１０２－２から１つ以上の他のサブノード１０２－２への）下流送信をサポートし得る。このような上流送信は、ユニキャスト上流送信、マルチキャスト上流送信、及び／又はブロードキャスト上流送信を含み得る。下流送信を参照して上記で論じたように、上流アドレス指定によって、サブノード１０２－２は、サブノード１０２－２の上流スロット使用の構成に基づいて、上流送信からデータを除去するか否か、及び／又は上流送信を次の上流サブノード１０２－２に渡すか否かを決定し得る。このため、例えば、データは、特定のサブノード１０２－２によって、そのデータをメインノード１０２－１に渡すことに加えて、又はその代わりに、１つ以上の他のサブノード１０２－２に渡され得る。このようなサブサブ関係は、例えば、メインノード１０２－１を介して構成され得る。

このため、様々な実施形態では、サブノード１０２－２は、情報を選択的に転送、ドロップ、及び追加する能力を有するアクティブ／インテリジェント中継器ノードとして動作し得る。サブノード１０２－２は、一般に、各サブノード１０２－２が、データを受信／送信する関係するタイムスロットを知っているので、必ずしも全てのデータを復号／検討することなしにこのような機能を実行し得、したがって、タイムスロットからデータを除去、又はタイムスロットにデータを追加することができる。サブノード１０２－２は、全てのデータを復号／検討する必要がなくてもよいが、サブノード１０２－２は、典型的に、それが送信／転送するデータを再クロックし得る。これは、システム１００の堅牢性を向上させ得る。

いくつかの実施形態では、バス１０６は、リングトポロジにおける一方向通信のために構成され得る。例えば、図１２は、リングトポロジにおけるメインノード１０２－１及び４つのサブノード１０２－２の配置１２００を図示し、また、様々な実施形態に従って、配置１２００における一方向通信のためのシグナリング及びタイミング考慮事項を図示する。このような実施形態では、ノード内のノードトランシーバ１２０は、上流通信及び下流通信のための２つの双方向トランシーバではなく、受信専用トランシーバ（ＭＡＩＮ ＩＮ）及び送信専用トランシーバ（ＭＡＩＮ ＯＵＴ）を含み得る。図１２に図示されるリンク層同期スキームでは、メインノード１０２－１は、ＳＣＦ１８０と、任意選択で、それに続いて、様々なサブノード１０２－２に結合された３つのスピーカ用の「下流」データ１２０２（図８～１１を参照して上記で論じたように、異なるスピーカ用のデータは、任意の好適な順序に配置され得る）を送信し、相続く各サブノード１０２－２は、前のサブノード１０２－２からの任意の「上流」データ及びそれ自体の「上流」データとともに同期制御フレーム１８０を転送して、「上流」データ１２０４を提供する（例えば、図８～１１を参照して上記で論じたように、８つの異なるマイクロホンからのデータは、任意の好適な順序に配置され得る）。

本明細書に説明されるように、データは、システム１００の要素間でいくつかの手段のうちのいずれかで通信され得る。いくつかの実施形態では、データは、サブノード１０２－２によって（例えば、データスロット１９９を使用して）上流に、又はサブノード１０２－２若しくはメインノード１０２－１によって（例えば、データスロット１９８を使用して）下流に、同期データスロットのセットの一部として送出され得る。このようなデータの量は、データスロット内のビット数を変更することによって、又は追加のデータスロットを含めることによって、調節され得る。データはまた、同期制御フレーム１８０又は同期応答フレーム１９７に含めることによって、システム１００内で通信され得る。このように通信されるデータは、ホスト１１０からのＩ２Ｃ制御データ（サブノード１０２－２に関連付けられた周辺デバイス１０８からの応答を有する）、ホスト１１０／メインノード１０２－１からサブノード１０２－２への書き込みアクセス、及びサブノード１０２－２からホスト１１０／メインノード１０２－１への読み取りアクセスを含み得るサブノード１０２－２のレジスタへの（例えば、スロット及びインターフェースの発見及び構成のための）アクセス、並びに周辺デバイス１０８からホスト１１０への割り込みを介したイベントシグナリングを含み得る。いくつかの実施形態では、ＧＰＩＯピンを使用して、サブノード１０２－２からメインノード１０２－１へ情報を伝達し得る（例えば、メインノード１０２－１にＩ２Ｃを介してＧＰＩＯピンをポーリングさせることによって、又はサブノード１０２－２のノードトランシーバ１２０に割り込み要求ピンで割り込みを生成させることによって）。例えば、いくつかのこのような実施形態では、ホスト１１０は、Ｉ２Ｃを介して情報をメインノード１０２－１に送出し得、次いで、メインノード１０２－１は、ＧＰＩＯピンを介してその情報をサブに送出し得る。バス１０６を介して送信されるものとして本明細書で論じられるいずれのタイプのデータも、これらの通信経路のうちの任意の１つ以上を使用して送信され得る。システム１００内の他のタイプのデータ及びデータ通信技法が、本明細書で開示され得る。

本開示の実施形態は、所望に応じて構成するために、任意の好適なハードウェア及び／又はソフトウェアを使用してシステム内に実装され得る。図１３は、様々な実施形態に従って、システム１００においてホスト又はノード（例えば、ホスト１１０、メインノード１０２－１、又はサブノード１０２－２）として機能し得るデバイス１３００を概略的に図示する。図１３では、いくつかの構成要素が、デバイス１３００に含まれるものとして図示されているが、これらの構成要素のうちの任意の１つ以上は、用途に好適であるように、省略されても、複製されてもよい。

追加的に、様々な実施形態では、デバイス１３００は、図１３に図示された構成要素のうちの１つ以上を含まないことがあるが、デバイス１３００は、その１つ以上の構成要素に結合するためのインターフェース回路を含み得る。例えば、デバイス１３００は、表示デバイス１３０６を含まないことがあるが、表示デバイス１３０６が結合され得る表示デバイスインターフェース回路（例えば、コネクタ及び駆動回路）を含み得る。実施例の別のセットでは、デバイス１３００は、オーディオ入力デバイス１３２４又はオーディオ出力デバイス１３０８を含まないことがあるが、オーディオ入力デバイス１３２４又はオーディオ出力デバイス１３０８が結合され得るオーディオ入力又は出力デバイスインターフェース回路（例えば、コネクタ及びサポート回路）を含み得る。

本明細書に開示される実施形態のいずれかに従って、デバイス１３００は、デバイス１３００がバス１０６に結合されるとき、バス１０６に沿った通信を管理するためのノードトランシーバ１２０を含み得る。デバイス１３００は、ノードトランシーバ１２０に含まれていても、ノードトランシーバ１２０とは別個であってもよい処理デバイス１３０２（例えば、１つ以上の処理デバイス）を含み得る。本明細書で使用されるとき、「処理デバイス」という用語は、レジスタ及び／又はメモリからの電子データを処理して、その電子データをレジスタ及び／又はメモリに記憶され得る他の電子データに変換する任意のデバイス又はデバイスの一部分を指し得る。処理デバイス１３０２は、１つ以上のＤＳＰ、ＡＳＩＣ、中央処理ユニット（ＣＰＵ）、グラフィック処理ユニット（ＧＰＵ）、暗号プロセッサ、又は任意の他の好適な処理デバイスを含み得る。デバイス１３００は、メモリ１３０４を含んでもよく、それ自体は、揮発性メモリ（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））、不揮発性メモリ（例えば、読み取り専用メモリ（ＲＯＭ））、フラッシュメモリ、ソリッドステートメモリ、及び／又はハードドライブなどの１つ以上のメモリデバイスを含み得る。

いくつかの実施形態では、メモリ１３０４は、デバイス１３００に本明細書に開示される技法のうちの任意の好適なものを実行させるプログラミング命令の作業コピー及び永久コピーを記憶するために採用され得る。いくつかの実施形態では、上述の技法を実行するための機械アクセス可能な媒体（非一時的コンピュータ可読記憶媒体を含む）、方法、システム、及びデバイスは、２線式バスを介した通信のための本明細書に開示される実施形態の例示的な実施例である。例えば、コンピュータ可読媒体（例えば、メモリ１３０４）には、処理デバイス１３０２に含まれる処理デバイスのうちの１つ以上によって実行されるとき、デバイス１３００に本明細書に開示される技法のうちのいずれかを実行させる命令が記憶され得る。

いくつかの実施形態では、デバイス１３００は、別の通信チップ１３１２（例えば、１つ以上の他の通信チップ）を含んでもよい。例えば、通信チップ１３１２は、デバイス１３００への及びデバイス１３００からのデータ移送のためのワイヤレス通信を管理するために構成され得る。「ワイヤレス」という用語及びその派生語は、変調された電磁放射線の使用によって非ソリッド媒体を通じてデータを通信し得る回路、デバイス、システム、方法、技法、通信チャネルなどを説明するために使用され得る。この用語は、関連付けられるデバイスにいかなる線も包含されないことを暗示するものではないが、いくつかの実施形態では包含されないことがある。

通信チップ１３１２は、Ｗｉ－Ｆｉ（ＩＥＥＥ８０２．１１ファミリー）、ＩＥＥＥ８０２．１６規格（例えば、ＩＥＥＥ８０２．１６－２００５改正）、ロングタームエボリューション（ＬＴＥ）プロジェクトとともに任意の改正、更新、及び／又は改訂（例えば、アドバンストＬＴＥプロジェクト、ウルトラモバイル広帯域（ＵＭＢ）プロジェクト（「３ＧＰＰ（登録商標）２」とも称される）など）を含む電気電子技術者協会（ＩＥＥＥ）規格を含むが、これらに限定されない、いくつかのワイヤレス規格又はプロトコルのうちのいずれかを実装し得る。ＩＥＥＥ８０２．１６適合広帯域ワイヤレスアクセス（ＢＷＡ）ネットワークは、一般に、ＷｉＭＡＸネットワークと称され、ＩＥＥＥ８０２．１６規格の適合性及び相互運用性テストに合格する製品に対する認証マークであるＷｏｒｌｄｗｉｄｅ Ｉｎｔｅｒｏｐｅｒａｂｉｌｉｔｙ ｆｏｒ Ｍｉｃｒｏｗａｖｅ Ａｃｃｅｓｓを表す頭字語である。１つ以上の通信チップ１３１２は、グローバルシステムフォーモバイルコミュニケーション（ＧＳＭ）、汎用パケット無線サービス（ＧＰＲＳ）、ユニバーサル移動体通信システム（ＵＭＴＳ）、高速パケットアクセス（ＨＳＰＡ）、進化型ＨＳＰＡ（Ｅ－ＨＳＰＡ）、又はＬＴＥネットワークに従って動作し得る。１つ以上の通信チップ１３１２は、ＧＳＭ進化型高速データ（ＥＤＧＥ）、ＧＳＭ ＥＤＧＥ無線アクセスネットワーク（ＧＥＲＡＮ）、ユニバーサル地上無線アクセスネットワーク（ＵＴＲＡＮ）、又は進化型ＵＴＲＡＮ（Ｅ－ＵＴＲＡＮ）に従って動作し得る。１つ以上の通信チップ１３１２は、コード分割多元接続（ＣＤＭＡ）、時分割多元接続（ＴＤＭＡ）、デジタル強化コードレス通信（ＤＥＣＴ）、進化－データ最適化（ＥＶ－ＤＯ）、及びそれらの派生物、並びに３Ｇ、４Ｇ、５Ｇ、及びそれ以降に指定された任意の他のワイヤレスプロトコルに従って動作し得る。他の実施形態では、通信チップ１３１２は、他のワイヤレスプロトコルに従って動作し得る。デバイス１３００は、ワイヤレス通信を促進し、及び／又は他のワイヤレス通信（ＡＭ又はＦＭ無線送信など）を受信するアンテナ１３２２を含んでもよい。

いくつかの実施形態では、通信チップ１３１２は、本明細書に説明されるバス１０６のためのプロトコル以外のプロトコルを使用して有線通信を管理してもよい。有線通信としては、電気通信プロトコル、光通信プロトコル、又は任意の他の好適な通信プロトコルを含み得る。通信チップ１３１２によって有効にされ得る有線通信プロトコルの例としては、イーサネット、コントローラエリアネットワーク（ＣＡＮ）、Ｉ２Ｃ、媒体指向システムズトランスポート（ＭＯＳＴ）、又は任意の他の好適な有線通信プロトコルを含む。

上述のように、通信チップ１３１２は、複数の通信チップを含んでもよい。例えば、第１の通信チップ１３１２は、Ｗｉ－Ｆｉ又はＢｌｕｅｔｏｏｔｈなどの短距離ワイヤレス通信専用であり得、第２の通信チップ１３１２は、グローバルポジショニングシステム（ＧＰＳ）、ＥＤＧＥ、ＧＰＲＳ、ＣＤＭＡ、ＷｉＭＡＸ、ＬＴＥ、ＥＶ－ＤＯ、その他などのより長距離のワイヤレス通信専用であり得る。いくつかの実施形態では、第１の通信チップ１３１２は、ワイヤレス通信専用であり得、第２の通信チップ１３１２は、有線通信専用であり得る。

デバイス１３００は、バッテリ／電力回路１３１４を含んでもよい。バッテリ／電源回路１３１４は、１つ以上のエネルギー蓄積デバイス（例えば、バッテリ又はコンデンサ）及び／又はデバイス１３００の構成要素をデバイス１３００とは別個のエネルギー源（例えば、ＡＣライン電源、自動車バッテリによって提供される電圧など）に結合するための回路を含み得る。例えば、バッテリ／電源回路１３１４は、図２を参照して上記で論じた上流バスインターフェース回路１３２及び下流バスインターフェース回路１３１を含んでもよく、バス１０６上のバイアスによって充電することができる。

デバイス１３００は、表示デバイス１３０６（又は、上記で論じたように、対応するインターフェース回路）を含み得る。表示デバイス１３０６は、例えば、ヘッドアップディスプレイ、コンピュータモニタ、プロジェクタ、タッチスクリーンディスプレイ、液晶ディスプレイ（ＬＣＤ）、発光ダイオードディスプレイ、又はフラットパネルディスプレイなどの任意の視覚的インジケータを含み得る。

デバイス１３００は、オーディオ出力デバイス１３０８（又は、上記で論じたように、対応するインターフェース回路）を含み得る。オーディオ出力デバイス１３０８は、例えば、スピーカ、ヘッドホン、又はイヤホンなどの、可聴インジケータを生成する任意のデバイスを含み得る。

デバイス１３００は、オーディオ入力デバイス１３２４（又は、上記で論じたように、対応するインターフェース回路）を含み得る。オーディオ入力デバイス１３２４は、マイクロホン、マイクロホンアレイ、又はデジタル楽器（例えば、電子楽器デジタルインターフェース（ＭＩＤＩ）出力を有する楽器）などの音を表す信号を生成する任意のデバイスを含み得る。

デバイス１３００は、ＧＰＳデバイス１３１８（又は、上記で論じたように、対応するインターフェース回路）を含み得る。ＧＰＳデバイス１３１８は、当技術分野において既知のように、衛星ベースのシステムと通信していてもよく、デバイス１３００の位置を受信し得る。

デバイス１３００は、別の出力デバイス１３１０（又は、上記で論じたように、対応するインターフェース回路）を含み得る。他の出力デバイス１３１０の例としては、オーディオコーデック、ビデオコーデック、プリンタ、他のデバイスに情報を提供するための有線送信器若しくはワイヤレス送信器、又は追加の記憶デバイスが挙げられ得る。追加的に、本明細書で論じられる周辺デバイス１０８のうちの任意の好適なものが、他の出力デバイス１３１０に含まれ得る。

デバイス１３００は、別の入力デバイス１３２０（又は、上記で論じたように、対応するインターフェース回路）を含み得る。他の入力デバイス１３２０の例としては、加速度計、ジャイロスコープ、画像キャプチャデバイス、キーボード、マウス、スタイラス、タッチパッドのようなカーソル制御デバイス、バーコードリーダ、クイックレスポンス（ＱＲ）コードリーダ、又は無線自動識別（ＲＦＩＤ）リーダが挙げられ得る。追加的に、本明細書で論じられる周辺デバイス１０８のうちの任意の好適なものが、他の入力デバイス１３２０に含まれ得る。

デバイス１３００を参照して上記に説明した表示デバイス、入力デバイス、出力デバイス、通信デバイス、又はメモリデバイスのうちの任意の好適なものが、システム１００の周辺デバイス１０８として機能し得る。代替的又は追加的に、デバイス１３００を参照して上記に説明した表示デバイス、入力デバイス、出力デバイス、通信デバイス、又はメモリデバイスのうちの好適なものが、ホスト（例えば、ホスト１１０）又はノード（例えば、メインノード１０２－１又はサブノード１０２－２）に含まれてもよい。

上記で論じた実施形態のうちの様々なものが、車両設定におけるシステム１００を説明するが、これは単純に例示的であり、システム１００は、任意の所望の設定で実装され得る。例えば、いくつかの実施形態では、システム１００の「スーツケース」実施態様が、システム１００の所望の構成要素を含むポータブルハウジングを含み得、そのような実施態様は、ポータブルカラオケ又はエンターテイメントシステムなどのポータブルアプリケーションに特に好適であり得る。

以下の図では、ライン診断を実行するための様々なシステム及び技法について論じる。本明細書で論じられるシステム及び技法のいずれも、本明細書で開示されるシステム１００のいずれかにおいて実装され得る。例えば、本明細書に開示されるライン診断技法は、システム１００内のノード１０２（例えば、メインノード１０２－１及び／又はサブノード１０２－２）、及び／又はホスト１１０によって実装され得る。

ライン診断のためのシステム例

本明細書には、複数の時間間隔が空けられた刺激を使用し、異なる閾値レベルでのそれらの信号反射時間を検出することによって、電気ケーブルの状態を感知するライン診断のためのシステム及び技法が開示されている。データ記憶を最小限に抑えるストリーム処理技法を使用して、接続されたデバイス間のインターフェース／ラインの完全性を決定するシステム及び方法について論じる。特に、本明細書で論じるシステム及び方法は、接続されたデバイス間のインターフェースの任意の欠陥を識別する。例えば、ショート及びオープン負荷を識別するためのシステム及び方法が開示される。複数の反射から導出された情報を使用して、ケーブルの状態の「指紋」を構築することができ、それによって、ケーブル特性を決定することができる（例えば、「線ショート」、「線オープン」、「正しく終端処理されている」など）。時間領域反射率測定法（ＴＤＲ）は、障害及び／又は他の異常を識別するために使用される。本明細書に開示されるシステム及び技法は、有利には、ＦＦＴ、高速変換器、及び複雑な信号処理を使用する従来の時間領域反射率測定法（ＴＤＲ）アプローチよりも複雑でないハードウェア及び実装アルゴリズムを必要とし得る。したがって、本明細書に開示されるシステム及び技法は、以前ではＴＤＲが好適ではなかった設定で実装することができる。更に、ケーブル問題が検出された場合、本明細書に開示されるシステム及び技法は、ケーブルに沿ってケーブル問題のおおよその場所を決定することができ、問題の訂正を加速させる。

本明細書に開示されるライン診断システム及び方法のいずれも、本明細書に開示される通信システム１００、又は任意の他の好適な電気システムによって実装され得る。いくつかの実施例では、ライン診断システム及び方法は、バスライン上で使用することができる。いくつかの実施例では、ライン診断システム及び方法は、メインノードをサブノードに接続するライン、及び／又はサブノードを互いに接続するライン上で使用することができる。いくつかの実施例では、ライン診断は、本明細書に開示される２線式通信システムのいずれかにおける周辺デバイス上で実行される。いくつかの実施例では、ライン診断は、２線式バスのネットワークバスサブノード上で実行される。

図１４は、本開示の様々な実施形態に従って、ＴＤＲブロックを含む簡略化された信号処理経路を図示する図である。信号処理経路は、波形を作成するデジタル－アナログ変換器（ＤＡＣ）１４０４への入力１４０２を含む。波形は、フィルタ１４０６でフィルタリングされる。フィルタ１４０６は、アンチエイリアスフィルタであってもよい。フィルタリングされた波形は、出力ドライバ１４０８で処理され、次いで、ハイブリッドモジュール１４１０に入力される。ハイブリッドモジュール１４１０は、ＡＰ／ＢＰライン及びＡＮ／ＢＮラインに信号を出力し、ＡＰ／ＢＰライン及びＡＮ／ＢＮラインに出力される信号は、以下で論じるように、ＴＤＲブロック１４２０によって評価される。様々な実施例では、ＡＰは、Ａポート位置出力を指し、ＢＰは、Ｂポート正出力を指し、ＡＮは、ポート負出力を指し、ＢＮは、Ｂポート負出力を指す。追加的に、ハイブリッドモジュール１４１０からの出力は、バッファ１４１２に送信され、次いで、フィルタ１４１４でフィルタリングされる。フィルタ１４１４は、アンチエイリアスフィルタであってもよい。次いで、フィルタリングされた信号は、処理されたデジタル信号を出力するアナログ－デジタル変換器（ＡＤＣ）１４１６に入力される。

様々な実施例では、ＴＤＲブロック１４２０は、終端抵抗器を通って駆動するドライバ（バッファを含む）を有する送信側を含む。差動テストでは、ドライバは１つのレールから別のレールにエッジを駆動し、相補出力は他の手段で駆動される。一例では、差動テストは、１つのピン（例えば、ＡＰ）を負のレールから正のレールへ駆動し、相補出力（ＡＮ）を正のレールから負のレールへ駆動する。シングルエンドテストは、ドライバが１つのエッジをハイに駆動することができ、一方で、別のエッジがフローティングするように、トライステートにすることができる。一例では、シングルエンドにされたテストは、１つのピン（例えば、ＡＰ）を負のレールから正のレールに駆動し、一方で、相補ピン（ＡＮ）をトライステートのままにする。ＴＤＲブロック１４２０はまた、アナログ受信器を有する受信側を含む。受信器は、１つ以上のコンパレータ、コンパレータに基準電圧を設定するための抵抗器ラダー、及びピン上で検出されたレベルが基準レベルと交差する時間を登録するタイミングブロックを含む。いくつかの実施例では、抵抗器ラダーの代わりにデジタル－アナログ変換器（ＤＡＣ）を使用して、基準電圧が設定される。様々な実施例では、ピンはＰピン及びＮピンを含む。一例では、第１のコンパレータは、１／１６の基準レベルを有し、第２のコンパレータは、２／１６の基準レベルを有する。ピンは、ＡＰが第１のコンパレータに行き、ＡＮが第２のコンパレータに行くように、コンパレータに適用される。いくつかの実施例では、ドライブが開始されるときにカウンタが開始し、ＡＰ及びＡＮがより低い閾値と交差する時間が測定される。ＡＰ及びＡＮがより高い閾値と交差する時間も測定される。次いで、基準レベルが増加され、更なる測定が行われる。

様々な実施例では、受信ラインで３つのテストモードが実装される。第１のモードは、ＡＰがハイになり、ＡＮがローになる差動テストモードである。第２のモードでは、ＡＰはハイに駆動され、ＡＮはフローティングし（ＡＮは駆動されていない）、各信号に何が起こるかが観測される。第３のモードでは、ＡＮは駆動され、ＡＰはトライステートにされる。

図１５Ａは、本開示の様々な実施形態に従って、通信リンクの送信セクションの例を示す。図１５Ａに示される通信リンクのセクションは、駆動される送信ラインまでの出力に焦点を当てている。様々な実施例によれば、通信リンク１５００には、オープン障害及び短絡障害を除いて、非理想性のいくつかの潜在的なソースがある。例えば、非理想性の１つの潜在的なソースは、オンチップ終端抵抗（Ｒ_Ｔ）が送信ラインのインピーダンスと一致しないことである。非理想性の別の潜在的なソースは、バスインターフェース構成要素及び基板ルーティングである。非理想性の更なる潜在的なソースは、基板コネクタである。

様々な実施態様によれば、本明細書に説明される技法は、ドライバのＤＲＶＰ／ＤＲＶＮ入力にステップ関数入力を駆動し、ＰＡＤＰ／ＰＡＤＮチップピンで結果として得られる波形を観察する。ＤＲＶＰ入力は、ポートの正のピンＰへのＤｒｉｖｅ入力であり、ＤＲＶＮ入力は、ポートの負のピンＮ（上述のように、ポートＡ又はＢ）へのＤｒｉｖｅ入力である。ＰＡＤＰ／ＰＡＤＮ出力は、チップの相補出力であり、ＰＡＤＰはＡＰ又はＢＰ（Ａポート又はＢポートの正の出力）に相当し、ＰＡＤＮはＡＮ又はＢＮ（Ａポート又はＢポートの負の出力）に相当する。ＰＡＤＰ／ＰＡＤＮチップピンで結果として得られる波形は、送信波形と反射された波形との組み合わせとなる。いくつかの実施例では、この技法はチップ内に実装されているが、他の実施例では、この技法は、基板上の個別の要素を使用して実装される。

図１５Ｂは、本開示の様々な実施形態に従って、２つの異なるタイプの欠陥についてのＰＡＤＰでのサンプル送信波形を示す。測定する重要なイベントは、波形が「ジャンプ」する点である。すなわち、測定点には、立ち上がりイベント又は立ち下がりイベントが発生する時間が含まれる。いくつかの実施例では、これらの測定点は、基準範囲が送信されている電圧の基準範囲と等しい非常に高速なＡＤＣを使用して信号をデジタル化することによって識別され得る。例えば、図１５Ｂに示すグラフでは、送信されている電圧は、フル電源電圧である。他の実施例では、より小さい電圧が送信されている。しかしながら、高速ＡＤＣは面積が大きく、かなりの電力を消費する。追加的に、変換器のフル解像度での各時点のデジタル化は、多くの無駄なデータを生成する。特に、低電圧では、有用なデータは波形電圧の付近にあり、波形電圧から離れていないため、高い基準電圧を有するＡＤＣのコンパレータは、一般に有用ではない。

いくつかの実施態様では、量子化を使用して、図１５Ｂに示される波形に基準電圧レベルを重ね合わせることによって、デジタル化プロセスが簡略化される。例えば、３ビット量子化を使用して、電圧測定値を個別の量子化レベルにセグメント化することができる。このようにして、図１５Ｂに示されるグラフは、８つの量子化レベルに分割され得る。波形が量子化レベル（すなわち、基準範囲）のほぼ中心にあるたびに、データ点が記録される。したがって、図１５Ｂの波形は、立ち上がり及び／又は立ち下がりイベント中にいくつかのデータ点を記録するが、そうでなければデータ点をほとんど記録しない。このようにして、データのスパース性が記録される。

いくつかの実施態様では、単一の送信ステップ出力を使用し、並列動作する８つのレベルを有する高速ＡＤＣで測定する代わりに、８つの連続した同一のステップ出力を送信し、各送信ステップについて連続して増加する可変基準レベルを有する単一のコンパレータを使用するシステムを構築することができる。一般に、電圧の並列性は、時間のシリアル化とトレードされる。このトレードにより、高速高電力アナログ構成要素が大幅に削減される。

図１６Ａは、本開示の様々な実施形態に従って、単一の出力のためのアナログフロントエンドの簡略化されたブロック図である。図１６Ｂは、本開示の様々な実施形態に従って、図１６Ａのアナログフロントエンドの駆動刺激及び基準シーケンシングを図示する図である。一連のＮパルス１６５２が入力ＤＲＶライン１６０２に印加され、一連のＮ基準レベル１６５４が、送信された一連のＮパルスの検出閾値として使用される。図１６Ａに示されるように、クラウド１６１０は、パッド電圧１６０６の立ち上がり及び立ち下がりエッジ（正又は負の方向に基準閾値と交差するパッド電圧１６０６によって表される）を探しているコンパレータの出力を処理するデジタルフロントエンドを表す。

検出動作は、いくつかのステップを含む。特に、駆動信号ＤＲＶが起動されたとき、高速カウンタが有効になり、カウントを始める。なお、高速デジタルカウンタは、それが事実上置き換わるアナログ回路に対して、面積及び電力が小さい。高速カウンタが有効にされると、検出回路が、コンパレータの出力を探して、ローからハイに遷移する。ローからハイへの遷移が検出されるとき、カウンタ値は、立ち上がりエッジ時間値として記憶される。コンパレータ出力がローからハイに遷移した後、検出回路はコンパレータの出力を探してハイからローに遷移する。ハイからローへの遷移が検出されるとき、カウンタ値は、立ち下がりエッジ時間値として記憶される。

様々な実施態様によれば、カウンタのクロック周波数及び最大カウントは、ケーブルの長さ及び障害検出精度までの距離に比例して選択される。例えば、典型的なラインは、約５ｎｓ／ｍの伝搬遅延を有し得、したがって、１ＧＨｚでカウンタを実行すると、１ｎｓ又は０．２ｍの解像度が得られる。クロックが速いほど、障害場所精度の解像度が細かくなる。最大カウントが大きいほど、評価できるラインが長くなる。本明細書に説明されるシステム及び方法は、駆動刺激の印加に対する検出の開始の遅延を可能にし、したがって、第１のイベントによって隠されることなく、ラインの更に奥を「見る」能力を有効にする。前のシステムでは、スプリアスな初期反射によって、アルゴリズムに実際の障害を見えなくさせる可能性があった。本明細書に説明されるシステム及び技法における検出は、ＤＲＶ信号について正のパルスによって表される駆動フェーズ中に発生する。したがって、第１のエッジへの応答が検出される。パルスが反転され、ハイで開始し、ローで駆動する場合に、同じ概念が適用される。なお、図１６Ｂは方形波駆動を示しているが、他の実施態様では、他のタイプの波が使用される。様々な実施例では、図１６Ａ及び１６Ｂに関して説明されたシステムは、フル「検出」動作フェーズの半分未満の駆動フェーズを有する。これは、次に続くレベル検出の準備のために、１つのレベルで検出が実行された後、既知の開始点にラインをリセットするのに役立つ。いくつかの実施例では、送信ラインへの潜在的な外部構成要素であるＢＩＮ（ブロックインターフェースネットワーク）の時定数及びライン環境は、レベルからレベルへの検出の一貫性を容易にするために整定時間要件を有する。

様々な実施態様によれば、交差ロジック１６５６の出力は、いくつかの方法で対処することができる。図１７に示されるように、交差ロジックの出力を対処するための１つの方法は、データアレイ又はメモリに、立ち上がり及び立ち下がりエッジカウントを記憶することである。特に、図１７は、８レベルのケースのためのデータストアを示す。データが収集されると、データをバッチ処理して診断エンジンに送出して返すことができる。様々な実施例では、各々が、図１７に示されるデータストアを使用する３つのサブテストがある。いくつかの実施例では、各レベルが完了すると、フロントエンドロジックがデータを診断エンジンに送信して返すように、ストリーム処理が使用される。

（車のような）厳しい電気環境では、ノイズがライン上に結合され、それによって交差点の測定値を破損する可能性が高い。いくつかの実施例では、このノイズは、コンパレータにヒステリシスを追加することによって扱うことができる。しかしながら、高速コンパレータにおけるヒステリシスは、典型的には、経験するノイズレベルに適当ではない小さな値である。更に、高速コンパレータにおけるヒステリシスには、しばしばプロセスと温度、そして場合によっては電源の依存性がある。いくつかの実施態様では、パッド（ピン）当たりに二重検出コンパレータを利用することによって、システムをより堅牢にするためのシステム及び方法が提供される。

図１８は、本開示のいくつかの実施形態による、時間領域反射率測定法（ＴＤＲ）ブロックの例を示す。いくつかの実施例では、ＴＤＲブロック１８００は、図１４のＴＤＲブロック１４２０で使用される構成要素を示す。ＴＤＲブロック１８００は、ＴＤＲコントローラ１８０４へのＡＰＢ入力信号１８０２を含む。いくつかの実施例では、ＡＰＢは、集積回路全体がＴＤＲの先の通信及び制御のために使用するデジタル制御バスである。いくつかの実施例では、集積回路は、ＴＤＲコントローラ１８０４に、ＴＤＲを開始するように命令する。いくつかの実施例では、ＡＰＢは、データ及びコマンドがＴＤＲコントローラ１８０４へ及び／又はＴＤＲコントローラ１８０４から送出されるバスである。ＡＰＢは、任意のデジタル制御バスとすることができる。ＴＤＲコントローラ１８０４からの出力信号は、ＴＤＲアナログフロントエンド（ＡＦＥ）１８０６に入力される。いくつかの実施例では、デジタルコントローラ１８０４は、ＴＤＲ動作を有効にすることを含む、制御情報をＡＦＥ１８０６に送出する。ＴＤＲ ＡＦＥ１８０６は、上述のように信号を処理し、信号を送信ドライバ１８０８に出力する。ドライバ１８０８は、Ｐピン及びＮピンを駆動するように構成されている。様々な実施例では、ドライバ１８０８は、Ｐ及びＮピンを、差動的に又はシングルエンド的に駆動することができる。ドライバ１８０８からの出力はまた、ＴＤＲ ＡＦＥ１８０６に戻って入力される。ＴＤＲ ＡＦＥ１８０６は、ＴＤＲデータをＴＤＲコントローラ１８０４に出力して返す。

図１９は、本開示のいくつかの実施形態による、二重検出コンパレータを有するシステムの例を示す。様々な実施例では、交差検出は、プロセス及び温度にわたって安定している２つの基準レベルを通って交差することを伴う。２つの基準レベルは、被駆動波形を追跡する電源電圧にわたって変化し得る。いくつかの実施例では、電源電圧に依存しない固定の最大駆動電圧が使用され、したがって、基準レベルは、固定の最大駆動電圧に比例し、変化しない。被駆動波形は、供給電圧に比例する。図１９は、Ｍレベル電圧基準１９０２、電圧マルチプレクサ１９０４ａ、１９０４ｂ、コンパレータ１９０６ａ、１９０６ｂ、同期モジュール１９０８ａ、１９０８ｂ、ＴＤＲエッジ検出器１９１０、及びデジタルインターフェース１９１２を含む。

図２０は、本開示のいくつかの実施形態による、ノイズ耐性エッジ検出のための立ち上がり及び立ち下がりエッジ検出の原理を示す。立ち上がり検出を例として使用すると、レベル（Ｎ－１）＝０、レベルＮ＝１となるように、レベルはゼロに設定される。（図２００２、２０１２で描かれた連続線で表される）パッド電圧は、立ち上がりエッジイベントとみなされるように、レベル０の下からレベル１の上に遷移する。レベル２の円２００４ａ、２００４ｂは、レベル２をテストするとき、波形のその部分が立ち上がりの意味でレベル２と交差するが、レベル３と交差するためには進まず、したがって、立ち上がりエッジとして拒否されることを示す。レベル２の第２の交差点、２００６ｂは、正規の交差点を示す。交差点が負の傾斜を有することを除いて、立ち下がりエッジ図２００２に同じ概念が適用される。様々な実施例によれば、図２０に示される波形は、検出のための合格及び不合格の概念の議論のためのものである。様々な実施例では、異なる波形を使用することができる。いくつかの実施例では、アナログは、ロー及びハイ基準レベルの交差が発生した場合、それらが発生した時間を返す。いくつかの実施例では、レベルＮのハイ基準と交差する時間は、レベルＮ＋１のロー基準の交差と同じ時間でなければならないため、交差が発生する時間は、システムノイズの尺度を提供することができる。レベルＮのハイ基準は、レベルＮ＋１のロー基準と同じ基準電圧であるためである。

様々な実施態様によれば、３つの異なるタイプのテストモードを、ＴＤＲ実施態様の一部として実行することができる。第１のテストモードは、差動モードテストである。第２のテストモードは、Ｐドライブ、Ｎトライステート（ＰＤＮＴ）テストである。第３のテストモードは、Ｎドライブ、Ｐトライステート（ＮＤＰＴ）テストである。差動モードテストでは、正と負のピンは相補的に駆動される。Ｐ／Ｎドライブは、正／負のピンが駆動されることを意味し、Ｎ／Ｐトライステートは、負／正のドライバがハイインピーダンス又はトライステート構成に設定されることを意味する。

図２１は、本開示の様々な実施形態による、２つの連続したレベルの駆動波形及びサブフェーズを示す。様々な実施例では、４つの動作フェーズ、つまり、事前充電、基準確定、駆動、及び駆動後がある。事前充電フェーズは、各テストの始まりにおいて１回発生する。基準確定テストは、各テストのレベルごとに１回発生し、検出が始まる前に基準電圧時間を確定させることができる。駆動フェーズでは、所望の波形がパッド上に駆動され、検出が始まる。駆動フェーズの完了時に検出が停止する。駆動後フェーズは、次のレベルテストの前に、ラインを適当な初期条件にリセットする。様々な実施例では、フェーズは、タイミングを変更するようにデジタル処理でプログラムされ得る。

様々な実施態様によれば、データがＴＤＲ診断エンジンで受信されるとき、データが処理される。特に、オープン回路及び短絡の両方について、おおよその中間レベルからの追加のステップ関数は、極性が欠陥のタイプに依存していることを示す。追加的に、この追加のステップ関数のための高いスルーレートがある。つまり、電圧変化（立ち上がり又は立ち下がり）は、単位時間当たり高い。いくつかの実施例では、立ち上がり閾値はオープン回路を示し、立ち下がり閾値は短絡を示す。図１５は、立ち上がり閾値及び立ち下がり閾値の例を示す。

図２２は、本開示の様々な実施形態による、アナログフロントエンド（ＡＦＥ）から返される模範的な立ち上がり及び立ち下がりエッジ値を示すカウントテーブルである。カウントテーブルは、立ち上がりエッジカウントテーブルを示す列と、立ち下がりエッジカウントテーブルを示す列とを含む。

オープン回路は、立ち上がりエッジカウントテーブルに関して定義することができる。いくつかの実施例では、オープン回路は、立ち上がりエッジ閾値を超える２つの後に続くレベルについて立ち上がりエッジカウントテーブルに関して定義される。立ち上がりエッジ閾値では、いずれのカウントもタイムアウトされず、２つのカウント間の差が選択された値未満である。いくつかの実施例では、オープン回路は、立ち上がりエッジ閾値を超える３つ以上の後に続くレベルの立ち上がりエッジカウントテーブルに関して定義される。いくつかの実施例では、オープン回路は、立ち上がりエッジ閾値に極めて近い２つの後に続くレベルについて立ち上がりエッジカウントテーブルに関して定義される。立ち上がりエッジ閾値では、いずれのカウントもタイムアウトされず、２つのカウント間の差が選択された値未満である。様々な実施例では、オープン回路までの距離は、立ち上がり閾値にある立ち上がりエッジカウントを取り、立ち上がりカウントに定数を乗じることによって計算することができ、定数は、カウンタクロック周波数及び送信ラインの伝搬速度に依存する。

短絡は、立ち下がりエッジカウントテーブルに関して定義することができる。いくつかの実施例では、短絡は、立ち下がりエッジ閾値を超える２つの後に続くレベルについて立ち下がりエッジカウントテーブルに関して定義される。立ち下がりエッジ閾値では、いずれのカウントもタイムアウトされず、２つのカウント間の差が選択された値未満である。いくつかの実施例では、短絡は、立ち下がりエッジ閾値を超える３つ以上の後に続くレベルの立ち下がりエッジカウントテーブルに関して定義される。いくつかの実施例では、短絡は、立ち下がりエッジ閾値に極めて近い２つの後に続くレベルについて立ち下がりエッジカウントテーブルに関して定義される。立ち下がりエッジ閾値では、いずれのカウントもタイムアウトされず、２つのカウント間の差が選択された値未満である。様々な実施例では、短絡までの距離は、立ち下がり閾値にある立ち下がりエッジカウントを取り、立ち下がりエッジカウントに定数を乗じることによって計算することができ、定数は、カウンタクロック周波数及び送信ラインの伝搬速度に依存する。

いくつかの実施例では、閾値は、配線された閾値である。いくつかの実施例では、閾値は、プログラム可能な閾値である。いくつかの実施例では、処理は、メモリベースのアーキテクチャを使用する。いくつかの実施例では、処理は、ストリームベースのアーキテクチャを使用する。様々な実施例では、処理は、立ち上がりエッジ及び立ち下がりエッジデータが最小限のデータ記憶で順次生成されるときに計算を実行する。

様々な実施態様では、ＴＤＲ診断は、単一のライン、差動ライン、電力を有する差動ライン、及び／又は接地を有する差動ライン上で実行され得る。

検出可能な障害タイプはいくつかあり、様々な実施例では、障害コードに基づいて誤り標識が生成される。様々な実施例では、報告可能な障害は、差動ショート、メインでのショート、通常モードショート、オープン回路障害、及び電源／アースへのショートを含む。追加的に、障害までの距離を報告することができる。更に、障害の不在を報告することができる。様々な実施例では、障害検出は、分析及び／又は計算遅延なしで発生することができる。

様々な実施例では、障害までの距離は、各テストのそれぞれで決定された報告された立ち上がりエッジ時間及び／又は立ち下がりエッジ時間に定数を乗じたものである。定数は、使用されるクロック周波数及びラインの伝播速度に基づく。一般に、アナログフロントエンドが送信ライン上でテストを実行し、診断エンジンが返されたデータを処理する。

図２３は、本開示の様々な実施形態による、ＴＤＲ送信器での短絡の場合に受信され得る障害波形の例を示す。様々な実施例では、メインでの短絡障害を検出するために、差動テスト及び遅延なし検出データを使用して短絡検出アルゴリズムが適用され、立ち下がり閾値を低い値に設定する。遅延なし検出データが使用されるとき、障害は検出ノードに非常に極めて近い可能性がある。

図２４は、本開示の様々な実施形態による、ライン沿いの選択された距離において発生するショートの場合に受信され得る障害波形の例を示す。様々な実施例では、通常モードでの短絡障害を検出するために、差動テスト及び遅延あり検出データを使用して短絡検出アルゴリズムが適用され、立ち下がり閾値を低い値に設定する。特に、立ち下がり閾値の値は、レベル数の半分未満に設定され得、図２３に関して示される、マスタでの短絡障害に使用される値よりもわずかに高くなり得る。

図２５は、本開示の様々な実施形態による、オープン回路の場合に受信され得る障害波形の例を示す。様々な実施例では、オープン回路障害を検出するために、差動テスト及び遅延あり検出データを使用してオープン回路検出アルゴリズムが適用され、立ち上がり閾値をレベル数の半分を上回る値に設定する。

図２６Ａ～２６Ｄは、本開示の様々な実施形態による、電源／接地へのショートの場合に受信され得る障害波形の例を示す。図２６Ａは、終端処理されたラインが検出された場合に受信され得る波形の例を示す。特に、図２６Ａは、適切に終端処理されたラインの場合の波形を示しており、立ち上がり及び立ち下がりカウントはタイムアウトする。

図２６Ｂは、ローカル電力供給されたサブノード（ＬＰＳ）デバイスの波形を示す。特に、それ自体の電源で電力供給される受信デバイスの場合、図２６Ｂの波形が受信され得る。立ち上がりエッジ遅延ありデータを用いた差動テストを使用することができる。テストでは、メモリは、クロック速度及びラインの伝播速度を考慮に入れて、クロック数でＬＰＳラインの最大長を表すカウント値を含む、ＬＰＳラインの最悪ケースのライン長カウントを記憶する。送信された電圧の半分を上回る立ち上がりエッジイベントが検出され、立ち上がりエッジイベントが最悪のケースのライン長カウントを超えるが、差動テストパルスのアクティブ駆動期間よりも短い時間に発生する場合、ローカル電力供給されたサブノードデバイスが検出される。

図２６Ｃは、バス電力供給されたサブノード（ＢＰＳ）デバイスの波形を示す。特に、誘導構成要素を伴う電力オーバーレイを介して送信デバイスから電力供給される受信デバイスでは、図２６Ｃの波形が受信され得る。立ち下がりエッジ遅延ありデータを用いた差動テストを使用することができる。テストでは、メモリは、ＢＰＳラインの最悪のケースのライン長カウントを記憶する。ＢＰＳラインの最悪のケースのライン長カウントは、クロック速度及びラインの伝播速度を考慮して、いくつかのクロックにおけるＢＰＳラインの最大長を表すカウント値である。送信された電圧の半分を下回る立ち下がりエッジイベントが検出され、立ち下がりエッジイベントが最悪のケースのライン長カウントを超えるが、差動テストパルスのアクティブ駆動期間よりも短い時間に発生する場合、ローカル電力供給されたサブノードデバイスが検出される。

図２６Ａ～２６Ｃに関して説明された３つのケースのいずれかが有効である場合、Ｐドライブ、Ｎトライステート（ＰＤＮＴ）テストからのデータは、電源／接地への１つ又は両方の差動ライン間の潜在的なショートを識別するために使用される。図２６Ｄは、ＰＤＮＴテストから生じ得る波形を示すグラフである。電源／接地ショートを検出するために、遅延ありデータを使用して、立ち下がりエッジ及び小さな立ち下がり閾値を識別する。一般に、電源／接地ショートは、前のテスト、例えば、図２６Ａ～２６Ｃに関して説明したテストでサブノードが検出されたときに正確に識別される。

図２７は、本開示の様々な実施形態による、ＴＤＲ診断アーキテクチャの概観２７００を示す図である。ＴＤＲアナログ入力２７０２及び／又はＡＰＢテストレジスタ書き込み２７０４が、診断ソースマルチプレクサ２７０６に入力される。マルチプレクサ２７０６からの多重化された出力は、診断ブロック２７０８に入力される。診断ブロック２７０８は、上述のように、様々な短絡、オープン回路、ＬＰＳ、及びＢＰＳを含む様々なライン及び／又は回路障害を診断するように構成される。様々な実施例によれば、診断ブロック２７０８は、６つの構成可能な診断エンジンを含む。いくつかの実施例では、診断ブロック２７０８は、８つの構成可能な診断エンジンを含む。いくつかの実施例では、診断ブロックに含まれる追加の診断エンジンは、ＭＯＰＥＮ、ＰＧＳＰ、及びＰＧＳＮである。いくつかの実施例では、ＰＧＳＨＯＲＴは２つ、つまり、正のピンＰ上の電源／接地障害のための１つと、負のピンＮの電源／接地障害のための１つとに分割される。

いくつかの実施例では、診断ブロック２７０８は、２４個のテスト又はテストレジスタ書き込みデータのうちの１つを選択することができる。いくつかの実施例では、２５個以上のテストがあり、いくつかの実施例では、２４個未満のテストがある。いくつかの実施例では、診断ブロック２７０８は、診断のための時間及び電圧範囲を構成することができる。

診断ブロック２７０８からの出力は、ＴＤＲステータスレジスタ、テスト結果レジスタ、及びテスト距離レジスタを含むステータスレジスタ２７１０のセットで受信される。様々な実施例では、ステータスレジスタ２７１０は、復号された顧客向けステータスレジスタである。いくつかの実施例では、ステータスレジスタ２７１０は、診断ブロック２７０８からの各エンジンからの結果を含む生のステータスレジスタである。ステータスレジスタのセットは、ＡＰＢインターフェース２７１６に出力する。

追加的に、マルチプレクサ２７０６からの多重化された出力は、テスト選択フィルタ２７１２及びテスト結果バッファ２７１４を含むテストラインでテストされる。様々な実施例によれば、テスト結果バッファ２７１４は、４つのテスト結果バッファを含む。いくつかの実施例では、テスト結果バッファ２７１４は、５つ以上のテスト結果バッファを含み、いくつかの実施例では、テスト結果バッファ２７１４は、４つ未満のテスト結果バッファを含む。いくつかの実施例では、各バッファは、バッファリングされる２４個のテストのうちの１つを選択する。いくつかの実施例では、結果は、レジスタ読み取りを介して利用可能である。いくつかの実施例では、２５個以上のテストがあり、いくつかの実施例では、２４個未満のテストがある。テスト結果バッファ２７１４も、ＡＰＢインターフェース２７１６に出力する。

ＡＰＢインターフェース２７１６は、ＴＤＲアナログコントローラ２７２０と通信するＡＰＢ構成レジスタ２７１８と通信する。ＴＤＲアナログコントローラ２７２０は、ＴＤＲアナログ制御信号２７２２を出力する。

選択実施例

実施例１は、時間領域反射率測定法を使用するライン診断のためのシステムであって、第１のピン及び第２のピンを駆動するように構成されたドライバと、アナログフロントエンドであって、第１の基準電圧及び第１のピン出力を受信するように構成された第１のコンパレータ、第２の基準電圧及び第２のピン出力を受信するように構成された第２のコンパレータ、並びに、第１のピン出力が少なくとも１つの基準電圧と交差したと第１のコンパレータが判定した第１の時間と、第２のピン出力が少なくとも１つの基準電圧と交差したと第２のコンパレータが判定した第２の時間とを記憶するように構成されたバッファを含む、アナログフロントエンドと、バッファからデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える、システムを提供する。

実施例２は、デジタルフロントエンドが、受信されたデータにおける立ち上がりエッジ及び立ち下がりエッジを検出することに基づいて、障害を識別するように構成されている、先行実施例及び／又は以下の実施例のいずれか１つに記載のシステムを提供する。

実施例３は、第１及び第２の基準電圧を設定するように構成された抵抗器ラダーを更に備える、先行実施例及び／又は以下の実施例のいずれか１つに記載のシステムを提供する。

実施例４は、第１及び第２の基準電圧を設定するように構成されたデジタル－アナログ変換器を更に備える、先行実施例及び／又は以下の実施例のいずれか１つに記載のシステムを提供する。

実施例５は、ドライバがピンを差動的に駆動するように構成されている、先行実施例及び／又は以下の実施例のいずれか１つに記載のシステムを提供する。

実施例６は、ドライバがピンをシングルエンド方式で駆動するように構成されている、先行実施例及び／又は以下の実施例のいずれか１つに記載のシステムを提供する。

実施例７は、ドライバが起動されたときにカウントを始めるように構成されたカウンタを更に備え、カウンタは、第１の時間及び第２の時間を決定するために使用される、先行実施例及び／又は以下の実施例のいずれか１つに記載のシステムを提供する。

実施例８は、第１のコンパレータ出力を受信し、かつ、第１のピン出力が少なくとも１つの基準電圧と交差した時点を判定するように構成された検出回路を更に備える、先行実施例及び／又は以下の実施例のいずれか１つに記載のシステムを提供する。

実施例９は、第２のコンパレータ出力を受信し、かつ、第２のピン出力が少なくとも１つの基準電圧と交差した時点を判定するように構成された検出回路を更に備える、先行実施例及び／又は以下の実施例のいずれか１つに記載のシステムを提供する。

実施例１０は、２線式バスを更に備え、ライン診断は、ネットワークバスサブノードへの２線式バス上で実行される、先行実施例及び／又は以下の実施例のいずれか１つに記載のシステムを提供する。

実施例１１は、時間領域反射率測定法を使用するライン診断のための方法であって、第１のピン及び第２のピンのうちの少なくとも一方を駆動することと、少なくとも１つの基準電圧を設定することと、第１のコンパレータにおいて、少なくとも１つの基準電圧と、第１のピン出力とを比較することと、第２のコンパレータにおいて、少なくとも１つの基準電圧と、第２のピン出力とを比較することと、バッファに、第１のピン出力が少なくとも１つの基準電圧と交差したと第１のコンパレータが判定した第１の時間を記憶することと、バッファに、第２のピン出力が少なくとも１つの基準電圧と交差したと第２のコンパレータが判定した第２の時間を記憶することと、バッファからデータを受信し、障害を識別することと、を含む、方法を提供する。

実施例１２は、受信されたデータにおける立ち上がりエッジ及び立ち下がりエッジを検出することに基づいて、障害を識別することを更に含む、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法を提供する。

実施例１３は、少なくとも１つの基準電圧が、第１の基準電圧及び第２の基準電圧を含み、第１のコンパレータにおいて、少なくとも１つの基準電圧と、第１のピン出力とを比較することは、第１の基準電圧と、第１のピン出力とを比較することを含み、第２のコンパレータにおいて、少なくとも１つの基準電圧と、第２のピン出力とを比較することは、第２の基準電圧と、第２のピン出力とを比較することを含む、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法を提供する。

実施例１４は、第１のピン及び第２のピンのうちの少なくとも一方を駆動することが、ピンを差動的に駆動することを含む、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法を提供する。

実施例１５は、第１のピン及び第２のピンのうちの少なくとも一方を駆動することが、第１及び第２のピンのうちの一方を駆動することを含む、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法を提供する。

実施例１６は、駆動が始まるときにカウンタを始めることを更に含み、カウンタは、第１の時間及び第２の時間を決定するために使用される、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法を提供する。

実施例１７は、第１のコンパレータ出力を受信し、第１のピン出力が少なくとも１つの基準電圧と交差した時点を判定することを更に含む、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法を提供する。

実施例１８は、第２のコンパレータ出力を受信し、第２のピン出力が少なくとも１つの基準電圧と交差した時点を判定することを更に含む、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法を提供する。

実施例１９は、２線式通信システムにおける周辺デバイスにおける障害を識別することを更に含む、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法を提供する。

実施例２０は、時間領域反射率測定法を使用する、２線式通信システムにおけるライン診断のためのシステムであって、第１のピン及び第２のピンを駆動するように構成されたドライバと、ドライバが起動されたときにカウントを始めるように構成されたカウンタと、少なくとも１つの基準電圧を設定するための手段と、少なくとも１つの基準電圧及び第１のピン出力を受信するように構成された第１のコンパレータと、少なくとも１つの基準電圧及び第２のピン出力を受信するように構成された第２のコンパレータと、第１のコンパレータ出力及び第２のコンパレータ出力を受信し、第１のピン出力が少なくとも１つの基準電圧と交差した時点を判定し、かつ、第２のピン出力が少なくとも１つの基準電圧と交差した時点を判定するように構成された検出回路と、検出回路からデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える、システムを提供する。

実施例２１は、検出回路が、カウンタからカウンタ出力を受信し、検出回路が、カウンタ出力を使用して、第１のピン出力が少なくとも１つの基準電圧と交差した第１の時間を判定するように更に構成されている、先行実施例及び／又は以下の実施例のいずれか１つに記載のシステムを提供する。

実施例２２は、先行実施例及び／又は以下の実施例のいずれか１つに記載の主題を含み、本明細書に開示される２線式通信システムのいずれかにおける周辺デバイス上でライン診断が実行されることを更に特定する。

実施例２３は、２線式バスを更に備え、ライン診断が、ネットワークバスサブノード上で実行される、先行実施例及び／又は以下の実施例のいずれか１つに記載のシステム及び／又は方法を提供する。

実施例２４は、デジタルフロントエンドが、高いスルーレートに基づいて、障害を識別するように構成されている、先行実施例及び／又は以下の実施例のいずれか１つに記載のシステム及び／又は方法を提供する。

実施例２５は、デジタルフロントエンドが、短時間ウィンドウにわたる電圧の急速な変化に基づいて、障害を識別するように構成されている、先行実施例及び／又は以下の実施例のいずれか１つに記載のシステム及び／又は方法を提供する。

実施例２６は、第１のコンパレータが、第１のコンパレータ出力を生成するように構成され、第２のコンパレータが、第２のコンパレータ出力、電圧を生成するように構成され、デジタルフロントエンドが、第１及び第２のコンパレータ出力を受信し、短時間ウィンドウにわたる電圧の急速な変化に基づいて、障害を識別するように構成されている、先行実施例及び／又は以下の実施例のいずれか１つに記載のシステム及び／又は方法を提供する。

実施例２７は、障害を識別することが、第１のコンパレータ出力及び第２のコンパレータ出力のうちの少なくとも一方のスルーレートを決定することを含む、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法及び／又はシステムを提供する。

実施例２８は、障害を識別することが、短絡及びオープン回路のうちの一方を識別することを含む、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法及び／又はシステムを提供する。

実施例２９は、障害を識別することが、短絡及びオープン回路のうちの一方を識別することを含む、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法及び／又はシステムを提供する。

実施例３０は、デジタルフロントエンドが、ローカル電力供給されるサブノードを識別するように更に構成されている、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法及び／又はシステムを提供する。

実施例３１は、デジタルフロントエンドが、バス電力供給されたサブノードを識別するように更に構成されている、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法及び／又はシステムを提供する。

実施例３２は、時間領域反射率測定法を使用するライン診断のためのシステムであって、第１のピン及び第２のピンを駆動するように構成されたドライバと、アナログフロントエンドであって、少なくとも１つの基準電圧を設定するように構成されたデジタル－アナログ変換器、少なくとも１つの基準電圧及び第１のピン出力を受信するように構成された第１のコンパレータ、少なくとも１つの基準電圧及び第２のピン出力を受信するように構成された第２のコンパレータ、並びに、第１のピン出力が少なくとも１つの基準電圧と交差したと第１のコンパレータが判定した第１の時間と、第２のピン出力が少なくとも１つの基準電圧と交差したと第２のコンパレータが判定した第２の時間とを記憶するように構成されたバッファを含む、アナログフロントエンドと、バッファからデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える、システムを提供する。

実施例３３は、時間領域反射率測定法を使用するライン診断のためのシステムであって、第１のピン及び第２のピンを駆動するように構成されたドライバと、アナログフロントエンドであって、少なくとも１つの基準電圧を設定するための手段、少なくとも１つの基準電圧及び第１のピン出力を受信するように構成された第１のコンパレータ、少なくとも１つの基準電圧及び第２のピン出力を受信するように構成された第２のコンパレータ、並びに、第１のピン出力が少なくとも１つの基準電圧と交差したと第１のコンパレータが判定した第１の時間と、第２のピン出力が少なくとも１つの基準電圧と交差したと第２のコンパレータが判定した第２の時間とを記憶するように構成されたバッファを含む、アナログフロントエンドと、バッファからデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える、システムを提供する。

実施例３４は、少なくとも１つの基準電圧を設定するための手段が、ＤＡＣ及び抵抗器ラダーのうちの一方である、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法及び／又はシステムを提供する。

実施例３５は、時間領域反射率測定法を使用するライン診断のためのシステムであって、第１のピン及び第２のピンを駆動するように構成されたドライバと、アナログフロントエンドであって、少なくとも１つの基準電圧を設定するように構成された抵抗器ラダー、少なくとも１つの基準電圧及び第１のピン出力を受信するように構成された第１のコンパレータ、少なくとも１つの基準電圧及び第２のピン出力を受信するように構成された第２のコンパレータ、並びに、第１のピン出力が少なくとも１つの基準電圧と交差したと第１のコンパレータが判定した第１の時間と、第２のピン出力が少なくとも１つの基準電圧と交差したと第２のコンパレータが判定した第２の時間とを記憶するように構成されたバッファを含む、アナログフロントエンドと、バッファからデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える、システムを提供する。

実施例３６は、少なくとも１つの基準電圧が、第１の基準電圧及び第２の基準電圧を含み、第１のコンパレータが、第１の基準電圧を受信するように構成され、第２のコンパレータが、第２の基準電圧を受信するように構成されている、先行実施例及び／又は以下の実施例のいずれか１つに記載のシステムを提供する。

実施例３７は、少なくとも１つの基準電圧及び第１のピン出力を受信するように構成された第３のコンパレータを更に備える、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法及び／又はシステムを提供する。

実施例３８は、第３の基準電圧及び第１のピン出力を受信するように構成された第３のコンパレータを更に備える、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法及び／又はシステムを提供する。

実施例３９は、第４の基準電圧及び第２のピン出力を受信するように構成された第４のコンパレータを更に備える、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法及び／又はシステムを提供する。

実施例４０は、第１の基準電圧が第２の基準電圧に等しい、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法及び／又はシステムを提供する。

実施例４１は、第１の基準電圧が第２の基準電圧と異なる、先行実施例及び／又は以下の実施例のいずれか１つに記載の方法及び／又はシステムを提供する。

変形及び実施態様

このように、本出願の技術のいくつかの態様及び実施形態が説明されたが、様々な変更、修正、及び改良が、当業者に容易に想起されるであろうことを理解されたい。そのような変更、修正、及び改良は、本出願に説明される技術の趣旨及び範囲内であることが意図される。例えば、当業者は、機能を実行するための、並びに／又は、結果及び／若しくは本明細書に説明される利点のうちの１つ以上を得るための様々な他の手段及び／又は構造を容易に想定するであろう。また、そのような変形及び／又は修正の各々は、本明細書に説明される実施形態の範囲内であるとみなされる。

当業者は、本明細書に説明される特定の実施形態に対する多くの等価物を認識するか、又は単なる日常的な実験を使用して確認することができるであろう。したがって、前述の実施形態は例としてのみ提示されており、添付の特許請求の範囲及びそれの等価物の範囲内で、発明的実施形態が、具体的に説明された以外の方法で実施され得ることを理解されたい。更に、本明細書に説明される２つ以上の特徴、システム、物品、材料、キット、及び／又は方法の任意の組み合わせは、そのような特徴、システム、物品、材料、キット、及び／又は方法が相互に矛盾していない場合、本開示の範囲内に含まれる。

上記は、本明細書に開示される主題の１つ以上の実施形態の特徴を概説する。これらの実施形態は、当業者（ＰＨＯＳＩＴＡ）が本開示の様々な態様をよりよく理解することを可能にするために提供される。特定のよく理解された用語、並びに基礎となる技術及び／又は標準は、詳細に説明されることなく参照され得る。ＰＨＯＳＩＴＡは、本開示の教示を実践するのに十分なこれらの技術及び標準における背景知識又は情報を所有するか、又はそれらにアクセスすることが予想される。

ＰＨＯＳＩＴＡは、本明細書で紹介された実施形態と同じ目的を実行するため及び／又は同じ利点を達成するために、他のプロセス、構造、又は変形を設計又は修正するための基礎として、本開示を容易に使用することができることを理解するであろう。ＰＨＯＳＩＴＡはまた、そのような等価な構築物は、本開示の趣旨及び範囲から逸脱せず、本開示の趣旨及び範囲から逸脱することなく、様々な交換、置換、及び変更をそこに行い得ることを認識するであろう。

上記の実施形態は、多くの方法のいずれかで実施することができる。プロセス又は方法の実行を伴う本出願の１つ以上の態様及び実施形態は、デバイス（例えば、コンピュータ、プロセッサ、又は他のデバイス）によって実行可能なプログラム命令を利用して、プロセス又は方法を実行し得るか、又はその実行を制御し得る。

この点で、様々な発明的概念は、１つ以上のコンピュータ又は他のプロセッサ上で実行されると、上記の様々な実施形態のうちの１つ以上を実装する方法を実行する１つ以上のプログラムで符号化されたコンピュータ可読記憶媒体（又は複数のコンピュータ可読記憶媒体）（例えば、コンピュータメモリ、１つ以上のフロッピーディスク、コンパクトディスク、光ディスク、磁気テープ、フラッシュメモリ、フィールドプログラマブルゲートアレイ若しくは他の半導体デバイス内の回路構成、又は他の有形のコンピュータ記憶媒体）として具現化され得る。

１つ以上のコンピュータ可読媒体は、その上に記憶された１つ以上のプログラムが、上記の態様のうちの様々なものを実装するために、１つ以上の異なるコンピュータ又は他のプロセッサ上にロードされ得るように、搬送可能であり得る。いくつかの実施形態では、コンピュータ可読媒体は、非一時的媒体であり得る。

なお、信号処理（例えば、ジェスチャ信号処理、ビデオ信号処理、オーディオ信号処理、アナログ－デジタル変換、デジタル－アナログ変換）を伴う任意の集積回路、特に専門的なソフトウェアプログラム又はアルゴリズムを実行することができ、そのうちのいくつかはデジタル化されたリアルタイムデータの処理と関連付けられ得るものに適用可能である図を参照して上記で論じたアクティビティ。

場合によっては、本開示の教示は、実行されると、プログラマブルデバイス（プロセッサ又はＤＳＰなど）に本明細書に開示された方法又は機能を実行するように命令する実行可能命令が記憶された１つ以上の有形の非一時的コンピュータ可読媒体に符号化され得る。本明細書の教示が少なくとも部分的にハードウェアデバイス（ＡＳＩＣ、ＩＰブロック、又はＳｏＣなど）において具現化される場合、非一時的媒体は、本明細書に開示された方法又は機能を実行するためのロジックでハードウェアプログラムされたハードウェアデバイスを含み得る。教示はまた、開示されたハードウェア要素を作り出すための製造プロセスをプログラムするために使用することができる、レジスタ転送レベル（ＲＴＬ）、又はＶＨＤＬ若しくはＶｅｒｉｌｏｇなどの他のハードウェア記述言語の形態で実践することができる。

実施態様例では、本明細書で概説された処理アクティビティの少なくともいくつかの部分はまた、ソフトウェアで実施され得る。いくつかの実施形態では、これらの特徴のうちの１つ以上は、開示された図の要素の外部に提供されるハードウェアにおいて実装されるか、又は意図された機能を達成するための任意の適当な方法で統合され得る。様々な構成要素は、本明細書で概説された動作を達成するために、連携させることができるソフトウェア（又は相互にやりとりするソフトウェア）を含み得る。更に他の実施形態では、これらの要素は、それらの動作を容易にする任意の好適なアルゴリズム、ハードウェア、ソフトウェア、構成要素、モジュール、インターフェース、又はオブジェクトを含み得る。

任意の好適に構成されたプロセッサ構成要素は、本明細書に詳述された動作を達成するためのデータに関連付けられた任意のタイプの命令を実行することができる。本明細書に開示されたどのプロセッサも、要素又は物品（例えば、データ）を１つの状態又は物から別の状態又は物に変換することができる。別の実施例では、本明細書で概説されたいくつかのアクティビティは、固定ロジック又はプログラマブルロジック（例えば、プロセッサによって実行されるソフトウェア及び／又はコンピュータ命令）で実装され得、本明細書で特定された要素は、なんらかのタイプのプログラマブルプロセッサ、プログラマブルデジタルロジック（例えば、ＦＰＧＡ、消去可能プログラマブル読み取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブル読み取り専用メモリ（ＥＥＰＲＯＭ））、デジタルロジック、ソフトウェア、コード、電子命令を含むＡＳＩＣ、フラッシュメモリ、光ディスク、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、磁気カード若しくは光学カード、電子命令を記憶するのに好適な他のタイプの機械可読媒体、又はこれらの任意の好適な組み合わせであり得る。

動作中、プロセッサは、任意の好適なタイプの非一時的記憶媒体（例えば、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ＦＰＧＡ、ＥＰＲＯＭ、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）など）、ソフトウェア、ハードウェアに、又は必要に応じて及び特定のニーズに基づいて、任意の他の好適な構成要素、デバイス、要素、又はオブジェクトに、情報を記憶し得る。更に、追跡、送出、受信、又はプロセッサに記憶される情報は、特定のニーズ及び実施態様に基づいて、任意のデータベース、レジスタ、テーブル、キャッシュ、キュー、制御リスト、又は記憶構造で提供され得、これらの全ては、任意の好適な時間枠で参照され得る。

本明細書で論じたメモリ項目のいずれも、広義用語の「メモリ」に包含されるものとして解釈されるべきである。同様に、本明細書に説明された潜在的な処理要素、モジュール、及び機械のいずれも、広義用語の「マイクロプロセッサ」又は「プロセッサ」に包含されるものとして解釈されるべきである。更に、様々な実施形態では、本明細書に説明されたプロセッサ、メモリ、ネットワークカード、バス、記憶デバイス、関連周辺機器、及び他のハードウェア素子は、プロセッサ、メモリ、及びこれらのハードウェア要素の機能をエミュレート若しくは仮想化するためのソフトウェア又はファームウェアによって構成された他の関連デバイスによって実現され得る。

更に、コンピュータは、非限定的な例として、ラックマウント式コンピュータ、デスクトップコンピュータ、ラップトップコンピュータ、又はタブレットコンピュータなどのいくつかの形態のいずれかで具現化され得ることが理解されるべきである。追加的に、コンピュータは、携帯情報端末（ＰＤＡ）、スマートフォン、携帯電話、ｉＰａｄ（登録商標）、又は任意の他の好適なポータブル若しくは固定の電子デバイスを含む、一般にコンピュータとはみなされないが、好適な処理能力を有するデバイスに埋め込まれ得る。

また、コンピュータは、１つ以上の入出力デバイスを有し得る。これらのデバイスは、とりわけ、ユーザインターフェースを提示するために使用され得る。ユーザインターフェースを提供するために使用され得る出力デバイスの例としては、出力の視覚的提示のためのプリンタ又はディスプレイスクリーン、及び出力の可聴提示のためのスピーカ又は他の音生成デバイスが挙げられる。ユーザインターフェースに使用され得る入力デバイスの例としては、キーボード、並びにマウス、タッチパッド、及びデジタル化タブレットなどのポインティングデバイスが挙げられる。別の例として、コンピュータは、音声認識を介して、又は他の可聴フォーマットで入力情報を受信し得る。

そのようなコンピュータは、ローカルエリアネットワーク、又はエンタープライズネットワークなどのワイドエリアネットワーク、及びインテリジェントネットワーク（ＩＮ）又はインターネットを含む、任意の好適な形態の１つ以上のネットワークによって相互接続され得る。そのようなネットワークは、任意の好適な技術に基づいてもよく、任意の好適なプロトコルに従って動作してもよく、ワイヤレスネットワーク又は有線ネットワークを含んでもよい。

コンピュータ実行可能命令は、１つ以上のコンピュータ又は他のデバイスによって実行される、プログラムモジュールなどの多くの形態にあり得る。一般に、プログラムモジュールは、特定のタスクを実行するか、又は特定の抽象データタイプを実装するルーチン、プログラム、オブジェクト、構成要素、データ構造などを含む。典型的には、プログラムモジュールの機能性は、様々な実施形態において、所望のように組み合わされても、分布してもよい。

「プログラム」又は「ソフトウェア」という用語は、本明細書では、一般的な意味で、上述のように、様々な態様を実装するためにコンピュータ又は他のプロセッサをプログラムするために採用され得る、任意のタイプのコンピュータコード又はコンピュータ実行可能命令のセットを指すために使用される。追加的に、一態様によれば、実行されたときに、本出願の方法を実行する１つ以上のコンピュータプログラムは、単一のコンピュータ又はプロセッサ上に駐在する必要はないが、本出願の様々な態様を実装するために、いくつかの異なるコンピュータ又はプロセッサ間でモジュール方式で分布し得ることが理解されるべきである。

また、データ構造は、任意の好適な形態でコンピュータ可読媒体に記憶され得る。例示を簡単にするために、データ構造は、データ構造内の場所を介して関連付けられたフィールドを有することが示され得る。そのような関係は、同様に、フィールド間の関係を伝達するコンピュータ可読媒体内の場所をフィールドの記憶域に割り当てることによって達成され得る。しかしながら、任意の好適なメカニズムを使用して、ポインタ、タグ、又はデータ要素間の関係を確立する他のメカニズムの使用を含む、データ構造のフィールド内の情報間の関係を確立し得る。

ソフトウェアで実装される場合、ソフトウェアコードは、単一のコンピュータで提供されるか、又は複数のコンピュータ間で分布しているかにかかわらず、任意の好適なプロセッサ又はプロセッサの集合で実行され得る。

本明細書に説明された機能性の全部又は一部を実装するコンピュータプログラムロジックは、ソースコード形態、コンピュータ実行可能形態、ハードウェア記述形態、及び様々な中間形態（例えば、マスク作業、又はアセンブラ、コンパイラ、リンカ、若しくはロケータによって生成される形態）を含むが、これらに限定されない様々な形態で具現化される。一実施例では、ソースコードは、様々なオペレーティングシステム又は動作環境とともに使用するためのオブジェクトコード、アセンブリ言語、又はＯｐｅｎＣＬ、ＲＴＬ、Ｖｅｒｉｌｏｇ、ＶＨＤＬ、Ｆｏｒｔｒａｎ、Ｃ、Ｃ＋＋、ＪＡＶＡ（登録商標）、若しくはＨＴＭＬなどのハイレベル言語など、様々なプログラミング言語で実装される一連のコンピュータプログラム命令を含む。ソースコードは、様々なデータ構造及び通信メッセージを定義及び使用し得る。ソースコードは、（例えば、インタプリタを介して）コンピュータ実行可能形態であり得、又はソースコードは、（例えば、トランスレータ、アセンブラ、又はコンパイラを介して）コンピュータ実行可能形態に変換され得る。

いくつかの実施形態では、図の任意の数の電気回路を、関連付けられる電子デバイスの基板上に実装し得る。基板は、電子デバイスの内部電子システムの様々な構成要素を保持し、更に、他の周辺機器用のコネクタを提供することができる一般的な回路基板とすることができる。より具体的には、基板は、電気接続を提供することができ、これにより、システムの他の構成要素が電気的に通信することができる。任意の好適なプロセッサ（デジタル信号プロセッサ、マイクロプロセッサ、サポートチップセットなどを含む）、メモリ要素などは、特定の構成ニーズ、処理デマンド、コンピュータ設計などに基づいて、基板に好適に結合され得る。

外部記憶装置、追加センサ、オーディオ／ビデオディスプレイ用のコントローラ、及び周辺デバイスなどの他の構成要素は、プラグインカードとして、ケーブルを介して基板に取り付けられても、基板自体に組み込まれてもよい。別の実施形態例では、図の電気回路は、スタンドアロンモジュール（例えば、特定のアプリケーション又は機能を実行するように構成された関連付けられた構成要素及び回路を有するデバイス）として実装されても、電子デバイスのアプリケーション特有ハードウェア内にプラグインモジュールとして実装されてもよい。

なお、本明細書で提供される多くの実施例では、相互作用は、２つ、３つ、４つ、又はそれ以上の電気的構成要素に関して説明され得る。しかしながら、これは、明瞭化及び単なる例示の目的でなされたものである。システムは、任意の好適な方式で整理統合され得ることが理解されるべきである。同様の設計代替案に沿って、図に図示された構成要素、モジュール、及び要素のいずれもが、様々な可能な構成で組み合わされ得、それらの全ては明らかに、本開示の広範な範囲内にある。

特定のケースでは、フローの所与のセットの機能性のうちの１つ以上を、限られた数の電気的要素のみに言及することによって説明する方が容易である場合がある。図及びその教示の電気回路は、容易に拡張可能であり、多数の構成要素並びにより複雑で／高度な配置及び構成に対応することができることが理解されるべきである。したがって、提供された実施例は、範囲を制限するべきものではなく、又は無数の他のアーキテクチャに潜在的に適用される電気回路の広範な教示を抑制するべきものではない。

また、説明されるように、いくつかの態様は、１つ以上の方法として具現化され得る。方法の一部として実行される行為は、任意の好適な方法で順序付けられ得る。したがって、図示されたものとは異なる順序で行為が実行される実施形態を構築することができ、この異なる順序は、いくつかの行為を、例示的な実施形態では順次的な行為として示されているけれども、同時に実行することを含み得る。

用語の解釈

本明細書で定義及び使用される全ての定義は、辞書の定義、参照により組み込まれる文書中の定義、及び／又は定義された用語の通常の意味に対する支配を有すると理解されるべきである。文脈が明確に他のことを必要としない限り、説明及び特許請求の範囲を通して：

「備える」、「備えている」などは、排他的又は網羅的な意味とは対照的に、包括的な意味で、すなわち、「～を含んでいるが、～に限定されない」という意味で解釈されるべきである。

「接続された」、「結合された」、又はそれらの任意の変形例は、２つ以上の要素間の直接又は間接のいずれかの任意の接続又は結合を意味し、要素間の結合又は接続は、物理的、論理的、又はそれらの組み合わせであり得る。

本明細書を説明するために使用されるとき、「本明細書に（で）」、「上記」、「下記」、及び類似の意味の単語は、本明細書全体を指すものであり、本明細書の任意の特定の部分を指すものではない。

２つ以上の項目のリストへの参照における「又は」は、以下の単語の解釈の全てを対象とする：リスト中の項目のうちのいずれか、リスト中の項目の全て、及びリスト中の項目の任意の組み合わせ。

単数形「ａ」、「ａｎ」、及び「ｔｈｅ」はまた、任意の適当な複数形の意味を含む。

本説明及び任意の特許請求の範囲（ある場合）で使用される、「垂直」、「横」、「水平」、「上向き」、「下向き」、「前方」、「後方」、「内向き」、「外向き」、「垂直」、「横」、「左」、「右」、「前」、「後ろ」、「上部」、「下部」、「下方」、「上方」、「～の下」などの方向を示す単語は、説明及び図示される装置の特定の向きに依存する。本明細書に説明された主題は、様々な代替の向きを取ることができる。したがって、これらの方向性用語は厳密に定義されておらず、狭義に解釈されるべきではない。

明細書及び特許請求の範囲において、本明細書で使用される不定冠詞「ａ」及び「ａｎ」は、それとは反対に明確に示されない限り、「少なくとも１つ」を意味すると理解されるべきである。

明細書及び特許請求の範囲において、本明細書で使用される「及び／又は」という語句は、そのように等位接続された要素、すなわち、接続的に存在する場合もあれば、離接的に存在する場合もある要素のうちの「いずれか又は両方」を意味すると理解されるべきである。「及び／又は」を用いて列挙された複数の要素は、同様に、すなわち、そのように等位接続された要素の「１つ以上」と解釈されるべきである。

「及び／又は」句によって具体的に識別されるもの以外の要素は、具体的に識別されたこれらの要素に関連するか否かにかかわらず、任意選択で存在し得る。したがって、非限定的な例として、「Ａ及び／又はＢ」への言及は、「備える」などの非制限的言語と併せて使用されるとき、一実施形態では、Ａのみ（任意選択で、Ｂ以外の要素を含む）を指し得、別の実施形態では、Ｂのみ（任意選択で、Ａ以外の要素を含む）を指し得、更に別の実施形態では、Ａ及びＢの両方（任意選択で、他の要素を含む）を指し得る。

明細書及び特許請求の範囲において、本明細書で使用されるように、１つ以上の要素のリストを参照する際の「少なくとも１つ」という語句は、要素のリスト内の要素のうちの任意の１つ以上から選択される少なくとも１つの要素を意味すると理解されるべきであるが、必ずしも要素のリスト内に具体的に列挙されている各要素及び全ての要素のうちの少なくとも１つを含んでおらず、要素のリスト内の要素の任意の組み合わせを除外しない。この定義はまた、「少なくとも１つ」という語句が言及する要素のリスト内で具体的に識別された要素以外の要素が、具体的に識別されたこれらの要素に関連するか否かにかかわらず、任意選択で存在し得ることを可能にする。

したがって、非限定的な例として、「Ａ及びＢのうちの少なくとも１つ」（又は、等価的に、「Ａ又はＢのうちの少なくとも１つ」、又は、等価的に、「Ａ及び／又はＢのうちの少なくとも１つ」）は、一実施形態では、少なくとも１つのＡ（任意選択で複数を含む）で、Ｂが存在しない（及び、任意選択でＢ以外の要素を含む）ことを指し得、別の実施形態では、少なくとも１つのＢ（任意選択で複数を含む）で、Ａが存在しない（及び、任意選択で、Ａ以外の要素を含む）ことを指し得、更に別の実施形態では、少なくとも１つのＡ（任意選択で複数を含む）及び少なくとも１つのＢ（任意選択で複数を含む）（及び、任意選択で、他の要素を含む）を指し得る。

本明細書で使用されるとき、「～の間」という用語は、別途示されない限り、包括的である。例えば、「ＡとＢとの間」は、別途示されない限り、ＡとＢとを含む。

また、本明細書で使用される専用語及び術語は、説明の目的のものであり、限定的なものとみなされるべきではない。本明細書における「含む」、「備える」、又は「有する」、「含有する」、「伴う」、及びそれらの変形例の使用は、その後に列挙された項目及びその等価物、並びに追加の項目を包含することを意味する。

特許請求の範囲においてだけでなく、上記の明細書において、「備える」、「含む」、「担持する」、「有する」、「含有する」、「関与する」、「保持する」、「～で構成される」などの全ての移行語句は、非制限的である、すなわち、～を含むが～に限定されない、を意味すると理解されるべきである。「～からなる」及び「～から本質的になる」という移行語句のみが、それぞれ、制限的又は半制限的な移行語句であるものとする。

多数の他の交換、置換、変形、調整、及び修正が、当業者に確認されてもよく、本開示は、添付の特許請求の範囲内であるものとして、全てのそのような交換、置換、変形、調整、及び修正を包含することが意図される。

本明細書に添付される特許請求項を解釈するに当たり、米国特許商標庁（ＵＳＰＴＯ）、及び、追加的に、本出願において発行された任意の特許の読者も支援するために、出願人は、出願人が（ａ）「～のための手段（ｍｅａｎｓ ｆｏｒ）」又は「～のためのステップ（ｓｔｅｐｓ ｆｏｒ）」という語が特定の特許請求項で具体的に使用されていない限り、添付の特許請求項のいずれも、本明細書の出願日に存在する米国特許法第１１２条（ｆ）を行使することを意図しておらず、かつ、（ｂ）本開示の任意の記述によって、添付の特許請求の範囲に別様に反映されていない任意の方法で本開示を限定することを意図していないことを指摘することを望む。

したがって、本発明は、上記の特定の実施形態に限定されるものと考えるべきではない。様々な修正、等価のプロセス、並びに本発明が適用可能であり得る多数の構造は、本開示の検討に際して本発明が対象とする技術の当業者に容易に明らかであろう。

120 トランシーバ
1302 処理デバイス
1304 メモリ
1306 表示デバイス
1308 オーディオ出力デバイス
1310 他の出力デバイス
1312 他の通信チップ
1314 電源
1318 ＧＰＳデバイス
1320 他の入力デバイス
1322 アンテナ
1324 オーディオ入力デバイス

Claims (20)

1. 時間領域反射率測定法を使用するライン診断のためのシステムであって、
   第１のピン及び第２のピンを駆動するように構成されたドライバと、
   アナログフロントエンドであって、
   第１の基準電圧及び第１のピン出力を受信するように構成された第１のコンパレータ、
   第２の基準電圧及び第２のピン出力を受信するように構成された第２のコンパレータ、並びに
   前記第１のピン出力が少なくとも１つの基準電圧と交差したと第１のコンパレータが判定した第１の時間と、前記第２のピン出力が前記少なくとも１つの基準電圧と交差したと第２のコンパレータが判定した第２の時間とを記憶するように構成されたバッファ、を含む、アナログフロントエンドと、
   前記バッファからデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える、システム。
2. 前記デジタルフロントエンドは、前記受信されたデータにおける立ち上がりエッジ及び立ち下がりエッジを検出することに基づいて、障害を識別するように構成されている、請求項１に記載のシステム。
3. 前記第１及び第２の基準電圧を設定するように構成された、抵抗器ラダー及びデジタル－アナログ変換器のうちの１つを更に備える、請求項１又は２に記載のシステム。
4. 前記ドライバは、差動的に及びシングルエンド的に、のうちの一方で、前記ピンを駆動するように構成されている、請求項１～３のいずれか一項に記載のシステム。
5. 第３の基準電圧及び前記第１のピン出力を受信するように構成された第３のコンパレータと、第４の基準電圧及び前記第２のピン出力を受信するように構成された第４のコンパレータと、を更に備える、請求項１～４のいずれか一項に記載のシステム。
6. 前記ドライバが起動されたときにカウントを始めるように構成されたカウンタを更に備え、前記カウンタは、前記第１の時間及び前記第２の時間を決定するために使用される、請求項１～５のいずれか一項に記載のシステム。
7. 第１のコンパレータ出力を受信し、かつ、前記第１のピン出力が前記第１の基準電圧と交差した時点を判定するように構成された検出回路を更に備える、請求項１～６のいずれか一項に記載のシステム。
8. 第２のコンパレータ出力を受信し、かつ、前記第２のピン出力が前記第２の基準電圧と交差した時点を判定するように構成された検出回路を更に備える、請求項１～７のいずれか一項に記載のシステム。
9. ２線式バスを更に備え、前記ライン診断は、ネットワークバスサブノードへの前記２線式バス上で実行される、請求項１～８のいずれか一項に記載のシステム。
10. 時間領域反射率測定法を使用するライン診断のための方法であって、
    第１のピン及び第２のピンのうちの少なくとも一方を駆動することと、
    少なくとも１つの基準電圧を設定することと、
    第１のコンパレータにおいて、前記少なくとも１つの基準電圧と、第１のピン出力とを比較することと、
    第２のコンパレータにおいて、前記少なくとも１つの基準電圧と、第２のピン出力とを比較することと、
    バッファに、前記第１のピン出力が前記少なくとも１つの基準電圧と交差したと第１のコンパレータが判定した第１の時間を記憶することと、
    前記バッファに、前記第２のピン出力が前記少なくとも１つの基準電圧と交差したと第２のコンパレータが判定した第２の時間を記憶することと、
    前記バッファからデータを受信し、障害を識別することと、を含む、方法。
11. 前記受信されたデータにおける立ち上がりエッジ及び立ち下がりエッジを検出することに基づいて、障害を識別することを更に含む、請求項１０に記載の方法。
12. 前記少なくとも１つの基準電圧は、第１の基準電圧及び第２の基準電圧を含み、
    前記第１のコンパレータにおいて、前記少なくとも１つの基準電圧と、前記第１のピン出力とを比較することは、前記第１の基準電圧と、前記第１のピン出力とを比較することを含み、
    前記第２のコンパレータにおいて、前記少なくとも１つの基準電圧と、前記第２のピン出力とを比較することは、前記第２の基準電圧と、前記第２のピン出力とを比較することを含む、請求項１０又は１１に記載の方法。
13. 前記第１のピン及び前記第２のピンのうちの少なくとも一方を駆動することは、前記ピンを差動的に駆動することを含む、請求項１０～１２のいずれか一項に記載の方法。
14. 駆動が始まるときにカウンタを始めることを更に含み、前記カウンタは、前記第１の時間及び前記第２の時間を決定するために使用される、請求項１０～１３のいずれか一項に記載の方法。
15. 第１のコンパレータ出力を受信し、前記第１のピン出力が前記少なくとも１つの基準電圧と交差した時点を判定することと、
    第２のコンパレータ出力を受信し、前記第２のピン出力が前記少なくとも１つの基準電圧と交差した時点を判定することと、を更に含む、請求項１０～１４のいずれか一項に記載の方法。
16. 障害を識別することは、前記第１のコンパレータ出力及び前記第２のコンパレータ出力のうちの少なくとも一方のスルーレートを決定することを含む、請求項１５に記載の方法。
17. 障害の場所を決定することを更に含む、請求項１０～１６のいずれか一項に記載の方法。
18. ２線式通信システムにおける周辺デバイスにおける障害を識別することを更に含む、請求項１０～１７のいずれか一項に記載の方法。
19. 時間領域反射率測定法を使用する、２線式通信システムにおけるライン診断のためのシステムであって、
    第１のピン及び第２のピンを駆動するように構成されたドライバと、
    前記ドライバが起動されたときにカウントを始めるように構成されたカウンタと、
    少なくとも１つの基準電圧を設定するための手段と、
    前記少なくとも１つの基準電圧及び第１のピン出力を受信するように構成された第１のコンパレータと、
    前記少なくとも１つの基準電圧及び第２のピン出力を受信するように構成された第２のコンパレータと、
    第１のコンパレータ出力及び第２のコンパレータ出力を受信し、前記第１のピン出力が前記少なくとも１つの基準電圧と交差した時点を判定し、かつ、前記第２のピン出力が前記少なくとも１つの基準電圧と交差した時点を判定するように構成された検出回路と、
    前記検出回路からデータを受信し、障害を識別するように構成されたデジタルフロントエンドと、を備える、システム。
20. 前記検出回路は、前記カウンタからカウンタ出力を受信し、前記検出回路は、前記カウンタ出力を使用して、前記第１のピン出力が前記少なくとも１つの基準電圧と交差した第１の時間を判定するように更に構成されている、請求項１９に記載のシステム。

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