KR20230116915A - 라인 진단을 위한 시스템 및 기술 - Google Patents
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Abstract
시간 도메인 반사측정법을 사용한 라인 진단이 개시되며, 이는 제1 핀 및 제2 핀을 구동하는 드라이버; 아날로그 프론트엔드- 아날로그 프론트엔드는 제1 기준 전압 및 제1 핀 출력을 수신하도록 구성된 제1 비교기; 제2 기준 전압 및 제2 핀 출력을 수신하도록 구성된 제2 비교기; 및 제1 비교기가 제1 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제1 시간과, 제2 비교기가 제2 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제2 시간을 저장하도록 구성된 버퍼를 포함함 -; 및 버퍼로부터 데이터를 수신하고 결함을 식별하도록 구성된 디지털 프론트엔드를 포함한다.
Description
관련 출원에 대한 상호 참조
본 출원은 "Systems and Techniques for Line Diagnostics"라는 명칭의 미국 가출원 번호 제63/122,286호의 이익 및 우선권을 주장하며, 이는 전체 내용이 참조로 여기에 포함된다.
전자 컴포넌트의 크기가 감소되고 성능 기대치가 증가함에 따라 이전에 계기가 없었거나 부족하였던 디바이스에 더 많은 컴포넌트가 포함되게 되었다. 일부 환경에서, (예를 들어, 차량에서) 이러한 컴포넌트 사이에 신호를 교환하는 데 사용되는 통신 인프라구조에는 두껍고 무거운 케이블 다발이 필요했다.
다수의 시공간 자극을 사용하고 상이한 임계값 레벨에서 그 신호 반사 시간을 감지함으로써 전기 케이블의 상태를 검출하는 라인 진단을 위한 시스템 및 기술이 본 출원에 개시된다. 다수의 반사로부터 유래된 정보는 케이블 상태의 "지문"을 구축하는 데 사용될 수 있고, 이는 케이블 특성(예를 들어, "와이어 단락", "와이어 개방", "올바르게 종단됨" 등)을 결정할 수 있다. 본 출원에 개시된 시스템 및 기술은 유리하게는 종래의 TDR(time domain reflectometry) 접근법보다 덜 복잡한 하드웨어 및 구현 알고리즘을 요구할 수 있고, 따라서 TDR이 이전에 부적합했던 환경에서 구현될 수 있다. 또한, 케이블 문제가 검출되면 본 출원에 개시된 시스템 및 기술은 케이블을 따른 케이블 문제의 대략적인 위치를 결정하여 문제 정정을 가속화할 수 있다. 본 출원에 개시된 임의의 라인 진단 시스템 및 방법은 본 출원에 개시된 통신 시스템 또는 임의의 다른 적절한 전기 시스템에 의해 구현될 수 있다.
일 양태에 따르면, 시간 도메인 반사측정법을 사용하는 라인 진단 시스템은 제1 핀 및 제2 핀을 구동하도록 구성된 드라이버; 아날로그 프론트엔드- 아날로그 프론트엔드는 적어도 하나의 기준 전압을 설정하도록 구성된 저항 래더; 적어도 하나의 기준 전압 및 제1 핀 출력을 수신하도록 구성된 제1 비교기; 적어도 하나의 기준 전압 및 제2 핀 출력을 수신하도록 구성된 제2 비교기; 및 제1 비교기가 제1 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제1 시간과, 제2 비교기가 제2 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제2 시간을 저장하도록 구성된 버퍼를 포함함 -; 및 버퍼로부터 데이터를 수신하고 결함을 식별하도록 구성된 디지털 프론트엔드를 포함한다.
또 다른 양태에 따르면, 시간 도메인 반사측정법을 사용하는 라인 진단 시스템은 제1 핀 및 제2 핀을 구동하도록 구성된 드라이버; 아날로그 프론트엔드- 아날로그 프론트엔드는 적어도 하나의 기준 전압을 설정하도록 구성된 디지털-아날로그 변환기; 적어도 하나의 기준 전압 및 제1 핀 출력을 수신하도록 구성된 제1 비교기; 적어도 하나의 기준 전압 및 제2 핀 출력을 수신하도록 구성된 제2 비교기; 및 제1 비교기가 제1 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제1 시간과, 제2 비교기가 제2 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제2 시간을 저장하도록 구성된 버퍼를 포함함 -; 및 버퍼로부터 데이터를 수신하고 결함을 식별하도록 구성된 디지털 프론트엔드를 포함한다.
일부 구현에서, 디지털 프론트엔드는 수신된 데이터에서 상승 에지 및 하강 에지를 검출하는 것에 기초하여 결함을 식별하도록 구성된다. 일부 구현에서, 적어도 하나의 기준 전압은 제1 기준 전압 및 제2 기준 전압을 포함하고, 제1 비교기는 제1 기준 전압을 수신하도록 구성되고 제2 비교기는 제2 기준 전압을 수신하도록 구성된다. 일부 구현에서 드라이버는 핀을 차동적으로 구동하도록 구성된다. 일부 구현에서 드라이버는 단일 종단 방식으로 핀을 구동하도록 구성된다.
일부 구현에서, 시스템은 드라이버가 활성화될 때 카운트를 시작하도록 구성된 카운터를 더 포함하고, 및 카운터는 제1 시간 및 제2 시간을 결정하는 데 사용된다. 일부 구현에서, 시스템은 제1 비교기 출력을 수신하고 제1 핀 출력이 적어도 하나의 기준 전압과 교차하는 때를 결정하도록 구성된 검출 회로를 더 포함한다. 일부 구현에서, 시스템은 제2 비교기 출력을 수신하고 제2 핀 출력이 적어도 하나의 기준 전압과 교차하는 때를 결정하도록 구성된 검출 회로를 더 포함한다. 일부 구현에서, 시스템은 2선 버스를 더 포함하고, 라인 진단은 네트워크 버스 서브노드에 대한 2선 버스에서 수행된다.
일부 구현에서 디지털 프론트엔드는 높은 슬루 레이트를 기초로 결함을 식별하도록 구성된다. 일부 구현에서 디지털 프론트엔드는 짧은 시간 윈도우에 걸친 전압의 급격한 변화를 기초로 결함을 식별하도록 구성된다. 일부 구현에서, 제1 비교기는 제1 비교기 출력을 생성하도록 구성되고 제2 비교기는 제2 비교기 출력인 전압을 생성하도록 구성되며, 디지털 프론트엔드는 제1 및 제2 비교기 출력을 수신하고 짧은 시간 윈도우에 걸친 전압의 급격한 변화에 기초하여 결함을 식별하도록 구성된다. 일부 구현에서, 디지털 프론트엔드는 로컬 급전 서브노드를 식별하도록 추가로 구성된다. 일부 구현에서, 디지털 프론트엔드는 버스 급전 서브노드를 식별하도록 추가로 구성된다.
또 다른 양태에 따르면, 시간 도메인 반사측정법을 사용하는 라인 진단 방법은 제1 핀 및 제2 핀 중 적어도 하나를 구동하는 단계; 적어도 하나의 기준 전압을 설정하는 단계; 제1 비교기에서 적어도 하나의 기준 전압과 제1 핀 출력을 비교하는 단계; 제2 비교기에서 적어도 하나의 기준 전압과 제2 핀 출력을 비교하는 단계; 제1 비교기가 제1 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제1 시간을 버퍼에 저장하고, 제2 비교기가 제2 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제2 시간을 버퍼에 저장하는 단계; 및 버퍼로부터 데이터를 수신하고 결함을 식별하는 단계를 포함한다.
일부 구현에서, 방법은 수신된 데이터에서 상승 에지 및 하강 에지를 검출하는 것에 기초하여 결함을 식별하는 단계를 더 포함한다. 일부 구현에서, 적어도 하나의 기준 전압은 제1 기준 전압 및 제2 기준 전압을 포함하고, 제1 비교기에서 적어도 하나의 기준 전압과 제1 핀 출력을 비교하는 단계는 제1 기준 전압과 제1 핀 출력을 비교하는 단계를 포함하고; 제2 비교기에서 적어도 하나의 기준 전압과 제2 핀 출력을 비교하는 단계는 제2 기준 전압과 제2 핀 출력을 비교하는 단계를 포함한다. 일부 구현에서, 제1 핀 및 제2 핀 중 적어도 하나를 구동하는 단계는 핀들을 차동적으로 구동하는 단계를 포함한다. 일부 구현에서, 제1 핀 및 제2 핀 중 적어도 하나를 구동하는 단계는 제1 및 제2 핀 중 하나를 구동하는 단계를 포함한다.
일부 구현에서, 방법은 구동이 시작될 때 카운터를 시작하는 단계를 더 포함하고, 카운터는 제1 시간 및 제2 시간을 결정하는 데 사용된다. 일부 구현에서, 방법은 제1 비교기 출력을 수신하고 제1 핀 출력이 적어도 하나의 기준 전압과 교차하는 때를 결정하는 단계를 더 포함한다. 일부 구현에서, 방법은 제2 비교기 출력을 수신하고 제2 핀 출력이 적어도 하나의 기준 전압과 교차하는 때를 결정하는 단계를 더 포함한다. 일부 구현에서, 방법은 2선 통신 시스템에서 주변 디바이스의 결함을 식별하는 단계를 더 포함한다.
일부 구현에서, 결함을 식별하는 단계는 제1 비교기 출력 및 제2 비교기 출력 중 적어도 하나에 대한 슬루 레이트를 결정하는 단계를 포함한다. 일부 구현에서, 결함을 식별하는 단계는 단락 및 개회로 중 하나를 식별하는 단계를 포함한다. 일부 구현에서, 결함을 식별하는 단계는 단락 및 개회로 중 하나를 식별하는 단계를 포함한다. 일부 구현에서, 방법은 로컬 급전 서브노드 및 버스 급전 서브노드 중 하나를 식별하는 단계를 더 포함한다.
다른 양태에 따르면, 시간 도메인 반사측정법을 사용하는 2선 통신 시스템에서 라인 진단을 위한 시스템은 제1 핀 및 제2 핀을 구동하도록 구성된 드라이버; 드라이버가 활성화되면 카운트를 시작하도록 구성된 카운터; 적어도 하나의 기준 전압을 설정하도록 구성된 저항 래더; 적어도 하나의 기준 전압 및 제1 핀 출력을 수신하도록 구성된 제1 비교기; 적어도 하나의 기준 전압 및 제2 핀 출력을 수신하도록 구성된 제2 비교기; 제1 비교기 출력 및 제2 비교기 출력을 수신하고, 제1 핀 출력이 적어도 하나의 기준 전압과 교차할 때를 결정하고, 제2 핀 출력이 적어도 하나의 기준 전압과 교차할 때를 결정하도록 구성된 검출 회로; 및 검출 회로로부터 데이터를 수신하고 결함을 식별하도록 구성된 디지털 프론트엔드를 포함한다.
일부 구현에서, 검출 회로는 카운터로부터 카운터 출력을 수신하고, 검출 회로는 제1 핀 출력이 적어도 하나의 기준 전압과 교차하는 제1 시간을 결정하기 위해 카운터 출력을 사용하도록 추가로 구성된다.
실시예는 첨부 도면과 함께 다음의 상세한 설명에 의해 쉽게 이해될 것이다. 본 설명을 용이하게 하기 위하여, 유사한 참조부호는 유사한 구조적 요소를 나타낸다. 실시예는 첨부 도면의 도면에서 제한이 아닌 예로서 예시된다.
도 1은 다양한 실시예에 따른 예시적인 2선 통신 시스템의 블록도이다.
도 2는 다양한 실시예에 따라 도 1의 시스템의 노드에 포함될 수 있는 노드 트랜시버의 블록도이다.
도 3은 다양한 실시예에 따라 도 1의 시스템에서 통신에 사용되는 동기화 제어 프레임의 일부를 도시하는 도면이다.
도 4는 다양한 실시예에 따라 도 1의 시스템에서 통신을 위해 사용되는 슈퍼프레임의 도면이다.
도 5는 다양한 실시예에 따라 도 1의 시스템의 상이한 동작 모드에서 동기화 제어 프레임에 대한 예시적인 포맷을 예시한다.
도 6은 다양한 실시예에 따라 도 1의 시스템의 상이한 동작 모드에서 동기화 응답 프레임에 대한 예시적인 포맷을 예시한다.
도 7은 다양한 실시예에 따른 도 2의 버스 프로토콜 회로부의 다양한 컴포넌트의 블록도이다.
도 8 내지 도 11은 본 출원에 설명된 버스 프로토콜의 다양한 실시예에 따른 2선 버스를 따른 정보 교환의 예를 예시한다.
도 12는 다양한 실시예에 따른 2선 버스에 대한 링 토폴로지 및 단방향 통신 방식을 예시한다.
도 13은 다양한 실시예에 따라 도 1의 시스템에서 노드 또는 호스트로 작용할 수 있는 디바이스의 블록도이다.
도 14는 다양한 실시예에 따라 TDR 블록을 포함하는 단순화된 신호 처리 경로를 예시하는 도면이다.
도 15a는 다양한 실시예에 따른 통신 링크의 송신 섹션의 예를 도시한다.
도 15b는 다양한 실시예에 따라 2개의 상이한 유형의 결함에 대한 PADP에서의 샘플 송신 파형을 도시한다.
도 16a는 다양한 실시예에 따른 단일 출력에 대한 아날로그 프론트엔드의 단순화된 블록도이다.
도 16b는 다양한 실시예에 따라 도 16a의 아날로그 프론트엔드에 대한 구동 자극 및 기준 시퀀싱을 예시하는 도면이다.
도 17은 다양한 실시예에 따른 8 레벨 사례에 대한 예시적인 데이터 저장소이다.
도 18은 다양한 실시예에 따른 TDR(time domain reflectometry) 블록의 예를 도시한다.
도 19는 다양한 실시예에 따른 이중 검출 비교기를 갖는 시스템의 예를 도시한다.
도 20은 다양한 실시예에 따라 노이즈 내성 에지 검출을 위한 상승 및 하강 에지 검출의 원리를 도시한다.
도 21은 다양한 실시예에 따른 2개의 연속 레벨에 대한 구동 파형 및 하위 페이즈를 도시한다.
도 22는 다양한 실시예에 따라 아날로그 프론트엔드로부터 반환된 예시적인 상승 및 하강 에지 값을 보여주는 카운트 테이블이다.
도 23은 다양한 실시예에 따라 TDR 송신기에서 단락의 경우에 수신될 수 있는 결함 파형의 예를 도시한다.
도 24는 다양한 실시예에 따라 라인 아래로 선택된 거리에서 발생하는 단락의 경우에 수신될 수 있는 결함 파형의 예를 도시한다.
도 25는 다양한 실시예에 따라 개회로의 경우에 수신될 수 있는 결함 파형의 예를 도시한다.
도 26a 내지 도 26d는 다양한 실시예에 따라 전원/접지에 대한 단락의 경우에 수신될 수 있는 결함 파형의 예를 도시한다.
도 27은 다양한 실시예에 따른 TDR 진단 아키텍처 개요를 예시하는 도면이다.
도 1은 다양한 실시예에 따른 예시적인 2선 통신 시스템의 블록도이다.
도 2는 다양한 실시예에 따라 도 1의 시스템의 노드에 포함될 수 있는 노드 트랜시버의 블록도이다.
도 3은 다양한 실시예에 따라 도 1의 시스템에서 통신에 사용되는 동기화 제어 프레임의 일부를 도시하는 도면이다.
도 4는 다양한 실시예에 따라 도 1의 시스템에서 통신을 위해 사용되는 슈퍼프레임의 도면이다.
도 5는 다양한 실시예에 따라 도 1의 시스템의 상이한 동작 모드에서 동기화 제어 프레임에 대한 예시적인 포맷을 예시한다.
도 6은 다양한 실시예에 따라 도 1의 시스템의 상이한 동작 모드에서 동기화 응답 프레임에 대한 예시적인 포맷을 예시한다.
도 7은 다양한 실시예에 따른 도 2의 버스 프로토콜 회로부의 다양한 컴포넌트의 블록도이다.
도 8 내지 도 11은 본 출원에 설명된 버스 프로토콜의 다양한 실시예에 따른 2선 버스를 따른 정보 교환의 예를 예시한다.
도 12는 다양한 실시예에 따른 2선 버스에 대한 링 토폴로지 및 단방향 통신 방식을 예시한다.
도 13은 다양한 실시예에 따라 도 1의 시스템에서 노드 또는 호스트로 작용할 수 있는 디바이스의 블록도이다.
도 14는 다양한 실시예에 따라 TDR 블록을 포함하는 단순화된 신호 처리 경로를 예시하는 도면이다.
도 15a는 다양한 실시예에 따른 통신 링크의 송신 섹션의 예를 도시한다.
도 15b는 다양한 실시예에 따라 2개의 상이한 유형의 결함에 대한 PADP에서의 샘플 송신 파형을 도시한다.
도 16a는 다양한 실시예에 따른 단일 출력에 대한 아날로그 프론트엔드의 단순화된 블록도이다.
도 16b는 다양한 실시예에 따라 도 16a의 아날로그 프론트엔드에 대한 구동 자극 및 기준 시퀀싱을 예시하는 도면이다.
도 17은 다양한 실시예에 따른 8 레벨 사례에 대한 예시적인 데이터 저장소이다.
도 18은 다양한 실시예에 따른 TDR(time domain reflectometry) 블록의 예를 도시한다.
도 19는 다양한 실시예에 따른 이중 검출 비교기를 갖는 시스템의 예를 도시한다.
도 20은 다양한 실시예에 따라 노이즈 내성 에지 검출을 위한 상승 및 하강 에지 검출의 원리를 도시한다.
도 21은 다양한 실시예에 따른 2개의 연속 레벨에 대한 구동 파형 및 하위 페이즈를 도시한다.
도 22는 다양한 실시예에 따라 아날로그 프론트엔드로부터 반환된 예시적인 상승 및 하강 에지 값을 보여주는 카운트 테이블이다.
도 23은 다양한 실시예에 따라 TDR 송신기에서 단락의 경우에 수신될 수 있는 결함 파형의 예를 도시한다.
도 24는 다양한 실시예에 따라 라인 아래로 선택된 거리에서 발생하는 단락의 경우에 수신될 수 있는 결함 파형의 예를 도시한다.
도 25는 다양한 실시예에 따라 개회로의 경우에 수신될 수 있는 결함 파형의 예를 도시한다.
도 26a 내지 도 26d는 다양한 실시예에 따라 전원/접지에 대한 단락의 경우에 수신될 수 있는 결함 파형의 예를 도시한다.
도 27은 다양한 실시예에 따른 TDR 진단 아키텍처 개요를 예시하는 도면이다.
다수의 시공간 자극을 사용하고 상이한 임계값 레벨에서 그 신호 반사 시간을 감지함으로써 전기 케이블의 상태를 검출하는 라인 진단을 위한 시스템 및 기술이 본 출원에 개시된다. 다수의 반사로부터 유래된 정보는 케이블 상태의 "지문"을 구축하는 데 사용될 수 있고, 이는 케이블 특성(예를 들어, "와이어 단락", "와이어 개방", "올바르게 종단됨" 등)을 결정할 수 있다. 본 출원에 개시된 시스템 및 기술은 유리하게는 종래의 TDR(time domain reflectometry) 접근법보다 덜 복잡한 하드웨어 및 구현 알고리즘을 요구할 수 있고, 따라서 TDR이 이전에 부적합했던 환경에서 구현될 수 있다. 또한, 케이블 문제가 검출되면 본 출원에 개시된 시스템 및 기술은 케이블을 따른 케이블 문제의 대략적인 위치를 결정하여 문제 정정을 가속화할 수 있다. 본 출원에 개시된 임의의 라인 진단 시스템 및 방법은 본 출원에 개시된 통신 시스템(100) 또는 임의의 다른 적절한 전기 시스템에 의해 구현될 수 있다.
다음의 상세한 설명에서, 상세한 설명의 일부를 형성하는 첨부 도면을 참조하며, 첨부 도면에서 동일한 번호는 전체적으로 동일한 부분을 나타내고 있으며, 예시로서, 실시될 수 있는 실시예가 도시되어 있다. 다른 실시예가 이용될 수 있으며, 본 개시의 범위를 벗어나지 않고 구조적 또는 논리적 변경이 이루어질 수 있음을 이해하여야 한다. 따라서, 다음의 상세한 설명은 제한적인 의미로 받아 들여서는 안된다.
청구된 주제를 이해하는 데 가장 도움이 되는 방식으로, 다양한 동작이 다수의 개별 행위 또는 동작으로 차례로 설명될 수 있다. 그러나, 설명의 순서는 이러한 동작이 반드시 순서에 의존한다는 것을 의미하는 것으로 해석되어서는 안된다. 특히, 이러한 동작은 제시 순서에 따라 수행되지 않을 수 있다. 설명된 동작은 설명된 실시예와 다른 순서로 수행될 수 있다. 다양한 추가 동작이 수행될 수 있고/있거나 설명된 동작은 추가적인 실시예에서 생략될 수 있다.
본 개시의 목적 상, "A 및/또는 B"라는 어구는 (A), (B) 또는 (A 및 B)를 의미한다. 본 개시의 목적 상, "A, B 및/또는 C"라는 어구는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C) 또는 (A, B 및 C)를 의미한다.
다양한 컴포넌트가 본 출원에서 단수(예를 들어, "프로세서", "주변 디바이스" 등)로 언급되거나 예시될 수 있지만, 이는 단순히 설명의 편의를 위한 것이며, 단수 형태로 언급된 임의의 요소는 본 출원의 교시에 따라 다수의 이러한 요소를 포함할 수 있다.
설명은 "실시예에서" 또는 "실시예들에서"라는 어구를 사용하며, 이들 각각은 동일하거나 상이한 실시예 중 하나 이상을 지칭할 수 있다. 더욱이, 본 개시의 실시예와 관련하여 사용되는 용어 "포함하는", "함유하는", "갖는" 등은 동의어이다. 본 출원에 사용될 때, "회로부"라는 용어는 ASIC(application-specific integrated circuit), 전자 회로 및 광학 회로, 프로세서(공유, 전용 또는 그룹) 및/또는 하나 이상의 소프트웨어 또는 펌웨어 프로그램을 실행하는 메모리(공유, 전용 또는 그룹), 조합 로직 회로 및/또는 설명된 기능을 제공하는 다른 적절한 하드웨어를 지칭하거나, 그 일부이거나, 또는 이를 포함할 수 있다.
도 1은 다양한 실시예에 따른 예시적인 반이중 2선 통신 시스템(100)의 블록도이다. 시스템(100)은 호스트(110), 메인 노드(102-1) 및 적어도 하나의 서브노드(102-2)를 포함한다. 도 1에는 3개의 서브노드(0, 1, 2)가 예시되어 있다. 도 1의 3개의 서브노드(102-2)의 묘사는 단순히 예시적인 것이고, 시스템(100)은 원하는 바에 따라 하나, 2개 또는 그 이상의 서브노드(102-2)를 포함할 수 있다.
메인 노드(102-1)는 2선 버스(106)를 통해 서브노드(102-2)와 통신할 수 있다. 버스(106)는 데이지 체인 방식으로 버스(106)를 따라 노드를 연결하기 위해 버스(106)를 따라 인접한 노드 사이에 상이한 2선 버스 링크를 포함할 수 있다. 예를 들어, 도 1에 예시된 바와 같이, 버스(106)는 메인 노드(102-1)를 서브노드 0에 결합하는 링크, 서브노드 0을 서브노드 1에 결합하는 링크 및 서브노드 1을 서브노드 2에 결합하는 링크를 포함할 수 있다. 일부 실시예에서, 버스(106)의 링크는 각각 단일 연선 쌍(예를 들어, 차폐되지 않은 연선 쌍)으로 형성될 수 있다. 일부 실시예에서, 버스(106)의 링크는 각각 동축 케이블로 형성될 수 있다(예를 들어, "포지티브"라인을 제공하는 코어 및 "네거티브"라인을 제공하는 차폐부 또는 그 반대). 2선 버스 링크는 완전한 전기 경로(예를 들어, 순방향 및 복귀 전류 경로)를 함께 제공하므로 추가 접지 또는 전압 소스 라인을 사용할 필요가 없다.
호스트(110)는 메인 노드(102-1)를 프로그램하고 버스(106)를 따라 송신되는 다양한 페이로드의 발신자 및 수신자로서 작용하는 프로세서를 포함할 수 있다. 일부 실시예에서, 호스트(110)는 예를 들어 마이크로컨트롤러일 수 있거나 이를 포함할 수 있다. 특히, 호스트(110)는 버스(106)를 따라 발생하는 I2S(Inter-Integrated Circuit Sound) 통신의 메인일 수 있다. 호스트(110)는 I2S/TDM(Time Division Multiplex) 프로토콜, SPI(Serial Peripheral Interface) 프로토콜 및/또는 I2C(Inter-Integrated Circuit) 프로토콜을 통해 메인 노드(102-1)와 통신할 수 있다. 일부 실시예에서, 메인 노드(102-1)는 호스트(110)와 동일한 하우징 내에 위치한 트랜시버(예를 들어, 도 2를 참조하여 아래에서 설명되는 노드 트랜시버(120))일 수 있다. 메인 노드(102-1)는 구성 및 리드백을 위해 I2C 버스를 통해 호스트(110)에 의해 프로그램 가능할 수 있고, 모든 서브노드(102-2)에 대한 클록, 동기화 및 프레이밍을 생성하도록 구성될 수 있다. 일부 실시예에서, 호스트(110)와 메인 노드(102-1) 사이의 I2C 제어 버스의 확장은 버스(106)를 통해 송신되는 데이터 스트림에 임베딩되어 호스트(110)가 하나 이상의 서브노드(102-2)에 대한 레지스터 및 상태 정보에 대한 직접 액세스를 허용할 뿐만 아니라, 호스트(110)가 주변 디바이스(108)를 제어할 수 있게 원거리에서 I2C-대-I2C 통신을 가능하게 한다. 일부 실시예에서, 호스트(110)와 메인 노드(102-1) 사이의 SPI 제어 버스의 확장은 버스(106)를 통해 송신되는 데이터 스트림에 임베딩되어 호스트(110)가 하나 이상의 서브노드(102-2)에 대한 레지스터 및 상태 정보에 대한 직접 액세스를 허용할 뿐만 아니라, 호스트(110)가 주변 디바이스(108)를 제어할 수 있게 원거리에서 SPI-대-SPI 또는 SPI-대-I2C 통신을 가능하게 한다. 시스템(100)이 차량에 포함되는 실시예에서, 호스트(110) 및/또는 메인 노드(102-1)는 차량의 헤드엔드에 포함될 수 있다.
메인 노드(102-1)는 "하류" 신호(예를 들어, 버스(106)를 따라 메인 노드(102-1)로부터 멀리 송신되는 데이터 신호, 전력 신호 등)를 생성하고 "상류" 신호(예를 들어, 버스(106)를 따라 메인 노드(102-1)를 향해 송신됨)를 수신할 수 있다. 메인 노드(102-1)는 버스(106)를 통한 동기 데이터 송신을 위한 클록 신호를 제공할 수 있다. 본 출원에 사용될 때, "동기 데이터"는 버스(106)를 따라 동일한 노드로/로부터의 2개의 연속 송신 사이의 고정된 시간 간격으로 연속적으로 스트리밍되는 데이터(예를 들어, 오디오 신호)를 포함할 수 있다. 일부 실시예에서, 메인 노드(102-1)에 의해 제공되는 클록 신호는 호스트(110)에 의해 메인 노드(102-1)에 제공되는 I2S 입력으로부터 유래될 수 있다. 서브노드(102-2)는 버스(106)의 하류 또는 버스(106)의 상류로 송신되는 데이터 프레임에 대한 가능한 목적지를 나타내는 어드레싱 가능한 네트워크 연결 지점일 수 있다. 서브노드(102-2)는 또한 하류 또는 상류 데이터 프레임의 가능한 소스를 나타낼 수 있다. 시스템(100)은 제어 정보 및 다른 데이터가 한 노드에서 다음 노드로 버스(106)를 통해 양방향으로 송신되도록 허용할 수 있다. 하나 이상의 서브노드(102-2)는 또한 버스(106)를 통해 송신되는 신호에 의해 급전될 수 있다.
특히, 메인 노드(102-1) 및 서브노드(102-2) 각각은 포지티브 상류 단자("AP"로 표기), 네거티브 상류 단자("AN"으로 표기), 포지티브 하류 단자("BP"로 표기) 및 네거티브 하류 단자("BN"으로 표기)를 포함할 수 있다. 노드의 포지티브 및 네거티브 하류 단자는 인접한 하류 노드의 포지티브 및 네거티브 상류 단자에 각각 결합될 수 있다. 도 1에 도시된 바와 같이, 메인 노드(102-1)는 포지티브 및 네거티브 상류 단자를 포함할 수 있지만, 이들 단자는 사용되지 않을 수 있고; 다른 실시예에서, 메인 노드(102-1)는 포지티브 및 네거티브 상류 단자를 포함하지 않을 수 있다. 버스(106)를 따르는 마지막 서브노드(102-2)(도 1의 서브노드 2)는 포지티브 및 네거티브 하류 단자를 포함할 수 있지만, 이들 단자는 사용되지 않을 수 있고; 다른 실시예에서, 버스를 따른 마지막 서브노드(102-2)는 포지티브 및 네거티브 하류 단자를 포함하지 않을 수 있다.
아래에서 자세히 설명되는 바와 같이, 메인 노드(102-1)는 선택적으로 하나 이상의 서브노드(102-2)를 위한 데이터와 함께 동기화 제어 프레임을 하류로 주기적으로 발신할 수 있다. 예를 들어, 메인 노드(102-1)는 48kHz의 주파수에서 1024 비트(슈퍼프레임을 나타냄)마다 동기화 제어 프레임을 송신할 수 있으며, 그 결과 버스(106)에서 49.152Mbps의 유효 비트 레이트를 획득할 수 있다. 예를 들어, 44.1kHz를 포함하여 다른 레이트가 지원될 수 있다. 동기화 제어 프레임은 서브노드(102-2)가 각각의 슈퍼프레임의 시작을 식별하게 할 수 있고 또한 물리 계층 인코딩/시그널링과 조합하여 각각의 서브노드(102-2)가 버스(106)로부터 그 내부 동작 클록을 도출하게 할 수 있다. 동기화 제어 프레임은 동기화 시작을 시그널링하기 위한 프리앰블 뿐만 아니라 다양한 어드레싱 모드(예를 들어, 일반, 브로드캐스트, 발견), 구성 정보(예를 들어, 서브노드(102-2)의 레지스터에 기록), I2C 정보 전달, SPI 정보 전달, 서브노드(102-2)에서 특정 범용 입력/출력(GPIO) 핀의 원격 제어 및 기타 서비스를 가능하게 하는 제어 필드를 포함할 수 있다. 동기화 제어 프레임의 정보가 새로운 프리앰블에 대해 오인될 가능성을 감소시키고 관련 전자기 방출의 스펙트럼을 평탄하게 하기 위해 프리앰블 및 페이로드 데이터 다음의 동기화 제어 프레임의 일부가 스크램블링될 수 있다.
동기화 제어 프레임은 마지막 서브노드(102-2)(즉, 도 1의 서브노드 2)에 도달할 때까지 (선택적으로 메인 노드(102-1)로부터 유래할 수 있지만 추가적으로 또는 대안적으로 하나 이상의 상류 서브노드(102-2)로부터 또는 서브노드(102-2) 자체로부터 유래할 수 있는 다른 데이터와 함께) 서브노드(102-2) 사이에서 전달될 수 있으며, 마지막 서브노드는 메인 노드(102-1)에 의해 마지막 서브노드(102-2)로서 구성되거나 마지막 서브노드(102-2)로서 자체적으로 자체 식별된다. 동기화 제어 프레임을 수신하면, 마지막 서브노드(102-2)는 송신이 허용된 임의의 데이터(예를 들어, 지정된 시간 슬롯의 24 비트 오디오 샘플)가 뒤따르는 동기화 응답 프레임을 송신할 수 있다. 동기화 응답 프레임은 서브노드(102-2) 사이에서 상류로 전달될 수 있고(선택적으로 하류 서브노드(102-2)로부터의 데이터와 함께), 동기화 응답 프레임에 기초하여, 각각의 서브노드(102-2)는, 존재한다면, 서브노드(102-2)가 송신하도록 허용되는 시간 슬롯을 식별할 수 있다.
일부 실시예에서, 시스템(100)의 서브노드(102-2) 중 하나 이상은 주변 디바이스(108)에 결합되어 그와 통신할 수 있다. 예를 들어, 서브노드(102-2)는 아래에서 설명되는 바와 같이 I2S, 펄스 밀도 변조(PDM), TDM, SPI 및/또는 I2C 프로토콜을 사용하여 연관된 주변 디바이스(108)로부터 데이터를 판독 및/또는 그에 데이터를 기록하도록 구성될 수 있다. 일부 특정 실시예에서, 노드(102)(예를 들어, 서브노드(102-2))는 본 출원에 개시된 임의의 실시예에 따라 PDM 인터페이스를 통해(예를 들어, 도 2를 참조하여 아래에서 설명된 트랜시버(127)를 이용하여) 마이크와 같은 연관된 주변 디바이스(108)에 대해 비-PDM 데이터를 수신 및/또는 송신할 수 있다. 본 출원에, "주변 디바이스(108)"는 단수로 언급될 수 있지만, 이는 단순히 설명의 편의를 위한 것이며, 단일 서브노드(102-2)는 0개, 1개 또는 그 이상의 주변 디바이스와 결합될 수 있다. 주변 디바이스(108)에 포함될 수 있는 주변 디바이스의 예는 DSP(digital signal processor), FPGA(field programmable gate array), ASIC, ADC(analog to digital converter), 디지털-아날로그 변환기(DAC), 코덱, 마이크, 마이크 어레이, 스피커, 오디오 증폭기, 프로토콜 분석기, 가속도계 또는 임의의 다른 움직임 센서, 환경 조건 센서(예를 들어, 온도, 습도 및/또는 가스 센서), 유선 또는 무선 통신 트랜시버, 디스플레이 디바이스(예를 들어, 터치스크린 디스플레이), 사용자 인터페이스 컴포넌트(예를 들어, 버튼, 다이얼 또는 임의의 다른 제어부), 카메라(예를 들어, 비디오 카메라), 메모리 디바이스, 또는 데이터를 송신 및/또는 수신하는 임의의 다른 적절한 디바이스를 포함할 수 있다. 다양한 주변 디바이스 구성의 다수의 예가 본 출원에서 자세히 설명된다.
일부 실시예에서, 주변 디바이스(108)는 I2S 통신을 위해 구성된 임의의 디바이스를 포함할 수 있고; 주변 디바이스(108)는 I2S 프로토콜을 통해 연관된 서브노드(102-2)와 통신할 수 있다. 일부 실시예에서, 주변 디바이스(108)는 I2C 통신을 위해 구성된 임의의 디바이스를 포함할 수 있고; 주변 디바이스(108)는 I2C 프로토콜을 통해 연관된 서브노드(102-2)와 통신할 수 있다. 일부 실시예에서, 주변 디바이스(108)는 SPI 통신을 위해 구성된 임의의 디바이스를 포함할 수 있고; 주변 디바이스(108)는 SPI 프로토콜을 통해 연관된 서브노드(102-2)와 통신할 수 있다. 일부 실시예에서, 서브노드(102-2)는 어떠한 주변 디바이스(108)와도 결합되지 않을 수 있다.
서브노드(102-2) 및 그와 연관된 주변 디바이스(108)는 별개의 하우징에 수용되어 유선 또는 무선 통신 연결을 통해 결합될 수 있거나, 공통 하우징에 수용될 수 있다. 예를 들어, 주변 디바이스(108)로서 연결된 스피커는 연관된 서브노드(102-2)(예를 들어, 도 2를 참조하여 아래에서 설명되는 노드 트랜시버(120))에 대한 하드웨어와 함께 패키징될 수 있으며, 그래서, 연관된 서브노드(102-2)에 대한 하드웨어가 다른 스피커 컴포넌트를 포함하는 하우징 내에 수용될 수 있다. 임의의 유형의 주변 디바이스(108)에 대해서도 동일할 수 있다.
앞서 설명한 바와 같이, 호스트(110)는 다중 채널 I2S, SPI 및/또는 I2C 통신 프로토콜을 사용하여 메인 노드(102-1)와 통신하고 그를 제어할 수 있다. 예를 들어, 호스트(110)는 메인 노드(102-1)에 있는 프레임 버퍼(예시되지 않음)로 I2S를 통해 데이터를 송신할 수 있고, 메인 노드(102-1)는 프레임 버퍼로부터 데이터를 판독하고 버스(106)를 따라 데이터를 송신할 수 있다. 유사하게, 메인 노드(102-1)는 버스(106)를 통해 수신된 데이터를 프레임 버퍼에 저장할 수 있고, 그 후 I2S를 통해 호스트(110)로 데이터를 송신할 수 있다.
각각의 서브노드(102-2)는 메인 노드(102-1)로부터의 통신에 의해 구성될 수 있는 내부 제어 레지스터를 가질 수 있다. 다수의 이러한 레지스터는 아래에서 자세히 설명된다. 각각의 서브노드(102-2)는 하류 데이터를 수신할 수 있고 데이터를 더 하류로 재송신할 수 있다. 각각의 서브노드(102-2)는 상류 데이터를 수신 및/또는 생성하고/거나 데이터 상류를 재송신하고/거나 상류 트랜잭션에 데이터를 추가할 수 있다.
버스(106)를 따른 통신이 주기적인 슈퍼프레임에서 발생할 수 있다. 각각의 슈퍼프레임은 하류 동기화 제어 프레임으로 시작할 수 있고; 하류 송신("하류 부분"이라고도 지칭됨), 상류 송신("상류 부분"이라고도 지칭됨) 및 비송신(버스(106)가 구동되지 않음)의 기간으로 분할되고; 다른 하류 동기화 제어 프레임의 송신 직전에 종료된다. 메인 노드(102-1)는 하나 이상의 서브노드(102-2)로 송신하기 위한 다수의 하류 부분 및 하나 이상의 서브노드(102-2)로부터 수신하기 위한 다수의 상류 부분으로 (호스트(110)에 의해) 프로그램될 수 있다. 각각의 서브노드(102-2)는 버스(106) 아래로 재송신하기 위한 다수의 하류 부분, 소비를 위한 다수의 하류 부분, 버스(106) 위로 재송신하기 위한 다수의 상류 부분, 및 서브노드(102-2)가 연관된 주변 디바이스(108)로부터 서브노드(102-2)로부터 수신된 데이터를 송신할 수 있는 다수의 상류 부분으로 (메인 노드(102-1)에 의해) 프로그램될 수 있다. 버스(106)를 따른 통신은 도 2 내지 도 12를 참조하여 아래에서 더 구체적으로 설명된다.
본 출원에 개시된 통신 시스템(100)의 실시예는 모든 서브노드(102-2)가 동일한 슈퍼프레임 내에서 버스(106)를 통해 출력 데이터를 수신할 수 있다는 점에서(예를 들어, 모든 서브노드(102-2)는 노드(102) 사이의 샘플 지연 없이 동일한 오디오 샘플을 수신할 수 있음) 종래의 통신 시스템 중에서 독창적이다. 종래의 통신 시스템에서 데이터는 다음 노드로 다음 프레임에서 하류로 전달되기 전에 각각의 노드에서 버퍼링 및 처리된다. 결과적으로, 이러한 종래의 통신 시스템에서 데이터 송신의 레이턴시는 노드 수에 따라 달라진다(각각의 노드는 하나의 오디오 샘플 지연을 추가함). 본 출원에 개시된 통신 시스템(100)에서, 버스(106)는 제1 또는 마지막 서브노드(102-2)가 데이터를 수신하는지 여부에 무관하게 레이턴시의 한 사이클만 추가할 수 있다. 상류 통신의 경우에도 동일하고; 데이터는 어떤 서브노드(102-2)가 데이터를 제공했는지에 무관하게 다음 슈퍼프레임의 상류 노드(102)에서 이용 가능할 수 있다.
또한, 본 출원에 개시된 통신 시스템(100)의 실시예에서, 하류 데이터(예를 들어, 하류 오디오 데이터)는 메인 노드(102-1) 또는 수신 서브노드(102-2)의 상류에 있는 임의의 서브노드(102-2) 에 의해 버스(106)에 배치될 수 있고; 유사하게, 상류 데이터(예를 들어, 상류 오디오 데이터)는 수신 노드(102)의 하류인 임의의 서브노드(102-2)(즉, 메인 노드(102-1) 또는 서브노드(102-2))에 의해 버스(106)에 배치될 수 있다. 이러한 능력은 서브노드(102-2)가 특정 시간(예를 들어, 특정 오디오 샘플 시간)에 상류 및 하류 데이터 모두를 제공할 수 있게 한다. 오디오 데이터의 경우, 이 데이터는 추가 지연 없이(슈퍼프레임 경계 내에 속하는 작은 처리 지연에 더하여) 임의의 하류 또는 상류 노드(102)에서 다음 오디오 샘플에서 수신될 수 있다. 본 출원에서 더 설명되는 바와 같이, 제어 메시지(예를 들어, 동기화 제어 프레임(SCF)에서)는 마지막 노드(102)로 이동할 수 있고(특정 노드(102)를 어드레싱하거나 브로드캐스트함), 상류 응답(예를 들어, 동기화 응답 프레임(SRF)에서)은 동일한 슈퍼프레임 내의 마지막 하류 노드(102)에 의해 생성될 수 있다. SCF에 의해 어드레싱된 노드(102)는 자신의 응답으로 상류 SRF의 내용을 변경한다. 결과적으로, 동일한 오디오 샘플 내에서 제어 및 응답이 다수의 노드(102)를 통해 완전히 실행될 수 있다. 이는 또한 (한 노드에서 다른 노드로 메시지를 전달하기 위해) 노드 사이에 샘플 레이턴시가 발생하는 종래의 통신 시스템과 대조된다.
메인 노드(102-1) 및 서브노드(102-2) 각각은 시스템(100)의 컴포넌트 사이의 통신을 관리하기 위한 트랜시버를 포함할 수 있다. 도 2는 다양한 실시예에 따라 도 1의 시스템(100)의 노드(예를 들어, 메인 노드(102-1) 또는 서브노드(102-2))에 포함될 수 있는 노드 트랜시버(120)의 블록도이다. 일부 실시예에서, 노드 트랜시버(120)는 시스템(100)의 각각의 노드에 포함될 수 있으며, 제어 신호는 메인(MAIN) 핀을 통해 노드 트랜시버(120)에 제공되어 노드 트랜시버(120)가 메인(예를 들어, MAIN 핀이 하이일 때) 또는 서브(예를 들어, MAIN 핀이 로우일 때) 중 어느 것으로서 작용하는지 여부를 나타낼 수 있다.
노드 트랜시버(120)는 상류 차동 시그널링(DS) 트랜시버(122) 및 하류 DS 트랜시버(124)를 포함할 수 있다. 상류 DS 트랜시버(122)는 도 1을 참조하여 앞서 설명한 포지티브 및 네거티브 상류 단자에 결합될 수 있고, 하류 DS 트랜시버(124)는 도 1을 참조하여 앞서 설명한 포지티브 및 네거티브 하류 단자에 결합될 수 있다. 일부 실시예에서, 상류 DS 트랜시버(122)는 저전압 DS(LVDS) 트랜시버일 수 있으며, 하류 DS 트랜시버(124)는 LVDS 트랜시버일 수 있다. 시스템(100)의 각각의 노드는 버스(106)에 AC 결합될 수 있고, 데이터 신호는 버스(106)를 따라(예를 들어, 상류 DS 트랜시버(122) 및/또는 하류 DS 트랜시버(124)를 통해), 적절한 인코딩과 함께 미리 결정된 형태의 DS(예를 들어, LVDS 또는 MLVDS(Multipoint LVDS) 또는 유사한 시그널링)를 사용하여 전달되어 버스(106)를 통해 타이밍 정보를 제공할 수 있다(예를 들어, 차등 맨체스터 코딩, 바이페이즈 마크 코딩, 맨체스터 코딩, 런-길이 제한을 갖는 NRZI(Non-Return-to-Zero, Inverted) 코딩, 또는 임의의 다른 적절한 인코딩).
상류 DS 트랜시버(122) 및 하류 DS 트랜시버(124)는 버스 프로토콜 회로부(126)와 통신할 수 있고, 버스 프로토콜 회로부(126)는 다른 컴포넌트 중에서 위상 로킹 루프(PLL)(128) 및 전압 조절기 회로부(130)와 통신할 수 있다. 노드 트랜시버(120)에 급전되면, 전압 조절기 회로부(130)는 급전 리셋(power-on reset)으로서 PLL(128)에 의해 사용되는 "전력 양호" 신호를 발생시킬 수 있다.
앞서 설명한 바와 같이, 시스템(100)의 하나 이상의 서브노드(102-2)는 데이터와 동시에 버스(106)를 통해 송신되는 전력을 수신할 수 있다. 배전을 위해(서브노드(102-2) 중 일부가 그들에 독점적으로 로컬 전력을 제공하도록 구성될 수 있으므로 선택적임), 메인 노드(102-1)는 메인 노드(102-1)와 서브노드 0 사이의 버스 링크에 DC 바이어스를 배치할 수 있다(예를 들어, 저역 통과 필터를 통해 하류 단자 중 하나를 전압 조절기에 의해 제공되는 전압 소스에 연결하고 다른 하류 단자를 접지에 연결함으로써). DC 바이어스는 5 볼트, 8 볼트, 자동차 배터리의 전압 또는 더 높은 전압과 같이 미리 결정된 전압일 수 있다. 각각의 연속적인 서브노드(102-2)는 (예를 들어, 전압 조절기 회로부(130)를 사용하여) 전력을 복구하기 위해 그 상류 버스 링크를 선택적으로 태핑할 수 있다. 이 전력은 서브노드(102-2) 자체(및 선택적으로 서브노드(102-2)에 결합된 하나 이상의 주변 디바이스(108))에 급전하기 위해 사용될 수 있다. 서브노드(102-2)는 또한 상류 버스 링크 또는 로컬 전원으로부터 복구된 전력으로 다음(next-in-line) 서브노드(102-2)에 대한 하류의 버스 링크를 선택적으로 바이어싱할 수 있다. 예를 들어, 서브노드 0은 서브노드 0 자체 및/또는 하나 이상의 연관된 주변 디바이스(108)에 대한 전력을 복구하기 위해 상류 버스 링크(106) 상의 DC 바이어스를 사용할 수 있고, 및/또는 서브노드 0은 그 하류 버스 링크(106)를 바이어싱하기 위해 그 상류 버스 링크(106)로부터의 전력을 복구할 수 있다.
따라서, 일부 실시예에서, 시스템(100)의 각각의 노드는 하류 버스 링크를 통해 다음 하류 노드에 전력을 제공할 수 있다. 노드의 급전은 순차적인 방식으로 수행될 수 있다. 예를 들어, 버스(106)를 통해 서브노드 0을 발견하고 구성한 후, 메인 노드(102-1)는 서브노드 1에 전력을 제공하기 위해 서브노드 0에게 그 하류 버스 링크(106)에 전력을 제공하도록 지시할 수 있고; 서브노드 1이 발견되고 구성된 후, 메인 노드(102-1)는 서브노드 2에 전력을 제공하기 위해 서브노드 1에게 그 하류 버스 링크(106)에 전력을 제공하도록 지시할 수 있다(그리고, 버스(106)에 결합된 추가적인 서브노드(102-2)에 대해 계속된다). 일부 실시예에서, 서브노드(102-2) 중 하나 이상은 그 상류 버스 링크로부터 급전되는 대신에 또는 그에 더하여 로컬 급전될 수 있다. 이러한 일부 실시예에서, 주어진 서브노드(102-2)에 대한 로컬 전원이 하나 이상의 하류 서브노드에 전력을 제공하는 데 사용될 수 있다.
일부 실시예에서, 상류 버스 인터페이스 회로부(132)는 상류 DS 트랜시버(122)와 전압 조절기 회로부(130) 사이에 배치될 수 있고, 하류 버스 인터페이스 회로부(131)는 하류 DS 트랜시버(124)와 전압 조절기 회로부(130) 사이에 배치될 수 있다. 버스(106)의 각각의 링크는 AC(신호) 및 DC(전력) 성분을 전달할 수 있으므로, 상류 버스 인터페이스 회로부(132) 및 하류 버스 인터페이스 회로부(131)는 AC 및 DC 성분을 분리하여 AC 성분을 상류 DS 트랜시버(122) 및 하류 DS 트랜시버(124)에 제공하고, 및 DC 성분을 전압 조절기 회로부(130)에 제공할 수 있다. 상류 DS 트랜시버(122)와 하류 DS 트랜시버(124)의 라인측 AC 결합은 고속 양방향 통신을 허용하기 위해 라인의 DC 성분으로부터 트랜시버(122, 124)를 실질적으로 격리한다. 앞서 설명한 바와 같이, DC 성분은 전력용으로 태핑될 수 있으며, 상류 버스 인터페이스 회로부(132) 및 하류 버스 인터페이스 회로부(131)는 예를 들어 전압 조절기 회로부(130)에 제공되는 AC 성분을 감소시키기 위해 페라이트, 공통 모드 초크 또는 인덕터를 포함할 수 있다. 일부 실시예에서, 상류 버스 인터페이스 회로부(132)는 상류 DS 트랜시버(122)에 포함될 수 있고, 및/또는 하류 버스 인터페이스 회로부(131)는 하류 DS 트랜시버(124)에 포함될 수 있고; 다른 실시예에서, 필터링 회로부는 트랜시버(122 및 124) 외부에 있을 수 있다.
노드 트랜시버(120)는 노드 트랜시버(120)와 외부 디바이스(155) 사이에 I2S, TDM 및 PDM 통신을 위한 트랜시버(127)를 포함할 수 있다. 본 출원에서, "외부 디바이스(155)"는 단수로 언급될 수 있지만, 이는 단순히 예시의 편의를 위한 것이며, 다수의 외부 디바이스는 I2S/TDM/PDM 트랜시버(127)를 통해 노드 트랜시버(120)와 통신할 수 있다. 본 기술 분야에 알려진 바와 같이, I2S 프로토콜은 (예를 들어, 인쇄 회로 보드(PCB) 상의 오디오 칩 사이에서) 펄스 코드 변조(PCM) 정보를 운반하기 위한 것이다. 본 출원에 사용될 때, "I2S/TDM"은 TDM을 사용한 다수의 채널에 대한 I2S 스테레오(2-채널) 콘텐츠의 확장을 지칭할 수 있다. 본 기술 분야에 알려진 바와 같이, PDM은 시그마 델타 변환기에 사용될 수 있고, 특히 PDM 포맷은 데시메이션 전에 오버샘플링된 1 비트 시그마 델타 ADC 신호를 나타낼 수 있다. PDM 포맷은 디지털 마이크의 출력 포맷으로 자주 사용된다. I2S/TDM/PDM 트랜시버(127)는 버스 프로토콜 회로부(126) 및 외부 디바이스(155)와의 통신을 위한 핀과 통신할 수 있다. 도 2에는 BCLK, SYNC, DTX[1:0] 및 DRX[1:0]의 6개 핀이 예시되어 있고; BCLK 핀은 I2S 비트 클록에 사용될 수 있고, SYNC 핀은 I2S 프레임 동기화 신호에 사용될 수 있으며, DTX[1:0] 및 DRX[1:0] 핀은 각각 데이터 송신 및 수신 채널에 사용된다. 2개의 송신 핀(DTX[1:0])과 2개의 수신 핀(DRX[1:0])이 도 2에 예시되어 있지만 임의의 원하는 수의 수신 및/또는 송신 핀이 사용될 수 있다.
노드 트랜시버(120)가 메인 노드(102-1)에 포함될 때, 외부 디바이스(155)는 호스트(110)를 포함할 수 있고, I2S/TDM/PDM 트랜시버(127)는 호스트(110)로부터 데이터를 수신하고 호스트(110)의 I2S 인터페이스 클록과 동기적으로 호스트(110)로 데이터를 발신할 수 있는 I2S 서브(BCLK 및 SYNC 관련)를 제공할 수 있다. 특히, I2S 프레임 동기화 신호는 호스트(110)로부터의 입력으로서 SYNC 핀에서 수신될 수 있고, PLL(128)은 클록을 생성하기 위해 그 신호를 사용할 수 있다. 노드 트랜시버(120)가 서브노드(102-2)에 포함될 때, 외부 디바이스(155)는 하나 이상의 주변 디바이스(108)를 포함할 수 있고, I2S/TDM/PDM 트랜시버(127)는 주변 디바이스(108)와의 I2S 통신을 제어할 수 있는 I2S 클록 메인(BCLK 및 SYNC용)을 제공할 수 있다. 특히, I2S/TDM/PDM 트랜시버(127)는 SYNC 핀에서 I2S 프레임 동기화 신호를 출력으로서 제공할 수 있다. 노드 트랜시버(120)의 레지스터는 버스(106)를 통해 데이터 슬롯으로서 송신되는 I2S/TDM 채널이 무엇인지 및 얼마나 많은지를 결정할 수 있다. 노드 트랜시버(120)의 TDM 모드(TDMMODE) 레지스터는 TDM 송신 또는 수신 핀 상의 연속적인 SYNC 펄스 사이에 얼마나 많은 TDM 채널이 적합한지에 대한 값을 저장할 수 있다. 채널 크기의 지식과 함께, 노드 트랜시버(120)는 샘플링 시간(예를 들어, 48kHz) 내의 비트 수와 일치하도록 BCLK 레이트를 자동으로 설정할 수 있다.
노드 트랜시버(120)는 노드 트랜시버(120)와 외부 디바이스(157) 사이의 I2C 통신을 위한 트랜시버(129)를 포함할 수 있다. 본 출원에, "외부 디바이스(157)"는 단수로 언급될 수 있지만, 이는 단순히 예시의 편의를 위한 것이며, 다수의 외부 디바이스는 I2C 트랜시버(129)를 통해 노드 트랜시버(120)와 통신할 수 있다. 본 기술 분야에 알려진 바와 같이, I2C 프로토콜은 클록(SCL) 및 데이터(SDA) 라인을 사용하여 데이터 전송을 제공한다. I2C 트랜시버(129)는 버스 프로토콜 회로부(126) 및 외부 디바이스(157)와의 통신을 위한 핀과 통신할 수 있다. 4개의 핀 ADR1, ADR2, SDA 및 SCL이 도 2에 예시되어 있다. 노드 트랜시버(120)가 I2C 서브로서 작용할 때(예를 들어, 메인 노드(102-1)에 포함될 때), ADR1 및 ADR2이 노드 트랜시버(120)에 의해 사용되는 I2C 어드레스를 수정하기 위해 사용될 수 있고, SDA 및 SCL은 각각 I2C 직렬 데이터 및 직렬 클록 신호에 사용된다. 노드 트랜시버(120)가 메인 노드(102-1)에 포함될 때, 외부 디바이스(157)는 호스트(110)를 포함할 수 있고, I2C 트랜시버(129)는 호스트(110)로부터 프로그래밍 명령어를 수신할 수 있는 I2C 서브를 제공할 수 있다. 특히, I2C 직렬 클록 신호는 레지스터 액세스를 위한 호스트(110)로부터의 입력으로서 SCL 핀에서 수신될 수 있다. 노드 트랜시버(120)가 서브노드(102-2)에 포함될 때, 외부 디바이스(157)는 주변 디바이스(108)를 포함할 수 있고, I2C 트랜시버(129)는 I2C 메인을 제공하여 호스트(110)에 의해 제공되고 버스(106)를 통해 노드 트랜시버(120)로 송신되는 명령어에 따라 I2C 트랜시버가 하나 이상의 주변 디바이스를 프로그램할 수 있게 한다. 특히, I2C 트랜시버(129)는 SCL 핀에서 I2C 직렬 클록 신호를 출력으로 제공할 수 있다.
노드 트랜시버(120)는 노드 트랜시버(120)와 외부 디바이스(138) 사이의 SPI 통신을 위한 트랜시버(136)를 포함할 수 있다. 본 출원에, "외부 디바이스(138)"는 단수로 언급될 수 있지만, 이는 단순히 예시의 편의를 위한 것이며, 다수의 외부 디바이스는 SPI 트랜시버(136)를 통해 노드 트랜시버(120)와 통신할 수 있다. 본 기술 분야에 알려진 바와 같이, SPI 프로토콜은 데이터 전송을 제공하기 위해 SS(sub select), BCLK(clock), MOSI(main-out-sub-in) 및 MISO(main-in-sub-out) 데이터 라인을 사용하며, 이 4개 라인에 대응하는 핀은 도 2에 예시되어 있다. SPI 트랜시버(136)는 버스 프로토콜 회로부(126) 및 외부 디바이스(138)와의 통신을 위한 핀과 통신할 수 있다. 노드 트랜시버(120)가 메인 노드(102-1)에 포함될 때, 외부 디바이스(138)는 호스트(110) 또는 다른 외부 디바이스를 포함할 수 있고, SPI 트랜시버(136)는 호스트(110) 또는 다른 외부 디바이스로부터 명령을 수신하고 응답할 수 있는 SPI 서브를 제공할 수 있다. 노드 트랜시버(120)가 서브노드(102-2)에 포함될 때, 외부 디바이스(138)는 주변 디바이스(108)를 포함할 수 있고 SPI 트랜시버(136)는 SPI 트랜시버(136)가 하나 이상의 주변 디바이스(108)에 명령을 발신할 수 있게 하도록 SPI 호스트를 제공할 수 있다. SPI 트랜시버(136)는 판독 데이터 FIFO(first-in-first-out) 버퍼와 기록 데이터 FIFO 버퍼를 포함할 수 있다. 판독 데이터 FIFO 버퍼는 다른 노드(102)로부터 판독된 데이터를 수집하기 위해 사용될 수 있고, 외부 디바이스(138)가 적절한 판독 명령을 송신할 때 외부 디바이스(138)에 의해 판독될 수 있다. 기록 데이터 FIFO 버퍼는 기록 데이터가 다른 디바이스로 송신되기 전에 외부 디바이스(138)로부터 기록 데이터를 수집하는 데 사용될 수 있다.
노드 트랜시버(120)는 버스 프로토콜 회로부(126)와 통신하는 인터럽트 요청(IRQ) 핀을 포함할 수 있다. 노드 트랜시버(120)가 메인 노드(102-1)에 포함될 때, 버스 프로토콜 회로부(126)는 IRQ 핀을 통해 호스트(110)를 향해 이벤트 구동 인터럽트 요청을 제공할 수 있다. 노드 트랜시버(120)가 서브노드(102-2)에 포함될 때(예를 들어, MAIN 핀이 로우일 때), IRQ 핀은 인터럽트 요청 능력을 갖는 GPIO 핀으로서 작용할 수 있다. 노드 트랜시버(120)는 도 2에 도시된 것에 더하여 다른 핀들을 포함할 수 있다(예를 들어, 아래에서 설명됨).
시스템(100)은 임의의 다수의 상이한 동작 모드에서 동작할 수 있다. 버스(106) 상의 노드 각각은 어떤 동작 모드가 현재 인에이블되어 있는지를 나타내는 레지스터를 가질 수 있다. 구현될 수 있는 다양한 동작 모드의 예에 대한 설명이 이어진다. 대기 동작 모드에서, 버스 활동이 감소하여 전역적 절전을 가능하게 하고; 필요한 유일한 트래픽은 동기화된 각각의 노드(예를 들어, PLL(128))의 PLL을 유지하기 위한 최소 하류 프리앰블이다. 대기 동작 모드에서, 버스(106)를 통한 판독 및 기록은 지원되지 않는다. 발견 동작 모드에서, 메인 노드(102-1)는 버스(106)를 따라 미리 결정된 신호를 발신하고, 버스(106)를 따라 분포된 서브노드(102-2)의 토폴로지를 맵핑하기 위해 적절한 응답을 대기할 수 있다. 정상 동작 모드에서, 버스(106)를 통해 서브노드(102-2)와의 전체 레지스터 액세스 뿐만 아니라 주변 디바이스(108)와의 액세스가 이용 가능할 수 있다. 정상 모드는 동기화된 상류 데이터를 포함하거나 포함하지 않고 그리고 동기화 하류 데이터를 포함하거나 포함하지 않고 호스트(110)에 의해 전역적으로 구성될 수 있다.
도 3은 다양한 실시예에 따라 시스템(100)에서 통신을 위해 사용되는 동기화 제어 프레임(180)의 일부의 도면이다. 특히, 동기화 제어 프레임(180)은 아래에서 설명되는 바와 같이 데이터 클록 복구 및 PLL 동기화를 위해 사용될 수 있다. 앞서 설명한 바와 같이, 버스(106)를 통한 통신은 양방향으로 발생할 수 있기 때문에, 통신은 하류 부분과 상류 부분으로 시간 멀티플렉싱될 수 있다. 하류 부분에서, 동기화 제어 프레임 및 하류 데이터가 메인 노드(102-1)로부터 송신될 수 있고, 동시에, 상류 부분에서, 동기화 응답 프레임 및 상류 데이터가 서브노드(102-2) 각각으로부터 메인 노드(102-1)로 송신될 수 있다. 동기화 제어 프레임(180)은 프리앰블(182) 및 제어 데이터(184)를 포함할 수 있다. 각각의 서브노드(102-2)는 PLL(128)을 공급하기 위한 시간 기준으로서 수신된 동기화 제어 프레임(180)의 프리앰블(182)을 사용하도록 구성될 수 있다. 이를 용이하게 하기 위해, 프리앰블(182)은 유효한 제어 데이터(184)의 "규칙"을 따르지 않으며, 따라서, 제어 데이터(184)로부터 쉽게 구별될 수 있다.
예를 들어, 일부 실시예에서, 버스(106)를 따른 통신은 클록 우선, 제로 전이(transition on zero) 차등 맨체스터 코딩 방식을 사용하여 인코딩될 수 있다. 이러한 인코딩 방식에 따르면 각각의 비트 시간은 클록 전이로 시작된다. 데이터 값이 0이면, 인코딩된 신호가 비트 시간 중간에 다시 전이된다. 데이터 값이 1이면, 인코딩된 신호가 다시 전이되지 않는다. 도 5에 예시된 프리앰블(182)은 인코딩 프로토콜을 위반할 수 있으며(예를 들어, 비트 시간 5, 7 및 8의 시작 부분에서 발생하지 않는 클록 전이를 가짐으로써), 이는 프리앰블(182)이 어떠한 적합한(예를 들어, 올바르게 인코딩된) 제어 데이터(184)에 대한 패턴에도 일치하지 않을 수 있음을 의미한다. 또한, 프리앰블(182)은 제어 데이터(184)에 대한 적합한 패턴을 취하고 단일 비트 시간 동안 또는 다수의 비트 시간 기간 동안 버스(106)를 강제로 하이 또는 로우가 되게 함으로써 재생될 수 없다. 도 5에 예시된 프리앰블(182)은 단순히 예시적인 것이며, 동기화 제어 프레임(180)은 임의의 적절한 방식으로 제어 데이터(184)에 의해 사용되는 인코딩을 위반할 수 있는 상이한 프리앰블(182)을 포함할 수 있다.
버스 프로토콜 회로부(126)는 버스(106)로부터 복구된 클록에서 실행되고 동기화 제어 프레임(180)을 검출하여 PLL(128)에 프레임 동기화 지시자를 발신하는 차등 맨체스터 디코더 회로부를 포함할 수 있다. 이러한 방식으로, 동기화 제어 프레임(180)은 시스템 클록 또는 고속 오버샘플링 클록을 사용하지 않고 검출될 수 있다. 결과적으로, 서브노드(102-2)는 서브노드(102-2)에서 크리스탈 클록 소스를 요구하지 않고 버스(106)로부터 PLL 동기화 신호를 수신할 수 있다.
앞서 설명한 바와 같이, 버스(106)를 따른 통신은 주기적인 슈퍼프레임에서 발생할 수 있다. 도 4는 다양한 실시예에 따른 슈퍼프레임(190)의 도면이다. 도 6에 도시된 바와 같이, 슈퍼프레임은 동기화 제어 프레임(180)으로 시작할 수 있다. 동기화 제어 프레임(180)이 PLL(128)에 대한 타이밍 소스로 사용될 때, 슈퍼프레임이 통신되는 주파수("슈퍼프레임 주파수")는 동기화 신호 주파수와 동일할 수 있다. 오디오 데이터가 버스(106)를 따라 송신되는 일부 실시예에서, 슈퍼프레임 주파수는 시스템(100)에서 사용되는 오디오 샘플링 주파수(예를 들어, 48kHz 또는 44.1kHz)와 동일할 수 있지만, 임의의 적절한 슈퍼프레임 주파수가 사용될 수 있다. 각각의 슈퍼프레임(190)은 하류 송신 기간(192), 상류 송신 기간(194) 및 비송신 기간(196)(예를 들어, 버스(106)가 구동되지 않을 때)으로 분할될 수 있다.
도 4에서, 슈퍼프레임(190)은 하류 송신의 초기 기간(192)과 상류 송신의 후기 기간(194)을 갖는 것으로 도시되어 있다. 하류 송신 기간(192)은 동기화 제어 프레임(180) 및 X개의 하류 데이터 슬롯(198)을 포함할 수 있고, 여기서, X는 0일 수 있다. 실질적으로 버스(106) 상의 모든 신호는 라인 코딩될 수 있고 동기화 신호는 앞서 설명한 바와 같이, 동기화 제어 프레임(180)에서 동기화 프리앰블(182)의 형태로 메인 노드(102-1)로부터 마지막 서브노드(102-2)(예를 들어, 서브노드(102-2C))로 하류로 포워딩된다. 하류, TDM, 동기 데이터는 동기화 제어 프레임(180) 이후의 X 하류 데이터 슬롯(198)에 포함될 수 있다. 하류 데이터 슬롯(198)은 동일한 폭을 가질 수 있다. 앞서 설명한 바와 같이, PLL(128)은 노드가 버스(106)를 통한 시간 통신에 사용하는 클록을 제공할 수 있다. 버스(106)가 오디오 데이터를 송신하는 데 사용되는 일부 실시예에서, PLL(128)은 오디오 샘플링 주파수의 배수(예를 들어, 오디오 샘플링 주파수의 1024배, 결과적으로 각각의 슈퍼프레임에서 1024 비트 클록)에서 동작할 수 있다.
상류 송신 기간(194)은 동기화 응답 프레임(197) 및 Y 상류 데이터 슬롯(199)을 포함할 수 있으며, 여기서, Y는 0일 수 있다. 일부 실시예에서, 각각의 서브노드(102-2)는 하류 데이터 슬롯(198)의 일부를 소비할 수 있다. 마지막 서브노드(예를 들어, 도 1의 서브노드 2)는 동기화 응답 프레임(197)으로 (마지막 서브노드의 레지스터에 저장된 미리 결정된 응답 시간 이후에) 응답할 수 있다. 상류, TDM, 동기 데이터는 동기화 응답 프레임(197) 직후에 상류 데이터 슬롯(199)에서 각각의 서브노드(102-2)에 의해 추가될 수 있다. 상류 데이터 슬롯(199)은 동일한 폭을 가질 수 있다. 마지막 서브노드가 아닌 서브노드(102-2)(예를 들어, 도 1의 서브노드 0 및 1)는 슈퍼프레임(190)의 동기화 제어 프레임(180)에서 그 레지스터 중 하나의 판독이 요청된 경우 또는 슈퍼프레임(190)의 동기화 제어 프레임(180)에서 원격 I2C 판독이 요청된 경우, 수신된 동기화 응답 프레임(197)을 자신의 상류 응답으로 교체할 수 있다.
앞서 설명한 바와 같이, 동기화 제어 프레임(180)은 각각의 하류 송신을 시작할 수 있다. 일부 실시예에서, 동기화 제어 프레임(180)은 길이가 64비트일 수 있지만, 임의의 다른 적절한 길이가 사용될 수 있다. 동기화 제어 프레임(180)은 앞서 설명한 바와 같이 프리앰블(182)로 시작할 수 있다. 일부 실시예에서, 동기화 제어 프레임(180)이 서브노드(102-2)에 의해 하류 서브노드(102-2)로 재송신될 때, 프리앰블(182)은 재송신되기보다는 송신 서브노드(102-2)에 의해 생성될 수 있다.
동기화 제어 프레임(180)의 제어 데이터(184)는 버스(106)를 통해 트랜잭션을 제어하는 데 사용되는 데이터를 수용하는 함유하는 필드를 포함할 수 있다. 이러한 필드의 예가 아래에서 설명되고, 일부 실시예가 도 5에 예시되어 있다. 특히, 도 5는 다양한 실시예에 따른 정상 모드, I2C 모드 및 발견 모드에서 동기화 제어 프레임(180)에 대한 예시적인 포맷을 예시한다. 일부 실시예에서, 다른 프리앰블(182) 또는 동기화 제어 프레임(180)은 대기 모드에서 전체적으로 사용될 수 있으며, 그래서, 서브노드(102-2)는 정상 모드로의 전이가 발신될 때까지 모든 동기화 제어 프레임(180)을 수신할 필요가 없다.
일부 실시예에서, 동기화 제어 프레임(180)은 카운트(CNT) 필드를 포함할 수 있다. CNT 필드는 임의의 적절한 길이(예를 들어, 2 비트)를 가질 수 있고 이전 슈퍼프레임에서 사용된 값으로부터 증분될 수 있다(필드의 길이 모듈로). 예상치 못한 CNT 값을 수신하는 서브노드(102-2)는 인터럽트를 반환하도록 프로그램될 수 있다.
일부 실시예에서, 동기화 제어 프레임(180)은 노드 어드레싱 모드(NAM) 필드를 포함할 수 있다. NAM 필드는 임의의 적절한 길이(예를 들어, 2 비트)를 가질 수 있고 버스(106)를 통해 서브노드(102-2)의 레지스터에 대한 액세스를 제어하는 데 사용될 수 있다. 정상 모드에서, 서브노드(102-2)의 레지스터는 서브노드(102-2)의 ID 및 레지스터의 어드레스에 기초하여 판독 및/또는 기록될 수 있다. 브로드캐스트 트랜잭션은 모든 서브노드(102-2)에 의해 취해져야 하는 기록이다. 일부 실시예에서, NAM 필드는 "없음"(예를 들어, 임의의 특정 서브노드(102-2)로 어드레싱되지 않은 데이터), "정상"(예를 들어, 아래에서 설명되는 어드레스 필드에 명시된 특정 서브노드(102-2)로 유니캐스트된 데이터), "브로드캐스트"(예를 들어, 모든 서브노드(102-2)로 어드레싱됨), 및 "발견"을 포함하는 4개의 노드 어드레싱 모드를 제공할 수 있다.
일부 실시예에서, 동기화 제어 프레임(180)은 I2C 필드를 포함할 수 있다. I2C 필드는 임의의 적절한 길이(예를 들어, 1 비트)를 가질 수 있고 하류 송신(192)의 기간이 I2C 트랜잭션을 포함함을 나타내기 위해 사용될 수 있다. I2C 필드는 호스트(110)가 연관된 서브노드(102-2)에 대해 I2C 서브로서 작용하는 주변 디바이스(108)에 원격으로 액세스하기 위한 명령어를 제공했음을 나타낼 수 있다.
일부 실시예에서, 동기화 제어 프레임(180)은 노드 필드를 포함할 수 있다. 노드 필드는 임의의 적절한 길이(예를 들어, 4 비트)를 가질 수 있고 정상 및 I2C 액세스를 위해 어느 서브노드가 어드레싱되는 지를 나타내는 데 사용될 수 있다. 발견 모드에서, 이 필드는 서브노드(102-2)의 노드 ID 레지스터에서 새로 발견된 서브노드(102-2)에 대한 식별자를 프로그램하는 데 사용될 수 있다. 시스템(100)의 각각의 서브노드(102-2)는 서브노드(102-2)가 아래에서 설명되는 바와 같이 메인 노드(102-1)에 의해 발견될 때 고유 ID를 할당받을 수 있다. 일부 실시예에서, 메인 노드(102-1)는 노드 ID를 갖지 않는 반면, 다른 실시예에서, 메인 노드(102-1)는 노드 ID를 가질 수 있다. 일부 실시예에서, 버스(106) 상의 메인 노드(102-1)에 부착된 서브노드(102-2)(예를 들어, 도 1의 서브노드 0)는 서브노드 0일 것이고, 각각의 연속적인 서브노드(102-2)는 이전 서브노드보다 1 높은 수이다. 그러나, 이는 단순히 예시적인 것이며, 임의의 적절한 서브노드 식별 시스템이 사용될 수 있다.
일부 실시예에서, 동기화 제어 프레임(180)은 RW(read/write) 필드를 포함할 수 있다. RW 필드는 임의의 적절한 길이(예를 들어, 1 비트)를 가질 수 있고 정상적인 액세스가 판독(예를 들어, RW==1)인지 또는 기록(예를 들어, RW==0)인지를 제어하는 데 사용될 수 있다.
일부 실시예에서, 동기화 제어 프레임(180)은 어드레스 필드를 포함할 수 있다. 어드레스 필드는 임의의 적절한 길이(예를 들어, 8 비트)를 가질 수 있고 버스(106)를 통해 서브노드(102-2)의 특정 레지스터를 어드레싱하는 데 사용될 수 있다. I2C 트랜잭션의 경우 어드레스 필드는 START/STOP, WAIT, RW 및 DATA VLD와 같은 I2C 제어 값으로 대체될 수 있다. 발견 트랜잭션의 경우 어드레스 필드는 미리 결정된 값을 가질 수 있다(예를 들어, 도 5에 예시됨).
일부 실시예에서, 동기화 제어 프레임(180)은 데이터 필드를 포함할 수 있다. 데이터 필드는 임의의 적절한 길이(예를 들어, 8 비트)를 가질 수 있으며 일반, I2C 및 브로드캐스트 기록에 사용될 수 있다. 4를 곱한 RESPCYCS 값은 새로 발견된 노드가 수신되는 동기화 제어 프레임(180)의 시작과 송신되는 동기화 응답 프레임(197)의 시작 사이에서 얼마나 많은 사이클의 경과를 허용해야 하는지 결정하는 데 사용될 수 있다. NAM 필드가 발견 모드를 나타낼 때, 아래에서 설명되는 노드 어드레스 및 데이터 필드는 RESPCYCS 값으로 인코딩될 수 있으며, 이 값은 적절한 선택적 승수(예를 들어, 4)로 곱할 때 동기화 제어 프레임(180)의 종단으로부터 동기화 응답 프레임(197)의 시작까지의 시간을 비트 단위로 나타낸다. 이는 새로 발견된 서브노드(102-2)가 상류 송신을 위한 적절한 시간 슬롯을 결정할 수 있게 한다.
일부 실시예에서, 동기화 제어 프레임(180)은 CRC(cyclic redundancy check) 필드를 포함할 수 있다. CRC 필드는 임의의 적절한 길이(예를 들어, 16 비트)를 가질 수 있고 프리앰블(182) 다음에 오는 동기화 제어 프레임(180)의 제어 데이터(184)에 대한 CRC 값을 송신하는 데 사용될 수 있다. 일부 실시예에서, CRC는 CCITT-CRC 에러 검출 방식에 따라 계산될 수 있다.
일부 실시예에서, 프리앰블(182)과 CRC 필드 사이의 동기화 제어 프레임(180)의 적어도 일부는 이 간격의 비트 시퀀스가 프리앰블(182)과 주기적으로 일치(따라서, 새로운 슈퍼프레임(190)의 시작으로서 서브노드(102-2)에 의해 잘못 해석될 수 있음)할 가능성을 감소시키기 위해서, 뿐만 아니라, 앞서 설명한 바와 같이 전자기 방출을 감소시키기 위해서 스크램블링될 수 있다. 이러한 일부 실시예에서, 동기화 제어 프레임(180)의 CNT 필드는 스크램블링된 필드가 하나의 슈퍼프레임에서 다음 슈퍼프레임으로 상이하게 스크램블링되는 것을 보장하기 위해 스크램블링 로직에 의해 사용될 수 있다. 본 출원에 설명된 시스템(100)의 다양한 실시예는 스크램블링을 생략할 수 있다.
프리앰블(182)이 서브노드(102-2)에 의해 고유하게 식별될 수 있게 보장하거나 프리앰블(182)이 동기화 제어 프레임(180)의 다른 곳에 나타날 가능성을 감소시키기 위해 앞서 설명한 바와 같이 스크램블링 및/또는 에러 인코딩 같은 기술에 더하여 또는 그 대신에 다른 기술이 사용될 수 있다. 예를 들어, 동기화 제어 프레임(180)의 나머지 부분의 특정 인코딩이 일치할 가능성을 감소시키기 위해 더 긴 동기화 시퀀스가 사용될 수 있다. 추가적으로 또는 대안적으로, 동기화 제어 프레임의 나머지는 고정된 "0" 또는 "1" 값을 적절한 비트에 배치하는 것과 같이 동기화 시퀀스가 발생할 수 없도록 구조화될 수 있다.
메인 노드(102-1)는 버스(106) 상의 통신에 특정한 요청 및 I2C 요청 모두를 포함하는 판독 및 기록 요청을 서브노드(102-2)에 발신할 수 있다. 예를 들어, 메인 노드(102-1)는 판독 및 기록 요청(RW 필드를 사용하여 표시됨)을 하나 이상의 지정된 서브노드(102-2)(NAM 및 노드 필드를 사용하여)로 발신할 수 있고, 요청이 버스(106)에 특정한 서브노드(102-2)에 대한 요청, 서브노드(102-2)에 대한 I2C 요청, 또는 서브노드(102-2)의 하나 이상의 I2C 포트에서의 서브노드(102-2)에 결합된 I2C-호환 주변 디바이스(108)로 전달되는 I2C 요청 중 어느 것인지 여부를 나타낼 수 있다.
상류 통신으로 돌아가, 동기화 응답 프레임(197)은 각각의 상류 송신을 시작할 수 있다. 일부 실시예에서, 동기화 응답 프레임(197)은 길이가 64비트일 수 있지만, 임의의 다른 적절한 길이가 사용될 수 있다. 동기화 응답 프레임(197)은 또한 동기화 제어 프레임(180)의 프리앰블(182)을 참조하여 앞서 설명한 바와 같이 프리앰블을 포함할 수 있고, 이어서 데이터 부분이 뒤따른다. 하류 송신의 종료시, 버스(106) 상의 마지막 서브노드(102-2)는 RESPCYCS 카운터가 만료될 때까지 대기한 다음 동기화 응답 프레임(197)을 상류로 송신하기 시작할 수 있다. 상류 서브노드(102-2)가 정상적인 판독 또는 기록 트랜잭션의 대상이 된 경우, 서브노드(102-2)는 자체 동기화 응답 프레임(197)을 생성하고 하류로부터 수신된 것을 교체할 수 있다. 어떠한 서브노드(102-2)도 예상된 시간에 하류 서브노드(102-2)로부터 동기화 응답 프레임(197)을 찾지 못하면, 서브노드(102-2)는 자신의 동기화 응답 프레임(197)을 생성하고 그것을 상류로 송신하기 시작할 것이다.
동기화 응답 프레임(197)의 데이터 부분은 메인 노드(102-1)로 다시 응답 정보를 통신하는 데 사용되는 데이터를 함유하는 필드를 포함할 수 있다. 이러한 필드의 예가 아래에서 설명되고, 일부 실시예가 도 6에 예시되어 있다. 특히, 도 6은 다양한 실시예에 따른 정상 모드, I2C 모드 및 발견 모드에서 동기화 응답 프레임(197)에 대한 예시적인 포맷을 예시한다.
일부 실시예에서, 동기화 응답 프레임(197)은 카운트(CNT) 필드를 포함할 수 있다. CNT 필드는 임의의 적절한 길이(예를 들어, 2 비트)를 가질 수 있고 이전에 수신된 동기화 제어 프레임(180)에서 CNT 필드의 값을 송신하기 위해 사용될 수 있다.
일부 실시예에서, 동기화 응답 프레임(197)은 확인응답(ACK) 필드를 포함할 수 있다. ACK 필드는 임의의 적절한 길이(예를 들어, 2 비트)를 가질 수 있고, 서브노드(102-2)가 동기화 응답 프레임(197)을 생성할 때 이전 동기화 제어 프레임(180)에서 수신된 명령을 확인응답하기 위해 서브노드(102-2)에 의해 삽입될 수 있다. ACK 필드에서 통신될 수 있는 예시적인 지시자는 대기, 확인응답, 비확인응답(NACK) 및 재시도를 포함한다. 일부 실시예에서, ACK 필드는 (예를 들어, 브로드캐스트 확인응답을 메인 노드(102-1)로 송신함으로써) 브로드캐스트 메시지를 수신하고 처리했다는 서브노드(102-2)에 의한 확인응답을 송신하도록 크기가 조절될 수 있다. 이러한 일부 실시예에서, 서브노드(102-2)는 또한 서브노드(102-2)가 송신할 데이터를 가지고 있는지 여부를 나타낼 수 있다(이는 예를 들어 키패드 또는 터치스크린으로부터의 비-TDM 입력과 같은 수요 기반 상류 송신을 위해 또는 서브노드(102-2)가 에러 또는 비상 상태를 보고하고자 할 때와 같이 우선순위 상류 송신을 위해 사용될 수 있음).
일부 실시예에서, 동기화 응답 프레임(197)은 I2C 필드를 포함할 수 있다. I2C 필드는 임의의 적절한 길이(예를 들어, 1 비트)를 가질 수 있고 이전에 수신된 동기화 제어 프레임(180)에서 I2C 필드의 값을 송신하기 위해 사용될 수 있다.
일부 실시예에서, 동기화 응답 프레임(197)은 노드 필드를 포함할 수 있다. 노드 필드는 임의의 적절한 길이(예를 들어, 4 비트)를 가질 수 있고 동기화 응답 프레임(197)을 생성하는 서브노드(102-2)의 ID를 송신하는 데 사용될 수 있다.
일부 실시예에서, 동기화 응답 프레임(197)은 데이터 필드를 포함할 수 있다. 데이터 필드는 임의의 적절한 길이(예를 들어, 8 비트)를 가질 수 있고, 그 값은 동기화 응답 프레임(197)을 생성하는 서브노드(102-2)의 트랜잭션 및 ACK 응답의 유형에 따라 달라질 수 있다. 발견 트랜잭션을 위해, 데이터 필드는 이전에 수신된 동기화 제어 프레임(180)의 RESPCYCS 필드의 값을 포함할 수 있다. ACK 필드가 NACK를 나타낼 때 또는 동기화 응답 프레임(197)이 브로드캐스트 트랜잭션에 응답할 때, 데이터 필드는 브로드캐스트 확인응답(BA) 지시자(마지막 서브노드(102-2)는 브로드캐스트 기록이 에러 없이 수신되었는지 표시할 수 있음), 발견 에러(DER) 지시자(발견 트랜잭션에서 새로 발견된 서브노드(102-2)가 기존 서브노드(102-2)와 일치하는지 여부를 나타냄) 및 CRC 에러(CER) 지시자(CRC 에러로 인해 NACK가 발생했는지 여부를 나타냄)를 포함할 수 있다.
일부 실시예에서, 동기화 응답 프레임(197)은 CRC 필드를 포함할 수 있다. CRC 필드는 임의의 적절한 길이(예를 들어, 16 비트)를 가질 수 있고 프리앰블과 CRC 필드 사이의 동기화 응답 프레임(197)의 일부에 대한 CRC 값을 송신하는 데 사용될 수 있다.
일부 실시예에서, 동기화 응답 프레임(197)은 인터럽트 요청(IRQ) 필드를 포함할 수 있다. IRQ 필드는 임의의 적절한 길이(예를 들어, 1 비트)를 가질 수 있고 인터럽트가 서브노드(102-2)로부터 시그널링되었음을 나타내기 위해 사용될 수 있다.
일부 실시예에서, 동기화 응답 프레임(197)은 IRQ 노드(IRQNODE) 필드를 포함할 수 있다. IRQNODE 필드는 임의의 적절한 길이(예를 들어, 4 비트)를 가질 수 있고 IRQ 필드에 의해 제시된 인터럽트를 시그널링한 서브노드(102-2)의 ID를 송신하는 데 사용될 수 있다. 일부 실시예에서, IRQ 필드를 생성하기 위한 서브노드(102-2)는 자신의 ID를 IRQNODE 필드에 삽입할 것이다.
일부 실시예에서, 동기화 응답 프레임(197)은 제2 CRC(CRC-4) 필드를 포함할 수 있다. CRC-4 필드는 임의의 적절한 길이(예를 들어, 4 비트)를 가질 수 있고 IRQ 및 IRQNODE 필드에 대한 CRC 값을 송신하는 데 사용될 수 있다.
일부 실시예에서, 동기화 응답 프레임(197)은 동기화 응답 프레임(197)의 마지막 비트(예를 들어, 마지막 10 비트)로서 IRQ 필드, IRQNODE 필드 및 CRC-4 필드를 포함할 수 있다. 앞서 설명한 바와 같이, 이러한 인터럽트 관련 필드는 CRC-4 형태의 자체 CRC 보호 기능을 가질 수 있다(따라서 선행 CRC 필드에 의해 보호되지 않음). 메인 노드(102-1)에 인터럽트 신호를 발신할 필요가 있는 임의의 서브노드(102-2)는 이 필드에 그 인터럽트 정보를 삽입할 것이다. 일부 실시예에서, 보류 중인 인터럽트를 갖는 서브노드(102-2)는 또한 보류 중인 인터럽트를 갖는 더 하류의 임의의 서브노드(102-2)보다 더 높은 우선순위를 가질 수 있다. 버스(106)를 따른 마지막 서브노드(102-2)(예를 들어, 도 1의 서브노드 2)는 항상 이들 인터럽트 필드를 채울 수 있다. 마지막 서브노드(102-2)가 보류 중인 인터럽트가 없다면, 마지막 서브노드(102-2)는 IRQ 비트를 0으로, IRQNODE 필드를 그 노드 ID로 설정하고 올바른 CRC-4 값을 제공할 수 있다. 편의상, 인터럽트를 전달하는 동기화 응답 프레임(197)은 본 출원에서 "인터럽트 프레임"으로 지칭될 수 있다.
일부 실시예에서, 방출을 감소시키기 위해 프리앰블(182)과 CRC 필드 사이의 동기화 응답 프레임(197)의 적어도 일부가 스크램블링될 수 있다. 이러한 일부 실시예에서, 동기화 응답 프레임(197)의 CNT 필드는 스크램블링된 필드가 하나의 슈퍼프레임에서 다음 슈퍼프레임으로 상이하게 스크램블링되는 것을 보장하기 위해 스크램블링 로직에 의해 사용될 수 있다. 본 출원에 설명된 시스템(100)의 다양한 실시예는 스크램블링을 생략할 수 있다.
프리앰블(182)이 서브노드(102-2)에 의해 고유하게 식별될 수 있게 보장하거나 프리앰블(182)이 동기화 응답 프레임(197)의 다른 곳에 나타날 가능성을 감소시키기 위해 앞서 설명한 바와 같이 스크램블링 및/또는 에러 인코딩 같은 기술에 더하여 또는 그 대신에 다른 기술이 사용될 수 있다. 예를 들어, 동기화 응답 프레임(197)의 나머지 부분의 특정 인코딩이 일치할 가능성을 감소시키기 위해 더 긴 동기화 시퀀스가 사용될 수 있다. 추가적으로 또는 대안적으로, 동기화 응답 프레임의 나머지는 고정된 "0" 또는 "1" 값을 적절한 비트에 배치하는 것과 같이 동기화 시퀀스가 발생할 수 없도록 구조화될 수 있다.
도 7은 다양한 실시예에 따른 도 2의 버스 프로토콜 회로부(126)의 블록도이다. 버스 프로토콜 회로부(126)는 본 출원에 설명된 버스(106)에 대한 프로토콜에 따라 노드 트랜시버(120)의 동작을 제어하기 위한 제어 회로부(154)를 포함할 수 있다. 특히, 제어 회로부(154)는 송신을 위한 동기화 프레임(예를 들어, 앞서 설명한 바와 같은 동기화 제어 프레임 또는 동기화 응답 프레임)의 생성, 수신된 동기화 프레임의 처리, 및 수신된 동기화 제어 프레임에 명시된 제어 동작의 수행을 제어할 수 있다. 제어 회로부(154)는 아래에서 설명하는 바와 같이 프로그램 가능한 레지스터를 포함할 수 있다. 제어 회로부(154)는 동기화 제어 프레임을 생성 및 수신할 수 있고, (예를 들어, 버스 프로토콜 회로부(126)가 서브노드(102-2)에 포함될 때 동기화 제어 프레임과 연관된 또는 버스 프로토콜 회로부(126)가 메인 노드(102-1)에 포함될 때 I2C 디바이스로부터) 수신된 메시지에 적절하게 반응할 수 있고, 프레이밍을 상이한 동작 모드(예를 들어, 정상, 발견, 대기 등)로 조절한다.
노드 트랜시버(120)가 버스(106)를 따라 송신하기 위한 데이터를 준비하고 있을 때, 프리앰블 회로부(156)는 송신을 위한 동기화 프레임을 위한 프리앰블을 생성하고 수신된 동기화 프레임으로부터 프리앰블을 수신하도록 구성될 수 있다. 일부 실시예에서, 하류 동기화 제어 프레임 프리앰블은 1024비트마다 메인 노드(102-1)에 의해 발신될 수 있다. 앞서 설명한 바와 같이, 하나 이상의 서브노드(102-2)는 하류 동기화 제어 프레임 프리앰블에 동기화할 수 있고 프리앰블로부터 로컬, 위상 정렬된 메인 클록을 생성할 수 있다.
CRC 삽입 회로부(158)는 송신을 위한 동기화 프레임을 위한 하나 이상의 CRC를 생성하도록 구성될 수 있다. 프레임/압축 회로부(160)는 I2S/TDM/PDM 트랜시버(127)(예를 들어, 트랜시버(127)와 연관된 프레임 버퍼로부터), I2C 트랜시버(129) 및/또는 SPI 트랜시버(136)로부터 착신 데이터를 취하고, 선택적으로 데이터를 압축하고, 선택적으로 데이터에 대한 패리티 검사 비트 또는 에러 정정 코드(ECC)를 생성하도록 구성될 수 있다. 멀티플렉서(MUX)(162)는 프리앰블 회로부(156)로부터의 프리앰블, 동기화 프레임 및 데이터를 송신을 위한 스트림으로 멀티플렉싱할 수 있다. 일부 실시예에서, 송신 스트림은 송신 전에 스크램블링 회로부(164)에 의해 스크램블링될 수 있다.
예를 들어, 일부 실시예에서, 프레임/압축 회로부(160)는 부동 소수점 압축 방식을 적용할 수 있다. 이러한 실시예에서, 제어 회로부(154)는 얼마나 많은 반복된 부호 비트가 있는지를 숫자로 나타내기 위해 3 비트를 송신할 수 있고, 부호 비트 및 N-4 비트의 데이터가 뒤따른다. 여기서, N은 버스(106)를 통해 송신될 데이터의 크기이다. 데이터 압축의 사용은 필요할 때 메인 노드(102-1)에 의해 구성될 수 있다.
일부 실시예에서, 노드 트랜시버(120)에 진입하는 수신 스트림은 역스크램블링 회로부(166)에 의해 역스크램블링될 수 있다. 역멀티플렉서(DEMUX)(168)는 프리앰블, 동기화 프레임 및 수신 스트림으로부터의 데이터를 역멀티플렉싱할 수 있다. 수신측의 CRC 검사 회로부(159)는 올바른 CRC에 대해 수신된 동기화 프레임을 검사할 수 있다. CRC 검사 회로부(159)가 착신 동기화 제어 프레임(180)에서 CRC 실패를 식별할 때, 제어 회로부(154)는 실패를 통지받을 수 있고 동기화 제어 프레임(180)의 제어 데이터(184)에서 어떠한 제어 명령도 수행하지 않을 것이다. CRC 검사 회로부(159)가 착신 동기화 응답 프레임(197)에서 CRC 실패를 식별할 때, 제어 회로부(154)는 실패를 통지받을 수 있고 인터럽트 프레임에서 호스트(110)로의 송신을 위한 인터럽트를 생성할 수 있다. 디프레임/압축해제 회로부(170)는 수신 데이터를 수락하고, 선택적으로 그 패리티를 검사하고, 선택적으로 에러 검출 및 정정(예를 들어, 단일 에러 정정-이중 에러 검출(SECDED))을 수행하고, 선택적으로 데이터를 압축해제하고, 수신 데이터를 I2S/TDM/PDM 트랜시버(127)(예를 들어, 트랜시버(127)와 연관된 프레임 버퍼), I2C 트랜시버(129) 및/또는 SPI 트랜시버(136)에 기록할 수 있다.
앞서 설명한 바와 같이, 상류 및 하류 데이터는 슈퍼프레임(190) 내의 TDM 데이터 슬롯에서 버스(106)를 따라 송신될 수 있다. 제어 회로부(154)는 버스(106) 상의 이들 데이터 슬롯을 관리하기 위한 전용 레지스터를 포함할 수 있으며, 그 다수의 예가 아래에서 설명된다. 제어 회로부(154)가 메인 노드(102-1)에 포함될 때, 이들 레지스터의 값은 호스트(110)에 의해 제어 회로부(154)에 프로그램될 수 있다. 제어 회로부(154)가 서브노드(102-2)에 포함될 때, 이들 레지스터의 값은 메인 노드(102-1)에 의해 제어 회로부(154)로 프로그램될 수 있다.
일부 실시예에서, 제어 회로부(154)는 하류 슬롯(DNSLOTS) 레지스터를 포함할 수 있다. 노드 트랜시버(120)가 메인 노드(102-1)에 포함될 때, 이 레지스터는 하류 데이터 슬롯의 총 수의 값을 보유할 수 있다. 이 레지스터는 또한 메인 노드(102-1)의 I2S/TDM/PDM 트랜시버(127)에 의해 조합된 I2S/TDM/PDM 수신에 사용될 데이터 슬롯의 수를 정의할 수 있다. 서브노드(102-2)에서, 이 레지스터는 LDNSLOTS를 참조하여 아래에서 더 구체적으로 설명되는 바와 같이 로컬 생성된 하류 슬롯의 추가 전후에 다음 서브노드(102-2)로 하류로 전달되는 데이터 슬롯의 수를 정의할 수 있다.
일부 실시예에서, 제어 회로부(154)는 로컬 하류 슬롯(LDNSLOTS) 레지스터를 포함할 수 있다. 이 레지스터는 메인 노드(102-1)에서 이용되지 않을 수 있다. 서브노드(102-2)에서, 이 레지스터는 서브노드(102-2)가 사용하고 재송신하지 않을 데이터 슬롯의 수를 정의할 수 있다. 대안적으로, 이 레지스터는 서브노드(102-2)가 하류 버스 링크(106)에 기여할 수 있는 슬롯의 수를 정의할 수 있다.
일부 실시예에서, 제어 회로부(154)는 상류 슬롯(UPSLOTS) 레지스터를 포함할 수 있다. 메인 노드(102-1)에서 이 레지스터는 상류 데이터 슬롯의 총 수의 값을 보유할 수 있다. 이 레지스터는 또한 메인 노드(102-1)의 I2S/TDM/PDM 트랜시버(127)에 의해 I2S/TDM 송신에 사용될 슬롯의 수를 정의할 수 있다. 서브노드(102-2)에서, 이 레지스터는 서브노드(102-2)가 자신의 데이터를 추가하기 시작하기 전에 상류로 전달되는 데이터 슬롯의 수를 정의할 수 있다.
일부 실시예에서, 제어 회로부(154)는 로컬 상류 슬롯(LUPSLOTS) 레지스터를 포함할 수 있다. 이 레지스터는 메인 노드(102-1)에서 이용되지 않을 수 있다. 서브노드(102-2)에서, 이 레지스터는 서브노드(102-2)가 상류로 발신되기 전에 하류로부터 수신된 데이터에 추가할 데이터 슬롯의 수를 정의할 수 있다. 이 레지스터는 또한 서브노드(102-2)의 I2S/TDM/PDM 트랜시버(127)에 의해 조합된 I2S/TDM/PDM 수신에 사용될 데이터 슬롯의 수를 정의할 수 있다.
일부 실시예에서, 제어 회로부(154)는 브로드캐스트 하류 슬롯(BCDNSLOTS) 레지스터를 포함할 수 있다. 이 레지스터는 메인 노드(102-1)에서 이용되지 않을 수 있다. 서브노드(102-2)에서 이 레지스터는 브로드캐스트 데이터 슬롯의 수를 정의할 수 있다. 일부 실시예에서, 브로드캐스트 데이터 슬롯은 항상 데이터 필드의 시작 부분에 올 수 있다. 브로드캐스트 데이터 슬롯 내의 데이터는 다수의 서브노드(102-2)에 의해 사용될 수 있고, 사용 여부에 무관하게 모든 서브노드(102-2)에 의해 하류로 전달될 수 있다.
일부 실시예에서, 제어 회로부(154)는 슬롯 포맷(SLOTFMT) 레지스터를 포함할 수 있다. 이 레지스터는 상류 및 하류 송신을 위한 데이터 포맷을 정의할 수 있다. I2S/TDM/PDM 트랜시버(127)의 데이터 크기도 이 레지스터에 의해 결정될 수 있다. 일부 실시예에서, 유효한 데이터 크기는 8, 12, 16, 20, 24, 28 및 32 비트를 포함한다. 이 레지스터에는 하류 및 상류 트래픽에 대한 부동 소수점 압축을 활성화하는 비트도 포함될 수 있다. 부동 소수점 압축이 활성화되면 I2S/TDM 데이터 크기는 버스(106)를 통한 데이터 크기보다 4 비트 더 클 수 있다. 시스템(100)의 모든 노드는 데이터 슬롯이 인에이블될 때 SLOTFMT에 대해 동일한 값을 가질 수 있으며, 노드는 모든 노드가 동일한 값으로 업데이트되도록 브로드캐스트 기록에 의해 프로그램될 수 있다.
도 8 내지 도 11은 본 출원에 설명된 버스 프로토콜의 다양한 실시예에 따라 버스(106)를 따른 정보 교환의 예를 예시한다. 특히, 도 8 내지 도 11은 각각의 서브노드(102-2)가 주변 디바이스(108)로서 하나 이상의 스피커 및/또는 하나 이상의 마이크에 결합되는 실시예를 예시한다. 이는 단순히 예시적인 것이며, 그 이유는 주변 디바이스(108)의 임의의 원하는 배열이 본 출원에 설명된 기술에 따라 임의의 특정 서브노드(102-2)에 결합될 수 있기 때문이다.
먼저, 도 8은 다양한 실시예에 따른 버스(106) 상의 양방향 통신을 위한 시그널링 및 타이밍 고려사항을 예시한다. 도 8에 묘사된 서브노드(102-2)는 다양한 수의 센서/작동기 요소를 갖고, 따라서 다양한 서브노드(102-2)로 다양한 양의 데이터가 발신되거나 그로부터 수신될 수 있다. 구체적으로, 서브노드 1은 2개의 요소를 갖고, 서브노드 4는 4개의 요소를 갖고, 서브노드 5는 3개의 요소를 가지며, 그래서, 메인 노드(102-1)가 송신하는 데이터는 서브노드 1에 대해 2개의 시간 슬롯, 서브노드 4에 대해 4개의 시간 슬롯, 서브노드 5에 대한 3개의 시간 슬롯을 포함한다. 유사하게, 서브노드 0은 3개의 요소, 서브노드 2는 3개의 요소, 서브노드 3은 3개의 요소, 서브노드 6은 1개의 요소, 서브노드 7은 4개의 요소를 가지므로 이들 서브노드(102-2)에 의해 상류로 송신되는 데이터는 대응하는 수의 시간 슬롯을 포함한다. 요소와 시간 슬롯 사이에 일대일 상관 관계가 있을 필요는 없다는 점에 유의해야 한다. 예를 들어, 3개의 마이크를 갖는 주변 디바이스(108)에 포함된 마이크 어레이는 처리 유형에 따라 단일 시간 슬롯 또는 다수의 시간 슬롯에 대응할 수 있는 단일 데이터 샘플을 생성하도록 3개의 마이크로부터의 신호(및 가능하게는 또한 메인 노드(102-1) 또는 다른 서브노드(102-2)로부터 수신된 정보)를 조합하는 DSP를 포함할 수 있다.
도 8에서, 메인 노드(102-1)는 특정 서브노드(102-2)(SD)에 결합된 스피커에 대한 데이터가 뒤따르는 SCF를 송신한다. 각각의 연속적인 서브노드(102-2)는 SCF를 포워딩하고 또한 적어도 하류 서브노드(102-2)를 목적지로 하는 임의의 데이터를 포워딩한다. 특정 서브노드(102-2)는 모든 데이터를 포워딩할 수 있거나 그 서브노드(102-2)를 목적지로 하는 데이터를 제거할 수 있다. 마지막 서브노드(102-2)가 SCF를 수신할 때, 그 서브노드(102-2)는 선택적으로 서브노드(102-2)가 송신하도록 허용된 임의의 데이터가 뒤따르는 SRF를 송신한다. 각각의 연속적인 서브노드(102-2)는 하류 서브노드(102-2)로부터의 임의의 데이터와 함께 SRF를 포워딩하고 선택적으로 특정 서브노드(102-2)(MD)에 결합된 하나 이상의 마이크로폰으로부터의 데이터를 삽입한다. 도 8의 예에서, 메인 노드(102-1)는 데이터를 서브노드 1, 4 및 5(도 8에서 활성 스피커로 묘사됨)로 발신하고 서브노드 7, 6, 3, 2 및 0(마이크로폰 어레이로 도 8에 묘사됨)로부터 데이터를 수신한다.
도 9는 다양한 실시예에 따라 하류 DS 트랜시버(124)의 관점에서 하류 송신으로부터의 데이터의 동적 제거 및 상류 송신으로의 데이터 삽입을 개략적으로 예시한다. 도 9에서, 도 8에서와 같이, 메인 노드(102-1)는 역순으로 서브노드 1, 4 및 5(SD)에 대한 데이터가 뒤따르는 SCF를 송신한다(예를 들어, 서브노드 5에 대한 데이터에는 서브노드 4에 대한 데이터가 뒤따르고, 서브노드 4에 대한 데이터에는 서브노드 1에 대한 데이터가 뒤따르는 등)(MAIN 표시된 행 참조). 서브노드 1이 이 송신을 수신하면 서브노드 1은 자신의 데이터를 제거하고 서브노드 5와 4에 대한 데이터가 뒤따르는 SCF만 서브노드 2로 포워딩한다. 서브노드 2와 3은 변경되지 않은 데이터를 포워딩하고(SUB 2로 표시된 행 참조), 따라서 서브노드 1에서 포워딩된 데이터는 서브노드 4에서 수신된다(SUB 3으로 표시된 행 참조). 서브노드 4는 자신의 데이터를 제거하고 서브노드 5에 대한 데이터가 뒤따르는 SCF만 서브노드 5에 포워딩하고, 유사하게 서브노드 5는 자신의 데이터를 제거하고 SCF만 서브노드 6에 포워딩한다. 서브노드 6은 SCF를 서브노드 7로 포워딩한다(SUB 6으로 표시된 행 참조).
이 시점에서, 서브노드 7은 서브노드 6에 그 데이터가 뒤따르는 SRF를 송신한다(SUB 6으로 표시된 행 참조). 서브노드 6은 서브노드 7의 데이터 및 자신의 데이터와 함께 SRF를 서브노드 5로 포워딩하고, 서브노드 5는 서브노드 7 및 6의 데이터와 함께 SRF를 서브노드 4로 차례로 포워딩한다. 서브노드 4에는 추가할 데이터가 없으므로 단순히 데이터를 서브노드 3(SUB 3으로 표시된 행 참조)에 포워딩하고, 서브노드 3은 서브노드 2에 자신의 데이터와 함께 데이터를 포워딩하며(SUB 2로 표시된 행 참조), 서브노드 2는 차례로 자체 데이터와 함께 데이터를 서브노드 1로 포워딩한다. 서브노드 1은 추가할 데이터가 없으므로 서브노드 0에 데이터를 포워딩하고, 서브노드 0은 자신의 데이터와 함께 데이터를 포워딩한다. 그 결과, 메인 노드(102-1)는 서브노드 7, 6, 3, 2 및 0(MAIN으로 표시된 행 참조)으로부터의 데이터가 뒤따르는 SRF를 수신한다.
도 10은 도 9에서와 같이 하류 DS 트랜시버(124)의 관점에서 하류 송신으로부터의 데이터의 동적 제거 및 상류 송신으로의 데이터 삽입의 또 다른 예를 예시하지만, 도 10에서는 서브노드(102-2)가 메인 노드(102-1)가 데이터를 하류로 모든 서브노드(102-2)에 발신하고 모든 서브노드(102-2)로부터 다시 데이터를 수신하도록 주변 디바이스(108)로서 센서 및 작동기 둘 모두와 결합된다. 또한, 도 10에서 데이터는 데이터가 목적지로 하거나 데이터가 시작되는 노드 어드레스를 기초로 정렬된다. "Y"라고 표시된 데이터 슬롯은 데이터 무결성 검사 또는 데이터 정정에 사용될 수 있다.
도 11은 도 9에서와 같이 하류 DS 트랜시버(124)의 관점에서 하류 송신으로부터 데이터의 동적 제거 및 상류 송신으로 데이터의 삽입의 또 다른 예를 예시하지만, 도 11에서는 데이터가 역순이 아닌 순차적인 순서로 하류 및 상류로 전달된다. 각각의 서브노드(102-2)에서의 버퍼링은 데이터를 선택적으로 추가, 제거 및/또는 포워딩하는 것을 허용한다.
앞서 설명한 바와 같이, 각각의 서브노드(102-2)는 하류 또는 상류 송신으로부터 데이터를 제거할 수 있고 및/또는 하류 또는 상류 송신에 데이터를 추가할 수 있다. 따라서, 예를 들어, 메인 노드(102-1)는 별개의 데이터 샘플을 다수의 서브노드(102-2) 각각에 송신할 수 있고, 이러한 각각의 서브노드(102-2)는 그 데이터 샘플을 제거하고 하류를 위한 데이터만 포워딩할 수 있다. 한편, 서브노드(102-2)는 하류 서브노드(102-2)로부터 데이터를 수신하고, 데이터를 추가 데이터와 함께 포워딩할 수 있다. 필요한 만큼 적은 정보를 송신하는 한 가지 이점은 시스템(100)에 의해 집합적으로 소비되는 전력의 양을 감소시키는 것이다.
시스템(100)은 또한 특히 서브노드(102-2)의 하류 슬롯 사용의 구성을 통해 메인 노드(102-1)로부터 서브노드(102-2)로의 브로드캐스트 송신(및 멀티캐스트 송신)을 지원할 수 있다. 각각의 서브노드(102-2)는 브로드캐스트 송신을 처리하고 이를 다음 서브노드(102-2)로 전달할 수 있지만, 특정 서브노드(102-2)는 브로드캐스트 메시지를 "소비"할 수 있다(즉, 브로드캐스트 송신을 다음 서브노드(102-2)로 전달하지 않음).
시스템(100)은 또한 (예를 들어, 특정 서브노드(102-2)로부터 하나 이상의 다른 서브노드(102-2)로의) 상류 송신을 지원할 수 있다. 이러한 상류 송신은 유니캐스트, 멀티캐스트 및/또는 브로드캐스트 상류 송신을 포함할 수 있다. 상류 어드레싱으로, 하류 송신과 관련하여 앞서 설명한 바와 같이, 서브노드(102-2)는 서브노드(102-2)의 상류 슬롯 사용의 구성에 기초 상류 송신으로부터 데이터를 제거할지 여부 및/또는 상류 송신을 다음 상류 서브노드(102-2)에 전달할지 여부를 결정할 수 있다. 따라서, 예를 들어, 데이터를 메인 노드(102-1)로 전달하는 것에 더하여 또는 그 대신에 특정 서브노드(102-2)에 의해 하나 이상의 다른 서브노드(102-2)로 데이터가 전달될 수 있다. 이러한 서브-서브 관계는 예를 들어 메인 노드(102-1)를 통해 구성될 수 있다.
따라서, 다양한 실시예에서, 서브노드(102-2)는 정보를 선택적으로 포워딩, 드롭 및 추가할 수 있는 능력을 갖는 능동/지능형 중계기 노드로서 동작할 수 있다. 서브노드(102-2)는 일반적으로 모든 데이터를 반드시 디코딩/검사하지 않고 이러한 기능을 수행할 수 있는 데, 이는 각각의 서브노드(102-2)가 데이터를 수신/송신할 관련 시간 슬롯(들)을 알고 있으므로 시간 슬롯에서 데이터를 제거하거나 데이터를 추가할 수 있기 때문이다. 서브노드(102-2)가 모든 데이터를 디코딩/검사하는 것이 필요하지 않을 수 있음에도 불구하고, 서브노드(102-2)는 전형적으로 송신/포워딩하는 데이터를 리클록할 수 있다. 이는 시스템(100)의 강인성을 개선시킬 수 있다.
일부 실시예에서, 버스(106)는 링 토폴로지에서 단방향 통신을 위해 구성될 수 있다. 예를 들어, 도 12는 링 토폴로지에서 메인 노드(102-1) 및 4개의 서브노드(102-2)의 배열(1200)을 예시하고, 다양한 실시예에 따라 배열(1200)에서 단방향 통신을 위한 시그널링 및 타이밍 고려사항을 예시한다. 이러한 실시예에서, 노드 내의 노드 트랜시버(120)는 상류 및 하류 통신을 위한 2개의 양방향 트랜시버보다는 수신 전용 트랜시버(MAIN IN) 및 송신 전용 트랜시버(MAIN OUT)를 포함할 수 있다. 도 12에 예시된 링크 계층 동기화 방식에서, 메인 노드(102-1)는 선택적으로 다양한 서브노드(102-2)에 결합된 3개의 스피커에 대한 "하류" 데이터(1202)가 뒤따르는 SCF(180)를 송신하고(서로 다른 스피커에 대한 데이터는 도 8 내지 도 11을 참조하여 앞서 설명한 바와 같이 임의의 적절한 순서로 배열될 수 있음), 각각의 연속적인 서브노드(102-2)는 이전 서브노드(102-2)로부터의 임의의 "상류" 데이터 및 자체의 "상류" 데이터와 함께 동기화 제어 프레임(180)을 포워딩하여 "상류" 데이터 (1204)를 제공한다(예를 들어, 8개의 서로 다른 마이크로폰으로부터의 데이터는 도 8 내지 도 11을 참조하여 앞서 설명한 바와 같이 임의의 적절한 순서로 배열될 수 있음).
본 출원에 설명된 바와 같이, 데이터는 다수의 방식 중 임의의 방식으로 시스템(100)의 요소 사이에서 통신될 수 있다. 일부 실시예에서, 데이터는 서브노드(102-2)에 의해 상류(예를 들어, 데이터 슬롯(199)을 사용하여)로 또는 서브노드(102-2) 또는 메인 노드(102-1)에 의해 하류(예를 들어, 데이터 슬롯(198)을 사용하여)로 동기 데이터 슬롯 세트의 일부로서 발신될 수 있다. 이러한 데이터의 체적은 데이터 슬롯의 비트 수를 변경하거나 추가 데이터 슬롯을 포함시킴으로써 조절할 수 있다. 데이터는 또한 동기화 제어 프레임(180) 또는 동기화 응답 프레임(197)에 포함됨으로써 시스템(100)에서 통신될 수 있다. 이러한 방식으로 통신되는 데이터는 (서브노드(102-2)와 연관된 주변 디바이스(108)로부터의 응답과 함께) 호스트(110)로부터의 I2C 제어 데이터; 호스트(110)/메인 노드(102-1)로부터 서브노드(102-2)로의 기록 액세스 및 서브노드(102-2)로부터 호스트(110)/메인 노드(102-1)로의 판독 액세스를 포함할 수 있는 서브노드(102-2)의 레지스터에 대한 액세스(예를 들어, 슬롯 및 인터페이스의 발견 및 구성을 위함); 및 주변 디바이스(108)로부터 호스트(110)로의 인터럽트를 통한 이벤트 시그널링을 포함할 수 있다. 일부 실시예에서, GPIO 핀은 (예를 들어, 메인 노드(102-1)가 I2C를 통해 GPIO 핀을 폴링하게 함으로써, 또는 서브노드(102-2)의 노드 트랜시버(120)가 인터럽트 요청 핀에서 인터럽트를 생성하게 함으로써) 서브노드(102-2)로부터 메인 노드(102-1)로 정보를 전달하는 데 사용될 수 있다. 예를 들어, 이러한 일부 실시예에서, 호스트(110)는 I2C를 통해 메인 노드(102-1)에 정보를 발신할 수 있고, 그 다음 메인 노드(102-1)는 GPIO 핀을 통해 서브에 그 정보를 발신할 수 있다. 버스(106)를 통해 송신되는 것으로 본 출원에 설명되는 임의의 유형의 데이터는 이들 통신 경로 중 어느 하나 이상을 사용하여 송신될 수 있다. 시스템(100) 내의 다른 유형의 데이터 및 데이터 통신 기술이 본 출원에 개시될 수 있다.
본 개시의 실시예는 원하는 바에 따라 구성하기 위해 임의의 적절한 하드웨어 및/또는 소프트웨어를 사용하여 시스템에 구현될 수 있다. 도 13은 다양한 실시예에 따라 시스템(100)에서 호스트 또는 노드(예를 들어, 호스트(110), 메인 노드(102-1) 또는 서브노드(102-2))의 역할을 할 수 있는 디바이스(1300)를 개략적으로 예시한다. 다수의 컴포넌트가 디바이스(1300)에 포함되는 것으로 도 13에 예시되어 있지만, 이들 컴포넌트 중 어느 하나 이상은 응용에 적절한 바에 따라 생략되거나 복제될 수 있다.
추가로, 다양한 실시예에서, 디바이스(1300)는 도 13에 예시된 컴포넌트 중 하나 이상을 포함하지 않을 수 있고, 디바이스(1300)는 하나 이상의 컴포넌트에 결합하기 위한 인터페이스 회로부를 포함할 수 있다. 예를 들어, 디바이스(1300)는 디스플레이 디바이스(1306)를 포함하지 않을 수 있고, 디스플레이 디바이스(1306)가 결합될 수 있는 디스플레이 디바이스 인터페이스 회로부(예를 들어, 커넥터 및 드라이버 회로부)를 포함할 수 있다. 다른 예의 집합에서, 디바이스(1300)는 오디오 입력 디바이스(1324) 또는 오디오 출력 디바이스(1308)를 포함하지 않을 수 있고, 오디오 입력 디바이스(1324) 또는 오디오 출력 디바이스(1308)가 결합되는 오디오 입력 또는 출력 디바이스 인터페이스 회로부(예를 들어, 커넥터 및 지원 회로부)를 포함할 수 있다.
디바이스(1300)는 디바이스(1300)가 버스(106)에 결합될 때 버스(106)를 따라 통신을 관리하기 위해 본 출원에 개시된 임의의 실시예에 따른 노드 트랜시버(120)를 포함할 수 있다. 디바이스(1300)는 노드 트랜시버(120)에 포함되거나 노드 트랜시버(120)와 별개일 수 있는 처리 디바이스(1302)(예를 들어, 하나 이상의 처리 디바이스)를 포함할 수 있다. 본 출원에 사용될 때, "처리 디바이스"라는 용어는 레지스터 및/또는 메모리로부터의 전자 데이터를 처리하여 전자 데이터를 레지스터 및/또는 메모리에 저장될 수 있는 다른 전자 데이터로 변환하는 임의의 디바이스 또는 디바이스의 부분을 지칭할 수 있다. 처리 디바이스(1302)는 하나 이상의 DSP, ASIC, 중앙 처리 유닛(CPU), 그래픽 처리 유닛(GPU), 암호화 프로세서, 또는 임의의 다른 적절한 처리 디바이스를 포함할 수 있다. 디바이스(1300)는 메모리(1304)를 포함할 수 있고, 메모리는 그 자체가 휘발성 메모리(예를 들어, DRAM(dynamic random access memory)), 비휘발성 메모리(예를 들어, ROM(read-only memory)), 플래시 메모리, 솔리드 스테이트 메모리 및/또는 하드 드라이브와 같은 하나 이상의 메모리 디바이스를 포함할 수 있다.
일부 실시예에서, 메모리(1304)는 디바이스(1300)가 본 출원에 개시된 기술 중 임의의 적절한 기술을 수행하게 하기 위한 프로그래밍 명령어의 영구 카피 및 작업 카피를 저장하기 위해 사용될 수 있다. 일부 실시예에서, 앞서 설명한 기술을 수행하기 위한 기계 액세스 가능 매체(비일시적 컴퓨터 판독 가능 저장 매체 포함), 방법, 시스템 및 디바이스는 2선 버스를 통한 통신을 위해 본 출원에 개시된 실시예의 예시적인 예이다. 예를 들어, 컴퓨터 판독 가능 매체(예를 들어, 메모리(1304))에는 처리 디바이스(1302)에 포함된 하나 이상의 처리 디바이스에 의해 실행될 때 디바이스(1300)로 하여금 본 출원에 개시된 기술 중 임의의 기술을 수행하게 하는 명령어가 저장되어 있을 수 있다.
일부 실시예에서, 디바이스(1300)는 다른 통신 칩(1312)(예를 들어, 하나 이상의 다른 통신 칩)을 포함할 수 있다. 예를 들어, 통신 칩(1312)은 디바이스(1300)와의 데이터 전송을 위한 무선 통신을 관리하도록 구성될 수 있다. "무선"이라는 용어와 그 파생어는 비고체 매체를 통해 변조된 전자기 방사선을 사용하여 데이터를 통신할 수 있는 회로, 디바이스, 시스템, 방법, 기술, 통신 채널 등을 설명하는 데 사용될 수 있다. 이 용어는 일부 실시예에서는 그렇지 않을 수 있지만 연관된 디바이스가 어떠한 배선도 포함하지 않는다는 것을 의미하지는 않는다.
통신 칩(1312)은 Wi-Fi(IEEE 802.11 제품군), IEEE 802.16 표준(예를 들어, IEEE 802.16-2005 수정), LTE(Long-Term Evolution) 프로젝트와 모든 수정, 업데이트 및/또는 개정(예를 들어, 어드밴스드 LTE 프로젝트, UMB(ultra mobile broadband) 프로젝트("3GPP2"라고도 지칭됨) 등)을 비롯한 IEEE(Institute for Electrical and Electronic Engineers) 표준을 포함하지만 이에 제한되지 않는 다수의 무선 표준 또는 프로토콜 중 임의의 것을 구현할 수 있다. IEEE 802.16 호환 광대역 무선 액세스(BWA) 네트워크는 일반적으로 IEEE 802.16 표준에 대한 적합성 및 상호 운용성 테스트를 통과한 제품에 대한 인증 마크인 Worldwide Interoperability for Microwave Access를 나타내는 약어인 WiMAX 네트워크라 지칭된다. 하나 이상의 통신 칩(1312)은 GSM(Global System for Mobile Communication), GPRS(General Packet Radio Service), UMTS(Universal Mobile Telecommunications System), HSPA(High Speed Packet Access), E-HSPA(Evolved HSPA) 또는 LTE 네트워크에 따라 동작할 수 있다. 하나 이상의 통신 칩(1312)은 EDGE(Enhanced Data for GSM Evolution), GERAN(GSM EDGE Radio Access Network), UTRAN(Universal Terrestrial Radio Access Network) 또는 E-UTRAN(Evolved UTRAN)에 따라 동작할 수 있다. 하나 이상의 통신 칩(1312)은 CDMA(Code Division Multiple Access), TDMA(Time Division Multiple Access), DECT(Digital Enhanced Cordless Telecommunications), EV-DO(Evolution-Data Optimized) 및 그 파생물뿐만 아니라, 3G, 4G, 5G 및 그 이상으로 지정된 임의의 다른 무선 프로토콜에 따라 동작할 수 있다. 통신 칩(1312)은 다른 실시예에서 다른 무선 프로토콜에 따라 동작할 수 있다. 디바이스(1300)는 무선 통신을 용이하게 하고/거나 다른 무선 통신(예컨대, AM 또는 FM 라디오 송신)을 수신하기 위해 안테나(1322)를 포함할 수 있다.
일부 실시예에서, 통신 칩(1312)은 본 출원에 설명된 버스(106)에 대한 프로토콜 이외의 프로토콜을 사용하여 유선 통신을 관리할 수 있다. 유선 통신은 전기, 광학 또는 임의의 다른 적절한 통신 프로토콜을 포함할 수 있다. 통신 칩(1312)에 의해 인에이블될 수 있는 유선 통신 프로토콜의 예는 이더넷, CAN(controller area network), I2C, MOST(media-oriented systems transport) 또는 임의의 다른 적절한 유선 통신 프로토콜을 포함한다.
앞서 설명한 바와 같이, 통신 칩(1312)은 다수의 통신 칩을 포함할 수 있다. 예를 들어, 제1 통신 칩(1312)은 Wi-Fi 또는 블루투스와 같은 단거리 무선 통신 전용일 수 있으며, 제2 통신 칩(1312)은 GPS(global positioning system), EDGE, GPRS, CDMA, WiMAX, LTE, EV-DO 등과 같은 장거리 무선 통신 전용일 수 있다. 일부 실시예에서, 제1 통신 칩(1312)은 무선 통신 전용일 수 있으며, 제2 통신 칩(1312)은 유선 통신 전용일 수 있다.
디바이스(1300)는 배터리/전력 회로부(1314)를 포함할 수 있다. 배터리/전력 회로부(1314)는 하나 이상의 에너지 저장 디바이스(예를 들어, 배터리 또는 커패시터) 및/또는 디바이스(1300)의 성분을 디바이스(1300)와 별개의 에너지 소스(예를 들어, AC 라인 전력, 제공된 전압)에 결합하기 위한 회로부를 포함할 수 있다. 자동차 배터리 등에 의해). 예를 들어, 배터리/전력 회로부(1314)는 도 2를 참조하여 앞서 설명된 상류 버스 인터페이스 회로부(132) 및 하류 버스 인터페이스 회로부(131)를 포함할 수 있고 버스(106) 상의 바이어스에 의해 충전될 수 있다.
디바이스(1300)는 디스플레이 디바이스(1306)(또는 앞서 설명한 바와 같이 대응하는 인터페이스 회로부)를 포함할 수 있다. 디스플레이 디바이스(1306)는 예를 들어 헤드업 디스플레이, 컴퓨터 모니터, 프로젝터, 터치스크린 디스플레이, 액정 디스플레이(LCD), 발광 다이오드 디스플레이 또는 평판 패널 디스플레이와 같은 임의의 시각적 지시자를 포함할 수 있다.
디바이스(1300)는 오디오 출력 디바이스(1308)(또는 앞서 설명한 바와 같이 대응하는 인터페이스 회로부)를 포함할 수 있다. 오디오 출력 디바이스(1308)는 예를 들어 스피커, 헤드셋 또는 이어버드와 같이 가청 표시기를 생성하는 임의의 디바이스를 포함할 수 있다.
디바이스(1300)는 오디오 입력 디바이스(1324)(또는 앞서 설명한 바와 같이 대응하는 인터페이스 회로부)를 포함할 수 있다. 오디오 입력 디바이스(1324)는 마이크로폰, 마이크로폰 어레이 또는 디지털 악기(예를 들어, 악기 디지털 인터페이스(MIDI) 출력을 갖는 악기)와 같은 사운드를 나타내는 신호를 생성하는 임의의 디바이스를 포함할 수 있다.
디바이스(1300)는 GPS 디바이스(1318)(또는 앞서 설명한 바와 같이 대응하는 인터페이스 회로부)를 포함할 수 있다. GPS 디바이스(1318)는 위성 기반 시스템과 통신할 수 있으며 본 기술 분야에 알려진 바와 같이 디바이스(1300)의 위치를 수신할 수 있다.
디바이스(1300)는 다른 출력 디바이스(1310)(또는 앞서 설명한 바와 같이 대응하는 인터페이스 회로부)를 포함할 수 있다. 다른 출력 디바이스(1310)의 예는 오디오 코덱, 비디오 코덱, 프린터, 다른 디바이스에 정보를 제공하기 위한 유선 또는 무선 송신기 또는 추가적인 저장 디바이스를 포함할 수 있다. 추가로, 본 출원에 설명된 주변 디바이스(108) 중 임의의 적절한 디바이스가 다른 출력 디바이스(1310)에 포함될 수 있다.
디바이스(1300)는 다른 입력 디바이스(1320)(또는 앞서 설명한 바와 같이 대응하는 인터페이스 회로부)를 포함할 수 있다. 다른 입력 디바이스(1320)의 예는 가속도계, 자이로스코프, 이미지 캡처 디바이스, 키보드, 마우스와 같은 커서 제어 디바이스, 스타일러스, 터치패드, 바코드 판독기, QR(Quick Response) 코드 판독기 또는 무선주파수 식별(RFID) 판독기를 포함할 수 있다. 추가로, 본 출원에 설명된 센서 또는 주변 디바이스(108) 중 임의의 적절한 것이 다른 입력 디바이스(1320)에 포함될 수 있다.
디바이스(1300)와 관련하여 앞서 설명한 디스플레이, 입력, 출력, 통신 또는 메모리 디바이스 중 임의의 적절한 디바이스가 시스템(100)에서 주변 디바이스(108)의 역할을 할 수 있다. 대안적으로 또는 추가적으로, 디바이스(1300)와 관련하여 앞서 설명한 디스플레이, 입력, 출력, 통신 또는 메모리 디바이스 중 적절한 것은 호스트(예를 들어, 호스트 110) 또는 노드(예를 들어, 메인 노드(102-1) 또는 서브노드(102-2))에 포함될 수 있다.
앞서 설명된 다양한 실시예가 차량 환경에서 시스템(100)을 설명하지만, 이는 단순히 예시적인 것이며, 시스템(100)은 임의의 원하는 설정으로 구현될 수 있다. 예를 들어, 일부 실시예에서, 시스템(100)의 "슈트케이스" 구현은 시스템(100)의 원하는 컴포넌트를 포함하는 휴대용 하우징을 포함할 수 있고; 이러한 구현은 특히 휴대용 가라오케 또는 엔터테인먼트 시스템과 같은 휴대용 응용에 적절할 수 있다.
다음 도면은 라인 진단을 수행하기 위한 다양한 시스템과 기술에 대해 설명한다. 본 출원에 설명된 임의의 시스템 및 기술은 본 출원에 개시된 임의의 시스템(100)에서 구현될 수 있다. 예를 들어, 본 출원에 개시된 라인 진단 기술은 시스템(100)의 노드(102)(예를 들어, 메인 노드(102-1) 및/또는 서브노드(102-2)) 및/또는 호스트(110)에 의해 구현될 수 있다.
라인 진단을 위한 시스템 예
다수의 시공간 자극을 사용하고 상이한 임계값 레벨에서 그 신호 반사 시간을 감지함으로써 전기 케이블의 상태를 검출하는 라인 진단을 위한 시스템 및 기술이 본 출원에 개시된다. 데이터 저장을 최소화하는 스트림 처리 기술을 사용하여 연결된 디바이스 사이의 인터페이스/라인의 무결성을 결정하기 위한 시스템 및 방법에 대해 설명한다. 특히, 본 출원에 설명된 시스템 및 방법은 연결된 디바이스 사이의 인터페이스의 임의의 결함을 식별한다. 예를 들어, 단락 및 개방 부하를 식별하기 위한 시스템 및 방법이 개시된다. 다수의 반사로부터 유래된 정보는 케이블 상태의 "지문"을 구축하는 데 사용될 수 있고, 이는 케이블 특성(예를 들어, "와이어 단락", "와이어 개방", "올바르게 종단됨" 등)을 결정할 수 있다. TDR(Time Domain Reflectometry)은 결함 및/또는 기타 이상을 식별하는 데 사용된다. 본 출원에 개시된 시스템 및 기술은 FFT, 고속 변환기 및 복잡한 신호 처리를 사용하는 종래의 TDR(time domain reflectometry) 접근법보다 덜 복잡한 하드웨어 및 구현 알고리즘을 필요로 하여 유리할 수 있다. 따라서, 본 출원에 개시된 시스템 및 기술은 TDR이 이전에 부적합했던 환경에서 구현될 수 있다. 또한, 케이블 문제가 검출되면 본 출원에 개시된 시스템 및 기술은 케이블을 따른 케이블 문제의 대략적인 위치를 결정하여 문제 정정을 가속화할 수 있다.
본 출원에 개시된 임의의 라인 진단 시스템 및 방법은 본 출원에 개시된 통신 시스템(100) 또는 임의의 다른 적절한 전기 시스템에 의해 구현될 수 있다. 일부 예에서, 라인 진단 시스템 및 방법은 버스 라인에서 사용될 수 있다. 일부 예에서, 라인 진단 시스템 및 방법은 메인 노드를 서브노드에 및/또는 서브노드를 서로 연결하는 라인에서 사용될 수 있다. 일부 예에서, 라인 진단은 본 출원에 개시된 임의의 2선 통신 시스템에서 주변 디바이스에 대해 수행된다. 일부 예에서, 라인 진단은 2선 버스의 네트워크 버스 서브노드에서 수행된다.
도 14는 본 개시의 다양한 실시예에 따른 TDR 블록을 포함하는 단순화된 신호 처리 경로를 예시하는 도면이다. 신호 처리 경로는 파형을 생성하는 디지털-아날로그 변환기(DAC)(1404)에 대한 입력(1402)을 포함한다. 파형은 필터(1406)에서 필터링된다. 필터(1406)는 안티 에일리어싱 필터일 수 있다. 필터링된 파형은 출력 드라이버(1408)에서 처리된 다음 하이브리드 모듈(1410)에 입력된다. 하이브리드 모듈(1410)은 AP/BP 라인 및 AN/BN 라인으로 신호를 출력하고, AP/BP 및 AN/BN 라인으로 출력된 신호는 아래에서 설명되는 바와 같이 TDR 블록(1420)에 의해 평가된다. 다양한 예에서, AP는 A 포트 위치 출력을 의미하고, BP는 B 포트 포지티브 출력을 의미하고, AN은 포트 네거티브 출력을 의미하고, BN은 B 포트 네거티브 출력을 의미한다. 추가적으로, 하이브리드 모듈(1410)의 출력은 버퍼(1412)로 송신된 다음 필터(1414)에서 필터링된다. 필터(1414)는 안티 에일리어싱 필터일 수 있다. 필터링된 신호는 그 후 처리된 디지털 신호를 출력하는 ADC(analog-to-digital converter)(1416)에 입력된다.
다양한 예에서, TDR 블록(1420)은 종단 저항을 통해 구동하는 드라이버(버퍼 포함)를 갖는 송신측을 포함한다. 차동 테스트의 경우 드라이버는 한 레일로부터 다른 레일로 에지를 구동하는 반면 보완 출력은 다른 경로를 구동한다. 하나의 예에서, 차동 테스트는 네거티브 레일로부터 포지티브 레일로 하나의 핀(예를 들어, AP)을 구동하고 포지티브 레일로부터 네거티브 레일로 보완 출력(AN)을 구동한다. 단일 종단 테스트는 다른 에지가 부동 상태인 동안 드라이버가 한 에지를 높게 구동할 수 있도록 3상태 방식일 수 있다. 하나의 예에서, 단일 종단 테스트는 네거티브 레일로부터 포지티브 레일로 하나의 핀(예를 들어, AP)을 구동하고, 반면에, 보완 핀(AN)은 3상태로 남겨둔다. TDR 블록(1420)은 또한 아날로그 수신기를 갖는 수신측을 포함한다. 수신기에는 하나 이상의 비교기, 비교기에 기준 전압을 설정하기 위한 저항 래더, 핀에서 검출된 레벨이 기준 레벨과 교차하는 시간을 등록하는 타이밍 블록이 포함된다. 일부 예에서, 기준 전압을 설정하기 위해 DAC(디지털-아날로그 변환기)가 저항 래더 대신 사용된다. 다양한 예에서, 핀은 P 핀과 N 핀을 포함한다. 하나의 예에서, 제1 비교기는 1/16의 기준 레벨을 갖고 제2 비교기는 2/16의 기준 레벨을 갖는다. AP가 제1 비교기로 진행하고 AN이 제2 비교기로 진행하도록 핀이 비교기에 적용된다. 일부 예에서, 구동이 시작되면 카운터가 시작되고 AP와 AN이 하위 임계값과 교차하는 시간이 측정된다. AP와 AN이 상위 임계값과 교차하는 시간도 측정된다. 그 후, 기준 레벨이 증가하고 추가 측정이 수행된다.
다양한 예에서, 3개의 테스트 모드가 수신 라인에서 구현된다. 제1 모드는 AP가 하이로 진행하고 AN이 로우로 진행하는 차동 테스트 모드이다. 제2 모드에서 AP는 하이로 구동되고 AN은 부동 상태(AN은 구동되지 않음)이며, 각각의 신호에 어떤 일이 일어나는지 관찰된다. 제3 모드에서 AN이 구동되고, AP는 3상태이다.
도 15a는 본 개시의 다양한 실시예에 따른 통신 링크의 송신 섹션의 예를 도시한다. 도 15a에 도시된 통신 링크의 섹션은 구동되는 송신 라인까지의 출력에 초점이 맞춰져 있다. 다양한 예에 따르면, 개방 및 단락 결함을 제외하고 통신 링크(1500)에서 비이상성의 몇 가지 잠재적 근원이 있다. 예를 들어, 비이상성의 잠재적 근원 중 하나는 송신 라인의 임피던스에 대한 온칩 종단 저항(RT)의 불일치이다. 비이상성의 또 다른 잠재적 근원은 버스 인터페이스 컴포넌트와 보드 라우팅이다. 비이상성의 추가 잠재적 근원은 보드 커넥터이다.
다양한 구현에 따르면, 본 출원에 설명된 기술은 드라이버의 DRVP/DRVN 입력으로 단계 함수 입력을 구동하고 PADP/PADN 칩 핀에서 결과 파형을 관찰한다. DRVP 입력은 포트의 포지티브 핀 P에 대한 구동 입력이고 DRVN 입력은 포트(앞서 설명한 바와 같이 포트 A 또는 B)의 네거티브 핀 N에 대한 구동 입력이다. PADP/PADN 출력은 칩의 보완 출력이며, PADP는 AP 또는 BP(A-포트 또는 B-포트 포지티브 출력)에 등가이고 PADN은 AN 또는 BN(A-포트 또는 B-포트 네거티브 출력)에 등가이다. PADP/PADN 칩 핀의 결과 파형은 송신 파형과 반사 파형의 조합이 된다. 일부 예에서 기술은 칩에서 구현되는 반면, 다른 예에서는 기술이 보드의 개별 요소를 사용하여 구현된다.
도 15b는 본 개시의 다양한 실시예에 따른, 2개의 상이한 유형의 결함에 대한 PADP에서의 샘플 송신 파형을 도시한다. 측정할 중요한 이벤트는 파형이 "도약" 하는 지점이다. 즉, 측정 지점에는 상승 또는 하강 이벤트가 발생하는 시간이 포함된다. 일부 예에서, 이러한 측정 지점은 기준 범위가 송신되는 전압의 범위와 동일한 초고속 ADC를 사용하여 신호를 디지털화하여 식별할 수 있다. 예를 들어, 도 15b에 도시된 그래프에서 송신되는 전압은 최대 전원 전압이다. 다른 예에서는 더 작은 전압이 송신된다. 그러나, 고속 ADC는 면적이 넓고 상당한 전력을 소비한다. 추가적으로, 변환기의 전체 해상도로 각각의 시점을 디지털화하면 쓸모없는 데이터가 많이 생성된다. 특히, 낮은 전압의 경우 기준 전압이 높은 ADC의 비교기는 일반적으로 유용하지 않으며, 그 이유는 유용한 데이터가 파형 전압에서 떨어져 있지 않고 파형 전압 근방에 있기 때문이다.
일부 구현에서, 디지털화 프로세스는 양자화를 사용하여 도 15b에 도시된 파형에 기준 전압 레벨을 중첩함으로써 단순화된다. 예를 들어, 3 비트 양자화를 사용하여 전압 측정을 개별 양자화 레벨로 분할할 수 있다. 이러한 방식으로, 도 15b에 도시된 그래프는 8개의 양자화 레벨로 분할될 수 있다. 파형이 대략 양자화 레벨(즉, 기준 범위)의 중심에 있을 때마다 데이터 지점이 기록된다. 따라서, 도 15b의 파형은 상승 및/또는 하강 이벤트 동안 여러 데이터 지점을 기록하지만 그 외에는 거의 데이터 지점을 기록하지 않는다. 이러한 방식으로, 데이터의 희소성이 기록된다.
일부 구현에서, 단일 송신 단계 출력을 사용하고 병렬로 동작하는 8개 레벨이 있는 고속 ADC로 측정하는 대신, 8개의 연속적인 동일한 단계 출력을 송신하고 각각의 송신 단계에 대해 연속적으로 증가하는 가변 기준 레벨을 갖는 단일 비교기를 사용하는 시스템을 구성할 수 있다. 일반적으로, 전압의 병렬성은 시간의 직렬화와 교환된다. 이러한 교환의 결과로 고속 고전력 아날로그 컴포넌트가 상당히 감소한다.
도 16a는 본 개시의 다양한 실시예에 따른 단일 출력에 대한 아날로그 프론트엔드의 단순화된 블록도이다. 도 16b는 본 개시의 다양한 실시예에 따른, 도 16a의 아날로그 프론트엔드에 대한 구동 자극 및 기준 시퀀싱을 예시하는 도면이다. 일련의 N 펄스(1652)가 입력 DRV 라인(1602)에 인가되고, 일련의 N 기준 레벨(1654)은 송신된 일련의 N 펄스에 대한 검출 임계값으로서 사용된다. 도 16a에 도시된 바와 같이, 클라우드(1610)는 패드 전압(1606)의 상승 및 하강 에지(패드 전압(1606)이 REF 임계값과 포지티브 또는 네거티브 방향으로 교차하는 것으로 표현됨)를 찾는 비교기의 출력을 처리하는 디지털 프론트엔드를 나타낸다.
검출 동작에는 여러 단계가 포함된다. 특히, 구동 신호 DRV가 활성화되면, 고속 카운터가 활성화되고 카운트를 시작한다. 고속 디지털 카운터는 효과적으로 대체하는 아날로그 회로에 비하여 면적과 전력이 작다는 점에 유의한다. 고속 카운터가 활성화되면 검출 회로는 로우에서 하이로의 전이에 대한 비교기의 출력을 찾는다. 로우에서 하이로의 전이가 검출되면, 카운터 값은 상승 에지 시간 값으로서 저장된다. 비교기 출력이 로우에서 하이로 전이된 후, 검출 회로는 하이에서 로우로의 전이에 대한 비교기의 출력을 찾는다. 하이에서 로우로의 전이가 검출되면, 카운터 값은 하강 에지 시간 값으로서 저장된다.
다양한 구현에 따르면, 클록 주파수 및 카운터의 최대 카운트는 케이블 길이 및 결함 검출 정확도까지의 거리에 상응하여 선택된다. 예를 들어, 전형적인 라인은 약 5ns/m의 전파 지연을 가질 수 있으므로 1GHz에서 카운터를 실행하면 1ns 또는 0.2m 분해능이 제공된다. 클록이 빠를수록 결함 위치 정확도의 분해능이 더 미세해진다. 최대 카운트가 클수록 평가할 수 있는 라인이 더 길어진다. 본 출원에 설명된 시스템 및 방법은 구동 자극의 인가에 대한 검출 개시의 지연을 허용하여, 앞선 이벤트에 가려지지 않게 라인을 더 아래까지 "관찰할" 수 있는 능력을 가능하게 한다. 이전 시스템에서는 가짜 초기 반사로 인해 알고리즘이 실제 결함을 발견하지 못할 수 있다. 본 출원에 설명된 시스템 및 기술에서의 검출은 DRV 신호에 대한 포지티브 펄스로 표현되는 구동 페이즈 동안 발생한다. 따라서, 제1 에지에 대한 응답이 검출된다. 펄스가 반전되어 하이에서 시작하여 로우로 구동되는 경우에도 동일한 개념이 적용된다. 도 16b는 구형파 구동을 보여주지만, 다른 구현에서는 다른 유형의 파동이 사용됨을 유의하여야 한다. 다양한 예에서, 도 16a 및 도 16b와 관련하여 설명된 시스템은 전체 "검출" 동작 페이즈의 절반 미만인 구동 페이즈를 갖는다. 이렇게 하면 연속 레벨 검출을 준비하기 위해 한 레벨에서 검출이 수행된 후 알려진 시작점으로 라인을 재설정하는 데 도움이 된다. 일부 예에서, 송신 라인 및 라인 환경에 대한 잠재적인 외부 구성요소인 BIN(Block Interface Network)의 시상수는 레벨 간 검출의 일관성을 용이하게 하기 위한 안정화 시간 요건을 갖는다.
다양한 구현에 따르면, 교차 로직(1656)의 출력은 여러 방식으로 처리될 수 있다. 교차 로직의 출력을 처리하는 한 가지 방법은 도 17에 도시된 바와 같이 상승 및 하강 에지 카운트를 데이터 어레이 또는 메모리에 저장하는 것이다. 특히, 도 17은 8 레벨 사례에 대한 데이터 저장소를 도시한다. 데이터가 수집되면, 데이터를 일괄 처리하여 진단 엔진으로 다시 발신할 수 있다. 다양한 예에서, 각각 도 17에 도시된 데이터 저장소를 사용하는 3개의 하위 테스트가 있다. 일부 예에서, 스트림 처리가 사용되며, 그래서, 프론트엔드 로직은 각각의 레벨이 완료될 때 데이터를 진단 엔진으로 다시 송신한다.
(자동차와 같은) 열악한 전기 환경에서, 노이즈가 라인에 결합되어 교차 측정이 손상될 가능성이 높다. 일부 예에서, 비교기에 히스테리시스를 추가하여 이 노이즈를 해결할 수 있다. 그러나, 고속 비교기의 히스테리시스는 전형적으로 겪게 되는 노이즈 레벨에 부적절한 작은 값이다. 또한, 고속 비교기의 히스테리시스는 종종 프로세스와 온도- 그리고, 가능하게는 또한 및 전원 -에 의존한다. 일부 구현에서, 패드(핀)당 이중 검출 비교기를 이용하여 시스템을 보다 강인하게 만드는 시스템 및 방법이 제공된다.
도 18은 본 개시의 일부 실시예에 따른 TDR(time domain reflectometry) 블록의 예를 도시한다. 일부 예에서, TDR 블록 1800은 도 14의 TDR 블록 1420에서 사용되는 컴포넌트를 도시한다. TDR 블록 1800은 TDR 제어기(1804)에 대한 APB 입력 신호(1802)를 포함한다. 일부 예에서, APB는 집적 회로가 전체적으로 TDR을 넘어 통신 및 제어를 위해 사용하는 디지털 제어 버스이다. 일부 예에서, 집적 회로는 TDR 제어기(1804)에게 TDR을 시작하라고 지시한다. 일부 예에서, APB는 데이터 및 명령이 TDR 제어기(1804)로 및/또는 그로부터 발신되는 버스이다. APB는 임의의 디지털 제어 버스일 수 있다. TDR 제어기(1804)로부터의 출력 신호는 TDR 아날로그 프론트엔드(AFE)(1806)에 입력된다. 일부 예에서, 디지털 제어기(1804)는 TDR 동작을 가능하게 하는 것을 포함하는 제어 정보를 AFE(1806)로 발신한다. TDR AFE(1806)는 앞서 설명한 바와 같이 신호를 처리하고 송신 드라이버(1808)로 신호를 출력한다. 드라이버(1808)는 P 핀 및 N 핀을 구동하도록 구성된다. 다양한 예에서, 드라이버(1808)는 P 및 N 핀을 차동적으로 또는 단일 종단형으로 구동할 수 있다. 드라이버(1808)로부터의 출력은 또한 TDR AFE(1806)로 다시 입력된다. TDR AFE(1806)는 TDR 데이터를 다시 TDR 제어기(1804)로 출력한다.
도 19는 본 개시의 일부 실시예에 따른 이중 검출 비교기를 갖는 시스템의 예를 도시한다. 다양한 예에서, 교차 검출은 프로세스 및 온도에 대해 안정적인 2개의 기준 레벨을 통한 교차를 수반한다. 2개의 기준 레벨은 구동 파형을 추적하는 전원 전압에 걸쳐 달라질 수 있다. 일부 예에서, 전원 전압에 의존하지 않는 고정된 최대 구동 전압이 사용되고, 따라서, 기준 레벨은 고정된 최대 구동 전압에 비례하며 변하지 않는다. 구동 파형은 공급 전압에 비례한다. 도 19는 M 레벨 기준 전압(1902), 전압 멀티플렉서(1904a, 1904b), 비교기(1906a, 1906b), 동기화 모듈(1908a, 1908b), TDR 에지 검출기(1910) 및 디지털 인터페이스(1912)를 포함한다.
도 20은 본 개시의 일부 실시예에 따른 노이즈 내성 에지 검출을 위한 상승 및 하강 에지 검출의 원리를 도시한다. 예를 들어, 상승 검출을 사용하면 레벨(N-1) = 0 및 레벨 N = 1이 되도록 레벨이 0으로 설정된다. 패드 전압(도면 2002, 2012에 그려진 연속 선으로 표현됨)은 레벨 0 아래에서 레벨 1 위로 전이되어 상승 에지 이벤트로 고려된다. 레벨 2의 원(2004a, 2004b)은 레벨 2를 테스트할 때 파형의 해당 부분이 상승 방향으로 레벨 2와 교차하지만 레벨 3과 교차하도록 진행하지 않으므로 상승 에지로서는 거부됨을 나타낸다. 레벨 2, 2006b의 제2 교차는 적합한 교차를 도시한다. 동일한 개념이 하강 에지 도면(2002)에 적용되지만, 교차는 음의 경사를 가진다. 다양한 예에 따르면, 도 20에 도시된 파형은 검출을 위한 통과 및 실패의 개념을 설명하기 위한 것이다. 다양한 예에서, 다양한 파형이 사용될 수 있다. 일부 예에서, 아날로그는 낮은 기준 레벨과 높은 기준 레벨의 교차가 발생한 경우 발생한 시간을 반환한다. 일부 예에서, 레벨 N의 상위 기준이 레벨 N+1의 하위 기준과 동일한 기준 전압이므로, 교차가 발생하는 시간은 레벨 N의 상위 기준과 교차하는 시간이 레벨 N+1에 대한 하위 기준과 교차하는 시간과 동일할 때, 시스템 노이즈의 척도를 제공할 수 있다. 이다.
다양한 구현에 따라 3개의 상이한 유형의 테스트 모드가 TDR 구현의 일부로 실행될 수 있다. 제1 테스트 모드는 차동 모드 테스트이다. 제2 테스트 모드는 PDNT(P drive, N tristate) 테스트이다. 제3 테스트 모드는 NDPT(N drive, P tristate) 테스트이다. 차동 모드 테스트에서, 포지티브 및 네거티브 핀은 보완적인 방식으로 구동된다. P/N 구동은 포지티브/네거티브 핀이 구동됨을 의미하며, N/P 3상태는 네거티브/포지티브 드라이버가 높은 임피던스 또는 3상태 구성으로 설정됨을 의미한다.
도 21은 본 개시의 다양한 실시예에 따른 2개의 연속 레벨에 대한 구동 파형 및 하위 페이즈를 도시한다. 다양한 예에서, 4개의 동작 페이즈가 존재한다: 프리차지, 기준 안정화, 구동 및 구동후. 프리차지 단계는 각각의 테스트 시작 시 한 번 발생한다. 기준 안정화 테스트는 모든 테스트의 각각의 레벨에 대해 한 번 발생하며 검출이 시작되기 전에 기준 전압 시간이 안정화될 수 있게 한다. 구동 페이즈에서, 원하는 파형이 패드로 구동되고 검출이 시작된다. 구동 페이즈가 완료되면 검출이 중지된다. 구동후 페이즈는 라인을 다음 레벨 테스트 전에 적절한 초기 조건으로 재설정한다. 다양한 예에서, 위상을 디지털 방식으로 프로그램하여 타이밍을 변경할 수 있다.
다양한 구현에 따르면, TDR 진단 엔진에서 데이터를 수신할 때, 데이터가 처리된다. 특히, 개회로와 단락 회로 모두에 대해 대략적인 중간 레벨의 추가 단계 함수는 극성이 불완전 유형에 의존한다는 것을 도시한다. 추가적으로, 이 추가 단계 함수에 높은 슬루 레이트가 존재한다. 즉, 단위 시간당 전압 변화(상승 또는 하강)가 높다. 일부 예에서, 상승 임계값은 개회로를 나타내는 반면 하강 임계값은 단락 회로를 나타낸다. 도 15는 상승 임계값과 하강 임계값의 예를 도시한다.
도 22는 본 개시의 다양한 실시예에 따라 AFE(Analog Front End)로부터 반환된 예시적인 상승 및 하강 에지 값을 보여주는 카운트 테이블이다. 카운트 테이블에는 상승 에지 카운트 테이블을 보여주는 열 뿐만 아니라 하강 에지 카운트 테이블을 보여주는 열이 포함된다.
개회로는 상승 에지 카운트 테이블의 관점에서 정의될 수 있다. 일부 예에서, 개회로는 상승 에지 임계값을 초과하는 2개의 연속적인 레벨에 대한 상승 에지 카운트 테이블의 관점에서 정의되며, 여기서 카운트는 타임아웃되지 않고 2개의 카운트 사이의 차이도 선택된 값보다 더 작다. 일부 예에서, 개회로는 상승 에지 임계값을 초과하는 2개 초과의 연속 레벨의 관점에서 상승 에지 카운트 테이블에 의해 정의된다. 일부 예에서, 개회로는 상승 에지 임계값에 밀접하게 근접한 2개의 연속적인 레벨에 대한 상승 에지 카운트 테이블의 관점에서 정의되며, 여기서 카운트는 타임아웃되지 않고 2개의 카운트 사이의 차이도 선택된 값보다 더 작다. 다양한 예에서, 개회로까지의 거리는 상승 임계값에서 상승 에지 카운트를 취하고 상승 카운트에 상수를 승산하여 계산할 수 있으며, 여기서, 상수는 카운터 클록 주파수 및 송신 라인의 전파 속도에 의존한다.
단락은 하강 에지 카운트 테이블의 관점에서 정의될 수 있다. 일부 예에서, 하강 에지 임계값을 초과하는 2개의 연속적인 레벨에 대한 하강 에지 카운트 테이블의 관점에서 단락이 정의되며, 카운트는 타임아웃되지 않고 2개의 카운트 사이의 차이도 선택된 값보다 더 작다. 일부 예에서, 단락은 하강 에지 임계값을 초과하는 2개 초과의 연속 레벨의 관점에서 하강 에지 카운트 테이블에 의해 정의된다. 일부 예에서, 하강 에지 임계값에 밀접하게 근접한 2개의 연속적인 레벨에 대한 하강 에지 카운트 테이블의 관점에서 단락이 정의되며, 카운트는 타임아웃되지 않고 2개의 카운트 사이의 차이도 선택된 값보다 더 작다. 다양한 예에서 단락까지의 거리는 하강 임계값에서 하강 에지 카운트를 취하고 하강 에지 카운트에 상수를 승산하여 계산할 수 있으며, 여기서, 상수는 카운터 클록 주파수 및 송신 라인의 전파 속도에 의존한다.
일부 예에서, 임계값은 하드와이어드 임계값이다. 일부 예에서, 임계값은 프로그램 가능한 임계값이다. 일부 예에서, 처리는 메모리 기반 아키텍처를 사용한다. 일부 예에서, 처리는 스트림 기반 아키텍처를 사용한다. 다양한 예에서, 상승 에지 및 하강 에지 데이터가 최소한의 데이터 저장으로 순차적으로 생성될 때 처리가 계산을 실행한다.
다양한 구현에서, TDR 진단은 단일 라인, 차동 라인, 전력을 갖는 차동 라인 및/또는 접지를 갖는 차동 라인에서 수행될 수 있다.
검출할 수 있는 결함 유형은 여러 가지가 있으며 다양한 예에서 결함 코드를 기초로 에러 플래그가 생성된다. 다양한 예에서, 보고될 수 있는 결함에는 차동 단락, 메인 단락, 정상 모드 단락, 개회로 결함 및 전원/접지 단락이 포함된다. 추가적으로, 결함까지의 거리가 보고될 수 있다. 더욱이, 결함이 없음이 보고될 수 있다. 다양한 예에서, 분석 및/또는 계산 지연 없이 결함 검출이 이루어질 수 있다.
다양한 예에서, 결함까지의 거리는 각각의 개별 테스트에서 결정된 보고된 상승 에지 시간 및/또는 하강 에지 시간에 상수를 곱한 것이다. 상수는 사용된 클록 주파수와 라인의 전파 속도를 기초로 한다. 일반적으로, 아날로그 프론트엔드는 송신 라인에서 테스트를 실행하고 진단 엔진은 반환된 데이터를 처리한다.
도 23은 본 개시의 다양한 실시예에 따라 TDR 송신기에서 단락의 경우에 수신될 수 있는 결함 파형의 예를 도시한다. 다양한 예에서, 메인에서 단락 결함을 검출하기 위해, 차동 테스트 및 비지연 검출 데이터를 사용하고 하강 임계값을 낮은 값으로 설정하는 단락 검출 알고리즘이 적용된다. 비지연 검출 데이터를 사용하는 경우, 결함은 검출 노드에 매우 근접할 수 있다.
도 24는 본 개시의 다양한 실시예에 따라 라인 아래로 선택된 거리에서 발생하는 단락의 경우에 수신될 수 있는 결함 파형의 예를 도시한다. 다양한 예에서, 정상 모드에서 단락 결함을 검출하기 위해, 차동 테스트 및 지연된 검출 데이터를 사용하고 하강 임계값을 낮은 값으로 설정하는 단락 검출 알고리즘이 적용된다. 특히, Falling Threshold 값은 레벨 수의 절반 미만으로 설정할 수 있으며, 도 23과 관련하여 도시된 마스터의 단락 결함에 사용된 값보다 약간 더 높을 수 있다.
도 25는 본 개시의 다양한 실시예에 따른 개회로의 경우에 수신될 수 있는 결함 파형의 예를 도시한다. 다양한 예에서, 개회로 결함을 검출하기 위해, 차동 테스트 및 지연된 검출 데이터를 사용하고, 레벨 수의 절반을 초과한 값으로 상승 임계값을 설정하는 개회로 검출 알고리즘이 적용된다.
도 26a 내지 도 26d는 본 개시의 다양한 실시예에 따라 전원/접지에 대한 단락의 경우에 수신될 수 있는 결함 파형의 예를 도시한다. 도 26a는 종단된 라인이 검출된 경우에 수신될 수 있는 파형의 예를 도시한다. 특히, 도 26a는 적절하게 종단된 라인의 경우와 상승 및 하강 카운트가 시간 초과된 경우에 대한 파형을 도시한다.
도 26b는 로컬 급전 서브노드(LPS) 디바이스의 파형을 도시한다. 특히, 자체 전원으로 급전되는 수신 디바이스의 경우, 도 26b의 파형을 수신할 수 있다. 상승 에지 지연 데이터를 사용한 차동 테스트가 사용될 수 있다. 테스트를 위해 메모리는 클록 속도와 라인의 전파 속도를 인자로 하여 LPS 라인의 최대 길이를 클록 수로 나타내는 카운트 값을 비롯한 LPS 라인의 최악의 경우 라인 길이 카운트를 저장한다. 송신 전압의 절반 초과 상승 에지 이벤트가 검출되고, 상승 에지 이벤트가 최악의 경우 라인 길이 카운트를 초과하지만 차동 테스트 펄스의 활성 구동 기간 미만인 시간에 발생하는 경우, 로컬 급전 서브노드 디바이스가 검출된다.
도 26c는 버스 급전 서브노드(BPS) 디바이스의 파형을 도시한다. 특히, 유도성 성분을 수반하는 전력 오버레이를 통해 송신 디바이스로부터 급전되는 수신 디바이스의 경우에, 도 26c의 파형이 수신될 수 있다. 하강 에지 지연 데이터를 사용한 차동 테스트가 사용될 수 있다. 테스트를 위해, 메모리는 BPS 라인의 최악의 경우 라인 길이 카운트를 저장한다. BPS 라인의 최악의 경우 라인 길이 카운트는 클록 속도와 라인의 전파 속도를 인자로 하여, 다수의 클록에서 BPS 라인의 최대 길이를 나타내는 카운트 값이다. 송신 전압의 절반 미만인 하강 에지 이벤트가 검출되고, 하강 에지 이벤트가 최악의 경우 라인 길이 카운트를 초과하지만 차동 테스트 펄스의 활성 구동 기간 미만인 시간에 발생하는 경우, 로컬 급전 서브노드 디바이스가 검출된다.
도 26a 내지 도 26c와 관련하여 설명된 3개의 경우 중 임의의 것이 유효한 경우 P 구동, N 3상태(PDNT) 테스트로부터의 데이터를 사용하여 전원/접지에 대한 하나 또는 양자 모두의 차동 라인 사이의 잠재적인 단락을 식별한다. 도 26d는 PDNT 테스트로부터 발생할 수 있는 파형을 보여주는 그래프이다. 전원/접지 단락을 검출하기 위해 지연된 데이터를 사용하여 하강 에지와 작은 하강 임계값을 식별한다. 일반적으로, 전력/접지 단락은 이전 테스트, 예를 들어 도 26a 내지 도 26c와 관련하여 설명된 테스트에서 서브노드가 검출될 때 정확하게 식별된다.
도 27은 본 개시의 다양한 실시예에 따른 TDR 진단 아키텍처 개요(2700)를 예시하는 도면이다. TDR 아날로그 입력(2702) 및/또는 APB 테스트 레지스터 기록(2704)은 진단 소스 멀티플렉서(2706)에 입력된다. 멀티플렉서(2706)로부터의 멀티플렉싱된 출력은 진단 블록(2708)에 입력되고, 이는 앞서 설명한 바와 같이 다양한 단락, 개회로, LPS 및 BPS를 포함하는 다양한 라인 및/또는 회로 결함을 진단하도록 구성된다. 다양한 예에 따르면, 진단 블록(2708)은 6개의 구성 가능한 진단 엔진을 포함한다. 일부 예에서, 진단 블록(2708)은 8개의 구성 가능한 진단 엔진을 포함한다. 일부 예에서, 진단 블록에 포함된 추가 진단 엔진은 MOPEN, PGSP 및 PGSN이다. 일부 예에서, PGSHORT는 다음의 둘로 나누어진다: 포지티브 핀 P의 전원/접지 결함에 대해 하나 및 네거티브 핀 N의 전원/접지 결함에 대해 하나.
일부 예에서, 진단 블록(2708)은 24개의 테스트 또는 테스트 레지스터 기록 데이터 중 하나를 선택할 수 있다. 일부 예에서는 24개를 초과한 테스트가 존재하고, 일부 예에서는 24개 미만의 테스트가 있다. 일부 예에서, 진단 블록(2708)은 진단을 위한 시간 및 전압 범위를 구성할 수 있다.
진단 블록(2708)로부터의 출력은 TDR 상태 레지스터, 테스트 결과 레지스터 및 테스트 거리 레지스터를 포함하는 상태 레지스터 세트(2710)에서 수신된다. 다양한 예에서, 상태 레지스터(2710)는 디코딩된 고객 대면 상태 레지스터이다. 일부 예에서, 상태 레지스터(2710)는 원시 상태 레지스터이고, 이는 진단 블록(2708)로부터의 각각의 엔진으로부터의 결과를 포함한다. 상태 레지스터 세트는 APB 인터페이스(2716)로 출력한다.
추가적으로, 멀티플렉서(2706)로부터의 멀티플렉싱된 출력은 테스트 선택 필터(2712) 및 테스트 결과 버퍼(2714)를 포함하는 테스트 라인에서 테스트된다. 다양한 예에 따르면, 테스트 결과 버퍼(2714)는 4개의 테스트 결과 버퍼를 포함한다. 일부 예에서는 테스트 결과 버퍼(2714)는 4개보다 더 많은 테스트 결과 버퍼를 포함하고, 일부 예에서는 테스트 결과 버퍼(2714)는 4개 미만의 테스트 결과 버퍼를 포함한다. 일부 예에서, 각각의 버퍼는 버퍼링할 24개 테스트 중 하나를 선택한다. 일부 예에서, 결과는 레지스터 판독을 통해 이용 가능하다. 일부 예에서는 24개를 초과한 테스트가 존재하고, 일부 예에서는 24개 미만의 테스트가 존재한다. 테스트 결과 버퍼(2714)는 또한 APB 인터페이스(2716)로 출력한다.
APB 인터페이스(2716)는 TDR 아날로그 제어기(2720)와 통신하는 APB 구성 레지스터(2718)와 통신한다. TDR 아날로그 제어기(2720)는 TDR 아날로그 제어 신호(2722)를 출력한다.
선택 예
예 1은 시간 도메인 반사측정법을 사용하는 라인 진단용 시스템을 제공하며, 이는 제1 핀 및 제2 핀을 구동하는 드라이버; 아날로그 프론트엔드- 아날로그 프론트엔드는 제1 기준 전압 및 제1 핀 출력을 수신하도록 구성된 제1 비교기; 제2 기준 전압 및 제2 핀 출력을 수신하도록 구성된 제2 비교기; 및 제1 비교기가 제1 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제1 시간과, 제2 비교기가 제2 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제2 시간을 저장하도록 구성된 버퍼를 포함함 -; 및 버퍼로부터 데이터를 수신하고 결함을 식별하도록 구성된 디지털 프론트엔드를 포함한다.
예 2는 이전 및/또는 다음 예 중 임의의 예에 따른 시스템을 제공하고, 디지털 프론트엔드는 수신된 데이터에서 상승 에지 및 하강 에지를 검출하는 것에 기초하여 결함을 식별하도록 구성된다.
예 3은 이전 및/또는 다음 예 중 임의의 것에 따른 시스템을 제공하며, 제1 및 제2 기준 전압을 설정하도록 구성된 저항 래더를 더 포함한다.
예 4는 이전 및/또는 다음 예 중 임의의 것에 따른 시스템을 제공하며, 제1 및 제2 기준 전압을 설정하도록 구성된 디지털-아날로그 변환기를 더 포함한다.
예 5는 이전 및/또는 다음 예 중 임의의 예에 따른 시스템을 제공하며, 드라이버는 핀을 차동적으로 구동하도록 구성된다.
예 6은 이전 및/또는 다음 예 중 임의의 예에 따른 시스템을 제공하며, 드라이버는 단일 종단 방식으로 핀을 구동하도록 구성된다.
예 7은 이전 및/또는 다음 예 중 임의의 것에 따른 시스템을 제공하며, 드라이버가 활성화될 때 카운트를 시작하도록 구성된 카운터를 더 포함하고, 및 카운터는 제1 시간 및 제2 시간을 결정하는 데 사용된다.
예 8은 이전 및/또는 다음 예 중 임의의 것에 따른 시스템을 제공하며, 제1 비교기 출력을 수신하고 제1 핀 출력이 적어도 하나의 기준 전압과 교차하는 때를 결정하도록 구성된 검출 회로를 더 포함한다.
예 9는 이전 및/또는 다음 예 중 어느 하나에 따른 시스템을 제공하며, 제2 비교기 출력을 수신하고 제2 핀 출력이 적어도 하나의 기준 전압과 교차하는 때를 결정하도록 구성된 검출 회로를 더 포함한다.
예 10은 이전 및/또는 다음 예 중 임의의 것에 따른 시스템을 제공하며, 2선 버스를 더 포함하고, 라인 진단은 네트워크 버스 서브노드에 대한 2선 버스에서 수행된다.
예 11은 시간 도메인 반사측정법을 사용하는 라인 진단 방법을 제공하고, 이는 제1 핀 및 제2 핀 중 적어도 하나를 구동하는 단계; 적어도 하나의 기준 전압을 설정하는 단계; 제1 비교기에서 적어도 하나의 기준 전압과 제1 핀 출력을 비교하는 단계; 제2 비교기에서 적어도 하나의 기준 전압과 제2 핀 출력을 비교하는 단계; 제1 비교기가 제1 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제1 시간을 버퍼에 저장하고, 제2 비교기가 제2 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제2 시간을 버퍼에 저장하는 단계; 및 버퍼로부터 데이터를 수신하고 결함을 식별하는 단계를 포함한다.
예 12는 이전 및/또는 다음 예 중 임의의 것에 따른 방법을 제공하며, 수신된 데이터에서 상승 에지 및 하강 에지를 검출하는 것에 기초하여 결함을 식별하는 단계를 더 포함한다.
예 13은 이전 및/또는 다음 예 중 임의의 것에 따른 방법을 제공하며, 적어도 하나의 기준 전압은 제1 기준 전압 및 제2 기준 전압을 포함하고, 제1 비교기에서 적어도 하나의 기준 전압과 제1 핀 출력을 비교하는 단계는 제1 기준 전압과 제1 핀 출력을 비교하는 단계를 포함하고; 제2 비교기에서 적어도 하나의 기준 전압과 제2 핀 출력을 비교하는 단계는 제2 기준 전압과 제2 핀 출력을 비교하는 단계를 포함한다.
예 14는 임의의 이전 및/또는 다음 예에 따른 방법을 제공하고, 제1 핀 및 제2 핀 중 적어도 하나를 구동하는 단계는 핀들을 차동적으로 구동하는 단계를 포함한다.
예 15는 이전 및/또는 다음 예 중 임의의 것에 따른 방법을 제공하고, 제1 핀 및 제2 핀 중 적어도 하나를 구동하는 단계는 제1 및 제2 핀 중 하나를 구동하는 단계를 포함한다.
예 16은 이전 및/또는 다음 예 중 임의의 것에 따른 방법을 제공하며, 구동이 시작될 때 카운터를 시작하는 단계를 더 포함하고, 카운터는 제1 시간 및 제2 시간을 결정하는 데 사용된다.
예 17은 이전 및/또는 다음 예 중 어느 하나에 따른 방법을 제공하며, 제1 비교기 출력을 수신하고 제1 핀 출력이 적어도 하나의 기준 전압과 교차하는 때를 결정하는 단계를 더 포함한다.
예 18은 이전 및/또는 다음 예 중 어느 하나에 따른 방법을 제공하며, 제2 비교기 출력을 수신하고 제2 핀 출력이 적어도 하나의 기준 전압과 교차하는 때를 결정하는 단계를 더 포함한다.
예 19는 이전 및/또는 다음 예 중 어느 하나에 따른 방법을 제공하며, 2선 통신 시스템에서 주변 디바이스의 결함을 식별하는 단계를 더 포함한다.
예 20은 시간 도메인 반사측정법을 사용하는 2선 통신 시스템에서 라인 진단을 위한 시스템을 제공하며, 이는 제1 핀 및 제2 핀을 구동하는 드라이버; 드라이버가 활성화되면 카운트를 시작하도록 구성된 카운터; 적어도 하나의 기준 전압을 설정하기 위한 수단; 적어도 하나의 기준 전압 및 제1 핀 출력을 수신하도록 구성된 제1 비교기; 적어도 하나의 기준 전압 및 제2 핀 출력을 수신하도록 구성된 제2 비교기; 제1 비교기 출력 및 제2 비교기 출력을 수신하고, 제1 핀 출력이 적어도 하나의 기준 전압과 교차할 때를 결정하고, 제2 핀 출력이 적어도 하나의 기준 전압과 교차할 때를 결정하도록 구성된 검출 회로; 및 검출 회로로부터 데이터를 수신하고 결함을 식별하도록 구성된 디지털 프론트엔드를 포함한다.
예 21은 임의의 이전 및/또는 다음 예에 따른 시스템을 제공하며, 검출 회로는 카운터로부터 카운터 출력을 수신하고, 검출 회로는 제1 핀 출력이 적어도 하나의 기준 전압과 교차하는 제1 시간을 결정하기 위해 카운터 출력을 사용하도록 추가로 구성된다.
예 22는 이전 및/또는 다음 예 중 임의의 것에 따른 주제를 포함하며, 본 출원에 개시된 임의의 2선 통신 시스템에서 주변 디바이스에 대해 라인 진단이 수행됨을 추가로 명시한다.
예 23은 이전 및/또는 다음 예 중 임의의 것에 따른 시스템 및/또는 방법을 제공하며, 2선 버스를 더 포함하고, 라인 진단은 네트워크 버스 서브노드에서 수행된다.
예 24는 임의의 이전 및/또는 다음 예에 따른 시스템 및/또는 방법을 제공하고, 디지털 프론트엔드는 높은 슬루 레이트에 기초하여 결함을 식별하도록 구성된다.
예 25는 임의의 이전 및/또는 다음 예에 따른 시스템 및/또는 방법을 제공하고, 디지털 프론트엔드는 짧은 시간 윈도우에 걸친 전압의 급격한 변화에 기초하여 결함을 식별하도록 구성된다.
예 26은 임의의 이전 및/또는 다음 예에 따른 시스템 및/또는 방법을 제공하고, 제1 비교기는 제1 비교기 출력을 생성하도록 구성되고 제2 비교기는 제2 비교기 출력인 전압을 생성하도록 구성되며, 디지털 프론트엔드는 제1 및 제2 비교기 출력을 수신하고 짧은 시간 윈도우에 걸친 전압의 급격한 변화에 기초하여 결함을 식별하도록 구성된다.
예 27은 임의의 이전 및/또는 다음 예에 따른 방법 및/또는 시스템을 제공하고, 결함을 식별하는 단계는 제1 비교기 출력 및 제2 비교기 출력 중 적어도 하나에 대한 슬루 레이트를 결정하는 단계를 포함한다.
예 28은 임의의 이전 및/또는 다음 예에 따른 방법 및/또는 시스템을 제공하고, 결함을 식별하는 단계는 단락 및 개회로 중 하나를 식별하는 단계를 포함한다.
예 29는 임의의 이전 및/또는 다음 예에 따른 방법 및/또는 시스템을 제공하고, 결함을 식별하는 단계는 단락 및 개회로 중 하나를 식별하는 단계를 포함한다.
예 30은 임의의 이전 및/또는 다음 예에 따른 방법 및/또는 시스템을 제공하고, 디지털 프론트엔드는 로컬 급전 서브노드를 식별하도록 추가로 구성된다.
예 31은 임의의 이전 및/또는 다음 예에 따른 방법 및/또는 시스템을 제공하고, 디지털 프론트엔드는 버스 급전 서브노드를 식별하도록 추가로 구성된다.
예 32는 시간 도메인 반사측정법을 사용하는 라인 진단용 시스템을 제공하고, 이는 제1 핀 및 제2 핀을 구동하는 드라이버; 아날로그 프론트엔드- 아날로그 프론트엔드는 적어도 하나의 기준 전압을 설정하도록 구성된 디지털-아날로그 변환기; 적어도 하나의 기준 전압 및 제1 핀 출력을 수신하도록 구성된 제1 비교기; 적어도 하나의 기준 전압 및 제2 핀 출력을 수신하도록 구성된 제2 비교기; 및 제1 비교기가 제1 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제1 시간과, 제2 비교기가 제2 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제2 시간을 저장하도록 구성된 버퍼를 포함함 -; 및 버퍼로부터 데이터를 수신하고 결함을 식별하도록 구성된 디지털 프론트엔드를 포함한다.
예 33은 시간 도메인 반사측정법을 사용하는 라인 진단용 시스템을 제공하고, 이는 제1 핀 및 제2 핀을 구동하는 드라이버; 아날로그 프론트엔드- 아날로그 프론트엔드는 적어도 하나의 기준 전압을 설정하기 위한 수단; 적어도 하나의 기준 전압 및 제1 핀 출력을 수신하도록 구성된 제1 비교기; 적어도 하나의 기준 전압 및 제2 핀 출력을 수신하도록 구성된 제2 비교기; 및 제1 비교기가 제1 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제1 시간과, 제2 비교기가 제2 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제2 시간을 저장하도록 구성된 버퍼를 포함함 -; 및 버퍼로부터 데이터를 수신하고 결함을 식별하도록 구성된 디지털 프론트엔드를 포함한다.
예 34는 이전 및/또는 다음 예 중 임의의 것에 따른 방법 및/또는 시스템을 제공하고, 적어도 하나의 기준 전압을 설정하기 위한 수단은 DAC 및 저항 래더 중 하나이다.
예 35는 시간 도메인 반사측정법을 사용하는 라인 진단용 시스템을 제공하고, 이는 제1 핀 및 제2 핀을 구동하는 드라이버; 아날로그 프론트엔드- 아날로그 프론트엔드는 적어도 하나의 기준 전압을 설정하도록 구성된 저항 래더; 적어도 하나의 기준 전압 및 제1 핀 출력을 수신하도록 구성된 제1 비교기; 적어도 하나의 기준 전압 및 제2 핀 출력을 수신하도록 구성된 제2 비교기; 및 제1 비교기가 제1 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제1 시간과, 제2 비교기가 제2 핀 출력이 적어도 하나의 기준 전압과 교차한다고 결정하는 제2 시간을 저장하도록 구성된 버퍼를 포함함 -; 및 버퍼로부터 데이터를 수신하고 결함을 식별하도록 구성된 디지털 프론트엔드를 포함한다.
예 36은 임의의 이전 및/또는 다음 예에 따른 시스템을 제공하고, 적어도 하나의 기준 전압은 제1 기준 전압 및 제2 기준 전압을 포함하고, 및 제1 비교기는 제1 기준 전압을 수신하도록 구성되고, 제2 비교기는 제2 기준 전압을 수신하도록 구성된다.
예 37은 이전 및/또는 다음 예 중 임의의 것에 따른 방법 및/또는 시스템을 제공하며, 적어도 하나의 기준 전압 및 제1 핀 출력을 수신하도록 구성된 제3 비교기를 더 포함한다.
예 38은 이전 및/또는 다음 예 중 임의의 것에 따른 방법 및/또는 시스템을 제공하며, 제3 기준 전압 및 제1 핀 출력을 수신하도록 구성된 제3 비교기를 더 포함한다.
예 39는 이전 및/또는 다음 예 중 임의의 것에 따른 방법 및/또는 시스템을 제공하며, 제4 기준 전압 및 제2 핀 출력을 수신하도록 구성된 제4 비교기를 더 포함한다.
예 40은 임의의 이전 및/또는 다음 예에 따른 방법 및/또는 시스템을 제공하고, 제1 기준 전압은 제2 기준 전압과 동일하다.
예 41은 임의의 이전 및/또는 다음 예에 따른 방법 및/또는 시스템을 제공하고, 제1 기준 전압은 제2 기준 전압과 상이하다.
변형 및 구현
따라서, 본 출원의 기술의 여러 양태 및 실시예를 설명하였지만, 본 기술 분야의 숙련자는 다양한 변경, 수정 및 개선을 쉽게 안출할 수 있음을 이해하여야 한다. 이러한 변경, 수정 및 개선은 본 출원에 설명된 기술의 정신과 범위 내에 있는 것으로 의도된다. 예를 들어, 본 기술 분야의 숙련자는 기능을 수행하고/하거나 결과 및/또는 본 출원에 설명된 이점 중 하나 이상을 획득하기 위한 다양한 다른 수단 및/또는 구조를 쉽게 구상할 것이며, 각각의 이러한 변형 및/또는 수정은 본 출원에 설명된 실시예의 범위 내에 있는 것으로 고려된다.
본 기술 분야의 숙련자는 단지 일상적인 실험을 사용하여 본 출원에 설명된 특정 실시예에 대한 많은 등가물을 인식하거나 확인할 수 있을 것이다. 따라서, 앞서 설명한 실시예는 단지 예로서 제시되었으며, 첨부된 청구범위 및 그 등가물의 범위 내에서, 본 발명의 실시예는 구체적으로 설명된 것과 달리 실시될 수 있다는 것을 이해하여야 한다. 또한, 본 출원에 설명된 2개 이상의 특징, 시스템, 물품, 재료, 키트 및/또는 방법의 임의의 조합은 이러한 특징, 시스템, 물품, 재료, 키트 및/또는 방법이 서로 불일치하지 않는다면, 본 개시의 범위에 포함된다.
앞서 설명한 내용은 본 출원에 개시된 주제의 하나 이상의 실시예의 특징의 개요이다. 이들 실시예는 본 기술 분야의 숙련자(PHOSITA)가 본 개시의 다양한 양태를 더 잘 이해할 수 있도록 하기 위해 제공된다. 잘 알려진 특정 용어뿐만 아니라 기본 기술 및/또는 표준은 자세히 설명하지 않고 참조될 수 있다. 본 기술 분야의 숙련자는 본 개시의 교시를 실시하기에 충분한 기술 및 표준에 대한 배경 지식 또는 정보를 소유하거나 그에 접근할 수 있을 것으로 예상된다.
본 기술 분야의 숙련자는 동일한 목적을 수행하고/하거나 본 출원에 소개된 실시예의 동일한 이점을 달성하기 위한 다른 프로세스, 구조 또는 변형을 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 사용할 수 있음을 인식할 것이다. 본 기술 분야의 숙련자는 또한 이러한 등가 구성이 본 개시의 정신 및 범위를 벗어나지 않으며, 본 개시의 정신 및 범위를 벗어나지 않고 여기에서 다양한 변경, 대체 및 대안을 구성할 수 있음을 인식할 것이다.
앞서 설명한 실시예는 임의의 다양한 방식으로 구현될 수 있다. 프로세스 또는 방법의 수행을 수반하는 본 출원의 하나 이상의 양태 및 실시예는 프로세스 또는 방법을 수행하거나 그 수행을 제어하기 위해 디바이스(예를 들어, 컴퓨터, 프로세서 또는 다른 디바이스)에 의해 실행 가능한 프로그램 명령어를 이용할 수 있다.
이와 관련하여, 다양한 발명의 개념은 하나 이상의 컴퓨터 또는 다른 프로세서에서 실행될 때 앞서 설명된 다양한 실시예 중 하나 이상을 구현하는 방법을 수행하는 하나 이상의 프로그램으로 인코딩된 컴퓨터 판독 가능 저장 매체(또는 다수의 컴퓨터 판독 가능 저장 매체)(예를 들어, 컴퓨터 메모리, 하나 이상의 플로피 디스크, 콤팩트 디스크, 광학 디스크, 자기 테이프, 플래시 메모리, 필드 프로그램 가능 게이트 어레이 또는 다른 반도체 디바이스 내의 회로 구성 또는 다른 유형의 컴퓨터 저장 매체)로서 구현될 수 있다.
컴퓨터 판독 가능 매체 또는 매체는 이동 가능할 수 있으며, 따라서, 그 위에 저장된 프로그램 또는 프로그램들이 하나 이상의 상이한 컴퓨터 또는 다른 프로세서에 로딩되어 앞서 설명된 양태 중 다양한 양태를 구현할 수 있게 한다. 일부 실시예에서, 컴퓨터 판독 가능 매체는 비일시적 매체일 수 있다.
도면을 참조로 앞서 설명된 활동은 신호 처리(예를 들어, 제스처 신호 처리, 비디오 신호 처리, 오디오 신호 처리, 아날로그-디지털 변환, 디지털-아날로그 변환)를 수반하는 임의의 집적 회로, 특히, 그 중 일부가 디지털화된 실시간 데이터 처리와 연관될 수 있는 특수 소프트웨어 프로그램 또는 알고리즘을 실행할 수 있는 것들에 적용될 수 있다는 점에 유의한다.
일부 경우에, 본 개시의 교시는 실행될 때 프로그램 가능 디바이스(예컨대, 프로세서 또는 DSP)에게 본 출원에 개시된 방법 또는 기능을 수행하도록 지시하는 실행 가능한 명령어를 저장한 하나 이상의 유형의 비일시적 컴퓨터 판독 가능 매체로 인코딩될 수 있다. 본 출원의 교시가 하드웨어 디바이스(예컨대, ASIC, IP 블록 또는 SoC)에서 적어도 부분적으로 구현되는 경우, 비일시적 매체는 본 출원에 개시된 방법 또는 기능을 수행하는 로직으로 하드웨어 프로그래밍된 하드웨어 디바이스를 포함할 수 있다. 교시는 또한 RTL(Register Transfer Level) 또는 VHDL 또는 Verilog와 같은 기타 하드웨어 기술 언어의 형태로 실시될 수 있으며, 개시된 하드웨어 요소를 생성하기 위해 제조 프로세스를 프로그램하는 데 사용할 수 있다.
예시적인 구현에서, 본 출원에 설명된 처리 활동의 적어도 일부 부분은 또한 소프트웨어로 구현될 수 있다. 일부 실시예에서, 이러한 특징 중 하나 이상은 개시된 도면의 요소 외부에 제공된 하드웨어에서 구현되거나 의도된 기능을 달성하기 위해 임의의 적절한 방식으로 통합될 수 있다. 다양한 컴포넌트는 본 출원에 설명된 동작을 달성하기 위해 조절될 수 있는 소프트웨어(또는 레시프로케이팅 소프트웨어(reciprocating software))를 포함할 수 있다. 또 다른 실시예에서, 이들 요소는 그 동작을 용이하게 하는 임의의 적절한 알고리즘, 하드웨어, 소프트웨어, 컴포넌트, 모듈, 인터페이스 또는 객체를 포함할 수 있다.
적절하게 구성된 임의의 프로세서 컴포넌트는 본 출원에 상세히 설명된 동작을 달성하기 위해 데이터와 연관된 임의의 유형의 명령어를 실행할 수 있다. 본 출원에 개시된 임의의 프로세서는 하나의 상태 또는 사물에서 다른 상태 또는 사물로 요소 또는 물품(예를 들어, 데이터)을 변환할 수 있다. 다른 예에서, 본 출원에 설명된 일부 활동은 고정 로직 또는 프로그램 가능 로직(예를 들어, 프로세서에 의해 실행되는 소프트웨어 및/또는 컴퓨터 명령어)로 구현될 수 있으며, 본 출원에서 식별된 요소는 프로그램 가능 프로세서, 프로그램 가능 디지털 로직(예를 들어, FPGA, EPROM(erasable programmable read only memory), EEPROM(electrically erasable programmable read only memory)), 디지털 로직, 소프트웨어, 코드, 전자 명령어, 플래시 메모리, 광학 디스크, CD-ROM, DVD ROM, 자기 또는 광학 카드, 전자 명령어를 저장하는 데 적절한 기타 유형의 기계 판독 가능 매체를 포함하는 ASIC 또는 이들의 적절한 조합 중 일부 유형일 수 있다.
동작 중에, 프로세서는 적절하다면, 그리고, 특정 요건에 기초하여, 임의의 적절한 유형의 비일시적 저장 매체(예를 들어, RAM(random access memory), ROM(read only memory), FPGA, EPROM, EEPROM(electrically erasable programmable ROM) 등), 소프트웨어, 하드웨어 또는 임의의 다른 적절한 컴포넌트, 디바이스, 요소 또는 객체에 정보를 저장할 수 있다. 또한, 추적, 발신, 수신 또는 프로세서에 저장되는 정보는 특정 요건 및 구현에 기초하여 임의의 데이터베이스, 레지스터, 테이블, 캐시, 대기열, 제어 목록 또는 저장 구조에서 제공될 수 있으며, 이들 모두는 임의의 적절한 타임프레임에서 참조될 수 있다.
본 출원에 설명된 임의의 메모리 항목은 광범위한 용어 '메모리' 내에 포함되는 것으로 해석되어야 한다. 유사하게, 본 출원에 설명된 임의의 잠재적 처리 요소, 모듈 및 기계는 '마이크로프로세서' 또는 '프로세서'라는 광범위한 용어 내에 포함되는 것으로 해석되어야 한다. 더욱이, 다양한 실시예에서, 본 출원에 설명된 프로세서, 메모리, 네트워크 카드, 버스, 저장 디바이스, 관련 주변 디바이스 및 기타 하드웨어 요소는 이러한 하드웨어 요소의 기능을 에뮬레이트 또는 가상화하기 위해 소프트웨어 또는 펌웨어에 의해 구성된 프로세서, 메모리 및 기타 관련 디바이스에 의해 실현될 수 있다.
또한, 컴퓨터는 비제한적인 예로서 랙 장착형 컴퓨터, 데스크탑 컴퓨터, 랩톱 컴퓨터 또는 태블릿 컴퓨터와 같은 다수의 형태 중 임의의 형태로 구현될 수 있음을 이해해야 한다. 추가적으로, 컴퓨터는, PDA(personal digital assistant), 스마트폰, 휴대폰, iPad 또는 임의의 다른 적절한 휴대용 또는 고정식 전자 디바이스를 비롯한, 일반적으로 컴퓨터로 고려되지 않지만 적절한 처리 기능을 갖춘 디바이스에 임베딩될 수 있다.
또한, 컴퓨터에는 하나 이상의 입력 및 출력 디바이스가 있을 수 있다. 이러한 디바이스는 무엇보다도 사용자 인터페이스를 제시하는 데 사용할 수 있다. 사용자 인터페이스를 제공하는데 사용될 수 있는 출력 디바이스의 예는 출력의 시각적 제시를 위한 프린터 또는 디스플레이 스크린 또는 출력의 가청 제시를 위한 스피커 또는 다른 사운드 생성 디바이스를 포함한다. 사용자 인터페이스를 위해 사용될 수 있는 입력 디바이스의 예는 키보드와, 마우스, 터치패드, 및 디지털 태블릿과 같은 포인팅 디바이스를 포함한다. 다른 예로서, 컴퓨터는 음성 인식을 통해 또는 다른 가청 포맷으로 입력 정보를 수신할 수 있다.
이러한 컴퓨터는 근거리 통신망 또는 엔터프라이즈 네트워크와 같은 광역 통신망 및 지능형 네트워크(IN) 또는 인터넷을 비롯한, 임의의 적절한 형태의 하나 이상의 네트워크에 의해 상호접속될 수 있다. 이러한 네트워크는 임의의 적절한 기술에 기초할 수 있고 임의의 적절한 프로토콜에 따라 동작할 수 있으며 무선 네트워크 또는 유선 네트워크를 포함할 수 있다.
컴퓨터 실행 가능 명령어는 하나 이상의 컴퓨터 또는 다른 디바이스에 의해 실행되는 프로그램 모듈과 같은 수많은 형태일 수 있다. 일반적으로, 프로그램 모듈에는 특정 작업을 수행하거나 특정 추상 데이터 유형을 구현하는 루틴, 프로그램, 객체, 컴포넌트, 데이터 구조 등이 포함된다. 전형적으로, 프로그램 모듈의 기능은 다양한 실시예에서 원하는 바에 따라 조합되거나 분산될 수 있다.
용어 "프로그램" 또는 "소프트웨어"는 앞서 설명한 바와 같은 다양한 양태를 구현하기 위해 컴퓨터 또는 다른 프로세서를 프로그램 가능하는 데 사용될 수 있는 임의의 유형의 컴퓨터 코드 또는 컴퓨터 실행 가능 명령어 세트를 지칭하기 위해 본 출원에서 일반적인 의미로 사용된다. 추가로, 일 양태에 따르면, 실행될 때 본 출원의 방법을 수행하는 하나 이상의 컴퓨터 프로그램은 단일 컴퓨터 또는 프로세서에 상주할 필요는 없으며, 다수의 상이한 컴퓨터 또는 프로세서 사이에 모듈 방식으로 분산되어 본 출원의 다양한 양태를 구현할 수 있음을 이해하여야 한다.
또한, 데이터 구조는 임의의 적절한 형태로 컴퓨터 판독 가능 매체에 저장될 수 있다. 예시의 단순화를 위해 데이터 구조는 데이터 구조 내의 위치를 통해 관련된 필드를 갖는 것으로 도시될 수 있다. 이러한 관계는 마찬가지로 필드 사이의 관계를 전달하는 컴퓨터 판독 가능 매체 내의 위치를 갖는 필드에 대한 저장소를 할당함으로써 달성될 수 있다. 그러나, 포인터, 태그 또는 데이터 요소 사이의 관계를 설정하는 다른 메커니즘의 사용을 포함하여, 데이터 구조의 필드에 있는 정보 사이의 관계를 설정하기 위해 임의의 적절한 메커니즘이 사용될 수 있다.
소프트웨어로 구현될 때, 소프트웨어 코드는 단일 컴퓨터에 제공되건 또는 다수의 컴퓨터에 분산되건간에, 임의의 적절한 프로세서 또는 프로세서의 집합에서 실행될 수 있다.
본 출원에 설명된 기능의 전부 또는 일부를 구현하는 컴퓨터 프로그램 로직은 소스 코드 형태, 컴퓨터 실행 가능 형태, 하드웨어 설명 형태 및 다양한 중간 형태(예를 들어, 마스크 작업 또는 어셈블러, 컴파일러, 링커 또는 로케이터에 의해 생성된 형태)를 포함하지만 결코 이에 제한되지 않는 다양한 형태로 구현된다. 예를 들어, 소스 코드는 다양한 운영 체제 또는 운영 환경에서 사용하기 위한 목적 코드, 어셈블리 언어 또는 OpenCL, RTL, Verilog, VHDL, Fortran, C, C++, JAVA 또는 HTML와 같은 고급 언어와 같은 다양한 프로그래밍 언어로 구현된 일련의 컴퓨터 프로그램 명령어를 포함한다. 소스 코드는 다양한 데이터 구조와 통신 메시지를 정의하고 사용할 수 있다. 소스 코드는 컴퓨터 실행 가능 형태(예를 들어, 인터프리터를 통해)일 수 있거나 소스 코드는 (예를 들어, 번역기, 어셈블러 또는 컴파일러를 통해) 컴퓨터 실행 가능 형태로 변환될 수 있다.
일부 실시예에서, 도면의 임의의 수의 전기 회로는 연관된 전자 디바이스의 보드 상에 구현될 수 있다. 보드는 전자 디바이스의 내부 전자 시스템의 다양한 컴포넌트를 보유할 수 있고, 추가로, 다른 주변 디바이스에 대한 커넥터를 제공할 수 있는 일반적인 회로 보드일 수 있다. 더 구체적으로, 보드는 시스템의 다른 컴포넌트가 전기적으로 통신할 수 있는 전기적 연결을 제공할 수 있다. 임의의 적절한 프로세서(디지털 신호 프로세서, 마이크로프로세서, 지원 칩셋 등 포함), 메모리 요소 등은 특정 구성 요건, 처리 요건, 컴퓨터 설계 등에 따라 보드에 적절하게 결합될 수 있다.
외부 저장소, 추가적인 센서, 오디오/비디오 디스플레이용 제어기 및 주변 디바이스와 같은 다른 컴포넌트가 케이블을 통해 플러그인 카드로 보드에 연결하거나 보드 자체에 통합될 수 있다. 다른 예시적인 실시예에서, 도면의 전기 회로는 독립형 모듈(예를 들어, 특정 응용 또는 기능을 수행하도록 구성된 연관 컴포넌트 및 회로부를 갖는 디바이스)로서 구현되거나 전자 디바이스의 주문형 하드웨어에 플러그인 모듈로서 구현될 수 있다.
본 출원에 제공된 수많은 예에서 상호작용은 2개, 3개, 4개 이상의 전기 컴포넌트의 관점에서 설명될 수 있음을 유의한다. 그러나, 이는 단지 명확성과 예시를 위해 이루어진 것이다. 시스템은 임의의 적절한 방식으로 통합될 수 있음을 이해하여야 한다. 유사한 설계 대안을 따라, 도면의 임의의 예시된 컴포넌트, 모듈 및 요소는 다양한 가능한 구성으로 조합될 수 있으며, 이들 모두는 명백히 본 개시의 넓은 범위 내에 포함된다.
특정 경우에는 제한된 수의 전기 요소만 참조하여 주어진 흐름 집합의 기능 중 하나 이상을 설명하는 것이 더 쉬울 수 있다. 도면 및 그 교시의 전기 회로는 용이하게 확장 가능하고 많은 수의 컴포넌트뿐만 아니라 더 복잡/정교한 배열 및 구성을 수용할 수 있음을 이해하여야 한다. 따라서, 제공된 예는 잠재적으로 무수한 다른 아키텍처에 적용될 수 있는 전기 회로의 범위를 제한하거나 광범위한 교시를 방해하지 않아야 한다.
또한, 설명된 바와 같이, 일부 양태는 하나 이상의 방법으로 구현될 수 있다. 방법의 일부로 수행되는 작용은 임의의 적절한 방식으로 순서화될 수 있다. 따라서, 예시된 것과 다른 순서로 작용이 수행되는 실시예가 구성될 수 있으며, 이는 예시적인 실시예에서 순차적인 작용으로 나타나더라도 일부 작용을 동시에 수행하는 것을 포함할 수 있다.
용어의 해석
본 출원에 정의되고 사용된 모든 정의는 사전 정의, 참조로 포함된 문서의 정의 및/또는 정의된 용어의 일반적인 의미에 우선하는 것으로 이해하여야 한다. 문맥상 달리 명백하게 요구되지 않는 한, 설명 및 청구범위 전반에 걸쳐:
"포함하다", "포함하는" 등은 배타적이거나 전체를 망라하는 의미가 아니라 포괄적인 의미로 해석되어야 하며; 즉, "포함하지만 이에 제한되지 않는다"의 의미이다.
"연결된(connected)", "결합된(coupled)" 또는 이들의 임의의 변형은 2개 이상의 요소 사이의 직접적이거나 간접적인 임의의 연결 또는 결합을 의미하고; 요소 사이의 결합 또는 연결은 물리적이거나, 논리적이거나 또는 그 조합일 수 있다.
"본 출원", "위", "아래" 및 유사한 의미의 단어는 본 명세서를 설명하기 위해 사용될 때 본 명세서의 임의의 특정 부분이 아닌 전체로서 본 명세서를 지칭한다.
2개 이상의 항목의 목록과 관련하여 "또는"은 해당 단어에 대한 다음 해석을 모두 커버한다: 목록의 항목 중 임의의 것, 목록의 모든 항목 및 목록의 항목의 임의의 조합.
단수 형태 "a", "an" 및 "the"는 임의의 적절한 복수 형태의 의미도 포함한다.
본 설명 및 임의의 첨부된 청구범위(존재하는 경우)에 사용되는 "수직", "횡방향", "수평", "상향", "하향", "전향", "후향", "내향", "외향", "수직", "횡방향", "좌측", "우측", "전방", "후방", "상단", "하단", "아래", "위", "하에" 등과 같은 방향을 나타내는 단어는 설명되고 예시된 장치의 특정 배향에 따라 달라진다. 본 출원에 설명된 주제는 다양한 대안적 배향을 가정할 수 있다. 따라서, 이러한 방향적 용어는 엄격하게 정의되지 않으며 좁게 해석되어서는 안 된다.
명세서 및 청구범위에서 본 출원에 사용된 부정관사("a" 및 "an")는 명백하게 달리 표시되지 않는 한 "적어도 하나"를 의미하는 것으로 이해하여야 한다.
명세서 및 청구범위에서 본 출원에 사용된 "및/또는"이라는 어구는 이렇게 결합된 요소의 "어느 하나 또는 둘 모두", 즉, 일부 경우에는 결합적으로 존재하고 다른 경우에는 분리적으로 존재하는 요소를 의미하는 것으로 이해하여야 한다. 및/또는 으로 나열된 다수의 요소는 동일한 방식으로 해석되어야 하며, 즉, 이렇게 결합된 요소 중 "하나 이상"으로 해석되어야 한다.
및/또는 절에 의해 구체적으로 식별된 요소 이외의 요소는 구체적으로 식별된 이들 요소와 관련이 있든 무관하든 선택적으로 존재할 수 있다. 따라서, 비제한적인 예로서, "포함하는"과 같은 개방형 언어와 함께 사용될 때 "A 및/또는 B"에 대한 언급은 일 실시예에서 A만(선택적으로 B 이외의 요소를 포함); 다른 실시예에서, B만(선택적으로 A 이외의 요소를 포함); 또 다른 실시예에서, A 및 B 둘 모두(선택적으로 다른 요소를 포함); 등을 의미할 수 있다.
명세서 및 청구범위에서 본 출원에 사용될 때, 하나 이상의 요소의 목록과 관련한 "적어도 하나"라는 어구는 요소 목록의 요소 중 어느 하나 이상으로부터 선택된 적어도 하나의 요소를 의미하지만, 적어도 하나의, 요소 목록에 구체적으로 나열된 하나도 빠짐없는 요소를 반드시 포함할 필요는 없고, 요소의 목록의 요소의 어떠한 조합도 배제하지 않는 의미로 이해하여야 한다. 이 정의는 또한 "적어도 하나"라는 어구가 참조하는 요소 목록 내에 구체적으로 식별된 요소 이외의 요소가 구체적으로 식별된 요소와 관련되어 있든 무관하든 선택적으로 존재할 수 있음을 허용한다.
따라서, 비제한적인 예로서, "A 및 B 중 적어도 하나" (또는 동등하게 "A 또는 B 중 적어도 하나" 또는 동등하게 "A 및/또는 B 중 적어도 하나")는 일 실시예에서, B가 존재하지 않는(선택적으로 B 이외의 요소를 포함) 선택적으로 2개 이상을 포함하는 적어도 하나의 A; 다른 실시예에서, A가 존재하지 않는(선택적으로 A 이외의 요소를 포함) 선택적으로 2개 이상을 포함하는 적어도 하나의 B; 또 다른 실시예에서, 선택적으로 2개 이상을 포함하는 적어도 하나의 A 및 선택적으로 2개 이상을 포함하는 적어도 하나의 B(선택적으로 다른 요소를 포함); 등을 의미할 수 있다.
본 출원에 사용될 때, 용어 "사이"는 달리 나타내지 않는 한 경계값을 포함한다. 예를 들어, "A와 B 사이"는 달리 나타내지 않는 한, A와 B를 포함한다.
또한, 본 출원에 사용된 어법 및 용어는 설명을 위한 것이며 제한적인 것으로 고려되어서는 안 된다. 본 출원에서 "구비하는", "포함하는", "갖는", "함유하는", "수반하는" 및 이들의 변형의 사용은 그 이후에 열거된 항목 및 그 등가물뿐만 아니라 추가 항목을 포함하는 것으로 의도된다.
청구범위 및 상기 명세서에서, "포함하는(comprising, including)", "소유하는", "갖는", "함유하는", "수반하는", "보유하는", "이루어진" 같은 모든 전이 어구는 개방형, 즉, 포함하지만 그에 제한되지 않는 것을 의미하는 것으로 이해하여야 한다. 단지 전이 어구 "구성된" 및 "본질적으로 구성된"만이 각각 폐쇄형 또는 반폐쇄형 전이 어구이다.
본 기술 분야의 숙련자는 수많은 다른 변화, 대체, 변형, 대안 및 수정을 확인할 수 있으며, 본 개시는 첨부된 청구범위의 범위에 속하는 이러한 모든 변화, 대체, 변형, 대안 및 수정을 포함하는 것을 의도한다.
미국 특허청(USPTO) 및 추가로 여기에 첨부된 청구범위를 해석하려는 본 출원에 대해 발행된 임의의 특허에 대한 임의의 독자를 돕기 위해 본 출원인은 본 출원인이 다음을 의도한다는 점을 명시한다: (a) "~을 위한 수단" 또는 "~를 위한 단계"라는 단어가 특정 청구항에서 구체적으로 사용되지 않는 한, 첨부된 청구범위 중 어떠한 것도 본 출원의 제출일에 존재하는 35 U.S.C § 112(f)를 발효하기를 의도하지 않고; (b) 첨부된 청구범위에 달리 반영되지 않는 어떠한 방식으로도 본 개시의 임의의 기재로 본 개시를 제한하려 의도하지 않는다.
따라서, 본 발명은 앞서 설명된 특정 실시예에 제한되는 것으로 고려되어서는 안된다. 본 발명이 관련된 본 기술 분야의 숙련자는 본 개시내용을 검토하면 본 발명이 적용될 수 있는 다양한 수정, 등가의 프로세스 및 수많은 구조를 쉽게 자명하게 알 수 있을 것이다.
Claims (20)
- 시간 도메인 반사측정법을 사용한 라인 진단 시스템에 있어서,
제1 핀 및 제2 핀을 구동하는 드라이버;
아날로그 프론트엔드- 상기 아날로그 프론트엔드는
제1 기준 전압 및 제1 핀 출력을 수신하도록 구성된 제1 비교기;
제2 기준 전압 및 제2 핀 출력을 수신하도록 구성된 제2 비교기; 및
제1 비교기가 상기 제1 핀 출력이 상기 적어도 하나의 기준 전압과 교차한다고 결정하는 제1 시간 및 제2 비교기가 상기 제2 핀 출력이 상기 적어도 하나의 기준 전압과 교차한다고 결정하는 제2 시간을 저장하도록 구성된 버퍼를 포함함 -; 및
상기 버퍼로부터 데이터를 수신하고 결함을 식별하도록 구성된 디지털 프론트엔드를 포함하는, 시스템. - 청구항 1에 있어서, 상기 디지털 프론트엔드는 수신된 데이터에서 상승 에지 및 하강 에지를 검출하는 것에 기초하여 결함을 식별하도록 구성되는, 시스템.
- 청구항 1 또는 2에 있어서, 상기 제1 및 제2 기준 전압을 설정하도록 구성되는 저항 래더 및 디지털-아날로그 변환기 중 하나를 더 포함하는, 시스템.
- 청구항 1 내지 3 중 어느 한 항에 있어서, 상기 드라이버는 핀을 차동적으로 및 단일 종단 방식으로 중 하나로 구동하도록 구성되는, 시스템.
- 청구항 1 내지 4 중 어느 한 항에 있어서, 제3 기준 전압 및 상기 제1 핀 출력을 수신하도록 구성된 제3 비교기와, 제4 기준 전압 및 상기 제2 핀 출력을 수신하도록 구성된 제4 비교기를 더 포함하는, 시스템.
- 청구항 1 내지 5 중 어느 한 항에 있어서, 상기 드라이버가 활성화될 때 카운트를 시작하도록 구성된 카운터를 더 포함하고, 및 상기 카운터는 상기 제1 시간 및 상기 제2 시간을 결정하는 데 사용되는, 시스템.
- 청구항 1 내지 6 중 어느 한 항에 있어서, 제1 비교기 출력을 수신하고 상기 제1 핀 출력이 상기 제1 기준 전압과 교차하는 때를 결정하도록 구성된 검출 회로를 더 포함하는, 시스템.
- 청구항 1 내지 7 중 어느 한 항에 있어서, 제2 비교기 출력을 수신하고 상기 제2 핀 출력이 상기 제2 기준 전압과 교차하는 때를 결정하도록 구성된 검출 회로를 더 포함하는, 시스템.
- 청구항 1 내지 8 중 어느 한 항에 있어서, 2선 버스를 더 포함하고, 상기 라인 진단은 네트워크 버스 서브노드에 대한 2선 버스에서 수행되는, 시스템.
- 시간 도메인 반사측정법을 사용한 라인 진단 방법에 있어서,
제1 핀 및 제2 핀 중 적어도 하나를 구동하는 단계;
적어도 하나의 기준 전압을 설정하는 단계;
제1 비교기에서 상기 적어도 하나의 기준 전압과 제1 핀 출력을 비교하는 단계;
제2 비교기에서 상기 적어도 하나의 기준 전압과 제2 핀 출력을 비교하는 단계;
제1 비교기가 상기 제1 핀 출력이 상기 적어도 하나의 기준 전압과 교차한다고 결정하는 제1 시간을 버퍼에 저장하는 단계;
제2 비교기가 상기 제2 핀 출력이 상기 적어도 하나의 기준 전압과 교차한다고 결정하는 제2 시간을 버퍼에 저장하는 단계; 및
상기 버퍼로부터 데이터를 수신하고 결함을 식별하는 단계를 포함하는, 방법. - 청구항 10에 있어서, 상기 수신된 데이터에서 상승 에지 및 하강 에지를 검출하는 것에 기초하여 결함을 식별하는 단계를 더 포함하는, 방법.
- 청구항 10 또는 11에 있어서, 상기 적어도 하나의 기준 전압은 제1 기준 전압 및 제2 기준 전압을 포함하고,
제1 비교기에서 상기 적어도 하나의 기준 전압과 제1 핀 출력을 비교하는 단계는 제1 기준 전압과 제1 핀 출력을 비교하는 단계를 포함하고;
상기 제2 비교기에서 상기 적어도 하나의 기준 전압과 상기 제2 핀 출력을 비교하는 단계는 상기 제2 기준 전압과 상기 제2 핀 출력을 비교하는 단계를 포함하는, 방법. - 청구항 10 내지 12 중 어느 한 항에 있어서, 상기 제1 핀 및 상기 제2 핀 중 적어도 하나를 구동하는 단계는 상기 핀들을 차동적으로 구동하는 단계를 포함하는, 방법.
- 청구항 10 내지 13 중 어느 한 항에 있어서, 구동이 시작될 때 카운터를 시작하는 단계를 더 포함하고, 상기 카운터는 상기 제1 시간 및 상기 제2 시간을 결정하는 데 사용되는, 방법.
- 청구항 10 내지 14 중 어느 한 항에 있어서,
제1 비교기 출력을 수신하고 상기 제1 핀 출력이 상기 적어도 하나의 기준 전압과 교차하는 때를 결정하는 단계; 및
제2 비교기 출력을 수신하고 상기 제2 핀 출력이 상기 적어도 하나의 기준 전압과 교차하는 때를 결정하는 단계를 더 포함하는, 방법. - 청구항 15에 있어서, 결함을 식별하는 단계는 상기 제1 비교기 출력 및 상기 제2 비교기 출력 중 적어도 하나에 대한 슬루 레이트를 결정하는 단계를 포함하는, 방법.
- 청구항 10 내지 16 중 어느 한 항에 있어서, 결함의 위치를 결정하는 단계를 더 포함하는, 방법.
- 청구항 10 내지 17 중 어느 한 항에 있어서, 2선 통신 시스템에서 주변 디바이스의 결함을 식별하는 단계를 더 포함하는, 방법.
- 시간 도메인 반사측정법을 사용하여 2선 통신 시스템에서 라인 진단을 위한 시스템에 있어서,
제1 핀 및 제2 핀을 구동하는 드라이버;
상기 드라이버가 활성화되면 카운트를 시작하도록 구성된 카운터;
적어도 하나의 기준 전압을 설정하기 위한 수단;
상기 적어도 하나의 기준 전압 및 제1 핀 출력을 수신하도록 구성된 제1 비교기;
상기 적어도 하나의 기준 전압 및 제2 핀 출력을 수신하도록 구성된 제2 비교기;
제1 비교기 출력 및 제2 비교기 출력을 수신하고, 제1 핀 출력이 적어도 하나의 기준 전압과 교차할 때를 결정하고, 제2 핀 출력이 상기 적어도 하나의 기준 전압과 교차할 때를 결정하도록 구성된 검출 회로; 및
상기 검출 회로로부터 데이터를 수신하고 결함을 식별하도록 구성된 디지털 프론트엔드를 포함하는, 시스템. - 청구항 19에 있어서, 상기 검출 회로는 상기 카운터로부터의 카운터 출력을 수신하고, 상기 검출 회로는 상기 카운터 출력을 사용하여 상기 제1 핀 출력이 상기 적어도 하나의 기준 전압과 교차하는 제1 시간을 결정하도록 추가로 구성되는, 시스템.
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