CN103914417A

CN103914417A - 一种基于dsp的数据传输与处理的方法

Info

Publication number: CN103914417A
Application number: CN201410159550.8A
Authority: CN
Inventors: 杜敏
Original assignee: CHENGDU ZHIHENG BONA TECHNOLOGY Co Ltd
Current assignee: CHENGDU ZHIHENG BONA TECHNOLOGY Co Ltd
Priority date: 2014-04-21
Filing date: 2014-04-21
Publication date: 2014-07-09

Abstract

本发明公开了一种基于DSP的数据传输与处理的方法，步骤包括：外部输入数据流向FPGA的内部缓存，当缓存数据达到设计数值即触发信号向DSP申请启动DMA飞跃传输模式；DSP响应申请并发出相应的指示信号；缓存数据被直接传输到DSP总线上挂的SDRAM存储器中；DSP启动DMA飞跃传输模式将SDRAM存储器中的数据搬进DSP内进行处理；DSP启动LINK口将处理完的数据回传到FPGA的内部缓存。本发明提供一种优化的传输时序和接口逻辑代码转换，使每个环节能实现有效衔接，输出输入接口均按照流水线节拍处理，数据传输按照一个方向进行而不需要发生单向等待，提高了处理效率和节省了时间开销。

Description

一种基于DSP的数据传输与处理的方法

技术领域

本发明涉及数据通信领域，尤其涉及一种数据传输和处理的方法。

背景技术

传统的应用设计只使用了LINK口单一的高速传输通道，而没有充分发挥DSP的外部数据总线的高速传输特性，使DSP的运算效率大打折扣。比如由于LINK口不能直接访问DSP外部的SDRAM空间，如果按照传统的设计数据会先被搬运到DSP片内空间，再从DSP片内空间搬运到片外SDRAM空间，这在传输路径上就直接多了一倍时间，并且会需要CPU两次启动干预，这严重制约了DSP的计算效率。DSP将内部片内空间的数据处理完之后就需要将结果输出，并且不能影响后续输入数据的持续性。如果我们此时再次选择外部数据总线进行传输就会大大降低处理能力和整个系统的传输带宽，因为DSP的数据总线在某一个时刻只能作为输出或是输入，当遇到外部有输入数据时就无法同时输出处理结果，这时我们可以利用DSP的另外一种高速传输通道LINK口进行传输。

发明内容

本发明所要解决的技术问题是提供一种基于DSP的数据传输与处理的方法，它可以大大提高数据传输与处理的效率和节省了时间的开销。

为解决上述技术问题，本发明基于DSP的数据传输与处理的方法，其步骤包括：

外部输入数据流向FPGA的内部缓存RAM，当缓存数据达到设计数值即触发信号向DSP申请启动DMA飞跃传输模式。

DSP响应申请并发出相应的指示信号；缓存数据被直接传输到DSP总线上挂的SDRAM存储器中。

DSP启动DMA飞跃传输模式将SDRAM存储器中的数据搬进DSP内进行处理。

DSP在不占用总线的情况下，启动LINK口将处理完的数据回传到FPGA的内部缓存RAM。

FPGA内部缓存RAM在逻辑中设计成8192*32位宽的双口RAM，缓存数据达到32KB的一半即触发信号向DSP申请启动DMA飞跃传输模式；在DMA的参数配置中将目的地址设成SDRAM空间，使用64位总线宽度进行传输。

SDRAM被映射为DSP的一个外部缓冲区，当接受的外部缓存包累加到N*32KB后就一次性搬入DSP进行批量处理，其中N为大于零的整数；若SDRAM中接收的数据包未达到N*32KB，DSP将继续等待下一数据包DMA飞跃模式传输的申请，N为大于零的整数。

同时需设计一个FPGA逻辑里的双沿锁存器转换模块，将LINK口输出的数据宽度为4位、时钟类型为双沿时钟的数据转换成单沿8位数据宽度的数据。

本发明提供一种优化的传输时序和接口逻辑代码转换使每个环节均能实现有效衔接，输出输入接口均按照流水线节拍处理，数据传输按照一个方向进行而不需要发生单向等待。所有的传输方式均采用同步模式传输，每个时钟沿的变化都会发出数据的传输，不会使系统的传输性能影响系统的计算性能。

附图说明

图1为本发明TS201芯片对外接口示意图。

图2为本发明信号处理流程图。

图3为外部数据输入使能时序示意图。

图4双口存储器接口部分示意图。

图5两种传输机制比较示意图。

图6飞跃模式下DSP发出的信号示意图。

图7数据同时高速输入（数据总线）和输出（LINK）示意图。

图8输入型的双沿锁存器的应用。

具体实施方式

TigerSharc201（简称TS201）是ADI公司于推出的全新一代集浮点/定点处理于一身的高速DSP处理器。内含4条相互独立的128位宽度的数据总线，每条总线连接6个4Mb内部存储区，使DSP的内存创纪录的达到24M位。每条总线提供各自数据、指令集I/O访问和28GB/s的内部存储器宽带。处理器内核最高可工作在600 MHz，单周期能执行4条指令，每秒能进行3.4亿次乘累加和2.8亿次浮点操作，在同类产品中远远出于领先地位。TS201有14个DMA控制器，可以配置其寄存器后让数据在无CPU的参与下自由传输；每个DSP包含4个独立的全双工的LINK链路口；每个链路口以4位并行数据总线的方式传输，也可以编码为1位的串行传输方式；每个链路口的双向数据吞吐率可达1GB/S，4个链路口总共传输数据可达4GB/S。TS201系列的DSP接口丰富，外部设备接口包括SDRAM控制器、EPROM接口、主机接口、多处理器接口；其引导程序的加载方法也非常灵活，可以根据实际系统设计的需要灵活选用它。它兼有FPGA和ASIC信号处理性能和指令集处理器的高度可编程性，适用于大存储量、高性能、高速度的信号处理和图像处理。如雷达信号处理、无线基站、图像音频处理等。它的推出在当时令ADI公司保持了浮点DSP领域绝对的长期优势。图1为TS201芯片对外接口示意图。

图2是数据传输和处理的流程图。外部输入数据流向FPGA的内部缓存，当FPGA缓存数据达到32KB的一半即触发信号向DSP申请启动DMA飞跃传输模式；DSP响应申请并发出相应的指示信号，当数据包接收完成，缓存数据被直接传输到DSP总线上挂的SDRAM存储器中，检查SDRAM中接收的数据包是否已经达到预定的数据包N（N为大于零的整数）；如果是，DSP启动DMA飞跃传输模式将SDRAM存储器中累计接收的N包数据搬进DSP内进行处理，如果否，继续等待下一包飞跃模式申请；DSP在不占用总线的情况下，启动LINK口将处理完的数据回传到FPGA的内部，FPGA内部逻辑将4位总线转换成8位总线接口方式，用户逻辑二次开发后将结果输出。

外部数据的输入信号包括使能，时钟和数据总线信号。需要被处理的数据在使能和时钟的同步控制下源源不断的写入到FPGA内部的缓存(RAM 图2)。每个CLK时钟的上升沿对准数据中心位置，当使能信号为高时使用时钟锁存数据。同时对每次输入的数据进行加1计数，一旦计数值达到设定的深度(比如4096)则在逻辑中产生一个触发高脉冲(TRIG)向DSP申请飞跃模式的DMA传输。图3和图4是相应的逻辑时序，图3是一个8192×32位的双口RAM存储器，双口的左边是数据写入端口它包括使能、数据和时钟信号；双口的右边是数据输出端口包括时钟，地址和总线的三态控制。

图4是对双口RAM访问的各种控制信号的产生，包括对写地址增加的变化控制，触发脉冲信号的产生等。双口写地址只有在写使能为高的时候在时钟的上升沿才会增加1。当写地址的第11位从高电平变为低电平时(下降沿)，即预示着双口的左边已经有32KB的数据写入到存储器之中，此时将写第11位地址线取反之后再跟锁存器和移位寄存器级联，产生一个宽度为5个写时钟宽度的高脉冲(TRIG)通知DSP启动飞跃模式传输。

DSP在收到触发脉冲后，根据程序里预先设置的配置程序启动飞跃模式的DMA传输，将双口中的32KB数据直接传输到片外的SDRAM存储器之中。DMA的传输过程是不需要受DSP干预的，所以数据会直接经外部总线传输到SDRAM，这种直接传输路径大大地节约时间并提高CPU的运算效率。如果按照传统的设计数据会先被搬运到片内空间，再从片内空间搬运到片外SDRAM空间，这在传输路径上就直接多了一倍时间，并且会需要CPU两次启动干预(图5)。

图6中DSP接收到启动飞跃传输命令后发出读使能信号，时钟将数据线上的数据直接从双口传输到SDRAM。

由于飞跃模式下DSP的DMA传输速率远大于外部输入信号的输入速率，即双口右边的读速率大于双口左边的写速率。所以在DSP传输完一次32KB之后下一次触发并没有来到，此时可以根据之前程序的设置判断SDRAM中累计的数据(N(包)*32KB)是否达到处理要求，如果没有达到预设的数目则不用处理，否则再启动一次DMA将SDRAM中的数据(N包)搬进DSP片内空间再进行批量处理。显然一次性批量处理N包数据远比每搬一次再处理一次小包数据的效率高的多。

如果DSP需要将内部片内空间的数据处理完之后就需要将结果输出，并且不能影响后续输入数据的持续性。如果我们此时再次选择外部数据总线进行传输就会大大降低处理能力和整个系统的传输带宽。因为DSP的数据总线在某一个时刻只能作为输出或是输入，当遇到外部有输入数据时就无法同时输出处理结果。这时我么可以利用DSP的另外一种高速传输通道LINK口进行传输。LINK口是TS201 DSP独有的一个非常具有特色的高速接口，它独立于数据总线之外，总共包含四路全双工的LINK口，每路LINK口的双向传输速率可以达到1GB/S，理论上四条LINK口可以同时并且和数据总线同时工作。图7即为数据同时输入和输出示意图。

但是LINK口输出的数据宽度是4位，时钟类型是双沿时钟，这种特点限制了它在FPGA逻辑里的应用，在逻辑里一般需要将它转换成单沿8位数据宽度。新设计中利用双沿锁存器来实现此转换功能。双沿锁存器是FPGA逻辑里面比较有特色的一个转换模块，它不同于一般的锁存器只能在单沿(上升沿或者是下降沿)时刻锁存数据，它可以在每一个边沿的变化时刻锁存数据，并且将锁存的数据放在不同的输出端口上以方便用户使用。图8是一个输入双沿锁存器的使用示意图，将此模块在逻辑里面复制四次就可以完成一个LINK口的数据接收，将数据转换成8位宽度以便于后续处理。

Claims

1.一种基于DSP的数据传输与处理的方法，其特征是，步骤一：外部输入数据流向FPGA的内部缓存RAM，当缓存数据达到设计数值即触发信号向DSP申请启动DMA飞跃传输模式；步骤二：DSP响应申请并发出相应的指示信号，缓存数据被直接传输到DSP总线上挂的SDRAM存储器中；步骤三：DSP启动DMA飞跃传输模式将SDRAM存储器中的数据搬进DSP内进行处理；步骤四：DSP在不占用总线的情况下，启动LINK口将处理完的数据回传到FPGA的内部缓存RAM。

2.根据权利要求1所述的一种基于DSP的数据传输与处理的方法，其特征是：步骤一中的FPGA内部缓存RAM在逻辑中设计成8192*32位宽的双口RAM，当RAM中的缓存数据达到32KB的一半即触发信号向DSP申请启动DMA飞跃传输模式，在DMA的参数配置中将目的地址设成SDRAM空间，使用64位总线宽度进行传输。

3.根据权利要求1所述的一种基于DSP的数据传输与处理的方法，其特征是：步骤二中的SDRAM被映射为DSP的一个外部缓冲区，当接受的外部缓存包累加到N*32KB后就一次性搬入DSP进行批量处理，若SDRAM中接收的数据包未达到N*32KB，DSP将继续等待下一数据包DMA飞跃模式传输的申请， N为大于零的整数。

4.根据权利要求1所述的一种基于DSP的数据传输与处理的方法，其特征是：为实现步骤四，需设计一个FPGA逻辑里的双沿锁存器转换模块，将LINK口输出的数据宽度为4位、时钟类型为双沿时钟的数据转换成单沿8位数据宽度的数据。

5.根据权利要求2所述的一种基于DSP的数据传输与处理的方法，其特征是：步骤二中的SDRAM被映射为DSP的一个外部缓冲区，当接受的外部缓存包累加到N*32KB后就一次性搬入DSP进行批量处理，若SDRAM中接收的数据包未达到N*32KB，DSP将继续等待下一数据包DMA飞跃模式传输的申请。

6.根据权利要求5所述的一种基于DSP的数据传输与处理的方法，其特征是：为实现步骤四，需设计一个FPGA逻辑里的双沿锁存器转换模块，将LINK口输出的数据宽度为4位、时钟类型为双沿时钟的数据转换成单沿8位数据宽度的数据。