CN102831090A - 一种用于星载dsp与fpga通讯接口的地址线及其优化方法 - Google Patents

Abstract

本发明提供了一种用于星载DSP和FPGA之间通讯的地址线及其设计方法，该方法能够用于星载的Ti公司的C6000系列的数字信号处理器C6x01和SRAM型可编程逻辑器件之间通讯的地址优化设计方法及基于该方法的地址线设计，所述方法包含：DSP向FPGA实时写单个控制指令，或者从FPGA实时读单个状态字，采用单次CPU访问方式，且每种控制指令的写或单个状态字读取均需某一个目标地址；步骤103）DSP与FPGA进行某一种大块数据的连续读或写，DSP采用直接存储器访问方式访问FPGA，DSP从FPGA内部的存储单元搬移大块数据到其片内的数据存储器，DSP搬移的源地址为某一固定地址；该DSP将片内大块数据搬移到FPGA内部的存储单元，搬移的目标地址为某一个固定地址，且所述读或写可以是同一个地址。

Description

一种用于星载DSP与FPGA通讯接口的地址线及其优化方法

技术领域

本发明涉及星载雷达的数字信号处理与控制子系统的Ti公司的C6000系列的数字信号处理器C6x01和SRAM型可编程逻辑器件之间的通讯接口设计，具体涉及二者通讯接口的地址优化设计，即本发明涉及一种用于星载DSP与FPGA通讯接口的地址线及其优化方法。

背景技术

HY-2卫星雷达高度计分系统是双频雷达，有Ku和C两个波段，数控子系统的核心由“高速AD采集+SRAM型FPGA+数字信号处理器(DSP)”构成的。高速ADC用于采集来自接收机的正交I/Q信号；FPGA用于产生分系统控制信号、AD采集控制、缓存来自DSP的科学数据包，并串行输出给卫星的数传分系统等；DSP用于对采集的回波信号进行FFT等实时运算和处理，并将处理结果作为控制字返回给FPGA、科学数据组包等。

HY-2卫星运行的轨道为太阳同步轨道，轨道高度965km,雷达高度计在轨期间属于连续运行方式,在轨工作期间会遭遇单粒子效应的影响。

三模冗余设计是星载SRAM型FPGA抗单粒子加固设计有效的方法，具体到硬件设计上就是FPGA的每个输入或输出信号，用3个FPGA的输入输出引脚，在PCB板上硬连线在一起。

DSP与FPGA之间存在大量数据交换，对于二者之间的通讯接口设计，一般通用的方法就是根据所需访问的数据存储深度，计算所需要的地址数量，再将DSP地址总线从最低位开始将所需的地址信号线全都连到FPGA上。

发明内容

本发明的目的在于，为克服现有技术当星载SRAM型FPGA与DSP之间存在大数据量交换时，对于二者之间的通讯接口设计，一般通用的方法就是根据所需访问的数据存储深度，计算所需要的地址数量，再将DSP地址总线从最低位开始将所需的地址信号线全都连到FPGA上，这就需要占用FPGA的大量输入输出引脚资源；而星载SRAM型FPGA的抗单粒子效应的方法是采用三模冗余设计，具体到FPGA的输入输出信号，需要用3个输入输出引脚在PCB板上硬连线在一起，这使得对FPGA的输入输出引脚资源的需求增加近2倍，因此往往会遇到输入输出引脚资源不足的瓶颈问题，从而本发明提供了一种用于星载DSP与FPGA通讯接口的地址线及其优化方法。

为实现上述目的，本发明提供了一种用于星载DSP和FPGA之间通讯的地址优化设计方法，该方法能够用于星载的Ti公司的C6000系列的数字信号处理器C6x01和SRAM型可编程逻辑器件之间通讯的地址进行优化设计，采用这种通讯设计方法能减少DSP与FPGA之间的接口信号线的数量，进而节省FPGA的IO资源，所述方法包含如下步骤：

步骤101）DSP与FPGA通讯的外部存储器接口设置成32位异步方式；

步骤102）DSP向FPGA写单个控制指令，或者从FPGA读单个状态字，采用单次CPU访问方式，且每种控制指令的写或单个状态字的读取均需要占用一个目标地址；

步骤103）DSP与FPGA进行某一种大块数据的连续读或写，DSP采用直接存储器访问方式访问FPGA；DSP以直接存储器访问方式从FPGA内部的存储单元搬移数据块到其片内数据存储器,，搬移的源地址为某一固定地址；DSP以直接存储器访问方式将片内大块数据搬移到FPGA内部的存储单元，搬移的目标地址为某一固定地址；其中，所述FPGA需根据DSP输出的地址译码及读写控制信号进行地址自增。由于这种DSP与FPGA之间某种大块数据的搬移只需要一个DSP地址，因此可以大大减少DSP与FPGA通讯所需地址数量，而且不需要连续的地址空间，可以采用DSP与其他外设通讯所不用的地址信号用于与FPGA通讯，则这些地址的连线就是点对点，减小了PCB板的复杂度。

上述技术方案中，所述步骤101）进一步包含如下子步骤：

将DSP与FPGA通讯的地址空间的控制寄存器中的存储器类型位均设置为“010”，即32位异步接口；

根据DSP的主频时钟周期、FPGA的工作时钟周期、再根据所用DSP信号的建立和保持时间参数值、FPGA输入输出端口延时、FPGA双口RAM的建立和保持时间参数值、FPGA程序实现方法、以及必须留有足够的时间裕量等，计算出DSP与FPGA通讯所需的“写建立周期数/写选通周期数/写保持周期数”和“读建立周期数/读选通周期数/读保持周期数”的最小值，并设置DSP与FPGA通讯的地址空间的控制寄存器中的相应位，用于保证DSP与FPGA之间的可靠通信。

上述技术方案中，所述DSP与FPGA异步通讯具体包括：DSP从FPGA读和DSP向FPGA写；DSP从FPGA读所需要的地址译码数量，由读各状态字所需地址译码数量加上读大块数据的种类所需地址译码数量；DSP向FPGA写所需地址译码数量，由写各控制字所需地址译码数量加上写大块数据的种类所需地址译码数量；DSP与FPGA通讯所需地址译码数量为读所需地址译码数量和写所需地址译码数量二者较大者决定。

上述技术方案中，所述步骤102）进一步包含如下子步骤：

步骤102-1）DSP写单个实时控制指令，采用CPU单次写方式，且每个实时控制指令均需占用DSP的一个固定地址；FPGA根据DSP输出的地址译码，检测DSP写控制信号的下降沿，在DSP写控制信号的下降沿之后第二个FPGA时钟上升沿，得到一个单周期有效的使能信号，该使能信号有效后，当下一个FPGA时钟上升沿来到时，控制指令在FPGA内部被寄存；

步骤102-2）DSP从FPGA读单个状态字，采用CPU单次读方式，且每个状态字的读需要占用DSP的某一个固定地址；具体为：FPGA根据DSP输出的地址译码，检测DSP读控制信号的下降沿，在DSP读控制信号的下降沿之后的第二个FPGA时钟上升沿，得到一个单周期有效的使能信号，该使能信号有效后，当下一个FPGA时钟上升沿来到时，FPGA将DSP所需状态字经过三态门输出到与DSP通讯的数据总线上，由DSP读取。

上述技术方案中，所述步骤103）进一步包含如下子步骤：

步骤103-1）当DSP向FPGA搬移非固定大小的大块数据包时，在FPGA内部用双端口RAM构造一个FIFO，DSP采用直接存储器访问方式将其片内已经组包的数据搬移到FPGA内部的该FIFO中，搬移某一种数据块的目标地址是一个固定地址；FPGA根据DSP输出的地址译码，检测DSP写控制信号的下降沿，在每个写控制信号的下降沿之后的第二个FPGA时钟上升沿，得到一个单周期有效的使能信号，该使能信号有效后，当下一个FPGA时钟上升沿来到时，FIFO地址指针加1，同时得到单周期有效的FIFO写使能信号；

步骤103-2）当DSP从FPGA读固定大小的大块数据，FPGA将DSP要搬移的数据存储在双端口RAM中，数据存储完毕则向DSP发中断，通知DSP来搬移数据；DSP响应中断，采用直接存储器访问方式将保存在FPGA内部双端口RAM中的数据搬移到DSP的片内RAM中，FPGA根据DSP输出的地址译码，检测DSP读控制信号的下降沿，在DSP读控制信号的下降沿之后的第二个FPGA时钟上升沿，得到一个单周期有效的使能信号，该使能信号有效后，当在下一个FPGA时钟上升沿来到时，双口RAM读控制口地址加1，同时得到单周期有效的双口RAM读控制端口的使能信号。

优化的，当DSP向FPGA写非固定大小的大块数据包，例如每包1280字节，每次写数据包的包数是可变的，假设变化范围为1-12包，则在FPGA内部构造一个能缓存最多一次连续写12包数据的FIFO，则该FIFO存储体的大小应该为“32位宽x4096深”，并且DSP写数据包的间隔时间应该保证在DSP写下一次数据包之前，FPGA已经将DSP上一次写入的数据已经全都传输出去，因此FPGA的FIFO不需要给DSP“满”标志。

进一步优化的，当DSP从FPGA读固定大小的大块数据，如读512字节的-AD采集数据块，FPGA将AD采集数据缓存在大小为512字节的内部双端口RAM中，该双口RAM的读控制口封装成“32位宽x128深”，DSP采用直接存储器方式搬移的传输计数为固定的128，FPGA程序设计为用于地址自增的计数器为7位，计数范围为0-127，则每次128个传输计数刚好遍历了双端口RAM的读控制口的地址范围0-127，DSP的每次执行直接存储器方式搬移数据，刚好从双端口RAM的0地址开始。

总之，所述DSP与FPGA之间某种大块数据的搬移仅需一个地址，因此DSP与FPGA通讯并不需要连续的地址，二者之间的地址连线优先使用DSP其它外设不用的地址信号，如DSP与64K字节的PROM通讯不用的三根地址线EA（19:21），不用的片选信号CE0、片选信号CE2和片选信号CE3也当作三根地址信号使用；采用这种地址设计方法避免与PROM共用地址线，这些地址信号的连线是点到点的，从而减少了PCB板设计的复杂度；3个地址EA（19:21）再加上3个片选信号能够在FPGA内部进行6到64译码,即DSP可对FPGA进行最多64种读或写操作。所述FPGA的输入输出接口信号尽可能采用三模冗余设计，用于增强FPGA抗单粒子效应的能力。

基于上述方法本发明提供了一种用于星载DSP和FPGA之间的通讯的地址线，该设计用于实现Ti公司的C6000系列数字信号处理器C6x01和SRAM型可编程逻辑器件之间的寻址，采用这种通讯地址设计方法，能减少DSP与FPGA之间的接口信号线的数量，进而节省FPGA的IO资源，所述星载DSP和FPGA之间地址线为：

DSP的程序存储器所需的地址是从低位开始，EA(2:16)同时连到两个只读存储器地址总线和Flash的低15位地址总线，64K x8位的Flash地址需再加上EA17，DSP程序ROM的片选必须是CE1；两个ROM需要串接成一个64K x8位的存储空间,这通过将EA17和EA18作为地址选通、CE1作为译码器使能输入，得到两个一次性烧写的只读程序存储器的片选CE1_1和片选CE1_2，此处用的是2到4译码，多出的两路译码输出可作为DSP写其他慢速控制信号；

地址线EA[2：18]均用于与只读程序存储器的接口，DSP将剩余的3个地址线EA[19：21]用于与FPGA通讯；

EA[19：21]3根地址线再加上三个片选信号CE0、CE2和CE3，则DSP与FPGA通讯相当于有6根非连续的地址线，这6个等效的地址线在FPGA内部进行6到64译码,即DSP可对FPGA进行64种读写操作；

其中，DSP与FPGA接口信号中的地址总线和片选信号与程序存储器均没有共用，只共用了三个异步读写控制信号，这三个控制信号连同8位数据总线共用一片的162245来进行驱动与隔离。

与现有技术相比，本发明的优势在于：

DSP与FPGA之间的某种大块数据的搬移，只需要一个DSP地址，FPGA程序根据地址译码和读或写控制信号进行地址自增，这就大大减少了DSP与FPGA通讯所需的地址信号的数量，因此二者之间用少量的非连续的地址，就能实现大量数据交换，减少了输入FPGA的地址信号的数量，节省了星载FPGA的宝贵的输入输出引脚资源；同时由于二者之间不需要连续的地址空间，可以采用DSP与其他外设通讯所不用的地址和片选信号，因此这些信号的连接是点到点的，降低了PCB板设计的复杂度。总之，对于这种DSP与FPGA之间某种大块数据的搬移，FPGA根据DSP输出的地址译码并通过检测DSP读或写控制信号的下降沿进行地址自增，因而DSP与FPGA之间某种大块数据的搬移只需要一个DSP地址，可以大大减少DSP与FPGA通讯所需地址数量，而且不需要连续的地址空间，可以采用DSP与其他外设通讯所不用的地址信号用于与FPGA通讯，则这些地址的连线就是点对点，减小了PCB板的复杂度。

附图说明

图1Ti公司的C6000系列数字信号处理器C6x01与SRAM型FPGA接口示意图；

图2本发明的4160深x32位宽的FIFO控制端口示意图；

图3本发明的DSP向FPGA写大块数据时序图；

图4本发明的512字节AD采集数据控制端口示意图；

图5本发明的DSP从FPGA读大块数据时序图。

具体实施方式

下面结合附图及具体实施例对本发明作进一步的描述。

本发明设计了一种以“Ti公司的C6000系列数字信号处理器C6x01与SRAM型FPGA接口示意图”为核心组成的星载的雷达数字信号处理与控制系统中二者之间的通讯接口。二者通讯内容既有有大块数据的交换，如DSP向FPGA写科学数据包，DSP从FPGA读Ku及C通道的AD采集数据等；还有多种实时信号读写，如DSP向FPGA实时写各种控制字来控制高度计系统的工作状态，DSP从FPGA实时读状态字。而如何采用较少的地址线完成两者之间的所有类型的数据交互问题是本发明所要解决的问题。

SMJ320C6701除了ROM外，只支持32位接口，本发明的DSP与FPGA采用位异步通讯方式，DSP与FPGA进行某一种大块数据的连续读或写，采用直接存储器访问（DMA）方式，DSP以DMA方式从FPGA内部的存储单元搬移数据块到其片内数据存储器，搬运的源地址为固定地址，以DMA方式将其片内大块数据搬移到FPGA，搬移的目标地址也是固定地址；FPGA内部程序设计成根据DSP输出的地址译码及读写控制信号进行地址自增；这就可以大大减少DSP与FPGA通讯所需的地址总线数量，由于某种大块数据的交换只需一个固定地址，因此二者之间通讯不需要连续的地址空间，可以用DSP与其他外设的通讯不用的地址信号线，因此这些信号的连接是点到点的，从而减少了PCB板设计的复杂度。作为一种例子，DSP的外设有64K x8位的PROM和FPGA外加一个喂狗输出，则DSP的高三位地址EA（19：21）可专用于作为与FPGA通讯的地址，再加上剩下的3个片选信号，这6个信号在FPGA内部译码，可以得到64种译码输出，也就是说DSP最多可以向FPGA进行64种写和64种读。采用这种设计方法，减少了DSP与FPGA之间的接口信号数量，节省了FPGA的宝贵IO资源，使得FPGA更多的输入输出信号可以采用三模冗余设计，提高了星载FPGA抗单粒子效应的能力，增加了系统的可靠性。同时采用这种地址线设计方法，另一个优越性是避免了与PROM共用信号线，因此这些信号是点到点连接，减少PCB板设计的复杂度；

对于在轨期间连续工作的星载SRAM型FPGA，为增强FPGA的抗单粒子效应能力，应该采用三模冗余设计。反映到硬件设计上，由于FPGA的可编程输入输出（I/O）可能遭遇单子效应而导致失效，接口信号的三模冗余设计是缓解这种单粒子效应的有效方法，具体实施起来就是FPGA的输入或输出信号（不包括双向信号）用3个输入输出引脚（IO）在PCB板上硬连线在一起。但是这种对输入、输出信号三倍冗余设计使得对FPGA的I/O数量需求增加近两倍2倍（双向信号不能做三模冗余设计），因而在实际使用中，常常会遇到由于FPGA的IO资源不够而不能采用全三模冗余设计；遇到这种情况一般遵循如下优先级原则：首先确保全局输入信号如时钟、复位、电源信号采用三模冗余设计，其次是其他输入信号采用三模冗余设计，再其次就是输出信号采用三模冗余设计，但总的原则是尽可能多的采用三模冗余设计。因此对于一个具体的设计来说，在保证任务需求的前提下，减少1个FPGA输入或输出信号，可节约3个FPGA的IO资源，可使更多的其他必须的接口信号可以采用三模冗余设计，增加系统的可靠性。

实施例：

1、一般通用设计

DSP与FPGA接口通讯设计，若按照一般通用的方法，DSP连接到FPGA的地址线数量会很多，而为了提高星载FPGA抗单粒子效应的能力，FPGA的输入输出信号最好能采用三模冗余设计，FPGA输入输出引脚的三模冗余设计对FPGA的IO资源的需求增加近2倍，因此往往遇到IO资源不足这个瓶颈问题。

2、DSP与FPGA硬件接口设计

图1HY-2卫星星载雷达数字信号处理与控制子系统的SMJ320C6701数字信号处理器外部存储器接口设计，该DSP片内有程序和数据存储容量各64K字节。该设计使用条件是程序大小小于64K字节；所需数据存储区容量也小于64K字节，不再需要外部数据存储RAM；硬件设计DSP引导模式引脚（BOOTMODE[4：0]）设置成“01101”，即存储器映射为MAP1，地址0处的存储器为DSP片内存储器，引导方式为8位ROM加载。

一般星载设备的程序存储器都要求采用一次性烧写的程序存储器（PROM），而能获得的满足航天需求的这种器件，每片容量大小为32K深x8位，图1所示用2片串联构成64K深x8位的只读程序存储区；同时为了软件、单机及分系统的调试和测试需求，板级设计时还必须设计一片可在线擦除的Flash或EEPROM。在软件研制、产品调试、测试完毕后，需要去掉Flash或EEPROM，装上高等级的一次性烧写的程序ROM，因此DSP的外设存储器接口就是“FPGA”+“2片PROM”+“1片Flash（或EEPROM）”。

由于DSP的上升时间小于1ns，其硬件设计必须考虑信号的完整性，以保证产品工作的稳定性和可靠性。

数据总线的硬件设计上，DSP连接到PROM的低8位数据总线需要同时连到3程序ROM和FPGA，因此通过162245进行隔离和驱动，PCB板布局时让162245与FPGA相隔非常近，且三个程序ROM的布局也尽可能靠近，这种拓扑结构可以通过简单的串联端接来保证信号的完整性。DSP的高24位数据总线只与FPGA互联，这24位点对点的连接可以通过简单的串联端接来保证信号的完整性。

地址与控制总线的硬件设计上，DSP的程序存储器所需的地址必须是从低位开始的，因此EA（2:16）同时连到两个一次性烧写的只读存储器地址总线和Flash或EEPROM的低15位地址总线，64K x8位的Flash地址需再加上EA17，DSP程序ROM的片选必须是CE1；两个ROM需要串接成一个64K x8位的存储空间,这通过将EA17和EA18作为地址选通、CE1作为译码器使能输入，得到两个一次性烧写的只读程序存储器（PROM）的片选CE1_1和片选CE1_2，此处用的是2到4译码，多出的两路译码输出可作为DSP写其他慢速控制信号，如DSP喂狗信号。由该设计图可见，地址线EA[2：17]均用于与只读程序存储器的接口，由于DSP与FPGA的通讯由于并不需要连续的地址空间，因此就将剩余的3个地址线EA[19：21]专用于与FPGA通讯，当然如果这3根地址线加上3个片选信号还不够用，可以用较低位的地址线，只是与只读存储器共用，需要用244或245进行隔离和驱动。3根地址线再加上三个片选信号CE0、CE2、CE3，则DSP与FPGA通讯相当于6根非连续的地址线，这6个等效的地址线在FPGA内部进行6到64译码,即DSP可对FPGA进行最多64种读和64种写操作。

DSP与FPGA接口信号中的地址总线和片选信号与程序存储器均没有共用，只共用了三个异步读写控制信号即异步写控制AWE、异步读控制ARE、异步输出使能控制AOE，这三个控制信号连同8位数据总线共用一片的162245来进行驱动与隔离。

图1中由DSP驱动输入到FPGA的3根数据线、3个片选信号和3个读写控制信号在FPGA的硬件时均采用三模冗余输入设计。

3、DSP与FPGA通讯接口软件设计

a)DSP软件接口设置

DSP外设存储器类型设置：DSP通过设置各地址空间的控制寄存器(CExCTL)中的MTYPE位来设置外设存储器类型，本设计DSP与FPGA的通讯采用32位异步方式，因此需将CE0、CE2、CE3这三个地址空间的控制寄存器(CExCTL)中的MTYPE位设置为“010”即32位异步接口，CE1控制寄存器的(CE1CTL)的MTYPE设置为“000”即8位宽ROM接口。

DSP异步读写时序设计：Ti的C6000系列DSP的异步接口，可以灵活地设置读写周期，实现与不同速度的异步器件的直接接口。时序设计的关键是设置控制寄存器（CExCTL）中的“建立周期数/选通周期数/保持周期数”（Setup/Strobe/Hold）。具体到如图1所示的硬件设计，若DSP的主频时钟周期9.6ns、FPGA的工作时钟周期12.5ns、再根据所用DSP信号的建立和保持时间参数值、FPGA输入输出端口延时、FPGA双口RAM的建立和保持时间参数值、FPGA程序实现方法、以及必须留有足够的时间裕量等，计算出DSP与FPGA通讯所需的“写建立周期数/写选通周期数/写保持周期数(Write Setup/Write strobe/Write hold)”，将其设置成“1/6/1”，计算出“读建立周期数/读选通周期数/读保持周期数”(Read Setup/Read strobe/Read hold)，将其设置成“1/7/1”。如图2和图3所示时序图的上半部分（DSP外设接口时序），这样就可以能够保证DSP与FPGA之间可靠的通信。

b)DSP写大块科学数据包

作为DSP向FPGA搬移大块数据的一个例子，DSP写到FPGA写科学数据包，包长为1280Byte，DSP与FPGA的数据接口宽度是32位即4字节，因此DSP发送一个数据包需写320次（每次4字节），DSP向FPGA写科学数据包的特点是：

每次写数据包的包数并不是一个恒定值，每次可能只写1包，也可能连续写2包等等，最多一次连续写不超过12包，也就是说DSP每次向FPGA写科学数据包的数量不是固定的；

通过分析可以确定DSP写数据包的间隔能保证在DSP写下一组数据包之前，FPGA已经将DSP上一次写入的数据已经全都传输出去，因此FPGA内的FIFO不需要给DSP“满”标志。

HY-2卫星星载雷达数字信号处理与控制子系统中DSP与FPGA之间的最大块的数据通信就是这种连续写12包科学数据包。若按照该数据量计算所需的地址线数量，仅考虑这一项写，就需要12个地址线，相比本设计实际只使用3个地址线，单考虑这一项写就需增加9个FPGA输入信号，而采用全三模冗余设计实际上就多需要27个FPGA的IO资源。

减少DSP向FPGA写非固定大小数据块所需地址信号数量的方法就是将FPGA当作FIFO来访问，具体实施如下：

DSP向FPGA写数据包用直接存储器访问（DMA）方式将DSP组包好了的数据搬移到FPGA内部的存储单元中，搬移的目标地址是某一个一个固定地址，由FPGA设计程序实现其内部的目标地址自增。由于DSP每次写科学数据包的包数不是固定值，因此在FPGA内部构造一个能存储最多一次连续写12包数据的FIFO。则该FIFO存储体大小为4096深x32位宽，如图2所示，该FIFO实际上是由FPGA内部的双口RAM构造的。DSP搬移来的数据从双口RAM的A控制口写入，由图2可见，该写入控制口所需的输入信号分别是数据DI[31:0]、写使能信号WEN及写地址ADDRA，其中DI[31:0]是经FPGA寄存的来自DSP的数据总线ED[31:0]；

写使能信号WEN及地址ADDRA则根据DSP的DMA异步写时序经过FPGA内部程序得到，如图3所示。

在图3中，DSP与FPGA通讯的地址空间的控制寄存器的“写建立周期数/写选通周期数/写保持周期数”(Write Setup/Write strobe/Write hold)设置成“1/6/1”，FPGA根据DSP的写地址AE[19:21]、片选信号CEx(低电平有效)及异步写控制信号AWE(低电平有效)，经过内部的组合和时序逻辑，在AWE有效(即下降沿)后的下一个FPGA时钟上升沿，得到一个单周期有效的使能信号FPGA_WEN，该使能信号有效后，当下一个FPGA时钟上升沿来到时，FIFO地址ADDRA[11:0]加‘1’，该信号即为双口RAM的A控制口写地址，同时得到单周期有效的FIFO写使能信号WE。

由于FIFO的存储空间足以存储DSP的最多一次突发写，即连续写12包数据，并且在DSP的本次写之前，FPGA已将上次写入的数据全部发送出去了，因此该FIFO不存在写“满”的情况，不需要给DSP该握手信号。

c)DSP读大块数据

HY-2卫星星载雷达数字信号处理与控制子系统中DSP读Ku或C通道AD采集数据属于这种情况。FPGA采集每个回波的I/Q两通道信号，采样精度为8Bit，因此每个采集时钟周期的采样数据宽度是16位，每个回波采256点，FPGA每采集一个回波的数据量为固定为256深x16位宽。FPGA程序设计采用一个可变宽度的双口RAM存储AD采集数据，如图4所示，采集数据从A控制口(256深x16位)写入，一个回波采集完成后向DSP发中断，DSP响应中断从128深x32位宽的B控制端口每次读固定的128个4字节。

实现策略是：DSP采用直接存储器访问（DMA）方式将AD采集数据从FPGA内部的双口RAM中搬移到DSP的片内RAM中，DMA搬移的源地址为某一固定地址，DMA传输计数设置为128，DSP从FPGA内部的双端口RAM的B端口读数，B端口的读控制使能信号REN及地址ADDRB则根据DSP的DMA异步读时序由FPGA内部程序得到，如图5所示。

图5中，DSP与FPGA通讯的地址空间的控制寄存器中的“读建立周期数/读选通周期数/读保持周期数”(Read Setup/Read strobe/Read hold)设置成“1/7/1”。FPGA根据DSP的写地址EA[19:21]、片选CEx(低电平有效)及ARE(低电平有效)，经过内部的组合和时序逻辑，在ARE有效(即下降沿)后的下一个FPGA时钟上升沿，得到单周期有效的使能信号FPGA_REN，该信号有效后，当下一个FPGA时钟上升沿来到时，ADDRB[7:0]加‘1’，该信号即为双口RAM的B控制口读地址，同时得到双口RAM的B控制口读使能信号REN，再下一个时钟上升沿双口RAM该地址的数据被读出，该数据信号经过由AOE、ARE、片选CEx、EA[19:21]组合逻辑得到的使能信号控制的三态门后，输出FPGA到DSP的数据总线上。DSP读最后一个数据时，ADDRB[7:0]＝127,DSP的下一次直接存储器方式读，ADDRB[7:0]又从0开始计数。

d)DSP向FPGA写控制字或从FPGA读状态字

DSP通过向FPGA写高度字、工作时序控制字、Ku和C通道的测量AGC、工作带宽控制、C带宽控制等控制信息来控制高度计系统的工作状态。DSP向FPGA写控制字是在合适的时间点进行，这样单个控制字的写，DSP只能采用单次CPU写方式。DSP从FPGA读状态字也是在合时的时间点进行，几乎每一种控制字写或状态字的读取都要占用一个地址译码，因此DSP向FPGA写单个控制字或读单个状态字会占用比较多的地址译码，但DSP与FPGA之间的3个地址线加3个片选线，总共可进行64种读或写，完全满足任务要求。

4结论

综上所述，通过优化设计，DSP与FPGA进行某一种大块数据的连续读或写，采用直接存储器访问（DMA）方式，DSP以DMA方式从FPGA内部的存储单元搬移数据块到DSP内部，搬移的源地址为固定地址；DSP以DMA方式将片内大块数据搬移到FPGA内部的存储单元，搬移的目标地址也是固定地址；FPGA内部根据由DSP输出的地址译码及读写控制信号进行地址自增；这就可以大大减少DSP与FPGA通讯所需的地址总线数量，由于减少了FPGA输入信号数量，节省了FPGA的宝贵IO资源，使得由DSP输出到FPGA的接口信号及FPGA其他重要的输入输出接口信号可以采用三模冗余设计，增强了FPGA抗单粒子效应的能力，也就增加了系统的可靠性。而且DSP与FPGA之间某种大块数据的搬移仅需一个地址，因此DSP与FPGA通讯并不需要连续的地址。作为一个具体的设计实例，HY-2星载的雷达数字信号处理与控制系统中，DSP与FPGA通讯接口硬件设计，仅用DSP与只读程序存储器接口不用的剩余的3根地址线加上3个片选就能满足DSP与FPGA的通讯需求，因而这些信号的连线是点到点的，同时减少PCB板设计的复杂度；

从以上分析可知，这样设计会增加对FPGA片内资源的需求，但增加的数量非常少，尤其对于本设计，FPGA的片内资源余量较大，而接口信号非常多，所以IO资源相对紧张，因此增加极少量对片内资源的使用对FPGA使用的影响几乎可以忽略。

需要说明的是，以上介绍的本发明的实施方案而并非限制。本领域的技术人员应当理解，任何对本发明技术方案的修改或者等同替代都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围内。

Claims (10)

1.一种用于星载DSP和FPGA之间通讯的地址优化设计方法，该方法能够用于星载的Ti公司的C6000系列的数字信号处理器C6x01和SRAM型可编程逻辑器件之间通讯的地址进行优化设计，采用这种通讯设计方法能减少DSP与FPGA之间的接口信号线的数量，进而节省FPGA的IO资源，所述方法包含如下步骤：

步骤101）DSP与FPGA通讯的外部存储器接口设置成32位异步方式；

步骤102）DSP向FPGA写单个控制指令，或者从FPGA读单个状态字，采用单次CPU访问方式，且每种控制指令的写或单个状态字的读取均需要占用一个目标地址；

步骤103）DSP与FPGA进行某一种大块数据的连续读或写，DSP采用直接存储器访问方式访问FPGA；DSP以直接存储器访问方式从FPGA内部的存储单元搬移数据块到其片内数据存储器,，搬移的源地址为某一固定地址；DSP以直接存储器访问方式将片内大块数据搬移到FPGA内部的存储单元，搬移的目标地址为某一固定地址；其中，所述FPGA需根据DSP输出的地址译码及读写控制信号进行地址自增。由于这种DSP与FPGA之间某种大块数据的搬移只需要一个DSP地址，因此可以大大减少DSP与FPGA通讯所需地址数量，而且不需要连续的地址空间，可以采用DSP与其他外设通讯所不用的地址信号用于与FPGA通讯，则这些地址的连线就是点对点，减小了PCB板的复杂度。

2.根据权利要求1所述的用于星载DSP和FPGA之间通讯的地址优化设计方法，其特征在于，所述步骤101）进一步包含如下子步骤：

将DSP与FPGA通讯的地址空间的控制寄存器中的存储器类型位均设置为“010”，即32位异步接口；

根据DSP的主频时钟周期、FPGA的工作时钟周期、再根据所用DSP信号的建立和保持时间参数值、FPGA输入输出端口延时、FPGA双口RAM的建立和保持时间参数值、FPGA程序实现方法、以及必须留有足够的时间裕量等，计算出DSP与FPGA通讯所需的“写建立周期数/写选通周期数/写保持周期数”和“读建立周期数/读选通周期数/读保持周期数”的最小值，并设置DSP与FPGA通讯的地址空间的控制寄存器中的相应位，用于保证DSP与FPGA之间的可靠通信。

3.根据权利要求2所述的用于星载DSP和FPGA之间通讯的地址优化设计方法，其特征在于，所述DSP与FPGA异步通讯具体包括：DSP从FPGA读和DSP向FPGA写；DSP从FPGA读所需要的地址译码数量，由读各状态字所需地址译码数量加上读大块数据的种类所需地址译码数量；DSP向FPGA写所需地址译码数量，由写各控制字所需地址译码数量加上写大块数据的种类所需地址译码数量；DSP与FPGA通讯所需地址译码数量为读所需地址译码数量和写所需地址译码数量二者较大者决定。

4.根据权利要求1所述的用于星载DSP和FPGA之间通讯的地址优化设计方法，其特征在于，所述步骤102）进一步包含如下子步骤：

步骤102-1）DSP写单个实时控制指令，采用CPU单次写方式，且每个实时控制指令均需占用DSP的一个固定地址；FPGA根据DSP输出的地址译码，检测DSP写控制信号的下降沿，在DSP写控制信号的下降沿之后第二个FPGA时钟上升沿，得到一个单周期有效的使能信号，该使能信号有效后，当下一个FPGA时钟上升沿来到时，控制指令在FPGA内部被寄存；

步骤102-2）DSP从FPGA读单个状态字，采用CPU单次读方式，且每个状态字的读需要占用DSP的某一个固定地址；具体为：FPGA根据DSP输出的地址译码，检测DSP读控制信号的下降沿，在DSP读控制信号的下降沿之后的第二个FPGA时钟上升沿，得到一个单周期有效的使能信号，该使能信号有效后，当下一个FPGA时钟上升沿来到时，FPGA将DSP所需状态字经过三态门输出到与DSP通讯的数据总线上，由DSP读取。

5.根据权利要求1所述的用于星载DSP和FPGA之间通讯的地址优化设计方法，其特征在于，所述步骤103）进一步包含如下子步骤：

步骤103-1）当DSP向FPGA搬移非固定大小的大块数据包时，在FPGA内部用双端口RAM构造一个FIFO，DSP采用直接存储器访问方式将其片内已经组包的数据搬移到FPGA内部的该FIFO中，搬移某一种数据块的目标地址是一个固定地址；FPGA根据DSP输出的地址译码，检测DSP写控制信号的下降沿，在每个写控制信号的下降沿之后的第二个FPGA时钟上升沿，得到一个单周期有效的使能信号，该使能信号有效后，当下一个FPGA时钟上升沿来到时，FIFO地址指针加1，同时得到单周期有效的FIFO写使能信号；

步骤103-2）当DSP从FPGA读固定大小的大块数据，FPGA将DSP要搬移的数据存储在双端口RAM中，数据存储完毕则向DSP发中断，通知DSP来搬移数据；DSP响应中断，采用直接存储器访问方式将保存在FPGA内部双端口RAM中的数据搬移到DSP的片内RAM中，FPGA根据DSP输出的地址译码，检测DSP读控制信号的下降沿，在DSP读控制信号的下降沿之后的第二个FPGA时钟上升沿，得到一个单周期有效的使能信号，该使能信号有效后，当在下一个FPGA时钟上升沿来到时，双口RAM读控制口地址加1，同时得到单周期有效的双口RAM读控制端口的使能信号。

6.根据权利要求5所述的用于星载DSP和FPGA之间通讯的地址优化设计方法，其特征在于，当DSP向FPGA写非固定大小的大块数据包，例如每包1280字节，每次写数据包的包数是可变的，假设变化范围为1-12包，则在FPGA内部构造一个能缓存最多一次连续写12包数据的FIFO，则该FIFO存储体的大小应该为“32位宽x4096深”，并且DSP写数据包的间隔时间应该保证在DSP写下一次数据包之前，FPGA已经将DSP上一次写入的数据已经全都传输出去，因此FPGA的FIFO不需要给DSP“满”标志。

7.根据权利要求5所述的用于星载DSP和FPGA之间通讯的地址优化设计方法，其特征在于，当DSP从FPGA读固定大小的大块数据，如读512字节的-AD采集数据块，FPGA将AD采集数据缓存在大小为512字节的内部双端口RAM中，该双口RAM的读控制口封装成“32位宽x128深”，DSP采用直接存储器方式搬移的传输计数为固定的128，FPGA程序设计为用于地址自增的计数器为7位，计数范围为0-127，则每次128个传输计数刚好遍历了双端口RAM的读控制口的地址范围0-127，DSP的每次执行直接存储器方式搬移数据，刚好从双端口RAM的0地址开始。

8.根据权利要求5所述的用于星载DSP和FPGA之间通讯的地址优化设计方法，其特征在于，所述DSP与FPGA之间某种大块数据的搬移仅需一个地址，因此DSP与FPGA通讯并不需要连续的地址，二者之间的地址连线优先使用DSP其它外设不用的地址信号，如DSP与64K字节的PROM通讯不用的三根地址线EA（19:21），不用的片选信号CE0、片选信号CE2和片选信号CE3也当作三根地址信号使用；采用这种地址设计方法避免与PROM共用地址线，这些地址信号的连线是点到点的，从而减少了PCB板设计的复杂度；3个地址EA（19:21）再加上3个片选信号能够在FPGA内部进行6到64译码,即DSP可对FPGA进行最多64种读或写操作。

9.根据权利要求1所述的用于星载DSP和FPGA之间通讯的地址优化设计方法，其特征在于，所述FPGA的输入输出接口信号尽可能采用三模冗余设计，用于增强FPGA抗单粒子效应的能力。

10.一种用于星载DSP和FPGA之间的通讯的地址线，该设计用于实现Ti公司的C6000系列数字信号处理器C6x01和SRAM型可编程逻辑器件之间的寻址，采用这种通讯地址设计方法，能减少DSP与FPGA之间的接口信号线的数量，进而节省FPGA的IO资源，所述星载DSP和FPGA之间地址线为：

DSP的程序存储器所需的地址是从低位开始，EA(2:16)同时连到两个只读存储器地址总线和Flash的低15位地址总线，64K x8位的Flash地址需再加上EA17，DSP程序ROM的片选必须是CE1；两个ROM需要串接成一个64K x 8位的存储空间,这通过将EA17和EA18作为地址选通、CE1作为译码器使能输入，得到两个一次性烧写的只读程序存储器的片选CE1_1和片选CE1_2，此处用的是2到4译码，多出的两路译码输出可作为DSP写其他慢速控制信号；地址线EA[2：18]均用于与只读程序存储器的接口，DSP将剩余的3个地址线EA[19：21]用于与FPGA通讯；

EA[19：21]3根地址线再加上三个片选信号CE0、CE2和CE3，则DSP与FPGA通讯相当于有6根非连续的地址线，这6个等效的地址线在FPGA内部进行6到64译码,即DSP可对FPGA进行64种读写操作；

其中，DSP与FPGA接口信号中的地址总线和片选信号与程序存储器均没有共用，只共用了三个异步读写控制信号，这三个控制信号连同8位数据总线共用一片的162245来进行驱动与隔离。

Images