CN105446212A - 一种伺服驱动器的控制方法及装置 - Google Patents

Abstract

本申请提供了一种伺服控制器的数据传输方法及装置，其中方法包括：确定向第二端发送的第一地址；在附加信息集合中查找与所述第一地址对应的第一附加信息；其中，所述附加信息集合存储有与多个地址对应的附加信息，所述附加信息用于解释所述控制指令；通过DPRAM中的SDO通道向所述第二端传输所述第一地址和所述第一附加信息。本申请中减少了一部分地址总线，将该部分地址总线需要传输的控制指令和控制数据，结合DPRAM中的SDO通道实现传输。由于减少地址总线的数量，从而方便DSP与FPGA之间的PCB布线。

Description

一种伺服驱动器的控制方法及装置

技术领域

本申请涉及电机控制技术领域，尤其涉及一种伺服驱动器的控制方法及装置。

背景技术

随着近年来以太网技术的发展，以太网总线通讯协议已应用于伺服驱动器中。参见图1为目前伺服驱动器，图示中伺服驱动器采用FPGA+DSP的硬件架构。其中，DSP为DigitalSignalProcessor，即数字信号处理器，用于运行驱动器控制程序。FPGA为Field－ProgrammableGateArray，即现场可编程门阵列；用于实现以太网通讯协议；并且，FPGA中包括DPRAM和以太网协议栈；DPRAM为Double-portRAM，即双端口RAM的意思。

为了实现伺服驱动器的具体功能，以太网协议栈与DSP之间需要进行数据交互。数据交互过程需要借助FPGA中的DPRAM实现。具体过程可以为：以太网协议栈可以将数据写入DPRAM，以便DSP在DPRAM中读取数据；反之，DSP可以将数据写入DPRAM，以便以太网协议栈在DPRAM中读取数据。

在以太网协议栈和DSP之间交互数据具有两种类型：一种为同步数据(PDO数据)，一种为异步数据(SDO数据)。针对同步数据，需要在每个以太网传输周期被DSP与以太网协议栈进行更新或读取，以实时保证以太网协议栈和DSP上的同步性。针对异步数据在需要的时候，才在DSP与以太网协议栈之间传输数据。

目前，DSP端与FPGA之间的具有32条信号线。32条信号线分别包括16条数据总线、3条控制线以及13条地址总线。但是DSP端与FPGA之间的信号线数量过多，影响了DSP与FPGA之间的PCB布线。

因此，现在需要一种方法，来减少DSP与FPGA之间的信号线数量。

发明内容

鉴于此，本申请提供了一种伺服驱动器的控制方法及装置，以便可以减少DSP与FPGA之间的信号线数量。

为了实现上述目的，本申请提供了以下技术手段：

一种伺服控制器的数据传输方法，包括：

确定向第二端发送的第一地址；

在附加信息集合中查找与所述第一地址对应的第一附加信息；其中，所述附加信息集合存储有与多个地址对应的附加信息，所述附加信息用于解释所述控制指令；

通过DPRAM中的SDO通道向所述第二端传输所述第一地址和所述第一附加信息。

优选的，所述SDO通道包括所述控制字寄存器、变量索引寄存器和数据寄存器；则所述通过DPRAM中的SDO通道向所述第二端传输所述第一地址和所述第一附加信息，包括：

将所述控制字寄存器中传输控制字更改为第一控制字；其中，所述第一控制字表示第一端向所述第二端传输数据；

将所述第一附加信息存储至所述变量索引寄存器中；

将所述第一地址存储至所述数据寄存器中。

优选的，还包括：

通过DPRAM中的SDO通道接收所述第二端传输所述第二地址和所述第二附加信息；其中，所述第二地址为所述第二端根据所述第一地址和所述第二附加信息生成的，所述第二附加信息为在第二端的附加信息集合中依据所述第二地址查找到；并且，所述SDO通道控制字寄存器中的传输控制字为第二控制字。

优选的，在第一端为DSP端的情况下，所述第二端为以太网协议栈端；或者，

在所述第一端为以太网协议栈端的情况下，所述第二端为DSP端。

一种伺服控制器的数据传输装置，包括：

确定单元，用于确定向第二端发送的第一地址；

查找单元，用于在附加信息集合中查找与所述第一地址对应的第一附加信息；其中，所述附加信息集合存储有与多个地址对应的附加信息，所述附加信息用于解释所述控制指令；

传输单元，用于通过DPRAM中的SDO通道向所述第二端传输所述第一地址和所述第一附加信息。

优选的，所述SDO通道包括所述控制字寄存器、变量索引寄存器和数据寄存器；则所述传输单元，包括：

更改单元，用于将所述控制字寄存器中传输控制字更改为第一控制字；其中，所述第一控制字表示第一端向所述第二端传输数据；

第一存储单元，用于将所述第一附加信息存储至所述变量索引寄存器中；

第二存储单元，用于将所述第一地址存储至所述数据寄存器中。

优选的，还包括：

接收单元，用于通过DPRAM中的SDO通道接收所述第二端传输所述第二地址和所述第二附加信息；其中，所述第二地址为所述第二端根据所述第一地址和所述第二附加信息生成的，所述第二附加信息为在第二端的附加信息集合中依据所述第二地址查找到，并且，所述SDO通道控制字寄存器中的传输控制字为第二控制字。

优选的，在第一端为DSP端的情况下，所述第二端为以太网协议栈端；或者，

在所述第一端为以太网协议栈端的情况下，所述第二端为DSP端。

由以上内容，可以看出本申请具有以下有益效果：

本申请中减少了一部分地址总线，将需要采用地址总线进行传输的控制指令变换为带指令标示符的数据，并通过SDO通道进行传输。由于减少地址总线的数量，从而方便DSP与FPGA之间的PCB布线。例如，本申请可以达到DSP与FPGA间需28条信号线(16bits数据总线，3条控制线，9bits地址总线)，相较于现有技术的32条信号线而言，可以减少4根信号线。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请公开的一种伺服驱动器的结构示意图；

图2为本申请实施例一种伺服驱动器中DPRAM的结构示意图；

图3为本申请实施例公开的一种伺服控制器的数据传输方法的流程图；

图4为本申请实施例公开的又一伺服控制器的数据传输方法的流程图；

图5为本申请实施例公开的又一伺服控制器的数据传输方法的流程图；

图6为本申请实施例公开的又一伺服控制器的数据传输方法的流程图；

图7为本申请实施例公开的伺服控制器的数据传输装置的结构图；

图8为本申请实施例公开的又一伺服控制器的数据传输装置的结构图；

图9a和9b为本申请实施例公开的读写时序的示意图；

图10a和10b为本申请实施例公开的读写状态机的示意图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的数据传输方法应用于FPGA中，在FPGA的一端为DSP端另一端为以太网协议栈端，并且在FPGA中设置有DPRAM。因此，本申请中的FPGA可以实现基于DPRAM来实现DSP端与以太网协议栈端之间的数据传输。

参见图2，为本申请提供的DPRAM的结构。

从图2所示中可以看出：DPRAM包括两个通道：同步数据传输通道(简称PDO通道)和异步数据传输通道(简称SDO通道)。针对PDO通道具体分为第一通道和第二通道。其中，第一通道用于以太网协议栈端向DSP端写数据；第二通道用于DSP端向以太网协议栈端写数据。

在PDO通道中，第一通道具体包括：DSP端的输出寄存器DR_RAM[x](x＝0,1,...,m)，中间寄存器F1_RAM[x](x＝0,1,...,m)，以及，以太网协议栈端的输入寄存器PW_RAM[x](x＝0,1,...,m)。

第二通道包括：DSP端的输入寄存器DW_RAM[x](x＝0,1,...,n)，中间寄存器F2_RAM[x](x＝0,1,...,n)，以及，以太网协议栈端的输出寄存器PR_RAM[x](x＝0,1,...,n)。

在PDO通道中，当以太网协议栈需要写数据时，可以向输入寄存器PW_RAM[x](x＝0,1,...,m)中写入数据，然后可以再将数据从输入寄存器PW_RAM[x](x＝0,1,...,m)中，转存至中间寄存器F1_RAM[x](x＝0,1,...,m)中，以便DSP端从输出寄存器中DR_RAM[x](x＝0,1,...,m)中读取数据。

在PDO通道中，当DSP端需要写数据时，可以向输入寄存器DW_RAM[x](x＝0,1,...,n)中写入数据，然后可以再将数据从输入寄存器DW_RAM[x](x＝0,1,...,n)中，转存至中间寄存器F2_RAM[x](x＝0,1,...,n)中，以便以太网协议栈从输出寄存器PR_RAM[x](x＝0,1,...,n)中读取数据。

在SDO传输通道中SDO_Ctrl_word[j](j＝max(n+1,m+1))为控制字寄存器，用于传输SDO通道传输控制字；Objdict_index[j+1]为变量索引寄存器，用于传输传变量的索引；SDO_RAM[x](x＝j+2,j+3,...,k，k为DSP与FPGA间并口地址总线最大有效地址)为数据寄存器，用于传输数据信息。

对于SDO数据，由于在控制过程中不要求数据的实时性，因此DSP端与以太网协议栈端皆采用轮询的形式访问SDO的控制字寄存器(图2中的SDO_Ctrl_word[j])，当需要进行读写时才对SDO通道进行读写操作。

但是，DSP端与FPGA之间的具有32条信号线。32条信号线分别包括16条数据总线、3条控制线以及13条地址总线。由于DSP端与FPGA之间的信号线数量过多，影响了DSP与FPGA之间的PCB布线。所以，本申请的目的为减少DSP与FPGA之间的信号线数量。

在DSP与FPGA之间进行数据传输的过程中，需要利用地址总线来传输在利用地址，由于每个地址均可以代表一个控制指令，所以利用地址总线来传输地址，可以实现传输控制指令的目的。例如，地址00H代表停止操作；若第一端将地址00H采用地址总线传输第二端，则表示第一端希望第二端执行停机操作。

为了减少信号线的数量，本申请的大体思路为：减少一部分地址总线，将该部分地址总线所需要传输的控制指令，通过SDO通道来进行传输，从而达到减少地址总线数量的目的。

但是，由于利用地址总线传输地址，相当于传输控制指令。如果利用SDO通道来传输地址，则仅仅是传输地址所代表的数据，而不是控制指令。例如，如果第一端利用SDO通道来传输00H，则第二端仅仅能够接收到数据00H，而不是接收到停止指令。

为此，本申请分别在第一端和第二端中增加附加信息集合，附加信息集合包括地址以及与地址对应的附加信息，附加信息用于解释地址所表示的控制指令。例如，以00H为例，在附加信息集合中增加与00H对应的附加信息(停机指令)。

由于本申请针对DSP端或以太网协议栈端的执行过程均是一致的，所以本申请将DSP端或以太网协议栈端称为第一端，对应的，将以太网协议栈端或DSP端称为第二端。

下面介绍本申请的具体执行过程，如图3所示，本申请提供的一种伺服控制器的数据传输方法，具体包括：

步骤S301：确定向第二端发送的第一地址。

在第一端根据自身需要，预计向第二端发送控制指令时候，首先确定与控制指令对应的第一地址。例如，第一端经过判断发现需要向第二端发送停止指令，则确定与停止指令对应的第一地址00H。

步骤S302：在附加信息集合中查找与所述第一地址对应的第一附加信息；其中，所述附加信息集合存储有与多个地址对应的附加信息，所述附加信息用于解释所述控制指令。

为了将第一地址采用SDO通道进行传输，并且能够表征第二端可以识别出第一地址，在附加信息集合中查找与第一地址对应的第一附加信息，第一附加信息可以解释第一地址。例如，在附加信息集合中查找与00H对应的附加信息(停止指令)，则可以附加信息(停止指令)得知地址00H所表达的控制指令。

步骤S303：通过DPRAM中的SDO通道向所述第二端传输所述第一地址和所述第一附加信息。

为了将方便第二端识别第一地址所代表的控制指令，将第一地址和第一附加信息一并通过DPRAM的SDO通道传输至第二端。如果利用地址总线来传输第一地址时，直接传输第一地址即可。但是，利用SDO通道来传输第一地址时，为了保证第二端可以识别第一地址，需要为第一地址添加第一附加信息，利用第一附加信息来表示第一地址所表达的控制指令。

由图2所示的DPRAM的结构可以清楚得知，DPRAM的SDO通道包括所述控制字寄存器、变量索引寄存器和数据寄存器。

下面介绍利用DPRAM中的SDO通道来传输第一地址和第一附加信息的详细过程，如图4所示，具体包括：

步骤S401：将所述控制字寄存器中传输控制字更改为第一控制字；其中，所述第一控制字表示第一端向所述第二端传输数据。

由于第一端需要向第二端传输数据，所以第一端可以更改控制字寄存器中的传输控制字，使其更改为用于表示第一端向第二端传输数据的第一控制字。以便第二端检测到第一控制字之后，便可以得知第一端即将向其发送数据信息。

步骤S402：将所述第一附加信息存储至所述变量索引寄存器中。

第一端可以将第一附加信息添加至变量索引寄存器中，以便第二端可以在变量索引寄存器中得到与第一地址对应的控制指令。

步骤S403：将所述第一地址存储至所述数据寄存器中。

第一端可以将第一地址存储至数据寄存器中，以便第二端可以在数据寄存器中得到第一地址。

下面介绍第二端的执行情况，如图5所示，具体包括以下步骤：

步骤S501：在检测到传输控制字更改为第一控制字的情况下，在变量索引寄存器中获取第一附加信息，在数据寄存器获取第一地址。

第二端在检测到控制字寄存器中的传输控制字更改为第一控制字的情况下，可以在SDO通道的变量索引寄存器中获取第一端存储的第一附加信息，并在SDO通道的数据寄存器中获取第一端存储的第一地址。

步骤S502：结合所述第一附加信息和所述第一地址，确定与反馈指令对应的第二地址。

第二端根据第一附加信息并可以得知第一地址所代表的控制指令，并根据程序来生成相应反馈指令，以便向第一端发送反馈指令。为了向第一端发送反馈指令，可以确定与反馈指令对应的第二地址。

步骤S503：在附加信息集合中，查找与所述第二地址对应的第二附加信息。

为了将第二地址也通过SDO通道进行传输，同样需要在附加信息集合中查找与第二地址对应的第二附加信息。第二附加信息用于解释第二地址所代表的控制指令。

步骤S504：通过DPRAM中的SDO通道向第一端传输所述第二地址和所述第二附加信息。

下面详细介绍第二端向第一端传输第二地址和第二附加信息的过程，如图6所示，具体包括：

步骤S601：将所述控制字寄存器中传输控制字更改为第二控制字；其中，所述第二控制字表示第二端向所述第一端传输数据。

步骤S602：将所述第二附加信息存储至所述变量索引寄存器中。

步骤S603：将所述第二地址存储至所述数据寄存器中。

本实施例的详细执行过程与图3所示执行过程一致，在此不再赘述。

由以上内容可以看出，本申请具有以下技术效果：

本申请中减少了一部分地址总线，将该部分地址总线需要传输的控制指令和控制数据，结合DPRAM中的SDO通道实现传输。由于减少地址总线的数量，从而方便DSP与FPGA之间的PCB布线。例如，本申请可以达到DSP与FPGA间需28条信号线(16bits数据总线，3条控制线，9bits地址总线)，相较于现有技术的32条信号线而言，可以减少4根信号线。

与图3所示的一种伺服控制器的数据传输装置相对应，本申请还提供了一种伺服控制器的数据传输装置。在本装置中在第一端为DSP端的情况下，所述第二端为以太网协议栈端；或者，在所述第一端为以太网协议栈端的情况下，所述第二端为DSP端。

如图7所示，所述装置具体包括：

确定单元71，用于确定向第二端发送的第一地址；

查找单元72，用于在附加信息集合中查找与所述第一地址对应的第一附加信息；其中，所述附加信息集合存储有与多个地址对应的附加信息，所述附加信息用于解释所述控制指令；

传输单元73，用于通过DPRAM中的SDO通道向所述第二端传输所述第一地址和所述第一附加信息。

本申请所提供的伺服控制器的数据传输装置，还包括：

接收单元74，用于通过DPRAM中的SDO通道接收所述第二端传输所述第二地址和所述第二附加信息。其中，所述第二地址为所述第二端根据所述第一地址和所述第二附加信息生成的，所述第二附加信息为在第二端的附加信息集合中依据所述第二地址查找到，并且，所述SDO通道控制字寄存器中的传输控制字为第二控制字。

所述SDO通道包括所述控制字寄存器、变量索引寄存器和数据寄存器.如图8所示，则所述传输单元73，包括：

更改单元81，用于将所述控制字寄存器中传输控制字更改为第一控制字；其中，所述第一控制字表示第一端向所述第二端传输数据；

第一存储单元82，用于将所述第一附加信息存储至所述变量索引寄存器中；

第二存储单元83，用于将所述第一地址存储至所述数据寄存器中。

下面介绍第二端的执行情况，第二端检测到传输控制字更改为第一控制字的情况下，在变量索引寄存器中获取第一附加信息，在数据寄存器获取第一地址。即，第二端在检测到控制字寄存器中的传输控制字更改为第一控制字的情况下，可以在SDO通道的变量索引寄存器中获取第一端存储的第一附加信息，并在SDO通道的数据寄存器中获取第一端存储的第一地址。

其次，结合所述第一附加信息和所述第一地址，确定与反馈指令对应的第二地址。即，第二端根据第一附加信息并可以得知第一地址所代表的控制指令，并根据程序来生成相应反馈指令，以便向第一端发送反馈指令。为了向第一端发送反馈指令，可以确定与反馈指令对应的第二地址。

然后，在附加信息集合中，查找与所述第二地址对应的第二附加信息。即，为了将第二地址也通过SDO通道进行传输，同样需要在附加信息集合中查找与第二地址对应的第二附加信息。第二附加信息用于解释第二地址所代表的控制指令。

最后，通过DPRAM中的SDO通道向第一端传输所述第二地址和所述第二附加信息。即，将所述控制字寄存器中传输控制字更改为第二控制字；其中，所述第二控制字表示第二端向所述第一端传输数据。将所述第二附加信息存储至所述变量索引寄存器中。将所述第二地址存储至所述数据寄存器中。

此外，本申请还可以提高读写效率，详细内容参见下述：

根据DSP的数据手册，DSP采用通用模式(Generalpurposemode)对DPRAM进行读写，其读写访问时间分别为两个时钟周期(rd2cyc＝1,wr2cyc＝1)，具体读时序如图9a所示，写时序参见图9b所示。

如图9a和9b所示，读写时序中数据总线需要在读或者写信号有效后的一个时钟周期的上升沿输出或者读入有效的数据信号，并维持读数据信号一个时钟周期，因此针对该特点通过Verilog编写读写状态机实现DPRAM的DSP端时序控制，其DSP端读操作的状态机如图10a所示，DSP端写操作的状态机如图10b所示。

在图10a和10b中，转移状态STx，其中x＝0、1、2、3、4。DATA_out与DATA_in为DSP端并口数据总线输入与输出寄存器，DSP_RD与DSP_WR分别为DSP端并口的读写控制信号。

从图示中可以看出状态机在等待到读写控制信号后，通过两个空状态进行等待，并在第二个时钟上升沿时对总线进行数据输出与读入，完成对数据的交换。由于10a与10b中的ST1与ST2两个状态为等待状态，所以，可以删减ST1与ST2两个状态，以便提高并口总线的读写速率。

由于DPRAM与以太网协议栈端同在一片FPGA内部，因此可以通过Avalon总线来实现DPRAM与以太网协议栈端之间数据交换。同样的，以太网协议栈端端与图10a和10b所示的状态机类似，只不过由于以太网协议栈端的读写周期为一个时钟周期，因此可以省略ST2的空状态，以便提高Avalon总线的读写效率。

本实施例方法所述的功能如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算设备可读取存储介质中。基于这样的理解，本申请实施例对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该软件产品存储在一个存储介质中，包括若干指令用以使得一台计算设备(可以是个人计算机，服务器，移动计算设备或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-OnlyMemory)、随机存取存储器(RAM，RandomAccessMemory)、磁碟或者光盘等各种可以存储程序代码的介质。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本申请。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本申请的精神或范围的情况下，在其它实施例中实现。因此，本申请将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (8)

1.一种伺服控制器的数据传输方法，其特征在于，包括：

确定向第二端发送的第一地址；

在附加信息集合中查找与所述第一地址对应的第一附加信息；其中，所述附加信息集合存储有与多个地址对应的附加信息，所述附加信息用于解释所述控制指令；

通过DPRAM中的SDO通道向所述第二端传输所述第一地址和所述第一附加信息。

2.如权利要求1所述的方法，其特征在于，所述SDO通道包括所述控制字寄存器、变量索引寄存器和数据寄存器；则所述通过DPRAM中的SDO通道向所述第二端传输所述第一地址和所述第一附加信息，包括：

将所述控制字寄存器中传输控制字更改为第一控制字；其中，所述第一控制字表示第一端向所述第二端传输数据；

将所述第一附加信息存储至所述变量索引寄存器中；

将所述第一地址存储至所述数据寄存器中。

3.如权利要求1所述的方法，其特征在于，还包括：

通过DPRAM中的SDO通道接收所述第二端传输所述第二地址和所述第二附加信息；其中，所述第二地址为所述第二端根据所述第一地址和所述第二附加信息生成的，所述第二附加信息为在第二端的附加信息集合中依据所述第二地址查找到；并且，所述SDO通道控制字寄存器中的传输控制字为第二控制字。

4.如权利要求1-3任一项所述的方法，其特征在于，在第一端为DSP端的情况下，所述第二端为以太网协议栈端；或者，

在所述第一端为以太网协议栈端的情况下，所述第二端为DSP端。

5.一种伺服控制器的数据传输装置，其特征在于，包括：

确定单元，用于确定向第二端发送的第一地址；

查找单元，用于在附加信息集合中查找与所述第一地址对应的第一附加信息；其中，所述附加信息集合存储有与多个地址对应的附加信息，所述附加信息用于解释所述控制指令；

传输单元，用于通过DPRAM中的SDO通道向所述第二端传输所述第一地址和所述第一附加信息。

6.如权利要求5所述的装置，其特征在于，所述SDO通道包括所述控制字寄存器、变量索引寄存器和数据寄存器；则所述传输单元，包括：

更改单元，用于将所述控制字寄存器中传输控制字更改为第一控制字；其中，所述第一控制字表示第一端向所述第二端传输数据；

第一存储单元，用于将所述第一附加信息存储至所述变量索引寄存器中；

第二存储单元，用于将所述第一地址存储至所述数据寄存器中。

7.如权利要求5所述的装置，其特征在于，还包括：

接收单元，用于通过DPRAM中的SDO通道接收所述第二端传输所述第二地址和所述第二附加信息；其中，所述第二地址为所述第二端根据所述第一地址和所述第二附加信息生成的，所述第二附加信息为在第二端的附加信息集合中依据所述第二地址查找到，并且，所述SDO通道控制字寄存器中的传输控制字为第二控制字。

8.如权利要求5-8任一项所述的装置，其特征在于，在第一端为DSP端的情况下，所述第二端为以太网协议栈端；或者，

在所述第一端为以太网协议栈端的情况下，所述第二端为DSP端。