CN110196391A - 基于fpga与dsp架构的数字电路测试装置及方法 - Google Patents

Abstract

本发明公开了一种基于FPGA与DSP架构的数字电路测试装置及方法，通过软件程序实现DSP芯片和FPGA芯片的主从控制关系，电路系统中的FPGA和DSP芯片中加载程序，能够测试具有FPGA+DSP架构及有多个外部设备的数字电路，并能够验证FPGA与DSP芯片之间的通信、控制功能是否正常，从而完全验证电路系统是否正常工作。本发明能够对具有FPGA+DSP架构及所有相关外部设备的电路进行功能测试，测试结果快速、可靠。

Description

基于FPGA与DSP架构的数字电路测试装置及方法

技术领域

本发明涉及一种基于FPGA与DSP架构的数字电路测试装置及方法，属于数字电路测试技术领域。

背景技术

数字电路系统的测试是数字电路生产加工中的重要部分，现有的数字电路测试方法，一种数字电路系统的测试方法，专利号：CN20160972232.2，只针对具有单一FPGA芯片及其相关外部设备的功能进行测试，而随着技术的进步，越来越多的电路具有两个甚至多个控制芯片及其外部设备，这就需要新的测试方法解决具有多个主控芯片电路的测试问题。本发明实现了一种将多个主控芯片按照主从逻辑关系进行测试的方法，具体地实现了对具有FPGA+DSP架构及所有相关外部设备的电路进行功能测试，测试结果快速、可靠。

发明内容

本发明的目的： 本发明设计了一种测试装置及方法，通过软件程序实现DSP芯片和FPGA芯片的主从控制关系，电路系统中的FPGA和DSP芯片中加载程序，能够测试具有FPGA+DSP架构及有多个外部设备的数字电路，并能够验证FPGA与DSP芯片之间的通信、控制功能是否正常，从而完全验证电路系统是否正常工作。

实现本发明目的的技术解决方案为：

一种基于FPGA与DSP架构的数字电路测试装置，其特征是，包括共用电源和时钟模块的DSP与FPGA；FPGA和DSP之间对应连接有控制线、数据线和地址线；

FPGA和DSP分别通过一在线调试程序下载口下载调试程序；

FPGA经异步串行通信模块通过USB转串口连入上位机；

FPGA通过I2C通信模块和/或I/O控制模块连接外设。

一种基于FPGA与DSP架构的数字电路测试方法，其特征是，包括以下步骤：

步骤1，上电启动后， DSP首先完成发送数据的相关配置，然后发送数据到FPGA，在地址线、数据线和控制线上形成方波；FPGA收到数据后，判断是否接收到正确的方波，根据接收到的信息给出相关的指示状态；

FPGA等待DSP数据的同时，FPGA对异步串行通信接口所连接的设备、I2C接口所连接的存储设备同步测试；

步骤2，在DSP完成发送数据后进行配置切换并延时等待，将DSP配置成接收状态，等待FPGA发送的数据；

步骤3，FPGA 向DSP发送数据，DSP接收数据完成主从通信，给出接收是否成功的指示。

进一步地，异步串行通信接口所连接的设备的测试数据由上位机发送，存储设备由FPGA软件设置发送指定的数据内容，这两种设备接收数据后再将接收到的数据反馈到FPGA，FPGA再分别由不同的异步串行通道发送这两份数据至上位机，由上位机检查发送和接收到的两份数据是否一致，判断相关设备是否正常。

进一步地，延时等待时间由FPGA工作频率和测试其他与FPGA连接的外部设备需要的时间综合确定。

进一步地，DSP程序顺序执行，对其所连接的多个外设逐个测试。

进一步地，FPGA程序并行执行，对其所连接的多个外设同步测试。

进一步地，以DSP为主控芯片，FPGA为从控制芯片。

进一步地，DSP的具体流程包括读模式和写模式：

写模式时，进行写模式配置，配置写数据的位数、写的内容和写的频率，配置完成后进行写操作；

相邻两次写分别是0和1，形成方波，经第一延时等待写完成，进行GPIO功能测试，将GPIO置高电平，再经第二延时后将GPIO置低，使GPIO端口形成方波输出；经第三延时后判断继续进行测试循环还是结束循环，结束循环即在等待FPGA的反馈数据；结束循环DSP进入读模式，等待读入FPGA反馈的数据；FPGA反馈的数据的读入流程同DSP发送数据的写模式配置同理，最后DSP输出测试结果，结束测试。

本发明创造的优点以及达到的效果：

（1）本发明采用主从逻辑控制关系的测试方法，可以解决具有两个及两个以上主控芯片的数字电路的测试工作。具体采用一主多从还是多主多从，哪类芯片作为主控芯片，哪类芯片作为从控制芯片，根据电路具体确定。推荐以具有较少外部设备的顺序执行程序的芯片做主控芯片，具有多个外部设备的并行执行程序的芯片做从控制芯片。

（2）本测试装置可以通过上位机在线调试电路，可以广泛用于具有FPGA+DSP架构的电路系统外部设备有差异的系统的测试，根据已知的外部设备在测试程序中增加、减少相应外部设备的测试模块，即可迅速方便地调整测试方案。其中测试模块是由模块库调用，模块库根据常用外部设备和具体工程外部设备构建并维护。

（3）依靠FPGA和DSP电路的程序存储功能，只需对FPGA和DSP分别烧写一次程序，就可以验证电路功能，后续测试无需再次烧写程序，节省时间成本。

（4）本测试方法对有双向数据端口的设备均进行数据输入和数据输出的测试，测试方法具有完备性，测试结果可靠。

（5）本测试方法能够阶段性的验证电路功能，每个测试模块给出相应的指示结果，出现电路功能异常时可以准确定位异常模块，排查电路迅速高效。

（6）本方法是针对生产环节中的大批量电路制作后的测试工作，可以大大简化测试过程的时间。

附图说明

图1 测试系统硬件装置连接示意图；

图2 FPGA+DSP架构的电路系统方框图；

图3 测试系统数据流向；

图4 电路系统软件测试程序流程图；

图5 FPGA中程序模块化实现的示意图；

图6 DSP的软件程序流程图；

图7 异步串行通信收发数据波形图；

图8 FPGA向I2C接口的存储器写入数据波形图；

图9 FPGA从I2C接口的存储器读取数据波形图。

具体实施方式

下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

电路测试系统装置照图1连接，连接电路的电源线和地线到直流电源，连接DSP下载器到JTAG1，连接FPGA下载器到JTAG2，异步串行通信接口的数据线分别通过USB转串口连入上位机，连接完成后检查连续，确认无误后打开直流电源供正5V电。

由图2电路系统方框图，将系统分为若干个模块，DSP、FPGA（异步串行通信模块、I2C通信模块、I/O控制模块），按照模块编写FPGA和DSP中的程序。

为了使DSP与FPGA协同工作，两个模块共用电源和时钟模块，JTAG1是DSP的在线调试程序下载口，JTAG2是FPGA的在线调试程序下载口，flash1用于DSP的程序固化烧写，flash2用于FPGA的上电程序加载，异步串行通信接口中包含RS485、RS422、RS232等模块，EEPROM是FPGA中基于I2C通信协议的外设。FPGA和DSP之间有控制线、数据线和地址线。指示1模块指示的是DSP的工作状态，指示2指示的是FPGA工作状态，指示3指示的是DSP向FPGA发送数据的通信状态，指示4指示的是DSP从FPGA接收数据的通信状态。

软件流程如图4，考虑到系统具有DSP和FPGA两个主控芯片，DSP芯片的程序是顺序执行的，对多个外设需要逐个测试，FPGA芯片程序是并行执行的，对多个外设可同步测试，结合芯片特点采用主从控制方法，以DSP芯片为主控芯片，FPGA芯片为从控制芯片。上电启动后，DSP首先完成发送数据的相关配置，然后发送数据到FPGA，本方案实现是在地址、数据、控制线上形成方波，不发送其他信息，加入FPGA的外部设备信息等更复杂的实现，可以通过对软件的维护更新实现。FPGA收到数据后，判断是否接收到正确的方波，根据接收到的信息给出相关的指示状态；在等待DSP数据的同时，FPGA对异步串行设备、I2C接口的设备等外设同步测试，异步串行设备数据由上位机发送数据，存储设备由FPGA软件设置发送指定的数据内容，这两种设备接收数据后反馈数据到FPGA，最后FPGA分别由不同的异步串行通道发送这两份数据至上位机，在上位机检查发送和接收两个数据一致证明设备正常，不一致证明相关设备异常。接下来FPGA 向DSP发送数据，方法同DSP向FPGA发送数据相同，需要在FPGA发送数据前将DSP配置成接收状态，方法是在DSP完成发送数据后进行配置切换并延时等待，等待FPGA发送的数据，等待时间由FPGA工作频率和测试其他外部设备的方法需要的时间综合确定，DSP接收数据完成主从通信，给出接收是否成功的指示，以上完成本实施的所有测试。如果DSP有其他外部设备在接收FPGA反馈数据后继续进行其他的测试，本发明的硬件DSP上没有其他外部设备，为了测试流程的完整性在图4中加入了对DSP其他设备的测试步骤。

硬件的具体操作过程是向DSP中烧写程序，等待烧写完成，烧写完成后向FPGA中烧写程序，等待烧写完成，烧写完成后关闭供电电源。

等待5秒后再次上电，检查DSP和FPGA的3个指示状态是否正常，指示模块正常表明电路系统电源模块工作正常，flash1向DSP，flash2向FPGA加载程序正常，DSP和FPGA通信正常，如果指示1不正常表明DSP程序烧写错误，如果指示2不正常证明FPGA程序烧写错误，指示3不正常表明DSP向FPGA的通信功能异常。指示模块工作正常后，由上位机由USB转串口装置向电路系统循环发送数据。

系统的测试数据流向如图3所示，单方向数据流向的端口JTAG将数据输入系统，指示灯接口数据状态显示，双方向数据流向的器件、设备均进行数据的输入、输出设计，保证每个器件、设备的功能测试完全。电路系统接收处理数据后向上位机返回数据，如果上位机发送和接收到的数据一致，则证明电路功能正常，如果数据不一致表明异步通信功能异常。如果上位机接收到的I2C接口的存储器取出数据与预先设置写入存储器的数据一致，证明存储器功能正常，否则异常。指示模块正常表明程序烧写正常，FPGA和DSP的通信功能正常，否则表明对应功能异常。最后关闭电路系统电源，结束测试流程。

由图5所示FPGA内程序按照模块化进行设计，即每个类型的外设设计通用的模块，有异步串行通信外设就调用异步串行通信模块，有存储器件就调用存储器件模块，这些模块可以根据实际需求调整，如果增加或减少异步串行通信器件、存储器件、GPIO功能的器件等外部设备，调整相应数量的测试模块即可。

本发明的实施硬件有一个RS485，三个RS422，一个RS232，一个I2C接口的存储器和状态指示，图中系统串行数据rx输入进入数据接收模块i1，rxread和pin是第一个异步串行通信模块RS485的收发控制线，此时为收数据状态，模块结果输出到第二个异步串行通信模块数据发送模块i2， 数据发送模块接收到数据后由发送端tx发出，tx连接第一个RS422，将第一个RS422向外部装置发送数据的端口和接收外部装置数据的端口用连接线连接，数据又由第一个RS422解析并输出到rx1，rx1进入数据接收模块i3，再由数据发送模块i4发出，tx1和rx2由第二个RS422连接，方法同第一个RS422，得到的串行数据rx3由数据接收模块i5接收，再由数据发送模块i6发出，tx2和rx3则连接到RS232上，数据接收模块i7接收完成RS232的测试将数据给到i1数据接收模块，i1模块调整RS485的rxread和pin为发送数据状态，最后由数据接收模块i1的发送端tx给出结果发送到上位机或其他数据接收装置中，i1发送到上位机的数据与上位机发出的数据一致证明异步串行通信功能正常。如果不一致则将第一个RS422的接收数据连入i7不再连接i3如果本次测试发收数据一致，证明RS485和第一个RS422功能正常，进一步将第一个RS422再次连接i3，第二个RS422不再连接i5，连接进i7，再次测试，发收数据一致，RS232功能异常，发收数据不一致第二个RS422功能异常；如果首次重新连接数据不一致证明RS485和第一个RS422中有一个功能异常，将i1连接i7，再次测试，收发数据一致，第一个RS422功能异常，否则RS485功能异常。

通信模块i8是DSP和FPGA的通信模块，具有控制线、地址线和数据线，通信模块i8实现对通信功能是否正常的判断，FPGA相邻两次采样接收到的数据分别是101010…、010101…的数据则认为通信正常，任何一位上不能够在相邻两次采样得到0和1两个采样值均可断定该位异常，接收DSP数据状态结果由led控制的GPIO显示。本实施方案需要检测的通信线路数量有43根，以4根线为例：相邻两次采样接收到1010和0101为正常，如果接收到1011和0101，表示最后一位异常。

通信模块i9是I2C通信模块，按照通信协议写入数据，软件延时一段时间后再读出数据，读出结果由发送端tx4通过第三个RS422发出。存入数据与读取数据一致，I2C存储器和第三个RS422功能正常，不一致，单独测试第三个RS422的发送数据功能，如果RS422发送数据与上位机接收到的数据一致，第三个RS422功能正常，I2C存储功能异常，否则第三个RS422功能异常。

图6是DSP中的软件实现流程，首先打开GPIO的端口使能，使得GPIO能够进行输入输出数据，然后进入程序主循环。进入主循环后进行写模式配置，配置写数据的位数、写的内容、写的频率等，配置完成后进行写操作，相邻两次写分别是0和1，形成方波。延时1等待写完成，进行GPIO功能测试，将GPIO置高电平，这里的置高电平是指所有GPIO端口间隔置位，例如8个GPIO端口P0-P7，P0、P2、P4、P6置高电平，另外4个端口置低电平，系统实际有24个GPIO端口也按照此方法设置。延时2后将GPIO置低，即将前次置高的位变成置低，置低的位进行置高，总体来看GPIO端口形成方波输出，延时3后判断继续进行测试循环还是结束循环，结束循环即在等待FPGA的反馈数据，循环次数根据FPGA的工作频率和FPGA外部设备测试需要的时间来确定，继续循环，继续循环方法如上所述，结束循环DSP进入读模式，等待读入FPGA反馈的数据，FPGA反馈数据同DSP发送一样设置，然后DSP输出测试结果到指示4，结束测试。

综合图5和图6，运行程序，即可按照图4步骤完成基于DSP+FPGA为核心控制器的电路测试工作。本实施方案中异步串行通信结果由串口助手软件发送十六进制数5A，接收FPGA反馈数据十六进制数5A，否则器件工作异常。I2C在指定地址循环存储十六进制数89然后读取相应地址，串口助手也循环显示十六进制数89证明得到正确的结果，否则器件工作异常。图7是在RS485芯片输出到串口助手的引脚检测到的示波器波形图，由于程序是循环运行的在前一半较高区间波动的波形（图中第一个矩形框中的波形）是上一测试周期FPGA应发送到外部通信装置的数据，后一半在较低区间波动的波形（第二个点划线框中的波形）是本周期接收外部装置数据到FPGA，根据异步串行通信协议可以解析出收发数据都是十六进制5A，图8、图9为I2C接口的存储器芯片输出到串口助手数据的示波器图像，图8是写入数据图9是读取数据，根据相关芯片的数据手册可以解析出写入和读取都为十六进制89，验证程序正确。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (8)

1.一种基于FPGA与DSP架构的数字电路测试装置，其特征是，包括共用电源和时钟模块的DSP与FPGA；FPGA和DSP之间对应连接有控制线、数据线和地址线；

FPGA和DSP分别通过一在线调试程序下载口下载调试程序；

FPGA经异步串行通信模块通过USB转串口连入上位机；

FPGA通过I2C通信模块和/或I/O控制模块连接外设。

2.一种基于FPGA与DSP架构的数字电路测试方法，其特征是，包括以下步骤：

步骤1，上电启动后， DSP首先完成发送数据的相关配置，然后发送数据到FPGA，在地址线、数据线和控制线上形成方波；FPGA收到数据后，判断是否接收到正确的方波，根据接收到的信息给出相关的指示状态；

FPGA等待DSP数据的同时，FPGA对异步串行通信接口所连接的设备、I2C接口所连接的存储设备同步测试；

步骤2，在DSP完成发送数据后进行配置切换并延时等待，将DSP配置成接收状态，等待FPGA发送的数据；

步骤3，FPGA 向DSP发送数据，DSP接收数据完成主从通信，给出接收是否成功的指示。

3.根据权利要求2所述的基于FPGA与DSP架构的数字电路测试方法，其特征是，异步串行通信接口所连接的设备的测试数据由上位机发送，存储设备由FPGA软件设置发送指定的数据内容，这两种设备接收数据后再将接收到的数据反馈到FPGA，FPGA再分别由不同的异步串行通道发送这两份数据至上位机，由上位机检查发送和接收到的两份数据是否一致，判断相关设备是否正常。

4.根据权利要求2所述的基于FPGA与DSP架构的数字电路测试方法，其特征是，延时等待时间由FPGA工作频率和测试其他与FPGA连接的外部设备需要的时间综合确定。

5.根据权利要求2所述的基于FPGA与DSP架构的数字电路测试方法，其特征是，DSP程序顺序执行，对其所连接的多个外设逐个测试。

6.根据权利要求2或3所述的基于FPGA与DSP架构的数字电路测试方法，其特征是，FPGA程序并行执行，对其所连接的多个外设同步测试。

7.根据权利要求2所述的基于FPGA与DSP架构的数字电路测试方法，其特征是，以DSP为主控芯片，FPGA为从控制芯片。

8.根据权利要求2所述的基于FPGA与DSP架构的数字电路测试方法，其特征是，DSP的具体流程包括读模式和写模式：

写模式时，进行写模式配置，配置写数据的位数、写的内容和写的频率，配置完成后进行写操作；

相邻两次写分别是0和1，形成方波，经第一延时等待写完成，进行GPIO功能测试，将GPIO置高电平，再经第二延时后将GPIO置低，使GPIO端口形成方波输出；经第三延时后判断继续进行测试循环还是结束循环，结束循环即在等待FPGA的反馈数据；结束循环DSP进入读模式，等待读入FPGA反馈的数据；FPGA反馈的数据的读入流程同DSP发送数据的写模式配置同理，最后DSP输出测试结果，结束测试。