CN107066359A - 一种高速串行数字飞行测试接口仿真设备以及一种高速串行数字飞行测试数据的接收方法 - Google Patents

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Abstract

本发明公开了一种高速串行数字飞行测试接口仿真设备以及一种高速串行数字飞行测试数据的接收方法，可以模拟发送的四路数据，并形成发送、接收回路，通过比较发送、接收的数据，可以判断设备是否处于正常工作状态，解决了以往采用ISA接口的同类设备在仿真过程当中拆装不便的问题，保证了设备的即插即用性，同时避免了因为工控机ISA接口资源少而争用的缺点。

Description

一种高速串行数字飞行测试接口仿真设备以及一种高速串行 数字飞行测试数据的接收方法
技术领域
本发明涉及总线综合测试技术，更具体地说，是一种高速串行数字飞行测试接口仿真设备以及一种高速串行数字飞行测试数据的接收方法。
背景技术
随着航空技术的突飞猛进的发展，不论是对于主飞行控制计算机，还是作动器控制电子，数字飞行测试接口都是非常必要且实用的功能。数字飞行测试接口是飞行控制计算机将与控制律相关的飞行参数等重要信息输出到显示系统或者记录系统的通道。数字飞行测试接口功能既可以帮助开发者进行控制律设计，也可以记录重要的飞行参数，便于故障分析和定位。
数字飞行测试接口通常采用代价小、可靠性高的实现方式。常用的接口电平有RS422和RS485等，通信速率一般在1Mbps到5Mpbs之间。为了避免飞行控制计算机与数字飞行测试接口记录设备之间的故障蔓延，可以采用变压器隔离的方式。如果采用变压器隔离的方式，就要选用无直流分量的编码方式。为了提高数据传输的可靠性，通常采用相应的差错控制策略。
飞控系统在运行中的各类参数收集要求准确而即时，这就要求测试设备的总线仿真卡具有高速，准确，方便，体积小等特点。随着电子技术发展，数字飞行测试接口数据仿真设备多采用ISA或PCI接口与上位机进行通信，该类产品在使用过程中，需要拆装PC机，不满足即插即用性，且资源较少，对于路数较多的产品显得无能为力，ISA总线16Mbps的传输速度也不满足高效快速的要求。鉴于该使用背景，我们研究出一种高速串行数字飞行测试接口仿真设备以及一种高速串行数字飞行测试数据的接收方法，整套解决方案设计合理先进，使用验证充分，该设备采用USB接口进行数据采集，既满足了设备的即插即用性，也实现了与上位机的高速通信。
发明内容
本发明的目的：提供一种高速串行数字飞行测试接口仿真设备以及一种高速串行数字飞行测试数据的接收方法。
本发明采用的技术方案：
本发明技术方案提供一种高速串行数字飞行测试接口仿真设备，包括FPGA模块和USB微处理器，所述FPGA模块包括多路接收数据存储区域，所述USB微处理器包括多路与所述接收数据存储区域一一对应的FIFO；设备上电后，FPGA模块将自动采集并行输出的四路数字飞行测试接口数据，并储存在FPGA模块的接收数据存储区域当中，FPGA模块判断每一路接收数据存储区域是否存满，若未存满则继续等待存满，若存满则判断接收数据存储区域对应的FIFO是否为空，若对应的FIFO不为空则继续等待，若对应的FIFO为空则发送至对应的FIFO；所述USB微处理器分别判断各路FIFO是否存满，若各路FIFO均未存满则继续等待存满，若其中一路FIFO存满则判断信道是否空闲，若信道不空闲则等待信道空闲，若信道空闲则通过信道将数据发送至上位机。
所述USB微处理器中的FIFO大小设置为512字节，当接收数据存储区域向FIFO端点中写入的数据达到512字，就会自动打包，准备发送。
所述设备具有自检测功能，其实现步骤如下：
步骤1，将设备打到测试模式，上电后，FPGA逻辑自主产生4路测试数据，每路数据长256*16位，存入测试数据存储区域中；
步骤2，FPGA逻辑读取测试数据存储区域中的4路数据，并通过组帧、组包，形成1Mbps速率的双向差分曼彻斯特Ⅱ型编码；
步骤3，根据权利要求2所述步骤，将测试数据发送至上位机，观察输出结果，如果和FPGA自主产生的测试数据一致，则证明设备通路，如果不一致，则设备故障。
所述设备的接收数据存储区域和测试数据存储区域均为RAM，两部分RAM通过地址区分。
本发明技术方案还提供一种高速串行数字飞行测试数据的接收方法，包括以下几个步骤：
a)FPGA模块将自动采集并行输出的四路数字飞行测试接口数据，并储存在四路接收数据存储区域当中；
b)FPGA模块判断每一路接收数据存储区域是否存满，若未存满则继续等待存满，若存满则准备发送；
c)FPGA判断存满的接收数据存储区域对应的FIFO是否为空，若不为空则继续等待，若为空则将数据发送至对应的FIFO；
d)所述FIFO在USB微处理器中，所述USB微处理器分别判断四路FIFO是否存满，若未存满则继续等待存满，若其中一路FIFO存满则准备发送数据；
e)USB微处理器判断信道是否空闲，若信道不空闲则等待信道空闲，若信道空闲则将数据从已满的FIFO中发送至上位机。
所述步骤a)，具体包括如下步骤：
1)四路飞行测试接口数据以包为单位，每12.5ms为周期发送一次，发送速率为1Mbps，数据包由包头0XFFFF和数据组成，所述数据为256字，数据编码方式为双向差分曼彻斯特Ⅱ型编码，数据包中每个数据字的字长为20比特位，所述数据字包括同步域、消息块和奇偶位；
2)FPGA逻辑侦听是否有数据发送，当识别到包头0XFFFF，开始对后续256字数据进行解析；
3)针对每一个数据字，识别到3个比特位的同步域后，接收随后的16位消息快；
4)对接收到的16位数据字进行奇偶校验，即16位数据进行异或运算，将结果与接收的奇偶位进行比较，如果一致，则表示16位数据字是正确的，相反，则表示数据有误，应丢弃该包；
5)将正确的16位数据字存入对应接收数据存储区域中，这里，4路数据具有独立的接收数据存储区域，每片接收数据存储区域为256*16位。
所述USB微处理器中的FIFO大小设置为512字节，当接收数据存储区域向FIFO端点中写入的数据达到512字节，就会自动打包，准备发送。
本发明的有益效果：本发明解决了以往采用ISA接口的同类设备在仿真过程当中拆装不便的问题，保证了设备的即插即用性，同时避免了因为工控机ISA接口资源少而争用的缺点。同时，480Mbps的传输速率保证了传输品质，大大减少了数据丢包率。自检测功能可以不借助外部设备，对该仿真设备进行功能测试和故障排查。
附图说明
图1为高速串行数字飞行测试接口仿真设备示意图；
图2为本发明具体实现整体原理框图；
图3为测试功能原理框图。
具体实施方式
参考附图1给出了高速串行数字飞行测试接口仿真设备示意图。首先，设备主要包括两个部分，FPGA逻辑部分和USB微处理器部分。设备上电后将自动采集并行输出的四路数字飞行测试接口数据，通过FPGA对USB微处理器的控制，数据将自动以480Mbps的速率发送至地面设备，从而实现上位机对数据的实时采集。
参考附图2给出了本发明的整体实现流程框图。具体说明如下，首先，设备上电后将自动采集并行输出的四路数字飞行测试接口数据，并储存在FPGA的接收数据存储区域当中。四路飞行测试接口数据以包为单位，每12.5ms为周期发送一次，发送速率为1Mbps。数据包由257个字组成(包头(0XFFFF)+数据(256字))。数据编码方式为双向差分曼彻斯特Ⅱ型编码。数据包中每个数据字的字长为20比特位，包括：同步域(3个比特位，一位半高一位半低)、消息块(16个比特位)和奇偶位(1个比特位)。FPGA逻辑侦听是否有数据发送，当识别到包头0XFFFF，开始对后续256字数据进行解析；针对每一个数据字，识别到3个比特位的同步域后，接收随后的16位消息快；对接收到的16位数据字进行奇偶校验，即16位数据进行异或运算，将结果与接收的奇偶位进行比较，如果一致，则表示16位数据字是正确的，相反，则表示数据有误，应丢弃该包。将正确的16位数据字存入FPGA的接收数据存储区域当中。FPGA模块判断每一路接收数据存储区域是否存满，若未存满则继续等待存满，若存满则判断接收数据存储区域对应的FIFO是否为空，若对应的FIFO不为空则继续等待，若对应的FIFO为空，则依托FPGA和USB微处理器的主从模式，通过FPGA对USB微处理器的控制，将数据发送至对应FIFO中。USB微处理器分别判断各路FIFO是否存满，若各路FIFO均未存满则继续等待存满，若其中一路FIFO存满则判断信道是否空闲，若信道不空闲则等待信道空闲，若信道空闲则通过信道将数据发送至上位机。
参考附图3给出了本发明的测试功能原理框图。当设备打到测试功能后，FPGA逻辑自主产生4路测试数据，每路数据长256*16位，存入测试数据存储区域中。FPGA逻辑读取存储区域中的4路数据，并通过组帧，组包等过程，形成1Mbps速率的双向差分曼彻斯特Ⅱ型编码。该型码模拟数字飞行测试接口数据进入FPGA接收逻辑中，并通过USB微处理器最终发送至上位机，通过观察比较上位机接受到的数据和FPGA逻辑自主产生的测试数据，判断设备是否处于正常状态。

Claims (7)

1.一种高速串行数字飞行测试接口仿真设备，其特征在于，包括FPGA模块和USB微处理器，所述FPGA模块包括多路接收数据存储区域，所述USB微处理器包括多路与所述接收数据存储区域一一对应的FIFO；设备上电后，FPGA模块将自动采集并行输出的四路数字飞行测试接口数据，并储存在FPGA模块的接收数据存储区域当中，FPGA模块判断每一路接收数据存储区域是否存满，若未存满则继续等待存满，若存满则判断接收数据存储区域对应的FIFO是否为空，若对应的FIFO不为空则继续等待，若对应的FIFO为空则发送至对应的FIFO；所述USB微处理器分别判断各路FIFO是否存满，若各路FIFO均未存满则继续等待存满，若其中一路FIFO存满则判断信道是否空闲，若信道不空闲则等待信道空闲，若信道空闲则通过信道将数据发送至上位机。
2.根据权利要求1所述的设备，其特征在于，所述USB微处理器中的FIFO大小设置为512字节，当接收数据存储区域向FIFO端点中写入的数据达到512字，就会自动打包，准备发送。
3.根据权利要求1所述的设备，其特征在于，所述设备具有自检测功能，其实现步骤如下：
步骤1，将设备打到测试模式，上电后，FPGA逻辑自主产生4路测试数据，每路数据长256*16位，存入测试数据存储区域中；
步骤2，FPGA逻辑读取测试数据存储区域中的4路数据，并通过组帧、组包，形成1Mbps速率的双向差分曼彻斯特Ⅱ型编码；
步骤3，根据权利要求2所述步骤，将测试数据发送至上位机，观察输出结果，如果和FPGA自主产生的测试数据一致，则证明设备通路，如果不一致，则设备故障。
4.根据权利要求6所述的设备，其特征在于，接收数据存储区域和测试数据存储区域均为RAM，两部分RAM通过地址区分。
5.一种高速串行数字飞行测试数据的接收方法，其特征在于，包括以下几个步骤：
a)FPGA模块将自动采集并行输出的四路数字飞行测试接口数据，并储存在四路接收数据存储区域当中；
b)FPGA模块判断每一路接收数据存储区域是否存满，若未存满则继续等待存满，若存满则准备发送；
c)FPGA判断存满的接收数据存储区域对应的FIFO是否为空，若不为空则继续等待，若为空则将数据发送至对应的FIFO；
d)所述FIFO在USB微处理器中，所述USB微处理器分别判断四路FIFO是否存满，若未存满则继续等待存满，若其中一路FIFO存满则准备发送数据；
e)USB微处理器判断信道是否空闲，若信道不空闲则等待信道空闲，若信道空闲则将数据从已满的FIFO中发送至上位机。
6.根据权利要求5所述的方法，其特征在于，所述步骤a)，具体包括如下步骤：
1)四路飞行测试接口数据以包为单位，每12.5ms为周期发送一次，发送速率为1Mbps，数据包由包头0XFFFF和数据组成，所述数据为256字，数据编码方式为双向差分曼彻斯特Ⅱ型编码，数据包中每个数据字的字长为20比特位，所述数据字包括同步域、消息块和奇偶位；
2)FPGA逻辑侦听是否有数据发送，当识别到包头0XFFFF，开始对后续256字数据进行解析；
3)针对每一个数据字，识别到3个比特位的同步域后，接收随后的16位消息快；
4)对接收到的16位数据字进行奇偶校验，即16位数据进行异或运算，将结果与接收的奇偶位进行比较，如果一致，则表示16位数据字是正确的，相反，则表示数据有误，应丢弃该包；
5)将正确的16位数据字存入对应接收数据存储区域中，这里，4路数据具有独立的接收数据存储区域，每片接收数据存储区域为256*16位。
7.根据权利要求5所述的方法，其特征在于，所述USB微处理器中的FIFO大小设置为512字节，当接收数据存储区域向FIFO端点中写入的数据达到512字节，就会自动打包，准备发送。
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