CN109104312A - 一种可配置afdx总线数据帧延时设备和afdx数据帧延时方法 - Google Patents

一种可配置afdx总线数据帧延时设备和afdx数据帧延时方法 Download PDF

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Abstract

本发明公开了一种可配置AFDX总线数据帧延时设备和AFDX数据帧延时方法。AFDX总线数据帧延时设备主要由可编程逻辑门阵列FPGA、以太网物理层芯片、网络变压器、微控制器、秒脉冲信号输入接口及数据帧延迟标识信号输出端口等组成。AFDX数据帧延时方法包括AFDX数据帧的正确完整截获、存储、发送及高精度延时等功能的实现方法。本发明提供了一种高精度、稳定且延迟时间可控的AFDX数据帧延时设备和方法。

Description

一种可配置AFDX总线数据帧延时设备和AFDX数据帧延时方法
技术领域
本发明属于AFDX总线技术领域，具体涉及一种可配置AFDX总线数据帧延时设备和AFDX数据帧延时方法。
背景技术
航空电子全双工交换式以太网(Avionics Full Duplex Switch Ethernet，简称AFDX)是一种具有较大网络带宽和易于扩展的航空总线，是航空系统综合化和模块化发展的趋势下出现的一种航空总线。AFDX逐渐成为大型民用客机的主流航电总线。AFDX总线中有两类关键设备：端系统和AFDX交换机。端系统提供航空电子系统接入AFDX总线的接口，数据通过端系统数据进入AFDX总线；所有的端系统连接至交换机，实现端系统至端系统的数据通信。
AFDX总线对网络数据传输时间延时有着严格的限制和要求，端到端的延迟时间被限定在特定范围，延时值超出范围的数据帧将被端系统视为无效数据并被丢弃。数据延时时间是AFDX总线性能评估的重要参数，其中AFDX交换机是引起数据帧传输延时的关键设备。当数据经过多个AFDX交换机，其传输时间增加；同时，当AFDX交换机的网络负载较大，其数据队列中等候被发送的数据量增多，使得数据输出端口形成拥塞，将引起额外数据传输延时。
AFDX数据从源端系统到目的端系统的传输延迟时间是评估AFDX网络工作状态的重要参数。可通过搭建具有多层AFDX交换机的网络或同时注入大量数据，获得不同的数据传输延迟时间，但获得数据帧传输延迟时间不可控，具有较大不确定性，无法获得特定、精确的延迟时间。
发明内容
本发明的目的在于提供一种AFDX总线数据帧延时设备和AFDX数据帧延时方法，实现AFDX数据帧延时值可控并具有较高的延时精度，同时可输出可测量数据帧延时标识脉冲，在较小网络系统规模和少量AFDX网络设备的条件下，模拟产生数据帧的不同传输延时时间。发明内容如下：
第一方面，提供了一种可配置AFDX总线数据帧延时设备，所述可AFDX总线数据帧延时设备以可编程逻辑门阵列FPGA为核心单元，基于外部IRIG-B信号或秒脉冲信号校正定时器，完成AFDX总线数据帧延时功能，同时输出可测量数据帧延迟标识信号。
结合第一方面所述可配置AFDX总线数据帧延时设备，所述AFDX总线数据帧延时设备包括可编程逻辑门阵列FPGA、以太网物理层芯片、网络变压器、微控制器、IRIG-B信号或秒脉冲信号输入接口、AFDX总线连接端口和数据帧延迟标识信号输出端口；
其中，所述以太网物理层芯片为单片支持多端口的物理层芯片或多片仅支持单端口的物理层芯片；所述以太网物理层芯片的两个数据端口连接可编程逻辑门阵列FPGA，组成AFDX总线数据帧进出可编程逻辑门阵列FPGA的数据通道；
所述微控制器连接以太网物理层芯片，对以太网物理层芯片进行参数配置和寄存器状态读取。
第二方面，提供了一种应用于第一方面所述的可配置AFDX总线数据帧延时设备的AFDX数据帧延时方法，所述的方法包括以下步骤：
(1)数据截获单元检测数据链路上是否有数据帧传输，若检测到有AFDX数据帧传输事则执行步骤(2)，否则继续重复执行步骤(1)；
(2)数据截获单元检测到数据帧的第一个字节后，立刻产生定时器启动信号并为该数据帧分配特定存储空间；定时器参数可配置更改，同时以秒脉冲或IRIG-B信号为标准时间进行动态校正；
(3)AFDX数据帧被完整截获，但丢弃前导码和帧开始符，有效减少每个数据帧所需的存储空间；数据帧剩余部分存放至与定时器对应的特定存储空间；
(4)定时器计时满后产生数据发送信号，该信号被传递至数据发送单元；同时将定时器的计数值被置零，等待下一次的定时启动信号；
(5)数据发送单元收到数据发送信号，将重新产生的前导码和帧开始符及从对应存储空间按字节依次读出的数据帧发送至数据链路。
结合第二方面所述的AFDX数据帧延时方法，所述定时器数量由AFDX网络的数据帧速率和设定的延时值共同决定，且所述所有定时器的计时参数相同，处在计时工作状态的定时器禁止修改计时参数。
结合第二方面所述的AFDX数据帧延时方法，所述定时器延时参数通过上位机配置，延时参数被修正后传递给定时器；设上位机配置参数为Tset，以太网网物理层芯片引起的数据帧延时时间为Tphy，从检测到数据帧第一个字节到来至定时器启动的时间为Trec，从定时器计时值满至数据帧发送单元发送第一个字节的延迟时间Tsd；修正后定时器计时时间T为：
T＝Tset–Tphy–Trec–Tsd
设晶振时钟周期Tosc，修正后定时器计时参数N：
N＝T/Tosc
结合第二方面所述的AFDX数据帧延时方法或以上对第二方面定时器特征的进一步说明，所述定时器以所述两个相邻IRIG-B的整秒信号或两个秒脉冲信号时间为标准时间单位，对所述定时器参数N进行校正，消除晶振时钟的温度漂移，具体方法如下：
使用晶振时钟对两个秒脉冲进行计数，连续计数n秒，每秒计数值为N1,N2……Nn；
计数n秒后每秒平均计数值：Navrg＝(N1+N2+……+Nn)/n；
校正定时器计时参数：Ncorr＝N*Navrg/Nidl；Nidl为晶振理想情况下每秒晶振时钟周期数1/Tosc，Ncorr为校正后的定时器计时参数；
每n秒对定时器参数进行一次校正。
结合第二方面所述的AFDX数据帧延时方法，其中，所述存储空间的大小由AFDX总线数据帧速率和所需延时时间决定；所述存储空间为所述可编程逻辑门阵列FPGA片上RAM或外部专用存储芯片。
结合第二方面所述的AFDX数据帧延时方法，所述数据截获单元检测到数据帧第一个字节后生成特定宽度脉冲，所述数据发送单元将该数据帧的第一个字节发送至数据链路后生成特定宽度脉冲，两脉冲的时间间隔等于数据帧在所述可编程逻辑门阵列FPGA内延迟时间；同时所述两脉冲由所述FPGA引脚输出至数据帧延迟标识信号端口，实现AFDX数据帧延迟时间的可溯源测量。
结合第二方面所述的AFDX数据帧延时方法，所述AFDX数据帧延时方法的最小延时值为2us至3us，最大延时值受所述存储空间的大小和AFDX数据帧速率限制。
本发明的优点在于:提供了一种精度优于微秒的AFDX总线数据延时设备和方法，其延时时间可设定为延时范围内任意值，同时准确输出标识数据帧在设备内的延迟时间的脉冲信号；本发明为模拟AFDX网络延时提供了高效稳定的技术方法。
附图说明
图1本专利所述AFDX数据帧延时设备电路示意图
图2数据帧延时设备电路信号连接及关键模块
图3AFDX数据帧延时方法流程图
图4SS-SMII数据接收接口时序
图5SS-SMII数据发送接口时序图
图6SS-SMII数据发送接口时序恢复流程图
图7数据帧延时标识脉冲信号示意图
图8基于外部秒脉冲信号校正定时器流程图
具体实施方式
下面将结合附图和实施例对本发明作进一步的详细说明。
本发明实施例提供了一种AFDX总线数据帧延时设备，参见附图1，本发明实施例提供的AFDX总线数据帧延时设备主要包括可编程逻辑门阵列FPGA、以太网物理层芯片、网络变压器、微控制器、AFDX总线网络接口、秒脉冲信号输入接口和数据延时标识信号输出端口。
其中，AFDX总线网络接口首先与网络变压器相连，网络变压器连接以太网物理层芯片，最后以太网物理层芯片接入可编程逻辑门阵列FPGA，形成AFDX总线与FPGA芯片之间的数据通道。附图1中存在两条由AFDX网络接口、网络变压器、以太网物理层芯片组成的总线与FPGA之间的数据通道。两条数据通道为FPGA完成全双工数据帧延时功能的前提条件，即可编程逻辑门阵列FPGA截获任意一条数据通道中进入FPGA的数据帧，存储并延时后发送至另一条数据通道，实现对全双工数据帧延时。
微控制器连接以太网物理层芯片。微控制器通过SMI接口对以太网物理层芯片的工作模式进行配置或读取其内部寄存器查看芯片的工作状态。微控制器将以太网物理层芯片配置为全双工模式，工作速率100Mbps，与AFDX总线工作模式相匹配；接口模式为SS-SMII。
FPGA芯片采用Altera公司EP4CE6E22N型号芯片。以太网物理层芯片选择Realtek公司RTL8208芯片，该型号芯片同时提供8个网络端口。SS-SMII接口为源同步串行接口包括数据、同步和时钟信号3个信号。以太网物理层芯片与FPGA之间的通信接口为SS-SMII模式时，全双工模式下，8个端口仅使用同一组接收同步、时钟信号和同一组发送时钟、同步信号。图2详细展示了以太网物理层芯片端口采用SS-SMII接口模式时，接口信号的连接方式和FPGA内部关键工作模块。接收时钟信号rx_clk、同步信号rx_sync直接连接至发送时钟信号tx_clk、同步信号tx_sync；主要功能模块实现对数据帧的正确截获、存储、精确延时和发送功能等。
AFDX总线数据帧延时设备还包括数据延时标识信号输出端口与秒脉冲信号输入接口，均采用同轴电缆BNC接口。串口接口模块接收上位机发送的配置参数，修改FPGA内部定时器延时参数，实现对AFDX网络数据帧不同大小的延时。
本发明提供的AFDX总线数据帧延时设备接入AFDX总线对双向数据帧进行延时操作，同时提供可用于验证延时精度的数据帧延时标识脉冲，并以外部标准秒脉冲或IRIG-B信号为标准时间进行定时器校正，为模拟AFDX总线不同网络传输延时时间提供高效实用设备。
本发明实施例同时也提供了一种AFDX数据帧延时方法，该方法应用于图1以及所述AFDX总线数据帧延时设备。参见图3，本发明实施例提供的方法流程包括：
301：数据截获单元实时检测数据链路是否有数据帧传输，当有数据帧传输时执行下一步302，否则重复执行本步骤；本步骤的数据截获单元通过实现与以太网物理层数据接口完成对数据链路的数据检测，由数据接口信号的变化判断该数据为空闲数据或有效数据；无效数据将被丢弃，有效数据将由下一步骤储存保存。
SS-SMII数据接收接口时序如图4所示，数据帧每个字节数据被封装为10位，前两位为控制位：CRS和RXDV；后8位为一字节有效数据。同步信号与数据信号的CRS位同时为高电平时，下一字节数据有效，同步信号为高而CRS位为低电平时，下一字节数据无效。数据截获单元根据以上数据接口时序关系完成数据帧的检测、截获等功能。
302：本步骤有3个并行执行部分:
第一部分启动定时器，数据帧截获单元检测到有效数据帧第一个字节到来时产生定时器启动信号，定时器启动并开始计时；
第二部分保存数据帧，数据帧前导码(0xAA)和帧开始符(0xAB)被丢弃，以减少每个数据帧独立占用的存储空间，数据帧剩余部分数据被完整保存至与第一部分所述定时器相对应的存储空间；第一部分的所述定时器数量和第二部分所述存储空间个数需大于等于延迟时间内数据帧可能到来的最大值，否则将引起被截获数据帧的丢失。
第三部分产生特定宽度脉冲，特定宽度脉冲在数据帧第一个字节被截获时产生，为数据帧延迟开始标志信号。
当定时器计时满，执行下一步骤303，同时该定时器清零，否则等待定时器计时结束。
303：数据帧发送模块在定时器计时满后启动数据帧发送逻辑，重新生成数据帧的前导码和数据帧开始符，并从与定时器对应的存储空间依次按字节读出数据帧，然后将数据按照SS-SMII接口要求封装发送。
本实施例中的SS-SMII数据发送接口的时钟信号、同步信号由接收接口的时钟、同步信号直接连接产生；该两个信号由以太网物理层芯片产生并保证相位关系，数据帧发送模块无法提前获知或控制其相位关系。SS-SMII数据发送接口恢复方案如图5所示，通过提前一个时钟发送数据，恢复SS-SMII发送接口时序。
SS-SMII具体实现流程如图6。根据同步信号每10个时钟周期中有1个周期的高电平、其他时钟周期为低电平的规律，进行数据、同步和时钟间信号相位系的恢复，实现数据正确发送。
数据帧发送方案由两部分组成。第一部分查找同步信号高电平。假设t时刻启动数据帧发送功能，则从此时刻起判断查找第一个同步信号的高电平。检测到第一个高电平事件触发开始计数，同时继续查找同步信号的高电平。计数器将从0计数到9，计数值9对应同步信号的高电平。同步信号为高时将计数器清零并继续计数。该步骤为发送数据创造初始条件。
第二部分发送数据。数据发送模块查找到第一个同步信号高电平时不发送数据，在第二个同步信号高电平提前一个时钟周期发送数据，即计数器的值为8的时候发送逻辑1，对应为TX_ER；计数器为9时发送逻辑1，对应为TX_EN；之后8个时钟周期连续发送一个字节数据。该数据发送方案正确实现了数据信号与时钟和同步信号的时序关系。重复第二步直至完成数据帧所有字节发送。
304：数据帧被完整连续地发送至数据链路。同时，数据帧发送模块启动发送数据帧第一字节时，该逻辑将触发产生一个特定宽度脉冲，该脉冲为数据帧延迟结束标志信号。该特定宽度脉冲与步骤302中的特定宽度脉冲组成一组数据帧延时标识信号，两脉冲的时间间隔严格等于数据帧延时时间；上述两个脉冲通过同一FPGA引脚输出，具体特征参见图7。
对于每个被截获的数据帧，在数据帧被完整发送完毕后，本发明实施例提供的数据帧延时方法流程结束，数据帧延时完成。对于间隔较短时间内被截获的相邻数据帧，该方法流程不同步骤并行执行，相互独立互不影响。
进一步，本发明实施例提供的AFDX数据帧延时方法中的定时器参数可配置；同时，为实现高精确数据帧延时，对配置参数进行修正和动态校正。
实施例中定时器延时参数由上位机产生，设上位机配置参数为Tset，该参数被用作定时器参数前首先被修正。除定时器设定的延时时间之外，有3部分将额外增加数据帧的延迟时间。第一部分为以太网物理层芯片引起的数据帧延时时间Tphy，Tphy由芯片工作特性决定，不同厂商芯片具有一定差异，但其值大小固定不变，一般在1us左右；第二部分指数据帧截获单元检测到数据帧第一个字节至定时器启动计时的延迟时间Trec，约2到3个时钟周期；第三部分为从定时器计时满至数据帧第一个字节被发送至数据链路的时间Tsd，约2至3个时钟周期。以上三部分额外延迟将使得最终的延时时间大于期望值，因此需修正Tset值，修正后定时器计时时间为T：
T＝Tset-Tphy-Trec-Tsd
设晶振时钟周期Tosc，修正后定时器计时参数N:
N＝T/Tosc
定时器参数修正减去上述三部分额外延时后，进一步，在定时器工作过程中，对定时参数进行动态校正。以外部标准秒脉冲或从IRIG-B信号中提取出的整秒信号为标准整秒时间单位，分别对各个整秒进行计数实现校正，参见图8，定时器计时参数的方法流程包括：
每n秒对定时器参数进行一次校正。
使用晶振时钟对两个秒脉冲进行计数，连续计数n秒，每秒计数值为N1，N2……Nn；每次对完整一秒计数后判断已经计数的秒数，已计数n秒执行下一步，否则继续下一整秒进行计数；
计数n秒后计算每秒平均计数值：Navrg＝(N1+N2+……+Nn)/n；
校正定时器计时参数：Ncorr＝N*Navrg/Nidl；Nidl为晶振理想情况下每秒晶振时钟周期数1/Tose＝c，Ncorr为校正后的定时器计时参数。
本发明实施例提供的AFDX总线数据帧延时设备和延时方法的最小延时值受以太网物理层芯片固有延时和实现数据帧延时机制限制，最小延时值为2us至3us；在数据帧速率一定的条件下增加数据帧延时时间或在延迟时间一定的条件下增加数据帧速率，被截获保存的数据帧数量增加；当延时时间或数据帧速率增加至没有空余存储空间保存数据帧时，此时的数据帧延时时间为最大延迟时间；最大延迟时间受存储空间和AFDX数据帧速率共同决定。

Claims (9)

1.一种可配置AFDX总线数据帧延时设备，其特征在于，所述延时设备以可编程逻辑门阵列FPGA为核心单元，基于外部IRIG-B信号或秒脉冲信号校正定时器，完成AFDX总线数据帧延时功能，同时输出可测量数据帧延迟标识信号。
2.根据权利要求1所述的AFDX总线数据帧延时设备，其特征在于：所述AFDX总线数据帧延时设备包括可编程逻辑门阵列FPGA、以太网物理层芯片、网络变压器、微控制器、IRIG-B信号或秒脉冲信号输入接口、AFDX总线连接端口和数据帧延迟标识信号输出端口；
所述以太网物理层芯片为单片支持多端口的物理层芯片或多片仅支持单端口的物理层芯片；所述以太网物理层芯片的两个数据端口连接可编程逻辑门阵列FPGA，组成AFDX总线数据帧进出可编程逻辑门阵列FPGA的数据通道；
所述微控制器连接以太网物理层芯片，对以太网物理层芯片进行参数配置和寄存器状态读取。
3.一种应用于权利要求1所述的可配置AFDX总线数据帧延时设备的AFDX数据帧延时方法，其特征在于，所述的方法包括以下步骤：
(1)数据截获单元检测数据链路上是否有数据帧传输，若检测到有AFDX数据帧传输事则执行步骤(2)，否则继续重复执行步骤(1)；
(2)数据截获单元检测到数据帧的第一个字节后，立刻产生定时器启动信号并为该数据帧分配特定存储空间；定时器参数可配置更改，同时以秒脉冲或IRIG-B信号为标准时间进行动态校正；
(3)AFDX数据帧被完整截获，但丢弃前导码和帧开始符，有效减少每个数据帧所需的存储空间；数据帧剩余部分存放至与定时器对应的特定存储空间；
(4)定时器计时满后产生数据发送信号，该信号被传递至数据发送单元；同时将定时器的计数值被置零，等待下一次的定时启动信号；
(5)数据发送单元收到数据发送信号，将重新产生的前导码和帧开始符及从对应存储空间按字节依次读出的数据帧发送至数据链路。
4.根据权利要求3所述的AFDX数据帧延时方法，其特征在于，所述定时器数量由AFDX网络的数据帧速率和设定的延时值共同决定，且所述所有定时器的计时参数相同，处在计时工作状态的定时器禁止修改计时参数。
5.根据权利要求3或4所述的AFDX数据帧延时方法，所述定时器延时参数通过上位机配置，延时参数被修正后传递给定时器；设上位机配置参数为Tset，以太网网物理层芯片引起的数据帧延时时间为Tphy，从检测到数据帧第一个字节到来至启动定时器的时间为Trec，从定时器计时值满至数据帧发送单元发送第一个字节的时间Tsd；修正后定时器计时时间T为：
T＝Tset–Tphy–Trec–Tsd
设晶振时钟周期Tosc，修正后定时器计时参数N：
N＝T/Tosc
6.根据权利要求3、4或5所述的AFDX数据帧延时方法，其特征在于，所述定时器以所述两个相邻IRIG-B信号或两个秒脉冲信号时间为标准时间单位，对所述定时器参数N进行校正，消除晶振时钟的温度漂移，具体方法如下：
使用晶振时钟对两个秒脉冲进行计数，连续计数n秒，每秒计数值为N1,N2……Nn；
计数n秒后每秒平均计数值：Navg＝(N1+N2+……+Nn)/n；
校正定时器计时参数：Ncorr＝N*Navg/Nidl；Nidl为晶振理想情况下每秒晶振时钟周期数1/Tosc，Ncorr为校正后的定时器计时参数；
每n秒对定时器参数进行一次校正。
7.根据权利要求3所述的AFDX数据帧延时方法，其特征在于，所述存储空间的大小由AFDX总线数据帧速率和所需延时时间决定；所述存储空间为所述可编程逻辑门阵列FPGA片上RAM或外部专用存储芯片。
8.根据权利要求3所述的AFDX数据帧延时方法，其特征在于，所述数据截获单元检测到数据帧第一个字节后生成特定宽度脉冲，所述数据发送单元将该数据帧的第一个字节发送至数据链路后生成特定宽度脉冲，所述两脉冲由所述FPGA引脚输出至数据帧延迟标识信号端口，且两脉冲的时间间隔等于数据帧在所述可编程逻辑门阵列FPGA内延迟时间，实现AFDX数据帧延迟时间的可溯源测量。
9.根据权利要求3所述的AFDX数据帧延时方法，其特征在于，所述AFDX数据帧延时方法的最小延时值为2us至3us，最大延时值受所述可用存储空间大小和AFDX数据帧速率限制。
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