CN114884605A - 基于fpga实现网络节点时间同步的方法 - Google Patents

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徐艳丽
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Abstract

本发明具体是涉及一种基于FPGA实现网络节点时间同步的方法，包括以下步骤：构建本地时钟模块。基于构建本地时钟模块，设计脉冲同步模块。基于设计脉冲同步模块，封装路径延迟测量过程及时间同步过程的以太网报文帧。基于封装路径延迟测量过程及时间同步过程的以太网报文帧，记录报文在i节点发出的时刻的时间戳值和报文在i+1节点被接受到时刻的时间戳值。基于记录报文在i节点发出的时刻的时间戳值和报文在i+1节点被接受到时刻的时间戳值，对得到的时间戳值进行计算得到路径延迟测量结果。基于对得到的时间戳值进行计算得到路径延迟测量结果，发送时间同步报文。提供了一种低成本、精度高且稳定的时间同步方法，满足精准的调度与各种通信需求。

Description

基于FPGA实现网络节点时间同步的方法
技术领域
本发明涉及通信的技术领域，特别是涉及一种基于FPGA实现网络节点时间同步的方法。
背景技术
工业物联网、自动驾驶等新型应用的发展对通信网络性能有了更高的要求，以太网技术凭借其高带宽、低成本等优势被引入到上述应用中来。然而，传统以太网无法满足上述应用对业务确定性、低时延的传输需求，而时间敏感网络技术(Time SensitiveNetworking，TSN)通过业务调度与资源管理等举措为解决这一问题提供了有效途径。在TSN标准集中，IEEE 802.1AS协议提供的时间同步技术可以使得网络中实行这一协议的节点通过信令交互而达到最终时间同步，从而为TSN确定性、低时延的业务调度与资源管理提供了可能。
目前对于IEEE 802.1AS协议实现多通过软件层面，现公开了一种基于Linux环境下的协议实现方法，由Intel I210网卡驱动下得到软时间戳，并在网络承受不同负载情况下测得时间延迟。但在测试中发现其延迟测量值与理论值相差较大，原因之一为软时间戳易受网络波动的影响，且无法保证其精度。软件层面上设计了路径延迟测量与时间同步相关的状态机函数，通过对函数的调用来实现网络中报文的交互与解析，但此种方案在网络发生拥堵时容易产生丢包情况，给网络的时间同步带来了不确定性。软件实现虽成本低、自适应好，然而软时钟精度不高、稳定性不强、且受网络波动影响较大，这使得同步精度大打折扣，从而影响了TSN的通信服务质量。使用硬件实现时钟同步将可以为网络提供高精度(us级同步误差)同步时钟，从而满足更为精确的调度与资源管理等通信需求以及新的应用场景需要(如多传感器信息同步分析等)。目前针对同步应用的硬件研究，其对于报文的处理大多采用软件实现，还有调用Nios II嵌入式软核对gPTP报文进行处理，由于其网络数据传输及实时时钟均用系统自带ip核，所以其测量精度会有较大偏差。对于时间戳的获取，上述方法通过相应的网卡驱动在MAC层生成时间戳，但在MAC层中时间戳的处理时间难以确定，会在一定程度上对其准确度造成影响。
发明内容
基于此，有必要针对上述技术问题，提供一种在FPGA硬件电路上实现系统中的报文交互及时间戳的获取且能正确转发路径延迟测量以及时间同步过程中的报文并产生精度较高的硬件时间戳的基于FPGA实现网络节点时间同步的方法。
一种基于FPGA实现网络节点时间同步的方法，所述方法包括：
构建本地时钟模块；
基于所述构建本地时钟模块，设计脉冲同步模块；
基于所述设计脉冲同步模块，封装路径延迟测量过程及时间同步过程的以太网报文帧；
基于所述封装路径延迟测量过程及时间同步过程的以太网报文帧，记录报文在i节点发出的时刻的时间戳值和报文在i+1节点被接受到时刻的时间戳值；
基于所述记录报文在i节点发出的时刻的时间戳值和报文在i+1节点被接受到时刻的时间戳值，对得到的所述时间戳值进行计算得到路径延迟测量结果；
基于所述对得到的所述时间戳值进行计算得到路径延迟测量结果，发送时间同步报文。
进一步的，所述构建本地时钟模块步骤包括：
利用FPGA板载晶振产生稳定时钟信号控制生成80bit计数器作为网络中的主时钟或从时钟；
通过所述FPGA板载晶振选择合适的时钟频率。
进一步的，所述设计脉冲同步模块，包括：
所述脉冲同步模块根据网络中所发送或接收数据的bit数进行设计；
不同节点的FPGA电路采用不同的脉冲同步方法对时钟信号进行同步处理。
进一步的，所述封装路径延迟测量过程及时间同步过程的以太网报文帧，包括：
采用协议规定的报文类型值添加进以太网数据帧头对所述报文进行区分。
进一步的，所述记录报文在i节点发出的时刻的时间戳值和报文在i+1节点被接受到时刻的时间戳值，包括：
将所述时间戳值封装进以太网报文帧指定空字段进行传输；
通过CRC校验模块对发送或接收的数据帧进行正确性校验。
进一步的，所述发送时间同步报文，包括：
记录所述报文从主节点发出时刻的时间戳以及所述报文在从节点被接受到的时刻时间戳；
根据所述路径延迟测量结果计算出时间同步偏差。
进一步的，所述方法还包括：当实现任意双节点的时间同步及其时间同步性能测试时，
FPGA之间通过点对点发送数据包实现全双工以太网链路通信；
通过使用网络抓包软件测试所述以太网链路通信是否正常。
进一步的，所述FPGA之间通过点对点发送数据包实现全双工以太网链路通信，之后还包括：
两块FPGA开发板通过发送与接收相应的报文记录相应时刻的时间戳值；
对两个节点进行时间偏差修正从而达到时间同步。
进一步的，所述对两个节点进行时间偏差修正从而达到时间同步，之后包括：
将修正的时间偏差通过串口输出至PC端；
通过进制转换得到时间同步精度。
上述基于FPGA实现网络节点时间同步的方法，用于以太网网络节点同步算法的实现方案，包括以下步骤：构建本地时钟模块。基于构建本地时钟模块，设计脉冲同步模块。基于设计脉冲同步模块，封装路径延迟测量过程及时间同步过程的以太网报文帧。基于封装路径延迟测量过程及时间同步过程的以太网报文帧，记录报文在i节点发出的时刻的时间戳值和报文在i+1节点被接受到时刻的时间戳值。基于记录报文在i节点发出的时刻的时间戳值和报文在i+1节点被接受到时刻的时间戳值，对得到的时间戳值进行计算得到路径延迟测量结果。基于对得到的时间戳值进行计算得到路径延迟测量结果，发送时间同步报文。该方法基于FPGA器件实现了链路时延测量以及时间误差修正，并提供稳定时钟源获得的硬时间戳准确度较高且不受网络波动的影响，可以为网络提供高精度同步时钟，避免由软件层面带来的弊端，为以太网提供了一种低成本、精度高且稳定的时间同步方法，从而满足更为精准的调度与资源管理等通信需求以及新的应用场景需要。
附图说明
图1为本发明中一个实施例的基于FPGA实现网络节点时间同步的方法流程图；
图2为本实施例的系统总体设计图；
图3为本实施例的FPGA报文发送模块状态机跳转流程图；
图4为本实施例的FPGA报文接收模块状态机跳转流程图；
图5为本实施例的主节点获取时间戳状态机流程图；
图6为本实施例的从节点获取时间戳状态机流程图；
图7为本实施例的FPGA建立通信实力拓扑图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地说明，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图1至图2所示，在一个实施例中，一种基于FPGA实现网络节点时间同步的方法，包括以下步骤：
步骤S110：构建本地时钟模块。利用FPGA板载晶振产生稳定的时钟信号控制生成80bit计数器，作为网络中的本地时钟模块，包括主时钟或者从时钟，为网络提供稳定的时钟源。其中主时钟作为时间基准，发送校时用的时间信息，从时钟通过收到的时间信息，保持和主时钟的同步。
步骤S120：基于构建本地时钟模块，设计脉冲模块。将单bit信号在不同时钟域下打两拍，使异步时钟达到同步，进而在每个时钟沿到达时数据能够进行正确采样与传输。
步骤S130：基于设计脉冲模块，封装路径延迟测量过程及时间同步过程的以太网报文帧。使报文在所测量节点间进行交互，并采用协议规定的报文类型值添加进以太网数据帧头对网络中传递的报文进行区分。
步骤S140：基于封装路径延迟测量过程及时间同步过程的以太网报文帧，记录报文在i节点发出的时刻的时间戳值和报文在i+1节点被接受到时刻的时间戳值。将时间戳值封装进以太网报文帧指定空字段进行传输，通过CRC校验模块对发送或接收的数据帧进行正确性校验。
S150：基于记录报文在i节点发出的时刻的时间戳值和报文在i+1节点被接受到时刻的时间戳值，对得到的时间戳值进行计算得到路径延迟测量结果。解析数据包中的时间戳字段，将得到的时间戳值进行偏差计算，得到路径延迟测量结果。
S160：基于对得到的时间戳值进行计算得到路径延迟测量结果，发送时间同步报文。并记录报文从主节点发出时刻的时间戳以及报文在从节点被接收到时刻的时间戳。根据路径延迟测量结果，计算出时间同步偏差。
当需要实现任意双节点的时间同步及其时间同步性能测试时，包括以下步骤：
FPGA之间通过点对点发送数据包实现全双工以太网链路通信，通过使用网络抓包软件测试其通信是否正常，在通信正常的情况下，顺序执行步骤S110至S160的相关操作，
基于步骤S140，还包括：两块FPGA开发板通过发送与接收相应的报文并记录相应时刻的时间戳值，对两个节点进行时间偏差修正从而达到时间同步。
基于步骤S160，还包括：将修正的时间偏差通过串口输出至PC端，通过进制转换得到时间同步精度。
在本实施例中，本地时钟为80bit计数器，用于后面发送或接收报文时刻的时间戳值记录。脉冲同步模块处理单bit信号跨时钟域问题，在接收数据时钟域下产生接收完成信号Rec_done，由该信号控制发送时钟域下报文发送状态机的跳转。上述功能模块均通过硬件编程语言Verilog HDL在FPGA器件上综合实现，该模块设计Verilog伪代码如下：
//模块输入输出信号//
(1):input tx_clk；//发送数据时钟//
input rx_clk；//接收数据时钟//
input rst_n；//复位信号//
input Rec_done；//接收数据完成信号//
output tx_start_en；//状态机触发信号//
//接收数据完成信号在发送数据时钟域下进行打两拍操作//
(2):always@(posedge tx_clk or negedge rst_n)//时钟上升沿触发或复位信号下降沿触发//
Rec_done_0<＝Rec_done；
Rec_done_1<＝Rec_done_0；//将Rec_done信号打一拍//
Rec_done_2<＝Rec_done_1；//将Rec_done信号打两拍//
//由打拍信号进行异或运算得到发送数据状态机触发信号tx_start_en//
(3):assign tx_start_en＝Rec_done_1^Rec_done_2；
其中posedge表示时钟上升沿触发，negedge表示在复位下降沿触发。
如图3所示，在本实施例中，报文发送模块采用三段式状态机设计，用于发送数据报文，其中包括发送报文的前导码、帧起始界定符、以太网帧头、IP首部、UDP首部、发送报文类型首部、发送报文数据段和CRC校验等。所发送报文的类型分别为：Pdelay_Resp、Pdelay_Resp_Follow_Up、Sync，其中Pdelay_Resp和Sync报文为事件类型报文，此类报文的接收和发送会触发MAC层对本地时钟进行采样；Pdelay_Resp_Follow_Up报文为一般类型报文，仅用来携带信息。该模块设计Verilog伪代码如下：
Figure BDA0003629047570000071
Figure BDA0003629047570000081
Figure BDA0003629047570000091
如图4所示，在本实施例中，报文接收模块用于接收报文的前导码及帧起始界定符(Recv_Preamble+SFD)、以太网帧头(Recv_eth_head)、IP首部(Recv_ip_head)、UDP首部(Recv_udp_head)、发送报文类型首部(Recv_PDReq_head)、发送报文数据段(Recv_PDReq_data)以及CRC校验(Recv_CRC)等。其中接收报文的类型为Pdelay_Req，Pdelay_Req为事件类型报文。由信号rx_start_en作为该模块的触发信号控制状态机执行操作，过程中每个状态机之间跳转由信号Skip_en控制。
假设系统中存在主从节点，如图5所示，在本实施例中，在复位状态时将时间戳值t1、t2、t3、t4均清零，将控制读时间戳的信号rd_t_m置为低电平。在S1状态，当报文接收模块接收到Pdelay_Req报文后，拉高rd_t_m控制信号从本地时钟模块读取接收时刻的时间戳值t2。在S2状态，发送Pdelay_Resp报文后拉高rd_t_m控制信号从本地时钟模块读取发送时刻的时间戳值t3，随后在S3状态机中Pdelay_Resp_Follow_Up报文将携带时间戳t3发送。当路径延迟测量操作完成后，在S4状态机中，主模块发送Sync报文，此时将拉高rd_t_m控制信号从本地时钟模块读取发送时刻的源时间戳值ts。在读取时间戳值过程中任何状态机执行操作发生错误都将重新跳回复位状态。
如图6所示，在本实施例中，在复位状态时将时间戳值t1、t2、t3、t4均清零，将控制读时间戳的信号rd_t_s置为低电平。在S1状态机中，当报文发送模块发送Pdelay_Req报文后，拉高rd_t_s控制信号从本地时钟模块读取发送时刻的时间戳值t1；在S2状态机中接收到Pdelay_Resp报文后拉高rd_t_s控制信号从本地时钟模块读取接收时刻的时间戳值t4，并解析Pdelay_Resp报文中携带的时间戳值t2；在S3状态机中接收到Pdelay_Resp_Follow_Up报文后将解析报文携带时间戳t3；S4状态下，在获取四个时间戳后通过公式计算路径延迟PathDelay。如公式(1)如下：
Figure BDA0003629047570000101
式(1)中，t1表示拉高rd_t_s控制信号从本地时钟模块读取发送时刻的时间戳值；t2表示Pdelay_Resp报文中携带的时间戳值；t3表示在S3状态机中接收到Pdelay_Resp_Follow_Up报文后将解析报文携带时间戳；t4表示在S2状态机中接收到Pdelay_Resp报文后拉高rd_t_s控制信号从本地时钟模块读取接收时刻的时间戳值。
在得到路径延迟结果后，在S5状态下由主节点发送的Sync报文在从节被接收，在S6状态下记录接收时刻的时间戳值tr，并解析Sync报文中携带的那个时刻时间戳值ts，最后在S7状态下利用公式计算时间同步偏差Offset并进行修正，公式如下：
Offset＝tr-ts-PathDelay (2)，
式(2)中，tr表示在S6状态下记录接收时刻的时间戳值；ts表示Sync报文中携带的那个时刻时间戳值；PathDelay表示式(1)所求得的PathDelay值。
为方便计算，在时间偏差修正模块中本发明对于记录的时间戳t1、t2、t3、t4，采用一个320位的寄存信号rce_time[319:0]对其进行封装，每个时间戳为80位，从高位到低位依次为t1、t2、t3、t4。
如图7所示，在本实施例中，在实现节点间互相发送报文是需保证节点间能够正常通信。首先在FPGA开发板上设置对应的源MAC地址、源IP地址、目的MAC地址、目的IP地址，其次在节点间相互发送报文，最后通过网络抓包软件对所发送的数据包进行捕获，测试通信链路的连通性。
本发明提出测试时间同步精度的方法为：首先由时间偏差模块计算获取时间同步偏差Offset，其次将此二进制数值通过串口模块输出至PC端，由PC端上的串口调试助手显示二进制数值，即时间同步精度，将每一次得到的结果进行收集，经MATLAB软件处理、分析数据，绘制出时间同步精度图。
上述基于FPGA实现网络节点时间同步的方法，由时钟信号控制产生的80bit计数器作为本地时钟模块为网络提供稳定的时钟源，通过报文发送模块封装以太网数据帧并将报文从i节点发送至i+1节点，并记录报文发送时刻的时间戳，将该值封装进数据帧中进行发送。由报文接收模块接收相应的数据帧并记录接收时刻的时间戳值。在接收或发送报文前对报文进行校验，并设置同步模块处理跨时钟域问题。最后将解析报文得到的时间戳值进行偏差修正、时间同步，并将时间同步精度通过串口输出至PC端。该方案基于FPGA硬件电路实现了链路时延测量以及时间误差修正，由硬件提供的稳定时钟源获得的硬时间戳准确度较高且不受网络波动的影响，可以为网络提供高精度(us级同步误差)同步时钟，避免了由软件层面带来的弊端，为以太网提供了一种低成本且精度高、稳定的时间同步方法，从而满足更为精确的调度与资源管理等通信需求以及新的应用场景需要。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种基于FPGA实现网络节点时间同步的方法，其特征在于，所述方法包括：
构建本地时钟模块；
基于所述构建本地时钟模块，设计脉冲同步模块；
基于所述设计脉冲同步模块，封装路径延迟测量过程及时间同步过程的以太网报文帧；
基于所述封装路径延迟测量过程及时间同步过程的以太网报文帧，记录报文在i节点发出的时刻时间戳值和报文在i+1节点被接受到时刻的时间戳值；
基于所述记录报文在i节点发出的时刻的时间戳值和报文在i+1节点被接受到时刻的时间戳值，对得到的所述时间戳值进行计算得到路径延迟测量结果；
基于所述对得到的所述时间戳值进行计算得到路径延迟测量结果，发送时间同步报文。
2.根据权利要求1所述的方法，其特征在于，所述构建本地时钟模块，包括：
利用FPGA板载晶振产生稳定时钟信号控制生成80bit计数器作为网络中的主时钟或从时钟；
通过所述FPGA板载晶振选择合适的时钟频率。
3.根据权利要求1所述的方法，其特征在于，所述设计脉冲同步模块，包括：
所述脉冲同步模块根据网络中所发送或接收数据的bit数进行设计；
不同节点的FPGA电路采用不同的脉冲同步方法对时钟信号进行同步处理。
4.根据权利要求1所述的方法，其特征在于，所述封装路径延迟测量过程及时间同步过程的以太网报文帧，包括：
采用协议规定的报文类型值添加进以太网数据帧头对所述报文进行区分。
5.根据权利要求1所述的方法，其特征在于，所述记录报文在i节点发出的时刻的时间戳值和报文在i+1节点被接受到时刻的时间戳值，包括：
将所述时间戳值封装进以太网报文帧指定空字段进行传输；
通过CRC校验模块对发送或接收的数据帧进行正确性校验。
6.根据权利要求1所述的方法，其特征在于，所述发送时间同步报文，包括：
记录所述报文从主节点发出时刻的时间戳以及所述报文在从节点被接受到的时刻时间戳；
根据所述路径延迟测量结果计算出时间同步偏差。
7.根据权利要求1所述的方法，其特征在于，所述方法还包括：当实现任意双节点的时间同步及其时间同步性能测试时，
FPGA之间通过点对点发送数据包实现全双工以太网链路通信；
通过使用网络抓包软件测试所述以太网链路通信是否正常。
8.根据权利要求7所述的方法，其特征在于，所述FPGA之间通过点对点发送数据包实现全双工以太网链路通信，之后还包括：
两块FPGA开发板通过发送与接收相应的报文记录相应时刻的时间戳值；
对两个节点进行时间偏差修正从而达到时间同步。
9.根据权利要求8所述的方法，其特征在于，所述对两个节点进行时间偏差修正从而达到时间同步，之后包括：
将修正的时间偏差通过串口输出至PC端；
通过进制转换得到时间同步精度。
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