CN112865901B - 一种基于fpga纳秒时间戳的高速数据包采集系统及方法 - Google Patents

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Abstract

本发明公开了一种基于FPGA纳秒时间戳的高速数据包采集系统及方法，所述系统通过FPGA实现，包括以太网接收解析模块、延迟模块、基线时间模块、时钟模块、时间戳添加模块、FIFO、DDR和DMA；以太网接收解析模块，用于对以太网数据接收和协议解析；延迟模块，用于延迟解析后的数据包；基线时间模块，用于获取当前的网络时间，精确到纳秒，作为系统基线时间；时钟模块，用于实现纳秒级相对时间戳的计时；时间戳添加模块，用于将基线时间和相对时间戳相加获得的时间戳加入到数据包上；FIFO，用于对加入时间戳的数据包进行时钟域和数据宽度转换，使用AXI4总线的突发模式将数据高速传输至DDR；DMA，用于将DDR中加入时间戳的数据包以DMA的方式发送至服务器。

Description

一种基于FPGA纳秒时间戳的高速数据包采集系统及方法
技术领域
本发明涉及高速网络数据采集领域，涉及一种基于FPGA纳秒时间戳的高速数据包采集系统及方法。
背景技术
随着高速网络的快速发展，网络流量迅速进入10Gbps、20Gbps、40Gbps甚至100Gbps以上，对高速网络流量的采集和留存常采用数据包回溯的手段来用于安全分析、内容审计以及网络故障判定，但针对于此种体量的网络的全流量留存系统的实现有着极大的挑战。现有的高速(10Gbps及以上速率)网络数据采集器，采用网卡加CPU软件处理的方式，这种方法对于以太网64字节的小包线速难以达到100％(一般线速为60％以下)，并且时间戳不精确，无法为每个数据包加上精准时间戳，无法准备回溯数据包到来的先后顺序，影响了全流量留存系统的功能实现。
而FPGA经过几十年飞速发展，已逐渐成为高速数据处理系统的主流平台之一，由于其可并行、高吞吐率的突出优点，广泛应用于网络通信各个领域。现有的CPU+NIC结构的全流量留存系统，存在时间戳不精准导致不能准确按照数据包真实到来顺序进行回溯等问题。
发明内容
本发明的目的在于克服上述技术缺陷，提出了一种基于FPGA的具有纳秒时间戳精度的高速数据传输采集系统和方法，该系统用于高速采集网络数据包采集，可为每个数据包加上纳秒精度时间戳；对于一路10Gbps或25Gbps的高速网络数据，均可实现线速加入纳秒精度的时间戳，并可把数据实时导入服务器内存。
为了实现上述目的，本发明提出了一种基于FPGA纳秒时间戳的高速数据包采集系统，其特征在于：所述系统通过FPGA实现，所述系统包括以太网接收解析模块、延迟模块、基线时间模块、时钟模块、时间戳添加模块、FIFO、DDR和DMA；
所述以太网接收解析模块，用于实现对以太网数据的接收和协议解析；
所述延迟模块，用于对解析后的数据包进行延迟；
所述基线时间模块，用于获取当前的网络时间，精确到纳秒，作为系统的基线时间；
所述时钟模块，用于实现纳秒级相对时间戳的计时；
所述时间戳添加模块，用于将基线时间模块输出的基线时间和时钟模块输出的相对时间戳相加获得时间戳，将时间戳加入到数据包上；
所述FIFO，用于对加入时间戳的数据包进行时钟域和数据宽度转换，使用AXI4总线的突发模式将转换后数据高速传输至DDR；
所述DMA，用于将DDR中的加入时间戳的数据包以DMA的方式发送至服务器。
作为上述系统的一种改进，所述解析后的数据包包括：以太帧数据流及一组用于标志包开始、结束、数据有效的控制信号。
作为上述系统的一种改进，所述FPGA中设置一个8字节可读写寄存器，通过服务器设置该寄存器，标识当前的网络时间，所述基线时间模块读取该寄存器，获取当前的网络时间。
作为上述系统的一种改进，所述基线时间为输入的GPS时间或IEEE 1588时间。
作为上述系统的一种改进，所述时钟模块包括高速时钟和计数器；
所述计数器，通过高速时钟进行触发计数；在基线时间重置时，进行清零；在其它时间进行计数累积，经过每一个时钟周期，进行计数。
作为上述系统的一种改进，所述时间戳添加模块的具体实现过程为：
接收延迟模块的输出，找出输入信号中用于标志数据包包头的信号；
从时钟模块取出计数与时钟周期相乘获得相对时间戳；
从基线时间模块取出基线时间；
将基线时间和相对时间戳相加获得绝对时间戳；
将绝对时间戳加入到数据包包头位置上。
作为上述系统的一种改进，所述FIFO的输入时钟为以太网接收解析模块与码流同步的时钟，输出时钟为AXI4总线的工作时钟。
作为上述系统的一种改进，所述FIFO与DDR之间采用AXI4总线相连；所述AXI4总线通过内存控制器MIG实现对DDR的控制。
本发明还提出一种基于FPGA纳秒时间戳的高速数据包采集方法，基于上述的系统实现，所述方法包括：
所述以太网接收解析模块对以太网数据进行接收和协议解析，找出输入信号中用于标志数据包包头的信号；
所述延迟模块对解析后的数据包进行延迟；
所述基线时间模块获取当前的网络时间，精确到纳秒，作为系统的基线时间输入时间戳添加模块；
从所述时钟模块的计数器中取出计数，与时钟周期相乘获得相对时间戳输入时间戳添加模块；
所述时间戳添加模块将基线时间和相对时间戳相加，获得绝对时间戳，将绝对时间戳加入到数据包包头位置上；
所述FIFO对加入时间戳的数据包进行时钟域和数据宽度转换，使用AXI4总线的突发模式将转换后数据高速传输至DDR；
所述DMA将DDR中的加入时间戳的数据包上传至服务器。
本发明的优点在于：
1、相对于现有的CPU+NIC架构全流量留存系统，在10Gbps及以上吞吐量下时间戳不精准造成的小包处理性能不足问题，本发明提出的FPGA+CPU方案，能够在10Gbps甚至更高的吞吐率场景下，保证任何包长的数据包都具有2.5纳秒精度时间戳，并且该时间戳为服务器同步时间戳，服务器可通过上层应用定时同步基准时间，彻底解决现有的基于CPU+NIC架构全流量采集系统由于时间戳不精准对于造成的数据包处理乱序、小包处理性能不足的缺点；
2、本发明的系统能够对高速(10Gbps及以上速率)网络数据包收包时加上纳秒级精度时间戳，对于全留存数据采集系统，可根据数据包的时间戳来实现精准回溯，从而可实现数据包级的安全定位和分析；
3、对于一路10Gbps的高速网口，本发明的系统可达到14.88Mpps(64字节小包)，实现100％线速，每个数据包的时间戳误差小于2.5纳秒，并可把数据同步实时导入服务器内存。对于一路25Gbps的高速网口，本方法经验证同样可实现线速收包并加入纳秒级时间戳，每个数据包的时间戳误差小于2.5纳秒，并可把数据同步实时导入服务器内存。
附图说明
图1是本发明的系统总体框架设计图；
图2是本发明的时间戳添加模块工作示意图；
图3为本发明的系统运行流程图；
图4为本发明的DMA原理图。
具体实施方式
下面结合附图和具体实施例对本发明进行详细的说明。
本发明提出了一种基于FPGA的具有纳秒时间戳精度的高速数据传输采集系统，用于高速采集网络数据包采集，并为每个数据包加上与服务器时间同步的2.5纳秒精度时间戳；对于单路10Gbps(或25Gbps)的高速网口，本方法可达到线速(64字节小包)，为每个数据包加上纳秒精度的时间戳，时间戳误差小于2.5纳秒，并可把数据同步实时导入服务器内存。
该系统包括：以太网接收解析模块、延迟模块、基线时间设置模块、时钟模块、时间戳添加模块、FIFO模块、DDR4和DMA。其中，以太网接收解析模块实现对以太网数据的收包；延迟模块实现对数据包的延迟，在此延迟过程中通过时钟模块由FPGA计算出时间戳，并通过FIFO及DDR4，经DMA高速将加入时间戳的数据包传送至服务器内存。基线时间设置模块通过在FPGA中设置一个8字节的可读写寄存器，服务器通过程序可直接设置这个寄存器，标识当前的网络时间，精确到纳秒，作为系统的基线时间。当服务器重启或时间变化时服务器可随时重新设置系统基线时间，该基线时间也可以是输入的GPS时间或IEEE 1588时间等。时钟模块采用高精度系统高速时钟(如400MHz)来进行精准计时，纳秒级精度；该时钟模块在基准时间重置时，进行清零，在其它时间进行计数累积，每一个时钟周期，计数器加1。时间戳添加模块实现将纳秒精度的时间信息加入到数据包上，当检测到包开始标志信号时，从高速时钟触发的计数器中获取当前的计数值，再将计数值与该时钟周期相乘，得到相对时间值。再将此相对时间值加上基准时间，就得到该数据包的时间戳(以1970年1月1日早8时为起始时间)。时间戳通过取代数据包的前导码，或插入到数据包的某一特定位置来实现。FIFO的输入时钟为以太网接收解析模块与码流同步的时钟，FIFO的输出时钟为AXI4总线的工作时钟；缓存FIFO模块实现对所接收的数据包进行缓存，用于将数据包存储至DDR4，基于AXI4总线实现与FIFO的接口，AXI4总线通过内存控制器MIG实现对DDR4的控制；DDR4缓存用于DMA大块数据传输。DMA模块用于实现将加入时间戳的数据包快速搬运到服务器内存中。以下以400MHz时钟为例，给出了一种基于FPGA，来实现2.5纳秒精度时间戳的方法。
实施例1
1、本方法用于加速现有的CPU+NIC结构的全流量留存系统，对于现有系统存在的时间戳不精准导致不能准确按照数据包真实到来顺序进行回溯等其他影响全流量留存系统性能的问题，采用FPGA，完成对网络数据的物理层和链路层的解析的同时，通过一个时间戳添加模块，在每个数据包包头插入一个8字节的具有2.5纳秒精度的时间戳，时间戳添加模块的输出进入FIFO进行时钟域和数据宽度转换，使用AXI4总线的突发模式高速地传输至DDR，并通过PCIE接口将DDR内数据快速DMA至服务器内存，上层应用则根据时间戳先后顺序解析并存储数据。
2、时间戳添加模块中的触发时钟为400MHz，产生时间戳的步骤如下：
1)系统启动时，以400MHz触发的计数器开始计数，网络数据经物理层、数据链路层解析后，输入至时间戳添加模块，输入信号包括一组宽度为64的数据线和一组控制信号，控制信号中一般用SOF、EOF和WENB分别代表包开端、包结束和数据有效。
2)输入信号中一般使用SOF信号用于标记数据包开端，模块内逻辑检测到SOF信号为高，则标志新一个数据包的到来，此时截取计数器模块的当前计数值。由于该计数模块是由400MHz时钟上升沿触发，故将其乘以2.5的值作为相对时间戳。
3)服务器同步时间戳则是通过将2)中得到的相对时间戳与服务器下发的基线时间戳累加得出，将其插入数据包包头，完成时间戳添加模块逻辑。
3、服务器基线时间戳由服务器写入。服务器将当前的系统时间与1970年1月1日早8时整做差值并换算为纳秒单位，写入FPGA内一个可读写寄存器，时间戳添加模块从该寄存器取出基线时间与相对时间戳累加获得绝对时间戳。
实施例2
本发明系统用于对网络采集到的数据包添加2.5纳秒精度时间戳并完整地传输至服务器进行解析存储。如图1所示，系统由FPGA卡内的高速网口接收解析模块、延迟模块、时钟模块、时间戳添加模块、缓存模块以及PCIE DMA上传模块构成。
高速网口接收解析模块接收经过光电转换后的电信号，并通过物理层协议解析，以标准的XGMII接口形式输出，包括数据信号和控制信号，通过数据链路层解析协议，输出以太帧数据流及一组用于标志包开始、结束、数据有效的控制信号。
时间戳添加模块的输入为接收解析模块的输出，模块内每个时钟上升沿判断输入信号中用于标志包开端的信号，通常为SOF，若为1，则代表一个新数据包的到来，计算当前时刻的时间戳并插入到包头，由于使用的是400MHz时钟作为触发时钟，因此该时间戳具有2.5纳秒的精度。时间戳添加模块的输出信号类型相同于其输入信号，包括一组数据信号和一组控制信号。
当接收已添加完时间戳的数据包，在数据有效信号为高时将数据输入FIFO。因为用于FIFO与DDR间的传输协议为AXI4，而AXI4使用的时钟频率一般为250MHz，并且在总线宽度为512位时传输效率最高，因此使用FIFO解决时间戳添加模块接口与DDR接口间时钟域和数据宽度不匹配的问题。收入FIFO的数据量满足一次所设AXI4传输大小时，数据通过AXI4总线输入DDR4缓存。上层应用根据DDR4内存储的数据包数量适时将数据通过DMA的方式读入系统内存进行后续处理。
图3为系统运行流程图，以下为每一个流程的具体步骤：
1、系统开始运行时，首先服务器会根据当前系统时间计算出一个单位为纳秒的基准时间，并写入到FPGA内的专用寄存器中，用于同步时间戳。同时时间戳添加模块内的用于计算得出相对时间戳的400MHz时钟上升沿触发的计数器亦开始计数。
2、同时FPGA高速网口接收解析模块从光口接收数据并完成物理层及数据链路层解析。模块主要包括PCS_PMA模块和XGMII模块，分别负责物理层和数据链路层的解析。
3、经过解析后的数据会进入时间戳添加模块，如图3所示，通过该模块以后，每个数据包包头位置将会插入一个8字节的服务器同步时间戳，该时间戳具有2.5纳秒精度。具体流程如下：当检测到包开始标志SOF为高时，从400MHz时钟上升沿触发的计数器中获取当前的计数值，由于计数模块的触发时钟为400MHz，因此将获取的计数值左移两位与其的右移两位值累加，即该计数值的2.5倍，得到此数据包的相对时间戳。再将此相对时间戳加上服务器下发至指定寄存器的服务器基准时钟，就是该数据包的绝对时间戳，最后将该时间戳插入数据包的包头。
4、时间戳添加模块输出信号将进入FIFO，完成时钟域以及数据宽度的转换，以匹配更高效率的AXI4总线协议传输至DDR进行缓存。
DMA接收数据的同时更新写指针寄存器用于和服务器端交互，服务端管理一个读指针，通过判定读写指针之间的距离来裁定是否从缓存内读取数据。如图4所示。
最后所应说明的是，以上实施例仅用以说明本发明的技术方案而非限制。尽管参照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解，对本发明的技术方案进行修改或者等同替换，都不脱离本发明技术方案的精神和范围，其均应涵盖在本发明的权利要求范围当中。

Claims (7)

1.一种基于FPGA纳秒时间戳的高速数据包采集系统，其特征在于：所述系统通过FPGA实现，所述系统包括以太网接收解析模块、延迟模块、基线时间模块、时钟模块、时间戳添加模块、FIFO、DDR和DMA；
所述以太网接收解析模块，用于实现对以太网数据的接收和协议解析；
所述延迟模块，用于对解析后的数据包进行延迟；
所述基线时间模块，用于获取当前的网络时间，精确到纳秒，作为系统的基线时间；
所述时钟模块，用于实现纳秒级相对时间戳的计时；
所述时间戳添加模块，用于将基线时间模块输出的基线时间和时钟模块输出的相对时间戳相加获得时间戳，将时间戳加入到数据包上；
所述FIFO，用于对加入时间戳的数据包进行时钟域和数据宽度转换，使用AXI4总线的突发模式将转换后数据高速传输至DDR；
所述DMA，用于将DDR中的加入时间戳的数据包以DMA的方式发送至服务器；
所述时钟模块、时间戳添加模块、FIFO及DMA的处理均在延迟模块的延迟过程中进行；
所述时钟模块包括高速时钟和计数器；
所述计数器，通过高速时钟进行触发计数；在基线时间重置时，进行清零；在其它时间进行计数累积，经过每一个时钟周期，进行计数；
所述时间戳添加模块的具体实现过程为：
接收延迟模块的输出，找出输入信号中用于标志数据包包头的信号；
从时钟模块取出计数与时钟周期相乘获得相对时间戳；
从基线时间模块取出基线时间；
将基线时间和相对时间戳相加获得绝对时间戳；
将绝对时间戳加入到数据包包头位置上。
2.根据权利要求1所述的基于FPGA纳秒时间戳的高速数据包采集系统，其特征在于：所述解析后的数据包包括：以太帧数据流及一组用于标志包开始、结束、数据有效的控制信号。
3.根据权利要求1所述的基于FPGA纳秒时间戳的高速数据包采集系统，其特征在于，所述FPGA中设置一个8字节可读写寄存器，通过服务器设置该寄存器，标识当前的网络时间，所述基线时间模块读取该寄存器，获取当前的网络时间。
4.根据权利要求3所述的基于FPGA纳秒时间戳的高速数据包采集系统，其特征在于，所述基线时间为输入的GPS时间或IEEE 1588时间。
5.根据权利要求1所述的基于FPGA纳秒时间戳的高速数据包采集系统，其特征在于，所述FIFO的输入时钟为以太网接收解析模块与码流同步的时钟，输出时钟为AXI4总线的工作时钟。
6.根据权利要求1所述的基于FPGA纳秒时间戳的高速数据包采集系统，其特征在于：所述FIFO与DDR之间采用AXI4总线相连；所述AXI4总线通过内存控制器MIG实现对DDR的控制。
7.一种基于FPGA纳秒时间戳的高速数据包采集方法，基于权利要求2-6之一所述的系统实现，所述方法包括以下步骤：
所述以太网接收解析模块对以太网数据进行接收和协议解析，找出输入信号中用于标志数据包包头的信号；
所述延迟模块对解析后的数据包进行延迟；在延迟的过程中进行以下处理：
所述基线时间模块获取当前的网络时间，精确到纳秒，作为系统的基线时间输入时间戳添加模块；
从所述时钟模块的计数器中取出计数，与时钟周期相乘获得相对时间戳输入时间戳添加模块；
所述时间戳添加模块将基线时间和相对时间戳相加，获得绝对时间戳，将绝对时间戳加入到数据包包头位置上；
所述FIFO对加入时间戳的数据包进行时钟域和数据宽度转换，使用AXI4总线的突发模式将转换后数据高速传输至DDR；
所述DMA将DDR中的加入时间戳的数据包上传至服务器；
所述时钟模块包括高速时钟和计数器；
所述计数器，通过高速时钟进行触发计数；在基线时间重置时，进行清零；在其它时间进行计数累积，经过每一个时钟周期，进行计数；
所述时间戳添加模块的具体实现过程为：
接收延迟模块的输出，找出输入信号中用于标志数据包包头的信号；
从时钟模块取出计数与时钟周期相乘获得相对时间戳；
从基线时间模块取出基线时间；
将基线时间和相对时间戳相加获得绝对时间戳；
将绝对时间戳加入到数据包包头位置上。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113742268B (zh) * 2021-09-14 2023-12-08 北京坤驰科技有限公司 一种基于以太网光纤的高速脉冲采集系统
CN116094853B (zh) * 2021-11-05 2024-04-12 中国科学院沈阳自动化研究所 一种船舶应用网卡架构及实现方法
CN114285513B (zh) * 2021-11-22 2023-10-27 杭州当虹科技股份有限公司 一种支持无损ip信号长时间延时的延时器及方法
CN114401127A (zh) * 2021-12-30 2022-04-26 中国电信股份有限公司 一种基于ZeroMQ的数据包传输方法、装置及设备

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006115153A (ja) * 2004-10-14 2006-04-27 National Institute Of Information & Communication Technology タイムスタンプ装置及びタイムスタンプ用パケット生成装置
CN103117900A (zh) * 2013-02-01 2013-05-22 山东大学 一种可配置式工业以太网数据解析系统及解析方法
CN103780320A (zh) * 2014-01-23 2014-05-07 重庆邮电大学 基于fpga的多频段数据检测仪

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006115153A (ja) * 2004-10-14 2006-04-27 National Institute Of Information & Communication Technology タイムスタンプ装置及びタイムスタンプ用パケット生成装置
CN103117900A (zh) * 2013-02-01 2013-05-22 山东大学 一种可配置式工业以太网数据解析系统及解析方法
CN103780320A (zh) * 2014-01-23 2014-05-07 重庆邮电大学 基于fpga的多频段数据检测仪

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Application publication date: 20210528

Assignee: Beijing Zhongke Haiwang Technology Co.,Ltd.

Assignor: Zhengzhou xinrand Network Technology Co.,Ltd.

Contract record no.: X2023980038292

Denomination of invention: A high-speed data packet acquisition system and method based on FPGA nanosecond timestamp

Granted publication date: 20230407

License type: Exclusive License

Record date: 20230719