KR101668752B1 - 이더넷 프레임에서 추가 정보 필드를 삽입하는 방법 및 장치 - Google Patents

이더넷 프레임에서 추가 정보 필드를 삽입하는 방법 및 장치 Download PDF

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Abstract

이더넷 프레임에서 추가 정보 필드를 삽입하는 방법 및 장치가 개시되어 있다. 이더넷 프레임에서 추가 정보 필드를 삽입하는 방법은 제1 이더넷 프레임을 수신하는 단계와 제1 이더넷 프레임에 포함되는 적어도 하나의 필드의 길이의 감소 및 제1 이더넷 프레임과 다른 이더넷 프레임 사이의 간격의 감소를 기반으로 추가 정보 필드를 위한 비트 자원을 포함하는 제2 이더넷 프레임을 생성하는 단계를 포함할 수 있되, 적어도 하나의 필드는 프리앰블이고, 제1 이더넷 프레임과 다른 이더넷 프레임 사이의 간격은 IFG(interframe gap)일 수 있다.

Description

이더넷 프레임에서 추가 정보 필드를 삽입하는 방법 및 장치{THE METHOD AND APPARATUS FOR INSERTING ADDITIONAL INFORMATION FIELD IN ETHERNET FRAME}
본 발명은 이더넷 프레임에 관한 것으로서, 보다 상세하게는, 이더넷 프레임에서 추가 정보 필드를 삽입하는 방법 및 장치에 관한 것이다.
최근 차량, 항공, 멀티미디어 등 여러 분야에 대한 디지털화가 진행되고 그에 따른 데이터 량의 증가에 따라, 품질과 속도, 안정성, 확장성 측면에서 장점이 인정된 이더넷이 많은 곳에서 응용되고 있다. 이더넷이 사용되는 특정 분야들에서는 데이터 전송의 누락과 지연이 안전과 직결될 수 있다. 따라서, 이더넷의 안정성과 실시간성의 보장이 중요한 문제이다. 이더넷의 안정성과 실시간성의 보장을 위해 안정성과 실시간성 문제를 해결할 수 있는 TTE(Time-triggered Ethernet), AFDX(Avionics Full-Duplex Switched Ethernet), AVB(Audio Video Bridging)와 같은 프로토콜에 대한 연구가 활발히 진행되고 있다. 하지만 이러한 프로토콜들이 실제 이더넷 상에서 적용될 때, 설정된 시간 안에 문제없이 전송되고 있는지 여부를 확인할 수 있는 방법이 필요하다.
기존의 두 대의 이더넷 단말 장치 사이에 전송되는 이더넷 트래픽을 분석하기 위해서는 이더넷 단말 장치 사이에 물리적으로 전송 선로를 분기하는 수동적인 기법을 사용하거나 포트 미러링(Port Mirroring)이 되는 고가의 이더넷 스위치를 두 장치에 삽입하여야 한다. 하지만 이러한 방법은 각각 신호 감쇄 및 왜곡, 그리고 2개 이상의 입력포트로부터의 상이한 길이의 프레임을 하나의 포트로 중계시, 긴 프레임에 의해 짧은 프레임이 실제 입력된 시점에 비해 지연되어 실제 수신 시점을 정확하게 전달할 수 없는 문제점이 있다.
본원의 배경이 되는 기술은 대한민국 공개특허공보 제2009-0015835호의 문헌에 개시되어 있다.
본원은 전술한 종래 기술의 문제점을 해결하기 위한 것으로서, 데이터의 전송 속도의 변화 없이 이더넷 프레임을 통해 안전하게 트래픽 데이터가 전송될 수 있으면서도 이더넷 프레임과 관련한 추가 정보를 함께 전송할 수 있는, 이더넷 프레임에서 추가 정보 필드를 삽입하는 방법 및 장치를 제공하고자 한다.
상기한 기술적 과제를 달성하기 위한 기술적 수단으로서, 본 발명의 제1 측면에 따른 이더넷 프레임에서 추가 정보 필드를 삽입하는 방법은 제1 이더넷 프레임을 수신하는 단계; 및 상기 제1 이더넷 프레임에 포함되는 적어도 하나의 필드의 길이의 감소 및 제1 이더넷 프레임과 다른 이더넷 프레임 사이의 간격의 감소를 기반으로 상기 추가 정보 필드를 위한 비트 자원을 포함하는 제2 이더넷 프레임을 생성하는 단계를 포함하되, 상기 적어도 하나의 필드는 프리앰블이고, 상기 제1 이더넷 프레임과 상기 다른 이더넷 프레임 사이의 간격은 IFG(interframe gap)일 수 있다.
한편, 상기 추가 정보 필드는 4바이트 내지 8바이트일 수 있다.
또한, 상기 프리앰블은 8바이트에서 4바이트로 감소되고, 상기 IFG는 12바이트에서 8바이트로 감소될 수 있다.
또한, 상기 추가 정보 필드가 타임 스탬핑용으로 사용될 경우에는 실제 입력 포트에 수신된 시점에 해당되는 시간정보가 수납될 수 있다.
또한, 상기 시간 정보는 PTP(precision time protocol) 기반 시간 정보, GPS(global positioning system) 기반 시간 정보 또는 윈도우 기반 시간 정보일 수 있다.
또한, 상기 추가 정보 필드는 8바이트이고, 상기 8바이트 중 4바이트는 초 단위 정보를 포함하고, 나머지 4바이트는 나노 초 단위 정보를 포함할 수 있다.
또한, 상기 제2 이더넷 프레임에 포함되는 상기 추가 정보 필드를 기반으로 한 이더넷 트래픽 분석을 수행하는 단계를 포함하되, 상기 시간 정보는 설정된 기준 시점을 기준으로 증가되는 시간 단위에 따른 정보이고, 상기 기준 시점에 대한 정보 및 상기 증가되는 시간 단위에 대한 정보는 상기 이더넷 트래픽 분석의 정확도에 따라 적응적으로 설정될 수 있다.
또한, 상기 추가 정보 필드에 할당되는 상기 비트 자원의 크기는 상기 이더넷 트래픽 분석의 정확도에 따라 적응적으로 설정되고, 상기 추가 정보 필드에 할당되는 상기 비트 자원의 크기에 대한 정보는 상기 프리앰블의 비트 패턴을 기반으로 지시될 수 있다.
또한, 상기 추가 정보 필드는, 상기 제2 이더넷 프레임에서, SFD 필드보다 이후에 삽입되고, FCS보다 이전에 삽입될 수 있다.
또한, 상기 추가 정보 필드는, 상기 제2 이더넷 프레임에서, 데이터 필드 이후에 삽입될 수 있다.
또한, 본 발명의 제2 측면에 따른 컴퓨터 프로그램은 본 발명의 제1 측면에 따른 이더넷 프레임에서 추가 정보 필드를 삽입하는 방법을 실행시키기 위하여 기록매체에 저장되는 컴퓨터 프로그램일 수 있다.
본 발명의 제3 측면에 따른 이더넷 프레임에서 추가 정보 필드를 삽입하는 추가 정보 필드 삽입 장치는, 제1 이더넷 프레임을 수신하도록 구현되는 수신 포트; 및 상기 제1 이더넷 프레임에 포함되는 적어도 하나의 필드의 길이의 감소 및 제1 이더넷 프레임과 다른 이더넷 프레임 사이의 간격의 감소를 기반으로 상기 추가 정보 필드를 위한 비트 자원을 포함하는 제2 이더넷 프레임을 생성하도록 구현되는 FPGA(field programmable gate array)를 포함하되, 상기 적어도 하나의 필드는 프리앰블이고, 상기 제1 이더넷 프레임과 상기 다른 이더넷 프레임 사이의 간격은 IFG(interframe gap)일 수 있다.
한편, 상기 추가 정보 필드는 4바이트 내지 8바이트일 수 있다.
또한, 상기 프리앰블은 8바이트에서 4바이트로 감소되고, 상기 IFG는 12바이트에서 8바이트로 감소될 수 있다.
또한, 상기 추가 정보 필드는 타임 스탬핑 필드이고, 상기 추가 정보 필드는 시간 정보를 포함할 수 있다.
또한, 상기 시간 정보는 PTP(precision time protocol) 기반 시간 정보, GPS(global positioning system) 기반 시간 정보 또는 윈도우 기반 시간 정보일 수 있다.
또한, 상기 추가 정보 필드는 8바이트이고, 상기 8바이트 중 4바이트는 초 단위 정보를 포함하고, 나머지 4바이트는 나노 초 단위 정보를 포함할 수 있다.
또한, 상기 FPGA는 상기 제2 이더넷 프레임에 포함되는 상기 추가 정보 필드를 기반으로 한 이더넷 트래픽 분석을 수행하도록 구현되되, 상기 시간 정보는 설정된 기준 시점을 기준으로 증가되는 시간 단위에 따른 정보이고, 상기 기준 시점에 대한 정보 및 상기 증가되는 시간 단위에 대한 정보는 상기 이더넷 트래픽 분석의 정확도에 따라 적응적으로 설정될 수 있다.
또한, 상기 추가 정보 필드에 할당되는 상기 비트 자원의 크기는 상기 이더넷 트래픽 분석의 정확도에 따라 적응적으로 설정되고, 상기 추가 정보 필드에 할당되는 상기 비트 자원의 크기에 대한 정보는 상기 프리앰블의 비트 패턴을 기반으로 지시될 수 있다.
또한, 상기 추가 정보 필드는, 상기 제2 이더넷 프레임에서, SFD 필드보다 이후에 삽입되고, FCS보다 이전에 삽입될 수 있다.
또한, 상기 추가 정보 필드는, 상기 제2 이더넷 프레임에서, 데이터 필드 이후에 삽입될 수 있다.
이더넷으로 연결된 두 대의 이더넷 단말 사이에서 송신 및 수신되는 이더넷 프레임에 실시간 타임스탬핑을 기반으로 한 시간 정보와 같은 추가 정보에 대한 필드가 포함될 수 있다. 물리 계층에서 이더넷 프레임에 대한 추가 정보 필드의 삽입(타임스탬핑)이 진행되므로 지연이 없고, 이더넷 프레임의 장치로의 도착 시간이 나노초 단위로 이더넷 프레임 자체에 포함되어 계측기로 전송되므로 정확한 계측이 가능하다. 이러한 이더넷 프레임에 대한 추가 정보 필드 삽입 방법이 사용되는 경우, 이더넷 네트워크(TTE(Time-triggered Ethernet), AFDX(Avionics Full-Duplex Switched Ethernet), AVB(Audio Video Bridging))를 통해 전송되는 이더넷 프레임의 간격이 계측되고 분석될 수 있다.
도 1은 기존의 이더넷 프레임 구조를 나타낸 개념도이다.
도 2는 본 발명의 실시예에 따른 추가 정보 필드가 삽입된 이더넷 프레임을 나타낸 개념도이다.
도 3은 본 발명의 실시예에 따른 추가 정보 필드 삽입 장치를 나타낸 개념도이다
도 4는 본 발명 실시예에 따른 추가 정보 필드 삽입 장치를 나타낸 개념도이다.
도 5는 본 발명의 실시예에 따른 추가 정보 필드 삽입 장치를 나타낸 개념도이다.
도 6은 본 발명의 실시예에 따른 시간 정보의 선택 및 저장 방법을 나타낸 개념도이다.
도 7은 본 발명의 실시예에 따른 이더넷 프레임의 추가 정보 필드에 포함되는 정보를 나타낸 개념도이다.
도 8은 본 발명의 실시예에 따른 추가 정보 필드 필드를 나타낸 개념도이다.
도 9는 본 발명의 실시예에 따른 이더넷 트래픽 분석 방법을 나타낸 개념도이다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시예는 당업자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시예와 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다. 또한, 각각의 개시된 실시예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조 부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
이하, 도면들을 참조하여 본 발명의 바람직한 실시예들을 보다 상세하게 설명하기로 한다.
본 발명에서는 이더넷을 기반으로 연결된 두 대의 단말 사이에서 송신 및 수신되는 이더넷 프레임 상에 추가 정보 필드(예를 들어, 타임스탬핑 필드, 추가 제어 정보 필드, 추가 시그널 필드 등)를 포함시키기 위한 추가 정보 필드 삽입 방법 및 장치가 개시된다. 이하, 본 발명의 실시예에서는 설명의 편의상 이더넷 프레임 상에 추가 정보 필드로서 주로 타임스탬핑 필드를 포함시키는 방법(이더넷 프레임에 대한 타임 스탬핑 방법)이 개시되나, 다른 추가적인 정보가 추가 정보 필드에 포함될 수도 있다. 또한, 설명의 편의상 추가 정보 필드 삽입 장치 중 추가 정보 필드로서 특히 타임 스탬핑 필드를 이더넷 프레임에 삽입하는 장치를 지시하는 용어로 타임스탬핑 장치라는 용어가 사용된다.
본 발명의 실시예에 따른 이더넷 프레임에 대한 추가 정보 필드 삽입 방법은 물리 계층에서 수행되므로 지연이 없다. 또한, 본 발명의 실시예에 따른 추가 정보 필드 삽입 방법이 타임 스탬핑 방법으로서 사용되는 경우, 이더넷 프레임의 타임 스탬핑 장치로의 도착 시간이 나노초 단위로 이더넷 프레임 자체에 포함되어 계측기로 전송될 수 있다. 따라서, 계측기에서 이더넷 프레임에 대한 정확한 계측이 가능할 수 있다. 또한, 본 발명의 실시예에 따른 추가 정보 필드 삽입 방법은TTE(Time-triggered Ethernet), AFDX(Avionics Full-Duplex Switched Ethernet), AVB(Audio Video Bridging)와 같은 프로토콜을 기반으로 이더넷 상에서 전송되는 이더넷 프레임의 간격을 계측하고 분석하기 위해 사용될 수 있다.
도 1은 기존의 이더넷 프레임(제1 이더넷 프레임) 구조를 나타낸 개념도이다. 구체적으로, 도 1은 IEEE 802.3 이더넷 표준 프레임 구조를 나타낸 개념도이다.
도 1을 참조하면, 이더넷 프레임은 프리앰블(110), SFD(start of frame delimeter) 필드(120), DA(destination address) 필드(130), SA(source address) 필드(140), Etype 필드(150), 데이터 필드(160), FCS(frame check sequence)(170)를 포함할 수 있다.
프리앰블(110)은 이더넷 프레임의 첫번째 필드로서 0과 1을 반복하는 7바이트를 포함할 수 있다. 프리앰블(110)은 수신 시스템(수신 단말)에게 프레임의 도착을 알려주며, 입력 타이밍에 수신 시스템의 동기화를 위해 사용될 수 있다.
SFD 필드(120)는 정상적인 프레임의 시작을 표시하기 위한 정보를 포함할 수 있다. SFD 필드(120)를 구성하는 1바이트는 '10101011'의 8비트 정보일 수 있고, 마지막 두 비트인 '11'은 수신 단말에게 다음 필드가 DA 필드(130)임을 지시할 수 있다.
DA 필드(130)는 이더넷 프레임을 수신하는 목적지(예를 들어, 수신 단말)의 MAC(medium access control) 주소를 포함할 수 있다.
SA 필드(140)는 이더넷 프레임을 송신한 송신자(예를 들어, 송신 단말)의 MAC 주소를 포함할 수 있다.
Etype 필드(150)는 이더넷 프레임의 데이터 부분에 캡슐화된 데이터가 어떠한 프로토콜에 해당하는지를 지시하는 정보를 포함할 수 있다.
데이터 필드(160)는 이더넷 프레임을 통해 전송되는 트래픽 데이터를 포함할 수 있다.
FCS(170)는 이더넷 프레임에 발생한 에러를 검출하기 위한 정보를 포함할 수 있다.
이더넷 프레임과 이더넷 프레임 사이에는 IFG(inter frame gap)(100)이 위치할 수 있고, IFG(100)는 12바이트에 길이에 대응될 수 있다.
도 2는 본 발명의 실시예에 따른 추가 정보 필드가 삽입된 이더넷 프레임(제2 이더넷 프레임)을 나타낸 개념도이다.
도 2에서는 추가 정보 필드의 일 예로서, 타임스탬프 필드(240)를 포함하는 이더넷 프레임이 개시된다. 타임 스탬프 필드는 타임스탬핑을 기반으로 한 시간 정보를 포함할 수 있다. 타임 스탬프 필드와 같은 추가 정보 필드에는 4바이트 내지 8바이트가 할당될 수 있다.
연속된 이더넷 프레임 간 간격인 IFG(200)는 수신된 프레임을 DMA(Direct Memory Access)로 옮기는데 필요한 하드웨어적인 지연 시간을 충분히 보장하기 위한 간격으로 설정되어야 한다. 이에 따라 기존에는 IFG(200)에 최소 12바이트를 요구하였다. 하지만, 근래의 이더넷 카드들은 이 시간을 충분히 지원하여 12바이트 미만의 간격, 이를테면 8바이트 간격으로 축소되어도 동작에 무관하다.
또한 프리앰블(220)은 비트 동기를 맞추는데 사용되지만, 100Mbps급 이더넷 경우 휴지 기간(idle period) 중에도 아이들 코드의 지속적인 전송에 의해 비트 동기가 계속 맞추어지므로, 프리앰블(220)이 축소(이를테면 3 바이트 길이)되어도 동작에 무관함을 본원의 발명자는 실제 동작을 통해 확인하였다. 따라서, 프리앰블(220)의 길이가 7바이트 미만, 이를테면 3바이트 길이로 축소되어도 기존의 프리앰블의 역할(프레임의 도착을 알려주며, 입력 타이밍에 수신 시스템의 동기화 등)을 수행하기에 충분할 수 있다.
본원의 발명자는 이더넷 표준 프레임 구조에 있어서의 상기와 같은 근래의 변화점들을 인지하여, 기존의 이더넷 프레임에 포함되는 프리앰블(220)의 길이를 소정의 바이트만큼 감소시키고, 이더넷 프레임 간의 간격인 IFG(200) 또한 소정의 바이트만큼 감소시킴으로써, 타임 스탬프 필드(240)와 같은 추가 정보 필드를 위한 소정의 바이트가 이더넷 프레임 상에서 확보될 수 있도록 하였다. 예를 들어, 본 발명의 실시예에 따른 이더넷 프레임은 8바이트에서 4바이트로 축소된 프리앰블(220)을 포함할 수 있고, 이더넷 프레임 사이의 간격은 12바이트에서 8바이트로 축소된 길이일 수 있다. 본 발명의 실시예에 따른 이더넷 프레임은 기존의 이더넷 프레임과 비교하여 IFG(200)와 프리앰블(220)의 길이만이 감소되고 다른 필드의 길이는 변화되지 않는다. 즉, IFG와 프리앰블 영역만을 감소시키므로 기존의 이더넷 정보의 변경이 없으며, 감소된 영역에 8바이트의 추가 정보(이를테면 시간 정보)가 수납될 수 있다.
타임스탬프 필드(240)와 같은 추가 정보 필드에 들어갈 시간 정보는 PTP(precision time protocol), GPS(global positioning system) 또는 윈도우 시간으로 수동 설정한 시간일 수 있다. 타임스탬프 필드(240)에 들어갈 시간 정보는 확보된 추가 정보 필드의 길이에 대응하는 4바이트 내지 8바이트의 크기를 가질 수 있다. 구체적으로 초 단위의 시간 정보까지는 4바이트로 표현되고 나머지 4바이트는 나노초(nanosec) 단위까지 표현할 수 있다. 예를 들어, 시간 정보가 초 단위의 시간 정보까지 포함하는 경우 추가 정보 필드의 길이는 4바이트일 수 있고, 시간 정보를 나노초 단위까지 표현하고자 하는 경우 추가 정보 필드의 길이는 8바이트일 수 있다.
전술한 바와 같이, 도 2에 도면번호 240으로 표기된 필드는 타임스탬프(TimeStamp) 필드만으로 제한되는 것은 아니다. 즉, 도면번호 240으로 표기된 필드는 타임스탬핑 필드, 추가 제어 정보 필드, 추가 시그널 필드 등 다양한 추가 정보를 삽입할 수 있는 넓은 개념의 추가 정보 필드로 이해함이 바람직하다.
또한 도 2를 참조하면, 타임스탬프 필드(240)와 같은 추가 정보 필드는, 이더넷 프레임에서, SFD 필드보다 이후에 삽입되고, FCS보다 이전에 삽입될 수 있다. 전술한 바와 같이 SFD 필드는 정상적인 프레임의 시작을 표시하기 위한 정보를 포함할 수 있고,FCS는 이더넷 프레임에 발생한 에러를 검출하기 위한 정보를 포함할 수 있다. 추가 정보 필드는 프레임의 시작 표시 정보보다는 이후에 삽입되고, 에러 검출을 위한 재계산이 이루어지는 코드에 해당하는 FCS보다는 이전에 삽입되는 것이 바람직하다.
또한, 추가 정보 필드는, 이더넷 프레임에서, 데이터(data) 필드 이후에 삽입될 수 있다. 전술한 바와 같이 데이터 필드(160)는 이더넷 프레임을 통해 전송되는 트래픽 데이터를 포함할 수 있다. 원래의 이더넷 프레임(제1 이더넷 프레임)의 데이터 영역의 마지막 부분에 추가 정보 필드를 확보하여 이더넷 프레임(제2 이더넷 프레임)을 생성함으로써, 원래의 이더넷 프레임의 선두 부분인 SFD영역의 마지막 비트가 수신되는 시점을 판독하여 트래픽 분석 장치에 전달할 수 있다.
본원에 의하면, 최대 길이의 이더넷 프레임이 전송될 경우에도 4바이트 내지 8바이트 길이의 시간 정보가 타임스탬프 필드(240)와 같은 추가 정보 필드에 추가될 수 있다. 이러한 방법을 기반으로 데이터 필드의 변경이나 이더넷 프레임을 기반으로 한 데이터의 전송 속도의 변화 없이 이더넷 프레임을 통해 안전하게 트래픽 데이터가 전송될 수 있다. 즉, 4바이트 내지 8바이트, 바람직하게는 8바이트의 사용 가능한 빈 공간이 이더넷 프레임 자체에 마련되므로, 본원에서 주로 설명한 시간 정보 이외에도 제어 정보 또는 흐름 제어 정보 등의 데이터를 상기의 빈 공간에 수납할 수 있다. 기존에는 별도의 선을 이용하여 제어 정보 또는 흐름 제어 정보를 전달해야 하지만, 본원의 방법 내지 장치를 적용하면 추가 정보를 기존의 프레임 안에 수납할 수 있게 되므로, 데이터의 효율이 증가되고 별도 선의 감소에 따른 비용 절감의 이점이 있다.
도 2에서는 기존의 이더넷 프레임에서 프리앰블(220) 및 IFG(200)의 길이를 감소시켜 획득된4바이트 내지 8바이트의 추가 정보 필드가 시간 정보를 포함하는 타임스탬프 필드(240)로 사용되는 경우가 개시되었다. 하지만, 시간 정보 외의 제어 정보, 흐름 제어 정보 등의 데이터가 기존의 이더넷 프레임에서 프리앰블(220) 및 IFG(200)의 길이를 감소시켜 획득된4바이트 내지 8바이트, 바람직하게는 8바이트를 통해 전송될 수도 있다. 기존 이더넷 프레임이 사용되는 경우, 별도의 라인을 기반으로 제어 정보 또는 흐름 제어 정보가 전송되었다. 하지만, 본원에서와 같이, 기존의 이더넷 프레임에서 프리앰블(220) 및 IFG(200)의 길이를 감소시켜 획득된4바이트 내지 8바이트를 기반으로 시간 정보 외의 제어 정보 또는 흐름 제어 정보가 전송되는 경우, 데이터 전송 효율이 증가하고 제어 정보 또는 흐름 제어 정보의 전송을 위한 별도 라인이 감소되어 네트워크 구현 비용이 감소될 수 있다.
이하에서는 본 발명의 일 실시예에 따른 추가 정보 필드 삽입 장치에 대하여 설명한다. 다만, 추가 정보 필드 삽입 장치는 앞서 설명한 본 발명의 일 실시예에 따른 추가 정보 필드 삽입 방법과 동일하거나 상응하는 기술적 특징을 포함하는 발명이라 할 것이므로, 앞서 설명한 구성과 동일 또는 유사한 구성에 대해서는 동일한 도면부호를 사용하고, 중복되는 설명은 간략히 하거나 생략하기로 한다.
또한 전술한 바와 같이, 설명의 편의상 추가 정보 필드 삽입 장치 중 추가 정보 필드로서 특히 타임 스탬핑 필드를 이더넷 프레임에 삽입하는 장치를 지시하는 용어로 타임스탬핑 장치라는 용어가 사용된다. 즉, 이하에서의 타임스탬핑 장치에 대한 설명은 추가 정보 필드 삽입 장치의 일 예에 대한 설명으로 이해할 수 있다.
도 3은 본 발명의 실시예에 따른 추가 정보 필드 삽입 장치를 나타낸 개념도이다.
도 3을 참조하면, 추가 정보 필드 삽입 장치는 이더넷 물리 계층 기능부(300), 중계 및 추출 기능부(320), 타임스탬핑부(340)(추가 정보 필드 삽입부)를 포함할 수 있다.
이더넷 물리 계층 기능부(300)는 백투백(back-to-back) 모드를 지원하는 이더넷 물리 계층 칩(예를 들면, Micrel사의 KSZ8051)을 각 포트 별로 사용하도록 구현될 수 있다. 예를 들어, 이더넷 물리 계층 기능부(300)는 백투백 모드를 지원하는 복수개의 이더넷 PHY(Physical layer) 기능부를 포함할 수 있다. 백투백 모드란 일반 모드와는 다르게 TXC(transmit clock)이 입력 방식으로 설정된 모드이다.
중계 및 추출 기능부(320)는 각 방향으로 송신 및 수신되는 이더넷 프레임을 신호 감쇄 없이 중계하고 이더넷 프레임을 추출하기 위해 구현될 수 있다. 중계 및 추출 기능부(320)는 이더넷 물리 계층 기능부(300)를 통해 전달된 이더넷 프레임을 1:2 팬-아웃(fan-out)하여 타임 스탬핑부(340)로 전달할 수 있다.
타임스탬핑부(340)는 추출된 이더넷 프레임에 시간 정보를 포함하는 타임스탬핑 필드를 포함시키기 위해 구현될 수 있다. 타임 스탬핑부(340)에 의해 타임스탬핑된 이더넷 프레임은 트래픽 분석기(360)로 전송될 수 있다. 예를 들어, 타임스탬핑부(340)는 중계 및 추출 기능부(320)로부터 수신한 이더넷 프레임의 IFG영역과 프리앰블 영역 각각에 할당된 바이트를 4바이트씩 감소시킬 수 있다. IFG영역과 프리앰블 영역에 할당된 바이트를 감소시켜 획득한 8바이트는 타임스탬핑 필드와 같은 추가 정보 필드로 할당되어 시간 정보를 저장하기 위해 사용될 수 있다.
구체적으로 타임스탬핑부(340)는 타임스탬핑 필드에 포함시킬 시간 정보(PTP, GPS, 수동 설정) 중 하나를 선택할 수 있고, 선택된 시간 정보는 이더넷 프레임의 타임스탬핑 필드에 포함될 수 있다.
트래픽 분석기(360)는 이더넷 프레임에 포함되는 타임스탬핑 필드의 시간 정보를 분석하기 위해 구현될 수 있다.
도 4는 본 발명 실시예에 따른 추가 정보 필드 삽입 장치를 나타낸 개념도이다.
도 4에는 보다 구체적인 추가 정보 필드 삽입 장치의 구성이 개시된다.
도 4를 참조하면, 추가 정보 필드 삽입 장치는 이더넷 물리 계층 기능부(400), 중계 및 추출 기능부(410), 타임스탬핑 기능부(420)(추가 정보 필드 삽입 기능부)를 포함할 수 있다.
이더넷 물리 계층 기능부(400)는 복수개의 이더넷 PHY 기능부를 포함할 수 있다. 도 4에서는 2개의 이더넷 PHY 기능부가 개시되었으나, 2개 이상의 이더넷 PHY 기능부가 이더넷 물리 계층 기능부(400)에 포함될 수 있다. 이더넷 PHY 기능부(400)는 백투백 모드를 지원되고 TXC(transmit clock)이 입력 방식으로 설정되어 동작할 수 있다. 이더넷 PHY 기능부 각각은 수신 트래픽을 처리하고 수신 데이터(RXD)와 수신 클럭(RXC) 신호를 중계 및 추출 기능부(410)의 1:2 팬아웃 기능부로 전달하기 위해 구현될 수 있다. 또한, 이더넷 PHY 기능부 각각은 중계 및 추출 기능부(410)로부터 송신 클럭(TXC)에 동기화된 송신 데이터(TXD)를 수신할 수 있다.
중계 및 추출 기능부(410)는 1:2 팬아웃 기능부를 포함할 수 있다. 1:2 팬아웃 기능부는 이더넷 물리계층 기능부(400)로부터 전달되는 수신 데이터(RXD)와 수신 클럭(RXC) 신호를 2 조의 송신 데이터(TXD), 송신 클럭(TXC), 송신 가능(TXEN) 신호로 재생성하기 위해 구현될 수 있다.
1:2 팬아웃 기능부는 1개의 입력 신호를 2개의 출력 신호로 복제하는 기능부(예: SN74244 등의 게이트 로직)를 사용하여 2조의 신호를 생성한다. 또는 1:2 팬아웃 기능부는 단순한 와이어링으로 구현될 수도 있다.
생성된 1 조의 송신 데이터(TXD), 송신 클럭(TXC), 송신 가능 (TXEN)신호는 다른 포트의 송신용 신호로 재공급될 수 있다. 따라서, 입력된 데이터는 다른 포트로 내용의 변경없이 중계될 수 있다. 생성된 다른 1 조의 송신 데이터(TXD), 송신 클럭(TXC), 송신 가능 신호(TXEN)로 표현되는 이더넷 트래픽에 대하여 타임스탬핑이 수행될 수 있다.
타임스탬핑 기능부(420)는 시간 정보 삽입부(430) 및 정밀 시간 정보 제공 기능부(440)를 포함할 수 있다. 시간 정보 삽입부(430)는 외부의 정밀 시간 제공 장치 또는 별도의 GPS장치와 같은 정밀 시간 정보 제공 기능부(440)에 의해 공급되는 정밀 시간 정보를 처리하여 이더넷 프레임에 포함시키기 위해 구현될 수 있다. 구체적으로 시간 정보 삽입부(430)는 정밀 시간 정보 제공 기능부(440)에 의해 제공되는 8바이트 길이의 현재 시간 정보를 추가 부착하여 트래픽 분석 장치로 송신하기 위해 구현될 수 있다.
시간 정보 삽입부(430)는 부착 과정을 지원하기 위하여 프레임 간 간격(InterFrame Gap, IFG)을 8바이트(64비트타임(BitTime))로 감소시키고 또한 이더넷 프레임의 선두 부분인 프리앰블과 SFD영역의 합을 4바이트(32비트)로 감소시킬 수 있다. 이렇게 함으로써 최대 길이의 이더넷 프레임을 추출하여 타임스탬프 필드와 같은 추가 정보 필드를 정의하여8바이트의 시간 정보를 추가하더라도 넘침없이 시간 정보를 전달할 수 있다.
타임스탬프 필드를 포함하는 이더넷 트래픽은 트래픽 분석 장치로 전송될 수 있다. 백투백 모드로 설정된 트래픽 분석 장치 연결용 이더넷 물리 계층 기능부는 타임스탬프 필드를 포함하는 이더넷 트래픽을 타임스탬핑 기능부로부터 트래픽 분석 장치로 전송할 수 있다.
트래픽 분석 장치 연결용 이더넷 물리계층 기능부는 트래픽 분석 장치에 의해 송신되는 불필요한 트래픽을 수신하여 다른 구성부로 중계되지 않도록 송신 기능을 비활성시킬 수 있다.
도 5는 본 발명의 실시예에 따른 추가 정보 필드 삽입 장치를 나타낸 개념도이다.
도 5를 참조하면, 타임스탬핑 장치와 같은 추가 정보 필드 삽입 장치는 8개의 포트, FPGA(field programmable gate array)(500) 및 MCU(micro controller unit)(520)를 포함할 수 있다.
FPGA(500)와 MCU(520) 및 8개의 포트를 기반으로 2채널의 양방향 이더넷 프레임이 4개의 포트로 추출될 수 있다.
추가 정보 필드 삽입 장치의 동작을 살펴보면, 수신 포트를 통하여 수신된 이더넷 프레임은 1:2 팬아웃(fan-out)되어 FPGA로 전송될 수 있다. FPGA(500)는 수신한 이더넷 프레임의 IFG 영역과 프리앰블 영역을 각각 4바이트씩 감소시키고, 획득된 8바이트에 타임스탬프 필드와 같은 추가 정보 필드를 정의하여 시간 정보를 포함시킬 수 있다.
FPGA(500)와 연결된 MCU(520)는 PTP, GPS, 수동 설정 중 하나의 시간 정보를 선택하여 FPGA(500)로 전송할 수 있다. FPGA(500) 내부의 레지스터는 총 8바이트의 시간 정보 수납용 레지스터와 2바이트의 설정 및 상태(configuration and status) 레지스터로 구현될 수 있다. FPGA(500)에서는 MCU(520)에 의해 설정된 시간 정보를 수신된 이더넷 프레임에 실어 전송하게 되고, 계측기(트래픽 분석 장치)는 이더넷 프레임에 실린 시간 정보를 통하여 프레임이 수신되는 시간을 정밀하게 파악할 수 있다.
도 6은 본 발명의 실시예에 따른 시간 정보의 선택 및 저장 방법을 나타낸 개념도이다.
도 6을 참조하면, FPGA(610)와 연결된 MCU(600)는 PTP, GPS, 수동 설정 중 하나의 시간 설정 방법을 선택하여 FPGA(610)로 전송할 수 있다. 외부 장치에 의해 타임스탬프 필드에 포함될 시간 정보를 결정하기 위한 시간 설정 방법이 선택될 수 있다. 선택된 시간 설정 방법은 MCU(600)로 전송될 수 있다. MCU(600)는 선택된 시간 설정 방법에 따른 시간 정보를 결정하여 FPGA(610)의 레지스터(620)로 전송할 수 있다.
FPGA(610) 내부의 레지스터(620)는 총 8바이트의 시간 정보 수납용 레지스터와 2바이트의 설정 및 상태(configuration and status) 레지스터로 구현될 수 있다. FPGA(610)에서는 MCU(600)에서 설정된 시간 정보를 수신된 이더넷 프레임에 실어 전송하게 되고, 계측기(트래픽 분석 장치)는 이더넷 프레임에 실린 시간 정보를 통하여 프레임이 수신되는 시간을 정밀하게 파악할 수 있다.
도 7은 본 발명의 실시예에 따른 이더넷 프레임의 추가 정보 필드에 포함되는 정보를 나타낸 개념도이다.
전술한 바와 같이 타임스탬핑 필드(720)와 같은 추가 정보 필드는 4바이트 내지 8바이트의 정보일 수 있다. 이러한 추가 정보 필드에서, 초 단위의 시간 정보까지는 4 바이트로 표현될 수 있다. 또한, 추가 정보 필드가 8바이트의 길이로 설정되는 경우, 나머지 4 바이트는 나노초 단위까지 표현하기 위해 사용될 수 있다.
즉, 본 발명의 실시예에 따르면, 필요한 시간 정보의 크기에 따라 타임스탬핑 필드(720)와 같은 추가 정보 필드의 길이가 적응적으로 조절될 수 있다.
예를 들어, 타임스탬핑 필드(720)와 같은 추가 정보 필드의 크기는 4바이트, 6바이트 또는 8바이트 중 하나로 선택적으로 결정될 수 있다.
타임스탬핑 필드(720)와 같은 추가 정보 필드의 크기가 4바이트인 경우, IFG 또는 프리앰블(700) 중 적어도 하나에서 추가 정보 필드를 위한 4바이트를 획득할 수 있다. 예를 들어, IFG를 위해 할당된 바이트를 12바이트에서 8바이트로 감소시키고 프리앰블(700)은 기존과 같이 7바이트에 할당될 수 있다. 다른 예로, IFG를 위해 할당된 바이트를 12바이트에서 10바이트로 감소시키고 프리앰블(700)은 7바이트에서 5바이트로 감소시킬 수 있다.
타임스탬핑 필드(720)와 같은 추가 정보 필드의 크기가 6바이트인 경우, IFG 또는 프리앰블(700) 중 적어도 하나에서 추가 정보 필드를 위한 6바이트를 획득할 수 있다. 예를 들어, IFG를 위해 할당된 바이트를 12바이트에서 8바이트로 감소시키고 프리앰블(700)은 7바이트에서 5바이트로 감소시킬 수 있다.
타임스탬핑 필드(720)와 같은 추가 정보 필드를 위해 할당된 바이트수(또는 추가 정보 필드의 길이)를 지시하기 위해 프리앰블(700)은 3가지 비트 패턴으로 정의될 수 있다. 기존의 0과 1이 반복되는 패턴뿐만 아니라 별도의 추가적인 비트 패턴을 정의하여 프리앰블(700)을 기반으로 추가 정보 필드의 길이를 지시할 수 있다. 예를 들어, 프리앰블(700)이 '0'과 '1'이 반복되는 제1 비트 패턴('01010101010101…')인 경우, 추가 정보 필드의 길이는 8바이트일 수 있다. 또한, 프리앰블(700)이 '0'과 '11'이 반복되는 제2 비트 패턴('011011011011011…')인 경우, 추가 정보 필드의 길이는 6바이트일 수 있다. 또한, 프리앰블(700)이 '00'과 '11'이 반복되는 제3 비트 패턴('0011001100110011…')인 경우, 추가 정보 필드의 길이는 4바이트일 수 있다.
프리앰블(700)의 비트 패턴을 기반으로 타임스탬프 필드(720)와 같은 추가 정보 필드의 길이에 대한 정보가 전달될 수 있다. 또한, 프리앰블(700)의 비트 패턴을 기반으로 타임스탬프 필드(720)와 같은 추가 정보 필드의 포함 여부가 지시될 수도 있다. 예를 들어, 프리앰블(700)에서 특정 비트 패턴이 정의되고 특정 비트 패턴은 타임스탬프 필드(720)가 포함되지 않음을 지시할 수 있다.
도 8은 본 발명의 실시예에 따른 추가 정보 필드를 나타낸 개념도이다.
도 8에서는 타임스탬프 필드와 같은 추가 정보 필드에 포함되는 시간 정보가 개시된다. 타임스탬프 필드와 같은 추가 정보 필드에 포함되는 시간 정보는 실제 시간을 직접적으로 지시하는 정보일 수도 있으나, 타임스탬프 필드와 같은 추가 정보 필드에 포함되는 시간 정보는 일정한 기준 시점을 기준으로 증가된 시간 값에 대한 정보만을 포함하여 간접적으로 실제 시간을 지시할 수도 있다. 또한, 도 8에서는 타임스탬프 필드와 같은 추가 정보 필드에서 시간 정보를 리셋하고, 시간 정보의 기준점을 설정하는 방법이 개시된다.
도 8을 참조하면, 타임스탬프 필드와 같은 추가 정보 필드에 포함되는 시간 정보는 일정 기준 시점을 기준으로 증가되는 값일 수 있다. 기준 시점은 다양한 단위로 설정될 수 있다. 예를 들어, 기준 시점은 시간 단위일 수 있고, 특정 기준 시간에서 증가되는 값을 표시할 수 있다. 기준 시점은 시간 단위로 변화될 수 있다. 12시가 되면, 12시가 기준 시점으로 설정되고, 12시 이후부터 증가되는 시간이 타임스탬프 필드와 같은 추가 정보 필드의 시간 정보로서 포함될 수 있다. 이러한 경우, 타임스탬프 필드는 기준 시점인 12시를 지시하는 정보, 기준 시점 이후로 증가되는 시간에 대한 정보를 포함할 수 있다. 마찬가지로 1시가 되면, 1시를 기준으로 기준 시점이 재설정되고, 1시 이후부터 증가되는 시간이 타임스탬프 필드와 같은 추가 정보 필드의 시간 정보로서 포함될 수 있다. 이러한 경우, 타임스탬프 필드와 같은 추가 정보 필드는 기준 시점인 1시를 지시하는 정보, 기준 시점 이후로 증가되는 시간에 대한 정보를 포함할 수 있다. 즉, 타임스탬프 필드와 같은 추가 정보 필드에 포함되는 시간 정보는 설정된 기준 시점을 기준으로 리셋될 수 있고, 시간 정보의 리셋에 따라 시간 정보의 기준 시점이 재설정될 수 있다.
또한, 기준 시점은 시간 단위가 아니라 다양한 단위로 재설정될 수 있다. 이러한 방법을 사용하는 경우, 타임스탬프 필드와 같은 추가 정보 필드에 할당된 비트수 또는 측정이 필요한 기간을 고려하여 다양한 기준 시점이 설정될 수 있고, 설정된 기준 시점에 따라 시간 정보를 적응적으로 해석할 수 있다.
또한, 본 발명의 실시예에 따르면, 분석에 필요한 정확도의 정도를 고려하여 증가되는 시간 단위를 다르게 설정할 수도 있다. 예를 들어, 초 단위의 분석이 필요한 경우, 증가되는 시간 단위를 초단위로 설정하고, 마이크로 초 단위, 나노 초 단위의 분석이 필요한 경우, 증가되는 시간 단위를 마이크로 초 단위, 나노 초 단위로 변경할 수 있다.
기준 시점에 대한 정보(기준 시점 정보)(800) 및 증가되는 시간 단위(증가 시간 단위 정보)(820)에 대한 정보는 타임 스탬핑 장치(추가 정보 필드 삽입 장치) 및 트래픽 분석 장치로 전달될 수 있다. 트래픽 분석 장치는 기준 시점에 대한 정보 및 증가되는 시간 단위에 대한 정보를 기반으로 타임스탬프 필드(추가 정보 필드)에 포함되는 시간 정보를 해석하여 이더넷 트래픽에 대해 분석할 수 있다.
도 9는 본 발명의 실시예에 따른 이더넷 트래픽 분석 방법을 나타낸 개념도이다.
도 9에서는 복수의 이더넷 프레임을 그룹핑하여 이더넷 프레임 그룹(900)을 설정하고, 이더넷 프레임 그룹 단위로 이더넷 트래픽에 대한 분석을 수행하는 방법이 개시된다.
도 9를 참조하면, 연속되는 복수의 이더넷 프레임은 하나의 이더넷 프레임 그룹(900)으로 설정될 수 있다. 예를 들어 10개 단위의 이더넷 프레임이 하나의 이더넷 프레임 그룹(900)으로 설정될 수 있고, 하나의 이더넷 프레임 그룹(900)은 하나의 그룹 식별자를 식별 정보로 가질 수 있다.
하나의 이더넷 프레임 그룹(900)에 포함되는 복수의 이더넷 프레임 중 하나의 이더넷 프레임만이 타임스탬핑 필드(950)(추가 정보 필드)를 포함할 수 있다. 예를 들어, 특정 이더넷 프레임 그룹(900)에 포함되는 복수의 이더넷 프레임 중 가장 먼저 전송되는 하나의 이더넷 프레임이 타임스탬핑 필드(950)(추가 정보 필드)를 포함하는 이더넷 프레임일 수 있다. 나머지 이더넷 프레임은 타임스탬핑 필드(950)(추가 정보 필드)를 포함하지 않을 수 있다.
특정 이더넷 프레임에 포함되는 복수의 이더넷 프레임 중 타임스탬핑 필드(950)(추가 정보 필드)를 포함하는 이더넷 프레임은 타임스탬핑 필드(추가 정보 필드)의 포함을 지시하기 위한 정보를 포함할 수 있다. 예를 들어, 타임스탬핑 필드의 포함을 지시하기 위한 비트 패턴이 정의되고, 타임스탬핑 필드의 포함을 지시하기 위한 비트 패턴이 프리앰블에 포함될 수 있다. 또는 IFS 길이의 변화를 기반으로 타임스탬핑 필드를 포함하는 이더넷 프레임의 전송이 지시될 수도 있다. 구체적으로 IFG 길이가 12바이트에서 8바이트로 변화되는 경우, 이후 전송되는 이더넷 프레임에 타임스탬프 필드(950)가 포함될 수 있다.
이더넷 프레임 그룹(900)에 포함되는 이더넷 프레임의 개수는 트래픽 분석 장치의 트래픽 분석 목적에 따라 다양하게 설정될 수 있다. 설정된 이더넷 프레임 그룹(900)에 포함되는 이더넷 프레임의 개수에 대한 정보는 트래픽 분석 장치로 전송될 수 있다.
또한, 본 발명의 실시예에 따르면, 이더넷 프레임의 전송단에 대한 정보(SA) 및/또는 수신단에 대한 정보(DA)를 기반으로 이더넷 프레임 그룹(900)이 생성될 수 있다. 예를 들어, 동일한 수신단으로 전송되는 복수의 이더넷 프레임이 하나의 이더넷 프레임 그룹(900)으로 설정될 수 있다. 이러한 경우, 이더넷 프레임 그룹(900) 별로 별도의 기준 시점 및 증가되는 시간 단위가 설정될 수 있다. 예를 들어, 제1 수신 장치로 전송되는 이더넷 프레임의 타임스탬프 필드(추가 정보 필드)에 포함되는 시간 정보는 제1 기준 시점 및 제1증가 시간 단위를 기준으로 생성되고, 제2 수신 장치로 전송되는 이더넷 프레임의 타임스탬프 필드(추가 정보 필드)에 포함되는 시간 정보는 제2 기준 시점 및 제2증가 시간 단위를 기준으로 생성될 수 있다. 마찬가지로 이더넷 프레임 그룹(900)에 포함되는 특정 이더넷 프레임에 대해서만 타임스탬프 필드(추가 정보 필드)가 포함될 수 있다.
이와 같은 이더넷 트래픽의 추가 정보 필드 삽입 방법(타임스탬핑 방법)은 애플리케이션으로 구현되거나 다양한 컴퓨터 구성요소를 통하여 수행될 수 있는 프로그램 명령어의 형태로 구현되어 컴퓨터 판독 가능한 기록 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능한 기록 매체는 프로그램 명령어, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다.
상기 컴퓨터 판독 가능한 기록 매체에 기록되는 프로그램 명령어는 본 발명을 위하여 특별히 설계되고 구성된 것들이거니와 컴퓨터 소프트웨어 분야의 당업자에게 공지되어 사용 가능한 것일 수도 있다.
컴퓨터 판독 가능한 기록 매체의 예에는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체, CD-ROM, DVD 와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 ROM, RAM, 플래시 메모리 등과 같은 프로그램 명령어를 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다.
프로그램 명령어의 예에는, 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드도 포함된다. 상기 하드웨어 장치는 본 발명에 따른 처리를 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상에서는 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (19)

  1. 이더넷 프레임에서 추가 정보 필드를 삽입하는 방법은,
    제1 이더넷 프레임을 수신하는 단계; 및
    상기 제1 이더넷 프레임에 포함되는 적어도 하나의 필드의 길이의 감소 및 제1 이더넷 프레임과 다른 이더넷 프레임 사이의 간격의 감소를 기반으로 상기 추가 정보 필드를 위한 비트 자원을 포함하는 제2 이더넷 프레임을 생성하는 단계를 포함하되,
    상기 적어도 하나의 필드는 프리앰블이고, 상기 제1 이더넷 프레임과 상기 다른 이더넷 프레임 사이의 간격은 IFG(interframe gap)이며,
    상기 추가 정보 필드는 타임 스탬핑 필드이되, 시간 정보를 포함하고,
    상기 생성하는 단계는, 상기 제2 이더넷 프레임에 포함되는 상기 추가 정보 필드를 기반으로 한 이더넷 트래픽 분석을 수행하는 단계를 포함하되,
    상기 시간 정보는 설정된 기준 시점을 기준으로 증가되는 시간 단위에 따른 정보이고,
    상기 기준 시점에 대한 정보 및 상기 증가되는 시간 단위에 대한 정보는 상기 이더넷 트래픽 분석의 정확도에 따라 적응적으로 설정되는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 추가 정보 필드는 4바이트 내지 8바이트인 것을 특징으로 하는 방법.
  3. 제2항에 있어서,
    상기 프리앰블은 8바이트에서 4바이트로 감소되고,
    상기 IFG는 12바이트에서 8바이트로 감소되는 것을 특징으로 하는 방법.
  4. 삭제
  5. 제1항에 있어서,
    상기 시간 정보는 PTP(precision time protocol) 기반 시간 정보, GPS(global positioning system) 기반 시간 정보 또는 윈도우 기반 시간 정보인 것을 특징으로 하는 방법.
  6. 제1항에 있어서,
    상기 추가 정보 필드는 8바이트이고,
    상기 8바이트 중 4바이트는 초 단위 정보를 포함하고, 나머지 4바이트는 나노 초 단위 정보를 포함하는 것을 특징으로 하는 방법.
  7. 삭제
  8. 제1항에 있어서,
    상기 추가 정보 필드에 할당되는 상기 비트 자원의 크기는 상기 이더넷 트래픽 분석의 정확도에 따라 적응적으로 설정되고,
    상기 추가 정보 필드에 할당되는 상기 비트 자원의 크기에 대한 정보는 상기 프리앰블의 비트 패턴을 기반으로 지시되는 것을 특징으로 하는 방법.
  9. 제1항에 있어서,
    상기 추가 정보 필드는, 상기 제2 이더넷 프레임에서, SFD 필드보다 이후에 삽입되고, FCS보다 이전에 삽입되는 것을 특징으로 하는 방법.
  10. 제9항에 있어서,
    상기 추가 정보 필드는, 상기 제2 이더넷 프레임에서, 데이터 필드 이후에 삽입되는 것을 특징으로 하는 방법.
  11. 제1항의 방법을 실행시키기 위하여 기록매체에 저장된 컴퓨터 프로그램.
  12. 이더넷 프레임에서 추가 정보 필드를 삽입하는 추가 정보 필드 삽입 장치는,
    제1 이더넷 프레임을 수신하도록 구현되는 수신 포트; 및
    상기 제1 이더넷 프레임에 포함되는 적어도 하나의 필드의 길이의 감소 및 제1 이더넷 프레임과 다른 이더넷 프레임 사이의 간격의 감소를 기반으로 상기 추가 정보 필드를 위한 비트 자원을 포함하는 제2 이더넷 프레임을 생성하도록 구현되는 FPGA(field programmable gate array)를 포함하되,
    상기 적어도 하나의 필드는 프리앰블이고, 상기 제1 이더넷 프레임과 상기 다른 이더넷 프레임 사이의 간격은 IFG(interframe gap)이며,
    상기 추가 정보 필드는 타임 스탬핑 필드이되, 시간 정보를 포함하고,
    상기 FPGA는 상기 제2 이더넷 프레임에 포함되는 상기 추가 정보 필드를 기반으로 한 이더넷 트래픽 분석을 수행하도록 구현되되,
    상기 시간 정보는 설정된 기준 시점을 기준으로 증가되는 시간 단위에 따른 정보이고,
    상기 기준 시점에 대한 정보 및 상기 증가되는 시간 단위에 대한 정보는 상기 이더넷 트래픽 분석의 정확도에 따라 적응적으로 설정되는 것을 특징으로 하는 추가 정보 필드 삽입 장치.
  13. 제12항에 있어서,
    상기 프리앰블은 8바이트에서 4바이트로 감소되고,
    상기 IFG는 12바이트에서 8바이트로 감소되는 것을 특징으로 하는 추가 정보 필드 삽입 장치.
  14. 삭제
  15. 제12항에 있어서,
    상기 추가 정보 필드는 8바이트이고,
    상기 8바이트 중 4바이트는 초 단위 정보를 포함하고, 나머지 4바이트는 나노 초 단위 정보를 포함하는 것을 특징으로 하는 추가 정보 필드 삽입 장치.
  16. 삭제
  17. 제12항에 있어서,
    상기 추가 정보 필드에 할당되는 상기 비트 자원의 크기는 상기 이더넷 트래픽 분석의 정확도에 따라 적응적으로 설정되고,
    상기 추가 정보 필드에 할당되는 상기 비트 자원의 크기에 대한 정보는 상기 프리앰블의 비트 패턴을 기반으로 지시되는 것을 특징으로 하는 추가 정보 필드 삽입 장치.
  18. 제12항에 있어서,
    상기 추가 정보 필드는, 상기 제2 이더넷 프레임에서, SFD 필드보다 이후에 삽입되고, FCS보다 이전에 삽입되는 것을 특징으로 하는 추가 정보 필드 삽입 장치.
  19. 제18항에 있어서,
    상기 추가 정보 필드는, 상기 제2 이더넷 프레임에서, 데이터 필드 이후에 삽입되는 것을 특징으로 하는 추가 정보 필드 삽입 장치.
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