CN111200581B - 基于lvds总线的数据收发模块 - Google Patents

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Abstract

本发明公开了一种基于LVDS总线的数据收发模块，包括发送模块和接收模块，所述发送模块按照自定义协议对发送数据帧格式进行设置，并进行并串转换，将串行数据及时钟通过LVDS串口发送；所述接收模块将接收数据按照自定义协议进行串并转换，对接收数据进行有效性判断并存储。本发明有效的解决了由于协议上的差异，给设计人员带来大量的重复性设计及调试工作，提高工作效率，并能够避免传输数据错误或重要数据包丢失等现象，使得数据传输更加稳定可靠。

Description

基于LVDS总线的数据收发模块
技术领域
本发明属于雷达信号处理领域，具体涉及一种基于LVDS总线的数据收发模块。
背景技术
随着雷达信号处理技术的不断发展，系统对信号处理的要求越来越高，信号处理设备不仅要求性能好、功能多样化，而且研制周期短。各板卡间指令、状态及大量通信数据的传输离不开LVDS总线。
LVDS总线收发通信满足同步串行通信标准，但通信协议上的差异及严谨性，例如数据位宽、帧头信息、奇偶校验、大小端、帧格式等不同，往往给设计人员带来大量耗时的重复性工作，严重制约了设计和调试周期。因此，有必要自定义一种LVDS总线设计技术，对接口及协议进行标准化，对其通用性及规范性进行合理约束，以缩短设计及调试周期，提高通信质量。
发明内容
本发明需解决的技术问题是提供一种基于LVDS总线的数据收发模块，以提高设计效率，提升数据传输的稳定性。
为解决上述技术问题，本发明提供的基于LVDS总线的数据收发模块，采取技术方案如下：
所述方法包括：发送模块和接收模块
所述发送模块按照自定义协议对发送数据帧格式进行设置，并进行并串转换，将串行数据及时钟通过LVDS串口发送；
所述接收模块将接收数据按照自定义协议进行串并转换，并对接收数据进行有效性判断及存储。
进一步，发送模块发送的串行数据格式为1位起始位，16位数据位，1位停止位，无奇偶校验位，空闲期间数据保持为高，时钟持续工作；
一帧完整数据包包括：帧头、数据包长度、有效数据、数据包计数、校验字、校验和。
所述帧头可根据不同项目进行更改；数据包长度为N-3，单位为字，N为一整帧数据中包含字的个数；数据包计数是指每发送一次数据包，数据包计数加1，重发时该计数也加1；校验字根据实际需求决定是否启用该检验字，不启用时填0；校验和为按字累加校验和。
进一步，所述接收模块对接收数据有效性判断，包括帧头识别、数据长度解析、有效数据提取、校验和计算及判断。
进一步，所述接收模块将接收数据按照自定义协议进行串并转换，解析出16bit位宽的并行数据和1bit位宽的数据有效使能信号；根据并行数据和数据有效使能信号，进行帧头的识别，直到数据帧头正确，向缓存写入16bit位宽的帧头数据；根据检测的数据长度，提取有效数据内容及校验和，同时将并行数据写入缓存并进行校验和计算，若收到的数据个数与数据长度相符且校验和正确，则发送状态标志flag_ready，通知其他模块可以进行数据的读取；反之，丢弃错误的数据包，并给出故障标识flag_cast。
其他模块在收到数据准备完毕状态标志信号flag_ready后，检测flag_ready信号下降沿，然后开始进行数据的读取。
进一步，将接收数据采用乒乓两路fifo进行缓存，正常情况下只启动一路fifo，若校验和错误，则对当前fifo进行复位，此时启动另一路fifo进行下一帧数据缓存。
根据上述技术方案，本发明的有益效果包括：
1.通信协议的统一性，有效的解决了由于协议上的差异，给设计人员带来大量的重复性设计及调试工作；通信协议的规范性，有效的避免了传输数据错误或重要数据包丢失等现象，这种自定义的LVDS总线收发设计技术使得数据传输更加稳定可靠；
2.适用于多数雷达信号处理系统及其他领域，可以根据不同项目的具体情况，通过修改变量进行帧头自定义设置，针对不同的通信速率，封装成参数灵活可选的设计模块，实现设计的模块化和通用化，大大提高重用性和易用性，降低设计复杂度，缩短设计周期。
附图说明
图1为本发明LVDS总线数据收发硬件互联拓扑图；
图2为本发明LVDS总线数据收发原理图；
图3为本发明并串转换时序图；
图4为本发明发送模块流程图；
图5为本发明接收模块流程图；
图6为本发明发送模块功能仿真结果；
图7为本发明接收模块功能仿真结果。
具体实施方式
下面就结合附图对本发明具体实施方式进行具体阐述。
本发明统筹设计收发通信，综合应用背景及相关标准，其硬件拓扑图如图1所示，利用LVDS电平抗干扰性强等特点，提升数据通信稳定性，具体实现包括：发送模块和接收模块。
如图2所示，本发明包括发送模块和接收模块。
所述发送模块按照自定义协议对发送数据帧格式进行设置，并进行并串转换，将串行数据及时钟通过LVDS串口发送。
所述接收模块将接收数据按照自定义协议进行串并转换，并对接收数据进行有效性判断及存储。
进一步，本发明具体实施例(以FPGA实现为例)包括如下步骤：
步骤1：按照自定义帧格式进行数据发送
FPGA将处理器ARM/DSP发送的数据存入发送fifo中，检测到发送fifo非空后跳转到读数状态，将数据从fifo读出，并按照图3所述并串转换时序进行发送，直到发送完一帧数据为止，发送模块的流程图如图4所示。
发送模块采用自定义总线协议报文，所述发送的串行数据格式为1位起始位(START＝0)，16位数据位(先高后低)，1位停止位(STOP＝1)，无奇偶校验位；空闲期间数据保持为高，时钟持续工作。
如表1所示，根据自定义协议，所述发送的数据一帧完整数据包包括：帧头、数据包长度、有效数据、数据包计数、校验字、校验和。帧头设置为55AA，可根据不同项目进行更改；数据包长度为N-3，单位为字，即从参数1到校验字的数据长度，其中，N为一整帧数据中包含字的个数；数据包计数是指每发送一次数据包，数据包计数加1，重发时该计数也加1，通过该计数可以监测数据包的发送情况；校验字是指CRC-CCITT校验，对于关键数据包可以通过该校验字进行数据正确性的确认，根据实际需求决定是否启用该检验字，不启用时填0；校验和为按字累加校验和(字序号2～N-1累加和的结果)。
假设一帧完整数据包(十六进制)如下：帧头为55AA，数据包长度为0006，数据内容为0001、0002、0003、0004、0005，校验字不启用设置为0，校验和设置为0015，数据由处理器ARM/DSP进行封装传给FPGA进行发送。
表1自定义LVDS总线协议报文格式
Figure BDA0001870348460000041
步骤2：对接收数据进行处理
对接收数据进行处理，具体分为三个步骤，即接收数据串并转换处理、接收数据有效性判断、接收数据乒乓缓存。其中，接收数据有效性判断包括帧头识别、数据长度解析、有效数据提取、校验和计算及判断四个步骤。
首先，将接收数据按照自定义协议进行串并转换，解析出16bit位宽的并行数据和1bit位宽的数据有效使能信号；根据并行数据和数据有效使能信号，进行帧头的识别，直到数据帧头正确，向缓存写入16bit位宽的帧头数据；根据检测的数据长度，提取有效数据内容及校验和，同时将并行数据写入缓存并进行校验和计算，若收到的数据个数与数据长度相符且校验和正确，则发送状态准备完毕标志信号flag_ready，通知其他模块可以进行数据的读取；反之，丢弃错误的数据包，并将给出故障标识flag_cast。接收模块的流程图如图5所示。
其他模块在收到数据准备完毕状态标志信号flag_ready后，检测flag_ready信号下降沿，然后开始进行数据的读取，这样能够保证一帧数据写入完整，避免出现由于读写时钟速率差异较大导致丢数的现象发生。
将接收数据采用乒乓两路fifo进行缓存，缓解由于数据率较高导致重要数据丢失的现象，正常情况下只启动一路fifo，若校验和错误，则对当前fifo进行复位，此时启动另一路fifo进行下一帧数据缓存。
使用Verilog或VHDL语言编写FPGA代码，代码编写完成后，编写测试文件，用QuestaSim 10.1c软件进行功能仿真，得到的功能仿真结果如图6～图7所示，验证了设计的正确性和可行性。
FPGA设计完成后的程序下载至芯片中，进行板级测试，将板级实际测试结果与仿真结果进行对比，两者结果一致，证明了本实施例设计的基于LVDS总线的数据收发模块的正确性。
本发明经过在某些重点型号中的实际验证，取得了理想的效果，具有较强的实用性和通用性，对今后类似设计有很强的指导意义。
上述具体实施方式仅用于解释和说明本发明的技术方案，但并不能构成对权利要求的保护范围的限定。本领域技术人员应当清楚，在本发明的技术方案的基础上做任何简单的变形或替换而得到的新的技术方案，均将落入本发明的保护范围之内。

Claims (4)

1.一种基于LVDS总线的数据收发模块，包括发送模块和接收模块，其特征在于，
所述发送模块按照自定义协议对发送数据帧格式进行设置，并进行并串转换，将串行数据及时钟通过LVDS串口发送；
所述接收模块将接收数据按照自定义协议进行串并转换，并对接收数据进行有效性判断及存储；
所述发送模块发送的串行数据格式为1位起始位，16位数据位，1位停止位，无奇偶校验位，空闲期间数据保持为高，时钟持续工作；一帧完整数据包包括：帧头、数据包长度、有效数据、数据包计数、校验字、校验和，
所述接收模块对接收数据有效性判断，包括帧头识别、数据长度解析、有效数据提取、校验和计算及判断，
所述发送模块和接收模块之间采用时钟和串行数据两组LVDS差分线，并串转换后发送时钟通过FPGA处理进行反向180度输出，实现时钟的上升沿采到数据窗的中心。
2.如权利要求1所述的基于LVDS总线的数据收发模块，其特征在于，所述帧头可根据不同项目进行更改；数据包长度为N-3，单位为字，N为一整帧数据中包含字的个数；数据包计数是指每发送一次数据包，数据包计数加1，重发时该计数也加1；校验字根据实际需求决定是否启用该校 验字，不启用时填0；校验和为按字累加校验和。
3.如权利要求1所述的基于LVDS总线的数据收发模块，其特征在于，所述接收模块将接收数据按照自定义协议进行串并转换，解析出16bit位宽的并行数据和1bit位宽的数据有效使能信号；根据并行数据和数据有效使能信号，进行帧头的识别，直到数据帧头正确，向缓存写入16bit位宽的帧头数据；根据检测的数据长度，提取有效数据内容及校验和，同时将并行数据写入缓存并进行校验和计算，若收到的数据个数与数据长度相符且校验和正确，则发送状态准备完毕标志flag_ready，通知其他模块可以进行数据的读取；反之，丢弃错误的数据包，并给出故障标识flag_cast，其他模块在收到数据准备完毕状态标志信号flag_ready后，检测flag_ready信号下降沿，然后开始进行数据的读取。
4.如权利要求1或3所述的基于LVDS总线的数据收发模块，其特征在于，将接收数据采用乒乓两路fifo进行缓存，正常情况下只启动一路fifo，若校验和错误，则对当前fifo进行复位，此时启动另一路fifo进行下一帧数据缓存。
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